JP3916900B2 - 表示装置および表示基板 - Google Patents
表示装置および表示基板 Download PDFInfo
- Publication number
- JP3916900B2 JP3916900B2 JP2001260174A JP2001260174A JP3916900B2 JP 3916900 B2 JP3916900 B2 JP 3916900B2 JP 2001260174 A JP2001260174 A JP 2001260174A JP 2001260174 A JP2001260174 A JP 2001260174A JP 3916900 B2 JP3916900 B2 JP 3916900B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- pixel
- tft
- active element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置や有機ＥＬ表示装置などとして好適に実施され、アクティブ素子を画素毎に配置する表示基板、または前記アクティブ素子と電気光学素子とを画素毎に配置する表示装置に関する。
【０００２】
【従来の技術】
前記液晶表示装置では、現在、一部携帯電話等の用途を除き、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いたアクティブ・マトリクス駆動が主流である。また、最近注目されている有機ＥＬ表示装置も、現在は単純マトリクス駆動が主流であるけれども、より低消費電力化・大画面化させるために、将来は低温ポリシリコンＴＦＴ駆動が主流になると予想されている。
【０００３】
ところが、このようなＴＦＴ駆動の表示装置においては、ＴＦＴの欠陥発生率に比べ、表示基板に配置すべきＴＦＴの数が多いとう問題がある。たとえば、ＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）クラスでは、画素数が、
１０２４×ＲＧＢ×７６８≒２３６万個
あるので、１画素当り１個のＴＦＴを配置しても、必要なＴＦＴの数は、上記２３６万個にも及ぶ。なお、本件明細書では、カラー表示の場合、ＲＧＢの各色毎がそれぞれ画素を構成し、それら３つが集まって１つの絵素とする。
【０００４】
したがって、これだけの数のＴＦＴを対角１０”以上のパネル上に散らばらせ、なおかつ１つの欠陥もなく製造することは極めて困難である。そこで、ＴＦＴ駆動の表示装置においては、幾つかのＴＦＴに欠陥があっても、表示品位をそれほど落とさないような工夫が検討されている。
【０００５】
図８に、そのような工夫が施された表示基板の一例を示す。この例は、特開平１１−３０５２６０号公報に示されたものであり、欠陥画素を黒点化するものである。図８は、１つのＴＦＴ付近を示しており、１画素は、走査線ｇと、その走査線ｇを覆う図示しないゲート絶縁膜と、その上に形成されたＴＦＴ（図８のＤＧＳの部分）と、そのＴＦＴのソース端子Ｓとコンタクトホールｈｓを通して接続されるソース配線ｓと、そのＴＦＴのドレイン端子Ｄとコンタクトホールｈｄを通して接続される画素電極ａとを備えて構成される。そして、この表示基板においては、走査電極ｇから、ゲート端子Ｇの他にリペア端子Ｒが取り出され、そのリペア端子Ｒの上にレーザ照射によって溶解するコンタクトホールｈｒが設けられている。
【０００６】
上述のような構成において、ＴＦＴに欠陥を持つ画素では、そのリペア領域にレーザを照射してコンタクトホールｈｒを融解させ、走査線ｇと画素電極ａとを短絡させることで、欠陥画素を黒点に変えて、表示品位がそれほど落ちないように工夫されている。
【０００７】
また、図９に示すように、画素に複数のＴＦＴを配置するようにした表示基板も提案されている。この例は、特開平７−１６８２０４号公報に示されたものである。この例では、各画素電極ｐ１〜ｐ４毎に複数（図９の例では２つ）のアクティブ素子ｔｒ１，ｔｒ２が設けられており、たとえば画素電極ｐ１の画素において、第１のアクティブ素子ｔｒ１のソース端子はソース電極ｓ１に接続され、ドレイン端子は画素電極ｐ１に接続され、ゲート端子はゲート電極ｇ１に接続される。また、第２のアクティブ素子ｔｒ２のソース端子はソース電極ｓ１に接続され、ドレイン端子は画素電極ｐ１に接続され、ゲート端子はゲート電極ｇ２に接続される。
【０００８】
このように構成することで、第１のアクティブ素子ｔｒ１がオープン状態でも、第２のアクティブ素子ｔｒ２を通して画素電極ｐ１へ電圧を印加できるので、表示品位が殆ど落ちないように工夫されている。
【０００９】
なお、上記２つの例において、ＴＦＴのゲート端子と他の端子との間の短絡は考慮されていない。これは、ＴＦＴのゲート端子の上にはゲート絶縁膜が一様に形成されているので、ＴＦＴのゲート端子と他のドレイン・ソース端子との間の短絡は殆ど存在しないためである。したがって、ＴＦＴの欠陥を考える場合、問題となるのは、ソース端子、ゲート端子、ドレイン端子のそれぞれの電極への接触不良である。
【００１０】
【発明が解決しようとする課題】
先ず、図８の特開平１１−３０５２６０号に示されたような欠陥画素を検出し、ゲート電極ｇへ短絡させる手法では、その欠陥画素を検出するための検査装置が必要となる。また、リペア作業を行うためには、レーザ照射装置が必要である。さらに、そのような検査やリペア作業を行うための時間も必要となる。このため、ＴＦＴ基板のコストが上昇するという問題がある。また、画素に配置するＴＦＴの数が多くなれば、それだけ画素欠陥が発生する確率が大きくなり、欠陥画素を黒点化しただけでは、表示品位が落ちすぎてしまうという問題もある。
【００１１】
次に、図９の特開平７−１６８２０４号に示されたような２つのアクティブ素子ｔｒ１，ｔｒ２を用いる手法では、画素毎にスタティックメモリを配置するような複雑な回路構成を用いる場合には効果がないという問題がある。これは、スタティックメモリを構成する複数のＴＦＴのうち、１個のＴＦＴに接触不良があっても、他のＴＦＴは正常動作しているので、欠陥のあるスタテックメモリと画素電極との間が完全なオープン状態とはならないからである。そこで、このような複雑な回路を用いる場合、２つの系統を用いても、一方の系統の回路動作を検査し、２つの系統から一方の系統を選ぶ必要がある。このため、このような手法でも、回路動作を検査する装置や、回路系統を切換える装置および作業のための人手が必要となるので、ＴＦＴ基板のコストが上昇するという問題がある。
【００１２】
さらにまた、何れの従来技術も、表示パネル（表示基板）の出荷・検査時の対応であるので、出荷後の輸送や経年劣化などで生じた画素欠陥には対応することができないという問題もある。
【００１３】
本発明の目的は、低コストに、また複雑な回路構成においても、画素欠陥に常時対応することができる表示装置および表示基板を提供することである。
【００１４】
【課題を解決するための手段】
本発明の表示装置は、各画素のそれぞれの電気光学素子に個別的に対応してアクティブ素子が設けられ、該アクティブ素子の出力で前記電気光学素子を制御することで表示を実現するようにした表示装置において、各画素には、前記アクティブ素子の出力が入力され、該アクティブ素子を含む電気回路の動作を検証する動作検証手段と、前記動作検証手段の出力に応答し、前記電気光学素子の制御を対応するアクティブ素子の出力で行うか否かを切換える切換手段とを含むことを特徴とする。
【００１５】
上記の構成によれば、液晶表示装置や有機ＥＬ表示装置などとして実現され、ＴＦＴなどから成るアクティブ素子で電気光学素子を制御することで表示を実現するようにした表示装置において、表示装置側に動作検証手段および切換手段を設け、アクティブ素子を含む電気回路の動作が正常である場合はその電気光学素子の制御を対応するアクティブ素子の出力で行い、異常である場合は隣接する電気光学素子の制御を代用するなど、対応するアクティブ素子の出力で行わないようにする。
【００１６】
したがって、そのような動作検証手段および切換手段を表示装置に予め組込むことで、表示品位をそれほど落とさずに、検査やリペア作業を行うための装置や時間を無くすことができ、コストを低減することができるとともに、複雑な回路構成であっても、また出荷後に生じた欠陥にも対応することができる。
【００１７】
また、本発明の表示装置では、前記電気光学素子はマトリクス状に配列され、前記アクティブ素子を第１のアクティブ素子とし、該第１のアクティブ素子と並列に、隣接する電気光学素子のための第１のアクティブ素子と共通に駆動される第２のアクティブ素子を設け、前記切換手段は、前記動作検証手段で第１のアクティブ素子を含む電気回路の異常が検出されると、電気光学素子の制御を、該第１のアクティブ素子から第２のアクティブ素子へ切換えることを特徴とする。
【００１８】
上記の構成によれば、１つの電気光学素子に対して２つのアクティブ素子を設け、第１のアクティブ素子を含む電気回路の動作が異常と判断されたときには、第２のアクティブ素子によって隣接する電気光学素子と同様の制御が行われる。
【００１９】
したがって、前記第１のアクティブ素子がメモリ回路等の複雑な電気回路と接続され、該第１のアクティブ素子に関連する電気回路と同様な回路を前記第２のアクティブ素子に関連して配置するスペースを確保できない場合にも、該第２のアクティブ素子を用いた制御を行うことができる。
【００２０】
さらにまた、本発明の表示装置では、前記動作検証手段および切換手段の主要部分は、前記アクティブ素子とともにＴＦＴから成ることを特徴とする。
【００２１】
上記の構成によれば、動作検証手段および切換手段をアクティブ素子と同じプロセス行程で作成することができ、それらを設けることによる新たなコスト上昇を無くすことができる。
【００２２】
また、本発明の手段は、前記電気光学素子を形成することで、上記の表示装置を実現する基板においても用いることができる。
【００２３】
【発明の実施の形態】
本発明の実施の一形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００２４】
図１は、本発明の実施の一形態の液晶表示装置の表示パネルにおける任意の１画素領域の等価回路図である。画素Ａｉｊは、表示パネル上にマトリクス状に配列された多くの画素の任意のｉ行ｊ列目の画素を表し、同様に、以下、参照符号に付して示す添字ｉ，ｊは、その参照符号の構成要素がそのｉ行ｊ列目の構成であることを表し、総称するときには添字を省略し、参照符号のみで示す。画素Ａｉｊは、相互に平行な走査線Ｇｉ，Ｇｉ＋１および前記走査線Ｇに垂直な信号線Ｓｊ，Ｓｊ＋１によって、前記マトリクス状に区画された領域に配置される。本実施の形態では、前記走査線Ｇｉと平行に、ハイレベルＶＡＡの電源線Ｌ１ｉと、ローレベルＶＢＢの電源線Ｌ２ｉと、セット信号ＳＥＴのための制御線Ｌ３ｉと、リセット信号ＲＥＳのための制御線Ｌ４ｉとが配設されている。
【００２５】
各画素Ａｉｊは、電気光学素子としての液晶素子ＬＣと、前記走査線Ｇｉ，Ｇｉ＋１によってそれぞれ選択されてその液晶素子ＬＣに表示データを取込むための一対のアクティブ素子ＴＲ１，ＴＲ２と、前記アクティブ素子ＴＲ１の出力を入力ＩＮとして、その動作を検証する動作検証回路１と、前記動作検証回路１からの出力ＯＵＴに応答して、前記液晶素子ＬＣに表示データを取込むアクティブ素子を第１のアクティブ素子ＴＲ１から第２のアクティブ素子ＴＲ２へ切換える切換回路２とを備えて構成されている。
【００２６】
前記液晶素子ＬＣには、液晶容量、画素電極の容量および補助容量などを含み、後述するようにアクティブ素子ＴＲ１，ＴＲ２によって取込まれた表示データを、次の選択走査まで保持することができる。なお、本実施の形態で用いる液晶素子ＬＣは、通常のＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶等で実現することができる。特に、Ａ１等の反射電極の上に配向膜を形成し、対向電極をＩＴＯ等の透明電極で形成し、その上に配向膜を形成し、その間にＮｅｍａｔｉｃ液晶を注入した一般的な反射型液晶表示装置等の構成で実現できるので、ここではその詳しい説明は省略する。
【００２７】
第１のアクティブ素子ＴＲ１では、そのソース端子が信号線Ｓｊに接続され、ドレイン端子が前記切換回路２を構成する後述するｎ型ＴＦＴＴＲ３のソース端子に接続され、ゲート端子が走査線Ｇｉに接続されている。第２のアクティブ素子ＴＲ２では、そのソース端子が同様に信号線Ｓｊに接続され、ドレイン端子が前記切換回路２を構成するｐ型ＴＦＴＴＲ４のソース端子に接続され、ゲート端子が次の走査線Ｇｉ＋１に接続されている。そして、前記ＴＦＴＴＲ３，ＴＲ４のドレイン端子は共通に液晶素子ＬＣの一方の端子に接続されるとともに動作検証回路１の入力ＩＮに接続されており、ゲート端子には前記動作検証回路１の出力ＯＵＴが与えられる。液晶素子ＬＣの他方の端子は対向電極となり、基準電圧Ｖｒｅｆが印加される。
【００２８】
したがって、出力ＯＵＴがハイレベルＶＣＣ（＝ＶＡＡ電位）のときには、ＴＦＴＴＲ３が選ばれ、走査線Ｇｉがハイレベルとなって第１のアクティブ素子ＴＲ１が選択されている間に、該第１のアクティブ素子ＴＲ１によって信号線Ｓｊから取込まれた表示データが、このＴＦＴＴＲ３を介して液晶素子ＬＣの一方の端子に印加される。これに対して、出力ＯＵＴがローレベルＧＮＤ（＝ＶＢＢ電位）のときにはＴＦＴＴＲ４が選ばれ、次の行のための走査線Ｇｉ＋１がハイレベルとなって第２のアクティブ素子ＴＲ２が選択されている間に、該第２のアクティブ素子ＴＲ２によって信号線Ｓｊから取込まれた表示データが、このＴＦＴＴＲ４を介して液晶素子ＬＣの一方の端子に印加される。
【００２９】
前記動作検証回路１は、大略的に、前記第１のアクティブ素子ＴＲ１が正常であるかまたは異常であるかを判定する論理判定回路３と、前記論理判定回路３の判定結果を履歴を持たせながら保持するメモリ回路４とを備えて構成される。
【００３０】
前記論理判定回路３は、ｐ型ＴＦＴＱ１，Ｑ２と、ｎ型ＴＦＴＱ３と、コンデンサＣ１とを備えて構成される。前記切換回路２のＴＦＴＴＲ３，ＴＲ４のドレイン端子は共通にこの動作検証回路１の入力ＩＮに接続され、該入力ＩＮはＴＦＴＱ１のゲート端子と、ＴＦＴＱ２のソース端子とに接続される。これらのＴＦＴＱ１，Ｑ２のドレイン端子は、ＴＦＴＱ３のゲート端子に接続される。そして、ＴＦＴＱ１のソース端子はセット信号ＳＥＴの制御線Ｌ３ｉに、ＴＦＴＱ２のゲート端子はリセット信号ＲＥＳの制御線Ｌ４ｉに接続される。これらのＴＦＴＱ１，Ｑ２のドレイン端子はまた、その電位を安定化させるために、かつ初期化後の電位としてＧＮＤ電位を得るために、該ドレイン端子と電源線Ｌ２との間には、コンデンサＣ１が挿入されている。このドレイン端子の電位を、以下では参照符ＶＤで表す。
【００３１】
前記メモリ回路４は、ｐ型ＴＦＴＱ４〜Ｑ６と、ｎ型ＴＦＴＱ７，Ｑ８と、コンデンサＣ２とを備えて構成される。ＴＦＴＱ４，Ｑ７およびＴＦＴＱ５，Ｑ８は、それぞれインバータ回路となっており、該メモリ回路４は、大略的に、これらの２つのインバータ回路の出力端子と入力端子とを互いに接続したスタティックメモリ構造となっている。そして、ＴＦＴＱ３からの先の論理判定回路３の出力をこれらのインバータ回路の何れが一方（図１ではＴＦＴＱ４，Ｑ７）の入力端子に与えることで、１度でも判定結果がＧＮＤ電位になれば、そのＧＮＤ電位を保持できる構成となっている。
【００３２】
また、初期化のために、他方（図１ではＴＦＴＱ５，Ｑ８）のインバータ回路の入力端子とＧＮＤ電位の電源線Ｌ２ｉとの間にコンデンサＣ２が挿入され、初期化動作時に電源線Ｌ１ｉの電位ＶＡＡをＧＮＤ電位からＶＤＤ電位に変化させたとき、出力端子であるとともに前記判定結果の入力端子である出力ＯＵＴがＶＤＤ電位とされる。さらにまた、入力の電位ＶＣＣと出力の電位ＶＤＤとの電位差を埋めるために（ＶＤＤ＞ＶＣＣであるため）、ＴＦＴＱ６が出力端子側のインバータ回路であるＴＦＴＱ５とＴＦＴＱ８との間に挿入され、そのゲート端子が前記ＴＦＴＱ１，Ｑ２のドレイン端子へ接続されている。
【００３３】
表１に、上述のように構成される動作検証回路１の真理値表を示す。なお、ＶＢＢ電位はＧＮＤ電位に固定である。また、走査線Ｇｉ，Ｇｉ＋１はローレベルの非選択状態とする。
【００３４】
【表１】
【００３５】
この表１から明らかなように、電源線Ｌ１の電位ＶＡＡ、セット信号ＳＥＴ、入力ＩＮおよびリセット信号ＲＥＳが総てＧＮＤ電位に保たれている初期状態▲１▼では、ＴＦＴＱ１，Ｑ２のドレイン端子の電位ＶＤおよび出力ＯＵＴは、共にＧＮＤ電位となっている。
【００３６】
次に、セット信号ＳＥＴ、入力ＩＮおよびリセット信号ＲＥＳをＧＮＤ電位に保ったまま、電源を投入して電源線Ｌ１の電位ＶＡＡをＶＤＤ電位とした状態▲２▼の時点では、ＴＦＴＱ５，Ｑ８のゲート端子と電源線Ｌ２との間に配置したコンデンサＣ２の影響によって、ＴＦＴＱ５のゲート電位はＧＮＤ電位のままとなり、該ＴＦＴＱ５がＯＮして、出力ＯＵＴの電位は電源線Ｌ１の電位のＶＤＤとなる。また、ＴＦＴＱ１のソース端子へ繋がる電源線Ｌ３（セット信号ＳＥＴ）がＧＮＤ電位のままなので、ＴＦＴＱ１，Ｑ２のドレイン端子の電位ＶＤはＧＮＤ電位のままとなる。また、この状態は、セット信号ＳＥＴ、入力ＩＮおよびリセット信号ＲＥＳがＧＮＤ電位の状態▲８▼でもあるので、ＴＦＴＱ１，Ｑ２のドレイン端子の電位ＶＤはＧＮＤ電位で安定し、出力ＯＵＴの電位は初期値であるＶＤＤ電位で保持される。
【００３７】
続いて、セット信号ＳＥＴをＧＮＤ電位としたままリセット信号ＲＥＳをＶＣＣ電位としても、前記ＴＦＴＱ１〜Ｑ３はＯＦＦのままであり、状態▲５▼▲６▼に示されるように、入力ＩＮに依らず出力ＯＵＴの電位は保持される。そして、この間に入力ＩＮの電位を設定し、その電位がＧＮＤ電位であることを期待するのなら、すなわち入力ＩＮに繋がる第１のアクティブ素子ＴＲ１およびＴＦＴＴＲ３等の電気回路の出力がＧＮＤ電位であることがその電気回路の正常動作状態であれば、リセット信号ＲＥＳをＧＮＤ電位とする。これによって、ＴＦＴＱ１はＯＮし、入力ＩＮの電位が期待通りＧＮＤ電位であれば、状態▲８▼に示すように、電位ＶＤはＧＮＤ電位のままであり、ＴＦＴＱ３はＯＦＦのままで、出力ＯＵＴの電位は保持される。一方、このとき入力ＩＮの電位が期待と異なりＶＣＣ電位であれば、状態▲７▼に示すように、電位ＶＤもＶＣＣ電位となり、ＴＦＴＱ３がＯＮし、ＴＦＴＱ６がＯＦＦとなり、出力ＯＵＴの電位はＧＮＤ電位となる。
【００３８】
その後、リセット信号ＲＥＳをＶＣＣ電位に戻すと、前記状態▲５▼▲６▼に示されるように、入力ＩＮに依らず出力ＯＵＴの電位は保持される。続いて、入力ＩＮの電位がＶＣＣ電位であることを期待するなら、セット信号ＳＥＴをＶＣＣ電位とする。これによって、状態▲３▼に示すように、入力ＩＮの電位が期待通りＶＣＣ電位であれば、ＴＦＴＱ１はＯＦＦのままで、電位ＶＤはＧＮＤ電位のままであり、ＴＦＴＱ３はＯＦＦのままで、出力ＯＵＴの電位は保持される。一方、このとき、入力ＩＮの電位が期待と異なりＧＮＤ電位であれば、ＴＦＴＱ１はＯＮし、状態▲４▼に示すように、電位ＶＤは電位ＶＣＣとなり、ＴＦＴＱ３がＯＮし、ＴＦＴＱ６がＯＦＦとなり、出力ＯＵＴはＧＮＤ電位となる。
【００３９】
図２は、上記の検証動作を時系列的に示すタイミングチャートである。以上のように、動作検証回路１は、時刻ｔ１で初期値となった後から、時刻ｔ２以前で示すように、出力ＯＵＴの電位が一度もＧＮＤ電位とならなければ、初期値のＶＤＤ電位のままとなるように構成されている。また、前記時刻ｔ２以降で示すように、出力ＯＵＴの電位が一度でもＧＮＤ電位になれば、表１の状態▲３▼〜▲８▼の動作を続けている限り、出力ＯＵＴはＧＮＤ電位のままとなるように構成されている。
【００４０】
すなわち、セット信号ＳＥＴおよびリセット信号ＲＥＳを制御することで、入力ＩＮに一度でも予定外の入力があれば、出力ＯＵＴはＧＮＤ電位となる。また、入力ＩＮが総て予定通りであれば、出力ＯＵＴは電位ＶＤＤとなる。こうして、アクティブ素子ＴＲ１，ＴＲ２およびそれに関連するＴＦＴＴＲ３，ＴＲ４等の異常の有無を検出することができる。また、その検出動作が終われば、セット信号ＳＥＴの制御線Ｌ３を電源線Ｌ２のＧＮＤ電位とし、リセット信号ＲＥＳの制御線Ｌ４を電源線Ｌ１のＶＣＣ電位とすることで、その検出結果を画素毎に保持することができるようになっている。
【００４１】
ただし、電位ＶＤは、一度ＧＮＤ電位からＶＣＣ電位へ変化すると、ＴＦＴＱ１，Ｑ２の閾値の関係で、その閾値分の電位はコンデンサＣ１から抜け難いので、初期化動作を行わない限り、ＧＮＤ電位には戻り難い。
【００４２】
なお、或るｉ行目の画素に対して、走査線ＧｉとＧｉ＋１とを適宜選択状態とすることで、アクティブ素子ＴＲ１とＴＦＴＴＲ３との構成およびアクティブ素子ＴＲ２とＴＦＴＴＲ４との構成の何れについても、動作検証回路１は、異常の有無を検出することができる。しかしながら、簡単のために、走査線Ｇｉ側のアクティブ素子ＴＲ１およびＴＦＴＴＲ３を主系として、該動作検証回路１はそれらのアクティブ素子ＴＲ１およびＴＦＴＴＲ３を介して信号線Ｓｊの電位を入力ＩＮとして取込み、その入力が期待通りである場合、すなわちこの主系の回路が正常に動作している場合には、前述のように出力ＯＵＴをＶＤＤ電位として、前述の信号線Ｓｊから与えられる表示データをこれらのアクティブ素子ＴＲ１およびＴＦＴＴＲ３を介して液晶素子ＬＣに与えるようにし、前記入力が期待通りでない場合、すなわち前記主系の回路が正常に動作していない場合には、前述のように出力ＯＵＴをＧＮＤ電位として、信号線Ｓｊから与えられる表示データを予備系のアクティブ素子ＴＲ２およびＴＦＴＴＲ４を介して液晶素子ＬＣに与えるようにようにする。
【００４３】
この動作について詳述する。先ず、電源線Ｌ２ｉは常にＧＮＤ電位とする。そして、総てのコンデンサＣ１，Ｃ２および液晶素子ＬＣの電荷が０となった初期の状態から、走査線Ｇｉ，Ｇｉ＋１を非選択状態とし、液晶素子ＬＣの対向電極の電位ＶｒｅｆをＧＮＤ電位のままとし、電源線Ｌ１ｉをＧＮＤ電位からＶＤＤ電位へ変化させる。このとき、動作検証回路１の入力ＩＮは、液晶素子ＬＣの電荷が０なので、ＧＮＤ電位のままである。したがって、上記初期化動作は表１の状態▲１▼から状態▲２▼への遷移となり、動作検証回路１の出力ＯＵＴはＶＤＤ電位となる。
【００４４】
次に、制御線Ｌ４ｉをＶＣＣ電位とし、出力ＯＵＴの電位を保持状態とし、その後走査線Ｇｉを選択状態とし、信号線Ｓｊから電位ＶＣＣを与える。その後、走査線Ｇｉを非選択状態とし、制御線Ｌ３ｉをＶＣＣ電位とする。このとき、もし主系のアクティブ素子ＴＲ１やＴＦＴＴＲ３に接触不良があれば、入力ＩＮはＧＮＤ電位のままとなるので、表１の状態▲４▼となり、出力ＯＵＴはＧＮＤ電位となる。また、これらのアクティブ素子ＴＲ１およびＴＦＴＴＲ３が正常であれば、図２で示すように入力ＩＮはＶＣＣ電位となり、表１の状態▲３▼となり、出力ＯＵＴの電位はＶＤＤのまま維持される。
【００４５】
続いて、制御線Ｌ３ｉをＧＮＤ電位とし、出力ＯＵＴの電位を保持状態とし、その後、走査線Ｇｉを選択状態とし、信号線ＳｊからＧＮＤ電位を与える。その後、走査線Ｇｉを非選択状態とし、制御線Ｌ４ｉをＧＮＤ電位とする。このとき、もしアクティブ素子ＴＲ１およびＴＦＴＴＲ３に動作不良があれば、入力ＩＮはＶＣＣ電位のままになるので、表１の状態▲７▼となり、出力ＯＵＴはＧＮＤ電位となる。一方、アクティブ素子ＴＲ１およびＴＦＴＴＲ３が正常動作できれば、入力ＩＮはＧＮＤ電位となり、表１の状態▲８▼となり、出力ＯＵＴの電位は先程の状態（ＶＤＤまたはＧＮＤ）を維持する。
【００４６】
その後、制御線Ｌ４ｉをＶＣＣ電位とし、電源線Ｌ２ｉの電位をＧＮＤ電位から−ＶＣＣ電位へ引き下げ、その状態を保持させる。その結果、アクティブ素子ＴＲ１およびＴＦＴＴＲ３が正常動作していれば、出力ＯＵＴはＶＤＤ電位となり、該アクティブ素子ＴＲ１およびＴＦＴＴＲ３の主系の出力電圧が液晶素子ＬＣへ印加される。一方、前記アクティブ素子ＴＲ１およびＴＦＴＴＲ３に開放欠陥があれば、出力ＯＵＴは−ＶＣＣ電位となり、アクティブ素子ＴＲ２およびＴＦＴＴＲ４の予備系の出力電圧が液晶素子ＬＣへ印加される。
【００４７】
以下に、１画素当りにＴＦＴを１つだけしか使用しない従来の画素回路と、図１の本発明の画素回路との不良率を計算する。ここで、市販のＸＧＡクラスのアクティブマトリックス駆動液晶表示装置では、画素欠陥が数個程度であることが知られており、一方、画素数は前記２３６万個である。そこで、欠陥発生確率を、かなり多く見積もって、１万個に１個とする。したがって、ＴＦＴを１つだけ使用する場合の不良率は１／１０4 であり、これに対して図１の動作検証回路１には８個のＴＦＴが使用されているので、それら８個のＴＦＴのうちの１個でも不良となる確率は８／１０4 と見積ることができる。しかしながら、動作検証回路１の８個のＴＦＴのうち、何れか１個が不良であっても、出力ＯＵＴはＶＤＤ電位かＧＮＤ（または−ＶＣＣ）電位の何れかの状態をとる。
【００４８】
したがって、図１の画素回路が完全な不良となる確率は、上記不良率に、その電位ＶＤＤまたはＧＮＤ（−ＶＣＣ）で選ばれた方のＴＦＴの系統（２個のＴＦＴから構成される）が不良である確率２／１０4 を掛けた１６／１０8 と、主系のアクティブ素子ＴＲ１およびＴＦＴＴＲ３に不良があって、かつ予備系のアクティブ素子ＴＲ２およびＴＦＴＴＲ４も不良である確率２／１０4 ×２／１０4 ＝４／１０8 との和の２／１０7 と考えられる。
【００４９】
したがって、前記の１画素当りにＴＦＴを１つだけ使用した場合の不良率１／１０4 より格段に小さく、本発明の手法を用いれば、画素回路の不良率を大幅に改善可能であることが理解される。そして、不良率を上記の２／１０００万個程度とすると、前記ＸＧＡクラスの表示パネルで考えると、その画素数が前記２３６万個であるので、画素欠陥はパネル当たりせいぜい１〜３個程度となり、実質的に画素欠陥の検査をしなくても良いレベルとなる。
【００５０】
したがって、歩留まり１００％を実現できるので、ＴＦＴの動作を検査する装置や、回路系統を切換える装置を用いなくても、ＴＦＴの開放欠陥に対応することができ、コストを低減することができる。特に、将来的には、現状のガラスやプラスチックなどの透明な基板に代えて、不透明な基板の上に反射型液晶を形成する場合が考えられ、このような構造ではレーザによるリペア作業を行うことは不可能であり、本発明は特に大きな効果を発揮することができる。
【００５１】
また、電源投入時などで定期的に、ＴＦＴの異常を検出し、回路の切換えを行うので、出荷後の輸送や経年劣化などにも対応することができる。前記異常の検出に要する期間は、たとえば数十〜μｓｅｃ程度であり、前記電源投入直後の機器の初期化期間内で、使用者に殆ど意識させずに終了することができる。
【００５２】
さらにまた、動作検証回路１は、２つの制御線Ｌ３ｉ，Ｌ４ｉと１つの入力ＩＮとを備え、これら３つの電圧を用いて、入力された信号がハイ状態であるのが正しいのが、ロー状態であるのが正しいのが、入力された信号を検証する必要がない期間なのかを設定するので、少ない入力で必要な検証動作を行うことができる。
【００５３】
なお、前記動作検証回路１は前記アクティブ素子ＴＲ１と同様にＴＦＴから成るので、同一のプロセスで作成し、該動作検証回路１を作成することによるコストの上昇はない。また、異常検出時には、走査線Ｇｉの走査タイミングではなく、次の走査線Ｇｉ＋１の走査タイミングの表示データを取込むことになるけれども、表示品位はそれほど低下することはない。
【００５４】
ところで、異常検出・回路切換えのために１画素当りのＴＦＴや配線数を２ａ倍に増やし、それらの追加した構成が２系統の回路を構成し、上記のように両系統に共に画素欠陥が発生した場合にのみ画素が動作しない完全な画素欠陥となるように構成すると、１画素当りの不良率は、
（２ａ×（１つのＴＦＴおよびその配線当りの不良率））2 となる。
【００５５】
一方、従来の１画素当りに１つのＴＦＴを用いる場合の不良率は、
（１つのＴＦＴおよびその配線当りの不良率）
となり、これをｂとおくと、
（２ａｂ）2 ＜ｂ
したがって、
ｂ＜１／４ａ2
であれば本発明を適用することによる意義があり、実際のＴＦＴの不良率ｂは、前述のように上式よりも充分に小さいものである。また、予備の系統は、２以上であってもよい。
【００５６】
さらにまた、本発明を適用することによってＴＦＴや配線の面積が増加し、透過型の液晶表示装置では開口率が問題になるけれども、反射型の液晶表示装置では、これらの回路の上に絶縁膜を設け、反射板を設置するので、前記の面積の増加は問題にはならず、好適である。また、電気光学素子として有機ＥＬ素子を用いる場合には、３０％程度の開口率があればよいので、前記のＴＦＴや配線の追加は問題にはならず、これにもまた好適である。
【００５７】
本発明の実施の他の形態について、図３に基づいて説明すれば、以下のとおりである。
【００５８】
図３は、本発明の実施の他の形態の有機ＥＬ表示装置の表示パネルにおける任意の１画素領域の等価回路図である。この表示装置では、電気光学素子として有機ＥＬ素子ＥＬを用いている。電気光学素子として前述の液晶素子ＬＣを用いる場合、その液晶素子ＬＣへ電圧を与えるための駆動用ＴＦＴには、アモルファスシリコンプロセスを用いることもできる。この場合、表示部の外に配置するソースドライバは、別途に集積回路のプロセスで作成されたＩＣを外付けすることになる。しかしながら、本実施の形態のように有機ＥＬ素子ＥＬを用いる場合、該有機ＥＬ素子ＥＬへ与える電流量を確保するためには、駆動用ＴＦＴの電荷移動度が大きい必要がある。このため、ポリシリコンプロセスを用いることが好ましい。そこで、本実施の形態は、ポリシリコンプロセスで前記駆動用ＴＦＴが作成され、そのポリシリコンプロセスとしては、たとえばＣＧＳ（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）ＴＦＴ製作プロセスを用いることとする。なお、同プロセスの説明は、特開平８−２０４２０８号および特開平８−２５０７４９号等に詳しく記載されているので、ここではその詳細な説明は省略する。
【００５９】
また、前記有機ＥＬ素子ＥＬも、通常の有機ＥＬ素子であり、特にガラス基板の上に陰極電極としてＡｌ等を形成し、その上に電子輸送層としてＡｌｑ等を形成し、その上に発光層としてα−ＮＰＤ等を形成し、その上に正孔入層（または陽極バッファ層）としてＣｕＰｃ等を形成し、その上に陽極としてＩＴＯ等の透明な電極を形成する逆積層構成で実現することができ、材料等も特別なものではなく、ここではその詳しい説明は省略する。
【００６０】
この有機ＥＬ表示装置は、前記液晶表示装置に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。この有機ＥＬ表示装置は、大略的に、前記動作検証回路１と、切換回路１１と、表示データを記憶するメモリ回路１２およびコンデンサＣ３と、書込み／読出し制御回路１３と、電圧変換回路１４とを備えて構成される。また、さらに前記走査線Ｇｉに平行に、選択線Ｂｉと、ＧＮＤ電位に固定の電源線Ｌ５ｉとが配設されるとともに、前記信号線Ｓｊに平行に、ハイレベルＶＣＣ電位に固定の電源線Ｌ６ｊと、ハイレベルＶＥＥ電位に固定の電源線Ｌ７ｊとが配設されている。注目すべきは、この有機ＥＬ表示装置は、画素Ａｉｊに隣接する図示していない画素Ａｉ−１，Ａｉ＋１と接続される配線Ｋ１，Ｋ１＋１を備えていることである。
【００６１】
前記切換回路１１は、ｎ型ＴＦＴＴＲ１１，ＴＲ１２から構成される第１の系統と、ｐ型ＴＦＴＴＲ１３およびｎ型ＴＦＴＴＲ１４から構成される第２の系統とに別れている。そして、第１の系統のｎ型ＴＦＴＴＲ１１のゲート端子へこの画素Ａｉｊのアクティブ素子ＴＲ１からの出力が入力され、第２の系統のｎ型ＴＦＴＴＲ１４のゲート端子へ隣接する画素Ａｉ＋１ｊからの前記配線Ｋｉ＋１が接続されている。また、ｎ型ＴＦＴＴＲ１２およびｐ型ＴＦＴＴＲ１３のゲート端子には、動作検証回路１の出力ＯＵＴが共通に入力されている。そして、ＴＦＴＴＲ１１，ＴＲ１３のソース端子電圧である有機ＥＬ素子ＥＬの端子電圧が、前記動作検証回路１の入力ＩＮに与えられている。
【００６２】
このように構成することで、動作検証回路１の出力ＯＵＴがＶＤＤ、すなわちこの画素Ａｉｊのアクティブ素子回路が正常であるときには、ＴＦＴＴＲ１２が導通状態となり、ＴＦＴＴＲ１１のゲート端子に接続されるこの画素Ａｌｊの第１のアクティブ素子ＴＲ１やメモリ回路１２等からの入力信号によって有機ＥＬ素子ＥＬが制御される。また、動作検証回路１の出力がＧＮＤ、すなわちこの画素Ａｉｊのアクティブ素子回路が異常であるときには、ＴＦＴＴＲ１３が導通状態となり、前記配線Ｋｉ＋１を介してＴＦＴＴＲ１４のゲート端子に与えられる隣接する画素Ａｉ＋１ｊからの入力信号によって有機ＥＬ素子ＥＬが制御される。
【００６３】
また、前記切換回路１１には、前記配線Ｋｉを介して隣接する画素Ａｉ−１ｊに、この画素Ａｉｊでの有機ＥＬ素子ＥＬの制御出力を転送するために、ゲート端子に共通に前記動作検証回路１の出力ＯＵＴが入力されるｎ型ＴＦＴＴＲ１５およびｐ型ＴＦＴＴＲ１６が設けられている。
【００６４】
なお、この画素Ａｌｊのアクティブ素子回路構成は、以下の通りである。ＴＦＴＴＲ１は前述と同様に走査線Ｇｉの電位によって導通／非導通状態が制御され、このＴＦＴＴＲ１によって取込まれた表示データは、前述の書込み／読出し制御回路１３によって電位保持手段であるコンデンサＣ３とメモリ回路１２との何れかに記憶される。前記書込み制御回路１３は、前記第１のアクティブ素子ＴＲ１のソース端子とコンデンサＣ３との間に介在され、前記選択線Ｂｉの電位によって導通／非導通状態が制御されるｐ型ＴＦＴＴＲ２１と、前記第１のアクティブ素子ＴＲ１のソース端子とメモリ回路１２との間に介在され、前記選択線Ｂｉの電位によって導通／非導通状態が制御されるｎ型ＴＦＴＴＲ２２と、前記コンデンサＣ３およびメモリ回路１２に前記電源線Ｌ６ｊのハイレベルＶＣＣの電位を電源として与えるｎ型ＴＦＴＴＲ２３とを備えて構成されている。したがって、前記選択線Ｂｉの電位が、ハイレベルとなるとＴＦＴＴＲ２２がメモリ回路１２の出力電位を電圧変換回路１４へ出力し、ローレベルとなるとＴＦＴＴＲ２１がコンデンサＣ３の出力電位を電圧変換回路１４へ出力することになる。
【００６５】
前記メモリ回路１２は、２つのインバータ回路と、データ書込み用のｐ型ＴＦＴＴＲ３１とを備えて構成され、第１のインバータ回路はｐ型ＴＦＴＴＲ３２とｎ型ＴＦＴＴＲ３３とから構成され、第２のインバータ回路はｐ型ＴＦＴＴＲ３４とｎ型ＴＦＴＴＲ３５とから構成されている。第１のインバータ回路の出力は直接第２のインバータ回路の入力端子へ接続されるのに対して、第２のインバータ回路の出力は前記書込み用のＴＦＴＴＲ３１を通して第１のインバータ回路の入力端子へ帰還される。また、この第１のインバータ回路の入力端子には先のＴＦＴＴＲ２２の出力端子が接続され、ＴＦＴＴＲ３１のゲート端子は走査線Ｇｉに接続されている。
【００６６】
したがって、走査線Ｇｉがハイレベルの選択状態では、ＴＦＴＴＲ１からＴＦＴＴＲ２２を通して信号線Ｓｊの表示データがメモリ回路１２に記憶される。走査線Ｇｉがローレベルの非選択状態では、ＴＦＴＴＲ３１が導通し、該メモリ回路１２に記憶されたデータは保持される。そして、ＴＦＴＴＲ２２が導通状態のとき、該メモリ回路１２の出力データが電圧変換回路１４へ出力される。このようにＴＦＴＴＲ２２，ＴＲ３１〜ＴＲ３５は、スタテックメモリ回路を構成する。
【００６７】
前記電圧変換回路１４は、ｐ型ＴＦＴＴＲ４１〜ＴＲ４３と、ｎ型ＴＦＴＴＲ４４とを備えて構成されている。ＴＦＴＴＲ４２，ＴＲ４４のゲート端子へ前記メモリ回路１２またはコンデンサＣ３から読出されたＧＮＤまたはＶＣＣ電位のデータが与えられると、ＴＦＴＴＲ４３，ＴＲ４４のドレイン端子から、それぞれＶＤＤまたはＧＮＤ電位が出力される回路構成である。すなわち、入力がＧＮＤ電位のとき、ＴＦＴＴＲ４２のドレイン端子には電源用の前記ＴＦＴＴＲ２３を介して電源電圧ＶＣＣが印加されているので、該ＴＦＴＴＲ４２が導通状態となり、そのＴＦＴＴＲ４２に接続されるＴＦＴＴＲ４３のゲート電位がＶＣＣ電位となり、ＶＣＣ＜ＶＥＥであるので該ＴＦＴＴＲ４３も導通状態となり、そのドレイン端子から電源電圧ＶＤＤ（＝ＶＥＥ）が出力される。これに対して、入力がＶＣＣ電位のとき、ＴＦＴＴＲ４４のドレイン端子にＧＮＤ電位が印加されているので、該ＴＦＴＴＲ４４が導通状態となり、そのドレイン端子からＧＮＤ電位が出力される。
【００６８】
この電圧変換回路１４の電源は、ｐ型ＴＦＴＴＲ５０を通して、ＶＥＥ電位の電源線Ｌ７ｊから供給され、またこのＴＦＴＴＲ５０の出力は、前記電源用のＴＦＴＴＲ２３を導通／非導通制御する。そして、動作検証回路１の出力ＯＵＴの逆極性の電圧が前記ＴＦＴＴＲ５０のゲート端子に与えられているので、該出力ＯＵＴの電圧がＧＮＤ電位（画素Ａｌｊの第１のアクティブ回路が異常動作）のとき、前記ＴＦＴＴＲ５０は非導通状態となり、電圧変換回路１４への電源供給は絶たれる。また、その結果、これらの電源電位はＧＮＤ電位となるので、この電源配線にゲート端子が接続されたＴＦＴＴＲ２３も非導通状態となり、メモリ回路１２への電源供給も断たれる。これによって、異常動作をする画素Ａｌｊの第１のアクティブ素子回路への電源供給がほぼカットされるので、その分消費電力を下げる効果を得ることができる。
【００６９】
また、この画素Ａｉｊから隣接する画素Ａ１−１ｊへ出力される配線Ｋｉは、前述のように制御出力の転送用であり、前述の１のアクティブ素子回路の動作が正常であるときにはその信号を出力し、異常であるときには次のラインの配線Ｋｉ＋１からの入力を出力する。このような構成を取ることで、隣接した画素から供給される配線Ｋｉの信号が、第１のアクティブ素子回路が正常動作している画素からの信号となる確率を高くすることができる。
【００７０】
ところで、異常があるときに総ての画素Ａｉｊで画素Ａｉｊ＋１からの信号を表示するより、１画素または１絵素毎に、表示する信号を、画素Ａｉｊ−１と画素Ａｉｊ＋１との間で切換える（ように配線する）方が、欠陥が目立ち難いので好ましい。
【００７１】
上述のように構成される画素回路の動作は以下の通りである。まず、動作検証回路１を初期化し、出力ＯＵＴを電位ＶＤＤとした後、走査線Ｇｉを選択状態とし、電位保持手段であるコンデンサＣ３と、記憶手段であるメモリ回路１２とに、書込み／読出し制御回路１３によって電位ＶＣＣとＧＮＤとを交互に入力する。そして、その後走査線Ｇｉを非選択状態とし、前記コンデンサＣ３とメモリ回路１２とから、書込み／読出し制御回路１３を介してデータを読出したとき、記憶させた電位ＶＣＣまたはＧＮＤと一致しているか否かを動作検証回路１が検出することで、この画素の電気回路の動作を確認する。その後、制御線Ｌ３ｉをＧＮＤ電位、制御線Ｌ４ｉをＶＣＣ電位として、その状態を保持する。この間、１回でも間違った電圧が出れば、動作検証回路１の出力ＯＵＴの電位がＧＮＤ電位となるので、切換回路１１がこの画素のアクティブ素子回路の信号を切離し、有機ＥＬ素子ＥＬの制御には、隣接する画素からの配線Ｋｉ＋１を介する信号を用いる。
【００７２】
このように画素に複雑な電気回路を配置した構成においては、これら電気回路を構成するＴＦＴの１つに開放欠陥があっても、他のＴＦＴが動作しているので、出力ＯＵＴには電位ＶＤＤまたはＧＮＤが出力されることがある。たとえば、ＴＦＴＴＲ４４が開放欠陥であるとき、この電気回路の出力は電位ＶＤＤに固定される。したがって、このような電気回路を２系統用意した場合でも、一方の系統が正常動作するか否かの検出回路と、その正常動作する系統を選択するための切換回路が必要になる。
【００７３】
一方、画素に配置する電気回路に多くのＴＦＴを用いる程、その電気回路に欠陥が発生する確率は高くなる。たとえば、この図３のアクティブ素子回路には、アクティブ素子ＴＲ１からＴＦＴＴＲ２１〜２３，ＴＲ３１〜３５，ＴＲ４１〜４４まで１２個のＴＦＴが使用されている。この場合、ＴＦＴ１個当りの不良率を前述のように１／１０4 とすると、本発明の手法を用いなければ、不良率は単純に１２／１０4 程度になる。これに対して、本発明の手法を用いれば、８個のＴＦＴＴＲ１〜８から作成される動作検証回路１の不良率８／１０4 と、その他のＴＦＴ回路の不良率２０／１０4 とを掛けた１６／１０7 と、隣接する２つの画素でその他のＴＦＴ回路の不良が起こる確率２０／１０4 ×２０／１０4 ＝４０／１０7 との和５６／１０7 程度と考えられる。
【００７４】
したがって、前記本発明の手法を用いない場合の不良率１２／１０4 よりは格段に小さく、本発明の手法を用いることで、画素回路の不良率を改善する効果のあることが理解される。特に、画素に配置するＴＦＴの個数が多くなればなる程、前記画素欠陥の発生確率は大きくなるので、本発明の手法のような見掛け上でも画素欠陥を減らす技術が有効である。これによって、１画素当りに複数のＴＦＴを形成する場合や、より多くの画素を表示基板に配置する場合、すなわち１表示基板当りにより多くのＴＦＴを配置する場合に、より歩留まりを高くすることができる。
【００７５】
また、１つの有機ＥＬ素子ＥＬに対して２つのアクティブ素子ＴＲ１１，ＴＲ１４を設け、アクティブ素子ＴＲ１１を含む電気回路の動作が異常と判断されたときには、アクティブ素子ＴＲ１４によって隣接する画素Ａｉ＋１ｊの有機ＥＬ素子ＥＬと同様の制御を行うので、メモリ回路１２やコンデンサＣ３等の前記アクティブ素子ＴＲ１１に関連する電気回路と同様な回路を前記アクティブ素子ＴＲ１４に関連して配置するスペースを確保できない場合にも、該アクティブ素子ＴＲ１４を用いた制御を行うことができる。
【００７６】
本発明の実施のさらに他の形態について、図４および図５に基づいて説明すれば、以下のとおりである。
【００７７】
図４は、本発明の実施のさらに他の形態の有機ＥＬ表示装置の表示パネル２１のブロック図である。この表示パネル２１では、表示領域２２には、前述の図３で示す回路構成の画素Ａ１１〜Ａｍｎが配置される。注目すべきは、この表示パネル２１では、画素Ａ内に配置された電気回路だけでなく、画素Ａ外に配置された電気回路の動作検証も行うことである。すなわち、前記動作検証回路１は、メモリ領域２３に配置され、それぞれの画素Ａ１１〜Ａｍｎに対応するメモリセルＭ１１〜Ｍｍｎ（総称するときには、以下参照符Ｍで示す）の動作検証も行う。
【００７８】
前記表示パネル２１の基板上には、シリアル／パラレル変換回路２４およびコントローラ２５が、前記表示領域２２の外にさらに配置されており、外部から入力されたデジタル信号は、そのビットデータ信号がシリアル／パラレル変換回路２４に入力され、同期信号がコントローラ２５に入力される。前記シリアル／パラレル変換回路２４内では、入力されたデータは図示しないシフトレジスタ内を転送され、コントローラ２５からの制御信号に応答して、同じく図示しないラッチ回路に蓄えられる。こうして蓄えられたビットデータは、前記コントローラ２５からの制御信号によって、１ビット毎にメモリセルＭまたは画素Ａに転送され、記憶される。
【００７９】
図５は、前記画素Ａと同様に、マトリクス状に配列されるメモリセルＭの任意のｉ行ｊ列目の構成を示す電気回路図である。メモリ領域２３には、前記コントローラ２５から選択出力が導出される選択線Ｌ１〜Ｌｍと、前記シリアル／パラレル変換回路２４内の各ラッチ回路に接続されるとともに、それぞれ前記信号線Ｓ１〜Ｓｎに接続される信号線Ｄ１〜Ｄｎが相互に直交するように配設されており、これらの選択線Ｌ１〜Ｌｍおよび信号線Ｄ１〜Ｄｎで区画された領域に、各メモリセルＭが形成される。前記選択線Ｌｉには、平行に、２本のビット選択線Ｐ１ｉ，Ｐ２ｉが形成されている。
【００８０】
前記各メモリセルＭには４つのスタティックメモリＦ１〜Ｆ４が配置される。どのスタティックメモリＦ１〜Ｆ４を選択するのかが前記ビット選択線Ｐ１ｉ，Ｐ２ｉによって制御される。すなわち、前述の各スタティックメモリＦ１〜Ｆ４はｐ型ＴＦＴｑ１，ｑ２およびｎ型ＴＦＴｑ３，ｑ４から成る２段インバータ構成であり、それぞれの入出力段には、ＴＦＴｑ１１，ｑ１２；ｑ２１，ｑ２２；ｑ３１，ｑ３２；ｑ４１，ｑ４２が設けられている。ＴＦＴｑ１１，ｑ２１，ｑ３１，ｑ４１のゲート端子は前記ビット選択線Ｐ１ｉに接続され、ＴＦＴｑ１２，ｑ２２，ｑ３２，ｑ４２のゲート端子は前記ビット選択線Ｐ２ｉに接続され、また各ＴＦＴｑ１１，ｑ２１，ｑ３１，ｑ４１とＴＦＴｑ１２，ｑ２２，ｑ３２，ｑ４２とは直列に接続され、ＴＦＴｑ１１，ｑ１２，ｑ２２，ｑ３１はｎ型であり、ＴＦＴｑ２１，ｑ３２，ｑ４１，ｑ４２はｐ型である。したがって、ビット選択線Ｐｉ１，Ｐｉ２のレベルによって、各スタティックメモリＦ１〜Ｆ４の内の何れか１つが選択されることになる。
【００８１】
また、走査線Ｌｉによって、どの走査線Ｌｉに対応したメモリセルＭｉを選択するのかが制御される。すなわち、各走査線Ｌｉには、ｎ型ＴＦＴｑ０のゲート端子が接続され、このＴＦＴｑ０のソース端子は前記信号線Ｄｊに接続され、ドレイン端子は各スタティックメモリＦ１〜Ｆ４のＴＦＴｑ１２，ｑ２２，ｑ３２，ｑ４２に接続される。したがって、走査線Ｌｉおよびビット選択線Ｐ１ｉ，Ｐ２ｉを選択し、前記ラッチ回路からデータを出力することで、任意のメモリセルＭの任意のスタティックメモリＦ１〜Ｆ４にデータを蓄えることができる。そして、このメモリセルＭに蓄えられたデータは、前記走査線Ｌｉおよびビット選択線Ｐ１ｉ，Ｐ２ｉを選択することで、そのビットのデータが必要となるタイミングで画素Ａへ出力される。画素回路構成は前述の図３の構成を用いるので、このメモリセルＭから出力されたデータは、信号線Ｄから信号線Ｓを介してコンデンサＣ３に蓄えられる。
【００８２】
そこで、本実施の形態では、このメモリセルＭｉｊの動作に不具合がないか否かも、対応する画素Ａｉｊの動作検証回路１を用いて確認する。すなわち、走査線Ｌｉを選択状態とし、メモリセルＭｉｊの各スタティックメモリＦ１〜Ｆ４へ、前記ラッチ回路に蓄えられたビットデータとして、電位ＶＣＣやＧＮＤを記憶させる。その後、前記ラッチ回路の出力バッファをハイインピーダンス状態とするなどして該ラッチ回路からの出力をなくし、メモリセルＭｉｊから、蓄えられたデータを画素ＡｉｊのコンデンサＣ３へ転送させる。このとき、画素Ａｉｊに配置した動作検証回路１が本来予想していた電位以外を検出すれば、その画素Ａｉｊの電気光学素子には、隣接する画素の電気回路の出力が入力されるので、結果的に動作に問題のあるメモリセルＭｉｊのデータは表示されないことになる。
【００８３】
なお、画素当り複数ビットのデータを表示する場合、下位ビットのデータに誤りがっても気にならない場合もある。この場合、総てのビットの動作を確認する必要はない。
【００８４】
このようにして、画素Ａの外側に配置した電気回路の動作不具合を検出し、対応する画素Ａの表示を切換えることも可能となる。
【００８５】
本発明の実施の他の形態について、図６および図７に基づいて説明すれば、以下のとおりである。
【００８６】
図６は、本発明の実施の他の形態の有機ＥＬ表示装置の表示パネルにおける任意の１画素領域の等価回路図である。この表示装置は、前述の図３で示す表示装置に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、本実施の形態では、各画素Ａの外側に配置した動作検証回路によって、各画素Ａの動作不具合を検出することである。すなわち、動作検証回路が、前述の構成に限定されないことを示す。スイッチング素子ＴＲ１、メモリ回路１２、コンデンサＣ３、書込み／読出し制御回路１３および電圧変換回路１４は、前述の図３の構成と同じである。また、切換回路１１ａは、前述の切換回路１１から、ＴＦＴＴＲ１５，ＴＲ１６を除いて簡略化された構成となっており、この画素のアクティブ素子回路が正常であるか否かに拘わらず、電圧変換回路１４から有機ＥＬ素子ＥＬへの制御信号が、隣接する画素への配線Ｋｉに出力される。
【００８７】
前述のように各画素Ａの外側に配置した動作検証回路によって動作不具合を検出するために、前記切換回路１１ａから有機ＥＬ素子ＥＬへの出力は、ＴＦＴＴＲ６１によって取出され、前記信号線Ｓｊを介して画素Ａの外側に配置される動作検証回路に与えられ、また判定結果である各画素Ａのアクティブ素子で有機ＥＬ素子ＥＬを制御するか否かを表す信号は、前記信号線ＳｊからＴＦＴＴＲ６２によって取込まれ、メモリ回路３１に記憶される。メモリ回路３１の出力で前記切換回路１１ａが制御されるとともに、電源用のＴＦＴＴＲ５０が制御される。前記ＴＦＴＴＲ６１，ＴＲ６２は、前記走査線Ｇｉと平行に配設される制御線Ｌ８ｉ，Ｌ９ｉによって、選択／非選択がそれぞれ制御される。
【００８８】
図７は、前記のように画素Ａの外側に配置される動作検証回路の一構成例を示す図である。この動作検証回路は、排他的論理和回路４１と、論理和回路４２とＤフリップフロップ４３とを備えて構成されている。前記各画素Ａから得られた信号ＩＮと、期待値ＥＸの反転信号／ＥＸとが排他的論理和回路４１に入力され、その出力とＤフリップフロップ４３の出力Ｑとの論理和を論理和回路４２で得て、クロックＣＬＫのタイミングでＤフリップフロップ４３へ取込むことで、後述するように、前記図１や図３の動作検証回路１と同様に、入力された信号ＩＮの動作を検証することができる。図７の動作検証回路の真理値表は、以下の表２のようになる。
【００８９】
【表２】
【００９０】
すなわち、画素Ａｉｊの電気回路の動作を確認するにあたって、最初にリセット信号ＲＥＳをＶＣＣ電位として状態▲１▼とし、その後リセット信号ＲＥＳをＧＮＤ電位とする。そして、入力信号ＩＮとしてＶＣＣ電位を期待するとき、反転信号／ＥＸとしてＧＮＤ電位を与え、入力信号ＩＮが安定するだけの遅延時間をおいてクロックＣＬＫをハイ状態（↑）へ変化させることで、そのときの入力データＩＮが期待通りＶＣＣ電位であれば、状態▲４▼に示すようにＤフリップフロップ４３の出力Ｑは保持（Ｑ０）される。入力データＩＮが期待と異なり、ＧＮＤ電位であれば、状態▲５▼に示すようにＤフリップフロップ４３の出力ＱはＧＮＤ電位となる。
【００９１】
また、入力信号ＩＮとしてＧＮＤ電位を期待するとき、反転信号／ＥＸとしてＶＣＣ電位を与え、入力信号ＩＮが安定するだけの遅延時間をおいてクロックＣＬＫをハイ状態（↑）へ変化させることで、そのときの入力データＩＮが期待通りＧＮＤ電位であれば、状態▲３▼に示すようにＤフリップフロップ４３の出力Ｑは保持（Ｑ０）される。入力データＩＮが期待と異なり、ＶＣＣ電位であれば、状態▲２▼に示すようにＤフリップフロップ４３の出力ＱはＧＮＤ電位となる。
【００９２】
そして、このＤフリップフロップ４３の出力Ｑが１度でもＧＮＤ電位となると、論理和回路４２によってリセット信号ＲＥＳがＶＣＣ電位となるまで、ＧＮＤ電位のままとなる。
【００９３】
なお、上記真理値表にはクロックＣＬＫがハイ状態（↑）へ変化する場合以外のケースは、状態▲１▼を除いて記していないけれども、このケースではＤフリップフロップ４３の出力Ｑは保持（Ｑ０）されるので、フリップフロップ回路の真理値表の書き方に則って省略している。上記の判定期間が終了すると、クロックＣＬＫはロー状態またはハイ状態に保持され、Ｄフリップフロップ４３の出力Ｑは保持される。
【００９４】
そして、上記の判定期間では、画素Ａｉｊの制御線Ｌ８ｉおよび走査線Ｇｉを選択状態とすることによって、ＴＦＴＴＲ６１、スイッチング素子ＴＲ１および信号線Ｓｊを介して、図７の動作検証回路の入力信号ＩＮとして、その画素Ａｉｊの有機ＥＬ素子ＥＬに与えられる電位が入力される。また、判定期間期間後は、前記制御線Ｌ８ｉを非選択状態とし、制御線Ｌ９ｉを選択状態とすることで、前記Ｄフリップフロップ４３の出力Ｑは、信号線Ｓｊ、スイッチング素子ＴＲ１およびＴＦＴＴＲ６２を介して、画素Ａｉｊのメモリ回路３１へ記憶される。
【００９５】
なお、上記判定結果は、その記憶にあたって、途中に挿入される図示しない電圧変換回路によって、ＶＣＣ電位からＶＤＤ電位へ変換される。その後、リセット信号ＲＥＳがＶＣＣ電位とされて、次の画素Ａｉ＋１ｊの画素回路の動作判定に移る。
【００９６】
このようにして、画素Ａ外の動作検証回路で動作不具合が検出され、その結果を画素毎に保持することで、前記動作検証回路１を画素Ａ毎に配置した場合と同様な効果を得ることができる。
【００９７】
また、このように動作検証回路を表示領域の外側に持たせることで、その動作検証回路自体が正常に動作しているか否かを検出する回路等を持たせることも可能となる。このことにより、多くの画素で１つの動作検証回路を共用するので、信頼性の高い検出を行うことができるとともに、動作検証回路自体の設計も信頼性のあるものとすることができる。これによって、より歩留まりの高い表示パネルを作成することができる。
【００９８】
なお、各画素Ａの異常検出を順に行うので、その所要期間は、前記図１や図３の構成に比べて長くはなるけれども、たとえば数十ｍｓｅｃから、走査線Ｇの線数が４８０本で２００ｍｓｅｃ程度であり、この場合でも、前記電源投入直後の機器の初期化期間内で、使用者に殆ど意識させずに終了することができる。
【００９９】
本発明の特徴は、完成された表示装置や表示パネルに限らず、表示基板の段階で備えられており、前記表示装置の電気光学素子を形成する前のＴＦＴ基板の段階で実施される。
【０１００】
【発明の効果】
本発明の表示装置は、以上のように、電気光学素子を駆動するアクティブ素子を含む電気回路の動作を動作検証手段で検証し、その結果に基づいて切換手段が前記電気光学素子の制御を対応するアクティブ素子の出力で行うか否かを切換える。
【０１０１】
それゆえ、検査やリペア作業を行うための装置や検査時間を無くすことができ、コストを低減することができるとともに、複雑な回路構成であっても、また出荷後に生じた欠陥にも対応することができる。
【０１０２】
また、本発明の表示装置は、以上のように、アクティブマトリクスの表示装置であって、前記アクティブ素子を第１のアクティブ素子とし、該第１のアクティブ素子を含む電気回路の動作が異常と判断されたときには、第２のアクティブ素子によって隣接する電気光学素子と同様の制御を行う。
【０１０３】
それゆえ、前記第１のアクティブ素子に関連する電気回路と同様な回路を前記第２のアクティブ素子に関連して配置するスペースを確保できない場合にも、該第２のアクティブ素子を用いた制御を行うことができる。
【０１０４】
さらにまた、本発明の表示装置は、以上のように、前記動作検証手段および切換手段の主要部分を、前記アクティブ素子とともにＴＦＴによって構成する。
【０１０５】
それゆえ、動作検証手段および切換手段をアクティブ素子と同じプロセス行程で作成することができ、それらを設けることによる新たなコスト上昇を無くすことができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の液晶表示装置の表示パネルにおける任意の１画素領域の等価回路図である。
【図２】図１の表示パネルにおける動作検証回路の動作を時系列的に示すタイミングチャートである。
【図３】本発明の実施の他の形態の有機ＥＬ表示装置の表示パネルにおける任意の１画素領域の等価回路図である。
【図４】本発明の実施のさらに他の形態の有機ＥＬ表示装置の表示パネルのブロック図である。
【図５】前記図４で示す表示パネルにおけるメモリセルの任意の１つの構成を示す電気回路図である。
【図６】本発明の実施の他の形態の有機ＥＬ表示装置の表示パネルにおける任意の１画素領域の等価回路図である。
【図７】図６で示す表示パネルにおいて画素の外側に配置される動作検証回路の一構成例を示す図である。
【図８】典型的な従来技術の表示基板を説明するための図である。
【図９】他の従来技術の表示基板を説明するための図である。
【符号の説明】
１ 動作検証回路（動作検証手段）
２ 切換回路（切換手段）
３ 論理判定回路
４，１２，３１ メモリ回路
１１，１１ａ 切換回路
１３ 書込み／読出し制御回路
１４ 電圧変換回路
２１ 表示パネル
２２ 表示領域
２３ メモリ領域
２４ シリアル／パラレル変換回路
２５ コントローラ
４１ 排他的論理和回路
４２ 論理和回路
４３ Ｄフリップフロップ
Ａｉｊ，Ａ１１〜Ａｍｎ 画素
Ｂｉ 選択線
Ｃ１〜Ｃ３ コンデンサ
Ｄ１〜Ｄｎ 信号線
ＥＬ 有機ＥＬ素子
Ｆ１〜Ｆ４ スタティックメモリ
Ｇｉ，Ｇｉ＋１ 走査線
Ｋｉ，Ｋｉ＋１ 配線
Ｌ１〜Ｌｍ 選択線
Ｌ１ｉ，Ｌ２ｉ，Ｌ５ｉ，Ｌ６ｊ，Ｌ７ｊ 電源線
Ｌ３ｉ，Ｌ４ｉ，Ｌ８ｉ，Ｌ９ｉ 制御線
ＬＣ 液晶素子
Ｍ１１〜Ｍｍｎ メモリセル
Ｐ１ｉ，Ｐ２ｉ ビット選択線
Ｑ１〜Ｑ８ ＴＦＴ
ｑ１〜ｑ４ ＴＦＴ
ｑ１１，ｑ１２；ｑ２１，ｑ２２；ｑ３１，ｑ３２；ｑ４１，ｑ４２ ＴＦＴ
Ｓｊ，Ｓｊ＋１，Ｓ１〜Ｓｎ 信号線
ＴＲ１ アクティブ素子（第１のアクティブ素子）
ＴＲ２ アクティブ素子（第２のアクティブ素子）
ＴＲ３，ＴＲ４ ＴＦＴ
ＴＲ１１〜ＴＲ１６，ＴＲ２１〜ＴＲ２３，ＴＲ３１〜ＴＲ３５ ＴＦＴ
ＴＲ４１〜ＴＲ４４，ＴＲ５０，ＴＲ６１，ＴＲ６２ ＴＦＴ
【発明の属する技術分野】
本発明は、液晶表示装置や有機ＥＬ表示装置などとして好適に実施され、アクティブ素子を画素毎に配置する表示基板、または前記アクティブ素子と電気光学素子とを画素毎に配置する表示装置に関する。
【０００２】
【従来の技術】
前記液晶表示装置では、現在、一部携帯電話等の用途を除き、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いたアクティブ・マトリクス駆動が主流である。また、最近注目されている有機ＥＬ表示装置も、現在は単純マトリクス駆動が主流であるけれども、より低消費電力化・大画面化させるために、将来は低温ポリシリコンＴＦＴ駆動が主流になると予想されている。
【０００３】
ところが、このようなＴＦＴ駆動の表示装置においては、ＴＦＴの欠陥発生率に比べ、表示基板に配置すべきＴＦＴの数が多いとう問題がある。たとえば、ＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）クラスでは、画素数が、
１０２４×ＲＧＢ×７６８≒２３６万個
あるので、１画素当り１個のＴＦＴを配置しても、必要なＴＦＴの数は、上記２３６万個にも及ぶ。なお、本件明細書では、カラー表示の場合、ＲＧＢの各色毎がそれぞれ画素を構成し、それら３つが集まって１つの絵素とする。
【０００４】
したがって、これだけの数のＴＦＴを対角１０”以上のパネル上に散らばらせ、なおかつ１つの欠陥もなく製造することは極めて困難である。そこで、ＴＦＴ駆動の表示装置においては、幾つかのＴＦＴに欠陥があっても、表示品位をそれほど落とさないような工夫が検討されている。
【０００５】
図８に、そのような工夫が施された表示基板の一例を示す。この例は、特開平１１−３０５２６０号公報に示されたものであり、欠陥画素を黒点化するものである。図８は、１つのＴＦＴ付近を示しており、１画素は、走査線ｇと、その走査線ｇを覆う図示しないゲート絶縁膜と、その上に形成されたＴＦＴ（図８のＤＧＳの部分）と、そのＴＦＴのソース端子Ｓとコンタクトホールｈｓを通して接続されるソース配線ｓと、そのＴＦＴのドレイン端子Ｄとコンタクトホールｈｄを通して接続される画素電極ａとを備えて構成される。そして、この表示基板においては、走査電極ｇから、ゲート端子Ｇの他にリペア端子Ｒが取り出され、そのリペア端子Ｒの上にレーザ照射によって溶解するコンタクトホールｈｒが設けられている。
【０００６】
上述のような構成において、ＴＦＴに欠陥を持つ画素では、そのリペア領域にレーザを照射してコンタクトホールｈｒを融解させ、走査線ｇと画素電極ａとを短絡させることで、欠陥画素を黒点に変えて、表示品位がそれほど落ちないように工夫されている。
【０００７】
また、図９に示すように、画素に複数のＴＦＴを配置するようにした表示基板も提案されている。この例は、特開平７−１６８２０４号公報に示されたものである。この例では、各画素電極ｐ１〜ｐ４毎に複数（図９の例では２つ）のアクティブ素子ｔｒ１，ｔｒ２が設けられており、たとえば画素電極ｐ１の画素において、第１のアクティブ素子ｔｒ１のソース端子はソース電極ｓ１に接続され、ドレイン端子は画素電極ｐ１に接続され、ゲート端子はゲート電極ｇ１に接続される。また、第２のアクティブ素子ｔｒ２のソース端子はソース電極ｓ１に接続され、ドレイン端子は画素電極ｐ１に接続され、ゲート端子はゲート電極ｇ２に接続される。
【０００８】
このように構成することで、第１のアクティブ素子ｔｒ１がオープン状態でも、第２のアクティブ素子ｔｒ２を通して画素電極ｐ１へ電圧を印加できるので、表示品位が殆ど落ちないように工夫されている。
【０００９】
なお、上記２つの例において、ＴＦＴのゲート端子と他の端子との間の短絡は考慮されていない。これは、ＴＦＴのゲート端子の上にはゲート絶縁膜が一様に形成されているので、ＴＦＴのゲート端子と他のドレイン・ソース端子との間の短絡は殆ど存在しないためである。したがって、ＴＦＴの欠陥を考える場合、問題となるのは、ソース端子、ゲート端子、ドレイン端子のそれぞれの電極への接触不良である。
【００１０】
【発明が解決しようとする課題】
先ず、図８の特開平１１−３０５２６０号に示されたような欠陥画素を検出し、ゲート電極ｇへ短絡させる手法では、その欠陥画素を検出するための検査装置が必要となる。また、リペア作業を行うためには、レーザ照射装置が必要である。さらに、そのような検査やリペア作業を行うための時間も必要となる。このため、ＴＦＴ基板のコストが上昇するという問題がある。また、画素に配置するＴＦＴの数が多くなれば、それだけ画素欠陥が発生する確率が大きくなり、欠陥画素を黒点化しただけでは、表示品位が落ちすぎてしまうという問題もある。
【００１１】
次に、図９の特開平７−１６８２０４号に示されたような２つのアクティブ素子ｔｒ１，ｔｒ２を用いる手法では、画素毎にスタティックメモリを配置するような複雑な回路構成を用いる場合には効果がないという問題がある。これは、スタティックメモリを構成する複数のＴＦＴのうち、１個のＴＦＴに接触不良があっても、他のＴＦＴは正常動作しているので、欠陥のあるスタテックメモリと画素電極との間が完全なオープン状態とはならないからである。そこで、このような複雑な回路を用いる場合、２つの系統を用いても、一方の系統の回路動作を検査し、２つの系統から一方の系統を選ぶ必要がある。このため、このような手法でも、回路動作を検査する装置や、回路系統を切換える装置および作業のための人手が必要となるので、ＴＦＴ基板のコストが上昇するという問題がある。
【００１２】
さらにまた、何れの従来技術も、表示パネル（表示基板）の出荷・検査時の対応であるので、出荷後の輸送や経年劣化などで生じた画素欠陥には対応することができないという問題もある。
【００１３】
本発明の目的は、低コストに、また複雑な回路構成においても、画素欠陥に常時対応することができる表示装置および表示基板を提供することである。
【００１４】
【課題を解決するための手段】
本発明の表示装置は、各画素のそれぞれの電気光学素子に個別的に対応してアクティブ素子が設けられ、該アクティブ素子の出力で前記電気光学素子を制御することで表示を実現するようにした表示装置において、各画素には、前記アクティブ素子の出力が入力され、該アクティブ素子を含む電気回路の動作を検証する動作検証手段と、前記動作検証手段の出力に応答し、前記電気光学素子の制御を対応するアクティブ素子の出力で行うか否かを切換える切換手段とを含むことを特徴とする。
【００１５】
上記の構成によれば、液晶表示装置や有機ＥＬ表示装置などとして実現され、ＴＦＴなどから成るアクティブ素子で電気光学素子を制御することで表示を実現するようにした表示装置において、表示装置側に動作検証手段および切換手段を設け、アクティブ素子を含む電気回路の動作が正常である場合はその電気光学素子の制御を対応するアクティブ素子の出力で行い、異常である場合は隣接する電気光学素子の制御を代用するなど、対応するアクティブ素子の出力で行わないようにする。
【００１６】
したがって、そのような動作検証手段および切換手段を表示装置に予め組込むことで、表示品位をそれほど落とさずに、検査やリペア作業を行うための装置や時間を無くすことができ、コストを低減することができるとともに、複雑な回路構成であっても、また出荷後に生じた欠陥にも対応することができる。
【００１７】
また、本発明の表示装置では、前記電気光学素子はマトリクス状に配列され、前記アクティブ素子を第１のアクティブ素子とし、該第１のアクティブ素子と並列に、隣接する電気光学素子のための第１のアクティブ素子と共通に駆動される第２のアクティブ素子を設け、前記切換手段は、前記動作検証手段で第１のアクティブ素子を含む電気回路の異常が検出されると、電気光学素子の制御を、該第１のアクティブ素子から第２のアクティブ素子へ切換えることを特徴とする。
【００１８】
上記の構成によれば、１つの電気光学素子に対して２つのアクティブ素子を設け、第１のアクティブ素子を含む電気回路の動作が異常と判断されたときには、第２のアクティブ素子によって隣接する電気光学素子と同様の制御が行われる。
【００１９】
したがって、前記第１のアクティブ素子がメモリ回路等の複雑な電気回路と接続され、該第１のアクティブ素子に関連する電気回路と同様な回路を前記第２のアクティブ素子に関連して配置するスペースを確保できない場合にも、該第２のアクティブ素子を用いた制御を行うことができる。
【００２０】
さらにまた、本発明の表示装置では、前記動作検証手段および切換手段の主要部分は、前記アクティブ素子とともにＴＦＴから成ることを特徴とする。
【００２１】
上記の構成によれば、動作検証手段および切換手段をアクティブ素子と同じプロセス行程で作成することができ、それらを設けることによる新たなコスト上昇を無くすことができる。
【００２２】
また、本発明の手段は、前記電気光学素子を形成することで、上記の表示装置を実現する基板においても用いることができる。
【００２３】
【発明の実施の形態】
本発明の実施の一形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００２４】
図１は、本発明の実施の一形態の液晶表示装置の表示パネルにおける任意の１画素領域の等価回路図である。画素Ａｉｊは、表示パネル上にマトリクス状に配列された多くの画素の任意のｉ行ｊ列目の画素を表し、同様に、以下、参照符号に付して示す添字ｉ，ｊは、その参照符号の構成要素がそのｉ行ｊ列目の構成であることを表し、総称するときには添字を省略し、参照符号のみで示す。画素Ａｉｊは、相互に平行な走査線Ｇｉ，Ｇｉ＋１および前記走査線Ｇに垂直な信号線Ｓｊ，Ｓｊ＋１によって、前記マトリクス状に区画された領域に配置される。本実施の形態では、前記走査線Ｇｉと平行に、ハイレベルＶＡＡの電源線Ｌ１ｉと、ローレベルＶＢＢの電源線Ｌ２ｉと、セット信号ＳＥＴのための制御線Ｌ３ｉと、リセット信号ＲＥＳのための制御線Ｌ４ｉとが配設されている。
【００２５】
各画素Ａｉｊは、電気光学素子としての液晶素子ＬＣと、前記走査線Ｇｉ，Ｇｉ＋１によってそれぞれ選択されてその液晶素子ＬＣに表示データを取込むための一対のアクティブ素子ＴＲ１，ＴＲ２と、前記アクティブ素子ＴＲ１の出力を入力ＩＮとして、その動作を検証する動作検証回路１と、前記動作検証回路１からの出力ＯＵＴに応答して、前記液晶素子ＬＣに表示データを取込むアクティブ素子を第１のアクティブ素子ＴＲ１から第２のアクティブ素子ＴＲ２へ切換える切換回路２とを備えて構成されている。
【００２６】
前記液晶素子ＬＣには、液晶容量、画素電極の容量および補助容量などを含み、後述するようにアクティブ素子ＴＲ１，ＴＲ２によって取込まれた表示データを、次の選択走査まで保持することができる。なお、本実施の形態で用いる液晶素子ＬＣは、通常のＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶等で実現することができる。特に、Ａ１等の反射電極の上に配向膜を形成し、対向電極をＩＴＯ等の透明電極で形成し、その上に配向膜を形成し、その間にＮｅｍａｔｉｃ液晶を注入した一般的な反射型液晶表示装置等の構成で実現できるので、ここではその詳しい説明は省略する。
【００２７】
第１のアクティブ素子ＴＲ１では、そのソース端子が信号線Ｓｊに接続され、ドレイン端子が前記切換回路２を構成する後述するｎ型ＴＦＴＴＲ３のソース端子に接続され、ゲート端子が走査線Ｇｉに接続されている。第２のアクティブ素子ＴＲ２では、そのソース端子が同様に信号線Ｓｊに接続され、ドレイン端子が前記切換回路２を構成するｐ型ＴＦＴＴＲ４のソース端子に接続され、ゲート端子が次の走査線Ｇｉ＋１に接続されている。そして、前記ＴＦＴＴＲ３，ＴＲ４のドレイン端子は共通に液晶素子ＬＣの一方の端子に接続されるとともに動作検証回路１の入力ＩＮに接続されており、ゲート端子には前記動作検証回路１の出力ＯＵＴが与えられる。液晶素子ＬＣの他方の端子は対向電極となり、基準電圧Ｖｒｅｆが印加される。
【００２８】
したがって、出力ＯＵＴがハイレベルＶＣＣ（＝ＶＡＡ電位）のときには、ＴＦＴＴＲ３が選ばれ、走査線Ｇｉがハイレベルとなって第１のアクティブ素子ＴＲ１が選択されている間に、該第１のアクティブ素子ＴＲ１によって信号線Ｓｊから取込まれた表示データが、このＴＦＴＴＲ３を介して液晶素子ＬＣの一方の端子に印加される。これに対して、出力ＯＵＴがローレベルＧＮＤ（＝ＶＢＢ電位）のときにはＴＦＴＴＲ４が選ばれ、次の行のための走査線Ｇｉ＋１がハイレベルとなって第２のアクティブ素子ＴＲ２が選択されている間に、該第２のアクティブ素子ＴＲ２によって信号線Ｓｊから取込まれた表示データが、このＴＦＴＴＲ４を介して液晶素子ＬＣの一方の端子に印加される。
【００２９】
前記動作検証回路１は、大略的に、前記第１のアクティブ素子ＴＲ１が正常であるかまたは異常であるかを判定する論理判定回路３と、前記論理判定回路３の判定結果を履歴を持たせながら保持するメモリ回路４とを備えて構成される。
【００３０】
前記論理判定回路３は、ｐ型ＴＦＴＱ１，Ｑ２と、ｎ型ＴＦＴＱ３と、コンデンサＣ１とを備えて構成される。前記切換回路２のＴＦＴＴＲ３，ＴＲ４のドレイン端子は共通にこの動作検証回路１の入力ＩＮに接続され、該入力ＩＮはＴＦＴＱ１のゲート端子と、ＴＦＴＱ２のソース端子とに接続される。これらのＴＦＴＱ１，Ｑ２のドレイン端子は、ＴＦＴＱ３のゲート端子に接続される。そして、ＴＦＴＱ１のソース端子はセット信号ＳＥＴの制御線Ｌ３ｉに、ＴＦＴＱ２のゲート端子はリセット信号ＲＥＳの制御線Ｌ４ｉに接続される。これらのＴＦＴＱ１，Ｑ２のドレイン端子はまた、その電位を安定化させるために、かつ初期化後の電位としてＧＮＤ電位を得るために、該ドレイン端子と電源線Ｌ２との間には、コンデンサＣ１が挿入されている。このドレイン端子の電位を、以下では参照符ＶＤで表す。
【００３１】
前記メモリ回路４は、ｐ型ＴＦＴＱ４〜Ｑ６と、ｎ型ＴＦＴＱ７，Ｑ８と、コンデンサＣ２とを備えて構成される。ＴＦＴＱ４，Ｑ７およびＴＦＴＱ５，Ｑ８は、それぞれインバータ回路となっており、該メモリ回路４は、大略的に、これらの２つのインバータ回路の出力端子と入力端子とを互いに接続したスタティックメモリ構造となっている。そして、ＴＦＴＱ３からの先の論理判定回路３の出力をこれらのインバータ回路の何れが一方（図１ではＴＦＴＱ４，Ｑ７）の入力端子に与えることで、１度でも判定結果がＧＮＤ電位になれば、そのＧＮＤ電位を保持できる構成となっている。
【００３２】
また、初期化のために、他方（図１ではＴＦＴＱ５，Ｑ８）のインバータ回路の入力端子とＧＮＤ電位の電源線Ｌ２ｉとの間にコンデンサＣ２が挿入され、初期化動作時に電源線Ｌ１ｉの電位ＶＡＡをＧＮＤ電位からＶＤＤ電位に変化させたとき、出力端子であるとともに前記判定結果の入力端子である出力ＯＵＴがＶＤＤ電位とされる。さらにまた、入力の電位ＶＣＣと出力の電位ＶＤＤとの電位差を埋めるために（ＶＤＤ＞ＶＣＣであるため）、ＴＦＴＱ６が出力端子側のインバータ回路であるＴＦＴＱ５とＴＦＴＱ８との間に挿入され、そのゲート端子が前記ＴＦＴＱ１，Ｑ２のドレイン端子へ接続されている。
【００３３】
表１に、上述のように構成される動作検証回路１の真理値表を示す。なお、ＶＢＢ電位はＧＮＤ電位に固定である。また、走査線Ｇｉ，Ｇｉ＋１はローレベルの非選択状態とする。
【００３４】
【表１】
この表１から明らかなように、電源線Ｌ１の電位ＶＡＡ、セット信号ＳＥＴ、入力ＩＮおよびリセット信号ＲＥＳが総てＧＮＤ電位に保たれている初期状態▲１▼では、ＴＦＴＱ１，Ｑ２のドレイン端子の電位ＶＤおよび出力ＯＵＴは、共にＧＮＤ電位となっている。
【００３６】
次に、セット信号ＳＥＴ、入力ＩＮおよびリセット信号ＲＥＳをＧＮＤ電位に保ったまま、電源を投入して電源線Ｌ１の電位ＶＡＡをＶＤＤ電位とした状態▲２▼の時点では、ＴＦＴＱ５，Ｑ８のゲート端子と電源線Ｌ２との間に配置したコンデンサＣ２の影響によって、ＴＦＴＱ５のゲート電位はＧＮＤ電位のままとなり、該ＴＦＴＱ５がＯＮして、出力ＯＵＴの電位は電源線Ｌ１の電位のＶＤＤとなる。また、ＴＦＴＱ１のソース端子へ繋がる電源線Ｌ３（セット信号ＳＥＴ）がＧＮＤ電位のままなので、ＴＦＴＱ１，Ｑ２のドレイン端子の電位ＶＤはＧＮＤ電位のままとなる。また、この状態は、セット信号ＳＥＴ、入力ＩＮおよびリセット信号ＲＥＳがＧＮＤ電位の状態▲８▼でもあるので、ＴＦＴＱ１，Ｑ２のドレイン端子の電位ＶＤはＧＮＤ電位で安定し、出力ＯＵＴの電位は初期値であるＶＤＤ電位で保持される。
【００３７】
続いて、セット信号ＳＥＴをＧＮＤ電位としたままリセット信号ＲＥＳをＶＣＣ電位としても、前記ＴＦＴＱ１〜Ｑ３はＯＦＦのままであり、状態▲５▼▲６▼に示されるように、入力ＩＮに依らず出力ＯＵＴの電位は保持される。そして、この間に入力ＩＮの電位を設定し、その電位がＧＮＤ電位であることを期待するのなら、すなわち入力ＩＮに繋がる第１のアクティブ素子ＴＲ１およびＴＦＴＴＲ３等の電気回路の出力がＧＮＤ電位であることがその電気回路の正常動作状態であれば、リセット信号ＲＥＳをＧＮＤ電位とする。これによって、ＴＦＴＱ１はＯＮし、入力ＩＮの電位が期待通りＧＮＤ電位であれば、状態▲８▼に示すように、電位ＶＤはＧＮＤ電位のままであり、ＴＦＴＱ３はＯＦＦのままで、出力ＯＵＴの電位は保持される。一方、このとき入力ＩＮの電位が期待と異なりＶＣＣ電位であれば、状態▲７▼に示すように、電位ＶＤもＶＣＣ電位となり、ＴＦＴＱ３がＯＮし、ＴＦＴＱ６がＯＦＦとなり、出力ＯＵＴの電位はＧＮＤ電位となる。
【００３８】
その後、リセット信号ＲＥＳをＶＣＣ電位に戻すと、前記状態▲５▼▲６▼に示されるように、入力ＩＮに依らず出力ＯＵＴの電位は保持される。続いて、入力ＩＮの電位がＶＣＣ電位であることを期待するなら、セット信号ＳＥＴをＶＣＣ電位とする。これによって、状態▲３▼に示すように、入力ＩＮの電位が期待通りＶＣＣ電位であれば、ＴＦＴＱ１はＯＦＦのままで、電位ＶＤはＧＮＤ電位のままであり、ＴＦＴＱ３はＯＦＦのままで、出力ＯＵＴの電位は保持される。一方、このとき、入力ＩＮの電位が期待と異なりＧＮＤ電位であれば、ＴＦＴＱ１はＯＮし、状態▲４▼に示すように、電位ＶＤは電位ＶＣＣとなり、ＴＦＴＱ３がＯＮし、ＴＦＴＱ６がＯＦＦとなり、出力ＯＵＴはＧＮＤ電位となる。
【００３９】
図２は、上記の検証動作を時系列的に示すタイミングチャートである。以上のように、動作検証回路１は、時刻ｔ１で初期値となった後から、時刻ｔ２以前で示すように、出力ＯＵＴの電位が一度もＧＮＤ電位とならなければ、初期値のＶＤＤ電位のままとなるように構成されている。また、前記時刻ｔ２以降で示すように、出力ＯＵＴの電位が一度でもＧＮＤ電位になれば、表１の状態▲３▼〜▲８▼の動作を続けている限り、出力ＯＵＴはＧＮＤ電位のままとなるように構成されている。
【００４０】
すなわち、セット信号ＳＥＴおよびリセット信号ＲＥＳを制御することで、入力ＩＮに一度でも予定外の入力があれば、出力ＯＵＴはＧＮＤ電位となる。また、入力ＩＮが総て予定通りであれば、出力ＯＵＴは電位ＶＤＤとなる。こうして、アクティブ素子ＴＲ１，ＴＲ２およびそれに関連するＴＦＴＴＲ３，ＴＲ４等の異常の有無を検出することができる。また、その検出動作が終われば、セット信号ＳＥＴの制御線Ｌ３を電源線Ｌ２のＧＮＤ電位とし、リセット信号ＲＥＳの制御線Ｌ４を電源線Ｌ１のＶＣＣ電位とすることで、その検出結果を画素毎に保持することができるようになっている。
【００４１】
ただし、電位ＶＤは、一度ＧＮＤ電位からＶＣＣ電位へ変化すると、ＴＦＴＱ１，Ｑ２の閾値の関係で、その閾値分の電位はコンデンサＣ１から抜け難いので、初期化動作を行わない限り、ＧＮＤ電位には戻り難い。
【００４２】
なお、或るｉ行目の画素に対して、走査線ＧｉとＧｉ＋１とを適宜選択状態とすることで、アクティブ素子ＴＲ１とＴＦＴＴＲ３との構成およびアクティブ素子ＴＲ２とＴＦＴＴＲ４との構成の何れについても、動作検証回路１は、異常の有無を検出することができる。しかしながら、簡単のために、走査線Ｇｉ側のアクティブ素子ＴＲ１およびＴＦＴＴＲ３を主系として、該動作検証回路１はそれらのアクティブ素子ＴＲ１およびＴＦＴＴＲ３を介して信号線Ｓｊの電位を入力ＩＮとして取込み、その入力が期待通りである場合、すなわちこの主系の回路が正常に動作している場合には、前述のように出力ＯＵＴをＶＤＤ電位として、前述の信号線Ｓｊから与えられる表示データをこれらのアクティブ素子ＴＲ１およびＴＦＴＴＲ３を介して液晶素子ＬＣに与えるようにし、前記入力が期待通りでない場合、すなわち前記主系の回路が正常に動作していない場合には、前述のように出力ＯＵＴをＧＮＤ電位として、信号線Ｓｊから与えられる表示データを予備系のアクティブ素子ＴＲ２およびＴＦＴＴＲ４を介して液晶素子ＬＣに与えるようにようにする。
【００４３】
この動作について詳述する。先ず、電源線Ｌ２ｉは常にＧＮＤ電位とする。そして、総てのコンデンサＣ１，Ｃ２および液晶素子ＬＣの電荷が０となった初期の状態から、走査線Ｇｉ，Ｇｉ＋１を非選択状態とし、液晶素子ＬＣの対向電極の電位ＶｒｅｆをＧＮＤ電位のままとし、電源線Ｌ１ｉをＧＮＤ電位からＶＤＤ電位へ変化させる。このとき、動作検証回路１の入力ＩＮは、液晶素子ＬＣの電荷が０なので、ＧＮＤ電位のままである。したがって、上記初期化動作は表１の状態▲１▼から状態▲２▼への遷移となり、動作検証回路１の出力ＯＵＴはＶＤＤ電位となる。
【００４４】
次に、制御線Ｌ４ｉをＶＣＣ電位とし、出力ＯＵＴの電位を保持状態とし、その後走査線Ｇｉを選択状態とし、信号線Ｓｊから電位ＶＣＣを与える。その後、走査線Ｇｉを非選択状態とし、制御線Ｌ３ｉをＶＣＣ電位とする。このとき、もし主系のアクティブ素子ＴＲ１やＴＦＴＴＲ３に接触不良があれば、入力ＩＮはＧＮＤ電位のままとなるので、表１の状態▲４▼となり、出力ＯＵＴはＧＮＤ電位となる。また、これらのアクティブ素子ＴＲ１およびＴＦＴＴＲ３が正常であれば、図２で示すように入力ＩＮはＶＣＣ電位となり、表１の状態▲３▼となり、出力ＯＵＴの電位はＶＤＤのまま維持される。
【００４５】
続いて、制御線Ｌ３ｉをＧＮＤ電位とし、出力ＯＵＴの電位を保持状態とし、その後、走査線Ｇｉを選択状態とし、信号線ＳｊからＧＮＤ電位を与える。その後、走査線Ｇｉを非選択状態とし、制御線Ｌ４ｉをＧＮＤ電位とする。このとき、もしアクティブ素子ＴＲ１およびＴＦＴＴＲ３に動作不良があれば、入力ＩＮはＶＣＣ電位のままになるので、表１の状態▲７▼となり、出力ＯＵＴはＧＮＤ電位となる。一方、アクティブ素子ＴＲ１およびＴＦＴＴＲ３が正常動作できれば、入力ＩＮはＧＮＤ電位となり、表１の状態▲８▼となり、出力ＯＵＴの電位は先程の状態（ＶＤＤまたはＧＮＤ）を維持する。
【００４６】
その後、制御線Ｌ４ｉをＶＣＣ電位とし、電源線Ｌ２ｉの電位をＧＮＤ電位から−ＶＣＣ電位へ引き下げ、その状態を保持させる。その結果、アクティブ素子ＴＲ１およびＴＦＴＴＲ３が正常動作していれば、出力ＯＵＴはＶＤＤ電位となり、該アクティブ素子ＴＲ１およびＴＦＴＴＲ３の主系の出力電圧が液晶素子ＬＣへ印加される。一方、前記アクティブ素子ＴＲ１およびＴＦＴＴＲ３に開放欠陥があれば、出力ＯＵＴは−ＶＣＣ電位となり、アクティブ素子ＴＲ２およびＴＦＴＴＲ４の予備系の出力電圧が液晶素子ＬＣへ印加される。
【００４７】
以下に、１画素当りにＴＦＴを１つだけしか使用しない従来の画素回路と、図１の本発明の画素回路との不良率を計算する。ここで、市販のＸＧＡクラスのアクティブマトリックス駆動液晶表示装置では、画素欠陥が数個程度であることが知られており、一方、画素数は前記２３６万個である。そこで、欠陥発生確率を、かなり多く見積もって、１万個に１個とする。したがって、ＴＦＴを１つだけ使用する場合の不良率は１／１０4 であり、これに対して図１の動作検証回路１には８個のＴＦＴが使用されているので、それら８個のＴＦＴのうちの１個でも不良となる確率は８／１０4 と見積ることができる。しかしながら、動作検証回路１の８個のＴＦＴのうち、何れか１個が不良であっても、出力ＯＵＴはＶＤＤ電位かＧＮＤ（または−ＶＣＣ）電位の何れかの状態をとる。
【００４８】
したがって、図１の画素回路が完全な不良となる確率は、上記不良率に、その電位ＶＤＤまたはＧＮＤ（−ＶＣＣ）で選ばれた方のＴＦＴの系統（２個のＴＦＴから構成される）が不良である確率２／１０4 を掛けた１６／１０8 と、主系のアクティブ素子ＴＲ１およびＴＦＴＴＲ３に不良があって、かつ予備系のアクティブ素子ＴＲ２およびＴＦＴＴＲ４も不良である確率２／１０4 ×２／１０4 ＝４／１０8 との和の２／１０7 と考えられる。
【００４９】
したがって、前記の１画素当りにＴＦＴを１つだけ使用した場合の不良率１／１０4 より格段に小さく、本発明の手法を用いれば、画素回路の不良率を大幅に改善可能であることが理解される。そして、不良率を上記の２／１０００万個程度とすると、前記ＸＧＡクラスの表示パネルで考えると、その画素数が前記２３６万個であるので、画素欠陥はパネル当たりせいぜい１〜３個程度となり、実質的に画素欠陥の検査をしなくても良いレベルとなる。
【００５０】
したがって、歩留まり１００％を実現できるので、ＴＦＴの動作を検査する装置や、回路系統を切換える装置を用いなくても、ＴＦＴの開放欠陥に対応することができ、コストを低減することができる。特に、将来的には、現状のガラスやプラスチックなどの透明な基板に代えて、不透明な基板の上に反射型液晶を形成する場合が考えられ、このような構造ではレーザによるリペア作業を行うことは不可能であり、本発明は特に大きな効果を発揮することができる。
【００５１】
また、電源投入時などで定期的に、ＴＦＴの異常を検出し、回路の切換えを行うので、出荷後の輸送や経年劣化などにも対応することができる。前記異常の検出に要する期間は、たとえば数十〜μｓｅｃ程度であり、前記電源投入直後の機器の初期化期間内で、使用者に殆ど意識させずに終了することができる。
【００５２】
さらにまた、動作検証回路１は、２つの制御線Ｌ３ｉ，Ｌ４ｉと１つの入力ＩＮとを備え、これら３つの電圧を用いて、入力された信号がハイ状態であるのが正しいのが、ロー状態であるのが正しいのが、入力された信号を検証する必要がない期間なのかを設定するので、少ない入力で必要な検証動作を行うことができる。
【００５３】
なお、前記動作検証回路１は前記アクティブ素子ＴＲ１と同様にＴＦＴから成るので、同一のプロセスで作成し、該動作検証回路１を作成することによるコストの上昇はない。また、異常検出時には、走査線Ｇｉの走査タイミングではなく、次の走査線Ｇｉ＋１の走査タイミングの表示データを取込むことになるけれども、表示品位はそれほど低下することはない。
【００５４】
ところで、異常検出・回路切換えのために１画素当りのＴＦＴや配線数を２ａ倍に増やし、それらの追加した構成が２系統の回路を構成し、上記のように両系統に共に画素欠陥が発生した場合にのみ画素が動作しない完全な画素欠陥となるように構成すると、１画素当りの不良率は、
（２ａ×（１つのＴＦＴおよびその配線当りの不良率））2 となる。
【００５５】
一方、従来の１画素当りに１つのＴＦＴを用いる場合の不良率は、
（１つのＴＦＴおよびその配線当りの不良率）
となり、これをｂとおくと、
（２ａｂ）2 ＜ｂ
したがって、
ｂ＜１／４ａ2
であれば本発明を適用することによる意義があり、実際のＴＦＴの不良率ｂは、前述のように上式よりも充分に小さいものである。また、予備の系統は、２以上であってもよい。
【００５６】
さらにまた、本発明を適用することによってＴＦＴや配線の面積が増加し、透過型の液晶表示装置では開口率が問題になるけれども、反射型の液晶表示装置では、これらの回路の上に絶縁膜を設け、反射板を設置するので、前記の面積の増加は問題にはならず、好適である。また、電気光学素子として有機ＥＬ素子を用いる場合には、３０％程度の開口率があればよいので、前記のＴＦＴや配線の追加は問題にはならず、これにもまた好適である。
【００５７】
本発明の実施の他の形態について、図３に基づいて説明すれば、以下のとおりである。
【００５８】
図３は、本発明の実施の他の形態の有機ＥＬ表示装置の表示パネルにおける任意の１画素領域の等価回路図である。この表示装置では、電気光学素子として有機ＥＬ素子ＥＬを用いている。電気光学素子として前述の液晶素子ＬＣを用いる場合、その液晶素子ＬＣへ電圧を与えるための駆動用ＴＦＴには、アモルファスシリコンプロセスを用いることもできる。この場合、表示部の外に配置するソースドライバは、別途に集積回路のプロセスで作成されたＩＣを外付けすることになる。しかしながら、本実施の形態のように有機ＥＬ素子ＥＬを用いる場合、該有機ＥＬ素子ＥＬへ与える電流量を確保するためには、駆動用ＴＦＴの電荷移動度が大きい必要がある。このため、ポリシリコンプロセスを用いることが好ましい。そこで、本実施の形態は、ポリシリコンプロセスで前記駆動用ＴＦＴが作成され、そのポリシリコンプロセスとしては、たとえばＣＧＳ（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）ＴＦＴ製作プロセスを用いることとする。なお、同プロセスの説明は、特開平８−２０４２０８号および特開平８−２５０７４９号等に詳しく記載されているので、ここではその詳細な説明は省略する。
【００５９】
また、前記有機ＥＬ素子ＥＬも、通常の有機ＥＬ素子であり、特にガラス基板の上に陰極電極としてＡｌ等を形成し、その上に電子輸送層としてＡｌｑ等を形成し、その上に発光層としてα−ＮＰＤ等を形成し、その上に正孔入層（または陽極バッファ層）としてＣｕＰｃ等を形成し、その上に陽極としてＩＴＯ等の透明な電極を形成する逆積層構成で実現することができ、材料等も特別なものではなく、ここではその詳しい説明は省略する。
【００６０】
この有機ＥＬ表示装置は、前記液晶表示装置に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。この有機ＥＬ表示装置は、大略的に、前記動作検証回路１と、切換回路１１と、表示データを記憶するメモリ回路１２およびコンデンサＣ３と、書込み／読出し制御回路１３と、電圧変換回路１４とを備えて構成される。また、さらに前記走査線Ｇｉに平行に、選択線Ｂｉと、ＧＮＤ電位に固定の電源線Ｌ５ｉとが配設されるとともに、前記信号線Ｓｊに平行に、ハイレベルＶＣＣ電位に固定の電源線Ｌ６ｊと、ハイレベルＶＥＥ電位に固定の電源線Ｌ７ｊとが配設されている。注目すべきは、この有機ＥＬ表示装置は、画素Ａｉｊに隣接する図示していない画素Ａｉ−１，Ａｉ＋１と接続される配線Ｋ１，Ｋ１＋１を備えていることである。
【００６１】
前記切換回路１１は、ｎ型ＴＦＴＴＲ１１，ＴＲ１２から構成される第１の系統と、ｐ型ＴＦＴＴＲ１３およびｎ型ＴＦＴＴＲ１４から構成される第２の系統とに別れている。そして、第１の系統のｎ型ＴＦＴＴＲ１１のゲート端子へこの画素Ａｉｊのアクティブ素子ＴＲ１からの出力が入力され、第２の系統のｎ型ＴＦＴＴＲ１４のゲート端子へ隣接する画素Ａｉ＋１ｊからの前記配線Ｋｉ＋１が接続されている。また、ｎ型ＴＦＴＴＲ１２およびｐ型ＴＦＴＴＲ１３のゲート端子には、動作検証回路１の出力ＯＵＴが共通に入力されている。そして、ＴＦＴＴＲ１１，ＴＲ１３のソース端子電圧である有機ＥＬ素子ＥＬの端子電圧が、前記動作検証回路１の入力ＩＮに与えられている。
【００６２】
このように構成することで、動作検証回路１の出力ＯＵＴがＶＤＤ、すなわちこの画素Ａｉｊのアクティブ素子回路が正常であるときには、ＴＦＴＴＲ１２が導通状態となり、ＴＦＴＴＲ１１のゲート端子に接続されるこの画素Ａｌｊの第１のアクティブ素子ＴＲ１やメモリ回路１２等からの入力信号によって有機ＥＬ素子ＥＬが制御される。また、動作検証回路１の出力がＧＮＤ、すなわちこの画素Ａｉｊのアクティブ素子回路が異常であるときには、ＴＦＴＴＲ１３が導通状態となり、前記配線Ｋｉ＋１を介してＴＦＴＴＲ１４のゲート端子に与えられる隣接する画素Ａｉ＋１ｊからの入力信号によって有機ＥＬ素子ＥＬが制御される。
【００６３】
また、前記切換回路１１には、前記配線Ｋｉを介して隣接する画素Ａｉ−１ｊに、この画素Ａｉｊでの有機ＥＬ素子ＥＬの制御出力を転送するために、ゲート端子に共通に前記動作検証回路１の出力ＯＵＴが入力されるｎ型ＴＦＴＴＲ１５およびｐ型ＴＦＴＴＲ１６が設けられている。
【００６４】
なお、この画素Ａｌｊのアクティブ素子回路構成は、以下の通りである。ＴＦＴＴＲ１は前述と同様に走査線Ｇｉの電位によって導通／非導通状態が制御され、このＴＦＴＴＲ１によって取込まれた表示データは、前述の書込み／読出し制御回路１３によって電位保持手段であるコンデンサＣ３とメモリ回路１２との何れかに記憶される。前記書込み制御回路１３は、前記第１のアクティブ素子ＴＲ１のソース端子とコンデンサＣ３との間に介在され、前記選択線Ｂｉの電位によって導通／非導通状態が制御されるｐ型ＴＦＴＴＲ２１と、前記第１のアクティブ素子ＴＲ１のソース端子とメモリ回路１２との間に介在され、前記選択線Ｂｉの電位によって導通／非導通状態が制御されるｎ型ＴＦＴＴＲ２２と、前記コンデンサＣ３およびメモリ回路１２に前記電源線Ｌ６ｊのハイレベルＶＣＣの電位を電源として与えるｎ型ＴＦＴＴＲ２３とを備えて構成されている。したがって、前記選択線Ｂｉの電位が、ハイレベルとなるとＴＦＴＴＲ２２がメモリ回路１２の出力電位を電圧変換回路１４へ出力し、ローレベルとなるとＴＦＴＴＲ２１がコンデンサＣ３の出力電位を電圧変換回路１４へ出力することになる。
【００６５】
前記メモリ回路１２は、２つのインバータ回路と、データ書込み用のｐ型ＴＦＴＴＲ３１とを備えて構成され、第１のインバータ回路はｐ型ＴＦＴＴＲ３２とｎ型ＴＦＴＴＲ３３とから構成され、第２のインバータ回路はｐ型ＴＦＴＴＲ３４とｎ型ＴＦＴＴＲ３５とから構成されている。第１のインバータ回路の出力は直接第２のインバータ回路の入力端子へ接続されるのに対して、第２のインバータ回路の出力は前記書込み用のＴＦＴＴＲ３１を通して第１のインバータ回路の入力端子へ帰還される。また、この第１のインバータ回路の入力端子には先のＴＦＴＴＲ２２の出力端子が接続され、ＴＦＴＴＲ３１のゲート端子は走査線Ｇｉに接続されている。
【００６６】
したがって、走査線Ｇｉがハイレベルの選択状態では、ＴＦＴＴＲ１からＴＦＴＴＲ２２を通して信号線Ｓｊの表示データがメモリ回路１２に記憶される。走査線Ｇｉがローレベルの非選択状態では、ＴＦＴＴＲ３１が導通し、該メモリ回路１２に記憶されたデータは保持される。そして、ＴＦＴＴＲ２２が導通状態のとき、該メモリ回路１２の出力データが電圧変換回路１４へ出力される。このようにＴＦＴＴＲ２２，ＴＲ３１〜ＴＲ３５は、スタテックメモリ回路を構成する。
【００６７】
前記電圧変換回路１４は、ｐ型ＴＦＴＴＲ４１〜ＴＲ４３と、ｎ型ＴＦＴＴＲ４４とを備えて構成されている。ＴＦＴＴＲ４２，ＴＲ４４のゲート端子へ前記メモリ回路１２またはコンデンサＣ３から読出されたＧＮＤまたはＶＣＣ電位のデータが与えられると、ＴＦＴＴＲ４３，ＴＲ４４のドレイン端子から、それぞれＶＤＤまたはＧＮＤ電位が出力される回路構成である。すなわち、入力がＧＮＤ電位のとき、ＴＦＴＴＲ４２のドレイン端子には電源用の前記ＴＦＴＴＲ２３を介して電源電圧ＶＣＣが印加されているので、該ＴＦＴＴＲ４２が導通状態となり、そのＴＦＴＴＲ４２に接続されるＴＦＴＴＲ４３のゲート電位がＶＣＣ電位となり、ＶＣＣ＜ＶＥＥであるので該ＴＦＴＴＲ４３も導通状態となり、そのドレイン端子から電源電圧ＶＤＤ（＝ＶＥＥ）が出力される。これに対して、入力がＶＣＣ電位のとき、ＴＦＴＴＲ４４のドレイン端子にＧＮＤ電位が印加されているので、該ＴＦＴＴＲ４４が導通状態となり、そのドレイン端子からＧＮＤ電位が出力される。
【００６８】
この電圧変換回路１４の電源は、ｐ型ＴＦＴＴＲ５０を通して、ＶＥＥ電位の電源線Ｌ７ｊから供給され、またこのＴＦＴＴＲ５０の出力は、前記電源用のＴＦＴＴＲ２３を導通／非導通制御する。そして、動作検証回路１の出力ＯＵＴの逆極性の電圧が前記ＴＦＴＴＲ５０のゲート端子に与えられているので、該出力ＯＵＴの電圧がＧＮＤ電位（画素Ａｌｊの第１のアクティブ回路が異常動作）のとき、前記ＴＦＴＴＲ５０は非導通状態となり、電圧変換回路１４への電源供給は絶たれる。また、その結果、これらの電源電位はＧＮＤ電位となるので、この電源配線にゲート端子が接続されたＴＦＴＴＲ２３も非導通状態となり、メモリ回路１２への電源供給も断たれる。これによって、異常動作をする画素Ａｌｊの第１のアクティブ素子回路への電源供給がほぼカットされるので、その分消費電力を下げる効果を得ることができる。
【００６９】
また、この画素Ａｉｊから隣接する画素Ａ１−１ｊへ出力される配線Ｋｉは、前述のように制御出力の転送用であり、前述の１のアクティブ素子回路の動作が正常であるときにはその信号を出力し、異常であるときには次のラインの配線Ｋｉ＋１からの入力を出力する。このような構成を取ることで、隣接した画素から供給される配線Ｋｉの信号が、第１のアクティブ素子回路が正常動作している画素からの信号となる確率を高くすることができる。
【００７０】
ところで、異常があるときに総ての画素Ａｉｊで画素Ａｉｊ＋１からの信号を表示するより、１画素または１絵素毎に、表示する信号を、画素Ａｉｊ−１と画素Ａｉｊ＋１との間で切換える（ように配線する）方が、欠陥が目立ち難いので好ましい。
【００７１】
上述のように構成される画素回路の動作は以下の通りである。まず、動作検証回路１を初期化し、出力ＯＵＴを電位ＶＤＤとした後、走査線Ｇｉを選択状態とし、電位保持手段であるコンデンサＣ３と、記憶手段であるメモリ回路１２とに、書込み／読出し制御回路１３によって電位ＶＣＣとＧＮＤとを交互に入力する。そして、その後走査線Ｇｉを非選択状態とし、前記コンデンサＣ３とメモリ回路１２とから、書込み／読出し制御回路１３を介してデータを読出したとき、記憶させた電位ＶＣＣまたはＧＮＤと一致しているか否かを動作検証回路１が検出することで、この画素の電気回路の動作を確認する。その後、制御線Ｌ３ｉをＧＮＤ電位、制御線Ｌ４ｉをＶＣＣ電位として、その状態を保持する。この間、１回でも間違った電圧が出れば、動作検証回路１の出力ＯＵＴの電位がＧＮＤ電位となるので、切換回路１１がこの画素のアクティブ素子回路の信号を切離し、有機ＥＬ素子ＥＬの制御には、隣接する画素からの配線Ｋｉ＋１を介する信号を用いる。
【００７２】
このように画素に複雑な電気回路を配置した構成においては、これら電気回路を構成するＴＦＴの１つに開放欠陥があっても、他のＴＦＴが動作しているので、出力ＯＵＴには電位ＶＤＤまたはＧＮＤが出力されることがある。たとえば、ＴＦＴＴＲ４４が開放欠陥であるとき、この電気回路の出力は電位ＶＤＤに固定される。したがって、このような電気回路を２系統用意した場合でも、一方の系統が正常動作するか否かの検出回路と、その正常動作する系統を選択するための切換回路が必要になる。
【００７３】
一方、画素に配置する電気回路に多くのＴＦＴを用いる程、その電気回路に欠陥が発生する確率は高くなる。たとえば、この図３のアクティブ素子回路には、アクティブ素子ＴＲ１からＴＦＴＴＲ２１〜２３，ＴＲ３１〜３５，ＴＲ４１〜４４まで１２個のＴＦＴが使用されている。この場合、ＴＦＴ１個当りの不良率を前述のように１／１０4 とすると、本発明の手法を用いなければ、不良率は単純に１２／１０4 程度になる。これに対して、本発明の手法を用いれば、８個のＴＦＴＴＲ１〜８から作成される動作検証回路１の不良率８／１０4 と、その他のＴＦＴ回路の不良率２０／１０4 とを掛けた１６／１０7 と、隣接する２つの画素でその他のＴＦＴ回路の不良が起こる確率２０／１０4 ×２０／１０4 ＝４０／１０7 との和５６／１０7 程度と考えられる。
【００７４】
したがって、前記本発明の手法を用いない場合の不良率１２／１０4 よりは格段に小さく、本発明の手法を用いることで、画素回路の不良率を改善する効果のあることが理解される。特に、画素に配置するＴＦＴの個数が多くなればなる程、前記画素欠陥の発生確率は大きくなるので、本発明の手法のような見掛け上でも画素欠陥を減らす技術が有効である。これによって、１画素当りに複数のＴＦＴを形成する場合や、より多くの画素を表示基板に配置する場合、すなわち１表示基板当りにより多くのＴＦＴを配置する場合に、より歩留まりを高くすることができる。
【００７５】
また、１つの有機ＥＬ素子ＥＬに対して２つのアクティブ素子ＴＲ１１，ＴＲ１４を設け、アクティブ素子ＴＲ１１を含む電気回路の動作が異常と判断されたときには、アクティブ素子ＴＲ１４によって隣接する画素Ａｉ＋１ｊの有機ＥＬ素子ＥＬと同様の制御を行うので、メモリ回路１２やコンデンサＣ３等の前記アクティブ素子ＴＲ１１に関連する電気回路と同様な回路を前記アクティブ素子ＴＲ１４に関連して配置するスペースを確保できない場合にも、該アクティブ素子ＴＲ１４を用いた制御を行うことができる。
【００７６】
本発明の実施のさらに他の形態について、図４および図５に基づいて説明すれば、以下のとおりである。
【００７７】
図４は、本発明の実施のさらに他の形態の有機ＥＬ表示装置の表示パネル２１のブロック図である。この表示パネル２１では、表示領域２２には、前述の図３で示す回路構成の画素Ａ１１〜Ａｍｎが配置される。注目すべきは、この表示パネル２１では、画素Ａ内に配置された電気回路だけでなく、画素Ａ外に配置された電気回路の動作検証も行うことである。すなわち、前記動作検証回路１は、メモリ領域２３に配置され、それぞれの画素Ａ１１〜Ａｍｎに対応するメモリセルＭ１１〜Ｍｍｎ（総称するときには、以下参照符Ｍで示す）の動作検証も行う。
【００７８】
前記表示パネル２１の基板上には、シリアル／パラレル変換回路２４およびコントローラ２５が、前記表示領域２２の外にさらに配置されており、外部から入力されたデジタル信号は、そのビットデータ信号がシリアル／パラレル変換回路２４に入力され、同期信号がコントローラ２５に入力される。前記シリアル／パラレル変換回路２４内では、入力されたデータは図示しないシフトレジスタ内を転送され、コントローラ２５からの制御信号に応答して、同じく図示しないラッチ回路に蓄えられる。こうして蓄えられたビットデータは、前記コントローラ２５からの制御信号によって、１ビット毎にメモリセルＭまたは画素Ａに転送され、記憶される。
【００７９】
図５は、前記画素Ａと同様に、マトリクス状に配列されるメモリセルＭの任意のｉ行ｊ列目の構成を示す電気回路図である。メモリ領域２３には、前記コントローラ２５から選択出力が導出される選択線Ｌ１〜Ｌｍと、前記シリアル／パラレル変換回路２４内の各ラッチ回路に接続されるとともに、それぞれ前記信号線Ｓ１〜Ｓｎに接続される信号線Ｄ１〜Ｄｎが相互に直交するように配設されており、これらの選択線Ｌ１〜Ｌｍおよび信号線Ｄ１〜Ｄｎで区画された領域に、各メモリセルＭが形成される。前記選択線Ｌｉには、平行に、２本のビット選択線Ｐ１ｉ，Ｐ２ｉが形成されている。
【００８０】
前記各メモリセルＭには４つのスタティックメモリＦ１〜Ｆ４が配置される。どのスタティックメモリＦ１〜Ｆ４を選択するのかが前記ビット選択線Ｐ１ｉ，Ｐ２ｉによって制御される。すなわち、前述の各スタティックメモリＦ１〜Ｆ４はｐ型ＴＦＴｑ１，ｑ２およびｎ型ＴＦＴｑ３，ｑ４から成る２段インバータ構成であり、それぞれの入出力段には、ＴＦＴｑ１１，ｑ１２；ｑ２１，ｑ２２；ｑ３１，ｑ３２；ｑ４１，ｑ４２が設けられている。ＴＦＴｑ１１，ｑ２１，ｑ３１，ｑ４１のゲート端子は前記ビット選択線Ｐ１ｉに接続され、ＴＦＴｑ１２，ｑ２２，ｑ３２，ｑ４２のゲート端子は前記ビット選択線Ｐ２ｉに接続され、また各ＴＦＴｑ１１，ｑ２１，ｑ３１，ｑ４１とＴＦＴｑ１２，ｑ２２，ｑ３２，ｑ４２とは直列に接続され、ＴＦＴｑ１１，ｑ１２，ｑ２２，ｑ３１はｎ型であり、ＴＦＴｑ２１，ｑ３２，ｑ４１，ｑ４２はｐ型である。したがって、ビット選択線Ｐｉ１，Ｐｉ２のレベルによって、各スタティックメモリＦ１〜Ｆ４の内の何れか１つが選択されることになる。
【００８１】
また、走査線Ｌｉによって、どの走査線Ｌｉに対応したメモリセルＭｉを選択するのかが制御される。すなわち、各走査線Ｌｉには、ｎ型ＴＦＴｑ０のゲート端子が接続され、このＴＦＴｑ０のソース端子は前記信号線Ｄｊに接続され、ドレイン端子は各スタティックメモリＦ１〜Ｆ４のＴＦＴｑ１２，ｑ２２，ｑ３２，ｑ４２に接続される。したがって、走査線Ｌｉおよびビット選択線Ｐ１ｉ，Ｐ２ｉを選択し、前記ラッチ回路からデータを出力することで、任意のメモリセルＭの任意のスタティックメモリＦ１〜Ｆ４にデータを蓄えることができる。そして、このメモリセルＭに蓄えられたデータは、前記走査線Ｌｉおよびビット選択線Ｐ１ｉ，Ｐ２ｉを選択することで、そのビットのデータが必要となるタイミングで画素Ａへ出力される。画素回路構成は前述の図３の構成を用いるので、このメモリセルＭから出力されたデータは、信号線Ｄから信号線Ｓを介してコンデンサＣ３に蓄えられる。
【００８２】
そこで、本実施の形態では、このメモリセルＭｉｊの動作に不具合がないか否かも、対応する画素Ａｉｊの動作検証回路１を用いて確認する。すなわち、走査線Ｌｉを選択状態とし、メモリセルＭｉｊの各スタティックメモリＦ１〜Ｆ４へ、前記ラッチ回路に蓄えられたビットデータとして、電位ＶＣＣやＧＮＤを記憶させる。その後、前記ラッチ回路の出力バッファをハイインピーダンス状態とするなどして該ラッチ回路からの出力をなくし、メモリセルＭｉｊから、蓄えられたデータを画素ＡｉｊのコンデンサＣ３へ転送させる。このとき、画素Ａｉｊに配置した動作検証回路１が本来予想していた電位以外を検出すれば、その画素Ａｉｊの電気光学素子には、隣接する画素の電気回路の出力が入力されるので、結果的に動作に問題のあるメモリセルＭｉｊのデータは表示されないことになる。
【００８３】
なお、画素当り複数ビットのデータを表示する場合、下位ビットのデータに誤りがっても気にならない場合もある。この場合、総てのビットの動作を確認する必要はない。
【００８４】
このようにして、画素Ａの外側に配置した電気回路の動作不具合を検出し、対応する画素Ａの表示を切換えることも可能となる。
【００８５】
本発明の実施の他の形態について、図６および図７に基づいて説明すれば、以下のとおりである。
【００８６】
図６は、本発明の実施の他の形態の有機ＥＬ表示装置の表示パネルにおける任意の１画素領域の等価回路図である。この表示装置は、前述の図３で示す表示装置に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、本実施の形態では、各画素Ａの外側に配置した動作検証回路によって、各画素Ａの動作不具合を検出することである。すなわち、動作検証回路が、前述の構成に限定されないことを示す。スイッチング素子ＴＲ１、メモリ回路１２、コンデンサＣ３、書込み／読出し制御回路１３および電圧変換回路１４は、前述の図３の構成と同じである。また、切換回路１１ａは、前述の切換回路１１から、ＴＦＴＴＲ１５，ＴＲ１６を除いて簡略化された構成となっており、この画素のアクティブ素子回路が正常であるか否かに拘わらず、電圧変換回路１４から有機ＥＬ素子ＥＬへの制御信号が、隣接する画素への配線Ｋｉに出力される。
【００８７】
前述のように各画素Ａの外側に配置した動作検証回路によって動作不具合を検出するために、前記切換回路１１ａから有機ＥＬ素子ＥＬへの出力は、ＴＦＴＴＲ６１によって取出され、前記信号線Ｓｊを介して画素Ａの外側に配置される動作検証回路に与えられ、また判定結果である各画素Ａのアクティブ素子で有機ＥＬ素子ＥＬを制御するか否かを表す信号は、前記信号線ＳｊからＴＦＴＴＲ６２によって取込まれ、メモリ回路３１に記憶される。メモリ回路３１の出力で前記切換回路１１ａが制御されるとともに、電源用のＴＦＴＴＲ５０が制御される。前記ＴＦＴＴＲ６１，ＴＲ６２は、前記走査線Ｇｉと平行に配設される制御線Ｌ８ｉ，Ｌ９ｉによって、選択／非選択がそれぞれ制御される。
【００８８】
図７は、前記のように画素Ａの外側に配置される動作検証回路の一構成例を示す図である。この動作検証回路は、排他的論理和回路４１と、論理和回路４２とＤフリップフロップ４３とを備えて構成されている。前記各画素Ａから得られた信号ＩＮと、期待値ＥＸの反転信号／ＥＸとが排他的論理和回路４１に入力され、その出力とＤフリップフロップ４３の出力Ｑとの論理和を論理和回路４２で得て、クロックＣＬＫのタイミングでＤフリップフロップ４３へ取込むことで、後述するように、前記図１や図３の動作検証回路１と同様に、入力された信号ＩＮの動作を検証することができる。図７の動作検証回路の真理値表は、以下の表２のようになる。
【００８９】
【表２】
すなわち、画素Ａｉｊの電気回路の動作を確認するにあたって、最初にリセット信号ＲＥＳをＶＣＣ電位として状態▲１▼とし、その後リセット信号ＲＥＳをＧＮＤ電位とする。そして、入力信号ＩＮとしてＶＣＣ電位を期待するとき、反転信号／ＥＸとしてＧＮＤ電位を与え、入力信号ＩＮが安定するだけの遅延時間をおいてクロックＣＬＫをハイ状態（↑）へ変化させることで、そのときの入力データＩＮが期待通りＶＣＣ電位であれば、状態▲４▼に示すようにＤフリップフロップ４３の出力Ｑは保持（Ｑ０）される。入力データＩＮが期待と異なり、ＧＮＤ電位であれば、状態▲５▼に示すようにＤフリップフロップ４３の出力ＱはＧＮＤ電位となる。
【００９１】
また、入力信号ＩＮとしてＧＮＤ電位を期待するとき、反転信号／ＥＸとしてＶＣＣ電位を与え、入力信号ＩＮが安定するだけの遅延時間をおいてクロックＣＬＫをハイ状態（↑）へ変化させることで、そのときの入力データＩＮが期待通りＧＮＤ電位であれば、状態▲３▼に示すようにＤフリップフロップ４３の出力Ｑは保持（Ｑ０）される。入力データＩＮが期待と異なり、ＶＣＣ電位であれば、状態▲２▼に示すようにＤフリップフロップ４３の出力ＱはＧＮＤ電位となる。
【００９２】
そして、このＤフリップフロップ４３の出力Ｑが１度でもＧＮＤ電位となると、論理和回路４２によってリセット信号ＲＥＳがＶＣＣ電位となるまで、ＧＮＤ電位のままとなる。
【００９３】
なお、上記真理値表にはクロックＣＬＫがハイ状態（↑）へ変化する場合以外のケースは、状態▲１▼を除いて記していないけれども、このケースではＤフリップフロップ４３の出力Ｑは保持（Ｑ０）されるので、フリップフロップ回路の真理値表の書き方に則って省略している。上記の判定期間が終了すると、クロックＣＬＫはロー状態またはハイ状態に保持され、Ｄフリップフロップ４３の出力Ｑは保持される。
【００９４】
そして、上記の判定期間では、画素Ａｉｊの制御線Ｌ８ｉおよび走査線Ｇｉを選択状態とすることによって、ＴＦＴＴＲ６１、スイッチング素子ＴＲ１および信号線Ｓｊを介して、図７の動作検証回路の入力信号ＩＮとして、その画素Ａｉｊの有機ＥＬ素子ＥＬに与えられる電位が入力される。また、判定期間期間後は、前記制御線Ｌ８ｉを非選択状態とし、制御線Ｌ９ｉを選択状態とすることで、前記Ｄフリップフロップ４３の出力Ｑは、信号線Ｓｊ、スイッチング素子ＴＲ１およびＴＦＴＴＲ６２を介して、画素Ａｉｊのメモリ回路３１へ記憶される。
【００９５】
なお、上記判定結果は、その記憶にあたって、途中に挿入される図示しない電圧変換回路によって、ＶＣＣ電位からＶＤＤ電位へ変換される。その後、リセット信号ＲＥＳがＶＣＣ電位とされて、次の画素Ａｉ＋１ｊの画素回路の動作判定に移る。
【００９６】
このようにして、画素Ａ外の動作検証回路で動作不具合が検出され、その結果を画素毎に保持することで、前記動作検証回路１を画素Ａ毎に配置した場合と同様な効果を得ることができる。
【００９７】
また、このように動作検証回路を表示領域の外側に持たせることで、その動作検証回路自体が正常に動作しているか否かを検出する回路等を持たせることも可能となる。このことにより、多くの画素で１つの動作検証回路を共用するので、信頼性の高い検出を行うことができるとともに、動作検証回路自体の設計も信頼性のあるものとすることができる。これによって、より歩留まりの高い表示パネルを作成することができる。
【００９８】
なお、各画素Ａの異常検出を順に行うので、その所要期間は、前記図１や図３の構成に比べて長くはなるけれども、たとえば数十ｍｓｅｃから、走査線Ｇの線数が４８０本で２００ｍｓｅｃ程度であり、この場合でも、前記電源投入直後の機器の初期化期間内で、使用者に殆ど意識させずに終了することができる。
【００９９】
本発明の特徴は、完成された表示装置や表示パネルに限らず、表示基板の段階で備えられており、前記表示装置の電気光学素子を形成する前のＴＦＴ基板の段階で実施される。
【０１００】
【発明の効果】
本発明の表示装置は、以上のように、電気光学素子を駆動するアクティブ素子を含む電気回路の動作を動作検証手段で検証し、その結果に基づいて切換手段が前記電気光学素子の制御を対応するアクティブ素子の出力で行うか否かを切換える。
【０１０１】
それゆえ、検査やリペア作業を行うための装置や検査時間を無くすことができ、コストを低減することができるとともに、複雑な回路構成であっても、また出荷後に生じた欠陥にも対応することができる。
【０１０２】
また、本発明の表示装置は、以上のように、アクティブマトリクスの表示装置であって、前記アクティブ素子を第１のアクティブ素子とし、該第１のアクティブ素子を含む電気回路の動作が異常と判断されたときには、第２のアクティブ素子によって隣接する電気光学素子と同様の制御を行う。
【０１０３】
それゆえ、前記第１のアクティブ素子に関連する電気回路と同様な回路を前記第２のアクティブ素子に関連して配置するスペースを確保できない場合にも、該第２のアクティブ素子を用いた制御を行うことができる。
【０１０４】
さらにまた、本発明の表示装置は、以上のように、前記動作検証手段および切換手段の主要部分を、前記アクティブ素子とともにＴＦＴによって構成する。
【０１０５】
それゆえ、動作検証手段および切換手段をアクティブ素子と同じプロセス行程で作成することができ、それらを設けることによる新たなコスト上昇を無くすことができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の液晶表示装置の表示パネルにおける任意の１画素領域の等価回路図である。
【図２】図１の表示パネルにおける動作検証回路の動作を時系列的に示すタイミングチャートである。
【図３】本発明の実施の他の形態の有機ＥＬ表示装置の表示パネルにおける任意の１画素領域の等価回路図である。
【図４】本発明の実施のさらに他の形態の有機ＥＬ表示装置の表示パネルのブロック図である。
【図５】前記図４で示す表示パネルにおけるメモリセルの任意の１つの構成を示す電気回路図である。
【図６】本発明の実施の他の形態の有機ＥＬ表示装置の表示パネルにおける任意の１画素領域の等価回路図である。
【図７】図６で示す表示パネルにおいて画素の外側に配置される動作検証回路の一構成例を示す図である。
【図８】典型的な従来技術の表示基板を説明するための図である。
【図９】他の従来技術の表示基板を説明するための図である。
【符号の説明】
１ 動作検証回路（動作検証手段）
２ 切換回路（切換手段）
３ 論理判定回路
４，１２，３１ メモリ回路
１１，１１ａ 切換回路
１３ 書込み／読出し制御回路
１４ 電圧変換回路
２１ 表示パネル
２２ 表示領域
２３ メモリ領域
２４ シリアル／パラレル変換回路
２５ コントローラ
４１ 排他的論理和回路
４２ 論理和回路
４３ Ｄフリップフロップ
Ａｉｊ，Ａ１１〜Ａｍｎ 画素
Ｂｉ 選択線
Ｃ１〜Ｃ３ コンデンサ
Ｄ１〜Ｄｎ 信号線
ＥＬ 有機ＥＬ素子
Ｆ１〜Ｆ４ スタティックメモリ
Ｇｉ，Ｇｉ＋１ 走査線
Ｋｉ，Ｋｉ＋１ 配線
Ｌ１〜Ｌｍ 選択線
Ｌ１ｉ，Ｌ２ｉ，Ｌ５ｉ，Ｌ６ｊ，Ｌ７ｊ 電源線
Ｌ３ｉ，Ｌ４ｉ，Ｌ８ｉ，Ｌ９ｉ 制御線
ＬＣ 液晶素子
Ｍ１１〜Ｍｍｎ メモリセル
Ｐ１ｉ，Ｐ２ｉ ビット選択線
Ｑ１〜Ｑ８ ＴＦＴ
ｑ１〜ｑ４ ＴＦＴ
ｑ１１，ｑ１２；ｑ２１，ｑ２２；ｑ３１，ｑ３２；ｑ４１，ｑ４２ ＴＦＴ
Ｓｊ，Ｓｊ＋１，Ｓ１〜Ｓｎ 信号線
ＴＲ１ アクティブ素子（第１のアクティブ素子）
ＴＲ２ アクティブ素子（第２のアクティブ素子）
ＴＲ３，ＴＲ４ ＴＦＴ
ＴＲ１１〜ＴＲ１６，ＴＲ２１〜ＴＲ２３，ＴＲ３１〜ＴＲ３５ ＴＦＴ
ＴＲ４１〜ＴＲ４４，ＴＲ５０，ＴＲ６１，ＴＲ６２ ＴＦＴ
Claims (4)
- 各画素のそれぞれの電気光学素子に個別的に対応してアクティブ素子が設けられ、該アクティブ素子の出力で前記電気光学素子を制御することで表示を実現するようにした表示装置において、
各画素には、前記アクティブ素子の出力が入力され、該アクティブ素子を含む電気回路の動作を検証する動作検証手段と、前記動作検証手段の出力に応答し、前記電気光学素子の制御を対応するアクティブ素子の出力で行うか否かを切換える切換手段とを含むことを特徴とする表示装置。 - 前記電気光学素子はマトリクス状に配列され、
前記アクティブ素子を第１のアクティブ素子とし、該第１のアクティブ素子と並列に、隣接する電気光学素子のための第１のアクティブ素子と共通に駆動される第２のアクティブ素子を設け、
前記切換手段は、前記動作検証手段で第１のアクティブ素子を含む電気回路の異常が検出されると、電気光学素子の制御を、該第１のアクティブ素子から第２のアクティブ素子へ切換えることを特徴とする請求項１記載の表示装置。 - 前記動作検証手段および切換手段の主要部分は、前記アクティブ素子とともにＴＦＴから成ることを特徴とする請求項１または２記載の表示装置。
- 前記電気光学素子を形成することで、前記請求項１〜３の何れかに記載の表示装置を実現することができる表示基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260174A JP3916900B2 (ja) | 2001-08-29 | 2001-08-29 | 表示装置および表示基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260174A JP3916900B2 (ja) | 2001-08-29 | 2001-08-29 | 表示装置および表示基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003066925A JP2003066925A (ja) | 2003-03-05 |
| JP3916900B2 true JP3916900B2 (ja) | 2007-05-23 |
Family
ID=19087415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001260174A Expired - Fee Related JP3916900B2 (ja) | 2001-08-29 | 2001-08-29 | 表示装置および表示基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3916900B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005181951A (ja) * | 2003-11-25 | 2005-07-07 | Tohoku Pioneer Corp | 自発光表示モジュールおよび同モジュールにおける欠陥状態の検証方法 |
| KR100685814B1 (ko) | 2005-02-18 | 2007-02-22 | 삼성에스디아이 주식회사 | 스캔 드라이버 및 이를 구비한 평판 표시 장치 |
| TW200826055A (en) * | 2006-12-06 | 2008-06-16 | Gigno Technology Co Ltd | Display apparatus and manufacturing method thereof |
| CN110649045B (zh) * | 2019-10-31 | 2022-08-26 | 京东方科技集团股份有限公司 | 有机发光显示面板及显示装置 |
-
2001
- 2001-08-29 JP JP2001260174A patent/JP3916900B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003066925A (ja) | 2003-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7525530B2 (en) | Display device and scanning circuit testing method | |
| TWI228696B (en) | Pixel circuit for active matrix OLED and driving method | |
| TW548621B (en) | EL display device | |
| US8378945B2 (en) | Liquid crystal display device | |
| JP2004280059A (ja) | 表示装置 | |
| US7973670B2 (en) | Display device and method for inspecting the same | |
| JP2009092965A (ja) | 表示パネルの不良検出方法および表示パネル | |
| JP2008052111A (ja) | Ｔｆｔアレイ基板、その検査方法および表示装置 | |
| US7839373B2 (en) | Display device | |
| TWI431588B (zh) | 顯示裝置和具有該顯示裝置的電子裝置 | |
| US7903075B2 (en) | Image display apparatus | |
| US11043163B2 (en) | Display device and electronic shelf label | |
| JP5241959B2 (ja) | アクティブマトリクス基板の検査方法 | |
| JP2019191396A (ja) | 表示装置 | |
| JP3916900B2 (ja) | 表示装置および表示基板 | |
| US7612768B2 (en) | Display driver and electronic instrument including display driver | |
| JP3702879B2 (ja) | 電気光学パネル、その駆動回路及び駆動方法、並びに電子機器 | |
| US8339351B2 (en) | Display device | |
| JP2008203358A (ja) | アクティブマトリクス型表示装置 | |
| US11545102B2 (en) | Display device and electronic signboard | |
| CN112382236A (zh) | 像素电路及其驱动方法 | |
| JP2008216662A (ja) | 表示用基板の欠陥検査方法及び欠陥検査装置並びに表示装置 | |
| KR100733557B1 (ko) | 전기 광학 패널의 구동 장치 및 구동 방법, 전기 광학장치 및 전자 기기 | |
| JP2020052219A (ja) | 表示装置及び電子看板 | |
| JP2020052218A (ja) | 表示装置及び電子看板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060725 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070207 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |