JP3910936B2 - Nonvolatile semiconductor memory device - Google Patents

Description

【００４５】
表１から分かるように、“１”書き込み状態になるべきにも拘らず“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み状態になるべきにも拘らず“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われる。
【００４６】
書き込み動作とベリファイ読み出し動作を繰り返し行うことによって、個々のメモリセルに対して、書き込み時間が最適化されてデータ書き込みが行われる。
【００４７】
表２に、消去、書き込み、読み出し、ベリファイ読み出し時のメモリセルアレイ各部の電位を示す。
【００４８】
【表２】

【００４９】
上記のように、図２８に示すようなビット線制御回路によって、３値記憶するＥＥＰＲＯＭのメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去ができる。
【００５０】
しかし、読み出しでは、「“０”か、又は“１”及び“２”の一方か」を判定する第１読み出しサイクルと「“２”か、又は“１”及び“０”の一方か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、ベリファイ読み出しサイクルにおいても、反転サイクルとベリファイサイクルの２つの基本サイクルを必要とし、それぞれの動作に時間がかかる。
【００５１】
上記のように、図２８のビット線制御回路を有する３値（多値）のＥＥＰＲＯＭにおいては、読み出しでは第１読み出しサイクルと第２読み出しサイクルの２つの基本サイクルが必要であり、またベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要とし、それぞれの動作に時間がかかる。
【００５２】
【発明が解決しようとする課題】
本発明の目的は、多値記憶セルを用いたＥＥＰＲＯＭへのデータの書き込み、ベリファイ読み出し、読み出し、消去をそれぞれ１つの基本サイクルを繰り返すことにより行うことができ、ビット線制御回路の高速な動作を実現できる多値記憶のＥＥＰＲＯＭを提供することにある。
【００５３】
本発明の他の目的は、ビット線制御回路の高集積化を可能とする多値記憶のＥＥＰＲＯＭを提供することにある。
【００５４】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じた。
【００５５】
本発明の一局面に係る不揮発性半導体記憶装置は、ｎ値（ｎは３以上整数）の多値を記憶する電気的書換可能な複数のメモリセルがマトリックスに配置されたメモリセルアレイと、前記複数のメモリセルにそれぞれ接続され、前記メモリセルとデータの授受を行う複数のビット線と、前記メモリセルに記憶された情報をセンスする複数のセンス手段と、前記メモリセルに書き込むデータを保持する（ｎ−１）個のデータラッチ回路を含むデータラッチ群と、前記メモリセルにデータの書き込みが正しく行われたか否かをチェックするする複数のベリファイ手段と、を具備し、前記メモリセルの状態を書き込み動作前の消去状態である第１値を有するように制御する場合には、前記データラッチ回路群のデータがすべて第１のデータ（”Ｌ”）になるように設定され、メモリセルの状態を書き込み動作前の消去状態から（ｎ−１）個の各書き込み状態である第２〜ｎ値を有するように制御する場合には、各第２〜ｎ値を有するように制御することに対応したデータラッチ回路群どうしの関係が、互いに異なる１個のデータラッチ回路のデータのみを第１のデータと異なる第２のデータ（”Ｈ”）とするように設定され、書き込み及び書き込みベリファイ後の再書き込みに際しては、上記第２のデータが設定されたデータラッチ回路を有するデータラッチ回路群に対応したメモリセルに書き込みが行われ、上記第２のデータが設定されたデータラッチ回路を有しないデータラッチ回路群に対応したメモリセルには書き込みが行われず、書き込み後の書き込みベリファイに際しては、メモリセルの状態を上記第１〜ｎ値のうちの第ｍ値を有するように制御するデータラッチ回路群においては、第２のデータが設定された１個のデータラッチ回路では、メモリセルの状態が第ｍ値に達している場合には第２のデータを第１のデータに変更し、メモリセルの状態が第ｍ値に達してない場合には第２のデータを保持し、第１のデータが設定された他のデータラッチ回路では、メモリセルの状態にかかわらず第１のデータを保持することを特徴とする。
【００５６】
本発明の他の局面に係る不揮発性半導体記憶装置は、ｎ値（ｎは３以上整数）の多値を記憶する電気的書換可能な複数のメモリセルがマトリックスに配置されたメモリセルアレイと、前記複数のメモリセルにそれぞれ接続され、前記メモリセルとデータの授受を行う複数のビット線と、前記メモリセルに記憶された情報をセンスする複数のセンス手段と、前記メモリセルに書き込むデータを保持する（ｎ−１）個のデータラッチ回路を含むデータラッチ群と、前記メモリセルにデータの書き込みが正しく行われたか否かをチェックするする複数のベリファイ手段と、前記メモリセルのデータを消去する手段と、を具備し、前記メモリセルの状態を書き込み動作前の消去状態である第１値を有するように制御する場合には、前記データラッチ回路群のデータがすべて第１のデータ（”Ｌ”）になるように設定され、メモリセルの状態を書き込み動作前の消去状態から（ｎ−１）個の各書き込み状態である第２〜ｎ値を有するように制御する場合には、各第２〜ｎ値を有するように制御することに対応したデータラッチ回路群どうしの関係が、互いに異なる１個のデータラッチ回路のデータのみを第１のデータと異なる第２のデータ（”Ｈ”）とするように設定され、書き込みベリファイに際しては、前記メモリセルの状態を第２〜ｎ値を有するように制御するデータラッチ回路群においては、対応するメモリセルの状態が記憶すべき値に達したと判定した場合に前記第２のデータが設定された１個のデータラッチ回路のデータを前記第１のデータに変更することを特徴とする。
【００５７】
【作用】
上記手段を講じた結果、次のような作用が生じる。
【００５８】
上記構成の本発明によれば、多値記憶するＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去を行うことができる。これに加えて本発明では、複数のスイッチの開閉動作により、読み出しやベリファイ読み出しに際して、単一のサイクル動作でこれらを実行することができ、短時間でデータの読み出し書き込みを行うことが可能になる。
【００５９】
上記の例で示した３値記憶のＥＥＰＲＯＭでは、読み出しでは「“０”か、又は“１”及び“２”の一方か」を判定する第１読み出しサイクルと「“２”か、又は“１”及び“０”の一方か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、ベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要とする。これに対し本発明は、いずれも単一のサイクル動作でこれらを実行することができるので、短時間でデータの読み出し書き込みを行うことが可能になる。
【００６０】
【実施例】
図面参照して本発明の実施例を説明する。
【００６１】
本発明の実施例を説明する前に、本発明の基本になる多値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイについて説明する。以下の説明においては、それぞれ３値記憶及び４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイについて説明する。
【００６２】
図１は、３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１を示す。メモリセルアレイ１はｐウェル上又はｐ基板上（図示しない）に形成され、ビット線ＢＬに接続される選択トランジスタＳ1 と、共通ソース線ＶＳに接続される選択トランジスタＳ2 との間に、８つのメモリセルＭ1 〜Ｍ8 が直列接続されて１つのＮＡＮＤセルを構成する。各選択トランジスタＳ1 、Ｓ2 は、選択ゲートＳＧ1 、ＳＧ2 を有する。各メモリセルＭ1 〜Ｍ8 は、積層形成された浮遊ゲート（電荷蓄積層）と制御ゲートＣＧ1 〜ＣＧ8 を有し、浮遊ゲートに蓄えられる電荷の量で情報を記憶する。この蓄えられた電荷の量は、メモリセルのしきい値として読み出すことができる。
【００６３】
各メモリセルＭ1 〜Ｍ8 からの情報の読み出しは、図２に示されるようにして行われる。以下、制御ゲートＣＧ2 を有するメモリセルＭ2 が選択されているとして説明する。
【００６４】
図２（ａ）に見られるような電圧が各部に印加され、ビット線ＢＬは前もって０Ｖにセットした後フローティングになる。ビット線ＢＬは、共通ソース線ＶＳからＮＡＮＤセルを通して充電される。この充電されたビット線ＢＬの電位が選択されたメモリセルＭ2 のしきい値によって決まるように、各選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 の電圧が制御される。ビット線ＢＬには、制御ゲートＣＧ2 の電圧からセルのしきい値を減じた電圧が現れる。
【００６５】
図２（ａ）に示す例では、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 を６Ｖに、選択された制御ゲートＣＧ2 を２Ｖに、共通ソース線ＶＳを６Ｖにする。各部の電圧波形を図２（ｂ）に示す。また、セルのしきい値は、“０”書き込みセルが−２．５Ｖ〜−１．５Ｖ、“１”書き込みセルが−０．５Ｖ〜０．５Ｖ、“２”書き込みセルが１．５Ｖ〜２．５Ｖとする。この条件で読み出しを行うと、ビット線には“０”セルの場合には３．５Ｖ〜４．５Ｖ、“１”セルの場合は１．５Ｖ〜２．５Ｖ、“２”セルの場合は０Ｖ〜０．５Ｖの電圧が出力される。この様子を図３に示す。
【００６６】
４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１の構成は、図１に示す３値の場合と同様であるので、図示及び詳細な説明を省略する。
【００６７】
情報の読み出しも図２（ｂ）に示す３値の場合と同様に行われるが、この場合には、３値の場合と異なり選択された制御ゲートＣＧ2 を、例えば４Ｖとする。そして、セルのしきい値は、“０”書き込みセルが−２．５Ｖ〜−１．５Ｖ、“１”書き込みセルが−０．５Ｖ〜０．５Ｖ、“２”書き込みセルが１．５Ｖ〜２．５Ｖ、“３”書き込みセルが３．５Ｖ〜４．５Ｖとする。この条件で読み出しを行うと、ビット線には“０”セルの場合には５．５Ｖ〜６Ｖ、“１”セルの場合は３．５Ｖ〜４．５Ｖ、“２”セルの場合は１．５Ｖ〜２．５Ｖ、“３”セルの場合は０Ｖ〜０．５Ｖの電圧が出力される。この様子を図４に示す。
【００６８】
以下、本発明の実施例を図面を参照して説明する。
【００６９】
図５は、本実施例の第１実施例に係わる３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図である。図５では、１本のビット線に関する構造のみを示しているが、実際には各ビット線毎に同様の構成が設けられている。
【００７０】
電気的書き替えが可能な３値を記憶するメモリセル３０は複数個直列接続され、図１及び図２に示すようなＮＡＮＤセルを構成している。
【００７１】
ビット線３１はＮＡＮＤセルの複数個にそれぞれ接続され、前記メモリセルとデータの授受を行う。
【００７２】
第１センスアンプ３２1 、第２センスアンプ３２2 は、ビット線３１の電位をセンス・増幅する。
【００７３】
第１データラッチ３３1 、第２データラッチ３３2 はメモリセル３０に書き込むデータを保持する。
【００７４】
第１ベリファイ手段３４1 、第２ベリファイ手段３４2 はメモリセル３０にデータの書き込みが正しく行われたか否かをチェックする。
【００７５】
第１スイッチ３５1 は第１センスアンプ３２1 、第１データラッチ３３1 及び第１ベリファイ手段３４1 とビット線３１との接続を制御する。
【００７６】
第２スイッチ３５2 は第２センスアンプ３２2 、第２データラッチ３３2 及び第２ベリファイ手段３４2 とビット線３１との接続を制御する。
【００７７】
更に、書き込み制御手段４０は第１、第２データラッチ３３1 、３３2 の内容に従ってビット線３１に電位を設定する。
【００７８】
上記の構成において、第１、第２スイッチ３５1 、３５2 を導通状態にしてメモリセル３０からビット線３１にデータを取り出した後、第１、第２スイッチ３５1 、３５2 を解放状態にし、第１、第２センスアンプ３２1 、３２2 をほぼ同時に作動してデータセンス・増幅する。更に、第１ベリファイ手段３４1 、第２ベリファイ手段３４2 もほぼ同時に作動して書き込みデータのベリファイを行う。
【００７９】
第１実施例装置の構成をより具体的に説明する。
【００８０】
図６は、第１実施例に係わる３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制御回路２を示す図である。
【００８１】
ＮＡＮＤセルの一端はビット線ＢＬに接続され、他端は共通ソース線ＶＳと接続される。選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 は、複数個のＮＡＮＤセルで共有され、１本の制御ゲートを共有するメモリセルＭはページを構成する。メモリセルはそのしきい値Ｖt で、“０”、“１”、“２”データを記憶することは図３と同様である。また、メモリセルアレイ１はｐウェル上に形成されている。
【００８２】
ｎチャネルＭＯＳトランジスタＱn21 〜Ｑn23 とｐチャネルＭＯＳトランジスタＱp21〜Ｑp23 で構成されるフリップフロップＦＦ11と、ｎチャネルＭＯＳトランジスタＱn24 〜Ｑn26 とｐチャネルＭＯＳトランジスタＱp24 〜Ｑp26 で構成されるフリップフロップＦＦ12とは、書き込み／読み出しデータをラッチする。また、フリップフロップＦＦ11及びＦＦ12はセンスアンプとしても動作する。フリップフロップＦＦ11は、「“０”書き込みをするか、又は“１”書き込み及び“２”書き込みのいずれか一方の書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、又は“１”の情報及び“２”の情報のいずれか一方の情報を保持しているか」、を読み出しデータ情報としてラッチする。フリップフロップＦＦ12は、「“１”書き込みをするか、又は“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“２”の情報を保持しているか、又は“０”の情報及び“１”の情報のいずれか一方の情報を保持しているか」、を読み出しデータ情報としてラッチする。
【００８３】
ｎチャネルＭＯＳトランジスタＱn27 〜Ｑn30 は、信号Ｒが“Ｈ”になるとフリップフロップＦＦ11とノードＶＮ1 及び／ＶＮ1 、ＦＦ12とノードＶＮ2 及び／ＶＮ2 とをそれぞれ接続する。ｎチャネルＭＯＳトランジスタＱn31 とＱn33 は、信号ＬＴによりノード／ＶＮ1 を参照電圧ＶＲＦ１に、ノード／ＶＮ2 を参照電圧ＶＲＦ２にそれぞれ接続する。ｎチャネルＭＯＳトランジスタＱn32 とＱn34 は信号ＬＴによりノードＶＮ1 とＶＮ2 をＢＬに接続する。ｎチャネルＭＯＳトランジスタＱn35 、Ｑn36 はベリファイ読み出し時にＦＦ12にラッチされているデータに応じてＦＦ11の参照電圧をＶＲＦ２に変更する。ｎチャネルＭＯＳトランジスタＱn37 〜Ｑn40 はベリファイ時にノードＶＮ1 とＶＮ2 をそれぞれＦＦ11、ＦＦ12にラッチされているデータに応じてリセットする。
【００８４】
ｎチャネルＭＯＳトランジスタＱn41 〜Ｑn44 、ｐチャネルＭＯＳトランジスタＱp27 、Ｑp28 は書き込み時に、フリップフロップＦＦ11、ＦＦ12にラッチされているデータに応じて、電圧ＶPH、ＶPM、ＶPLを選択的にビット線ＢＬに転送する。ｎチャネルＭＯＳトランジスタＱn45 は信号ＲＳＴが“Ｈ”になることにより、ビット線ＢＬを０Ｖにリセットする。ｎチャネルＭＯＳトランジスタＱn46 〜Ｑn49 は、信号ＣＳＬが“Ｈ”になることにより、フリップフロップＦＦ11とＦＦ12をデータ入出力線ＩＯ1 、／ＩＯ1 とＩＯ2 、／ＩＯ2 とにそれぞれ接続する。
【００８５】
上記のように構成されたＥＥＰＲＯＭの動作を図７〜図９を参照して説明する。図７は読み出し動作のタイミング、図８は書き込み動作のタイミング、図９はベリファイ読み出し動作のタイミングを示す図である。以下の説明では、いずれも制御ゲートＣＧ2 が選択された場合を示す。
【００８６】
読み出し動作を図７を参照して説明する。
【００８７】
読み出しに先立ってビット線制御回路２全体がリセットされる。信号／ＳＡＰが“Ｈ”、ＳＡＮが“Ｌ”となり、フリップフロップＦＦ11、ＦＦ12が非活性化される。続いて、信号ＲＳＴが“Ｈ”になることによりビット線ＢＬは０Ｖにリセットされる。この時、信号ＬＴとＲも“Ｈ”でノードＶＬ1 、ＶＮ1 、ＶＬ2 、ＶＮ2 がビット線と接続されており、これらのノードも０Ｖになる。一方、ノード／ＶＬ1 、／ＶＮ1 は参照電圧ＶＲＦ１（読み出しの時は例えば３Ｖ）に接続され、３Ｖに充電される。同様に、ノード／ＶＬ2 、／ＶＮ2 は参照電圧ＶＲＦ２（読み出しの時は例えば１Ｖ）に接続され、１Ｖに充電される。
【００８８】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 が２Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが充電される。
【００８９】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いて信号ＬＴが“Ｌ”になることによりセルのデータに従ったビット線ＢＬの電位がノードＶＮ1 、ＶＮ2 に取り込まれる。
【００９０】
この後、フリップフロップ活性化信号／ＳＡＰ、ＳＡＮがそれぞれ“Ｌ”、“Ｈ”になることにより、フリップフロップＦＦ11、ＦＦ12は活性化され、ビット線ＢＬの電位がセンスされる。セルのデータが“０”の場合にはビット線ＢＬの電位は３．５Ｖ〜４．５Ｖであるので、ＶＬ1 ＝“Ｈ”、／ＶＬ1 ＝“Ｌ”、ＶＬ2 ＝“Ｈ”、／ＶＬ2 ＝“Ｌ”がフリップフロップＦＦ11、ＦＦ12でセンス、ラッチされる。
【００９１】
データが“１”の場合はビット線ＢＬの電位は１．５Ｖ〜２．５Ｖで、ＶＬ1 ＝“Ｌ”、／ＶＬ1 ＝“Ｈ”、ＶＬ2 ＝“Ｈ”、／ＶＬ2 ＝“Ｌ”のデータがフリップフロップＦＦ11、ＦＦ12でセンス、ラッチされる。データが“２”の場合は０Ｖ〜０．５Ｖの電圧がビット線ＢＬに出力され、ＶＬ1 ＝“Ｌ”、／ＶＬ1 ＝“Ｈ”、ＶＬ2 ＝“Ｌ”、／ＶＬ2 ＝“Ｈ”のデータがフリップフロップＦＦ11、ＦＦ12でセンス、ラッチされる。
【００９２】
上記のようにしてフリップフロップＦＦ11、ＦＦ12にラッチされたデータを信号ＣＳＬを“Ｈ”にしてデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 に送出することにより読み出しが行われる。
【００９３】
上記のように、本発明によれば、単一の読み出しサイクルによって、メモリセルに書き込まれた３値のデータを読み出すことができる。
【００９４】
書き込み動作を図８を参照して説明する。
【００９５】
データ書き込みに先立ってメモリセルのデータは消去され、メモリセルのしきい値Ｖt は−１．５Ｖ以下になる。消去はｐウェル、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 を２０Ｖに、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとして電荷蓄積層から電子を放出することにより行われる。
【００９６】
書き込みデータdata11、data12がそれぞれデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 から入力されフリップフロップＦＦ11、ＦＦ12にラッチされる。data11は「“０”書き込みか、又は“１”書き込み及び“２”書き込みの一方か」を制御するためのデータである。“０”書き込みの場合はノードＶＬ1 は“Ｌ”、“１”書き込み及び“２”書き込みの一方の場合はノードＶＬ1 は“Ｈ”である。data12は「“１”書き込みか、“２”書き込みか」を制御するためのデータである。“１”書き込みの場合はノードＶＬ2 は“Ｌ”、“２”書き込みの場合はノードＶＬ2 は“Ｈ”である。
【００９７】
信号ＲＳＴが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn45 が導通しビット線ＢＬが０Ｖにリセットされる。この時、信号ＬＴ、Ｒは“Ｌ”でフリップフロップＦＦ11、ＦＦ12とビット線ＢＬ、参照電圧ＶＲＦ１、ＶＲＦ２は分離されている。次に、信号Ｗが“Ｈ”になる。
【００９８】
“０”書き込みの場合は、フリップフロップＦＦ11にノードＶＬ1 が“Ｌ”のデータがラッチされているため、ｐチャネルＭＯＳトランジスタＱp27 、Ｑp28 が導通しビット線ＢＬは電圧ＶPHによりＶccに充電される。“１”書き込みの場合は、ノードＶＬ1 が“Ｈ”、フリップフロップＦＦ12のノード／ＶＬ2 に“Ｈ”のデータがラッチされているため、ｎチャネルＭＯＳトランジスタＱn41 、Ｑn43 、Ｑn44 が導通しビット線ＢＬには電圧ＶPMにより１Ｖが印加される。“２”書き込みの場合は、ＶＬ2 が“Ｈ”であるので、ｎチャネルＭＯＳトランジスタＱｎ42 ,Ｑn43 、Ｑn44 が導通しビット線ＢＬは電圧ＶPLにより０Ｖになる。この時、選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜ＣＧ8 がＶccになる。選択ゲートＳＧ2 は書き込み動作中０Ｖである。
【００９９】
続いて、選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 が１０Ｖ、電圧ＶPHが８Ｖになる。この時、“０”書き込みであればビット線ＢＬは８Ｖに充電される。この後、選択された制御ゲートＣＧ2 が２０Ｖになる。
【０１００】
“１”書き込み及び“２”書き込みの一方の場合は、ビット線ＢＬと制御ゲートＣＧ2 の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。“１”書き込みの場合は、“２”書き込みに比較してメモリセルの電荷蓄積層に注入すべき電荷量を少なくしなければならないので、ビット線ＢＬを１Ｖにして制御ゲートＣＧ2 との電位差を１９Ｖに緩和している。“０”書き込み時は、ビット線電圧（＝８Ｖ）によって電子の注入が抑制されメモリセルのしきい値は変わらない。
【０１０１】
書き込み動作の終了時は、まず選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとし、“０”書き込み時のビット線ＢＬの電圧（＝８Ｖ）は遅れて０Ｖにリセットされる。この順序が反転すると一時的に“２”書き込み動作の状態ができて、“０”書き込み時に間違ったデータを書いてしまう。
【０１０２】
書き込み動作後にベリファイ読み出しを行う。ベリファイ読み出しを図９を参照して説明する。
【０１０３】
ベリファイ読み出しは、メモリセルの書き込み状態を確認し、全てのセルに充分な書き込みがされていれば書き込み動作を終了し、書き込み不足のメモリセルがあれば不足のセルにのみ追加書き込みを行うためのデータを作る。フリップフロップＦＦ11、ＦＦ12にdata11、data12をラッチしたままセルの読み出しを行い、data11、data12とビット線ＢＬ上のデータから次に書き込むデータである新しいdata11、data12を作成しフリップフロップＦＦ11、ＦＦ12にラッチする。
【０１０４】
ベリファイ読み出しに先立って信号ＲＳＴ、ＬＴが“Ｈ”になることによりビット線ＢＬとノードＶＮ1 、ＶＮ2 は０Ｖにリセットされる。ノード／ＶＮ1 は参照電圧ＶＲＦ１に、／ＶＮ2 はＶＲＦ２に接続される。ＶＲＦ１、ＶＲＦ２の電圧は、読み出し時の３Ｖ、１Ｖに対応して、それぞれ２．５Ｖ、０．５Ｖのように、０．５Ｖの書き込みしきい値マージンを確保するために低く設定する。この時、信号Ｒは“Ｌ”で、ビット線ＢＬはノードＶＬ1 、ＶＬ2 から切り離されている。同様に参照電圧ＶＦＲ１、ＶＦＲ２も／ＶＬ1 、／ＶＬ2 から切り離されており、フリップフロップＦＦ11、ＦＦ12はdata11、data12をラッチするよう活性化されたままである。
【０１０５】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 が２Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが所定の電圧に充電される。
【０１０６】
０．５Ｖの書き込みしきい値マージンを確保するために、参照電圧ＶＲＦ１、ＶＲＦ２を読み出し時に比べ０．５Ｖ低く設定したが、ＶＲＦ１、ＶＲＦ２を読み出し時と同様３Ｖ、１Ｖとして、代わりに選択された制御ゲートＣＧ2 の電圧を２．５Ｖと高くしても同様の効果が得られる。
【０１０７】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが“Ｌ”になることによりセルのデータに従ったビット線ＢＬの電位がノードＶＮ1 、ＶＮ2 に取り込まれる。
【０１０８】
その後、信号ＶＥが“Ｈ”となり、ノードＶＮ1 、ＶＮ2 の電位がＦＦ11、ＦＦ12にラッチされたデータによりモディファイされる。その後に、ＦＦ11、ＦＦ12は非活性化されリセットされる。続いて信号Ｒが“Ｈ”となり、ノードＶＮ1 、／ＶＮ1 、ＶＮ2 、／ＶＮ2 の電位がそれぞれノードＶＬ1 、／ＶＬ1 、ＶＬ2 、／ＶＬ2 に転送され、フリップフロップＦＦ11、ＦＦ12が再び活性化され新たなデータがセンス、ラッチされる。
【０１０９】
“０”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ1 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn38 がＯＮであるので、メモリセルの状態、つまりビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn37 が導通するとノードＶＮ1 は０Ｖになる。従って、フリップフロップＦＦ11がリセットされた後に活性化されると、ノードＶＬ1 が“Ｌ”になるようにフリップフロップＦＦ11によってセンスされ、再書き込みデータ“０”がdata11としてラッチされる。
【０１１０】
“１”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ1 が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn38 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn37 が導通してもノードＶＮ1 の電位は変化しない。従って、メモリセルが“１”書き込み状態に達していない場合には、ノードＶＮ1 は２．５Ｖ以上で、フリップフロップＦＦ11がリセットされた後に活性化されるとノードＶＬ1 が“Ｈ”になるようにフリップフロップＦＦ11によってセンス、ラッチされる。メモリセルが“１”書き込み状態に達している場合には、ノードＶＮ1 は２．５Ｖ以下で、ノードＶＬ1 が“Ｌ”になるようにフリップフロップＦＦ11によってセンス、ラッチされる。
【０１１１】
一方、ノード／ＶＬ2 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn40 がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn39 が導通するとノードＶＮ2 は０Ｖになる。従って、フリップフロップＦＦ12がリセットされた後に活性化されると、ノードＶＬ2 が“Ｌ”になるようにフリップフロップＦＦ12によってセンスされる。
【０１１２】
上記のようにして、メモリセルが“１”書き込み状態に達していない場合には、再書き込みデータ“１”がdata11、data12としてラッチされ、セルが“１”書き込み状態に達している場合には、再書き込みデータ“０”がラッチされ、再書き込みではしきい値は変わらない。
【０１１３】
“２”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ1 が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn38 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn37 が導通してもノードＶＮ1 の電位は変化しない。また、ノードＶＬ2 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn36 がＯＮであるので、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn35 が導通するとノード／ＶＮ1 は参照電圧ＶＲＦ２と接続されてノード／ＶＮ2 と同様に０．５Ｖになる。従って、メモリセルが“２”書き込み状態に達していない場合には、ノードＶＮ1 は０．５Ｖ以上で、ノードＶＬ1 が“Ｈ”になるようにフリップフロップＦＦ11センスされる。メモリセルが“２”書き込み状態に達している場合には、ノードＶＮ1 は０．５Ｖ以下で、ノードＶＬ1 が“Ｌ”になるようにフリップフロップＦＦ11によってセンスされる。
【０１１４】
また、ノード／ＶＬ2 が“Ｌ”であるのでｎチャネルＭＯＳトランジスタＱn40 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn39 が導通してもノードＶＮ2 の電位は変化しない。従って、メモリセルが“２”書き込み状態に達していない場合には、ノードＶＮ2 は０．５Ｖ以上で、ノードＶＬ2 が“Ｈ”になるようにフリップフロップＦＦ12によってセンスされる。メモリセルが“２”書き込み状態に達している場合には、ノードＶＮ2 は０．５Ｖ以下で、ノードＶＬ2 が“Ｌ”になるようにフリップフロップＦＦ12によってセンスされる。
【０１１５】
上記のようにして、メモリセルが“２”書き込み状態に達していない場合には、再書き込みデータ“２”がdata11、data12としてラッチされ、セルが“２”書き込み状態に達している場合には、再書き込みデータ“０”がラッチされて、再書き込みではしきい値は変わらない。
【０１１６】
このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが表１のように設定される。表１から分かるように、“１”書き込み状態になるべきにも拘らず“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み状態になるべきにも拘らず“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われる。
【０１１７】
上記のように書き込み動作とベリファイ読み出し動作を繰り返し行うことによって、個々のメモリセルに対して、書き込み時間が最適化されてデータ書き込みが行われる。
【０１１８】
図１０及び図１１は、本発明の第２実施例に係わる３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制御回路２−１及び２−２を示す図である。
【０１１９】
第１実施例において、３値記憶するＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去がそれぞれ単一のサイクルでできることは上記の通りである。しかし、第１実施例ではビット線制御回路２の規模が大きく、ビット線のピッチを考えたときにＳｉ基板上に効率よくレイアウトすることが難しい場合がある。図１０及び図１１に示す第２実施例は、ビット線制御回路２を２つの部分（ビット線制御回路２−１及び２−２）に分けて、ビット線の両端に分離して配置することが可能で、レイアウトの困難さを軽減できる特徴を更に有する。
【０１２０】
ＮＡＮＤセルの一端はビット線ＢＬに接続され、他端は共通ソース線ＶＳと接続される。選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 は、複数個のＮＡＮＤセルで共有され、１本の制御ゲートを共有するメモリセルＭはページを構成する。メモリセルはそのしきい値Ｖt で、“０”、“１”、“２”データを記憶することは図３及び図６と同様である。また、メモリセルアレイ１はｐウェル上に形成されている。
【０１２１】
ｎチャネルＭＯＳトランジスタＱn51 〜Ｑn53 とｐチャネルＭＯＳトランジスタＱp51 〜Ｑp53 で構成されるフリップフロップＦＦ21と、ｎチャネルＭＯＳトランジスタＱn54 〜Ｑn56 とｐチャネルＭＯＳトランジスタＱp54 〜Ｑp56 で構成されるフリップフロップＦＦ22は、書き込み／読み出しデータをラッチする。また、フリップフロップＦＦ21、ＦＦ22はセンスアンプとしても動作する。
【０１２２】
フリップフロップＦＦ21は、「“０”書き込み及び“２”書き込みの一方をするか、又は“１”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、又は“１”の情報及び“２”の情報の一方の情報を保持しているか」、を読み出しデータ情報としてラッチする。フリップフロップＦＦ22は、「“１”書き込みをするか、又は“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“２”の情報を保持しているか、又は“０”の情報及び“１”の情報の一方の情報を保持しているか」、を読み出しデータ情報としてラッチする。
【０１２３】
ｎチャネルＭＯＳトランジスタＱn57 〜Ｑn60 は、信号Ｒが“Ｈ”になるとＦＦ21とノードＶＮ3 、／ＶＮ3 、ＦＦ22とノードＶＮ4 、／ＶＮ4 をそれぞれ接続する。ｎチャネルＭＯＳトランジスタＱn61 とＱn63 は、信号ＬＴによりノード／ＶＮ3 を参照電圧ＶＲＦ１、ノード／ＶＮ4 を参照電圧ＶＲＦ２にそれぞれ接続する。ｎチャネルＭＯＳトランジスタＱn62 とＱn64 は信号ＬＴによりノードＶＮ3 とＶＮ4 をＢＬに接続する。ｎチャネルＭＯＳトランジスタＱn65 〜Ｑn68 はベリファイ時にノードＶＮ3 とＶＮ4 をそれぞれフリップフロップＦＦ21、ＦＦ22にラッチされているデータに応じてリセットする。
【０１２４】
ｎチャネルＭＯＳトランジスタＱn69 〜Ｑn74 、ｐチャネルＭＯＳトランジスタＱp57 〜Ｑp59 、及びインバータＩＮＶは、書き込み時に、フリップフロップＦＦ21、ＦＦ22にラッチされているデータに応じて、電圧ＶPH、ＶPM、ＶPLを選択的にビット線ＢＬに転送する。ｎチャネルＭＯＳトランジスタＱn75 は信号ＲＳＴが“Ｈ”になることによりビット線ＢＬを０Ｖにリセットする。ｎチャネルＭＯＳトランジスタＱn76 〜Ｑn79 は、信号ＣＳＬが“Ｈ”になることにより、フリップフロップＦＦ21をデータ入出力線ＩＯ1 、／ＩＯ1 に、フリップフロップＦＦ22をデータ入出力線ＩＯ2 、／ＩＯ2 に接続する。
【０１２５】
上記のように構成されたＥＥＰＲＯＭの動作を図１２〜図１４を参照して説明する。図１２は読み出し動作のタイミング、図１３は書き込み動作のタイミング、図１４はベリファイ読み出し動作のタイミングを示す。以下の説明では、いずれも制御ゲートＣＧ2 が選択された場合を示す。
【０１２６】
読み出し動作を図１２を参照して説明する。
【０１２７】
読み出しに先立ってビット線制御回路２全体がリセットされる。信号／ＳＡＰが“Ｈ”、ＳＡＮが“Ｌ”となり、フリップフロップＦＦ21、ＦＦ22が非活性化される。続いて、信号ＲＳＴが“Ｈ”になることにより、ビット線ＢＬは０Ｖにリセットされる。この時、信号ＬＴとＲも“Ｈ”でノードＶＬ3 、ＶＮ3 、ＶＬ4 、ＶＮ4 がビット線と接続されておりこれらのノードも０Ｖになる。一方、ノード／ＶＬ3 、／ＶＮ3 は参照電圧ＶＲＦ１（読み出しの時は例えば３Ｖ）に接続され、３Ｖに充電される。同様に、ノード／ＶＬ4 、／ＶＮ4 は参照電圧ＶＲＦ２（読み出しの時は例えば１Ｖ）に接続され、１Ｖに充電される。
【０１２８】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 は２Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが所定の電位に充電される。
【０１２９】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが“Ｌ”になることによりセルのデータに応じたビット線ＢＬの電位がノードＶＮ3 、ＶＮ4 に取り込まれる。
【０１３０】
この後、フリップフロップ活性化信号／ＳＡＰ、ＳＡＮがそれぞれ“Ｌ”、“Ｈ”になることにより、フリップフロップＦＦ21、ＦＦ22は活性化され、ビット線ＢＬの電位がセンスされる。セルのデータが“０”の場合にはビット線ＢＬの電位は３．５Ｖ〜４．５Ｖであるので、ＶＬ3 ＝“Ｈ”、／ＶＬ3 ＝“Ｌ”、ＶＬ4 ＝“Ｈ”、／ＶＬ4 ＝“Ｌ”になるように、フリップフロップＦＦ21、ＦＦ22でセンス、ラッチされる。
【０１３１】
データが“１”の場合はビット線ＢＬの電位は１．５Ｖ〜２．５Ｖで、ＶＬ3 ＝“Ｌ”、／ＶＬ3 ＝“Ｈ”、ＶＬ4 ＝“Ｈ”、／ＶＬ4 ＝“Ｌ”のデータがセンス、ラッチされる。データが“２”の場合は０Ｖ〜０．５Ｖの電圧がビット線ＢＬに出力され、ＶＬ3 ＝“Ｌ”、／ＶＬ3 ＝“Ｈ”、ＶＬ4 ＝“Ｌ”、／ＶＬ4 ＝“Ｈ”のデータがセンス、ラッチされる。
【０１３２】
上記のようにしてフリップフロップＦＦ21、ＦＦ22にラッチされたデータを信号ＣＳＬを“Ｈ”にしてデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 に送出することにより読み出しが行われる。
【０１３３】
上記のように単一の読み出しサイクルによって、メモリセルに書き込まれた３値のデータを読み出すことができる。
【０１３４】
データ書き込みに先立ってメモリセルのデータは消去され、メモリセルのしきい値Ｖt は−１．５Ｖ以下である。消去はｐウェル、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 を２０Ｖに、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとして電荷蓄積層から電子を放出することにより行われる。
【０１３５】
書き込み動作を図１３を参照して説明する。
【０１３６】
まず、書き込みデータdata21、data22がそれぞれデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 から入力され、フリップフロップＦＦ21、ＦＦ22にラッチされる。data21は「“０”書き込み及び“２”書き込みの一方か、又は“１”書き込みか」を制御し、“０”書き込み及び“２”書き込みの一方の場合はノードＶＬ3 は“Ｌ”、“１”書き込みの場合はノードＶＬ3 は“Ｈ”である。data22は「“０”書き込み及び“１”書き込みの一方か、又は“２”書き込みか」を制御し、“０”書き込み及び“１”書き込みの一方の場合はノードＶＬ4 は“Ｌ”、“２”書き込みの場合はノードＶＬ4 は“Ｈ”である。
【０１３７】
書き込み動作では、まず信号ＲＳＴが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn75 が導通しビット線ＢＬが０Ｖにリセットされる。この時、信号ＬＴ、Ｒは“Ｌ”でフリップフロップＦＦ21、ＦＦ22とビット線ＢＬ、参照電圧ＶＲＦ１、ＶＲＦ２は分離されている。次に、信号Ｗ１が“Ｈ”になる。“０”又は“２”書き込みの場合は、フリップフロップＦＦ21にノード／ＶＬ3 が“Ｈ”のデータがラッチされているため、ｎチャネルＭＯＳトランジスタＱn69 、Ｑn70 が導通しビット線ＢＬはＶccに充電される。“１”書き込みの場合は、ビット線ＢＬは０Ｖのままである。インバータＩＮＶの出力は、ビット線がＶccになる“０”書き込み及び“２”書き込みの一方の場合は“Ｌ”、ビット線が０Ｖである“１”書き込みの場合は“Ｈ”になる。
【０１３８】
信号Ｗ１が“Ｌ”となった後、信号Ｗ２が“Ｈ”になる。“０”書き込みの場合は、インバータＩＮＶの出力が“Ｌ”、ノードＶＬ4 が“Ｌ”であるので、ｐチャネルＭＯＳトランジスタＱp57 〜Ｑp59 が導通し、ビット線ＢＬは電圧ＶPHによりＶccに保持される。“１”書き込みの場合は、インバータＩＮＶの出力が“Ｈ”、フリップフロップＦＦ22にノード／ＶＬ4 が“Ｈ”のデータがラッチされているため、ｎチャネルＭＯＳトランジスタＱn71 、Ｑn72 、Ｑn74 が導通しビット線ＢＬには電圧ＶPMにより１Ｖが印加される。“２”書き込みの場合は、ＶＬ4 が“Ｈ”であるので、ｎチャネルＭＯＳトランジスタＱn73 、Ｑn74 が導通しビット線ＢＬは電圧ＶPLにより０Ｖになる。この時、選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜ＣＧ8 がＶccになる。選択ゲートＳＧ2 は書き込み動作中０Ｖである。
【０１３９】
続いて、選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 が１０Ｖ、電圧ＶPHが８Ｖになる。この時、“０”書き込みであればビット線ＢＬは８Ｖに充電される。この後、選択された制御ゲートＣＧ2 が２０Ｖになる。
【０１４０】
“１”書き込み及び“２”書き込みの一方の場合は、ビット線ＢＬと制御ゲートＣＧ2 の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。“１”書き込みの場合は、“２”書き込みに比較してメモリセルの電荷蓄積層に注入すべき電荷量を少なくしなければならないため、ビット線ＢＬを１Ｖにして制御ゲートＣＧ2 との電位差を１９Ｖに緩和している。“０”書き込み時は、ビット線電圧（＝８Ｖ）によって電子の注入が抑制されメモリセルのしきい値は変わらない。
【０１４１】
書き込み動作の終了時は、まず選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとし、“０”書き込み時のビット線ＢＬの電圧（＝８Ｖ）は遅れて０Ｖにリセットされる。この順序が反転すると一時的に“２”書き込み動作の状態ができて、“０”書き込み時に間違ったデータを書いてしまう。
【０１４２】
書き込み動作後にベリファイ読み出しを行う。ベリファイ読み出しを図１４を参照して説明する。
【０１４３】
ベリファイ読み出しは、メモリセルの書き込み状態を確認し、全てのセルに充分な書き込みがされていれば書き込み動作を終了し、書き込み不足のメモリセルがあれば不足のセルにのみ追加書き込みを行うためのデータを作る。フリップフロップＦＦ21、ＦＦ22にdata21、data22をラッチしたままセルの読み出しを行い、data21、data22とビット線ＢＬ上のデータから次に書き込むデータである新しいdata21、data22を作成しフリップフロップＦＦ21、ＦＦ22にラッチする。
【０１４４】
ベリファイ読み出しに先立って信号ＲＳＴ、ＬＴが“Ｈ”になることによりビット線ＢＬとノードＶＮ3 、ＶＮ4 は０Ｖにリセットされる。ノード／ＶＮ3 は参照電圧ＶＲＦ１に、／ＶＮ4 は参照電圧ＶＲＦ２に接続される。参照電圧ＶＲＦ１、ＶＲＦ２の電圧は読み出し時の３Ｖ、１Ｖに対応して、それぞれ２．５Ｖ、０．５Ｖのように、０．５Ｖの書き込みしきい値マージンを確保するために低く設定する。この時、信号Ｒは“Ｌ”でビット線ＢＬはノードＶＬ3 、ＶＬ4 から切り離されている。同様に参照電圧ＶＦＲ１、ＶＦＲ２も／ＶＬ3 、／ＶＬ4 から切り離されており、フリップフロップＦＦ21、ＦＦ22は、data21、data22をラッチするよう活性化されたままである。
【０１４５】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 は２Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが充電される。
【０１４６】
０．５Ｖの書き込みしきい値マージンを確保するために、参照電圧ＶＲＦ１、ＶＲＦ２を読み出し時に比べ０．５Ｖ低く設定したが、参照電圧ＶＲＦ１、ＶＲＦ２を読み出し時と同様３Ｖ、１Ｖとして、代わりに選択された制御ゲートＣＧ2 の電圧を２．５Ｖと高くしても同様の効果が得られる。
【０１４７】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが“Ｌ”になることによりセルのデータに従ったビット線ＢＬの電位がノードＶＮ3 、ＶＮ4 に取り込まれる。
【０１４８】
その後、信号ＶＥが“Ｈ”となり、ノードＶＮ3 、ＶＮ4 の電位がＦＦ21、ＦＦ22にラッチされたデータによりモディファイされる。その後に、ＦＦ21、ＦＦ22は非活性化されリセットされる。続いて信号Ｒが“Ｈ”となり、ノードＶＮ3 、／ＶＮ3 、ＶＮ4 、／ＶＮ4 の電位がそれぞれノードＶＬ3 、／ＶＬ3 、ＶＬ4 、／ＶＬ4 に転送され、フリップフロップＦＦ21、ＦＦ22が再び活性化され新たなデータがセンス、ラッチされる。
【０１４９】
“０”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ3 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn66 がＯＮであるので、メモリセルの状態、つまりビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn65 が導通するとノードＶＮ3 は０Ｖになる。従って、フリップフロップＦＦ21がリセットされた後に活性化されると、ノードＶＬ3 が“Ｌ”になるようにフリップフロップＦＦ21によってセンスされる。
【０１５０】
また、ノード／ＶＬ4 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn68 がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn67 が導通するとノードＶＮ4 は０Ｖになる。従って、フリップフロップＦＦ22がリセットされた後に活性化されると、ノードＶＬ4 が“Ｌ”になるようにフリップフロップＦＦ22によってセンスされる。上記のようにして、再書き込みデータ“０”がdata21、data22としてラッチされる。
【０１５１】
“１”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ3 が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn66 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn65 が導通してもノードＶＮ3 の電位は変化しない。従って、メモリセルが“１”書き込み状態に達していない場合には、ノードＶＮ3 は２．５Ｖ以上で、フリップフロップＦＦ21がリセットされた後に活性化されるとノードＶＬ3 が“Ｈ”になるようにフリップフロップＦＦ21によってセンス、ラッチされる。メモリセルが“１”書き込み状態に達している場合には、ノードＶＮ3 は２．５Ｖ以下で、ノードＶＬ3 が“Ｌ”になるようにフリップフロップＦＦ21によってセンス、ラッチされる。
【０１５２】
一方、ノード／ＶＬ4 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn68 がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn67 が導通するとノードＶＮ4 は０Ｖになる。従って、フリップフロップＦＦ22がリセットされた後に活性化されると、ノードＶＬ4 が“Ｌ”になるようにフリップフロップＦＦ22によってセンスされる。
【０１５３】
上記のようにして、メモリセルが“１”書き込み状態に達していない場合には、再書き込みデータ“１”がdata21、data22としてラッチされ、セルが“１”書き込み状態に達している場合には、再書き込みデータ“０”がラッチされ、再書き込みではしきい値は変わらない。
【０１５４】
“２”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ3 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn66 がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn65 が導通するとノードＶＮ3 は０Ｖになる。従って、フリップフロップＦＦ21がリセットされた後に活性化されると、ノード／ＶＬ3 が“Ｌ”になるようにフリップフロップＦＦ21によってセンスされる。
【０１５５】
一方、ノード／ＶＬ4 が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn68 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn67 が導通してもノードＶＮ4 の電位は変化しない。従って、メモリセルが“２”書き込み状態に達していない場合には、ノードＶＮ4 は０．５Ｖ以上で、ノードＶＬ4 が“Ｈ”になるようにフリップフロップＦＦ22によってセンスされる。メモリセルが“２”書き込み状態に達している場合には、ノードＶＮ4 は０．５Ｖ以下で、ノードＶＬ4 が“Ｌ”になるようにフリップフロップＦＦ22によってセンスされる。
【０１５６】
上記のようにして、メモリセルが“２”書き込み状態に達していない場合には、再書き込みデータ“２”がdata21、data22としてラッチされ、セルが“２”書き込み状態に達している場合には、再書き込みデータ“０”がラッチされ、再書き込みではしきい値は変わらない。
【０１５７】
上記のベリファイ読み出し動作によって、“１”書き込み状態になるべきにも拘らず“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み状態になるべきにも拘らず“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われる。
【０１５８】
上記のように書き込み動作とベリファイ読み出し動作を繰り返し行うことによって、個々のメモリセルに対して、書き込み時間が最適化されてデータ書き込みが行われる。
【０１５９】
３値のデータをメモリセルに書き込み、ベリファイ読み出しを行うには、ビット線制御回路内の２つのフリップフロップにラッチされているデータの演算が通常不可欠である。このためには、フリップフロップ間で信号のやりとりが必要で、図６の実施例ではＦＦ11のデータがｎチャネルＭＯＳトランジスタＱn43 に供給され、フリップフロップＦＦ12のデータがｎチャネルＭＯＳトランジスタＱn36 に供給されている。
【０１６０】
しかし、図１０及び図１１の第２実施例のようにビット線の両端に２つのフリップフロップを分離して配置した場合には、両者を結線することが実際上困難である。そこで、図１０及び図１１では、書き込み時にはビット線をデータをやりとりする配線として活用し、フリップフロップＦＦ21のデータをビット線ＢＬを介してｐチャネルＭＯＳトランジスタＱp57 、ｎチャネルＭＯＳトランジスタＱn71 に供給している。ベリファイ読み出しの場合には、データの演算が不要になるように“０”、“１”、”２”に対応するデータの組み合わせを工夫してある。このために２つのフリップフロップ間に余分な配線がなく、簡潔な回路構成である。
【０１６１】
上記のように、図１０及び図１１のビット線制御回路２によって、３値記憶するＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去ができる。しかも、関連技術では、読み出しでは「“０”か、又は“１”及び“２”の一方か」を判定する第１読み出しサイクルと「“２”か、又は“１”及び“０”の一方か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、またベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要としたのに対し、本第２実施例ではいずれもそれぞれ単一のサイクル動作で実行できる特徴があり、短時間でデータの読み出し書き込みを行うことができる。更に、ビット線制御回路２を２つに分け、ビット線の両端に分離して配置しており、Ｓｉ基板上に効率よく配列することができる。
【０１６２】
図１５は、第２実施例のビット線制御回路２を用いた３値記憶式ＥＥＰＲＯＭの全体構成例を示すブロック図である。
【０１６３】
本構成例では、メモリセルアレイ１に対して、アレイの両側に分割して配置された読み出し／書き込み時のビット線を制御するためのビット線制御回路２−１及び２−２と、ワード線電位を制御するためのワード線駆動回路６が設けられる。ビット線制御回路２−１及び２−２は、カラムデコーダ３によって選択される。ビット線制御回路２−１及び２−２は、データ入出力線（Ｉ／Ｏ線）を介して入出力データ変換回路４と書き込み／読み出しデータのやり取りを行う。入出力データ変換回路４は、読み出されたメモリセルの多値情報を外部に出力するため２値情報に変換し、外部から入力された書き込みデータの２値情報をメモリセルの多値情報に変換する。入出力データ変換回路４は、外部とのデータ入出力を制御するデータ入出力バッファ５に接続される。
【０１６４】
図１６は、第２実施例のビット線制御回路２−１及び２−２を用いた３値記憶式ＥＥＰＲＯＭの他の構成例のメモリセルアレイとビット線制御回路部分を示す。
【０１６５】
ＥＥＰＲＯＭが大容量化された場合には、メモリセルアレイを複数のブロックに分割し、複数のブロックの内の一部のブロックのみを同時に動作させるアレイ分割動作が一般的に行われる。この時、第２実施例に示すビット線制御回路２を用いれば、ブロックとブロックの間に図１６に示すようにビット線制御回路２−１及び２−２を交互に配置することができる。
【０１６６】
上記のようにすることにより、例えばセルアレイ１−２が動作する時には、ビット線制御回路２−１Ｂはビット線制御回路２−２Ａとペアとなって動作し、セルアレイ１−３が動作する時には、ビット線制御回路２−１Ｂはビット線制御回路２−２Ｂとペアとなって動作する。ビット線制御回路２−１Ｂはセルアレイ１−２と１−３で共有される。このように、本構成例では分割配置されたビット線制御回路が２つのセルアレイで共有することができ、Ｓｉ基板に集積したときにチップサイズを小さくすることができる。
【０１６７】
上記の第１及び第２実施例では、３値記憶のＮＡＮＤ型ＥＥＰＲＯＭに本発明を適用した実施例を示したが、本発明は３値記憶のみでなく、３値以上の多値記憶のＥＥＰＲＯＭにも適用可能である。以下、本発明を多値記憶のＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の実施例を説明する。
【０１６８】
図１７は、本発明に係わる多値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図である。図１７では、１本のビット線に関する構造のみを示しているが、第１実施例と同様に、実際には各ビット線毎に同様の構成が設けられている。
【０１６９】
電気的書き替えが可能なｎ値を記憶するメモリセル３０は複数個直列接続され、図１及び図２に示すようなＮＡＮＤセルを構成している。
【０１７０】
ビット線３１は複数のＮＡＮＤセルにそれぞれ接続され、前記セルとデータの授受を行う。
【０１７１】
第１センスアンプ３２1 、第２センスアンプ３２2 、…、第（ｎ−１）センスアンプ３２n-1 は、ビット線３１の電位をセンス・増幅する。
【０１７２】
第１データラッチ３３1 、第２データラッチ３３2 、…、第（ｎ−１）データラッチ３３n-1 はメモリセル３０に書き込むデータを保持する。
【０１７３】
第１ベリファイ手段３４1 、第２ベリファイ手段３４2 、…、第（ｎ−１）ベリファイ手段３４n-1 はメモリセル３０にデータの書き込みが正しく行われたか否かをチェックする。
【０１７４】
第１スイッチ３５1 は第１センスアンプ３２1 、第１データラッチ３３1 及び第１ベリファイ手段３４1 とビット線３１との接続を制御する。
【０１７５】
第２スイッチ３５2 は第２センスアンプ３２2 、第２データラッチ３３2 及び第２ベリファイ手段３４2 とビット線３１との接続を制御する。
【０１７６】
第（ｎ−１）スイッチ３５n-1 は第（ｎ−１）センスアンプ３２n-1 、第（ｎ−１）データラッチ３３n-1 及び第（ｎ−１）ベリファイ手段３４n-1 とビット線３１との接続を制御する。
【０１７７】
更に、書き込み制御手段４０は第１、第２、…、第（ｎ−１）データラッチ３３1 、３３2 、…、３３n-1 の内容によってビット線３１に電位を設定する。
【０１７８】
このような構成において、第１、第２、…、第（ｎ−１）スイッチ３５1 、３５2 、…、３５n-1 を導通状態にしてメモリセル３０からビット線３１にデータを取り出した後、第１、第２、…、第（ｎ−１）スイッチ３５1 、３５2 、…、３５n-1 を解放状態にし、第１、第２、…、第（ｎ−１）センスアンプ３２1 、３２2 、…、３２n-1 をほぼ同時に作動してデータセンス・増幅する。センス・増幅されたデータは、カラム選択信号１１５によって第１、第２、第（ｎ−１）トランジスタ３６1 、３６2 、…、３６n-1 が導通し、データ入出力線３７へ送られる。同様に、第１、第２、〜、第（ｎ−１）ベリファイ手段３４1 、３４2 、…、３４n-1 もほぼ同時に作動して書き込みデータのベリファイを行う。
【０１７９】
第３実施例の構成をより具体的に説明する。以下の説明においては、３値以上の多値記憶として４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭを例にとって説明する。
【０１８０】
図１８は、第３実施例に係わる４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制御回路２を示す。ＮＡＮＤセルの一端はビット線ＢＬに接続され、他端は共通ソース線ＶＳと接続される。選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 は、複数個のＮＡＮＤセルで共有され、１本の制御ゲートを共有するメモリセルＭはページを構成する。メモリセルはそのしきい値Ｖt で、“０”、“１”、“２”、“３”データを記憶することは図４と同様である。また、メモリセルアレイ１はｐウェル（図示しない）上に形成されている。
【０１８１】
ｎチャネルＭＯＳトランジスタＱn111〜Ｑn113とｐチャネルＭＯＳトランジスタＱp111〜Ｑp113とで構成されるフリップフロップＦＦ111 、ｎチャネルＭＯＳトランジスタＱn121〜Ｑn123とｐチャネルＭＯＳトランジスタＱp121〜Ｑp123とで構成されるフリップフロップＦＦ112 、ｎチャネルＭＯＳトランジスタＱn131〜Ｑn133とｐチャネルＭＯＳトランジスタＱp131〜Ｑp133とで構成されるフリップフロップＦＦ113 は、書き込み／読み出しデータをラッチする。また、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 は、センスアンプとしても動作する。
【０１８２】
ｎチャネルＭＯＳトランジスタＱn116、Ｑn117、Ｑn126、Ｑn127、Ｑn136、Ｑn137は、信号Ｒが“Ｈ”になるとフリップフロップＦＦ111 とノードＶＮ11、／ＶＮ11、ＦＦ112 とノードＶＮ12、／ＶＮ12、ＦＦ113 とノードＶＮ13、／ＶＮ13をそれぞれ接続する。
【０１８３】
ｎチャネルＭＯＳトランジスタＱn115、Ｑn125、Ｑn135は、信号ＬＴによりノード／ＶＮ11を参照電圧Ｖref1、ノード／ＶＮ12を参照電圧Ｖref2、ノード／ＶＮ13を参照電圧Ｖref3にそれぞれ接続する。
【０１８４】
ｎチャネルＭＯＳトランジスタＱn114、Ｑn124、Ｑn134は信号ＬＴによりノードＶＮ11、ＶＮ12、ＶＮ13をＢＬに接続する。
【０１８５】
ｎチャネルＭＯＳトランジスタＱn118、Ｑn119、Ｑn128、Ｑn129、Ｑn138、Ｑn139はベリファイ読み出し時にノードＶＮ11、ＶＮ12、ＶＮ13を、それぞれフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされているデータに応じて、接地電位にする。
【０１８６】
ｎチャネルＭＯＳトランジスタＱn141〜Ｑn146、ｐチャネルＭＯＳトランジスタＱp141〜Ｑp146は書き込み時に、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされているデータに応じて、電圧Ｖpp0 、Ｖpp1 、Ｖpp2 、Ｖpp3 を選択的にビット線ＢＬに転送する。ｎチャネルＭＯＳトランジスタＱn147は信号ＲＳＴが“Ｈ”になることによりビット線ＢＬを０Ｖにリセットする。ｎチャネルＭＯＳトランジスタＱn151〜Ｑn156は信号ＣＳＬが“Ｈ”になることによりフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 をデータ入出力線ＩＯ1 及び／ＩＯ1 、ＩＯ2 及び／ＩＯ2 、ＩＯ3 及び／ＩＯ3 、にそれぞれ接続する。
【０１８７】
上記のように構成されたＥＥＰＲＯＭの動作を図１９〜図２１を参照して説明する。図１９は読み出し動作のタイミング、図２０は書き込み動作のタイミング、図２１はベリファイ読み出し動作のタイミングを示す。以下の説明では、いずれも制御ゲートＣＧ2 が選択された場合を示す。
【０１８８】
読み出し動作を図１９を参照して説明する。
【０１８９】
読み出しに先立ってビット線制御回路２全体がリセットされる。信号／ＳＡＰが“Ｈ”、ＳＡＮが“Ｌ”となり、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 が非活性化される。続いて、信号ＲＳＴが“Ｈ”になることによりビット線ＢＬは０Ｖにリセットされる。この時、信号ＬＴとＲも“Ｈ”でノードＶＬ11、ＶＮ11、ＶＬ12、ＶＮ12、ＶＬ13、ＶＮ13がビット線と接続されておりこれらのノードも０Ｖになる。一方、ノード／ＶＬ11、／ＶＮ11は参照電圧Ｖref1（読み出しの時は例えば５Ｖ）に接続され、５Ｖに充電される。同様に、ノード／ＶＬ12、／ＶＮ12は参照電圧Ｖref2（読み出しの時は例えば３Ｖ）に接続され、３Ｖに、ノード／ＶＬ13、／ＶＮ13は参照電圧Ｖref3（読み出しの時は例えば１Ｖ）に接続され、１Ｖに充電される。
【０１９０】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 は４Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが充電される。
【０１９１】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが“Ｌ”になることによりセルのデータに従ったビット線ＢＬの電位がノードＶＮ11、ＶＮ12、ＶＮ13に取り込まれる。
【０１９２】
この後、フリップフロップ活性化信号／ＳＡＰ、ＳＡＮがそれぞれ“Ｌ”、“Ｈ”になることにより、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 が活性化され、ビット線ＢＬの電位がセンスされる。セルのデータが“０”の場合にはビット線ＢＬの電位は５．５Ｖ〜６Ｖであるので、ノードＶＬ11＝“Ｈ”、／ＶＬ11＝“Ｌ”、ＶＬ12＝“Ｈ”、／ＶＬ12＝“Ｌ”、ＶＬ13＝“Ｈ”、／ＶＬ13＝“Ｌ”が、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセンスされラッチされる。
【０１９３】
データが“１”の場合にはビット線ＢＬの電位は３．５Ｖ〜４．５Ｖであるので、ノードＶＬ11＝“Ｌ”、／ＶＬ11＝“Ｈ”、ＶＬ12＝“Ｈ”、／ＶＬ12＝“Ｌ”、ＶＬ13＝“Ｈ”、／ＶＬ13＝“Ｌ”のデータがフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセンス、ラッチされる。データが“２”の場合はビット線ＢＬの電位は１．５Ｖ〜２．５Ｖで、ノードＶＬ11＝“Ｌ”、／ＶＬ11＝“Ｈ”、ＶＬ12＝“Ｌ”、／ＶＬ12＝“Ｈ”、ＶＬ13＝“Ｈ”、／ＶＬ13＝“Ｌ”のデータがフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセンス、ラッチされる。データが“３”の場合はビット線ＢＬの電位は０Ｖ〜０．５Ｖで、ノードＶＬ11＝“Ｌ”、／ＶＬ11＝“Ｈ”、ＶＬ12＝“Ｌ”、／ＶＬ12＝“Ｈ”、ＶＬ13＝“Ｌ”、／ＶＬ13＝“Ｈ”のデータがフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセンス、ラッチされる。
【０１９４】
上記のようにしてフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされたデータを信号ＣＳＬを“Ｈ”にしてデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 、ＩＯ3 、／ＩＯ3 に送出することにより読み出しが行われる。
【０１９５】
上記のように単一の読み出しサイクルによって、メモリセルに書き込まれた４値のデータを読み出すことができる。
【０１９６】
書き込み動作を図２０を参照して説明する。
【０１９７】
データ書き込みに先立ってメモリセルのデータは消去され、メモリセルのしきい値Ｖt は−１．５Ｖ以下である。消去はｐウェル、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 を２０Ｖに、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとして電荷蓄積層から電子を放出することにより行われる。
【０１９８】
書き込みデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 、ＩＯ3 、／ＩＯ3 から入力されフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされる。
【０１９９】
０”書き込みの場合はフリップフロップＦＦ111 ではノードＶＬ11は“Ｌ”、／ＶＬ11は“Ｈ”のデータが、フリップフロップＦＦ112 ではノードＶＬ12は“Ｌ”、／ＶＬ12は“Ｈ”のデータが、フリップフロップＦＦ113 ではノードＶＬ13は“Ｌ”、／ＶＬ13は“Ｈ”のデータがそれぞれラッチされる。
【０２００】
“１”書き込みの場合は、ノードＶＬ11は“Ｈ”、／ＶＬ11は“Ｌ”のデータが、ノードＶＬ12は“Ｌ”、／ＶＬ12は“Ｈ”のデータが、ノードＶＬ13は“Ｌ”、／ＶＬ13は“Ｈ”のデータが、“２”書き込みの場合はノードＶＬ11は“Ｌ”、／ＶＬ11は“Ｈ”のデータが、ノードＶＬ12は“Ｈ”、／ＶＬ12は“Ｌ”のデータが、ノードＶＬ13は“Ｌ”、／ＶＬ13は“Ｈ”のデータが、“３”書き込みの場合はノードＶＬ11は“Ｌ”、／ＶＬ11は“Ｈ”のデータが、ノードＶＬ12は“Ｌ”、／ＶＬ12は“Ｈ”のデータが、ノードＶＬ13は“Ｈ”、／ＶＬ13は“Ｌ”のデータが、それぞれラッチされる。
【０２０１】
書き込み動作では、まず信号ＲＳＴが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn147が導通し、ビット線ＢＬが０Ｖにリセットされる。この時、信号ＬＴ、Ｒは“Ｌ”でフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 とビット線ＢＬ、参照電圧Ｖref1、Ｖref2、Ｖref3は分離されている。次に、信号Ｗが“Ｈ”になる。
【０２０２】
“０”書き込みの場合は、ノードＶＬ11、ＶＬ12、ＶＬ13に“Ｌ”のデータがラッチされ、信号／Ｗが“Ｌ”であるので、ｐチャネルＭＯＳトランジスタＱp141、Ｑp142、Ｑp143、Ｑp144が導通し、ビット線ＢＬは電圧Ｖpp0H（８Ｖ）に充電される。“１”書き込みの場合は、ノードＶＬ11が“Ｈ”、信号Ｗが“Ｈ”であるので、ｎチャネルＭＯＳトランジスタＱn141、Ｑn142が導通しビット線ＢＬには電圧Ｖpp1 （２Ｖ）が印加される。“２”書き込みの場合は、ノードＶＬ12が“Ｈ”であるので、ｎチャネルＭＯＳトランジスタＱｎ143、Ｑn144が導通しビット線ＢＬは電圧Ｖpp2 （１Ｖ）が印加される。“３”書き込みの場合は、ノードＶＬ13が“Ｈ”、ｎチャネルＭＯＳトランジスタＱｎ145、Ｑn146が導通しビット線ＢＬは電圧Ｖpp3 （０Ｖ）が印加される。この時、選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜ＣＧ8 がＶccになる。選択ゲートＳＧ2 は書き込み動作中０Ｖである。
【０２０３】
続いて、選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 が１０Ｖとなり、ビット線の電位がメモリセルのドレインに転送される。この後、選択された制御ゲートＣＧ2 が２０Ｖとされ、選択されたメモリセルに書き込みが行われる。
【０２０４】
“１”、“２”及び“３”書き込みのいずれかの場合は、ビット線ＢＬと制御ゲートＣＧ2 の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。メモリセルのドレイン電圧は、“１”、“２”、“３”書き込みの場合それぞれ２Ｖ、１Ｖ、０Ｖであるので、制御ゲートＣＧ2 との電位差は“１”書き込み＜“２”書き込み＜“３”書き込みの順で大きくなるから、メモリセルの電荷蓄積層に注入される電荷量（言い換えればしきい値の上昇）は、この順で大きくなり、データに対応した書き込みが行われる。“０”書き込み時は、メモリセルのドレイン電圧は８Ｖで制御ゲートとの電位差が小さく、電子の注入が抑制されたメモリセルのしきい値は変わらない。
【０２０５】
書き込み動作後にベリファイ読み出しを行う。ベリファイ読み出しを図２１を参照して説明する。
【０２０６】
ベリファイ読み出しは、メモリセルの書き込み状態を確認し、全てのセルに充分な書き込みがされていれば書き込み動作を終了し、書き込み不足のメモリセルがあれば不足のセルにのみ追加書き込みを行うためのデータを作る。フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にデータをラッチしたままセルの読み出しを行い、ラッチされたデータとビット線ＢＬ上の読み出されたデータから次に書き込む新しいデータを作成して、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチする。
【０２０７】
ベリファイ読み出しに先立って信号ＲＳＴ、ＬＴが“Ｈ”になることにより、ビット線ＢＬとノードＶＮ11、ＶＮ12、ＶＮ13は０Ｖにリセットされる。ノード／ＶＮ11、／ＶＮ12、／ＶＮ13は、それぞれ参照電圧Ｖref1、Ｖref2、Ｖref3に接続される。参照電圧Ｖref1、Ｖref2、Ｖref3の電圧は、読み出し時の５Ｖ、３Ｖ、１Ｖに対応して、それぞれ４．５Ｖ、２．５Ｖ、０．５Ｖと０．５Ｖの書き込みしきい値マージンを確保するために低く設定する。この時、信号Ｒは“Ｌ”でビット線ＢＬはノードＶＬ11、ＶＬ12、ＶＬ13から切り離されている。同様にノード／ＶＬ11、／ＶＬ12、／ＶＬ13も参照電圧Ｖref1、Ｖref2、Ｖref3から切り離されており、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 はデータをラッチするよう活性化されたままである。
【０２０８】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 は４Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが所定の電位に充電される。
【０２０９】
０．５Ｖの書き込みしきい値マージンを確保するために、参照電圧Ｖref1、Ｖref2、Ｖref3を読み出し時に比べ０．５Ｖ低く設定したが、参照電圧Ｖref1、Ｖref2、Ｖref3を読み出し時と同様５Ｖ、３Ｖ、１Ｖとして、代わりに選択された制御ゲートＣＧ2 の電圧を４．５Ｖと高くしても同様の効果が得られる。
【０２１０】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いて信号ＬＴが“Ｌ”になることにより、セルのデータに応じたビット線ＢＬの電位がノードＶＮ11、ＶＮ12、ＶＮ13に取り込まれる。
【０２１１】
その後、信号ＶＥが“Ｈ”となり、ノードＶＮ11、ＶＮ12、ＶＮ13の電位が、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされたデータによりモディファイされる。その後に、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 は非活性化され、リセットされる。続いて信号Ｒが“Ｈ”となり、ノードＶＮ11、／ＶＮ11、ＶＮ12、／ＶＮ12、ＶＮ13、／ＶＮ13の電位がそれぞれノードＶＬ11、／ＶＬ11、ＶＬ12、／ＶＬ12、ＶＬ13、／ＶＬ13に転送され、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 が再び活性化されて、新たなデータがフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 によってセンス、ラッチされる。
【０２１２】
“０”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ11、／ＶＬ12、／ＶＬ13が“Ｈ”であり、ｎチャネルＭＯＳトランジスタＱn119、Ｑn129、Ｑn139がＯＮであるので、メモリセルの状態（すなわちビット線ＢＬの電位）によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn118、Ｑn128、Ｑn138が導通すると、ノードＶＮ11、ＶＮ12、ＶＮ13は０Ｖになる。従って、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 がリセットされた後に活性化されると、ノードＶＬ11、ＶＬ12、ＶＬ13が“Ｌ”になるようにビット線電位がフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 によってセンスされ、再書き込みデータ“０”が新たなデータとしてフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされる。
【０２１３】
“１”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ11が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn119はＯＦＦで、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn118が導通してもノードＶＮ11の電位は変化しない。従って、メモリセルが“１”書き込み状態に達していない場合には、ノードＶＮ11は４．５Ｖ以上で、フリップフロップＦＦ111 がリセットされた後に活性化されると、ノードＶＬ11が“Ｈ”になるようにフリップフロップＦＦ111 によってセンス、ラッチされる。メモリセルが“１”書き込み状態に達している場合には、ノードＶＮ11は４．５Ｖ以下で、ノードＶＬ11が“Ｌ”になるようにフリップフロップＦＦ111 によってセンス、ラッチされる。
【０２１４】
一方、ノード／ＶＬ12、／ＶＬ13が“Ｈ”でｎチャネルＭＯＳトランジスタＱn129、Ｑn139がＯＮであるので、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn128、Ｑn138が導通すると、ノードＶＮ12、ＶＮ13は、ビット線ＢＬの電位によらず、０Ｖになる。従って、フリップフロップＦＦ112 、ＦＦ113 がリセットされた後に活性化されると、ノードＶＬ12、ＶＬ13が“Ｌ”になるように、フリップフロップＦＦ112 、ＦＦ113 によってセンスされる。
【０２１５】
上記のようにして、メモリセルが“１”書き込み状態に達していない場合には、再書き込みデータ“１”が再度データとしてとしてラッチされ、セルが“１”書き込み状態に達している場合には、再書き込みデータ“０”が新たなデータとしてラッチされ、再書き込みではしきい値は変わらない。
【０２１６】
“２”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ11が“Ｈ”であり、ｎチャネルＭＯＳトランジスタＱn119はＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn118が導通すると、ノードＶＮ11は０Ｖになる。従って、フリップフロップＦＦ111 がリセットされた後に活性化されると、ノードＶＬ11が“Ｌ”になるようにフリップフロップＦＦ111 によってセンスされる。
【０２１７】
一方、ノード／ＶＬ12は、“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn129はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn128が導通してもノードＶＮ12の電位は変化しない。メモリセルが“２”書き込み状態に達していない場合には、ノードＶＮ12は２．５Ｖ以上で、ノードＶＬ12が“Ｈ”になるようにフリップフロップＦＦ112 によってセンスされる。メモリセルが“２”書き込み状態に達している場合には、ノードＶＮ12は２．５Ｖ以下で、ノードＶＬ12が“Ｌ”になるようにフリップフロップＦＦ112 によってセンスされる。
【０２１８】
また、ノード／ＶＬ13が“Ｈ”で、ｎチャネルＭＯＳトランジスタＱn139がＯＮであるので、メモリセルの状態、つまりビット線ＢＬの状態によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn138が導通すると、ＶＮ13は０Ｖとになる。従って、フリップフロップＦＦ113 がリセットされた後に活性化されると、ノードＶＬ13が“Ｌ”になるようにフリップフロップＦＦ113 によってセンスされる。
【０２１９】
上記のようにして、メモリセルが“２”書き込み状態に達していない場合には、再書込みデータ“２”が再度データとしてラッチされ、セルが“２”書き込み状態に達している場合には、再書込みデータ“０”が新たなデータとしてラッチされ、再書込みではしきい値は変わらない。
【０２２０】
“３”書き込み後のベリファイ読み出し動作では、ノード／ＶＬ11、／ＶＬ12が“Ｈ”でｎチャネルＭＯＳトランジスタＱn119、Ｑn129がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn118、Ｑn128が導通すると、ノードＶＮ11、ＶＮ12は０Ｖになる。従って、フリップフロップＦＦ111 、ＦＦ112 がリセットされた後に活性化されると、ノードＶＬ11、ＶＬ12が“Ｌ”になるようにフリップフロップＦＦ111 、ＦＦ112 によってセンスされる。
【０２２１】
一方、ノード／ＶＬ13は、“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn139はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn138が導通してもノードＶＮ13の電位は変化しない。メモリセルが“３”書き込み状態に達していない場合には、ノードＶＮ13は０．５Ｖ以上で、フリップフロップＦＦ113 がリセットされた後に活性化されるとノードＶＬ13が“Ｈ”になるようにフリップフロップＦＦ113 によってセンス、ラッチされる。メモリセルが“３”書き込み状態に達している場合には、ノードＶＮ13は０．５Ｖ以下で、ノードＶＬ13が“Ｌ”になるようにフリップフロップＦＦ113 によってセンス、ラッチされる。
【０２２２】
上記のようにして、メモリセルが“３”書き込み状態に達していない場合には、再書込みデータ“３”が再度データとしてラッチされる、セルが“３”書き込み状態に達している場合には、再書込みデータ“０”が新たなデータとしてラッチされ、再書込みではしきい値は変わらない。
【０２２３】
このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが表３のように設定される。表３から分かるように、“１”書き込み状態になるべきにも拘らず“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み状態になるべきにも拘らず“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われ、“３”書き込み状態になるべきにも拘らず“３”書き込み不足のメモリセルにのみ再度“３”書き込みが行われる。
【０２２４】
【表３】

【０２２５】
上記のように書き込み動作とベリファイ読み出し動作を繰り返し行うことによって、個々のメモリセルに対して、書き込み時間が最適化されてデータ書き込みが行われる。
【０２２６】
このように第３実施例によれば、図１８のビット線制御回路２によって、４値記憶するＥＥＰＲＯＭのメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去ができる。しかも、関連技術の３値記憶ＥＥＰＲＯＭでは、読み出しでは、「“０”か、“１”又は“２”か」を判定する第１読み出しサイクルと、「“２”か、“１”又は“０”か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、また、ベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要としたのに対し、第３実施例では更に、データの弁別が複雑な４値記憶ＥＥＰＲＯＭであるが、いずれもそれぞれ単一のサイクル動作で実行できる特徴があり、短時間でデータの読み出し、書き込みを行うことができる。
【０２２７】
図２２は、本発明の第４実施例に係るｎ値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図である。
【０２２８】
図１７、図１８では、センスアンプ、データラッチ、ベリファイ手段、スイッチ、書き込み制御手段からなるビット線制御回路２を各ビット線毎に設けていた。これは、同時に多数のセルのデータを読み書きすることが可能になるが、ビット線制御回路がチップに占める面積が大きくなる欠点がある。
【０２２９】
図２２では、Ｋ本のビット線に対して１つのビット線制御回路を設けている。Ｋ本のビット線の中から１本のビット線を、カラム選択信号１１５により選択的にビット線制御回路２に接続する。これにより、ビット線制御回路がチップに占める面積を大きくすることなしに多値記憶ＥＥＰＲＯＭを実現することができる。図１８と同様なビット線制御回路を用いることにより、４値記憶するＥＥＰＲＯＭのメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去をそれぞれ単一のサイクル動作で実行できる。
【０２３０】
上記の第４実施例での４値データの表記例を表４に示す。
【０２３１】
【表４】

【０２３２】
メモリセルに記憶する４値データ“０”、“１”、“２”、“３”を、チップ外部とのやり取りは２つの２値信号Ｄi 、Ｄj で表し、チップ内部では３つの２値信号ＩＯ1 、ＩＯ2 、ＩＯ3 で表す。内部データＩＯ1 、ＩＯ2 、ＩＯ3 は読み出し時と書き込み時で異なった値をとる。
【０２３３】
外部データＤi 、Ｄj と内部データＩＯ1 、ＩＯ2 、ＩＯ3 は図２７の入出力データ変更回路４で相互変換される。図２３に入出力データ変換回路の回路例を示す。図２３（ａ）は、メモリセルから読み出した内部データＩＯ1 、ＩＯ2 、ＩＯ3 を外部データＤi 、Ｄj に変換する回路である。図２３（ｂ）は外部から入力されたＤi 、Ｄj をメモリセルへ書き込むためのＩＯ1 、ＩＯ2 、ＩＯ3 の変換する回路である。
【０２３４】
上記の実施例では多値記憶の例として４値記憶を例に本発明を説明してきたが、ｎの値を更に大きくしても本発明は有効である。表５にｎ＝８とした８記憶の場合のセルデータ、外部データ、内部データの対応例を示す。各データを表５の見られる規則で対応させることにより、いかなるｎの値にも本発明を適用できる。
【０２３５】
書き込み時、内部データは、セルの書き込み時にしきい値を変化させないデータ“０”の時が全ての信号（ＩＯ1 〜ＩＯ7 ）が“Ｌ”であるのに対し、、それ以外のデータの時には、７個ある信号（ＩＯ1 〜ＩＯ7 ）のうち互いに異なる１個のみが“Ｈ”となるデータを当てている、すなわち、データ“１”〜“７”は、データ“０”に対して、ハミング距離が１である。これにより、書き込みベリファイ時に、データが、“１”〜“７”のいずれであっても、書き込み状態に達したと判定した場合に、“Ｈ”であった信号１個を“Ｌ”と変えるだけで、データ“０”に容易に変更できる。例えば、データ“３”から“２”、“１”を経ることなく、間違いなく“０”に変えることができ、安定なベリファイ動作を行うことが可能となる。
【０２３６】
【表５】

【０２３７】
本発明は上記の各実施例に限定されるものではない。これまでＮＡＮＤセル型ＥＥＰＲＯＭを例にとり本発明を説明してきたが、図２４に示すセルを用いた３値記憶のＮＯＲセル型ＥＥＰＲＯＭでも本発明は有効である。図２４（ａ）はＮＯＲセルの構成、図２４（ｂ）は各部の電圧波形を示す。
【０２３８】
３値記憶のＮＯＲセル型ＥＥＰＲＯＭでは、３値に対応するセルのしきい値は、例えば“０”書き込みセルが５．５Ｖ〜６．５Ｖ、“１”書き込みセルが３．５Ｖ〜４．５Ｖ、“２”書き込みセルが１．５Ｖ〜２．５Ｖとすればよい。また、各動作におけるメモリセルアレイ各部の電位は下記の表６に示すようにすればよい。
【０２３９】
【表６】

【０２４０】
この条件で読み出しを行うと、ワード線の電圧が６Ｖであるので、ビット線には“０”セルの場合には０Ｖ〜０．５Ｖ、“１”セルの場合は１．５Ｖ〜２．５Ｖ、“２”セルの場合は３．５Ｖ〜４．５Ｖの電圧が出力される。
【０２４１】
ＮＯＲセル型では３値に対応するセルのしきい値の大小関係がＮＡＮＤセル型と逆であるので、ベリファイ読み出し時の参照電圧ＶＲＦ１、ＶＲＦ２は、０．５Ｖの書き込みしきい値マージンを確保するために読み出し時に比べ０．５Ｖ高く設定するとよい。また、ＶＲＦ１、ＶＲＦ２を読み出し時と同様３Ｖ、１Ｖとして、代わりに選択されたワード線ＷＬの電圧を５．５Ｖと低くしても同様の効果が得られる。
【０２４２】
４値以上の多値記憶のＮＯＲ型ＥＥＰＲＯＭにも本発明は適用可能であって、ＮＯＲセルの構成及び各部の電圧波形は、図２４に示す３値記憶のＮＯＲ型ＥＥＰＲＯＭとほぼ同様である。
【０２４３】
４値記憶のＮＯＲ型ＥＥＰＲＯＭでは、４値に対応するセルのしきい値は、例えば“０”書き込みセルが６．５Ｖ〜７．５Ｖ、“１”書き込みセルが４．５Ｖ〜５．５Ｖ、“２”書き込みがセルが２．５Ｖ〜３．５Ｖ、“３”書き込みセルが０．５Ｖ〜１．５Ｖとすれば良い。また各動作におけるメモリセルアレイ各部の電位は表７に示すようにすれば良い。
【０２４４】
【表７】

【０２４５】
この条件で読み出しを行うと、ワード線の電圧が７Ｖであるので、ビット線には“０”セルの場合には０Ｖ〜０．５Ｖ、“１”セルの場合には１．５Ｖ〜２．５Ｖ、“２”セルの場合には３．５Ｖ〜４．５Ｖ、“１”セルの場合には５．５Ｖ〜６Ｖの電圧が出力される。
【０２４６】
３値記憶の場合と同様に、ＮＯＲ型では、４値に対応するセルのしきい値の大小関係がＮＡＮＤ型と逆であるので、ベリファイ読み出し時の参照電圧Ｖref1、Ｖref2、Ｖref3は０．５Ｖの書き込みしきい値マージンを確保するために読み出し時に比べ、０．５Ｖ高く設定すると良い。また、参照電圧Ｖref1、Ｖref2、Ｖref3を読み出し時と同様に５Ｖ、３Ｖ、１Ｖとして、代わりに選択されたワード線ＷＬの電圧を６．５Ｖと低くしても同様の効果が得られる。
【０２４７】
また、高密度化を目的として、近年次に示すようなＮＯＲ型セルの改良型セルも開発されている。その１つはＤＩＮＯＲ型セルであり、他の１つはＡＮＤ型セルである。
【０２４８】
図２５（ａ）及び図２５（ｂ）にそれぞれ、ＤＩＮＯＲ型セルの構成及び各部の電圧波形を示す。また、図２６（ａ）及び図２６（ｂ）にそれぞれ、ＡＮＤ型セルの構成及び各部の電圧波形を示す。
【０２４９】
上記のＤＩＮＯＲ型セル及びＡＮＤ型セルも、グローバルビット線に対して複数のセルが接続されたメモリセルユニットの端部が接続され、ビット線コンタクトを少なくして高密度化を図っている点はＮＡＮＤ型セルと同様である。これらのＤＩＮＯＲ型セル及びＡＮＤ型セルがＮＡＮＤ型セルと異なっている点は、ＮＡＮＤ型セルはメモリセルがビット線に対して直列接続されているのに対し、ＤＩＮＯＲ型セル及びＡＮＤ型セルはビット線に対してメモリセルが並列接続されている点である。
【０２５０】
しかし、上記のＤＩＮＯＲ型ＥＥＰＲＯＭ又はＡＮＤ型ＥＥＰＲＯＭを本発明に適用した場合でも、上記のＮＯＲ型ＥＥＰＲＯＭと同様の効果が得られる。
【０２５１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０２５２】
本発明は、上記実施例に限定されるものではなく、本発明の要旨を変更しない範囲で種々変形して実施できるのは勿論である。
【０２５３】
【発明の効果】
本発明によれば次のような効果が得られる。
【０２５４】
上記構成の本発明によれば、多値記憶するＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去を行うことができる。これに加えて本発明では、複数のスイッチの開閉動作により、読み出しやベリファイ読み出しに際して、単一のサイクル動作でこれらを実行することができ、短時間でデータの読み出し書き込みを行うことが可能になる。
【０２５５】
上記の例で示した３値記憶のＥＥＰＲＯＭでは、読み出しでは「“０”か、又は“１”及び“２”の一方か」を判定する第１読み出しサイクルと「“２”か、又は“１”及び“０”の一方か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、ベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要とする。これに対し本発明は、いずれも単一のサイクル動作でこれらを実行することができるので、短時間でデータの読み出し書き込みを行うことが可能になる。
【図面の簡単な説明】
【図１】 ＮＡＮＤセルアレイの構成を示す等価回路図。
【図２】 ＮＡＮＤセルの読み出し動作を説明するための模式図。
【図３】 メモリセルのしきい値と読み出し時のビット線出力電圧の関係を示す模式図。
【図４】 メモリセルのしきい値と読み出し時のビット線出力電圧の関係を示す模式図。
【図５】 第１実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図。
【図６】 第１実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路構成図。
【図７】 第１実施例における読み出し動作を示すタイミング図。
【図８】 第１実施例における書き込み動作を示すタイミング図。
【図９】 第１実施例におけるベリファイ読み出し動作を示すタイミング図。
【図１０】 第２実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路の一部を示す構成図。
【図１１】 第２実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路の他の一部を示す構成図。
【図１２】 第２実施例における読み出し動作を示すタイミング図。
【図１３】 第２実施例における書き込み動作を示すタイミング図。
【図１４】 第２実施例におけるベリファイ読み出し動作を示すタイミング図。
【図１５】 第２実施例のビット線制御回路を用いたＥＥＰＲＯＭの構成例を示すブロック図。
【図１６】 第２実施例のビット線制御回路を用いたＥＥＰＲＯＭの他の構成例を示すブロック図。
【図１７】 第３実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図。
【図１８】 第３実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路構成図。
【図１９】 第３実施例における読み出し動作を示すタイミング図。
【図２０】 第３実施例における書き込み動作を示すタイミング図。
【図２１】 第３実施例におけるベリファイ読み出し動作を示すタイミング図。
【図２２】 第４実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路構成図。
【図２３】 第４実施例における入出力データ変換回路の一例を示す図。
【図２４】 ＮＯＲセルアレイの基本構成と読み出し動作を説明するための模式図。
【図２５】 ＤＩＮＯＲ型セルの構成及び各部の電圧波形を示す図。
【図２６】 ＡＮＤ型セルの構成及び各部の電圧波形を示す図。
【図２７】 ＥＥＰＲＯＭの構成の１例を示すブロック図。
【図２８】 図２７のメモリセルアレイとビット線制御回路を具体的に示す回路構成図。
【図２９】 図２８における読み出し動作を示すタイミング図。
【図３０】 図２８における書き込み動作を示すタイミング図。
【図３１】 図２８におけるベリファイ読み出し動作を示すタイミング図。
【符号の説明】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…入出力データ変換回路、５…データ入出力バッファ、６…ワード線駆動回路、３１…ビット線、３２…センスアンプ、３３…データラッチ、３４…ベリファイ手段、３５…スイッチ、３６…トランジスタ、３７…データ入出力線、４０…書き込み制御手段、ＢＬ…ビット線、Ｓ1、Ｓ2…選択トランジスタ、Ｍ1〜Ｍ8…メモリセル、ＳＧ1、ＳＧ2…選択ゲート、ＣＧ1〜ＣＧ8…制御ゲート、ＶＳ…ソース線、ＦＦ…フリップフロップ、Ｑp…ｐチャネルＭＯＳトランジスタ、Ｑn…ｎチャネルＭＯＳトランジスタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electrically rewritable nonvolatile semiconductor memory device (EEPROM), and more particularly to an EEPROM that performs multi-value storage in which more than one bit of information is stored in one memory cell.
[0002]
[Prior art]
As one type of EEPROM, a NAND cell type EEPROM capable of high integration is known. NAND cells are connected in series such that a plurality of memory cells share their source and drain, and one end of the NAND cell is connected to a bit line. A memory cell usually has a structure in which a floating gate (charge storage layer) and a control gate are stacked. The memory cell array is integrated in a p-type substrate (or a p-type well formed in an n-type substrate). The drain side of the NAND cell is connected to the bit line via one selection transistor, and the source side is connected to the common source line via the other selection transistor. The control gate of the memory cell is connected to a word line continuously arranged in the row direction.
[0003]
The operation of the NAND cell type EEPROM is as follows.
[0004]
Data is written in order from the memory cell farthest from the bit line. For data writing, the control gate of the memory cell on which the high voltage Vpp (about 20V) is selected, the control gate of the memory cell on the bit line side and the selection from the memory cell on which the intermediate voltage Vppm (= about 10V) is selected This is done by applying 0V or an intermediate voltage Vm (= about 8V) to the gate according to the data to be written.
[0005]
Specifically, when 0 V is applied to the bit line, the potential is transferred to the drain of the selected memory cell, and electrons are injected from the drain, source, and channel into the charge stack. As a result, the threshold value of the selected memory cell is shifted in the positive direction from the initial negative value. This state is, for example, “1”. When the intermediate voltage Vm is applied to the bit line, electron injection does not occur effectively, so the threshold value remains unchanged and remains negative. This state is set to “0”. Data writing is performed simultaneously on the memory cells sharing the control gate.
[0006]
Data erasure is performed simultaneously on all the memory cells in the NAND cell.
[0007]
Specifically, all control gates are set to 0V, and p-type wells are set to 20V. At this time, the selection gate, the bit line, and the source line also become 20V. As a result, electrons in the charge storage layer are emitted to the p-type well, the threshold value is shifted in the negative direction, and all the memory cells are in the state “0”.
[0008]
For data reading, the control gate of the selected memory cell is set to 0V, and the control gates and select gates of the other memory cells are set to the power supply potential Vcc (hereinafter simply referred to as Vcc), and current flows in the selected memory cell ( This is performed by detecting whether the state is “0”) or not (state “1”).
[0009]
Due to restrictions on the read operation, the threshold value after writing “1” must be controlled between 0 V and Vcc. For this reason, the write verify is performed, the memory cell insufficiently written “1” is detected, and the rewrite data is set so that only the memory cell insufficiently written “1” is rewritten (bit-by-bit verification). A memory cell in which “1” is insufficiently written is detected by reading the selected control gate at 0.5 V (verify voltage) (verify read).
[0010]
In this case, since the threshold value of the memory cell has a margin with respect to 0V, if it is not 0.5V or more, a current flows in the selected memory cell, and it is detected that “1” writing is insufficient. Since a current flows in the memory cell in the “0” write state, a circuit called a verify circuit that compensates the current flowing through the memory cell is provided so that the memory cell is not mistaken for a “1” write shortage. This verify circuit executes write verify at high speed.
[0011]
As described above, by writing data while repeating the write operation and write verify, the write time is optimized for each memory cell, and the threshold value after writing “1” is between 0 V and Vcc. Be controlled.
[0012]
In the above NAND cell type EEPROM, for example, a so-called multi-value storage cell is proposed in which the number of states after writing is “0”, “1”, “2”,..., “N”. In the ternary memory cell (when n = 3), for example, the threshold value is negative in the “0” write state and the threshold value is 0 V to Vcc / 2 in the “1” write state, respectively. In the “2” write state, the threshold value is Vcc / 2 to Vcc.
[0013]
FIG. 27 shows a configuration example of a ternary storage NAND cell type EEPROM proposed by the inventors of the present invention.
[0014]
The ternary NAND-type EEPROM has a bit line control circuit 2 that controls the bit lines of the memory cell arrays 1a and 1b and a word line drive circuit 6 that controls the word line potentials of the memory cell arrays 1a and 1b at the time of reading / writing. .
[0015]
The bit line control circuit 2 selects a predetermined bit line based on the column decoder 3. Further, the bit line control circuit 2 exchanges write / read data with the input / output data conversion circuit 4 via the data input / output line (I / O line).
[0016]
The input / output data conversion circuit 4 converts the read multi-value information of the memory cell into binary information for output to the outside, and converts the binary information of the write data input from the outside into the multi-value information of the memory cell. Convert to The input / output data conversion circuit 4 is connected to a data input / output buffer 5 that controls data input / output with the outside.
[0017]
FIG. 28 shows the memory cell arrays 1a and 1b and the bit line control circuit 2 of the NAND cell type EEPROM of FIG. One end of the NAND cell is connected to the bit lines BLa and BLb, and the other end is connected to the common source lines Vsa and Vsb. The selection gates SG1a, SG2a, SG1b, SG2b and the control gates CG1a to CG8a, CG1b to CG8b are shared by a plurality of NAND cells, and the memory cells M sharing one control gate constitute a page.
[0018]
The memory cell stores data at the threshold value Vt, and stores data of “0”, “1”, “2”. Since one memory cell has three states, nine combinations are possible with two memory cells. Of these, eight combinations are used to store 3-bit data in two memory cells. In this example, 3-bit data is stored in a pair of two adjacent memory cells sharing a control gate. Memory cell arrays 1a and 1b are each formed on a dedicated p-well.
[0019]
Flip-flop FF1 composed of n-channel MOS transistors Qn8 to Qn10 and p-channel MOS transistors Qp3 to Qp5, and flip-flop FF2 composed of n-channel MOS transistors Qn11 to Qn13 and p-channel MOS transistors Qp6 to Qp8 Latch data. Further, the flip-flops FF1 and FF2 also operate as sense amplifiers. The flip-flop FF1 latches “write“ 0 ”or“ 1 ”write” or “2” write ”as write data information, and the memory cell holds“ 0 ”information. Or “holds one of the information“ 1 ”and the information“ 2 ”” is latched as read data information. The flip-flop FF2 latches “write“ 1 ”or“ 2 ”” ”as write data information, and the memory cell holds“ 2 ”information or“ 0 ”. "Whether one of the information" 1 "and the information" 1 "is held" is latched as read data information.
[0020]
The n-channel MOS transistor Qn1 transfers the voltage Va to the bit line BLa when the precharge signal φpa becomes “H”. N channel MOS transistor Qn20 transfers voltage Vb to bit line BLb when precharge signal φpb attains "H". The n-channel MOS transistors Qn4 to Qn7 and the p-channel MOS transistors Qp1 to Qp2 selectively transfer the voltages VBHa, VBMa, and VBLa to the bit line BLa according to the data latched in the flip-flops FF1 and FF2. The n-channel MOS transistors Qn14 to Qn17 and the p-channel MOS transistors Qp9 to Qp10 selectively transfer the voltages VBHb, VBMb, and VBLb to the bit line BLb according to the data latched in the flip-flops FF1 and FF2.
[0021]
The n-channel MOS transistor Qn2 connects the flip-flop FF1 and the bit line BLa when the signal φa1 becomes “H”. The n-channel MOS transistor Qn3 connects the flip-flop FF2 and the bit line BLa when the signal φa2 becomes “H”. The n-channel MOS transistor Qn19 connects the flip-flop FF1 and the bit line BLb when the signal φb1 becomes “H”. The n-channel MOS transistor Qn18 connects the flip-flop FF2 and the bit line BLb when the signal φb2 becomes “H”.
[0022]
The operation of the EEPROM configured as described above will be described with reference to FIGS. 29 shows the timing of the read operation, FIG. 30 shows the timing of the write operation, and FIG. 31 shows the timing of the verify read operation. In the following description, the case where the control gate CG2a is selected is shown.
[0023]
A read operation will be described with reference to FIG. A read operation is performed in two basic cycles.
[0024]
In the first read cycle, when the voltage Vb becomes 3 V, the bit line BLb that becomes the reference bit line is precharged. Further, when the precharge signal φpa becomes “L”, the selected bit line BLa is floated and the common source line Vsa becomes 6V. Subsequently, the selection gates SG1a and SG2a and the control gates CG1a and CG3a to CG8a become 6V. At the same time, the selected control gate CG2a becomes 2V. The bit line BLa is charged to a predetermined voltage in accordance with the data of the selected memory cell.
[0025]
Thereafter, the flip-flop activation signals φn1 and φp1 become “L” and “H”, respectively, so that the flip-flop FF1 is reset. When the signals φa1 and φb1 are set to “H”, the flip-flop FF1 and the bit lines BLa and BLb are connected, and when the signals φn1 and φp1 are set to “H” and “L”, respectively, the potential of the reference bit line BLb is set. The potential of the bit line BLa is sensed with reference to the latch, and the information ““ 0 ”data,“ 1 ”data or“ 2 ”data” ”is latched in the flip-flop FF1.
[0026]
In the second read cycle, the voltage of the reference bit line BLb is 1V instead of 3V, and signals φa2, φb2, φn2, and φp2 are output instead of the signals φa1, φb1, φn1, and φp1. The difference is that the flip-flop FF2 operates. Accordingly, in the second read cycle, the information ““ 2 ”data,“ 1 ”data or“ 0 ”data” ”is latched in the flip-flop FF2.
[0027]
The data written in the memory cell is read by the above two read cycles.
[0028]
Prior to data writing, the data in the memory cell is erased, and the threshold value Vt of the memory cell is -1.5V or less. Erasing is performed by setting the p well, common source line Vsa, select gates SG1a and SG2a to 20V, and control gates CG1a to CG8a to 0V.
[0029]
The write operation will be described with reference to FIG.
[0030]
Write data data1 and data2 are latched in flip-flops FF1 and FF2, respectively. Data1 is data for controlling ““ 0 ”writing or“ 1 ”writing or“ 2 ”writing”. In the case of “0” write, the node N1 is “L”, and in the case of one of “1” write and “2” write, the node N1 is “H”. data2 is data for controlling “1” writing or “2” writing ”. In the case of “1” write, the node N3 is “L”, and in the case of “2” write, the node N3 is “H”.
[0031]
When the precharge signal φpa becomes “L”, the bit line BLa becomes floating. The selection gate SG1a becomes Vcc, and the control gates CG1a to CG8a become Vcc. The selection gate SG2a is 0V during the write operation. At the same time, the signal VRFYa becomes "H" and PBa becomes "L". In the case of writing “0”, since the data “L” is latched at the node N1 of the flip-flop FF1, the bit line BLa is charged to Vcc by the voltage VBHa. In one of “1” write and “2” write, the bit line BLa is floating.
[0032]
Subsequently, the selection gate SG1a and the control gates CG1a to CG8a become 10V, the voltages VBHa and Vrw become 8V, and the voltage VBMa becomes 1V. At this time, if "0" is written, the bit line BLa is charged to 8V. In the case of writing “1”, since data is latched so that the node N3 of the flip-flop FF2 becomes “L”, 1 V is applied to the bit line BLa by the voltage VBMa. In the case of writing “2”, the bit line BLa becomes 0 V by the voltage VBLa. Thereafter, the selected control gate CG2a becomes 20V.
[0033]
In one of “1” write and “2” write, electrons are injected into the charge storage layer of the memory cell by the potential difference between the bit line BLa and the control gate CG2a, and the threshold value of the memory cell rises. In the case of “1” writing, the amount of charge to be injected into the charge storage layer of the memory cell has to be reduced compared to “2” writing, so the bit line BLa is set to 1 V and the potential difference from the control gate CG2a is set. Relaxed to 19V. When "0" is written, electron injection is suppressed by the bit line voltage (= 8V), and the threshold value of the memory cell does not change.
[0034]
At the end of the write operation, the selection gate SG1a and the control gates CG1a to CG8a become 0V, and then the voltage (= 8V) of the bit line BLa at the time of writing “0” is reset to 0V. When this order is reversed, a “2” write operation state is temporarily created, and wrong data is written when “0” is written.
[0035]
After the write operation, the read state is performed because the write state of the memory cell is confirmed and additional write is performed only to the memory cell that is insufficiently written. The verify read will be described with reference to FIG.
[0036]
The verify read is similar to the first read cycle, but the data of the flip-flop FF1 is inverted, the voltage Vb becomes Vcc, and the signals VRFYa and VRFYb are output. At this time, the voltages VBLb and VBMb are 2 respectively. .5V and 0.5V are different from the first read cycle. The voltage of the reference bit line BLb is determined by the voltages Vb, VBLb, VBMb and the data of the flip-flops FF1, FF2. The signals VRFYa and VRFYb are output after the selection gates SG1a and SG2a and the control gates CG1a to CG8a are reset to 0V and before the signals φn1 and φp1 become “L” and “H”, respectively. That is, the signals VRFYa and VRFYb are output after the potential of the bit line BLa is determined by the threshold value of the memory cell and before the flip-flop FF1 is reset.
[0037]
The data inversion operation of the flip-flop FF1 will be described.
[0038]
When the voltage Vb becomes 2.5 V, the bit line BLb that becomes the reference bit line is precharged. Further, when the precharge signals φpa and φpb become “L”, the bit lines BLa and BLb become floating. Subsequently, when the signal PBa becomes "L", the bit line BLa is charged to 2.5 V or more only when the node N1 is "L". Thereafter, the flip-flop activation signals φn1 and φp1 become “L” and “H”, respectively, so that the flip-flop FF1 is reset. When the signals φa1 and φb1 become “H”, the flip-flop FF1 and the bit lines BLa and BLb are connected, and when the signals φn1 and φp1 become “H” and “L”, respectively, the bit line potential is sensed.
[0039]
With the above operation, the data of the flip-flop FF1 is inverted. At this time, in the flip-flops FF1 and FF2, the node N1 becomes “H” after the data inversion operation when “0” is written, and “L” after the data inversion operation in one of the “1” write and “2” write. The node N3 is "L" when "1" is written and "H" when "2" is written.
[0040]
In the verify read operation after writing “0” data, since the node N1 is “H” and the n-channel MOS transistor Qn5 is ON, the signal VRFYa becomes “H” regardless of the state of the memory cell. The bit line BLa becomes "L" by the voltage VBLa or VBMa. Accordingly, the bit line BLa is sensed by the flip-flop FF1 so that the node N1 becomes "L", and the rewrite data "0" is latched.
[0041]
In the verify read operation after writing “1” data, since the nodes N2 and N4 are “H”, the reference bit line BLb becomes 2.5 V when the signal VRFYb becomes “H”. Therefore, when the memory cell has not reached the “1” write state, the bit line BLa is 2.5 V or higher, and the bit line BLa is sensed by the flip-flop FF1 so that the node N1 becomes “H”. Write data “1” is latched. When the memory cell has reached the “1” write state, the bit line BLa is 2.5V or less, and the bit line BLa is sensed by the flip-flop FF1 so that the node N1 becomes “L”. “0” is latched, and the threshold value does not change by rewriting.
[0042]
In the verify read operation after writing “2” data, since the nodes N2 and N3 are “H”, the signal VRFYb becomes “H”, so that the reference bit line BLb becomes 0.5V. Accordingly, when the memory cell has not reached the “2” write state, the bit line BLa is at 0.5 V or higher, and the bit line BLa is sensed by the flip-flop FF1 so that the node N1 becomes “H”. Write data “2” is latched. When the memory cell has reached the “2” write state, the bit line BLa is 0.5 V or less, and the bit line BLa is sensed by the flip-flop FF1 so that the node N1 becomes “L”. “0” is latched, and the threshold value does not change by rewriting.
[0043]
By this verify read operation, rewrite data is set as shown in Table 1 from the write data and the write state of the memory cell.
[0044]
[Table 1]

[0045]
As can be seen from Table 1, “1” write is performed again only for memory cells that are not “1” written despite being “1” written, and “2” is written despite being “2” written. “2” writing is performed again only to the memory cells that are insufficient for 2 ”writing.
[0046]
By repeatedly performing the write operation and the verify read operation, the write time is optimized and data is written to each memory cell.
[0047]
Table 2 shows the potential of each part of the memory cell array at the time of erasing, writing, reading, and verify reading.
[0048]
[Table 2]

[0049]
As described above, the bit line control circuit as shown in FIG. 28 can perform data write, verify read, read and erase to the memory cell of the ternary storage EEPROM.
[0050]
However, in the read operation, the first read cycle for determining “whether“ 0 ”or“ 1 ”or“ 2 ”” and “whether“ 2 ”or“ 1 ”or“ 0 ”? Two basic cycles of the second read cycle to be determined are necessary, and the verify read cycle also requires two basic cycles of the inversion cycle and the verify cycle, and each operation takes time.
[0051]
As described above, in the ternary (multi-value) EEPROM having the bit line control circuit of FIG. 28, the reading requires two basic cycles of the first read cycle and the second read cycle, and the verify read cycle. However, two basic cycles, an inversion cycle and a verify cycle, are required, and each operation takes time.
[0052]
[Problems to be solved by the invention]
An object of the present invention is to perform data writing, verify reading, reading, and erasing to an EEPROM using a multi-value storage cell by repeating one basic cycle, and the bit line control circuit can operate at high speed. An object of the present invention is to provide a multi-value storage EEPROM which can be realized.
[0053]
Another object of the present invention is to provide a multi-value storage EEPROM that enables high integration of a bit line control circuit.
[0054]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the present invention has taken the following measures.
[0055]
A nonvolatile semiconductor memory device according to one aspect of the present invention is provided. n value (n is an integer of 3 or more) A plurality of electrically rewritable memory cells storing a plurality of values, a memory cell array arranged in a matrix, a plurality of bit lines connected to the plurality of memory cells, respectively, for transferring data to and from the memory cells, A plurality of sensing means for sensing information stored in the memory cell and data to be written to the memory cell are held (n-1). Pieces Data latch circuit Data latch group including And a plurality of verify means for checking whether data has been correctly written in the memory cell, When the state of the memory cell is controlled to have the first value that is the erased state before the write operation, the data in the data latch circuit group are all set to the first data (“L”). The memory cell state from the erased state before the write operation. (N-1) When the control is performed so as to have the second to n values in the respective write states, the relationship between the data latch circuit groups corresponding to the control to have the second to n values is different from each other. Only the data in one data latch circuit is set to be second data (“H”) different from the first data, and the second data is set at the time of rewriting after writing and write verification. Writing is performed to the memory cell corresponding to the data latch circuit group having the data latch circuit, and writing is performed to the memory cell corresponding to the data latch circuit group having no data latch circuit in which the second data is set. However, in the write verify after the write, the data latch circuit for controlling the state of the memory cell so as to have the mth value among the first to n values. In the group, in one data latch circuit in which the second data is set, when the state of the memory cell reaches the m-th value, the second data is changed to the first data, and the memory cell The second data is held when the state of the first data does not reach the m-th value, and the other data latch circuit to which the first data is set holds the first data regardless of the state of the memory cell. It is characterized by that.
[0056]
A non-volatile semiconductor memory device according to another aspect of the present invention includes a memory cell array in which a plurality of electrically rewritable memory cells storing n-value (n is an integer of 3 or more) are arranged in a matrix, Respectively connected to a plurality of memory cells, a plurality of bit lines for transmitting / receiving data to / from the memory cells, a plurality of sensing means for sensing information stored in the memory cells, and data to be written to the memory cells are held A data latch group including (n-1) data latch circuits, a plurality of verify means for checking whether or not data has been correctly written in the memory cells, and means for erasing data in the memory cells And controlling the state of the memory cell to have a first value that is an erased state before a write operation. The group data are all set to the first data ("L"), and the state of the memory cell is changed from the erased state before the write operation to (n-1) second to nth write states. When the control is performed so as to have the second to n values, only the data of one data latch circuit in which the relationship between the data latch circuit groups corresponding to the control to have the second to n-th values is different from that of the first data latch circuit. Set to be the second data ("H") different from the data In the write verify, in the data latch circuit group for controlling the state of the memory cell to have the second to n values, when it is determined that the state of the corresponding memory cell has reached the value to be stored, The data of one data latch circuit in which the second data is set is changed to the first data. It is characterized by that.
[0057]
[Action]
As a result of taking the above-mentioned means, the following operation occurs.
[0058]
According to the present invention configured as described above, it is possible to perform data writing, verify reading, reading, and erasing to an EEPROM memory cell that stores multiple values. In addition to this, in the present invention, by the opening and closing operations of a plurality of switches, at the time of reading or verify reading, these can be executed in a single cycle operation, and data can be read and written in a short time. .
[0059]
In the ternary storage EEPROM shown in the above example, the first read cycle for determining whether “0” or “1” or “2” is read and “2” or “1”. Two basic cycles of the second read cycle for determining “one of“ 0 ”and“ 0 ”” are necessary, and the verify read cycle requires two basic cycles of the inversion cycle and the verify cycle. On the other hand, since all of the present invention can execute these in a single cycle operation, it is possible to read and write data in a short time.
[0060]
【Example】
Embodiments of the present invention will be described with reference to the drawings.
[0061]
Before describing an embodiment of the present invention, a memory cell array of a multi-value storage NAND cell type EEPROM which is the basis of the present invention will be described. In the following description, a memory cell array of NAND cell type EEPROM with ternary storage and quaternary storage will be described.
[0062]
FIG. 1 shows a memory cell array 1 of a ternary NAND cell type EEPROM. The memory cell array 1 is formed on a p well or a p substrate (not shown), and includes eight memories between a select transistor S1 connected to the bit line BL and a select transistor S2 connected to the common source line VS. The cells M1 to M8 are connected in series to constitute one NAND cell. Each selection transistor S1, S2 has a selection gate SG1, SG2. Each of the memory cells M1 to M8 has a floating gate (charge storage layer) and control gates CG1 to CG8 formed in a stacked manner, and stores information with the amount of charge stored in the floating gate. This amount of stored charge can be read as the threshold value of the memory cell.
[0063]
Reading of information from each of the memory cells M1 to M8 is performed as shown in FIG. In the following description, it is assumed that the memory cell M2 having the control gate CG2 is selected.
[0064]
A voltage as shown in FIG. 2A is applied to each part, and the bit line BL is set to 0 V in advance and then floats. The bit line BL is charged through the NAND cell from the common source line VS. The voltages of the selection gates SG1, SG2 and control gates CG1 to CG8 are controlled so that the potential of the charged bit line BL is determined by the threshold value of the selected memory cell M2. A voltage obtained by subtracting the cell threshold from the voltage of the control gate CG2 appears on the bit line BL.
[0065]
In the example shown in FIG. 2A, the select gates SG1, SG2, control gates CG1, CG3 to CG8 are set to 6V, the selected control gate CG2 is set to 2V, and the common source line VS is set to 6V. The voltage waveform of each part is shown in FIG. The cell thresholds are -2.5V to -1.5V for "0" write cells, -0.5V to 0.5V for "1" write cells, and 1.5V to "2" write cells. Set to 2.5V. When reading is performed under these conditions, the bit line is 3.5V to 4.5V in the case of "0" cell, 1.5V to 2.5V in the case of "1" cell, and in the case of "2" cell. A voltage of 0V to 0.5V is output. This is shown in FIG.
[0066]
Since the configuration of the memory cell array 1 of the four-value storage NAND cell type EEPROM is the same as that of the ternary case shown in FIG. 1, its illustration and detailed description are omitted.
[0067]
Reading of information is performed in the same manner as in the case of the ternary value shown in FIG. 2B, but in this case, the selected control gate CG2 is set to 4 V, for example, unlike the case of the ternary value. The threshold values of the cells are -2.5V to -1.5V for "0" write cells, -0.5V to 0.5V for "1" write cells, and 1.5V to "2" write cells. The 2.5V, “3” write cell is set to 3.5V to 4.5V. When reading is performed under this condition, the bit line is 5.5V to 6V in the case of "0" cell, 3.5V to 4.5V in the case of "1" cell, and 1. in the case of "2" cell. In the case of 5V to 2.5V and “3” cells, a voltage of 0V to 0.5V is output. This is shown in FIG.
[0068]
Embodiments of the present invention will be described below with reference to the drawings.
[0069]
FIG. 5 is a block diagram showing a basic configuration of a ternary storage NAND cell type EEPROM according to the first embodiment of the present embodiment. In FIG. 5, only the structure related to one bit line is shown, but actually, the same configuration is provided for each bit line.
[0070]
A plurality of memory cells 30 storing ternary values which can be electrically rewritten are connected in series to form a NAND cell as shown in FIGS.
[0071]
The bit lines 31 are connected to a plurality of NAND cells, respectively, and exchange data with the memory cells.
[0072]
The first sense amplifier 32 1 and the second sense amplifier 322 sense and amplify the potential of the bit line 31.
[0073]
The first data latch 331 and the second data latch 332 hold data to be written in the memory cell 30.
[0074]
The first verifying means 341 and the second verifying means 342 check whether data has been correctly written in the memory cell 30 or not.
[0075]
The first switch 351 controls the connection between the first sense amplifier 321, the first data latch 331 and the first verify means 341 and the bit line 31.
[0076]
The second switch 352 controls the connection between the second sense amplifier 322, the second data latch 332 and the second verify means 342 and the bit line 31.
[0077]
Further, the write control means 40 sets the potential on the bit line 31 in accordance with the contents of the first and second data latches 331 and 332.
[0078]
In the above configuration, after the first and second switches 351 and 352 are turned on to take out data from the memory cell 30 to the bit line 31, the first and second switches 351 and 352 are released and the first and second switches 351 and 352 are released. The second sense amplifiers 321, 322 are operated almost simultaneously to sense and amplify data. Furthermore, the first verify means 341 and the second verify means 342 operate almost simultaneously to verify the write data.
[0079]
The configuration of the first embodiment apparatus will be described more specifically.
[0080]
FIG. 6 is a diagram showing a memory cell array 1 and a bit line control circuit 2 of a ternary storage NAND cell type EEPROM according to the first embodiment.
[0081]
One end of the NAND cell is connected to the bit line BL, and the other end is connected to the common source line VS. The selection gates SG1 and SG2 and the control gates CG1 to CG8 are shared by a plurality of NAND cells, and the memory cell M sharing one control gate constitutes a page. The memory cell stores data “0”, “1”, “2” at the threshold value Vt as in FIG. The memory cell array 1 is formed on the p well.
[0082]
Flip-flop FF11 composed of n-channel MOS transistors Qn21 to Qn23 and p-channel MOS transistors Qp21 to Qp23, and flip-flop FF12 composed of n-channel MOS transistors Qn24 to Qn26 and p-channel MOS transistors Qp24 to Qp26 / Latch read data. The flip-flops FF11 and FF12 also operate as sense amplifiers. The flip-flop FF11 latches as “write data information” whether “0” write or “1” write or “2” write ”is written, and the memory cell is“ 0 ”. The information “1” or “1” or “2” is held ”is latched as read data information. The flip-flop FF12 latches “whether“ 1 ”is written or“ 2 ”is written” ”as write data information, and the memory cell holds“ 2 ”or“ 0 ”. "Whether one of the information" 1 "and the information" 1 "is held" is latched as read data information.
[0083]
The n-channel MOS transistors Qn27 to Qn30 connect the flip-flop FF11 and nodes VN1 and / VN1, and FF12 and nodes VN2 and / VN2, respectively, when the signal R becomes "H". N channel MOS transistors Qn31 and Qn33 connect node / VN1 to reference voltage VRF1 and node / VN2 to reference voltage VRF2 by signal LT, respectively. N channel MOS transistors Qn32 and Qn34 connect nodes VN1 and VN2 to BL in response to signal LT. The n-channel MOS transistors Qn35 and Qn36 change the reference voltage of FF11 to VRF2 according to the data latched in FF12 at the time of verify reading. The n-channel MOS transistors Qn37 to Qn40 reset the nodes VN1 and VN2 according to the data latched in the FF11 and FF12, respectively, at the time of verification.
[0084]
The n-channel MOS transistors Qn41 to Qn44 and the p-channel MOS transistors Qp27 and Qp28 selectively transfer the voltages VPH, VPM and VPL to the bit line BL according to the data latched in the flip-flops FF11 and FF12. . The n-channel MOS transistor Qn45 resets the bit line BL to 0V when the signal RST becomes "H". The n-channel MOS transistors Qn46 to Qn49 connect the flip-flops FF11 and FF12 to the data input / output lines IO1, / IO1, IO2, and / IO2, respectively, when the signal CSL becomes "H".
[0085]
The operation of the EEPROM configured as described above will be described with reference to FIGS. FIG. 7 shows the timing of the read operation, FIG. 8 shows the timing of the write operation, and FIG. 9 shows the timing of the verify read operation. In the following description, the case where the control gate CG2 is selected is shown.
[0086]
The read operation will be described with reference to FIG.
[0087]
Prior to reading, the entire bit line control circuit 2 is reset. The signal / SAP becomes “H” and the SAN becomes “L”, and the flip-flops FF11 and FF12 are inactivated. Subsequently, when the signal RST becomes “H”, the bit line BL is reset to 0V. At this time, the signals LT and R are also "H", and the nodes VL1, VN1, VL2, and VN2 are connected to the bit lines, and these nodes also become 0V. On the other hand, the nodes / VL1 and / VN1 are connected to a reference voltage VRF1 (for example, 3V at the time of reading) and charged to 3V. Similarly, the nodes / VL2 and / VN2 are connected to the reference voltage VRF2 (for example, 1V at the time of reading) and charged to 1V.
[0088]
Next, the common source line VS becomes 6V. Subsequently, the selection gates SG1 and SG2 and the control gates CG1 and CG3 to CG8 become 6V. At the same time, the selected control gate CG2 becomes 2V. The bit line BL is charged according to the data of the selected memory cell.
[0089]
When the charging of the bit line BL is completed, the common source line VS, the selection gates SG1, SG2, and the control gates CG1 to CG8 are each set to 0V, and then the signal LT is set to "L" so that the bit line according to the cell data is obtained. The potential of BL is taken into the nodes VN1 and VN2.
[0090]
Thereafter, the flip-flop activation signals / SAP and SAN become “L” and “H”, respectively, so that the flip-flops FF11 and FF12 are activated and the potential of the bit line BL is sensed. When the cell data is “0”, the potential of the bit line BL is 3.5V to 4.5V. Therefore, VL1 = “H”, / VL1 = “L”, VL2 = “H”, / VL2 = “L” is sensed and latched by the flip-flops FF11 and FF12.
[0091]
When the data is "1", the potential of the bit line BL is 1.5V to 2.5V, and data of VL1 = "L", / VL1 = "H", VL2 = "H", / VL2 = "L" Is sensed and latched by flip-flops FF11 and FF12. When the data is “2”, a voltage of 0V to 0.5V is output to the bit line BL, and data of VL1 = “L”, / VL1 = “H”, VL2 = “L”, / VL2 = “H” Is sensed and latched by flip-flops FF11 and FF12.
[0092]
Reading is performed by sending the data latched in the flip-flops FF11 and FF12 as described above to the data input / output lines IO1, / IO1, IO2, and / IO2 by setting the signal CSL to "H".
[0093]
As described above, according to the present invention, ternary data written in a memory cell can be read out by a single read cycle.
[0094]
The write operation will be described with reference to FIG.
[0095]
Prior to data writing, the data in the memory cell is erased, and the threshold value Vt of the memory cell becomes −1.5 V or less. Erasing is performed by discharging electrons from the charge storage layer with the p-well, common source line VS, select gates SG1 and SG2 set to 20V, and control gates CG1 to CG8 set to 0V.
[0096]
Write data data11 and data12 are input from data input / output lines IO1, / IO1, IO2 and / IO2, respectively, and latched in flip-flops FF11 and FF12. Data 11 is data for controlling “0” writing or “1” writing or “2” writing ”. In the case of “0” write, the node VL1 is “L”, and in the case of one of “1” write and “2” write, the node VL1 is “H”. data12 is data for controlling “1” writing or “2” writing ”. In the case of writing “1”, the node VL2 is “L”, and in the case of writing “2”, the node VL2 is “H”.
[0097]
Signal RST becomes "H", n-channel MOS transistor Qn45 is turned on, and bit line BL is reset to 0V. At this time, the signals LT and R are “L”, and the flip-flops FF11 and FF12, the bit line BL, and the reference voltages VRF1 and VRF2 are separated. Next, the signal W becomes “H”.
[0098]
In the case of writing “0”, since the data of the node VL1 of “L” is latched in the flip-flop FF11, the p-channel MOS transistors Qp27 and Qp28 are turned on and the bit line BL is charged to Vcc by the voltage VPH. In the case of writing "1", since the node VL1 is "H" and the data of "H" is latched at the node / VL2 of the flip-flop FF12, the n-channel MOS transistors Qn41, Qn43, Qn44 become conductive and the bit line BL The voltage VPM is applied with 1V. In the case of writing “2”, since VL2 is “H”, the n-channel MOS transistors Qn42, Qn43 and Qn44 are turned on, and the bit line BL becomes 0V by the voltage VPL. At this time, the selection gate SG1 becomes Vcc and the control gates CG1 to CG8 become Vcc. Select gate SG2 is at 0V during the write operation.
[0099]
Subsequently, the selection gate SG1, the control gates CG1 to CG8 are 10V, and the voltage VPH is 8V. At this time, if “0” is written, the bit line BL is charged to 8V. Thereafter, the selected control gate CG2 becomes 20V.
[0100]
In one of “1” writing and “2” writing, electrons are injected into the charge storage layer of the memory cell due to the potential difference between the bit line BL and the control gate CG2, and the threshold value of the memory cell rises. In the case of “1” writing, since the amount of charge to be injected into the charge storage layer of the memory cell has to be reduced compared to “2” writing, the bit line BL is set to 1 V and the potential difference from the control gate CG2 is set. Relaxed to 19V. When "0" is written, electron injection is suppressed by the bit line voltage (= 8V), and the threshold value of the memory cell does not change.
[0101]
At the end of the write operation, first, the selection gate SG1 and the control gates CG1 to CG8 are set to 0V, and the voltage (= 8V) of the bit line BL when "0" is written is reset to 0V with a delay. When this order is reversed, a “2” write operation state is temporarily created, and wrong data is written when “0” is written.
[0102]
Verify read is performed after the write operation. The verify read will be described with reference to FIG.
[0103]
In verify read, the write state of the memory cell is confirmed, and if all the cells are sufficiently written, the write operation is terminated, and if there is a memory cell that is insufficiently written, additional writing is performed only to the insufficient cell. Create data. Reads the cells while latching data11 and data12 in the flip-flops FF11 and FF12, creates new data11 and data12 that are data to be written next from data11 and data12 and the data on the bit line BL, and latches them in the flip-flops FF11 and FF12 To do.
[0104]
Prior to the verify read, the signals RST and LT are set to “H”, whereby the bit line BL and the nodes VN1 and VN2 are reset to 0V. Node / VN1 is connected to reference voltage VRF1, and / VN2 is connected to VRF2. The voltages of VRF1 and VRF2 are set low in order to ensure a write threshold margin of 0.5V, such as 2.5V and 0.5V, respectively, corresponding to 3V and 1V at the time of reading. At this time, the signal R is “L”, and the bit line BL is disconnected from the nodes VL1 and VL2. Similarly, the reference voltages VFR1 and VFR2 are also disconnected from / VL1 and / VL2, and the flip-flops FF11 and FF12 remain activated to latch data11 and data12.
[0105]
Next, the common source line VS becomes 6V. Subsequently, the selection gates SG1 and SG2 and the control gates CG1 and CG3 to CG8 become 6V. At the same time, the selected control gate CG2 becomes 2V. The bit line BL is charged to a predetermined voltage according to the data of the selected memory cell.
[0106]
In order to secure a write threshold margin of 0.5 V, the reference voltages VRF1 and VRF2 were set to be 0.5 V lower than those at the time of reading, but VRF1 and VRF2 were selected as 3 V and 1 V instead of at the time of reading instead. The same effect can be obtained even if the voltage of the control gate CG2 is increased to 2.5V.
[0107]
When the charging of the bit line BL is completed, the common source line VS, the selection gates SG1, SG2, and the control gates CG1 to CG8 are each set to 0V, and subsequently LT becomes "L", whereby the bit line BL according to the cell data is obtained. Is taken into nodes VN1 and VN2.
[0108]
Thereafter, the signal VE becomes "H", and the potentials of the nodes VN1 and VN2 are modified by the data latched in the FF11 and FF12. Thereafter, FF11 and FF12 are deactivated and reset. Subsequently, the signal R becomes "H", the potentials of the nodes VN1, / VN1, VN2, and / VN2 are transferred to the nodes VL1, / VL1, VL2, and / VL2, respectively, and the flip-flops FF11 and FF12 are activated again to form new ones. Data is sensed and latched.
[0109]
In the verify read operation after writing “0” data, since the node / VL1 is “H” and the n-channel MOS transistor Qn38 is ON, the signal VE is “0” regardless of the state of the memory cell, that is, the potential of the bit line BL. When it becomes H "and the n-channel MOS transistor Qn37 becomes conductive, the node VN1 becomes 0V. Accordingly, when the flip-flop FF11 is activated after being reset, it is sensed by the flip-flop FF11 so that the node VL1 becomes "L", and the rewritten data "0" is latched as data11.
[0110]
In the verify read operation after writing "1" data, since the node / VL1 is "L", the n-channel MOS transistor Qn38 is OFF, the signal VE is set to "H", and the n-channel MOS transistor Qn37 is turned on. However, the potential of the node VN1 does not change. Therefore, when the memory cell does not reach the “1” write state, the node VN1 is 2.5 V or higher, and the node VL1 becomes “H” when activated after the flip-flop FF11 is reset. It is sensed and latched by the flip-flop FF11. When the memory cell has reached the "1" write state, the node VN1 is sensed and latched by the flip-flop FF11 so that the node VN1 is 2.5 V or less and the node VL1 is "L".
[0111]
On the other hand, since the node / VL2 is "H" and the n-channel MOS transistor Qn40 is ON, regardless of the potential of the bit line BL, when the signal VE becomes "H" and the n-channel MOS transistor Qn39 becomes conductive, the node VN2 becomes It becomes 0V. Accordingly, when the flip-flop FF12 is activated after being reset, it is sensed by the flip-flop FF12 so that the node VL2 becomes "L".
[0112]
As described above, when the memory cell does not reach the “1” write state, the rewrite data “1” is latched as data11 and data12, and when the cell reaches the “1” write state. The rewrite data “0” is latched, and the threshold value does not change in the rewrite.
[0113]
In the verify read operation after writing “2” data, since the node / VL1 is “L”, the n-channel MOS transistor Qn38 is OFF, the signal VE becomes “H”, and the n-channel MOS transistor Qn37 becomes conductive. However, the potential of the node VN1 does not change. Since the node VL2 is "H" and the n-channel MOS transistor Qn36 is ON, the node / VN1 is connected to the reference voltage VRF2 when the signal VE is "H" and the n-channel MOS transistor Qn35 is turned on. Like VN2, it becomes 0.5V. Accordingly, when the memory cell has not reached the "2" write state, the flip-flop FF11 is sensed so that the node VN1 is 0.5 V or higher and the node VL1 is "H". When the memory cell has reached the "2" write state, the node VN1 is sensed by the flip-flop FF11 so that the node VN1 is 0.5 V or less and the node VL1 becomes "L".
[0114]
Further, since the node / VL2 is "L", the n-channel MOS transistor Qn40 is OFF, and even if the signal VE becomes "H" and the n-channel MOS transistor Qn39 is turned on, the potential of the node VN2 does not change. Therefore, when the memory cell has not reached the "2" write state, the node VN2 is sensed by the flip-flop FF12 so that the node VN2 is 0.5 V or more and the node VL2 becomes "H". When the memory cell has reached the "2" write state, the node VN2 is 0.5 V or less and sensed by the flip-flop FF12 so that the node VL2 becomes "L".
[0115]
As described above, when the memory cell has not reached the “2” write state, the rewrite data “2” is latched as data11 and data12, and when the cell has reached the “2” write state. The rewrite data “0” is latched, and the threshold value does not change in the rewrite.
[0116]
By this verify read operation, rewrite data is set as shown in Table 1 from the write data and the write state of the memory cell. As can be seen from Table 1, “1” write is performed again only for memory cells that are not “1” written despite being “1” written, and “2” is written despite being “2” written. “2” writing is performed again only to the memory cells that are insufficient for 2 ”writing.
[0117]
By repeatedly performing the write operation and the verify read operation as described above, the write time is optimized for each memory cell, and data is written.
[0118]
FIGS. 10 and 11 are diagrams showing a memory cell array 1 and bit line control circuits 2-1 and 2-2 of a three-value storage NAND cell type EEPROM according to the second embodiment of the present invention.
[0119]
In the first embodiment, as described above, data can be written, verified, read, read, and erased in an EEPROM memory cell storing three values in a single cycle. However, in the first embodiment, the scale of the bit line control circuit 2 is large, and it may be difficult to efficiently lay out on the Si substrate when considering the pitch of the bit lines. In the second embodiment shown in FIGS. 10 and 11, the bit line control circuit 2 is divided into two parts (bit line control circuits 2-1 and 2-2) and arranged separately at both ends of the bit line. And has a feature that can reduce the difficulty of layout.
[0120]
One end of the NAND cell is connected to the bit line BL, and the other end is connected to the common source line VS. The selection gates SG1 and SG2 and the control gates CG1 to CG8 are shared by a plurality of NAND cells, and the memory cell M sharing one control gate constitutes a page. The memory cell stores “0”, “1”, and “2” data at the threshold value Vt as in FIGS. 3 and 6. The memory cell array 1 is formed on the p well.
[0121]
Flip-flop FF21 composed of n-channel MOS transistors Qn51 to Qn53 and p-channel MOS transistors Qp51 to Qp53, and flip-flop FF22 composed of n-channel MOS transistors Qn54 to Qn56 and p-channel MOS transistors Qp54 to Qp56 Latch read data. The flip-flops FF21 and FF22 also operate as sense amplifiers.
[0122]
The flip-flop FF21 latches “whether to write“ 0 ”or“ 2 ”or“ 1 ”” ”as write data information, and the memory cell holds“ 0 ”information. Or “holds one of the information“ 1 ”and the information“ 2 ”” is latched as read data information. The flip-flop FF22 latches “whether“ 1 ”is written” or “2” is written ”as write data information, and the memory cell holds“ 2 ”information or“ 0 ” "Whether one of the information" 1 "and the information" 1 "is held" is latched as read data information.
[0123]
n-channel MOS transistors Qn57 to Qn60 connect FF21 to nodes VN3 and / VN3, and FF22 to nodes VN4 and / VN4, respectively, when signal R becomes "H". N channel MOS transistors Qn61 and Qn63 connect node / VN3 to reference voltage VRF1 and node / VN4 to reference voltage VRF2 by signal LT, respectively. N channel MOS transistors Qn62 and Qn64 connect nodes VN3 and VN4 to BL in response to signal LT. N-channel MOS transistors Qn65 to Qn68 reset nodes VN3 and VN4 according to the data latched in flip-flops FF21 and FF22, respectively, at the time of verify.
[0124]
The n-channel MOS transistors Qn69 to Qn74, the p-channel MOS transistors Qp57 to Qp59, and the inverter INV selectively set the voltages VPH, VPM, and VPL according to the data latched in the flip-flops FF21 and FF22 at the time of writing. Transfer to line BL. The n-channel MOS transistor Qn75 resets the bit line BL to 0V when the signal RST becomes "H". The n-channel MOS transistors Qn76 to Qn79 connect the flip-flop FF21 to the data input / output lines IO1 and / IO1 and the flip-flop FF22 to the data input / output lines IO2 and / IO2 when the signal CSL becomes "H".
[0125]
The operation of the EEPROM configured as described above will be described with reference to FIGS. 12 shows the timing of the read operation, FIG. 13 shows the timing of the write operation, and FIG. 14 shows the timing of the verify read operation. In the following description, the case where the control gate CG2 is selected is shown.
[0126]
A read operation will be described with reference to FIG.
[0127]
Prior to reading, the entire bit line control circuit 2 is reset. The signal / SAP becomes “H”, the SAN becomes “L”, and the flip-flops FF21 and FF22 are inactivated. Subsequently, when the signal RST becomes “H”, the bit line BL is reset to 0V. At this time, the signals LT and R are also "H", and the nodes VL3, VN3, VL4 and VN4 are connected to the bit lines, and these nodes also become 0V. On the other hand, the nodes / VL3 and / VN3 are connected to the reference voltage VRF1 (for example, 3V at the time of reading) and charged to 3V. Similarly, the nodes / VL4 and / VN4 are connected to the reference voltage VRF2 (for example, 1V at the time of reading) and charged to 1V.
[0128]
Next, the common source line VS becomes 6V. Subsequently, the selection gates SG1 and SG2 and the control gates CG1 and CG3 to CG8 become 6V. At the same time, the selected control gate CG2 becomes 2V. The bit line BL is charged to a predetermined potential according to the data of the selected memory cell.
[0129]
When the charging of the bit line BL is completed, the common source line VS, the selection gates SG1, SG2, and the control gates CG1 to CG8 are each set to 0V, and subsequently LT becomes "L", so that the bit line BL corresponding to the cell data is obtained. Is taken into nodes VN3 and VN4.
[0130]
Thereafter, the flip-flop activation signals / SAP and SAN are set to “L” and “H”, respectively, so that the flip-flops FF21 and FF22 are activated and the potential of the bit line BL is sensed. When the cell data is “0”, the potential of the bit line BL is 3.5V to 4.5V. Therefore, VL3 = “H”, / VL3 = “L”, VL4 = “H”, / VL4 = The signals are sensed and latched by the flip-flops FF21 and FF22 so as to become “L”.
[0131]
When the data is “1”, the potential of the bit line BL is 1.5V to 2.5V, and the data of VL3 = “L”, / VL3 = “H”, VL4 = “H”, / VL4 = “L” Is sensed and latched. When the data is “2”, a voltage of 0V to 0.5V is output to the bit line BL, and data of VL3 = “L”, / VL3 = “H”, VL4 = “L”, / VL4 = “H” Is sensed and latched.
[0132]
Reading is performed by sending the data latched in the flip-flops FF21 and FF22 as described above to the data input / output lines IO1, / IO1, IO2, and / IO2 by setting the signal CSL to "H".
[0133]
As described above, ternary data written in the memory cell can be read by a single read cycle.
[0134]
Prior to data writing, the data in the memory cell is erased, and the threshold value Vt of the memory cell is -1.5V or less. Erasing is performed by discharging electrons from the charge storage layer with the p-well, common source line VS, select gates SG1 and SG2 set to 20V, and control gates CG1 to CG8 set to 0V.
[0135]
The write operation will be described with reference to FIG.
[0136]
First, write data data21 and data22 are input from data input / output lines IO1, / IO1, IO2, and / IO2, respectively, and are latched by flip-flops FF21 and FF22. The data 21 controls “one of“ 0 ”writing and“ 2 ”writing” or “1” writing ”. In the case of either“ 0 ”writing or“ 2 ”writing, the node VL 3 is“ L ”,“ 1 ”. In the case of “write”, the node VL3 is “H”. The data 22 controls “one of“ 0 ”writing and“ 1 ”writing” or “2” writing ”. In the case of either“ 0 ”writing or“ 1 ”writing, the node VL 4 is“ L ”,“ 2 ”. In the case of “write”, the node VL4 is “H”.
[0137]
In the write operation, first, the signal RST becomes "H", the n-channel MOS transistor Qn75 is turned on, and the bit line BL is reset to 0V. At this time, the signals LT and R are “L”, and the flip-flops FF21 and FF22, the bit line BL, and the reference voltages VRF1 and VRF2 are separated. Next, the signal W1 becomes “H”. In the case of writing "0" or "2", the data of the node / VL3 being "H" is latched in the flip-flop FF21, so that the n-channel MOS transistors Qn69 and Qn70 are turned on and the bit line BL is charged to Vcc. The In the case of writing “1”, the bit line BL remains at 0V. The output of the inverter INV is “L” in one of “0” write and “2” write in which the bit line is Vcc, and “H” in “1” write in which the bit line is 0V.
[0138]
After the signal W1 becomes “L”, the signal W2 becomes “H”. When "0" is written, since the output of the inverter INV is "L" and the node VL4 is "L", the p-channel MOS transistors Qp57 to Qp59 are turned on, and the bit line BL is held at Vcc by the voltage VPH. . In the case of writing "1", since the data of the inverter INV is "H" and the data of the node / VL4 is "H" is latched in the flip-flop FF22, the n-channel MOS transistors Qn71, Qn72, Qn74 become conductive and the bit 1V is applied to the line BL by the voltage VPM. In the case of writing “2”, since VL4 is “H”, the n-channel MOS transistors Qn73 and Qn74 become conductive and the bit line BL becomes 0V by the voltage VPL. At this time, the selection gate SG1 becomes Vcc and the control gates CG1 to CG8 become Vcc. Select gate SG2 is at 0V during the write operation.
[0139]
Subsequently, the selection gate SG1, the control gates CG1 to CG8 are 10V, and the voltage VPH is 8V. At this time, if “0” is written, the bit line BL is charged to 8V. Thereafter, the selected control gate CG2 becomes 20V.
[0140]
In one of “1” writing and “2” writing, electrons are injected into the charge storage layer of the memory cell due to the potential difference between the bit line BL and the control gate CG2, and the threshold value of the memory cell rises. In the case of “1” writing, since the amount of charge to be injected into the charge storage layer of the memory cell has to be reduced compared to “2” writing, the bit line BL is set to 1 V and the potential difference from the control gate CG2 is set. Relaxed to 19V. When "0" is written, electron injection is suppressed by the bit line voltage (= 8V), and the threshold value of the memory cell does not change.
[0141]
At the end of the write operation, first, the selection gate SG1 and the control gates CG1 to CG8 are set to 0V, and the voltage (= 8V) of the bit line BL when "0" is written is reset to 0V with a delay. When this order is reversed, a “2” write operation state is temporarily created, and wrong data is written when “0” is written.
[0142]
Verify read is performed after the write operation. The verify read will be described with reference to FIG.
[0143]
In verify read, the write state of the memory cell is confirmed, and if all the cells are sufficiently written, the write operation is terminated, and if there is a memory cell that is insufficiently written, additional writing is performed only to the insufficient cell. Create data. Reads cells while latching data21 and data22 in flip-flops FF21 and FF22, creates new data21 and data22, which is data to be written next, from data21 and data22 and data on bit line BL, and latches in flip-flops FF21 and FF22 To do.
[0144]
Prior to the verify read, the signals RST and LT are set to “H”, whereby the bit line BL and the nodes VN3 and VN4 are reset to 0V. Node / VN3 is connected to reference voltage VRF1, and / VN4 is connected to reference voltage VRF2. The voltages of the reference voltages VRF1 and VRF2 are set low so as to ensure a write threshold margin of 0.5V, such as 2.5V and 0.5V, respectively, corresponding to 3V and 1V at the time of reading. At this time, the signal R is "L" and the bit line BL is disconnected from the nodes VL3 and VL4. Similarly, the reference voltages VFR1 and VFR2 are disconnected from / VL3 and / VL4, and the flip-flops FF21 and FF22 remain activated to latch data21 and data22.
[0145]
Next, the common source line VS becomes 6V. Subsequently, the selection gates SG1 and SG2 and the control gates CG1 and CG3 to CG8 become 6V. At the same time, the selected control gate CG2 becomes 2V. The bit line BL is charged according to the data of the selected memory cell.
[0146]
In order to secure a write threshold margin of 0.5 V, the reference voltages VRF1 and VRF2 are set to be 0.5 V lower than those at the time of reading, but the reference voltages VRF1 and VRF2 are set to 3 V and 1 V as at the time of reading and are selected instead. The same effect can be obtained even if the voltage of the control gate CG2 is increased to 2.5V.
[0147]
When the charging of the bit line BL is completed, the common source line VS, the selection gates SG1, SG2, and the control gates CG1 to CG8 are each set to 0V, and subsequently LT becomes "L", whereby the bit line BL according to the cell data is obtained. Is taken into nodes VN3 and VN4.
[0148]
Thereafter, the signal VE becomes "H", and the potentials of the nodes VN3 and VN4 are modified by the data latched in the FF21 and FF22. Thereafter, FF21 and FF22 are deactivated and reset. Subsequently, the signal R becomes "H", and the potentials of the nodes VN3, / VN3, VN4, and / VN4 are transferred to the nodes VL3, / VL3, VL4, and / VL4, respectively, and the flip-flops FF21 and FF22 are activated again to form new ones. Data is sensed and latched.
[0149]
In the verify read operation after writing “0” data, since the node / VL3 is “H” and the n-channel MOS transistor Qn66 is ON, the signal VE is “0” regardless of the state of the memory cell, that is, the potential of the bit line BL. When it becomes H "and the n-channel MOS transistor Qn65 becomes conductive, the node VN3 becomes 0V. Therefore, when the flip-flop FF21 is activated after being reset, it is sensed by the flip-flop FF21 so that the node VL3 becomes "L".
[0150]
Further, since the node / VL4 is "H" and the n-channel MOS transistor Qn68 is ON, the node VN4 is turned on when the signal VE becomes "H" and the n-channel MOS transistor Qn67 becomes conductive regardless of the potential of the bit line BL. Becomes 0V. Therefore, when the flip-flop FF22 is activated after being reset, it is sensed by the flip-flop FF22 so that the node VL4 becomes "L". As described above, the rewrite data “0” is latched as data21 and data22.
[0151]
In the verify read operation after writing “1” data, since the node / VL3 is “L”, the n-channel MOS transistor Qn66 is OFF, the signal VE is “H”, and the n-channel MOS transistor Qn65 is turned on. However, the potential of the node VN3 does not change. Therefore, when the memory cell does not reach the “1” write state, the node VN3 is 2.5 V or higher, and the node VL3 becomes “H” when activated after the flip-flop FF21 is reset. It is sensed and latched by the flip-flop FF21. When the memory cell has reached the "1" write state, the node VN3 is sensed and latched by the flip-flop FF21 so that the node VN3 is 2.5 V or less and the node VL3 is "L".
[0152]
On the other hand, since the node / VL4 is "H" and the n-channel MOS transistor Qn68 is ON, the node VN4 is turned on when the signal VE becomes "H" and the n-channel MOS transistor Qn67 becomes conductive regardless of the potential of the bit line BL. It becomes 0V. Therefore, when the flip-flop FF22 is activated after being reset, it is sensed by the flip-flop FF22 so that the node VL4 becomes "L".
[0153]
As described above, when the memory cell does not reach the “1” write state, the rewrite data “1” is latched as data21 and data22, and when the cell reaches the “1” write state. The rewrite data “0” is latched, and the threshold value does not change in the rewrite.
[0154]
In the verify read operation after writing “2” data, since the node / VL3 is “H” and the n-channel MOS transistor Qn66 is ON, the signal VE becomes “H” regardless of the potential of the bit line BL and n When channel MOS transistor Qn65 becomes conductive, node VN3 becomes 0V. Therefore, when the flip-flop FF21 is activated after being reset, it is sensed by the flip-flop FF21 so that the node / VL3 becomes "L".
[0155]
On the other hand, since node / VL4 is "L", n channel MOS transistor Qn68 is OFF, and even if signal VE is set to "H" and n channel MOS transistor Qn67 is turned on, the potential at node VN4 does not change. Therefore, when the memory cell has not reached the "2" write state, the node VN4 is sensed by the flip-flop FF22 so that the node VN4 is 0.5 V or higher and the node VL4 is "H". When the memory cell has reached the “2” write state, the node VN4 is 0.5 V or less and sensed by the flip-flop FF22 so that the node VL4 becomes “L”.
[0156]
As described above, when the memory cell has not reached the “2” write state, the rewrite data “2” is latched as data21 and data22, and when the cell has reached the “2” write state. The rewrite data “0” is latched, and the threshold value does not change in the rewrite.
[0157]
By the above verify read operation, “1” write is performed again only for the memory cell in which “1” write is insufficient even though it should be “1” write state, and “2” write state should be “ “2” writing is performed again only to the memory cells that are insufficient for 2 ”writing.
[0158]
By repeatedly performing the write operation and the verify read operation as described above, the write time is optimized for each memory cell, and data is written.
[0159]
In order to write ternary data to a memory cell and perform verify read, it is usually indispensable to operate data latched in two flip-flops in the bit line control circuit. For this purpose, it is necessary to exchange signals between the flip-flops. In the embodiment of FIG. 6, the data of FF11 is supplied to the n-channel MOS transistor Qn43, and the data of flip-flop FF12 is supplied to the n-channel MOS transistor Qn36. Yes.
[0160]
However, when two flip-flops are arranged separately at both ends of the bit line as in the second embodiment of FIGS. 10 and 11, it is actually difficult to connect the two. Therefore, in FIG. 10 and FIG. 11, the bit line is utilized as a wiring for exchanging data at the time of writing, and the data of the flip-flop FF21 is supplied to the p-channel MOS transistor Qp57 and the n-channel MOS transistor Qn71 via the bit line BL. Yes. In the case of verify reading, a combination of data corresponding to “0”, “1”, and “2” is devised so that calculation of data becomes unnecessary. Therefore, there is no extra wiring between the two flip-flops, and the circuit configuration is simple.
[0161]
As described above, the bit line control circuit 2 shown in FIGS. 10 and 11 can write, verify, read, erase, and erase data in the EEPROM memory cell storing three values. Moreover, in the related art, in the read, the first read cycle for determining “whether“ 0 ”or“ 1 ”or“ 2 ”” and “one of“ 2 ”or“ 1 ”and“ 0 ”are used. The two basic cycles of the second read cycle for determining “?” Are necessary, and the two basic cycles of the inversion cycle and the verify cycle are also required in the verify read cycle. Each has a feature that can be executed in a single cycle operation, and data can be read and written in a short time. Further, the bit line control circuit 2 is divided into two parts and arranged separately at both ends of the bit line, and can be arranged efficiently on the Si substrate.
[0162]
FIG. 15 is a block diagram showing an example of the overall configuration of a ternary memory EEPROM using the bit line control circuit 2 of the second embodiment.
[0163]
In the present configuration example, the bit line control circuits 2-1 and 2-2 for controlling the bit lines at the time of reading / writing arranged separately on both sides of the array with respect to the memory cell array 1, and the word line potential A word line driving circuit 6 is provided for controlling. The bit line control circuits 2-1 and 2-2 are selected by the column decoder 3. The bit line control circuits 2-1 and 2-2 exchange write / read data with the input / output data conversion circuit 4 via data input / output lines (I / O lines). The input / output data conversion circuit 4 converts the read multi-value information of the memory cell into binary information for output to the outside, and converts the binary information of the write data input from the outside into the multi-value information of the memory cell. Convert. The input / output data conversion circuit 4 is connected to a data input / output buffer 5 that controls data input / output with the outside.
[0164]
FIG. 16 shows a memory cell array and a bit line control circuit portion of another configuration example of the ternary memory EEPROM using the bit line control circuits 2-1 and 2-2 of the second embodiment.
[0165]
When the capacity of the EEPROM is increased, an array dividing operation is generally performed in which the memory cell array is divided into a plurality of blocks, and only some of the plurality of blocks are simultaneously operated. At this time, if the bit line control circuit 2 shown in the second embodiment is used, the bit line control circuits 2-1 and 2-2 can be alternately arranged between the blocks as shown in FIG.
[0166]
As described above, for example, when the cell array 1-2 operates, the bit line control circuit 2-1B operates as a pair with the bit line control circuit 2-2A, and when the cell array 1-3 operates. The bit line control circuit 2-1B operates as a pair with the bit line control circuit 2-2B. The bit line control circuit 2-1B is shared by the cell arrays 1-2 and 1-3. Thus, in this configuration example, the bit line control circuits arranged in a divided manner can be shared by the two cell arrays, and the chip size can be reduced when integrated on the Si substrate.
[0167]
In the first and second embodiments described above, an embodiment in which the present invention is applied to a three-value storage NAND type EEPROM has been shown. However, the present invention is not limited to a three-value storage, but a multi-value storage EEPROM having three or more values. It is also applicable to. In the following, an embodiment in which the present invention is applied to a multi-value storage NAND type EEPROM will be described.
[0168]
FIG. 17 is a block diagram showing a basic configuration of a multi-value storage NAND cell type EEPROM according to the present invention. In FIG. 17, only the structure related to one bit line is shown, but in the same manner as in the first embodiment, the same configuration is actually provided for each bit line.
[0169]
A plurality of memory cells 30 storing n values that can be electrically rewritten are connected in series to form a NAND cell as shown in FIGS.
[0170]
The bit lines 31 are connected to a plurality of NAND cells, respectively, and exchange data with the cells.
[0171]
The first sense amplifier 321, second sense amplifier 322,..., (N-1) th sense amplifier 32n-1 senses and amplifies the potential of the bit line 31.
[0172]
The first data latch 331, the second data latch 332,..., The (n−1) th data latch 33 n−1 holds data to be written in the memory cell 30.
[0173]
The first verifying means 341, the second verifying means 342,..., The (n-1) verifying means 34n-1 check whether or not data has been correctly written in the memory cell 30.
[0174]
The first switch 351 controls the connection between the first sense amplifier 321, the first data latch 331 and the first verify means 341 and the bit line 31.
[0175]
The second switch 352 controls the connection between the second sense amplifier 322, the second data latch 332 and the second verify means 342 and the bit line 31.
[0176]
The (n-1) th switch 35n-1 includes (n-1) th sense amplifier 32n-1, (n-1) th data latch 33n-1, (n-1) verify means 34n-1 and bit line 31. Control connection with.
[0177]
Further, the write control means 40 sets a potential on the bit line 31 according to the contents of the first, second,..., (N-1) th data latches 331, 332,.
[0178]
In such a configuration, after the first, second,..., (N-1) switches 351, 352,..., 35n-1 are turned on, data is taken out from the memory cell 30 to the bit line 31, The first, second,..., (N-1) th switches 351, 352,..., 35n-1 are released, and the first, second, ..., (n-1) th sense amplifiers 321, 322,. 32n-1 operates almost simultaneously to sense and amplify data. The sensed / amplified data is sent to the data input / output line 37 by the column selection signal 115 where the first, second and (n−1) th transistors 361, 362,. Similarly, the first, second,..., (N-1) -th verify means 341, 342,..., 34n-1 operate almost simultaneously to verify the write data.
[0179]
The configuration of the third embodiment will be described more specifically. In the following description, a four-value storage NAND cell type EEPROM will be described as an example of multi-value storage of three or more values.
[0180]
FIG. 18 shows a memory cell array 1 and bit line control circuit 2 of a four-value storage NAND cell type EEPROM according to the third embodiment. One end of the NAND cell is connected to the bit line BL, and the other end is connected to the common source line VS. The selection gates SG1 and SG2 and the control gates CG1 to CG8 are shared by a plurality of NAND cells, and the memory cell M sharing one control gate constitutes a page. The memory cell stores “0”, “1”, “2”, “3” data at the threshold value Vt as in FIG. The memory cell array 1 is formed on a p-well (not shown).
[0181]
Flip-flop FF111 composed of n-channel MOS transistors Qn111 to Qn113 and p-channel MOS transistors Qp111 to Qp113, flip-flop FF112 composed of n-channel MOS transistors Qn121 to Qn123 and p-channel MOS transistors Qp121 to Qp123, n-channel A flip-flop FF113 composed of MOS transistors Qn131 to Qn133 and p-channel MOS transistors Qp131 to Qp133 latches write / read data. Further, the flip-flops FF111, FF112, and FF113 also operate as sense amplifiers.
[0182]
The n-channel MOS transistors Qn116, Qn117, Qn126, Qn127, Qn136, and Qn137 have a flip-flop FF111 and a node VN11, / VN11, FF112, a node VN12, / VN12, FF113, and a node VN13, / VN13 when the signal R becomes "H". Connect each.
[0183]
N-channel MOS transistors Qn115, Qn125, and Qn135 connect node / VN11 to reference voltage Vref1, node / VN12 to reference voltage Vref2, and node / VN13 to reference voltage Vref3 by signal LT, respectively.
[0184]
N-channel MOS transistors Qn114, Qn124, Qn134 connect nodes VN11, VN12, VN13 to BL in response to signal LT.
[0185]
The n-channel MOS transistors Qn118, Qn119, Qn128, Qn129, Qn138, and Qn139 set the nodes VN11, VN12, and VN13 to the ground potential according to the data latched in the flip-flops FF111, FF112, and FF113, respectively, at the time of verify reading.
[0186]
The n-channel MOS transistors Qn141 to Qn146 and the p-channel MOS transistors Qp141 to Qp146 selectively set the voltages Vpp0, Vpp1, Vpp2, and Vpp3 to bit lines according to the data latched in the flip-flops FF111, FF112, and FF113 at the time of writing. Transfer to BL. The n-channel MOS transistor Qn147 resets the bit line BL to 0V when the signal RST becomes “H”. The n-channel MOS transistors Qn151 to Qn156 connect the flip-flops FF111, FF112 and FF113 to the data input / output lines IO1, / IO1, IO2 and / IO2, IO3 and / IO3, respectively, when the signal CSL becomes "H".
[0187]
The operation of the EEPROM configured as described above will be described with reference to FIGS. 19 shows a read operation timing, FIG. 20 shows a write operation timing, and FIG. 21 shows a verify read operation timing. In the following description, the case where the control gate CG2 is selected is shown.
[0188]
The read operation will be described with reference to FIG.
[0189]
Prior to reading, the entire bit line control circuit 2 is reset. The signal / SAP becomes “H” and the SAN becomes “L”, and the flip-flops FF111, FF112, and FF113 are inactivated. Subsequently, when the signal RST becomes “H”, the bit line BL is reset to 0V. At this time, the signals LT and R are also “H”, and the nodes VL11, VN11, VL12, VN12, VL13, and VN13 are connected to the bit lines, and these nodes also become 0V. On the other hand, the nodes / VL11 and / VN11 are connected to a reference voltage Vref1 (for example, 5V at the time of reading) and charged to 5V. Similarly, the nodes / VL12 and / VN12 are connected to the reference voltage Vref2 (for example, 3V at the time of reading), and the nodes / VL13 and / VN13 are connected to the reference voltage Vref3 (for example, at the time of reading, for example, 1V). Charged to 1V.
[0190]
Next, the common source line VS becomes 6V. Subsequently, the selection gates SG1 and SG2 and the control gates CG1 and CG3 to CG8 become 6V. At the same time, the selected control gate CG2 becomes 4V. The bit line BL is charged according to the data of the selected memory cell.
[0191]
When the charging of the bit line BL is completed, the common source line VS, the selection gates SG1, SG2, and the control gates CG1 to CG8 are each set to 0V, and subsequently LT becomes "L", whereby the bit line BL according to the cell data is obtained. Is taken into nodes VN11, VN12, and VN13.
[0192]
Thereafter, the flip-flop activation signals / SAP and SAN are set to “L” and “H”, respectively, thereby activating the flip-flops FF111, FF112, and FF113 and sensing the potential of the bit line BL. When the cell data is “0”, the potential of the bit line BL is 5.5V to 6V. Therefore, the nodes VL11 = “H”, / VL11 = “L”, VL12 = “H”, / VL12 = “ L ", VL13 =" H ", and / VL13 =" L "are sensed and latched by the flip-flops FF111, FF112, and FF113.
[0193]
When the data is “1”, the potential of the bit line BL is 3.5V to 4.5V. Therefore, the node VL11 = “L”, / VL11 = “H”, VL12 = “H”, / VL12 = “ Data of L ", VL13 =" H ", / VL13 =" L "is sensed and latched by the flip-flops FF111, FF112, FF113. When the data is “2”, the potential of the bit line BL is 1.5V to 2.5V, the node VL11 = “L”, / VL11 = “H”, VL12 = “L”, / VL12 = “H”, The data of VL13 = "H" and / VL13 = "L" is sensed and latched by the flip-flops FF111, FF112, FF113. When the data is “3”, the potential of the bit line BL is 0 V to 0.5 V, and the nodes VL11 = “L”, / VL11 = “H”, VL12 = “L”, / VL12 = “H”, VL13 = Data of “L” and / VL13 = “H” is sensed and latched by the flip-flops FF111, FF112, and FF113.
[0194]
The data latched in the flip-flops FF111, FF112, and FF113 as described above is read by setting the signal CSL to "H" and sending it to the data input / output lines IO1, / IO1, IO2, / IO2, IO3, / IO3. Is done.
[0195]
As described above, the four-value data written in the memory cell can be read by a single read cycle.
[0196]
The write operation will be described with reference to FIG.
[0197]
Prior to data writing, the data in the memory cell is erased, and the threshold value Vt of the memory cell is -1.5V or less. Erasing is performed by discharging electrons from the charge storage layer with the p-well, common source line VS, select gates SG1 and SG2 set to 20V, and control gates CG1 to CG8 set to 0V.
[0198]
The write data input / output lines IO1, / IO1, IO2, / IO2, IO3 and / IO3 are input and latched in the flip-flops FF111, FF112 and FF113.
[0199]
In the case of writing "0", the flip-flop FF111 has the node VL11 at "L" and / VL11 has the data "H", and the flip-flop FF112 has the node VL12 at "L" and / VL12 has the "H" data. In the FF113, the data of the node VL13 is latched "L" and the data of / VL13 is latched "H".
[0200]
In the case of writing “1”, the node VL11 is “H”, / VL11 is “L” data, the node VL12 is “L”, / VL12 is “H” data, the node VL13 is “L”, When VL13 is “H” data, when “2” is written, node VL11 is “L”, / VL11 is “H” data, node VL12 is “H”, and / VL12 is “L” data. Node VL13 is "L", / VL13 is "H" data, and when "3" is written, node VL11 is "L", / VL11 is "H" data, node VL12 is "L", / VL12 Is latched "H" data, node VL13 is "H", and / VL13 is "L" data.
[0201]
In the write operation, first, the signal RST becomes “H”, the n-channel MOS transistor Qn147 is turned on, and the bit line BL is reset to 0V. At this time, the signals LT and R are “L”, and the flip-flops FF111, FF112, and FF113 are separated from the bit line BL and the reference voltages Vref1, Vref2, and Vref3. Next, the signal W becomes “H”.
[0202]
In the case of writing “0”, the data of “L” is latched at the nodes VL11, VL12, and VL13, and the signal / W is “L”, so that the p-channel MOS transistors Qp141, Qp142, Qp143, and Qp144 become conductive, The bit line BL is charged to the voltage Vpp0H (8V). In the case of writing “1”, since the node VL11 is “H” and the signal W is “H”, the n-channel MOS transistors Qn141 and Qn142 are turned on, and the voltage Vpp1 (2 V) is applied to the bit line BL. In the case of writing “2”, since the node VL12 is “H”, the n-channel MOS transistors Qn143 and Qn144 are turned on, and the voltage Vpp2 (1 V) is applied to the bit line BL. In the case of “3” writing, the node VL13 is “H”, the n-channel MOS transistors Qn145 and Qn146 are turned on, and the voltage Vpp3 (0 V) is applied to the bit line BL. At this time, the selection gate SG1 becomes Vcc and the control gates CG1 to CG8 become Vcc. Select gate SG2 is at 0V during the write operation.
[0203]
Subsequently, the selection gate SG1 and the control gates CG1 to CG8 become 10V, and the potential of the bit line is transferred to the drain of the memory cell. Thereafter, the selected control gate CG2 is set to 20 V, and writing is performed on the selected memory cell.
[0204]
In any of “1”, “2” and “3” writing, electrons are injected into the charge storage layer of the memory cell by the potential difference between the bit line BL and the control gate CG2, and the threshold value of the memory cell rises. . Since the drain voltage of the memory cell is 2V, 1V, and 0V for “1”, “2”, and “3” writing, respectively, the potential difference with the control gate CG2 is “1” writing <“2” writing <“3” “Because it increases in the order of writing, the amount of charge injected into the charge storage layer of the memory cell (in other words, the increase in threshold value) increases in this order, and writing corresponding to data is performed. When “0” is written, the drain voltage of the memory cell is 8 V, the potential difference from the control gate is small, and the threshold value of the memory cell in which the injection of electrons is suppressed does not change.
[0205]
Verify read is performed after the write operation. The verify read will be described with reference to FIG.
[0206]
In verify read, the write state of the memory cell is confirmed, and if all the cells are sufficiently written, the write operation is terminated, and if there is a memory cell that is insufficiently written, additional writing is performed only to the insufficient cell. Create data. The cell is read while the data is latched in the flip-flops FF111, FF112, and FF113, and new data to be written next is created from the latched data and the read data on the bit line BL, and the flip-flops FF111, FF112 are created. And FF113 are latched.
[0207]
Prior to the verify read, the signals RST and LT are set to “H”, whereby the bit line BL and the nodes VN11, VN12 and VN13 are reset to 0V. Nodes / VN11, / VN12, and / VN13 are connected to reference voltages Vref1, Vref2, and Vref3, respectively. The reference voltages Vref1, Vref2, and Vref3 have write threshold margins of 4.5V, 2.5V, 0.5V, and 0.5V, respectively, corresponding to 5V, 3V, and 1V at the time of reading. Set to low. At this time, the signal R is “L”, and the bit line BL is disconnected from the nodes VL11, VL12, and VL13. Similarly, the nodes / VL11, / VL12, / VL13 are disconnected from the reference voltages Vref1, Vref2, Vref3, and the flip-flops FF111, FF112, FF113 remain activated to latch data.
[0208]
Next, the common source line VS becomes 6V. Subsequently, the selection gates SG1 and SG2 and the control gates CG1 and CG3 to CG8 become 6V. At the same time, the selected control gate CG2 becomes 4V. The bit line BL is charged to a predetermined potential according to the data of the selected memory cell.
[0209]
In order to secure a write threshold margin of 0.5 V, the reference voltages Vref1, Vref2, and Vref3 are set 0.5V lower than those at the time of reading, but the reference voltages Vref1, Vref2, and Vref3 are 5V, 3V, The same effect can be obtained even if the voltage of the control gate CG2 selected instead is set to 4.5V and 1V.
[0210]
When the charging of the bit line BL is completed, the common source line VS, the selection gates SG1, SG2, and the control gates CG1 to CG8 are each set to 0V, and then the signal LT is set to "L", so that the bit corresponding to the cell data The potential of the line BL is taken into the nodes VN11, VN12, and VN13.
[0211]
Thereafter, the signal VE becomes “H”, and the potentials of the nodes VN11, VN12, and VN13 are modified by the data latched in the flip-flops FF111, FF112, and FF113. Thereafter, the flip-flops FF111, FF112, and FF113 are deactivated and reset. Subsequently, the signal R becomes “H”, and the potentials of the nodes VN11, / VN11, VN12, / VN12, VN13, and / VN13 are transferred to the nodes VL11, / VL11, VL12, / VL12, VL13, and / VL13, respectively. The FF111, FF112, and FF113 are activated again, and new data is sensed and latched by the flip-flops FF111, FF112, and FF113.
[0212]
In the verify read operation after writing “0” data, the nodes / VL11, / VL12, / VL13 are “H” and the n-channel MOS transistors Qn119, Qn129, Qn139 are ON, so that the state of the memory cell (ie, the bit) Regardless of the potential of the line BL), when the signal VE becomes "H" and the n-channel MOS transistors Qn118, Qn128, and Qn138 become conductive, the nodes VN11, VN12, and VN13 become 0V. Accordingly, when the flip-flops FF111, FF112, and FF113 are activated after being reset, the bit line potentials are sensed by the flip-flops FF111, FF112, and FF113 so that the nodes VL11, VL12, and VL13 are set to “L”. The write data “0” is latched in the flip-flops FF111, FF112, and FF113 as new data.
[0213]
In the verify read operation after writing “1” data, since the node / VL11 is “L”, the n-channel MOS transistor Qn119 is OFF, the signal VE becomes “H”, and the n-channel MOS transistor Qn118 is turned on. However, the potential of the node VN11 does not change. Therefore, when the memory cell does not reach the “1” write state, the node VN11 is 4.5 V or higher, and the node VL11 becomes “H” when activated after the flip-flop FF111 is reset. Is sensed and latched by the flip-flop FF111. When the memory cell has reached the “1” write state, the node VN11 is sensed and latched by the flip-flop FF111 so that the node VN11 is 4.5 V or less and the node VL11 is “L”.
[0214]
On the other hand, since the nodes / VL12 and / VL13 are “H” and the n-channel MOS transistors Qn129 and Qn139 are ON, when the signal VE becomes “H” and the n-channel MOS transistors Qn128 and Qn138 are turned on, the nodes VN12, VN13 becomes 0V regardless of the potential of the bit line BL. Therefore, when the flip-flops FF112 and FF113 are activated after being reset, they are sensed by the flip-flops FF112 and FF113 so that the nodes VL12 and VL13 become “L”.
[0215]
As described above, when the memory cell does not reach the “1” write state, the rewrite data “1” is latched as data again, and when the cell reaches the “1” write state. The rewrite data “0” is latched as new data, and the threshold value does not change in the rewrite.
[0216]
In the verify read operation after “2” data is written, since the node / VL11 is “H” and the n-channel MOS transistor Qn119 is ON, the signal VE becomes “H” regardless of the potential of the bit line BL. When n channel MOS transistor Qn118 is turned on, node VN11 becomes 0V. Therefore, when the flip-flop FF111 is activated after being reset, it is sensed by the flip-flop FF111 so that the node VL11 becomes "L".
[0217]
On the other hand, since the node / VL12 is "L", the n-channel MOS transistor Qn129 is OFF, and even if the signal VE becomes "H" and the n-channel MOS transistor Qn128 becomes conductive, the potential of the node VN12 does not change. When the memory cell does not reach the “2” write state, the node VN12 is sensed by the flip-flop FF112 so that the node VN12 is 2.5 V or higher and the node VL12 is “H”. When the memory cell has reached the “2” write state, the node VN12 is sensed by the flip-flop FF112 so that the node VN12 is 2.5 V or less and the node VL12 becomes “L”.
[0218]
Further, since the node / VL13 is "H" and the n-channel MOS transistor Qn139 is ON, the signal VE becomes "H" regardless of the state of the memory cell, that is, the state of the bit line BL. When the transistor Qn138 becomes conductive, VN13 becomes 0V. Therefore, when the flip-flop FF113 is activated after being reset, it is sensed by the flip-flop FF113 so that the node VL13 becomes "L".
[0219]
As described above, when the memory cell has not reached the “2” write state, the rewrite data “2” is latched as data again, and when the cell has reached the “2” write state, The rewrite data “0” is latched as new data, and the threshold value does not change in the rewrite.
[0220]
In the verify read operation after writing “3”, since the nodes / VL11 and / VL12 are “H” and the n-channel MOS transistors Qn119 and Qn129 are ON, the signal VE is “H” regardless of the potential of the bit line BL. When the n-channel MOS transistors Qn118 and Qn128 become conductive, the nodes VN11 and VN12 become 0V. Therefore, when the flip-flops FF111 and FF112 are activated after being reset, they are sensed by the flip-flops FF111 and FF112 so that the nodes VL11 and VL12 become “L”.
[0221]
On the other hand, since the node / VL13 is "L", the potential of the node VN13 does not change even if the n-channel MOS transistor Qn139 is OFF and the signal VE becomes "H" and the n-channel MOS transistor Qn138 is turned on. When the memory cell does not reach the “3” write state, the node VN13 is 0.5 V or higher, and the flip-flop is set so that the node VL13 becomes “H” when activated after the flip-flop FF113 is reset. It is sensed and latched by FF113. When the memory cell has reached the "3" write state, the node VN13 is sensed and latched by the flip-flop FF113 so that the node VN13 is 0.5 V or less and the node VL13 is "L".
[0222]
As described above, when the memory cell has not reached the “3” write state, the rewrite data “3” is latched as data again. When the cell has reached the “3” write state, The rewrite data “0” is latched as new data, and the threshold value does not change in the rewrite.
[0223]
By this verify read operation, rewrite data is set as shown in Table 3 from the write data and the write state of the memory cell. As can be seen from Table 3, “1” write is performed only for the memory cell which is “1” write insufficient but “1” write state is performed again, and “2” write state is entered regardless of “ The “2” write is performed again only on the memory cell insufficiently written to “2”, and the “3” write is performed again only on the memory cell insufficiently written to “3” even though the “3” write state should be set.
[0224]
[Table 3]

[0225]
By repeatedly performing the write operation and the verify read operation as described above, the write time is optimized for each memory cell, and data is written.
[0226]
As described above, according to the third embodiment, the bit line control circuit 2 shown in FIG. 18 can write, verify, read, read, and erase data in the EEPROM memory cell storing four values. Moreover, in the related-art three-value storage EEPROM, in reading, the first read cycle for determining “0”, “1”, or “2” and “2”, “1”, or “0” The two basic cycles of the second read cycle for determining “?” Are necessary, and the verify read cycle also requires two basic cycles of the inversion cycle and the verify cycle. The four-value storage EEPROMs, which have complicated data discrimination, each have a feature that can be executed by a single cycle operation, and can read and write data in a short time.
[0227]
FIG. 22 is a block diagram showing a basic configuration of an n-value storage NAND cell type EEPROM according to the fourth embodiment of the present invention.
[0228]
In FIG. 17 and FIG. 18, a bit line control circuit 2 including a sense amplifier, data latch, verify means, switch, and write control means is provided for each bit line. This makes it possible to read and write data in a large number of cells at the same time, but has the disadvantage that the area occupied by the bit line control circuit on the chip increases.
[0229]
In FIG. 22, one bit line control circuit is provided for K bit lines. One bit line out of the K bit lines is selectively connected to the bit line control circuit 2 by the column selection signal 115. Thus, a multi-value storage EEPROM can be realized without increasing the area occupied by the bit line control circuit on the chip. By using a bit line control circuit similar to that shown in FIG. 18, data writing, verify reading, reading and erasing can be performed in a single cycle operation in the EEPROM memory cell storing four values.
[0230]
Table 4 shows a notation example of the quaternary data in the fourth embodiment.
[0231]
[Table 4]

[0232]
The quaternary data “0”, “1”, “2”, “3” stored in the memory cell is represented by two binary signals Di and Dj for the exchange with the outside of the chip, and three binary signals inside the chip. It is represented by IO1, IO2, and IO3. The internal data IO1, IO2, and IO3 take different values during reading and writing.
[0233]
External data Di and Dj and internal data IO1, IO2 and IO3 are mutually converted by the input / output data changing circuit 4 of FIG. FIG. 23 shows a circuit example of the input / output data conversion circuit. FIG. 23A shows a circuit for converting the internal data IO1, IO2, and IO3 read from the memory cell into external data Di and Dj. FIG. 23B shows a circuit for converting IO1, IO2, and IO3 for writing Di and Dj inputted from the outside into the memory cell.
[0234]
In the above embodiment, the present invention has been described by taking quaternary storage as an example of multilevel storage. However, the present invention is effective even if the value of n is further increased. Table 5 shows a correspondence example of cell data, external data, and internal data in the case of 8 storages with n = 8. By matching each data with the rules shown in Table 5, the present invention can be applied to any value of n.
[0235]
At the time of writing, all the signals (IO1 to IO7) are “L” when the internal data is data “0” that does not change the threshold value at the time of writing the cell. Of the seven signals (IO1 to IO7), only one different from each other applies data that is "H". That is, data "1" to "7" is a Hamming distance with respect to data "0". Is 1. As a result, at the time of write verification, if it is determined that the write state has been reached regardless of whether the data is “1” to “7”, one signal that has been “H” is changed to “L”. Can be easily changed to data “0”. For example, the data “3” can be definitely changed to “0” without passing through “2” and “1”, and a stable verify operation can be performed.
[0236]
[Table 5]

[0237]
The present invention is not limited to the above embodiments. The present invention has been described by taking the NAND cell type EEPROM as an example. However, the present invention is also effective for a ternary storage NOR cell type EEPROM using the cell shown in FIG. FIG. 24A shows the configuration of the NOR cell, and FIG. 24B shows the voltage waveform of each part.
[0238]
In the three-value storage NOR cell type EEPROM, the threshold value of the cell corresponding to the ternary value is, for example, 5.5V to 6.5V for the “0” write cell, and 3.5V to 4.5V for the “1” write cell. , "2" write cell may be 1.5V to 2.5V. Further, the potential of each part of the memory cell array in each operation may be as shown in Table 6 below.
[0239]
[Table 6]

[0240]
When reading is performed under this condition, since the voltage of the word line is 6V, the bit line is 0V to 0.5V in the case of "0" cell, and 1.5V to 2.5V in the case of "1" cell. In the case of the “2” cell, a voltage of 3.5V to 4.5V is output.
[0241]
In the NOR cell type, the relationship between the threshold values of the cells corresponding to the ternary values is opposite to that of the NAND cell type. Therefore, the reference voltages VRF1 and VRF2 at the time of verify read ensure a write threshold margin of 0.5V. Therefore, it may be set higher by 0.5V than at the time of reading. Further, the same effect can be obtained even if VRF1 and VRF2 are set to 3V and 1V as in reading, and the voltage of the selected word line WL is lowered to 5.5V instead.
[0242]
The present invention can also be applied to a four-value or more multi-value storage NOR type EEPROM, and the configuration of the NOR cell and the voltage waveform of each part are substantially the same as the three-value storage NOR type EEPROM shown in FIG.
[0243]
In a four-value storage NOR type EEPROM, the threshold value of the cell corresponding to the four values is, for example, 6.5V to 7.5V for the “0” write cell, 4.5V to 5.5V for the “1” write cell, The “2” write may be performed at 2.5 V to 3.5 V for the cell, and the “3” write cell may be set at 0.5 V to 1.5 V. Further, the potential of each part of the memory cell array in each operation may be as shown in Table 7.
[0244]
[Table 7]

[0245]
When reading is performed under this condition, the voltage of the word line is 7V, so that the bit line has 0V to 0.5V in the case of "0" cell, and 1.5V to 2.V in the case of "1" cell. A voltage of 3.5V to 4.5V is output in the case of 5V, "2" cell, and 5.5V to 6V is output in the case of "1" cell.
[0246]
As in the case of ternary storage, in the NOR type, since the magnitude relation of the threshold values of the cells corresponding to the quaternary values is opposite to that in the NAND type, the reference voltages Vref1, Vref2, and Vref3 at the time of verify read are 0.5V. In order to secure the write threshold margin, it is preferable to set 0.5 V higher than at the time of reading. The same effect can be obtained even if the reference voltages Vref1, Vref2, and Vref3 are set to 5V, 3V, and 1V as in the read operation and the voltage of the selected word line WL is lowered to 6.5V instead.
[0247]
In addition, for the purpose of increasing the density, the following NOR type cell has been developed in recent years. One is a DINOR type cell and the other is an AND type cell.
[0248]
FIG. 25A and FIG. 25B show the configuration of the DINOR type cell and the voltage waveform of each part, respectively. FIGS. 26A and 26B show the configuration of the AND type cell and the voltage waveform of each part, respectively.
[0249]
The above DINOR type cell and AND type cell are also connected to the end of the memory cell unit in which a plurality of cells are connected to the global bit line, and the bit line contact is reduced to increase the density. It is the same as the NAND type cell. These DINOR cells and AND cells differ from NAND cells in that NAND cells have memory cells connected in series with bit lines, whereas DINOR cells and AND cells have bit bits. The memory cells are connected in parallel to the line.
[0250]
However, even when the above DINOR type EEPROM or AND type EEPROM is applied to the present invention, the same effect as the above NOR type EEPROM can be obtained.
[0251]
In addition, various modifications can be made without departing from the scope of the present invention.
[0252]
The present invention is not limited to the above-described embodiments, and it goes without saying that various modifications can be made without departing from the scope of the present invention.
[0253]
【The invention's effect】
According to the present invention, the following effects can be obtained.
[0254]
According to the present invention configured as described above, it is possible to perform data writing, verify reading, reading, and erasing to an EEPROM memory cell that stores multiple values. In addition to this, in the present invention, by the opening and closing operations of a plurality of switches, at the time of reading or verify reading, these can be executed in a single cycle operation, and data can be read and written in a short time. .
[0255]
In the ternary storage EEPROM shown in the above example, the first read cycle for determining whether “0” or “1” or “2” is read and “2” or “1”. Two basic cycles of the second read cycle for determining “one of“ 0 ”and“ 0 ”” are necessary, and the verify read cycle requires two basic cycles of the inversion cycle and the verify cycle. On the other hand, since all of the present invention can execute these in a single cycle operation, it is possible to read and write data in a short time.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram showing a configuration of a NAND cell array.
FIG. 2 is a schematic diagram for explaining a read operation of a NAND cell.
FIG. 3 is a schematic diagram showing a relationship between a threshold value of a memory cell and a bit line output voltage at the time of reading.
FIG. 4 is a schematic diagram showing a relationship between a threshold value of a memory cell and a bit line output voltage at the time of reading.
FIG. 5 is a block diagram showing a basic configuration of a NAND cell type EEPROM according to the first embodiment.
FIG. 6 is a circuit configuration diagram specifically showing a memory cell array and a bit line control circuit in the first embodiment.
FIG. 7 is a timing chart showing a read operation in the first embodiment.
FIG. 8 is a timing chart showing a write operation in the first embodiment.
FIG. 9 is a timing chart showing a verify read operation in the first embodiment.
FIG. 10 is a configuration diagram showing a part of a circuit specifically showing a memory cell array and a bit line control circuit in a second embodiment;
FIG. 11 is a configuration diagram showing another part of a circuit specifically showing a memory cell array and a bit line control circuit in the second embodiment;
FIG. 12 is a timing chart showing a read operation in the second embodiment.
FIG. 13 is a timing chart showing a write operation in the second embodiment.
FIG. 14 is a timing chart showing a verify read operation in the second embodiment.
FIG. 15 is a block diagram showing a configuration example of an EEPROM using the bit line control circuit of the second embodiment.
FIG. 16 is a block diagram showing another configuration example of an EEPROM using the bit line control circuit of the second embodiment.
FIG. 17 is a block diagram showing a basic configuration of a NAND cell type EEPROM according to a third embodiment;
FIG. 18 is a circuit configuration diagram specifically showing a memory cell array and a bit line control circuit in a third embodiment.
FIG. 19 is a timing chart showing a read operation in the third embodiment.
FIG. 20 is a timing chart showing a write operation in the third embodiment.
FIG. 21 is a timing chart showing a verify read operation in the third embodiment.
FIG. 22 is a circuit configuration diagram specifically showing a memory cell array and a bit line control circuit in a fourth embodiment;
FIG. 23 is a diagram showing an example of an input / output data conversion circuit in a fourth embodiment.
FIG. 24 is a schematic diagram for explaining a basic configuration and a read operation of a NOR cell array.
FIG. 25 is a diagram showing a configuration of a DINOR type cell and voltage waveforms of each part.
FIG. 26 is a diagram showing a configuration of an AND type cell and voltage waveforms of each part.
FIG. 27 is a block diagram showing an example of the configuration of an EEPROM.
FIG. 28 is a circuit configuration diagram specifically showing the memory cell array and bit line control circuit of FIG. 27;
FIG. 29 is a timing chart showing the read operation in FIG.
30 is a timing chart showing the write operation in FIG. 28. FIG.
FIG. 31 is a timing chart showing a verify read operation in FIG. 28;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Bit line control circuit, 3 ... Column decoder, 4 ... Input / output data conversion circuit, 5 ... Data input / output buffer, 6 ... Word line drive circuit, 31 ... Bit line, 32 ... Sense amplifier, 33 ... Data latch, 34 ... Verify means, 35 ... Switch, 36 ... Transistor, 37 ... Data input / output line, 40 ... Write control means, BL ... Bit line, S1, S2 ... Select transistor, M1-M8 ... Memory cell, SG1 , SG2 ... selection gate, CG1 to CG8 ... control gate, VS ... source line, FF ... flip-flop, Qp ... p-channel MOS transistor, Qn ... n-channel MOS transistor.

Claims (2)

a memory cell array in which a plurality of electrically rewritable memory cells storing n-values (n is an integer of 3 or more) are arranged in a matrix;
A plurality of bit lines connected to the plurality of memory cells, respectively, for transferring data to and from the memory cells;
A plurality of sensing means for sensing information stored in the memory cell;
A data latch group including (n−1) data latch circuits for holding data to be written to the memory cells;
A plurality of verify means for checking whether or not data has been correctly written to the memory cell, and
When the state of the memory cell is controlled to have the first value that is the erased state before the write operation, the data in the data latch circuit group are all set to the first data (“L”). And
When the state of the memory cell is controlled to have the (n-1) second to n values, which are the respective written states, from the erased state before the write operation, the memory cell is controlled to have the second to n values. The relationship between the data latch circuit groups corresponding to this is set so that only the data of one different data latch circuit is the second data ("H") different from the first data,
At the time of writing and rewriting after write verification, writing is performed to a memory cell corresponding to a data latch circuit group having a data latch circuit in which the second data is set, and the data in which the second data is set Writing is not performed in the memory cell corresponding to the data latch circuit group having no latch circuit,
At the time of write verification after writing, in the data latch circuit group that controls the state of the memory cell so as to have the m-th value among the first to n values, one piece of data in which the second data is set In the latch circuit, the second data is changed to the first data when the state of the memory cell has reached the mth value, and the second data is changed when the state of the memory cell has not reached the mth value. A non-volatile semiconductor memory device, wherein data is held and the other data latch circuit to which the first data is set holds the first data regardless of the state of the memory cell. a memory cell array in which a plurality of electrically rewritable memory cells storing n-values (n is an integer of 3 or more) are arranged in a matrix;
A plurality of bit lines connected to the plurality of memory cells, respectively, for transferring data to and from the memory cells;
A plurality of sensing means for sensing information stored in the memory cell;
A data latch group including (n−1) data latch circuits for holding data to be written to the memory cells;
A plurality of verify means for checking whether data has been correctly written in the memory cell;
Means for erasing data in the memory cell,
When the state of the memory cell is controlled to have the first value that is the erased state before the write operation, the data in the data latch circuit group are all set to the first data (“L”). And
When the memory cell state is controlled to have (n-1) second to n values, which are the respective written states, from the erased state before the write operation, the memory cell is controlled to have the second to n values. The relationship between the data latch circuit groups corresponding to this is set so that only the data of one different data latch circuit is the second data ("H") different from the first data ,
In the write verify, in the data latch circuit group that controls the state of the memory cell so as to have the second to n values, when it is determined that the state of the corresponding memory cell has reached the value to be stored, the nonvolatile semiconductor memory device the data of one data latch circuit 2 of the data is set, characterized in be relocated to the first data.

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