JP3225024B2 - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device

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JP3225024B2
JP3225024B2 JP34860398A JP34860398A JP3225024B2 JP 3225024 B2 JP3225024 B2 JP 3225024B2 JP 34860398 A JP34860398 A JP 34860398A JP 34860398 A JP34860398 A JP 34860398A JP 3225024 B2 JP3225024 B2 JP 3225024B2
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memory cell
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、電気的書替え可能
な不揮発性半導体記憶装置(EEPROM)に係わり、
特に1つのメモリセルに1ビットより多い情報を記憶さ
せる多値記憶を行うEEPROMに関する。
The present invention relates to an electrically rewritable nonvolatile semiconductor memory device (EEPROM),
In particular, the present invention relates to an EEPROM that performs multi-value storage in which more than one bit of information is stored in one memory cell.

【0002】[0002]

【従来の技術】EEPROMの1つとして、高集積化が
可能なNANDセル型EEPROMが知られている。こ
れは、複数のメモリセルをそれらのソース,ドレインを
隣接するもの同士で共用する形で直列接続し、これを1
単位としてビット線に接続するものである。メモリセル
は通常、浮遊ゲート(電荷蓄積層)と制御ゲートが積層
されたFETMOS構造を有する。メモリセルアレイ
は、p型基板又はn型基板に形成されたp型ウェル内に
集積形成される。NANDセルのドレイン側は選択ゲー
トを介してビット線に接続され、ソース側はやはり選択
ゲートを介して共通ソース線に接続される。メモリセル
の制御ゲートは、行方向に連続的に配設されてワード線
となる。
2. Description of the Related Art As one type of EEPROM, a NAND cell type EEPROM capable of high integration is known. This is because a plurality of memory cells are connected in series in such a manner that their sources and drains are shared by adjacent ones, and
It is connected to a bit line as a unit. The memory cell usually has an FETMOS structure in which a floating gate (charge storage layer) and a control gate are stacked. The memory cell array is integrally formed in a p-type well formed on a p-type substrate or an n-type substrate. The drain side of the NAND cell is connected to a bit line via a selection gate, and the source side is also connected to a common source line via a selection gate. The control gates of the memory cells are arranged continuously in the row direction to form word lines.

【0003】このNANDセル型EEPROMの動作
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Vpp(=20V程
度)を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Vppm(=1
0V程度)を印加し、ビット線にはデータに応じて0V
又は中間電圧Vm(=8V程度)を与える。
The operation of this NAND cell type EEPROM is as follows. Data writing is performed sequentially from the memory cell located farthest from the bit line. The high voltage Vpp (= about 20 V) is applied to the control gate of the selected memory cell, and the intermediate voltage Vppm (= 1) is applied to the control gate and the selection gate of the memory cell on the bit line side from the high voltage Vpp.
0V) and apply 0V to the bit line according to the data.
Alternatively, an intermediate voltage Vm (= about 8 V) is applied.

【0004】ビット線に0Vが与えられた時、その電位
は選択メモリセルのドレインまで転送されて、電荷畜積
層に電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を例え
ば“1”とする。ビット線にVmが与えられた時は電子
注入が実効的に起こらず、従ってしきい値は変化せず、
負に止まる。この状態は消去状態で“0”とする。デー
タ書き込みは制御ゲートを共有するメモリセルに対して
同時に行われる。
When 0 V is applied to the bit line, the potential is transferred to the drain of the selected memory cell, and electrons are injected into the charge stack. As a result, the threshold value of the selected memory cell shifts in the positive direction. This state is, for example, “1”. When Vm is applied to the bit line, electron injection does not occur effectively, so that the threshold does not change,
Stay negative. This state is "0" in the erase state. Data writing is performed simultaneously on the memory cells sharing the control gate.

【0005】データ消去は、NANDセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを0Vとし、p型ウェルを20Vとする。このと
き、選択ゲート,ビット線及びソース線も20Vにされ
る。これにより、全てのメモリセルで電荷蓄積層の電子
がp型ウェルに放出され、しきい値は負方向にシフトす
る。
[0005] Data erasure is performed simultaneously on all memory cells in the NAND cell. That is, all control gates are set to 0V, and the p-type well is set to 20V. At this time, the selection gate, bit line and source line are also set to 20V. As a result, in all the memory cells, electrons in the charge storage layer are emitted to the p-type well, and the threshold value shifts in the negative direction.

【0006】データ読み出しは、選択されたメモリセル
の制御ゲートを0Vとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Vcc(例えば5V)
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。
For data reading, the control gate of the selected memory cell is set to 0 V, and the control gates and selection gates of the other memory cells are set to the power supply potential Vcc (for example, 5 V).
This is performed by detecting whether or not a current flows in the selected memory cell.

【0007】読み出し動作の制約から、“1”書き込み
後のしきい値は0VからVccの間に制御しなければな
らない。このため、書き込みベリファイが行われ、
“1”書き込み不足のメモリセルのみを検出し、“1”
書き込み不足のメモリセルに対してのみ再書き込みが行
われるよう再書き込みデータを設定する(ビット毎ベリ
ファイ)。“1”書き込み不足のメモリセルは、選択さ
れた制御ゲートを例えば0.5V(ベリファイ電圧)に
して読み出すこと(ベリファイ読み出し)で検出され
る。つまり、メモリセルのしきい値が0Vに対してマー
ジンを持って、0.5V以上になっていないと、選択メ
モリセルで電流が流れ、“1”書き込み不足と検出され
る。
[0007] Due to the restrictions on the read operation, the threshold value after writing "1" must be controlled between 0 V and Vcc. Therefore, write verification is performed,
"1" Only memory cells with insufficient writing are detected and "1"
Rewrite data is set so that rewrite is performed only on a memory cell with insufficient write (bit-by-bit verify). A memory cell with insufficient writing of “1” is detected by setting the selected control gate to, for example, 0.5 V (verify voltage) and reading (verify read). That is, if the threshold value of the memory cell is not 0.5 V or more with a margin with respect to 0 V, a current flows in the selected memory cell, and it is detected that "1" is insufficiently written.

【0008】“0”書き込み状態にするメモリセルでは
当然電流が流れるため、このメモリセルが“1”書き込
み不足と誤認されないよう、メモリセルを流れる電流を
補償するベリファイ回路と呼ばれる回路が設けられる。
このベリファイ回路によって高速に書き込みベリファイ
は実行される。
Since a current naturally flows in a memory cell set to the "0" write state, a circuit called a verify circuit for compensating a current flowing through the memory cell is provided so that the memory cell is not mistaken for "1" write shortage.
This verify circuit executes write verify at high speed.

【0009】書き込み動作と書き込みベリファイを繰り
返しながらデータ書き込みをすることで個々のメモリセ
ルに対して、書き込み時間が最適化され“1”書き込み
後のしきい値は0VからVccの間に制御される。
By performing data writing while repeating the write operation and the write verify, the write time is optimized for each memory cell, and the threshold value after "1" write is controlled between 0 V and Vcc. .

【0010】このNANDセル型EEPROMで、例え
ば書き込み後の状態を“0”,“1”,“2”の3つに
することを考える。“0”書き込み状態はしきい値が
負、“1”書き込み状態はしきい値が例えば0Vから
(1/2)Vcc、“2”書き込み状態はしきい値が (1/2)
VccからVccまでとする。従来のベリファイ読み出
しでは、制御ゲートにベリファイ電圧を印加しメモリセ
ルで電流が流れるか否かで、メモリセルのしきい値がベ
リファイ電圧以上か否かを判断するため、“1”,
“2”書き込み状態に達しているか否かを判断するため
にそれぞれベリファイ電圧を0Vと (1/2)Vccにし
て、2回チェックする必要があり、ベリファイ読み出し
に時間がかかるという問題があった。
In this NAND cell type EEPROM, for example, it is assumed that the state after writing is set to three states of "0", "1", and "2". The "0" write state has a negative threshold value, and the "1" write state has a threshold value of, for example, 0V.
(1/2) Vcc, the threshold value is "1/2" when "2" is written.
Vcc to Vcc. In the conventional verify read, a verify voltage is applied to the control gate to determine whether or not the threshold voltage of the memory cell is equal to or higher than the verify voltage by determining whether a current flows in the memory cell.
In order to judge whether or not the "2" write state has been reached, the verify voltage must be set to 0 V and (1/2) Vcc, respectively, to perform two checks, and there is a problem that it takes time to perform the verify read. .

【0011】[0011]

【発明が解決しようとする課題】以上のように従来のN
ANDセル型EEPROMにおいては、メモリセルに多
値情報を記憶させ、従来のベリファイ回路でビット毎ベ
リファイを行おうとすると、ベリファイ読み出しに時間
がかかるという問題があった。
As described above, the conventional N
In the AND cell type EEPROM, when multi-value information is stored in a memory cell and a bit-by-bit verification is performed by a conventional verification circuit, there is a problem that it takes time to perform a verify read.

【0012】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、ベリファイ読み出し
電圧を変えることなく多値情報を読み出すことができ、
ベリファイ読み出し時間の短縮をはかり得るEEPRO
Mを提供することにある。
The present invention has been made in view of the above circumstances, and an object of the present invention is to read multi-valued information without changing a verify read voltage.
EEPRO that can reduce verify read time
M.

【0013】[0013]

【課題を解決するための手段】(構成)本発明に係わる
多値(n値)記憶の不揮発性半導体記憶装置は、読み出
し動作時のビット線電位がメモリセルのしきい値を示す
ように制御される。これは例えば、共通ソース線を6
V、選択された制御ゲートに2Vを与え、ビット線に共
通ソース線の電位を転送させる。ビット線電位がメモリ
セルのしきい値に達した時、メモリセルを流れる電流は
止まり、そのビット線電位は制御ゲート電圧2Vからメ
モリセルのしきい値を引いた値となる。ビット線電位が
3Vであれば、メモリセルのしきい値は−1Vである。
非選択の制御ゲートと選択ゲートは、ビット線電位が非
選択メモリセル或いは選択トランジスタのしきい値で決
定しないよう、例えば6Vとする。
(Constitution) A nonvolatile semiconductor memory device of multi-value (n-value) storage according to the present invention is controlled so that a bit line potential at the time of a read operation indicates a threshold value of a memory cell. Is done. This means, for example, that a common source line
V, 2 V is applied to the selected control gate, and the potential of the common source line is transferred to the bit line. When the bit line potential reaches the threshold value of the memory cell, the current flowing through the memory cell stops, and the bit line potential becomes a value obtained by subtracting the threshold value of the memory cell from the control gate voltage 2V. If the bit line potential is 3V, the threshold value of the memory cell is -1V.
The non-selected control gate and select gate are set to, for example, 6 V so that the bit line potential is not determined by the threshold value of the unselected memory cell or the select transistor.

【0014】消去状態を“0”とし多値レベルをメモリ
セルのしきい値の低い順に“0”,“1”,…,
“i”,…“n−1”とすると、ベリファイ読み出しで
は書き込みが十分か否かを全てのデータ“i”について
同時にベリファイするために、書き込みデータに応じて
ビット線電位をセンスする時の基準電位が設定される。
また、データ“0”書き込みの場合のように、すでに書
き込み十分と検出されていればメモリセルの電流は補償
され、書き込み不十分であると検出されていればメモリ
セルの電流は補償されないようベリファイ回路が設けら
れる。
The erase state is set to "0", and the multi-valued levels are set to "0", "1",.
Assuming that “i”,... “N−1”, the verify reading is simultaneously performed for all data “i” to determine whether or not writing is sufficient. The potential is set.
Also, as in the case of writing data "0", the current of the memory cell is compensated if it is already detected that writing is sufficient, and the current of the memory cell is not compensated if it is detected that writing is insufficient. A circuit is provided.

【0015】また、書き込み十分か否かをデータとして
記憶する第1のレジスタと、書き込む多値レベルが
“1”,…,“n−1”のうちのいずれかを記憶する第
2のレジスタを備え、第1のレジスタは書き込み十分か
否かを検出するセンスアンプの機能も兼ね備える。さら
に、所望の書き込み状態に達していないメモリセルがあ
れば、そのメモリセルのみに再書き込みが行われるよ
う、所望の書き込み状態に応じて書き込み時のビット線
電圧を出力するビット線書き込み電圧出力回路を備えた
ことを特徴としている。
A first register for storing whether or not the writing is sufficient as data and a second register for storing any one of the multilevel levels to be written, "1",..., "N-1". The first register also has a function of a sense amplifier for detecting whether or not writing is sufficient. Furthermore, if there is a memory cell that has not reached the desired write state, a bit line write voltage output circuit that outputs a bit line voltage at the time of writing according to the desired write state so that rewriting is performed only on that memory cell. It is characterized by having.

【0016】即ち本発明は、多値記憶の不揮発性半導体
記憶装置において、電気的書き替えを可能としn個の記
憶状態(n≧3)を持つことが可能な複数のメモリセル
がマトリクス状に配置されたメモリセルアレイと、前記
メモリセルアレイに接続される複数のビット線と、前記
メモリセルアレイに接続される複数のワード線と、デー
タ書き込み中にそれぞれのメモリセルに印加される書き
込みパルスを制御する制御データを記憶し、記憶してい
る制御データによって決まる参照信号と前記ビット線を
介して出力されるメモリセルの記憶状態を示す信号とを
比較して、データ書き込み中にそれぞれのメモリセルの
記憶状態が所望の状態に達したか否かを検出する、複数
のデータ回路と、を備えたことを特徴とする。
That is, according to the present invention, in a multi-valued nonvolatile semiconductor memory device, a plurality of memory cells which can be electrically rewritten and have n storage states (n ≧ 3) are arranged in a matrix. The arranged memory cell array, a plurality of bit lines connected to the memory cell array, a plurality of word lines connected to the memory cell array, and a write pulse applied to each memory cell during data writing. The control data is stored, and a reference signal determined by the stored control data is compared with a signal indicating the storage state of the memory cell output via the bit line. A plurality of data circuits for detecting whether the state has reached a desired state.

【0017】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) データ入力バッファを備え、データ回路に記憶され
る制御データはデータ入出力バッファから送られてくる
初期制御データに初期的に設定されること。 (2) データ回路は、記憶している制御データに従って対
応するメモリセルに印加される書き込みパルスの電圧を
制御すること。 (3) データ書き込みは、メモリセルの全てが書き込まれ
るまで続けられること。
Here, preferred embodiments of the present invention include the following. (1) A data input buffer is provided, and control data stored in the data circuit is initially set to initial control data sent from the data input / output buffer. (2) The data circuit controls the voltage of the write pulse applied to the corresponding memory cell according to the stored control data. (3) Data writing must be continued until all memory cells have been written.

【0018】(4) データ回路は、第i(i=2,…,
n)の制御データを記憶している場合に、対応するメモ
リセルが第iの記憶状態に達したと検出したら記憶して
いる第iの制御データを第1の制御データに変更し、第
j(j=2,…,n)の制御データを記憶している場合
に、対応するメモリセルが第jの記憶状態に達していな
いと検出したら記憶している第jの制御データを保持
し、第1の制御データを記憶している場合はその第1の
制御データを保持すること。
(4) The data circuit has an i-th (i = 2,...,
In the case where the control data of n) is stored, when it is detected that the corresponding memory cell has reached the i-th storage state, the stored i-th control data is changed to the first control data, and the j-th control data is changed. (J = 2,..., N), when it is detected that the corresponding memory cell has not reached the j-th storage state, the stored j-th control data is held; When the first control data is stored, the first control data is held.

【0019】(5) 複数のデータ回路に記憶されている制
御データを検出する制御データ検出回路を備え、制御デ
ータ検出回路は全てのデータ回路に記憶されている制御
データが第1の制御データか否かを検出すること。 (6) データ書き込みは、制御データ検出回路が全てのデ
ータ回路に記憶されている制御データが第1の制御デー
タであることを検出するまで続けられること。
(5) A control data detection circuit for detecting control data stored in a plurality of data circuits, wherein the control data detection circuit determines whether the control data stored in all the data circuits is the first control data Detect whether or not. (6) The data writing is continued until the control data detection circuit detects that the control data stored in all the data circuits is the first control data.

【0020】(7) データ回路は、第1の制御データ以外
の制御データを記憶している場合のみ、データ書き込み
中の対応するメモリセルの記憶状態を検出すること。 (8) データ入力バッファを備え、データ回路は、全デー
タ入力バッファから送られてくるそれぞれのメモリセル
に記憶すべき記憶状態を指示するn個の第1,第2,
…,第nの制御データのうちのいずれかを初期的に記憶
し、初期的に記憶する制御データによって指示された記
憶状態に達していないメモリセルにのみ書き込みを促進
するような書き込みパルスが印加されるように、初期的
に第i(i=2,…,n)の制御データを記憶した場
合、対応するメモリセルが第iの記憶状態に達したと検
出したら記憶している制御データを第1の制御データに
変更し、第1の制御データを記憶している場合はその第
1の制御データを保持すること。
(7) The data circuit detects the storage state of the corresponding memory cell during data writing only when storing control data other than the first control data. (8) A data input buffer is provided, and the data circuit includes n first, second, and second data indicating the storage state to be stored in each memory cell sent from all data input buffers.
.., A write pulse is applied to initially store any one of the n-th control data and to promote writing only to the memory cells that have not reached the storage state indicated by the control data to be initially stored. As described above, when the i-th (i = 2,..., N) control data is initially stored, the control data stored is detected when the corresponding memory cell has reached the i-th storage state. Change to the first control data, and if the first control data is stored, hold the first control data.

【0021】(9) 複数のデータ回路に記憶されている制
御データを検出する制御データ検出回路を備え、制御デ
ータ検出回路は全てのデータ回路に記憶されている制御
データが第1の制御データか否かを検出すること。 (10)データ書き込みは、制御データ検出回路が全てのデ
ータ回路に記憶されている制御データが第1の制御デー
タであることを検出するまで続けられること。 (11)データ回路は、第1の制御データ以外の制御データ
を記憶している場合のみ、データ書き込み中の対応する
メモリセルの記憶状態を検出すること。
(9) A control data detection circuit for detecting control data stored in a plurality of data circuits is provided. The control data detection circuit determines whether the control data stored in all the data circuits is the first control data. Detect whether or not. (10) The data writing is continued until the control data detection circuit detects that the control data stored in all the data circuits is the first control data. (11) The data circuit detects the storage state of the corresponding memory cell during data writing only when control data other than the first control data is stored.

【0022】(作用)本発明においては、多値データ書
き込みを行った後、個々のメモリセルの書き込み状態が
その所望の多値レベル状態に達しているか否かが同時に
検出される。そして、所望の多値レベルに達していない
メモリセルがあれば、そのメモリセルのみに再書き込み
が行われるよう、所望の書き込み状態に応じて書き込み
時のビット線電圧が出力される。この書き込み動作とベ
リファイ読み出しを繰り返し、全てのメモリセルが所望
の書き込み状態に達していることを確認したらデータ書
き込みを終了する。
(Operation) In the present invention, after performing the multi-level data writing, it is simultaneously detected whether or not the writing state of each memory cell has reached the desired multi-level level state. If there is a memory cell that does not reach a desired multi-value level, a bit line voltage at the time of writing is output according to a desired writing state so that rewriting is performed only on that memory cell. This write operation and verify read are repeated, and when it is confirmed that all the memory cells have reached the desired write state, the data write ends.

【0023】このようにして本発明によれば、1回の書
き込み時間を短くして、書き込み状態の進行の程度をチ
ェックしながら小刻みに書き込み動作を繰り返すことに
よって、最終的にデータ書き込みが終了したメモリセル
のしきい値を小さくすることを、高速に行うことができ
る。
As described above, according to the present invention, one write time is shortened, and the write operation is repeated little by little while checking the progress of the write state, whereby the data write is finally completed. Decreasing the threshold value of the memory cell can be performed at high speed.

【0024】[0024]

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0025】図1は、本発明の第1の実施形態に係わる
NANDセル型EEPROMのメモリセルアレイ1を示
している。メモリセルアレイ1はpウェル又はp基板上
に形成され、ビット線BLに接続される選択トランジス
タS1と、共通ソース線Vsに接続される選択トランジ
スタS2との間に、8つのメモリセルM1〜M8が直列
接続され1つのNANDセルを構成する。各選択トラン
ジスタS(S1,S2)は選択ゲートSG(SG1,S
G2)を有する。各メモリセルは積層形成された浮遊ゲ
ート(電荷蓄積層)と制御ゲートCG(CG1〜CG
8)を有し、浮遊ゲートに蓄えられる電荷の量で情報を
記憶する。この蓄えられた電荷の量は、メモリセルのし
きい値として読み出すことができる。
FIG. 1 shows a memory cell array 1 of a NAND cell type EEPROM according to a first embodiment of the present invention. The memory cell array 1 is formed on a p-well or p-substrate, and has eight memory cells M1 to M8 between a select transistor S1 connected to a bit line BL and a select transistor S2 connected to a common source line Vs. One NAND cell is connected in series. Each select transistor S (S1, S2) has a select gate SG (SG1, S2).
G2). Each memory cell has a stacked floating gate (charge storage layer) and a control gate CG (CG1 to CG).
8) to store information by the amount of charge stored in the floating gate. The amount of the stored charge can be read as the threshold value of the memory cell.

【0026】本発明では、このしきい値を図2に示され
るようにして読み出す。ここでは、制御ゲートCG2を
有するメモリセルM2が選択されている。図2(a)に
示すように電圧を各部に印加し、ビット線BLはフロー
ティングにする。ビット線BLを前もって0Vにリセッ
トしておくと、ビット線BLは共通ソース線Vsによっ
てNANDセルを通して充電される。この充電されたビ
ット線BLの電位が選択されたメモリセルM2のしきい
値によって決まるように、各選択ゲート,制御ゲート電
圧は制御される。
In the present invention, this threshold value is read out as shown in FIG. Here, the memory cell M2 having the control gate CG2 is selected. As shown in FIG. 2A, a voltage is applied to each part, and the bit line BL is made floating. When the bit line BL is reset to 0 V in advance, the bit line BL is charged through the NAND cell by the common source line Vs. The selection gate and control gate voltages are controlled such that the potential of the charged bit line BL is determined by the threshold value of the selected memory cell M2.

【0027】この例では、選択ゲートSG1,2、制御
ゲートCG1,CG3〜8を6Vに、選択された制御ゲ
ートCG2を2Vに、共通ソース線Vsを6Vにする。
各部の電圧波形は図2(b)に示されている。これによ
り2V以下のしきい値を読み出すことができ、非選択メ
モリセルのしきい値を2.5V以下に制御しておけば−
1.5V以上のしきい値を読み出すことができる。ビッ
ト線BLの電位が0Vであればしきい値は2V以上、ビ
ット線電位が3.5Vであればしきい値は−1.5V以
下である。選択ゲートSG1,2、非選択制御ゲートC
G1,CG3〜8の電圧を十分高くすると−4Vまでの
しきい値も読み出すことができる。
In this example, the selection gates SG1 and SG2, the control gates CG1 and CG3 to 8 are set to 6V, the selected control gate CG2 is set to 2V, and the common source line Vs is set to 6V.
The voltage waveform of each part is shown in FIG. As a result, a threshold value of 2 V or less can be read, and if the threshold value of an unselected memory cell is controlled to 2.5 V or less,
A threshold of 1.5 V or more can be read. If the potential of the bit line BL is 0 V, the threshold value is 2 V or more, and if the bit line potential is 3.5 V, the threshold value is -1.5 V or less. Select gates SG1, SG2, non-select control gate C
If the voltages of G1 and CG3 to 8 are made sufficiently high, the threshold value up to -4V can be read.

【0028】この場合のメモリセルのしきい値とビット
線出力電圧の関係は、図3に示すようになる。バックバ
イアスが0Vの場合のしきい値から計算すると実線のよ
うになるが、実際にはビット線電圧がバックバイアスと
なって1点鎖線のようにビット線出力電圧は低くなる。
以下、説明の簡略化のため断らない限りしきい値という
表現は、バックバイアスを考慮したものとする。
FIG. 3 shows the relationship between the threshold voltage of the memory cell and the bit line output voltage in this case. When calculated from the threshold value when the back bias is 0 V, the result is as shown by the solid line. However, actually, the bit line voltage becomes the back bias, and the bit line output voltage becomes lower as indicated by the one-dot chain line.
Hereinafter, for the sake of simplicity, the expression “threshold” is based on the consideration of the back bias, unless otherwise specified.

【0029】消去動作によってメモリセルの浮遊ゲート
から電子が放出された後、書き込みデータに従う書き込
み動作によって電子が浮遊ゲートに注入される。図4
は、非選択メモリセルのしきい値で読み出し時のビット
線出力電圧が制限されない場合の、書き込み時間と読み
出し時のビット線出力電圧の関係を示している。例え
ば、読み出し時の共通ソース線の電圧が3Vの場合は、
浮遊ゲートへ電子が注入されしきい値が−1V以上にな
らないとビット線出力電圧は変化しない。共通ソース線
の電圧が6Vの場合でも、非選択メモリセルのしきい値
が正の値であれば、読み出し時のビット線出力電圧は制
限される。
After the electrons are emitted from the floating gate of the memory cell by the erase operation, the electrons are injected into the floating gate by the write operation according to the write data. FIG.
Shows the relationship between the write time and the bit line output voltage at the time of reading when the bit line output voltage at the time of reading is not limited by the threshold value of the unselected memory cell. For example, when the voltage of the common source line at the time of reading is 3 V,
The bit line output voltage does not change unless electrons are injected into the floating gate and the threshold value becomes -1 V or more. Even when the voltage of the common source line is 6 V, if the threshold value of the unselected memory cell is a positive value, the bit line output voltage at the time of reading is limited.

【0030】1つのメモリセルに2つの状態(データ
“0”,“1”)を持たせる場合、例えば図5に示すよ
うに読み出し時のビット線出力電圧が3〜4Vとなる状
態(しきい値で約−2V〜−1V)をデータ“0”(消
去状態)、ビット線出力電圧が1〜2Vとなる状態(し
きい値で約0〜1V)をデータ“1”とすればよい。
When one memory cell has two states (data "0" and "1"), for example, as shown in FIG. 5, a state in which the bit line output voltage at the time of reading becomes 3 to 4 V (threshold). The value (about -2 V to -1 V) may be data "0" (erased state), and the state in which the bit line output voltage is 1 to 2 V (threshold value about 0 to 1 V) may be data "1".

【0031】1つのメモリセルに3つの状態(データ
“0”,“1”,“2”)を持たせる場合、例えば図6
に示すように読み出し時のビット線出力電圧が3.5〜
4.5Vとなる状態(しきい値で約−2.5V〜−1.
5V)をデータ“0”(消去状態)、ビット線出力電圧
が1.5〜2.5Vとなる状態(しきい値で約−0.5
V〜0.5V)をデータ“1”、ビット線出力電圧が0
〜0.5Vとなる状態(しきい値で約1.5V〜2.5
V)をデータ“2”とすればよい。
When one memory cell has three states (data "0", "1", "2"), for example, FIG.
As shown in FIG.
4.5V state (about -2.5V to -1.
5V) with data "0" (erased state) and a state where the bit line output voltage is 1.5 to 2.5 V (about -0.5 by threshold).
V to 0.5 V) as data “1” and bit line output voltage as 0
To 0.5V (about 1.5V to 2.5V at threshold)
V) may be data “2”.

【0032】図7は、本発明の第2の実施形態に係わる
NORセル型EEPROMのメモリセルアレイ1を示し
ている。メモリセルアレイ1はpウェル又はp基板上に
形成され、ビット線BLと共通ソース線Vsの間に、メ
モリセルMが1つずつ配置される。各メモリセルは積層
形成された浮遊ゲートとワード線WLを有する。
FIG. 7 shows a memory cell array 1 of a NOR cell type EEPROM according to a second embodiment of the present invention. The memory cell array 1 is formed on a p-well or a p-substrate, and one memory cell M is arranged between a bit line BL and a common source line Vs. Each memory cell has a stacked floating gate and a word line WL.

【0033】このメモリセルのしきい値を図8に示され
るようにして読み出す。図8(a)に示すように電圧を
各部に印加し、ビット線BLはフローティングにする。
ビット線BLを前もって0Vにリセットしておくと、ビ
ット線BLは共通ソース線Vsによってメモリセルを通
して充電される。この充電されたビット線BLの電位は
選択されたメモリセルMのしきい値で決まる。
The threshold value of the memory cell is read out as shown in FIG. As shown in FIG. 8A, a voltage is applied to each part, and the bit line BL is made floating.
When the bit line BL is reset to 0 V in advance, the bit line BL is charged through the memory cells by the common source line Vs. The potential of the charged bit line BL is determined by the threshold value of the selected memory cell M.

【0034】この例では、ワード線WLを6Vに、共通
ソース線Vsを6Vにする。各部の電圧波形は図8
(b)に示されている。これにより、0〜6Vのしきい
値を読み出すことができる。ビット線BLの電位が0V
であればしきい値は6V以上、ビット線電位が6Vであ
ればしきい値は0V以下である。この場合のメモリセル
のしきい値とビット線出力電圧の関係は、図9に示すよ
うになる。バックバイアスが0Vの場合のしきい値から
計算すると実線のようになるが、実際には図3と同様
に、ビット線電圧がバックバイアスとなって1点鎖線の
ようにビット線出力電圧は低くなる。
In this example, the word line WL is set to 6V and the common source line Vs is set to 6V. The voltage waveform of each part is shown in FIG.
This is shown in (b). Thereby, a threshold value of 0 to 6 V can be read. The potential of the bit line BL is 0 V
If the bit line potential is 6 V, the threshold is 0 V or less. In this case, the relationship between the threshold value of the memory cell and the bit line output voltage is as shown in FIG. When calculated from the threshold value when the back bias is 0 V, the result is as shown by the solid line. However, as in FIG. 3, the bit line voltage becomes the back bias and the bit line output voltage is lower as shown by the dashed line. Become.

【0035】消去動作によってメモリセルの浮遊ゲート
に電子が注入された後、書き込みデータに従う書き込み
動作によって電子が浮遊ゲートから放出される。図10
は、書き込み時間と読み出し時のビット線出力電圧の関
係を示している。例えば、読み出し時の共通ソース線の
電圧が3Vの場合は、浮遊ゲートから電子が放出されし
きい値が3V以下になるとビット線出力電圧は変化しな
い。共通ソース線の電圧が6Vの場合でも、しきい値が
0V以下になると読み出し時のビット線出力電圧は変化
しなくなる。
After electrons are injected into the floating gate of the memory cell by the erase operation, the electrons are emitted from the floating gate by the write operation according to the write data. FIG.
Shows the relationship between the writing time and the bit line output voltage at the time of reading. For example, when the voltage of the common source line at the time of reading is 3V, if electrons are emitted from the floating gate and the threshold value becomes 3V or less, the bit line output voltage does not change. Even when the voltage of the common source line is 6 V, the bit line output voltage at the time of reading does not change if the threshold value becomes 0 V or less.

【0036】1つのメモリセルに2つの状態(データ
“0”,“1”)を持たせる場合、例えば図11に示す
ように読み出し時のビット線出力電圧が1〜2Vとなる
状態(しきい値で約4N〜5V)をデータ“0”(消去
状態)、ビット線出力電圧が3〜4Vとなる状態(しき
い値で約2V〜3V)をデータ“1”とすればよい。
When one memory cell has two states (data "0" and "1"), for example, as shown in FIG. 11, a state in which the bit line output voltage at the time of reading becomes 1-2 V (threshold). A value of about 4N to 5V) may be set to data "0" (erase state), and a state where the bit line output voltage becomes 3 to 4V (about 2V to 3V by threshold) may be set to data "1".

【0037】1つのメモリセルに3つの状態(データ
“0”,“1”,“2”)を持たせる場合、例えば図1
2に示すように読み出し時のビット線出力電圧が0〜
0.5Vとなる状態(しきい値で約5.5V以上)をデ
ータ“0”(消去状態)、ビット線出力電圧が1.5〜
2.5Vとなる状態(しきい値で約3.5V〜4.5
V)をデータ“1”、ビット線出力電圧が3.5〜4.
5Vとなる状態(しきい値で約1.5V〜2.5V)を
データ“2”とすればよい。
When one memory cell has three states (data "0", "1", "2"), for example, FIG.
As shown in FIG.
When the voltage becomes 0.5 V (about 5.5 V or more as a threshold value), the data "0" (erase state),
2.5V state (about 3.5V to 4.5 at threshold)
V) is "1", and the bit line output voltage is 3.5-4.
The state where the voltage becomes 5 V (about 1.5 V to 2.5 V as a threshold value) may be used as data “2”.

【0038】図13は、本発明における第1及び第2の
実施形態における3値記憶式EEPROMの構成を示し
ている。メモリセルアレイ1((a)(b))に対して、読み
出し/書き込み時のビット線を制御するためのビット線
制御回路2と、ワード線電位を制御するためのワード線
駆動回路6が設けられる。ビット線制御回路2はカラム
・デコーダ3によって選択される。ビット線制御回路2
は、データ入出力線(IO線)を介して入出力データ変
換回路4と読み出しデータ/書き込みデータのやり取り
を行う。入出力データ変換回路4は、読み出されたメモ
リセルの多値情報を外部に出力するため2値情報に変換
し、外部から入力された書き込みデータの2値情報をメ
モリセルの多値情報に変換する。入出力データ変換回路
4は、外部とのデータ入出力を制御するデータ入出力バ
ッファ5に接続される。
FIG. 13 shows a configuration of a ternary storage type EEPROM according to the first and second embodiments of the present invention. For the memory cell array 1 ((a) (b)), a bit line control circuit 2 for controlling a bit line at the time of reading / writing and a word line driving circuit 6 for controlling a word line potential are provided. . The bit line control circuit 2 is selected by the column decoder 3. Bit line control circuit 2
Performs exchange of read data / write data with the input / output data conversion circuit 4 via a data input / output line (IO line). The input / output data conversion circuit 4 converts the read multi-value information of the memory cell into binary information for output to the outside, and converts the binary information of the write data input from outside into the multi-value information of the memory cell. Convert. The input / output data conversion circuit 4 is connected to a data input / output buffer 5 for controlling data input / output with the outside.

【0039】図14は、第1の実施形態におけるNAN
Dセル型EEPROMのメモリセルアレイ1とビット線
制御回路2の具体的な構成を示している。NAND型セ
ルの一端はビット線BLに接続され、他端は共通ソース
線Vsと接続される。選択ゲートSG1,2、制御ゲー
トCG1〜8は、複数個のNAND型セルで共有され、
1本の制御ゲートを共有するメモリセルMはページを構
成する。メモリセルはそのしきい値Vtでデータを記憶
し、前記図6に示すように“0”,“1”,“2”デー
タを記憶する。1つのメモリセルで3つの状態を持た
せ、2つのメモリセルで9通りの組み合わせができる。
この内、8通りの組み合わせを用いて、2つのメモリセ
ルで3ビット分のデータを記憶する。
FIG. 14 shows the NAN according to the first embodiment.
1 shows a specific configuration of a memory cell array 1 and a bit line control circuit 2 of a D-cell type EEPROM. One end of the NAND type cell is connected to the bit line BL, and the other end is connected to the common source line Vs. The selection gates SG1 and SG2 and the control gates CG1 to CG8 are shared by a plurality of NAND cells,
The memory cells M sharing one control gate constitute a page. The memory cell stores data at the threshold value Vt, and stores "0", "1", and "2" data as shown in FIG. One memory cell has three states, and two memory cells can have nine combinations.
Of these, eight combinations are used to store 3-bit data in two memory cells.

【0040】この実施形態では、制御ゲートを共有する
隣合う2つのメモリセルの組で3ビット分のデータを記
憶する。また、メモリセルアレイ1((a)(b))はそれぞ
れ専用のpウェル上に形成されている。
In this embodiment, a set of two adjacent memory cells sharing a control gate stores 3-bit data. The memory cell array 1 ((a) (b)) is formed on a dedicated p-well.

【0041】nチャネルMOSトランジスタ(n-ch T
r.)Qn8〜10とpチャネルMOSトランジスタ(p-
ch Tr.)Qn3〜5、n-ch Tr.Qn11〜13とp-ch T
r.Qn6〜8でそれぞれフリップ・フロップFF1,2
を構成し、書き込み/読み出しデータをラッチする。ま
た、センス・アンプとしても動作する。フリップ・フロ
ップFF1は、「“0”書き込みをするか、“1”又は
“2”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“0”の情報を保持してい
るか、“1”又は“2”の情報を保持しているか」、を
読み出しデータ情報としてラッチする。フリップ・フロ
ップFF2は、「“1”書き込みをするか、“2”書き
込みをするか」、を書き込みデータ情報としてラッチ
し、メモリセルが「“2”の情報を保持しているか、
“0”又は“1”の情報を保持しているか」、を読み出
しデータ情報としてラッチする。
An n-channel MOS transistor (n-ch T
r.) Qn8-10 and p-channel MOS transistor (p-
ch Tr.) Qn3-5, n-ch Tr.Qn11-13 and p-ch T
r.Qn6 to 8 to flip flop FF1,2 respectively
And latch the write / read data. It also operates as a sense amplifier. The flip-flop FF1 latches “whether“ 0 ”write,“ 1 ”or“ 2 ”write” as write data information, and checks whether the memory cell holds “0” information. , "1" or "2" is latched as read data information. The flip-flop FF2 latches “whether“ 1 ”write or“ 2 ”write” as write data information, and checks whether the memory cell holds “2” information.
"Whether the information of" 0 "or" 1 "is held" is latched as read data information.

【0042】n-ch Tr.Qn1は、プリチャージ信号φpa
が“H”となると電圧Vaをビット線BLaに転送す
る。n-ch Tr.Qn20は、プリチャージ信号φpbが
“H”となると電圧Vbをビット線BLbに転送する。
n-ch Tr.Qn4〜7,p-ch Tr.Qp1〜2は、フリップ
・フロップFF1,FF2にラッチされているデータに
応じて、電圧VBHa,VBMa,VBLaを選択的に
ビット線BLaに転送する。n-ch Tr.Qn14〜17,
p-ch Tr.9〜10は、フリップ・フロップFF1,FF
2にラッチされているデータに応じて、電圧VBHb,
VBMb,VBLbを選択的にビット線BLbに転送す
る。n-ch Tr.Qn2は信号φa1が“H”となることでフ
リップ・フロップFF1とビット線BLaを接続する。
n-ch Tr.Qn3は信号φa2が“H”となることでフリッ
プ・フロップFF2とビット線BLaを接続する。n-ch
Tr.Qn19は信号φb1が“H”となることでフリップ
・フロップFF1とビット線BLbを接続する。n-ch T
r.Qn18は信号φb2が“H”となることでフリップ・
フロップFF2とビット線BLbを接続する。
The n-ch Tr. Qn1 has a precharge signal φpa
Becomes "H", the voltage Va is transferred to the bit line BLa. When the precharge signal φpb becomes “H”, the n-ch Tr. Qn20 transfers the voltage Vb to the bit line BLb.
The n-ch Trs Qn4 to Qn7 and the p-ch Trs Qp1 to Qp2 selectively transfer the voltages VBHa, VBMa and VBLa to the bit line BLa according to the data latched in the flip-flops FF1 and FF2. I do. n-ch Tr.Qn14 ~ 17,
p-ch Tr. 9 to 10 are flip-flop FF1, FF
2, the voltage VBHb,
VBMb and VBLb are selectively transferred to bit line BLb. The n-ch Tr. Qn2 connects the flip-flop FF1 to the bit line BLa when the signal φa1 becomes “H”.
The n-ch Tr. Qn3 connects the flip-flop FF2 to the bit line BLa when the signal φa2 becomes “H”. n-ch
Tr. Qn19 connects the flip-flop FF1 to the bit line BLb when the signal φb1 becomes “H”. n-ch T
r.Qn18 is flip-flopped when the signal φb2 becomes “H”.
The flop FF2 is connected to the bit line BLb.

【0043】次に、このように構成されたEEPROM
の動作を図15〜17に従って説明する。図15は読み
出し動作のタイミング、図16は書き込み動作のタイミ
ング、図17はベリファイ読み出し動作のタイミングを
示している。いずれも制御ゲートCG2aが選択された
場合を例に示してある。
Next, the EEPROM constructed as described above will be described.
Will be described with reference to FIGS. 15 shows the timing of the read operation, FIG. 16 shows the timing of the write operation, and FIG. 17 shows the timing of the verify read operation. In each case, the case where the control gate CG2a is selected is shown as an example.

【0044】読み出し動作は、2つの基本サイクルで実
行される。読み出し第1サイクルは、まず電圧Vbが3
Vとなってダミービット線となるビット線BLbはプリ
チャージされる。また、プリチャージ信号φpaが“L”
となって選択ビット線BLaはフローティングにされ、
共通ソース線Vsaが6Vとなる。続いて、選択ゲート
SG1a,2a、制御ゲートCG1a,3a〜8aは6
Vとされる。同時に選択された制御ゲートCG2aは2
Vにされる。選択されたメモリセルにデータ“0”が書
き込まれている場合のみ、ビット線BLaの電圧は3V
以上となる。
The read operation is executed in two basic cycles. In the first read cycle, first, when the voltage Vb is 3
The bit line BLb which becomes V and becomes a dummy bit line is precharged. Also, the precharge signal φpa is “L”
And the selected bit line BLa is floated,
The common source line Vsa becomes 6V. Subsequently, the selection gates SG1a and 2a and the control gates CG1a and 3a to 8a
V. The control gate CG2a selected at the same time is 2
V. Only when data “0” is written in the selected memory cell, the voltage of the bit line BLa is 3 V
That is all.

【0045】この後、フリップ・フロップ活性化信号φ
n1,φp1がそれぞれ“L”,“H”となって、フリップ
・フロップFF1はリセットされる。信号φa1,φb1が
“H”となってフリップ・フロップFF1とビット線B
La,BLbは接続され、信号φn1,φp1がそれぞれ
“H”,“L”となってビット線電位がセンスされ、フ
リップ・フロップFF1に、「“0”データか、“1”
又は“2”データか」の情報がラッチされる。
Thereafter, flip-flop activating signal φ
n1 and φp1 become "L" and "H", respectively, and the flip-flop FF1 is reset. When the signals φa1 and φb1 become “H”, the flip-flop FF1 and the bit line B
La and BLb are connected, the signals φn1 and φp1 become “H” and “L”, respectively, and the bit line potential is sensed. “0” data or “1” is supplied to the flip-flop FF1.
Or, information of “2” data is latched.

【0046】読み出し第2サイクルは読み出し第1サイ
クルと、ダミービット線BLbの電圧が3Vでなく1V
であること、信号φa1,φb1,φn1,φp1のかわりに信
号φa2,φb2,φn2,φp2が出力されることが違う。よ
って、読み出し第2サイクルでは、フリップ・フロップ
FF2に、「“2”データか、“1”又は“0”データ
か」の情報がラッチされる。
The second read cycle is the same as the first read cycle, except that the voltage of the dummy bit line BLb is 1V instead of 3V.
And that the signals φa2, φb2, φn2, φp2 are output instead of the signals φa1, φb1, φn1, φp1. Therefore, in the second read cycle, the information of “whether“ 2 ”data,“ 1 ”or“ 0 ”data” is latched in the flip-flop FF2.

【0047】以上説明した2つの読み出しサイクルによ
って、メモリセルに書き込まれたデータが読み出され
る。
The data written in the memory cells is read by the two read cycles described above.

【0048】データ書き込みに先だってメモリセルのデ
ータは消去され、メモリセルのしきい値Vtは−1.5
V以下となっている。消去はpウェル、共通ソース線V
sa、選択ゲートSG1a,2aを20Vにし、制御ゲ
ートCG1a〜8aを0Vとして行われる。
Prior to data writing, the data in the memory cell is erased, and the threshold value Vt of the memory cell becomes -1.5.
V or less. Erase is performed on the p-well and the common source line V
sa, the selection gates SG1a and 2a are set to 20V, and the control gates CG1a to 8a are set to 0V.

【0049】書き込み動作では、まずプリチャージ信号
φpaが“L”となってビット線BLaがフローティング
にされる。選択ゲートSG1aがVcc、制御ゲートC
G1a〜8aがVccとされる。選択ゲートSG2aは
書き込み動作中0Vである。同時に、信号VRFYaが
“H”、PBaが“L”となる。“0”書き込みの場合
は、フリップ・フロップFF1にノードN1が“L”に
なるようにデータがラッチされているため、ビット線B
Laは電圧VBHaによりVccに充電される。“1”
又は“2”書き込みの場合は、ビット線BLaは0Vで
ある。
In the write operation, first, the precharge signal φpa becomes “L”, and the bit line BLa is floated. Select gate SG1a is Vcc, control gate C
G1a to 8a are set to Vcc. The selection gate SG2a is at 0 V during the write operation. At the same time, the signal VRFYa becomes “H” and PBa becomes “L”. In the case of writing “0”, since the data is latched in the flip-flop FF1 so that the node N1 becomes “L”, the bit line B
La is charged to Vcc by the voltage VBHa. “1”
Alternatively, in the case of “2” write, the bit line BLa is at 0V.

【0050】続いて、選択ゲートSG1a、制御ゲート
CG1a〜8aが10V、電圧VBHa,Vrwが8
V、電圧VBMaが1Vとなる。“1”書き込みの場合
は、フリップ・フロップFF2にノードN3が“L”に
なるようにデータがラッチされているため、ビット線B
Laには電圧VBMaにより1Vが印加される。“2”
書き込みの場合はビット線BLaは0V、“0”書き込
みの場合は8Vとなる。この後、選択された制御ゲート
CG2aが20Vとされる。
Subsequently, the selection gate SG1a, the control gates CG1a to CG8a are set to 10V, and the voltages VBHa and Vrw are set to 8
V and the voltage VBMa become 1V. In the case of writing “1”, since the data is latched in the flip-flop FF2 so that the node N3 becomes “L”, the bit line B
1 V is applied to La by the voltage VBMa. “2”
In the case of writing, the bit line BLa becomes 0V, and in the case of "0" writing, it becomes 8V. Thereafter, the selected control gate CG2a is set to 20V.

【0051】“1”又は“2”書き込みの場合は、ビッ
ト線BLaと制御ゲートCG2aの電位差によって電子
がメモリセルの電荷蓄積層に注入され、メモリセルのし
きい値は上昇する。“1”書き込みの場合は、“2”書
き込みに比較してメモリセルの電荷蓄積層に注入すべき
電荷量を少なくしなければならないため、ビット線BL
aを1Vにして制御ゲートCG2aとの電位差を19V
に緩和している。“0”書き込み時は、ビット線電圧8
Vによってメモリセルのしきい値は実効的には変わらな
い。
In the case of "1" or "2" writing, electrons are injected into the charge storage layer of the memory cell due to the potential difference between the bit line BLa and the control gate CG2a, and the threshold value of the memory cell rises. In the case of “1” write, the amount of charge to be injected into the charge storage layer of the memory cell must be smaller than in the case of “2” write.
a is set to 1V and the potential difference between the control gate CG2a and the control gate CG2a is set to 19V.
To relax. When writing “0”, the bit line voltage 8
The threshold voltage of the memory cell is not effectively changed by V.

【0052】書き込み動作の終了時は、まず選択ゲート
SG1a,制御ゲートCG1a〜8aを0Vとし、
“0”書き込み時のビット線BLaの電圧8Vは遅れて
0Vにリセットされる。この順序が反転すると一時的に
“2”書き込み動作の状態ができて、“0”書き込み時
に間違ったデータを書いてしまうからである。
At the end of the write operation, first, the selection gate SG1a and the control gates CG1a to 8a are set to 0V,
The voltage 8V of the bit line BLa at the time of writing "0" is reset to 0V with a delay. This is because if this order is reversed, the state of the "2" write operation is temporarily created, and incorrect data is written when "0" is written.

【0053】書き込み動作後に、メモリセルの書き込み
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。
After the write operation, the verify read is performed in order to confirm the write state of the memory cell and to perform additional write only on the memory cell with insufficient write.

【0054】ベリファイ読み出しは、読み出し第1サイ
クルに似ている。違うのは、まずフリップ・フロップF
F1のデータを反転すること、電圧VbがVccとなる
こと、信号VRFYa,VRFYbが出力され、その時
電圧VBLb,VBMbがそれぞれ2.5V,0.5V
となることである。電圧Vb,VBLb,VBMbとフ
リップ・フロップFF1,2のデータによって、ダミー
ビット線BLbの電圧は決定される。信号VRFYa,
VRFYbは、選択ゲートSG1a,2a、制御ゲート
CG1a〜8aが0Vにリセットされた後で信号φn1,
φp1がそれぞれ“L”,“H”なる前に出力される。言
い替えると、ビット線BLaの電位がメモリセルのしき
い値によって決定した後で、フリップ・フロップFF1
がリセットされる前である。
The verify read is similar to the first read cycle. The difference is that first flip flop F
The data of F1 is inverted, the voltage Vb becomes Vcc, and the signals VRFYa and VRFYb are output. At this time, the voltages VBLb and VBMb are 2.5 V and 0.5 V, respectively.
It is to become. The voltage of the dummy bit line BLb is determined by the voltages Vb, VBLb, VBMb and the data of the flip-flops FF1, FF2. The signal VRFYa,
VRFYb is the signal φn1, after the selection gates SG1a, 2a and the control gates CG1a-8a are reset to 0V.
It is output before φp1 becomes “L” and “H”, respectively. In other words, after the potential of the bit line BLa is determined by the threshold value of the memory cell, the flip-flop FF1
Before it is reset.

【0055】フリップ・フロップFF1のデータを反転
動作を説明する。まず、電圧Vbが2.5Vとなってダ
ミービット線となるビット線BLbはプリチャージされ
る。また、プリチャージ信号φpa,φpbが“L”となっ
てビット線BLa,BLbはフローティングにされる。
続いて、信号PBaが“L”となって、ノードN1が
“L”の場合のみビット線BLaは2.5V以上に充電
される。その後、フリップ・フロップ活性化信号φn1,
φp1がそれぞれ“L”,“H”となって、フリップ・フ
ロップFF1はリセットされる。信号φa1,φb1が
“H”となってフリップ・フロップFF1とビット線B
La,BLbは接続され、信号φn1,φp1がそれぞれ
“H”,“L”となってビット線電位がセンスされる。
この動作によってフリップ・フロップFF1のデータは
反転される。
The operation of inverting the data of the flip-flop FF1 will be described. First, the voltage Vb becomes 2.5 V, and the bit line BLb serving as a dummy bit line is precharged. Further, the precharge signals φpa and φpb become “L”, and the bit lines BLa and BLb are floated.
Subsequently, the signal PBa becomes “L” and the bit line BLa is charged to 2.5 V or more only when the node N1 is “L”. Thereafter, flip-flop activation signals φn1, φn1,
φp1 becomes “L” and “H”, respectively, and the flip-flop FF1 is reset. When the signals φa1 and φb1 become “H”, the flip-flop FF1 and the bit line B
La and BLb are connected, and signals φn1 and φp1 become “H” and “L”, respectively, and the bit line potential is sensed.
By this operation, the data of the flip-flop FF1 is inverted.

【0056】次に、フリップ・フロップFF1にラッチ
されているデータ(data1)、フリップ・フロップ
FF2にラッチされているデータ(data2)と選択
されたメモリセルのしきい値によって決まるデータ反転
動作後のビット線BLの電圧を説明する。data1は
「“0”書き込みか、“1”又は“2”書き込みか」を
制御し、“0”書き込みの場合はノードN1はデータ反
転動作後に“H”、“1”又は“2”書き込みの場合は
ノードN1はデータ反転動作後に“L”である。dat
a2は「“1”書き込みか、“2”書き込みか」を制御
し、“1”書き込みの場合はノードN3は“L”、
“2”書き込みの場合はノードN3は“H”である。
Next, the data (data1) latched in the flip-flop FF1, the data (data2) latched in the flip-flop FF2, and the data after the data inversion operation determined by the threshold value of the selected memory cell. The voltage of the bit line BL will be described. The data1 controls “whether“ 0 ”write,“ 1 ”or“ 2 ”write”, and in the case of “0” write, the node N1 becomes “H”, “1” or “2” write after data inversion operation. In this case, the node N1 is at "L" after the data inversion operation. dat
a2 controls “whether“ 1 ”write or“ 2 ”write”. In the case of “1” write, the node N3 is “L”,
In the case of "2" write, the node N3 is "H".

【0057】“0”データ書き込み後のベリファイ読み
出し動作では、メモリセルの状態によらず、信号VRF
Yaが“H”となることで0Vの電圧VBLa又はVB
Maによってビット線BLは“L”となる。よって、フ
リップ・フロップFF1によってノードN1が“L”に
なるようにビット線BLaはセンスされ、ラッチされる
再書き込みデータは、“0”である。
In the verify read operation after writing "0" data, the signal VRF is applied regardless of the state of the memory cell.
When Ya becomes “H”, the voltage VBLa or VB of 0 V is set.
The bit line BL becomes “L” by Ma. Therefore, the bit line BLa is sensed by the flip-flop FF1 so that the node N1 becomes "L", and the rewritten data latched is "0".

【0058】“1”データ書き込み後のベリファイ読み
出し動作では、信号VRFYbが“H”となってダミー
ビット線BLbは2.5Vとされる。よって、メモリセ
ルが“1”書き込み状態に達していない場合、ビット線
BLaは2.5V以上で、フリップ・フロップFF1に
よってノードN1が“H”になるようにビット線BLa
はセンスされ、ラッチされる再書き込みデータは、
“1”である。メモリセルが“1”書き込み状態に達し
ている場合、ビット線BLaは2.5V以下で、フリッ
プ・フロップFF1によってノードN1が“L”になる
ようにビット線BLaはセンスされ、ラッチされる再書
き込みデータは、“0”である。
In the verify read operation after writing the "1" data, the signal VRFYb becomes "H" and the dummy bit line BLb is set to 2.5V. Therefore, when the memory cell has not reached the “1” write state, the bit line BLa is set to 2.5 V or higher, and the bit line BLa is set to “H” by the flip-flop FF1 so that the node N1 becomes “H”.
Is sensed and the rewritten data latched is
It is "1". When the memory cell has reached the "1" write state, the bit line BLa is sensed and latched so that the voltage of the bit line BLa is 2.5 V or less and the node N1 is set to "L" by the flip-flop FF1. The write data is “0”.

【0059】“2”データ書き込み後のベリファイ読み
出し動作では、信号VRFYbが“H”となってダミー
ビット線BLbは0.5Vとされる。よって、メモリセ
ルが“2”書き込み状態に達していない場合、ビット線
BLaは0.5V以上で、フリップ・フロップFF1に
よってノードN1が“H”になるようにビット線BLa
はセンスされ、ラッチされる再書き込みデータは、
“2”である。メモリセルが“2”書き込み状態に達し
ている場合、ビット線BLaは0.5V以下で、フリッ
プ・フロップFF1によってノードN1が“L”になる
ようにビット線BLaはセンスされ、ラッチされる再書
き込みデータは、“0”である。
In the verify read operation after "2" data write, the signal VRFYb becomes "H" and the dummy bit line BLb is set to 0.5V. Therefore, when the memory cell has not reached the “2” write state, the bit line BLa is set to 0.5 V or higher, and the bit line BLa is set to “H” by the flip-flop FF1 so that the node N1 becomes “H”.
Is sensed and the rewritten data latched is
It is “2”. When the memory cell has reached the "2" write state, the bit line BLa is sensed and latched so that the node N1 is set to "L" by the flip-flop FF1 at a voltage of 0.5 V or less. The write data is “0”.

【0060】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが下記の(表1)のように設定される。
By this verify read operation, rewrite data is set as shown in the following (Table 1) from the write data and the write state of the memory cell.

【0061】[0061]

【表1】 [Table 1]

【0062】この(表1)から分かるように、“1”書
き込み状態になるべきにもかかわらず“1”書き込み不
足のメモリセルのみ再度“1”書き込みが行われ、
“2”書き込み状態になるべきにもかかわらず“2”書
き込み不足のメモリセルにのみ再度“2”書き込みが行
われるようになっている。
As can be seen from this (Table 1), "1" writing is performed again only on the memory cells for which "1" writing is insufficient even though it should be in the "1" writing state.
The "2" writing is performed again only on the memory cells for which the "2" writing is insufficient even though the "2" writing state should be established.

【0063】書き込み動作とベリファイ読み出し動作を
繰り返し行うことによって、データ書き込みは行われ
る。
Data writing is performed by repeatedly performing the write operation and the verify read operation.

【0064】下記の(表2)に、消去、書き込み、読み
出し、ベリファイ読み出し時のメモリセルアレイ各部の
電位を示す。
The following (Table 2) shows the potential of each part of the memory cell array at the time of erasing, writing, reading and verify reading.

【0065】[0065]

【表2】 [Table 2]

【0066】図18は、第2の実施形態におけるNOR
セル型EEPROMのメモリセルアレイ1とビット線制
御回路2の具体的な構成を示している。NOR型セルの
一端はビット線BLに接続され、他端は共通ソース線V
sと接続される。ワード線WLは、複数個のNOR型セ
ルで共有され、1本のワード線を共有するメモリセルM
はページを構成する。メモリセルはそのしきい値Vtで
データを記憶し、図12のように“0”,“1”,
“2”データを記憶する。1つのメモリセルで3つの状
態を持たせ、2つのメモリセルで9通りの組み合わせが
できる。この内、8通りの組み合わせを用いて、2つの
メモリセルで3ビット分のデータを記憶する。この実施
形態では、ワード線を共有する隣合う2つのメモリセル
の組で3ビット分のデータを記憶する。また、メモリセ
ルアレイ1((a)(b))はp基板上に形成されている。
FIG. 18 shows the NOR in the second embodiment.
1 shows a specific configuration of a memory cell array 1 and a bit line control circuit 2 of a cell type EEPROM. One end of the NOR type cell is connected to the bit line BL and the other end is connected to the common source line V.
s. The word line WL is shared by a plurality of NOR type cells, and is a memory cell M that shares one word line.
Constitutes a page. The memory cell stores data at the threshold value Vt, and stores "0", "1",
"2" data is stored. One memory cell has three states, and two memory cells can have nine combinations. Of these, eight combinations are used to store 3-bit data in two memory cells. In this embodiment, data of 3 bits is stored in a set of two adjacent memory cells sharing a word line. The memory cell array 1 ((a) (b)) is formed on a p substrate.

【0067】n-ch Tr.Qn26〜28とp-ch Tr.Qn1
5〜17、n-ch Tr.Qn29〜31とp-ch Tr.Qn18
〜20でそれぞれフリップ・フロップFF3,4を構成
し、書き込み/読み出しデータをラッチする。また、セ
ンス・アンプとしても動作する。フリップ・フロップF
F3は、「“0”書き込みをするか、“1”又は“2”
書き込みをするか」、を書き込みデータ情報としてラッ
チし、メモリセルが「“0”の情報を保持しているか、
“1”又は“2”の情報を保持しているか」、を読み出
しデータ情報としてラッチする。フリップ・フロップF
F4は、「“1”書き込みをするか、“2”書き込みを
するか」、を書き込みデータ情報としてラッチし、メモ
リセルが「“2”の情報を保持しているか、“0”又は
“1”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。
The n-ch Tr.Qn26-28 and the p-ch Tr.Qn1
5-17, n-ch Tr.Qn29-31 and p-ch Tr.Qn18
Flip-flops FF3 and Flip-flop FF4 are respectively constituted by .about.20, and write / read data is latched. It also operates as a sense amplifier. Flip flop F
F3 is “write“ 0 ”or“ 1 ”or“ 2 ”
"Whether to write" is latched as write data information, and whether the memory cell holds the information "0"
"Whether the information of" 1 "or" 2 "is held" is latched as read data information. Flip flop F
F4 latches “whether“ 1 ”write or“ 2 ”write” as write data information, and whether the memory cell holds “2” information, “0” or “1”. "Does information hold?" Is latched as read data information.

【0068】n-ch Tr.Qn21は、プリチャージ信号φ
paが“H”となると電圧Vaをビット線BLaに転送す
る。n-ch Tr.Qn36は、プリチャージ信号φpbが
“H”となると電圧Vbをビット線BLbに転送する。
n-ch Tr.Qn24,25、p-ch Tr.11〜14は、フリ
ップ・フロップFF3,FF4にラッチされているデー
タに応じて、電圧VBHa,VBMa,0Vを選択的に
ビット線BLaに転送する。n-ch Tr.Qn32,33、
p-ch Tr.21〜24は、フリップ・フロップFF3,F
F4にラッチされているデータに応じて、電圧VBH
b,VBMb,0Vを選択的にビット線BLbに転送す
る。n-ch Tr.Qn22は信号φa1が“H”となることで
フリップ・フロップFF3とビット線BLaを接続す
る。n-ch Tr.Qn23は信号φa2が“H”となることで
フリップ・フロップFF4とビット線BLaを接続す
る。n-ch Tr.Qn35は信号φb1が“H”となることで
フリップ・フロップFF3とビット線BLbを接続す
る。n-ch Tr.Qn34は信号φb2が“H”となることで
フリップ・フロップFF4とビット線BLbを接続す
る。
The n-ch Tr. Qn21 receives a precharge signal φ.
When pa becomes "H", the voltage Va is transferred to the bit line BLa. The n-ch Tr. Qn36 transfers the voltage Vb to the bit line BLb when the precharge signal φpb becomes “H”.
The n-ch Tr. Qn24, 25 and the p-ch Tr. 11 to 14 selectively transfer the voltages VBHa, VBMa, 0V to the bit line BLa according to the data latched in the flip-flops FF3, FF4. I do. n-ch Tr.Qn32,33,
p-ch Trs 21 to 24 are flip-flops FF3, F
According to the data latched in F4, the voltage VBH
b, VBMb and 0V are selectively transferred to the bit line BLb. The n-ch Tr. Qn22 connects the flip-flop FF3 to the bit line BLa when the signal φa1 becomes “H”. The n-ch Tr. Qn23 connects the flip-flop FF4 to the bit line BLa when the signal φa2 becomes “H”. The n-ch Tr. Qn35 connects the flip-flop FF3 to the bit line BLb when the signal φb1 becomes “H”. The n-ch Tr. Qn34 connects the flip-flop FF4 to the bit line BLb when the signal φb2 becomes “H”.

【0069】次に、このように構成されたEEPROM
の動作を図19〜21に従って説明する。図19は読み
出し動作のタイミング、図20は書き込み動作のタイミ
ング、図21はベリファイ読み出し動作のタイミングを
示している。いずれもワード線WLaが選択された場合
を例に示してある。
Next, the EEPROM constructed as described above will be described.
Will be described with reference to FIGS. 19 shows the timing of the read operation, FIG. 20 shows the timing of the write operation, and FIG. 21 shows the timing of the verify read operation. In each case, the case where the word line WLa is selected is shown as an example.

【0070】読み出し動作は、2つの基本サイクルで実
行される。読み出し第1サイクルは、まず電圧Vbが1
Vとなってダミービット線となるビット線BLbはプリ
チャージされる。また、プリチャージ信号φpaが“L”
となって選択ビット線BLaはフローティングにされ、
共通ソース線Vsaが6Vとなる。続いて、ワード線W
Laは6Vとされる。選択されたメモリセルにデータ
“0”が書き込まれている場合のみ、ビット線BLaの
電圧は0.5V以下となる。
The read operation is executed in two basic cycles. In the first read cycle, first, the voltage Vb is set to 1
The bit line BLb which becomes V and becomes a dummy bit line is precharged. Also, the precharge signal φpa is “L”
And the selected bit line BLa is floated,
The common source line Vsa becomes 6V. Then, the word line W
La is set to 6V. Only when data “0” is written in the selected memory cell, the voltage of the bit line BLa becomes 0.5 V or less.

【0071】この後、フリップ・フロップ活性化信号φ
n1,φp1がそれぞれ“L”,“H”となって、フリップ
・フロップFF3はリセットされる。信号φa1,φb1が
“H”となってフリップ・フロップFF3とビット線B
La,BLbは接続され、信号φn1,φp1がそれぞれ
“H”,“L”となってビット線電位がセンスされ、フ
リップ・フロップFF3に、「“0”データか、“1”
又は“2”データか」の情報がラッチされる。
Thereafter, flip-flop activating signal φ
n1 and φp1 become “L” and “H”, respectively, and the flip-flop FF3 is reset. The signals φa1 and φb1 become “H” and the flip-flop FF3 and the bit line B
La and BLb are connected, the signals φn1 and φp1 become “H” and “L”, respectively, and the bit line potential is sensed, and “0” data or “1” is supplied to the flip-flop FF3.
Or, information of “2” data is latched.

【0072】読み出し第2サイクルは読み出し第1サイ
クルと、ダミービット線BLbの電圧が1Vでなく3V
であること、信号φa1,φb1,φn1,φp1のかわりに信
号φa2,φb2,φn2,φp2が出力されることが違う。よ
って、読み出し第2サイクルでは、フリップ・フロップ
FF4に、「“2”データか、“1”又は“0”データ
か」の情報がラッチされる。
The second read cycle is the same as the first read cycle, and the voltage of the dummy bit line BLb is 3V instead of 1V.
And that the signals φa2, φb2, φn2, φp2 are output instead of the signals φa1, φb1, φn1, φp1. Therefore, in the second read cycle, the information of “whether“ 2 ”data,“ 1 ”or“ 0 ”data” is latched in the flip-flop FF4.

【0073】以上説明した2つの読み出しサイクルによ
って、メモリセルに書き込まれたデータが読み出され
る。
The data written in the memory cell is read by the two read cycles described above.

【0074】データ書き込みに先だってメモリセルのデ
ータは消去され、メモリセルのしきい値Vtは5.5V
以上となっている。ワード線WLaを20Vにし、ビッ
ト線BLaを0Vとして行われる。
Prior to data writing, the data in the memory cell is erased, and the threshold value Vt of the memory cell is 5.5 V
That is all. The operation is performed by setting the word line WLa to 20V and the bit line BLa to 0V.

【0075】書き込み動作では、まずプリチャージ信号
φpaが“L”となってビット線BLaがフローティング
にされる。続いて、信号VRFYBaが“L”、Paが
“H”となる。“0”書き込みの場合は、フリップ・フ
ロップFF3にノードN5が“H”になるようにデータ
がラッチされているため、ビット線BLaは0Vにされ
る。“1”又は“2”書き込みの場合は、ビット線BL
aは電圧VBHa又はVBMaによってVccにされ
る。
In the write operation, first, the precharge signal φpa becomes “L”, and the bit line BLa is floated. Subsequently, the signal VRFYBa becomes “L” and Pa becomes “H”. In the case of "0" writing, the bit line BLa is set to 0 V because data is latched in the flip-flop FF3 so that the node N5 becomes "H". In the case of “1” or “2” writing, the bit line BL
a is set to Vcc by the voltage VBHa or VBMa.

【0076】続いて、電圧VBHa,Vrwが8V、電
圧VBMaが7Vとなる。“1”書き込みの場合は、フ
リップ・フロップFF4にノードN7が“H”になるよ
うにデータがラッチされているため、ビット線BLaに
は電圧VBMaにより7Vが印加される。“2”書き込
みの場合はビット線BLaは8V、“0”書き込みの場
合は0Vとなる。この後、選択されたワード線WLaが
−12Vとされる。
Subsequently, the voltages VBHa and Vrw become 8V, and the voltage VBMa becomes 7V. In the case of "1" writing, since the data is latched in the flip-flop FF4 so that the node N7 becomes "H", 7V is applied to the bit line BLa by the voltage VBMa. In the case of "2" write, the bit line BLa becomes 8V, and in the case of "0" write, it becomes 0V. Thereafter, the selected word line WLa is set to -12V.

【0077】“1”又は“2”書き込みの場合は、ビッ
ト線BLaとワード線WLaの電位差によって電子がメ
モリセルの電荷蓄積層から放出され、メモリセルのしき
い値は低下する。“1”書き込みの場合は、“2”書き
込みに比較してメモリセルの電荷蓄積層から放出すべき
電荷量を少なくしなければならないため、ビット線BL
aを7Vにしてワード線WLaとの電位差を19Vに緩
和している。“0”書き込み時は、ビット線電圧0Vに
よってメモリセルのしきい値は実効的には変わらない。
In the case of "1" or "2" writing, electrons are emitted from the charge storage layer of the memory cell due to the potential difference between the bit line BLa and the word line WLa, and the threshold value of the memory cell decreases. In the case of “1” write, the amount of charge to be released from the charge storage layer of the memory cell must be reduced as compared with “2” write, so that the bit line BL
By setting a to 7 V, the potential difference from the word line WLa is reduced to 19 V. At the time of writing “0”, the threshold value of the memory cell is not effectively changed by the bit line voltage 0V.

【0078】書き込み動作後に、メモリセルの書き込み
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。
After the write operation, the verify read is performed in order to confirm the write state of the memory cell and perform additional write only to the memory cell with insufficient write.

【0079】ベリファイ読み出しは、読み出し第1サイ
クルに似ている。違うのは、まずフリップ・フロップF
F3のデータを反転すること、電圧Vbが0Vであるこ
と、信号VRFYBa,VRFYBbが出力され、その
時電圧VBHb,VBMbがそれぞれ1.5V,3.5
Vとなることである。電圧Vb,VBHb,VBMbと
フリップ・フロップFF3,4のデータによって、ダミ
ービット線BLbの電圧は決定される。信号VRFYB
a,VRFYBbは、ワード線WLaが0Vにリセット
された後で信号φn1,φp1がそれぞれ“L”,“H”な
る前に出力される。言い替えると、ビット線BLaの電
位がメモリセルのしきい値によって決定した後で、フリ
ップ・フロップFF3がリセットされる前である。
The verify read is similar to the first read cycle. The difference is that first flip flop F
The data of F3 is inverted, the voltage Vb is 0 V, and the signals VRFYBa and VRFYBb are output. At this time, the voltages VBHb and VBMb are 1.5 V and 3.5 V, respectively.
V. The voltage of the dummy bit line BLb is determined by the voltages Vb, VBHb, VBMb and the data of the flip-flops FF3, FF4. Signal VRFYB
a and VRFYBb are output before the signals φn1 and φp1 become “L” and “H”, respectively, after the word line WLa is reset to 0V. In other words, after the potential of the bit line BLa is determined by the threshold value of the memory cell, but before the flip-flop FF3 is reset.

【0080】まず、フリップ・フロップFF1のデータ
を反転動作を説明する。まず電圧Va,Vbがそれぞれ
Vcc,2.5Vとなってビット線BLa,BLbはプ
リチャージされる。また、プリチャージ信号φpa,φpb
が“L”となってビット線BLa,BLbはフローティ
ングにされる。続いて、信号Paが“H”となって、ノ
ードN3が“H”の場合のみビット線BLaは2.5V
以下に放電される。その後、フリップ・フロップ活性化
信号φn1,φp1がそれぞれ“L”,“H”となって、フ
リップ・フロップFF3はリセットされる。信号φa1,
φb1が“H”となってフリップ・フロップFF3とビッ
ト線BLa,BLbは接続され、信号φn1,φp1がそれ
ぞれ“H”,“L”となってビット線電位がセンスされ
る。この動作によってフリップ・フロップFF3のデー
タは反転される。
First, the operation of inverting the data of the flip-flop FF1 will be described. First, the voltages Va and Vb become Vcc and 2.5 V, respectively, and the bit lines BLa and BLb are precharged. In addition, precharge signals φpa, φpb
Becomes "L", and the bit lines BLa and BLb are floated. Subsequently, when the signal Pa becomes “H” and the node N3 is “H”, the bit line BLa
It is discharged below. Thereafter, the flip-flop activation signals φn1 and φp1 become “L” and “H”, respectively, and the flip-flop FF3 is reset. Signal φa1,
φb1 becomes “H”, the flip-flop FF3 is connected to the bit lines BLa and BLb, and the signals φn1 and φp1 become “H” and “L”, respectively, and the bit line potential is sensed. By this operation, the data of the flip-flop FF3 is inverted.

【0081】次に、フリップ・フロップFF3にラッチ
されているデータ(data1)、フリップ・フロップ
FF4にラッチされているデータ(data2)と選択
されたメモリセルのしきい値によって決まるデータ反転
動作後のビット線BLの電圧を説明する。data1は
「“0”書き込みか、“1”又は“2”書き込みか」を
制御し、“0”書き込みの場合はノードN5はデータ反
転動作後に“L”、“1”又は“2”書き込みの場合は
ノードN5はデータ反転動作後に“H”ある。data
2は「“1”書き込みか、“2”書き込みか」を制御
し、“1”書き込みの場合はノードN7は“H”、
“2”書き込みの場合はノードN7は“L”である。
Next, the data (data1) latched in the flip-flop FF3, the data (data2) latched in the flip-flop FF4, and the data after the data inversion operation determined by the threshold value of the selected memory cell. The voltage of the bit line BL will be described. The data1 controls “whether“ 0 ”write,“ 1 ”or“ 2 ”write”. In the case of “0” write, the node N5 outputs “L”, “1” or “2” write after the data inversion operation. In this case, the node N5 is at "H" after the data inversion operation. data
2 controls “whether“ 1 ”write or“ 2 ”write”. In the case of “1” write, the node N7 is “H”,
In the case of "2" write, the node N7 is "L".

【0082】“0”データ書き込み後のベリファイ読み
出し動作では、メモリセルの状態によらず、信号VRF
YBaが“L”となることで電圧VBHa又はVBMa
によってビット線BLaは“H”となる。よって、フリ
ップ・フロップFF3によってノードN5が“H”にな
るようにビット線BLaはセンスされ、ラッチされる再
書き込みデータは、“0”である。
In the verify read operation after writing "0" data, the signal VRF is applied regardless of the state of the memory cell.
When YBa becomes “L”, the voltage VBHa or VBMa
As a result, the bit line BLa becomes "H". Therefore, the bit line BLa is sensed by the flip-flop FF3 so that the node N5 becomes "H", and the rewritten data latched is "0".

【0083】“1”データ書き込み後のベリファイ読み
出し動作では、信号VRFYBbが“L”となってダミ
ービット線BLbは1.5Vとされる。よって、メモリ
セルが“1”書き込み状態に達していない場合、ビット
線BLaは1.5V以下で、フリップ・フロップFF3
によってノードN5が“L”になるようにビット線BL
aはセンスされ、ラッチされる再書き込みデータは、
“1”である。メモリセルが“1”書き込み状態に達し
ている場合、ビット線BLaは1.5V以上で、フリッ
プ・フロップFF3によってノードN5が“H”になる
ようにビット線BLaはセンスされ、ラッチされる再書
き込みデータは、“0”である。
In the verify read operation after writing the “1” data, the signal VRFYBb becomes “L” and the dummy bit line BLb is set to 1.5V. Therefore, when the memory cell has not reached the “1” write state, the bit line BLa is set to 1.5 V or less and the flip-flop FF3
Bit line BL such that node N5 attains "L".
a is sensed and latched rewrite data is:
It is "1". When the memory cell has reached the "1" write state, the bit line BLa is sensed and latched by the flip-flop FF3 so that the node N5 becomes "H" at 1.5V or higher. The write data is “0”.

【0084】“2”データ書き込み後のベリファイ読み
出し動作では、信号VRFYBbが“L”となってダミ
ービット線BLbは3.5Vとされる。よって、メモリ
セルが“2”書き込み状態に達していない場合、ビット
線BLaは3.5V以下で、フリップ・フロップFF3
によってノードN5が“L”になるようにビット線BL
aはセンスされ、ラッチされる再書き込みデータは、
“2”である。メモリセルが“2”書き込み状態に達し
ている場合、ビット線BLaは3.5V以上で、フリッ
プ・フロップFF3によってノードN5が“H”になる
ようにビット線BLaはセンスされ、ラッチされる再書
き込みデータは、“0”である。
In the verify read operation after writing the "2" data, the signal VRFYBb becomes "L" and the dummy bit line BLb is set to 3.5V. Therefore, when the memory cell has not reached the “2” write state, the bit line BLa is set to 3.5 V or less and the flip-flop FF3
Bit line BL such that node N5 attains "L".
a is sensed and latched rewrite data is:
It is “2”. When the memory cell has reached the "2" write state, the bit line BLa is sensed and latched so that the node N5 is set to "H" by the flip-flop FF3 at 3.5 V or more and the flip-flop FF3. The write data is “0”.

【0085】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが前記(表1)のように設定される。(表1)
から分かるように、“1”書き込み状態になるべきにも
かかわらず“1”書き込み不足のメモリセルのみ再度
“1”書き込みが行われ、“2”書き込み状態になるべ
きにもかかわらず“2”書き込み不足のメモリセルにの
み再度“2”書き込みが行われるようになっている。
By this verify read operation, rewrite data is set as shown in Table 1 from the write data and the write state of the memory cell. (Table 1)
As can be seen from the figure, "1" writing is performed again only on the memory cell where "1" writing is insufficient even though it should be in "1" writing state. "2" write is performed again only on the memory cell for which write is insufficient.

【0086】書き込み動作とベリファイ読み出し動作を
繰り返し行うことによって、データ書き込みは行われ
る。
Data writing is performed by repeatedly performing the write operation and the verify read operation.

【0087】下記の(表3)に、消去、書き込み、読み
出し、ベリファイ読み出し時のメモリセルアレイ各部の
電位を示す。
The following (Table 3) shows the potential of each part of the memory cell array at the time of erasing, writing, reading and verify reading.

【0088】[0088]

【表3】 [Table 3]

【0089】図22は、図14に見られるフリップ・フ
ロップFF1,2、或いは図18に見られるフリップ・
フロップFF3,4と図13に見られる入出力データ変
換回路4との間のデータ入出力を制御する回路である。
インバータI1とNAND回路G1でカラム・デコーダ
3を構成し、カラム活性化信号CENBが“H”となる
とアドレス信号によって選択されたデコーダ出力は
“H”となり、ノードA,B,C,DはそれぞれIOA
1,IOB1,IOA2,IOB2と接続される。ノー
ドA,B,C,Dは図14でそれぞれノードN1,2,
3,4、図18でそれぞれノードN6,5,8,7であ
る。ビット線BLaが選択された場合の、読み出し/書
き込みデータとIOA1,IOB1,IOA2,IOB
2の関係は、下記の(表4)の通りである。
FIG. 22 shows the flip-flops FF1 and FF2 shown in FIG. 14 or the flip-flops FF1 and FF2 shown in FIG.
This is a circuit for controlling data input / output between the flops FF3, 4 and the input / output data conversion circuit 4 shown in FIG.
The column decoder 3 is constituted by the inverter I1 and the NAND circuit G1, and when the column activation signal CENB becomes "H", the decoder output selected by the address signal becomes "H", and the nodes A, B, C, and D respectively become IOA
1, IOB1, IOA2, and IOB2. Nodes A, B, C, and D are nodes N1, N2,
18, nodes N6, 5, 8, and 7 in FIG. Read / write data and IOA1, IOB1, IOA2, IOB when bit line BLa is selected
The relationship of 2 is as follows (Table 4).

【0090】[0090]

【表4】 [Table 4]

【0091】[0091]

【発明の効果】以上説明したように本発明によれば、回
路面積の増大を抑制しながら、しかも1つのメモリセル
に3つ以上の書き込み状態を設定し、なおかつそれぞれ
のメモリセルのそれぞれの書き込み状態にするまでの書
き込み時間を、書き込みベリファイ制御を行うことによ
って独立に最適化し、最終的に書き込まれたメモリセル
のしきい値分布を高速に小さい範囲に収めることを可能
としたEEPROMを得ることができる。
As described above, according to the present invention, it is possible to set three or more write states in one memory cell while suppressing an increase in circuit area, and furthermore, to set each write state in each memory cell. To obtain an EEPROM in which a write time until a state is changed is independently optimized by performing write verify control, and a threshold distribution of a finally written memory cell can be quickly reduced to a small range. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図1】第1の実施形態に係わるNANDセルアレイの
構成を示す図。
FIG. 1 is a diagram showing a configuration of a NAND cell array according to a first embodiment.

【図2】第1の実施形態におけるNANDセルの読み出
し動作を示す図。
FIG. 2 is a diagram showing a read operation of a NAND cell according to the first embodiment;

【図3】第1の実施形態におけるメモリセルのしきい値
と読み出し時のビット線出力電圧の関係を示す図。
FIG. 3 is a diagram showing a relationship between a threshold value of a memory cell and a bit line output voltage at the time of reading in the first embodiment;

【図4】第1の実施形態における書き込み時間と読み出
し時のビット線出力電圧の関係を示す図。
FIG. 4 is a diagram showing a relationship between a writing time and a bit line output voltage at the time of reading in the first embodiment.

【図5】第1の実施形態における1メモリセルに2値記
憶させる場合の読み出し時のビット線出力電圧とデータ
の関係を示す図。
FIG. 5 is a diagram showing a relationship between bit line output voltage and data at the time of reading when binary data is stored in one memory cell according to the first embodiment.

【図6】第1の実施形態における1メモリセルに3値記
憶させる場合の読み出し時のビット線出力電圧とデータ
の関係を示す図。
FIG. 6 is a diagram showing a relationship between bit line output voltage and data at the time of reading when one memory cell stores three values in the first embodiment.

【図7】第2の実施形態に係わるNORセルアレイの構
成を示す図。
FIG. 7 is a diagram showing a configuration of a NOR cell array according to a second embodiment.

【図8】第2の実施形態におけるNORセルの読み出し
動作を示す図。
FIG. 8 is a diagram showing a read operation of a NOR cell according to the second embodiment.

【図9】第2の実施形態におけるメモリセルのしきい値
と読み出し時のビット線出力電圧の関係を示す図。
FIG. 9 is a diagram showing a relationship between a threshold value of a memory cell and a bit line output voltage at the time of reading in the second embodiment.

【図10】第2の実施形態における書き込み時間と読み
出し時のビット線出力電圧の関係を示す図。
FIG. 10 is a diagram showing a relationship between a writing time and a bit line output voltage at the time of reading in the second embodiment.

【図11】第2の実施形態における1メモリセルに2値
記憶させる場合の読み出し時のビット線出力電圧とデー
タの関係を示す図。
FIG. 11 is a diagram showing a relationship between a bit line output voltage and data at the time of reading when binary data is stored in one memory cell in the second embodiment.

【図12】第2の実施形態における1メモリセルに3値
記憶させる場合の読み出し時のビット線出力電圧とデー
タの関係を示す図。
FIG. 12 is a diagram showing a relationship between bit line output voltage and data at the time of reading when one memory cell stores ternary data according to the second embodiment;

【図13】第1、2の実施形態に係わるEEPROMの
構成を示すブロック図。
FIG. 13 is a block diagram showing a configuration of an EEPROM according to the first and second embodiments.

【図14】第1の実施形態におけるメモリセルアレイと
ビット線制御回路の構成を示す図。
FIG. 14 is a diagram showing a configuration of a memory cell array and a bit line control circuit according to the first embodiment.

【図15】第1の実施形態における読み出し動作を示す
タイミング図。
FIG. 15 is a timing chart showing a read operation in the first embodiment.

【図16】第1の実施形態における書き込み動作を示す
タイミング図。
FIG. 16 is a timing chart showing a write operation in the first embodiment.

【図17】第1の実施形態におけるベリファイ読み出し
動作を示すタイミング図。
FIG. 17 is a timing chart showing a verify read operation according to the first embodiment;

【図18】第2の実施形態におけるメモリセルアレイと
ビット線制御回路の構成を示す図。
FIG. 18 is a diagram illustrating a configuration of a memory cell array and a bit line control circuit according to the second embodiment.

【図19】第2の実施形態における読み出し動作を示す
タイミング図。
FIG. 19 is a timing chart showing a read operation in the second embodiment.

【図20】第2の実施形態における書き込み動作を示す
タイミング図。
FIG. 20 is a timing chart showing a write operation in the second embodiment.

【図21】第2の実施形態におけるベリファイ読み出し
動作を示すタイミング図。
FIG. 21 is a timing chart showing a verify read operation in the second embodiment.

【図22】第1、2の実施形態におけるカラム・デコー
ダの構成を示す図。
FIG. 22 is a diagram showing a configuration of a column decoder according to the first and second embodiments.

【符号の説明】[Explanation of symbols]

1…メモリセルアレイ 2…ビット線制御回路 3…カラム・デコーダ 4…入出力データ変換回路 5…データ入出力バッファ 6…ワード線駆動回路 REFERENCE SIGNS LIST 1 memory cell array 2 bit line control circuit 3 column decoder 4 input / output data conversion circuit 5 data input / output buffer 6 word line drive circuit

フロントページの続き (56)参考文献 特開 昭59−121696(JP,A) 特開 平5−282883(JP,A) 特開 平5−259413(JP,A) 特開 昭59−63095(JP,A) 特開 平2−40198(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 16/00 - 16/34 Continuation of front page (56) References JP-A-59-121696 (JP, A) JP-A-5-282883 (JP, A) JP-A-5-259413 (JP, A) JP-A-59-63095 (JP, A) , A) JP-A-2-40198 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G11C 16/00-16/34

Claims (14)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】電気的書き替えを可能としn個の記憶状態
(n≧3)を持つことが可能な複数のメモリセルがマト
リクス状に配置されたメモリセルアレイと、 前記メモリセルアレイに接続される複数のビット線と、 前記メモリセルアレイに接続される複数のワード線と、 各々が前記ビット線のそれぞれに対して設けられ、デー
タ書き込み中にそれぞれのメモリセルに印加される書き
込みパルスを制御する制御データを記憶し、記憶してい
る制御データに従って対応するメモリセルに印加される
書き込みパルスの電圧を制御し、かつ記憶している制御
データによって決まる参照信号と前記ビット線を介して
出力されるメモリセルの記憶状態を示す信号とを比較し
て、データ書き込み中にそれぞれのメモリセルの記憶状
態が所望の状態に達したか否かを検出する、複数のデー
タ回路と、 を備えたことを特徴とする不揮発性半導体記憶装置。
1. A memory cell array in which a plurality of memory cells which can be electrically rewritten and have n storage states (n ≧ 3) are arranged in a matrix, and are connected to the memory cell array. A plurality of bit lines; a plurality of word lines connected to the memory cell array; and a control provided for each of the bit lines, for controlling a write pulse applied to each memory cell during data writing. Memorize and memorize the data
Applied to the corresponding memory cell according to the control data
The voltage of the write pulse is controlled, and a reference signal determined by the stored control data is compared with a signal indicating the storage state of the memory cell output via the bit line. A nonvolatile semiconductor memory device, comprising: a plurality of data circuits for detecting whether a storage state of a cell has reached a desired state.
【請求項2】電気的書き替えを可能としn個の記憶状態
(n≧3)を持つことが可能な複数のメモリセルがマト
リクス状に配置されたメモリセルアレイと、 前記メモリセルアレイに接続される複数のビット線と、 前記メモリセルアレイに接続される複数のワード線と、 各々が前記ビット線のそれぞれに対して設けられ、デー
タ書き込み中にそれぞれのメモリセルに印加される書き
込みパルスを制御する制御データを記憶し、記憶してい
る制御データによって決まる参照信号と前記ビット線を
介して出力されるメモリセルの記憶状態を示す信号とを
比較して、データ書き込み中にそれぞれのメモリセルの
記憶状態が所望の状態に達したか否かを検出する、複数
のデータ回路とを備え、 前記データ回路は、第i(i=2,…,n)の制御デー
タを記憶している場合に、対応するメモリセルが第iの
記憶状態に達したと検出したら記憶している第iの制御
データを第1の制御データに変更し、第j(j=2,
…,n)の制御データを記憶している場合に、対応する
メモリセルが第jの記憶状態に達していな いと検出した
ら記憶している第jの制御データを保持し、第1の制御
データを記憶している場合はその第1の制御データを保
持する ことを特徴とする不揮発性半導体記憶装置。
2. A memory cell array in which a plurality of memory cells which can be electrically rewritten and have n storage states (n ≧ 3) are arranged in a matrix, and are connected to the memory cell array. A plurality of bit lines; a plurality of word lines connected to the memory cell array; and a control provided for each of the bit lines, for controlling a write pulse applied to each memory cell during data writing. The memory stores data, compares a reference signal determined by the stored control data with a signal indicating the storage state of the memory cell output via the bit line, and stores the storage state of each memory cell during data writing. And a plurality of data circuits for detecting whether or not the data has reached a desired state , wherein the data circuit includes an i-th (i = 2,..., N) control data.
When a memory cell is stored, the corresponding memory cell is
I-th control stored when it is detected that the storage state has been reached
The data is changed to the first control data, and j-th (j = 2,
.., N) are stored.
Memory cells have Do the Most detected reaches a storage state of the j
Hold the j-th control data stored therein, and execute the first control
If data is stored, the first control data is stored.
A nonvolatile semiconductor memory device characterized by having.
【請求項3】データ入力バッファを備え、前記データ回
路に記憶される制御データは前記データ入出力バッファ
から送られてくる初期制御データに初期的に設定され
る、ことを特徴とする請求項1又は2記載の不揮発性半
導体記憶装置。
Wherein a data input buffer, according to claim wherein the control data stored in the data circuit is initially set to an initial control data transmitted from the data input buffer, it is characterized by 1 Or the nonvolatile semiconductor memory device according to 2.
【請求項4】データ書き込みは、前記メモリセルの全て
が書き込まれるまで続けられる、ことを特徴とする請求
1又は2記載の不揮発性半導体記憶装置。
4. A data writing, the all memory cells is continued until they are written, the non-volatile semiconductor memory device according to claim 1 or 2, wherein the.
【請求項5】前記複数のデータ回路に記憶されている制
御データを検出する制御データ検出回路を備え、前記制
御データ検出回路は全てのデータ回路に記憶されている
制御データが第1の制御データか否かを検出する、こと
を特徴とする請求項記載の不揮発性半導体記憶装置。
5. A control data detecting circuit for detecting control data stored in the plurality of data circuits, wherein the control data detecting circuit is configured to transmit control data stored in all data circuits to a first control data. 3. The nonvolatile semiconductor memory device according to claim 2 , wherein whether or not the non-volatile semiconductor memory device is detected is determined.
【請求項6】データ書き込みは、前記制御データ検出回
路が全てのデータ回路に記憶されている制御データが第
1の制御データであることを検出するまで続けられる、
ことを特徴とする請求項記載の不揮発性半導体記憶装
置。
6. The data writing is continued until the control data detection circuit detects that the control data stored in all the data circuits is the first control data.
3. The nonvolatile semiconductor memory device according to claim 2 , wherein:
【請求項7】前記データ回路は、第1の制御データ以外
の制御データを記憶している場合のみ、データ書き込み
中の対応するメモリセルの記憶状態を検出する、ことを
特徴とする請求項記載の不揮発性半導体記憶装置。
Wherein said data circuit only when storing the control data other than the first control data, claim to detect the storage state of the corresponding memory cells in the data write, be characterized by 2 14. The nonvolatile semiconductor memory device according to claim 1.
【請求項8】データ入力バッファを備え、 前記データ回路は、全データ入力バッファから送られて
くるそれぞれのメモリセルに記憶すべき記憶状態を指示
するn個の第1,第2,…,第nの制御データのうちの
いずれかを初期的に記憶し、初期的に記憶する制御デー
タによって指示された記憶状態に達していないメモリセ
ルにのみ書き込みを促進するような書き込みパルスが印
加されるように、初期的に第i(i=2,…,n)の制
御データを記憶した場合、対応するメモリセルが第iの
記憶状態に達したと検出したら記憶している制御データ
を第1の制御データに変更し、第1の制御データを記憶
している場合はその第1の制御データを保持する、こと
を特徴とする請求項1又は2記載の不揮発性半導体記憶
装置。
8. A data input buffer, wherein the data circuit includes n first, second,..., And n data indicating storage states to be stored in respective memory cells sent from all data input buffers. n is initially stored, and a write pulse is applied so as to promote writing only to memory cells that have not reached the storage state indicated by the initially stored control data. In the case where the i-th (i = 2,..., N) control data is initially stored, when the corresponding memory cell is detected to have reached the i-th storage state, the stored control data is stored in the first storage cell. 3. The non-volatile semiconductor memory device according to claim 1, wherein the control data is changed to control data, and when the first control data is stored, the first control data is held.
【請求項9】前記複数のデータ回路に記憶されている制
御データを検出する制御データ検出回路を備え、前記制
御データ検出回路は全てのデータ回路に記憶されている
制御データが第1の制御データか否かを検出する、こと
を特徴とする請求項記載の不揮発性半導体記憶装置。
9. A control data detecting circuit for detecting control data stored in the plurality of data circuits, wherein the control data detecting circuit is configured to transmit control data stored in all data circuits to a first control data. 9. The non-volatile semiconductor memory device according to claim 8 , wherein whether or not the non-volatile semiconductor memory device is detected is determined.
【請求項10】データ書き込みは、前記制御データ検出
回路が全てのデータ回路に記憶されている制御データが
第1の制御データであることを検出するまで続けられ
る、ことを特徴とする請求項記載の不揮発性半導体記
憶装置。
10. Data writing, according to claim wherein the control data detecting circuit is the control data stored in all the data circuit continues until it detects that a first control data, characterized in that 9 14. The nonvolatile semiconductor memory device according to claim 1.
【請求項11】前記データ回路は、第1の制御データ以
外の制御データを記憶している場合のみ、データ書き込
み中の対応するメモリセルの記憶状態を検出する、こと
を特徴とする請求項記載の不揮発性半導体記憶装置。
Wherein said data circuit only when storing the control data other than the first control data, according to claim 8 for detecting the storage state of the corresponding memory cells in the data write, be characterized by 14. The nonvolatile semiconductor memory device according to claim 1.
【請求項12】電荷蓄積層と制御ゲートを有するトラン
ジスタからなり、一端側がビット線に接続され、他端側
がソース線に接続され、ゲート電極がワード線に接続さ
れる電気的に書き替え可能な不揮発性メモリセルと、 予め前記ビット線をフローティング状態にせしめ、前記
ソース線に正の電圧を印加し、前記ビット線を前記不揮
発性メモリセルを介して充電する制御回路と、 第1及び
第2のバイナリ記憶回路から構成される3値のデータを
記憶可能なデータ記憶回路と、 を備え、 前記第1のバイナリ記憶回路は、前記ビット線に接続さ
れその電圧が所定のレベル以上かを検出して前記不揮発
性メモリセルの状態を検知し、またその検出は 前記第2
のバイナリ記憶回路に記憶されているバイナリデータに
よって制御される、ことを特徴とする不揮発性半導体記
憶装置。
12. A transformer having a charge storage layer and a control gate.
One end is connected to the bit line and the other end
Is connected to the source line, and the gate electrode is connected to the word line.
Electrically rewritable nonvolatile memory cell, and the bit line is previously set in a floating state,
A positive voltage is applied to the source line, and the bit line is
A control circuit for charging through the nonvolatile memory cell, the first and
The ternary data composed of the second binary storage circuit is
A data storage circuit that can be stored , wherein the first binary storage circuit is connected to the bit line.
And detects whether the voltage is equal to or higher than a predetermined level.
The state of the volatile memory cell, and the detection is performed by the second
Binary data stored in the binary storage circuit
Controlled by the nonvolatile semiconductor memory.
Storage device.
【請求項13】前記データ記憶回路は、前記ビット線電
圧の検出レベルを複数持ち、前記不揮発性メモリセルが
3以上の複数の状態のいずれにあるかを検知することを
特徴とする請求項12記載の不揮発性半導体記憶装置。
13. The data storage circuit according to claim 1 , wherein
The nonvolatile memory cell has a plurality of pressure detection levels.
Detecting which of three or more states it is in
13. The nonvolatile semiconductor memory device according to claim 12, wherein:
【請求項14】前記データ記憶回路は、前記ビット線電
圧の検出レベルを複数持ち、その検出レベルは前記第2
のバイナリ記憶回路によって決定され、前記不揮発性メ
モリセルが3以上の複数の状態のいずれにあるかを検知
することを特徴とする請求項12記載の不揮発性半導体
記憶装置。
14. The data storage circuit according to claim 1 , wherein:
Has a plurality of pressure detection levels, and the detection level is the second level.
Of the nonvolatile memory,
Detects whether the moricell is in more than two states
13. The non-volatile semiconductor according to claim 12, wherein
Storage device.
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