JP3210259B2 - The semiconductor memory device and memory system - Google Patents

The semiconductor memory device and memory system

Info

Publication number
JP3210259B2
JP3210259B2 JP30233596A JP30233596A JP3210259B2 JP 3210259 B2 JP3210259 B2 JP 3210259B2 JP 30233596 A JP30233596 A JP 30233596A JP 30233596 A JP30233596 A JP 30233596A JP 3210259 B2 JP3210259 B2 JP 3210259B2
Authority
JP
Japan
Prior art keywords
state
memory cell
data
write
threshold level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP30233596A
Other languages
Japanese (ja)
Other versions
JPH103792A (en
Inventor
智晴 田中
健 竹内
Original Assignee
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP8-98627 priority Critical
Priority to JP9862796 priority
Application filed by 株式会社東芝 filed Critical 株式会社東芝
Priority to JP30233596A priority patent/JP3210259B2/en
Priority claimed from US08/819,484 external-priority patent/US5903495A/en
Publication of JPH103792A publication Critical patent/JPH103792A/en
Publication of JP3210259B2 publication Critical patent/JP3210259B2/en
Application granted granted Critical
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642Sensing or reading circuits; Data output circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628Programming or writing circuits; Data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628Programming or writing circuits; Data input circuits
    • G11C11/5635Erasing circuits

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、電気的書き換え可能な半導体記憶装置及び記憶システムに係わり、特に多値記憶の半導体記憶装置とこれを具備した記憶システムに関する。 The present invention relates to relates to a electrically rewritable semiconductor storage device and a storage system, a storage system including the same and a semiconductor memory device of multi-level storage, especially.

【0002】 [0002]

【従来の技術】不揮発性半導体記憶装置は、電源を切ってもデータが消えない等の利点があるため、近年大幅に需要が増大している。 BACKGROUND OF THE INVENTION Non-volatile semiconductor memory device, since data even when the power is turned off there is an advantage such indelible demand significantly has increased in recent years. 電気的に一括消去可能な不揮発性半導体記憶装置であるフラッシュメモリは、2トランジスタ型のバイト型不揮発性半導体記憶装置と異なり、1 Flash memory is an electrically collectively erasable nonvolatile semiconductor memory device is different from the two-transistor byte-type non-volatile semiconductor memory device, 1
トランジスタでメモリセルを構成することができる。 It is possible to form the memory cell transistors. この結果、メモリセルを小さくすることが可能となり、大容量の磁気ディスクの代替用途等が期待されている。 As a result, it becomes possible to reduce the memory cell, an alternative application of the large-capacity magnetic disk is expected.

【0003】こうしたフラッシュメモリの中でも、特に高集積化に有利なものとしてNAND型EEPROMが知られている。 [0003] Among these flash memory, NAND type EEPROM is known as a particularly advantageous for high integration. これは、例えば次のような構造を有する。 It has a structure, for example, the following. すなわち、電荷蓄積層となる浮遊ゲートと制御ゲートとが積層されたnチャネルFETMOS構造を有する複数のメモリセルを例えばカラム方向に並べ、これらのセルのうちの互いに隣り合うセル同士のソースとドレインを順次直列に接続する。 That is, arranging a plurality of memory cells having n-channel FETMOS structure floating gate and the control gate are stacked as a charge storage layer, for example, a column direction, a source and a drain of the cell adjacent to each other of these cells sequentially connected in series. このような接続により、複数のメモリセルが直列接続された単位セル群(NANDセル)を構成し、こうした単位セル群を一単位としてビット線に接続する。 Such connections, a plurality of memory cells form a series-connected unit cell group (NAND cell), connected to the bit line such unit cell group as a unit.

【0004】ここで図74(a)、(b)に、NAND [0004] Here, FIG. 74 (a), to (b), NAND
型EEPROMにおける一つのNANDセルの平面図及び回路図を示す。 It shows a plan view and a circuit diagram of one NAND cell in type EEPROM. また図75は、図74に示されるNA The Figure 75, NA shown in FIG. 74
NDセルの縦断面図であり、図75(a)は図74 It is a longitudinal sectional view of the ND cell, FIG. 75 (a) Figure 74
(a)中のA−A´線断面図、図75(b)は図74 (A) A-A'line sectional view in FIG. 75 (b) Fig. 74
(a)中のB−B´線断面図をそれぞれ示す。 (A) in the B-B'line cross-sectional view shown respectively.

【0005】図示される通り、p型基板11またはn型基板に形成されたp型ウェル内に素子分離酸化膜12で囲まれた素子領域が設けられ、この素子領域にNAND [0005] As shown, the element region surrounded by the isolation oxide film 12 on the p-type substrate 11 or n-type substrate which is formed on the p-type well is provided, NAND to the device region
セルが形成される。 Cells are formed. ここでは、8個のメモリセルM1〜 Here, M1~ 8 pieces of memory cell
M8が直列に接続されて一つのNANDセルを構成している。 M8 constitutes one NAND cell are connected in series. nチャネルFETMOS構造を有する各メモリセルにおいては、p型シリコン半導体基板11上に第1のゲート絶縁膜13を介して電荷蓄積層となる浮遊ゲート14(14−1,14−2,…,14−8)が形成され、さらにその上に第2のゲート絶縁膜15を介して制御ゲート16(16−1,16−2,…,16−8)が積層される。 n-channel FETMOS In each memory cell having a structure, p-type silicon semiconductor substrate 11 on the first gate insulating film 13 serving as a charge storage layer through the floating gate 14 (14-1, 14-2, ..., 14 -8) is formed, the control gate 16 further through the second gate insulating film 15 is formed thereon (16-1, 16-2, ..., 16-8) are stacked. またnチャネルFETMOS構造におけるn型拡散層19は、隣接する二つのメモリセルの一方ではソースとして、他方ではドレインとして共用され、これにより各メモリセルが直列に接続されることになる。 n-type diffusion layer 19 in the n-channel FETMOS structure also as one in the source of the two adjacent memory cells, on the other hand are shared as the drain, thereby resulting in the respective memory cells are connected in series.

【0006】このようなNANDセルのドレイン側とソース側には、それぞれメモリセルの浮遊ゲート14、制御ゲート16と同じプロセスによって形成された選択ゲート14−9,16−9及び14−10,16−10が設けられている。 [0006] In such a drain and source sides of the NAND cell, the floating gate 14 of memory cells each formed by the same process as the control gate 16 select gate 14-9,16-9 and 14-10,16 -10 is provided. なお、選択ゲート14−9,16−9 The selection gate 14-9,16-9
及び14−10,16−10は、ともに図示されない所望部分で1層目と2層目とが導通接続されている。 And 14-10,16-10 are first layer and the second layer are electrically connected in a desired portion together not shown. また、こうして素子形成されたp型シリコン半導体基板1 Further, p-type silicon semiconductor substrate 1 thus is element formed
1の上方は、層間絶縁膜17により覆われている。 1 of the upper is covered with an interlayer insulating film 17. この層間絶縁膜17の上にビット線18が配設されており、 Bit line 18 is disposed on the interlayer insulating film 17,
ビット線18はNANDセルの一端のドレイン側n型拡散層19にコンタクトさせられている。 The bit lines 18 are allowed to contact with the drain side n-type diffusion layer 19 at one end of the NAND cell. すなわちNAN That NAN
Dセルのドレイン側は、選択ゲート14−9,16−9 The drain side of the D cell, the selection gate 14-9,16-9
を介してビット線18に接続される。 Connected to the bit line 18 via the. さらにNANDセルのソース側は、選択ゲート14−10,16−10を介してソース線となるn型拡散層19が形成されており、ソース線は例えば行方向においてビット線64本当り1箇所設けられたコンタクト部で、基準電位配線とコンタクトする。 Moreover source side of the NAND cell is formed with n-type diffusion layer 19 serving as the source line via a selecting gate 14-10,16-10, source lines provided bit line 64 Hontori one place, for example in a row direction in was contact portion, to the reference potential wiring and contacts.

【0007】一方、行方向に並ぶ複数のNANDセルの同一行の制御ゲート14は共通に接続され、行方向に走る制御ゲート線CG1,CG2,…,CG8として配設されており、これら制御ゲート線はいわゆるワード線となっている。 On the other hand, the control gate 14 of the same row of NAND cells arranged in the row direction are connected in common, the control gate lines CG1, CG2 running in the row direction, ..., are arranged as CG8, these control gates line has become a so-called word line. すなわち各メモリセルの制御ゲート14 That is, the control gate 14 of each memory cell
は、それぞれロウ方向に配設されたワード線に接続されている。 It is connected to a word line arranged in the row direction, respectively. また、選択ゲート14−9,16−9及び14 In addition, the selection gate 14-9,16-9 and 14
−10,16−10も、それぞれ行方向に走る選択ゲート線SG1,SG2として配設されている。 -10,16-10 also been provided as a selection gate line SG1, SG2, respectively running in the row direction.

【0008】さらに図76に、NANDセルのメモリセルアレイの回路図を示す。 Furthermore in FIG. 76 shows a circuit diagram of the NAND cell memory cell array. 図76に示される通り、制御ゲート線CG1,CG2,…,CG8及び選択ゲート線SG1,SG2は、行方向に連続的に配設される。 As shown in FIG. 76, the control gate lines CG1, CG2, ..., CG8 and the select gate lines SG1, SG2 is continuously arranged in the row direction. 通常1本の制御ゲート線、すなわちワード線と共通接続されるメモリセル群がページ(1ページ)を形成し、1組のドレイン側選択ゲート線(選択ゲート14−9,16− Usually one control gate line, or memory cell group are commonly connected to a word line form a page (1 page), a pair of drain-side select gate line (selection gate 14-9,16-
9)及びソース側選択ゲート線(選択ゲート14−1 9) and the source side selection gate line (selection gate 14-1
0,16−10)で挟まれたこのページの集合を、通常NANDブロック(1NANDブロック)またはブロック(1ブロック)と呼ぶ。 This set of pages sandwiched between 0,16-10), usually referred to as NAND block (NAND blocks) or block (one block). このとき、1ページは例えば256バイト(256×8)個のメモリセルから構成され、1ページ分のメモリセルはほぼ同時に書き込みが行なわれる。 In this case, a page is constituted from, for example, 256 bytes (256 × 8) memory cells, the memory cells of one page is substantially performed simultaneously written. また、1ブロックは例えば2048バイト(2048×8)個のメモリセルから構成され、1ブロック分のメモリセルはほぼ同時に消去される。 Further, one block is composed of for example 2048 bytes (2048 × 8) memory cells, the memory cells of one block are erased substantially simultaneously.

【0009】以下、上述したようなNAND型EEPR [0009] In the following, the above-described NAND type EEPR
OMの動作について説明する。 A description will be given of the operation of the OM. まずデータの書き込みに関しては、一般にビット線から遠い方のメモリセルから順に行なわれる。 First as writing of data is generally performed from the far memory cell from the bit line in order. 具体的には、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Vpp(=20V Specifically, the write voltage Vpp (= 20V to the control gate, which is boosted in the selected memory cell
程度)を印加する一方、他の非選択メモリセルの制御ゲート及び第1の選択ゲートにはそれぞれ中間電位(=1 While applying a degree), respectively the intermediate potential to the control gate and the first select gate of the other non-selected memory cell (= 1
0V程度)を印加する。 About 0V) is applied to. さらにビット線には、データに応じて0V(“0”書き込み)又は中間電位(“1”書き込み)を印加する。 More bit lines, applies a 0V ( "0" write) or the intermediate potential ( "1" write) in accordance with the data. こうして、ビット線の電位は選択されたメモリセルに伝達される。 Thus, the potential of the bit line is transmitted to the selected memory cell. 従ってデータが“0” Accordingly, the data is "0"
のときは、選択されたメモリセルで浮遊ゲートと基板との間に高電圧が加わり、基板から浮遊ゲートに電子がトンネル注入され、メモリセルのトランジスタのしきい値電圧が正方向にシフトする。 When the, joined by a high voltage between the floating gate and the substrate in the selected memory cell, electrons are tunnel-injected to the floating gate from the substrate, the threshold voltage of the transistor of the memory cell is shifted in the positive direction. 逆に、データが“1”のときはしきい値電圧は変化しない。 Conversely, the threshold voltage when data "1" is not changed.

【0010】一方データ消去は、ブロック単位でほぼ同時に行なわれる。 On the other hand the data erasure is substantially simultaneously performed in block units. すなわち、消去を行なうブロック内の全ての制御ゲート及び選択ゲートを0Vとし、p型基板又はn型基板及びこのn型基板に形成されたp型ウェルに、昇圧された昇圧電位VppE (=20V程度)を印加する。 That is, all of the control gates and select gates in the block to be erased and 0V, the p-type substrate or n-type substrate and p-type well formed in the n-type substrate, boosted boosted potential VppE (= 20V about ) is applied to. また、消去を行なわないブロック内の制御ゲート及び選択ゲートには、上述したような昇圧電位VppE を印加する。 The control gates and select gates in a block that does not perform erase, applying a boosted potential VppE as described above. これにより、消去が行なわれるブロックのメモリセルにおいて浮遊ゲートに蓄積されていた電子がp Thus, electrons p accumulated in the floating gate in the memory cell block erase is performed
型基板又はn型基板p型ウェルに放出され、トランジスタのしきい値電圧が負の方向にシフトする。 Released into type substrate or n-type substrate p-type well, the threshold voltage of the transistor is shifted in the negative direction.

【0011】さらにデータの読み出し動作については、 [0011] For further data read operation,
ビット線をプリチャージした後ビット線をフローティングとし、選択されたメモリセルの制御ゲートを0V、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電圧Vcc(例えば3V)、ソース線を0Vとしたうえで、選択されたメモリセルで電流が流れるか否かをビット線に検出することで行なわれる。 A floating bit line after precharging bit lines and the control gate of a selected memory cell 0V, the other control gate of the memory cell and select gate power supply voltage Vcc (for example, 3V), and 0V to the source line upon, is performed by detecting whether an electric current flows through the bit line in the selected memory cell. すなわち、選択されたメモリセルに書き込まれたデータが“0”(メモリセルのトランジスタのしきい値電圧Vth>0)ならば、トランジスタはオフになるのでビット線はプリチャージ電位を保つが、“1”(メモリセルのトランジスタのしきい値電圧Vth<0)であれば、メモリセルは“ON”してビット線はプリチャージ電位からΔVだけ電位が下がる。 That is, if it is written in the selected memory cell data "0" (the threshold voltage Vth> 0 of the transistor of the memory cell), the transistor is therefore turned off bit line maintains the precharge potential but, " "if (the threshold voltage Vth <0 of the transistor of the memory cell), the memory cell is" 1 ON "to the bit line is ΔV only potential drops from the precharge potential. 従って、こうしたビット線電位をセンスアンプで検出することにより、メモリセルのデータを読み出すことができる。 Therefore, by detecting such a bit line potential by the sense amplifier, data can be read out of the memory cell.

【0012】 [0012]

【発明が解決しようとする課題】ところで、上述したようなNAND型EEPROMにおいても、いまだコストパフォーマンスの点では磁気ディスクとの隔たりは大きく、さらなる大容量化を進めてビット単価を低減すること等が強く要望されている。 [SUMMARY OF THE INVENTION Incidentally, in the NAND type EEPROM as described above, large gap between the magnetic disk in terms of cost performance still, it like to reduce the cost per bit to promote the further capacity is It has been strongly demanded. このため最近になって、N For this reason Recently, N
AND型EEPROM等の電気的書き換え可能な不揮発性半導体記憶装置に対し、一つのメモリセルに3値以上の情報を記憶させる多値記憶技術が提案されている(例えば特開平7−93979号公報)。 To electrically rewritable nonvolatile semiconductor memory device such as AND type EEPROM, has been proposed multilevel storage technique for storing three or more values ​​of information in one memory cell (e.g., JP-A-7-93979) .

【0013】ここで、一つのメモリセルに4値の情報を記憶させる4値セルを例にとり、その基本動作について説明する。 [0013] Here, taking the four-level cell for storing information of four values ​​in one memory cell, the following description will discuss the basic operations. まず図77は、4値セルについてメモリセルのトランジスタのしきい値電圧と4値データとの関係を示す特性図である。 First, FIG. 77 is a characteristic diagram showing the relationship between threshold voltage and four-level data of the memory cell transistor for 4 levels cell. 図示される通り、4値セルにおいてデータ“1”の状態は、消去後の状態と同じで例えば負のしきい値を持つ。 As shown, the state of data "1" in the 4-level cell may have the same, for example, negative threshold state after erasure. これに対し、データ“2”の状態は例えば0.5〜0.8V、データ“3”の状態は例えば1.5〜1.8V、データ“4”の状態は例えば2.5 In contrast, state of the data "2" for example 0.5~0.8V, state of the data "3" for example 1.5~1.8V, data "4" state of example 2.5
〜2.8Vのしきい値を持つ。 With a threshold of ~2.8V.

【0014】従って、メモリセルの制御ゲートに図77 [0014] Thus, FIG. 77 to the control gate of the memory cell
に示されるような読み出し電圧VCG3R を印加したときに、メモリセルのトランジスタが“ON”か“OFF” Upon application of a read voltage VCG3R as shown in the transistor of the memory cell is "ON" or "OFF"
かで、メモリセルのデータが「“1”,“2”のいずれかか、あるいは“3”,“4”のいずれかか」を検出でき、続いて読み出し電圧VCG4R 、VCG2R を印加することで、メモリセルのデータを完全に検出できる。 Or, the data of the memory cell can be detected "" 1 ", any one of" 2 "or" 3 "," 4 "or one of", followed by a read voltage VCG4R, by applying the VCG2R , it is fully detected data of the memory cell. このとき読み出し電圧VCG2R 、VCG 3R、VCG4R は、例えばそれぞれ0V、1V、2Vに設定されればよい。 In this case the read voltage VCG2R, VCG 3R, VCG4R, for example respectively 0V, 1V, may be set to 2V.

【0015】また、図77中のVCG2V 、VCG3V 、VCG4V [0015] In addition, VCG2V in FIG. 77, VCG3V, VCG4V
はベリファイ電圧を表し、データ書き込み時には、これらベリファイ電圧を制御ゲートに印加してメモリセルの状態を検知し、充分に書き込みが行なわれたか否かをチェックする。 It represents the verify voltage, at the time of data writing detects the state of the memory cell by applying them verify voltage to the control gate, sufficiently write checks whether performed. ここでのベリファイ電圧VCG2V 、VCG3V 、 Here verify voltage VCG2V, VCG3V,
VCG4V は、例えばそれぞれ0.5V、1.5V、2.5 VCG4V, for example respectively 0.5V, 1.5V, 2.5
Vとされる。 It is V.

【0016】一方、図78は4値セルに対する書き込み動作の一例を示す特性図であり、図79はこうした書き込みを1ページ分のメモリセルに対して行なう場合につき、書き込みデータと書き込み先のメモリセルとの対応を示す概念図である。 [0016] On the other hand, FIG. 78 is a characteristic diagram showing one example of a write operation to the 4 levels cell, Figure 79 per case of such a write to a page of memory cells, the write data and the write destination memory cell it is a conceptual diagram showing the correspondence between. すなわち、これまでの一般的な4 That is, general 4 to date
値セルへの書き込み動作においては、図79に示される通り外部から入力された書き込みデータが、先頭アドレスからA0 ,A1 はメモリセルMC1に、次のA2 ,A In write operation to the value cell, the write data input from the outside through that shown in Figure 79, the start address A0, A1 to the memory cell MC1, the next A2, A
3 はメモリセルMC2に、さらにその次のA4,A5 はメモリセルMC3にといった具合に順次割り当てられ、 3 in the memory cell MC2, further the next A4, A5 are assigned sequentially to so on to the memory cell MC3,
このようにそれぞれ割り当てられた2ビットのアドレスを基に、各メモリセルにデータが書き込まれる。 Thus based on the 2-bit address assigned respectively, the data is written to each memory cell.

【0017】具体的に、例えばメモリセルMC1に関しては、A0 ,A1 のデータをメモリセルMC1と対応するデータ回路に一時記憶したうえで、これらの書き込みデータを基に図78に示されるような書き込みが行なわれる。 [0017] Specifically, for example, with respect to the memory cell MC1, A0, the A1 data after having temporarily stored in the corresponding data circuit and the memory cell MC1, write as shown in FIG. 78 on the basis of these write data is performed. 同様に他のメモリセルMC2〜128についても、A2 〜A255 のデータに応じた“2”書き込み、 Similarly for the other memory cell MC2~128, "2" writing according to the data of A2 ~A255,
“3”書き込み又は“4”書き込みが行なわれるか、あるいは消去状態(非書き込み状態)“1”が保持される。 "3" writing or "4" or writing is performed, or erased state (non-write state) "1" is held.

【0018】しかしながらこうした書き込み動作では、 [0018] However, in such a write operation,
2値セルの“0”書き込みに相当する“2”書き込みに比べ“3”書き込みに要する時間が長くなり、さらに“4”書き込みについては一段と長い時間を要する。 Binary cell "0" corresponds to writing "2" compared to write "3" time increases required for writing, further "4" takes more long time for writing. また、これらのデータが充分に書き込まれたか否かをチェックするうえでも、“2”書き込み、“3”書き込み及び“4”書き込みのそれぞれに対し個別にチェックを行なう必要があり、書き込み動作に引き続いて行なわれるベリファイリードの動作に関してもその長時間化は避けられない。 Also, in order to check whether these data are written to enough, "2" it is written, "3" to write and "4" each write must be checked individually, following the write operation the prolonged can not be avoided even with respect to the operation of the verification lead to be carried out Te. 従って、上述した通りほぼ同時に書き込みが行なわれる1ページ分のメモリセル全部に充分データが書き込まれるまでの時間が増大し、換言すればこのようなページ書き込みに要する時間で通常定義される書き込み時間が長くなるという問題点がある。 Thus, increasing the time to sufficiently data is written to all the memory cells of one page as almost simultaneously writing is performed as described above, the write time is usually defined as the time required for such page write in other words there is a problem that becomes longer.

【0019】さらに、NAND型EEPROM等の電気的書き換え可能な不揮発性半導体記憶装置では、電荷蓄積層としての浮遊ゲートに蓄積されていた電子のリークに起因するデータの破壊が問題となることがあるが、多値記憶の半導体記憶装置はこうしたデータの破壊が発生しやすく、実用化に当ってさらなる信頼性の向上が求められている。 Furthermore, an electrically rewritable nonvolatile semiconductor memory device such as a NAND type EEPROM is sometimes destruction of data caused by electron leakage accumulated in the floating gate as the charge storage layer becomes a problem but likely the semiconductor memory device of the multi-level memory destruction of these data occurs, further improvement of reliability are required hitting the practical use. すなわち、多値記憶の半導体記憶装置に対し特にしきい値レベルの高いデータがメモリセルに書き込まれた場合、基板及び浮遊ゲート間の電界が強いことから浮遊ゲート中の蓄積電荷の基板へのリークが増大する傾向がある。 That is, if a particular high threshold level data has been written to the memory cell to the semiconductor memory device of multi-level storage, leakage since the electric field between the substrate and the floating gate is strongly to the substrate of accumulated charge in the floating gate there tends to increase. しかも多値記憶の半導体記憶装置においては、メモリセルに書き込まれる各データ間の状態差が小さく設定されることが多く、蓄積電荷のリークによるしきい値レベルの変動がわずかでもデータの破壊が生じてしまう。 Moreover in the semiconductor memory device of multi-valued storage is often state difference between the data written into the memory cell is set small, destruction of data even slight variation in threshold level due to leakage of the stored charge occur and will.

【0020】上述したように従来の多値記憶の半導体記憶装置は、2値のものに比べ書き込み時間が長いことに加え信頼性が充分ではないため、いまだ実用化には至っていない。 The above-described semiconductor memory device of the conventional multi-level storage such, since reliability in addition to a longer write time than that of the binary is not sufficient, have yet to yet practical. 本発明はこのような事情を考慮して成されたもので、その目的とするところは、書き込み時間が短縮され、さらには信頼性の向上が可能となる多値記憶の半導体記憶装置と、こうした半導体記憶装置を具備した記憶システムを提供することにある。 The present invention has been made in consideration of such circumstances, it is an object reduces the writing time, more and semiconductor memory device of multi-level storage that is possible to improve the reliability, such It is to provide a storage system provided with the semiconductor memory device.

【0021】 [0021]

【課題を解決するための手段】上記課題を解決するために本発明は、次のような構成を採用している。 The present invention in order to solve the above problems SUMMARY OF THE INVENTION adopts the following configuration. (1)“1”状態は第1のしきい値レベルを有し、 (1) "1" state has a first threshold level,
“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、メモリセルが“1”状態,“2”状態,…,“m−1”状態,“m”状態(m "2" state has a second threshold level, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is 3 or more in a natural number) is a semiconductor memory device having a memory cell for storing n-value that has a threshold level of the i, the memory cell is "1" state, "2" state, ..., "m-1" state, "m" state (m
は2以上の自然数)のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1” When the holding any of two or more natural number), based on the data write data and a memory cell input from the outside of the memory cell holds, the memory cell "1"
状態,“2”状態,…,“k−1”状態,“k”状態(kはmより大きい自然数)のいずれかにすることを特徴とする。 State, "2" state, ..., "k-1" states, "k" state (k is greater than m natural number), characterized in that in any one of.

【0022】(2)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0022] (2) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、前記メモリセルに所定時間バイアスが供給された毎に、所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) such as have a threshold level of the i n a memory cell storing values, said writing means for shifting the threshold of the memory cell between the memory cell by supplying a bias desired threshold level, every time a predetermined time bias to the memory cell is supplied , the verification that detects whether or not the threshold voltage of the memory cell is shifted, and repeats the bias supply to the memory cell by the write means to the threshold is shifted between a desired threshold level and means, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions,
メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて、前記メモリセルを“1”状態,“2”状態, If the memory cell is a threshold level of "1" state, based on the write data inputted from the outside of the memory cell, the memory cell "1" state, "2" state,
…,“m−1”状態,“m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、メモリセルが“1”状態,“2”状態,…, ..., "m-1" state, "m" state (m is a natural number of 2 or more) and the first write mode to one threshold level of the memory cell is "1" state, "2" state , ...,
“m−1”状態,“m”状態のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“k− "M-1" state, when any of these threshold levels of "m" state, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory cell " 1 "state," 2 "state, ...," k-
1”状態,“k”状態(kはmより大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有し、前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1 、前記第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp2 としたとき、 1 "state," k "state (k is greater than m natural number) and a second write mode for any of the threshold level of the increment of the bias value in said first writing mode DerutaVpp1, when the increased width of the bias value in the second write mode DerutaVpp2,
ΔVpp1 <ΔVpp2 の関係を満足することを特徴とする。 ΔVpp1 <and satisfies the relationship of ΔVpp2.

【0023】(3)(1)、(2)において、“1”状態が消去状態であり、“2”状態,“3”状態,…, [0023] (3) (1), (2), the "1" state is erased state, "2" state, "3" state, ...,
“m−1”状態,“m”状態のしきい値分布幅が“m+ "M-1" state, the threshold voltage distribution width of "m" state "m +
1”状態,“m+2”状態,…,“k−1”状態, 1 "state," m + 2 "state, ...," k-1 "state,
“k”状態のしきい値分布幅よりも狭いことを特徴とする。 And wherein "k" is narrower than the threshold voltage distribution width of state.

【0024】(4)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0024] (4) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、メモリセルが“1”状態,“2”状態,…,“2 m-1 −1”状態, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n in the semiconductor memory device having a memory cell for storing a value, the memory cell is "1" state, "2" state, ..., "2 m-1 -1" state,
“2 m-1 ”状態(mはn=2 mを満たす自然数)のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…, (M is a natural number satisfying n = 2 m) "2 m -1" state when the hold any of, based on the data write data and a memory cell input from the outside of the memory cell holds the memory cell the "1" state, "2" state, ...,
“2 m −1”状態,“2 m ”状態のいずれかにすることを特徴とする。 "2 m -1" state, characterized in that in any one of "2 m" state.

【0025】(5)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0025] (5) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、前記メモリセルに所定時間バイアスが供給された毎に、所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n a memory cell storing values, said writing means for shifting the threshold of the memory cell between the memory cell by supplying a bias desired threshold level, every time a predetermined time bias to the memory cell is supplied , the verification that detects whether or not the threshold voltage of the memory cell is shifted, and repeats the bias supply to the memory cell by the write means to the threshold is shifted between a desired threshold level and means, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions,
メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて、前記メモリセルを“1”状態又は“2”状態のいずれかのしきい値レベルにする第1の書き込みモードと、メモリセルが“1”状態,“2”状態,…,“2 If the memory cell is a threshold level of "1" state, based on the write data inputted from the outside of the memory cell, one of the threshold of the memory cell "1" state or "2" state a first write mode level, the memory cell is "1" state, "2" state, ..., "2
m-1 −1”状態,“2 m-1 ”状態(mはn=2 mを満たす自然数)のいずれかのしきい値レベルである場合に、 m-1 -1 "state," 2 m-1 "state (m is a natural number satisfying n = 2 m) in the case of any of the threshold levels,
メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“2 m −1”状態,“2 Based on the threshold level of the write data and the memory cell input from the outside of the memory cell, the memory cell "1" state, "2" state, ..., "2 m -1" state, "2
m ”状態のいずれかのしきい値レベルにする第mの書き込みモードとを有し、前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1 、前記第mの書き込みモードにおける前記バイアス値の増加幅をΔVppm and a second m write mode to one of the threshold levels of the m "state, the first increase width of the bias value in the writing mode DerutaVpp1, the bias value in the writing mode of the first m ΔVppm an increase in width
としたとき、ΔVpp1 <ΔVppm の関係を満足することを特徴とする。 When a, and satisfies a relationship ΔVpp1 <ΔVppm.

【0026】(6)(5)において、“2”状態のしきい値分布幅が“2 m-1 +1”状態,“2 m-1 +2”状態,…,“2 m −1”状態,“2 m ”状態のしきい値分布幅よりも狭いことを特徴とする。 [0026] (6) In (5), "2" threshold distribution width of the status "2 m-1 +1" state, "2 m-1 +2" state, ..., "2 m -1" state, wherein the "2 m" narrower than the threshold distribution width state. (7)(4)、(5)において、“1”状態が消去状態であり、“2”状態,“3”状態,…,“2 m-1 −1” (7) (4), (5), "1" state is erased state, "2" state "3" state, ..., "2 m-1 -1"
状態,“2 m-1 ”状態のしきい値分布幅が“2 m-1 State, "2 m-1" threshold distribution width of state "2 m-1 +
1”状態,“2 m-1 +2”状態,…,“2 m −1”状態,“2 m ”状態のしきい値分布幅よりも狭いことを特徴とする。 1 "state," 2 m-1 +2 "state, ...," 2 m -1 "state," and wherein the narrower than a threshold distribution width of 2 m "state.

【0027】(8)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0027] (8) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、メモリセルが“1”状態又は“2”状態を保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,“3”状態又は“4”状態にすることを特徴とする。 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n in the semiconductor memory device having a memory cell for storing a value, based on the case of holding the memory cell is "1" state or "2" state, the data write data and a memory cell input from the outside of the memory cell holds Te, wherein the memory cell "1" state, "2" state, characterized in that the "3" state or "4" state.

【0028】(9)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0028] (9) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、前記メモリセルに所定時間バイアスが供給された毎に、所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) such as have a threshold level of the i n a memory cell storing values, said writing means for shifting the threshold of the memory cell between the memory cell by supplying a bias desired threshold level, every time a predetermined time bias to the memory cell is supplied , the verification that detects whether or not the threshold voltage of the memory cell is shifted, and repeats the bias supply to the memory cell by the write means to the threshold is shifted between a desired threshold level and means, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions,
メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて、前記メモリセルを“1”状態又は“2”状態のいずれかのしきい値レベルにする第1の書き込みモードと、メモリセルが“1”状態又は“2”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,“3” If the memory cell is a threshold level of "1" state, based on the write data inputted from the outside of the memory cell, one of the threshold of the memory cell "1" state or "2" state a first write mode level, if the memory cell is a threshold level of "1" state or "2" state, the threshold level of the write data and the memory cell input from the outside of the memory cell based on the memory cell "1" state, "2" state "3"
状態又は“4”状態のいずれかのしきい値レベルにする第2の書き込みモードとを有し、前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1 、前記第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp2 としたとき、ΔVpp1 <ΔVpp2 の関係を満足することを特徴とする。 And a second write mode for any of the threshold level states or "4" state, the increased width of the bias value in said first writing mode DerutaVpp1, in the second write mode when the increase in width of the bias value and DerutaVpp2, and satisfies a relationship ΔVpp1 <ΔVpp2.

【0029】(10)(8)、(9)において、“1”状態が消去状態であり、“2”状態のしきい値分布幅が“3”状態及び“4”状態のしきい値分布幅よりも狭いことを特徴とする。 [0029] (10) (8), (9), "1" state is the erased state, "2" threshold distribution width of the status is "3" state, and "4" threshold voltage distribution of the state characterized in that narrower than the width.

【0030】(11)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0030] (11) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、メモリセルが“1”状態,“2”状態,…,“r−1”状態, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n in the semiconductor memory device having a memory cell for storing a value, the memory cell is "1" state, "2" state, ..., "r-1" state,
“r”状態(rは2以上の自然数)のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…,“s−1”状態,“s”状態(sはrより大きい自然数)のいずれかにし、メモリセルが“1”状態,“2”状態,…,“s "R" when the state (r is two or more natural number) holds one of, based on the data held by the write data and a memory cell input from the outside of the memory cell, the memory cell "1" state, "2" state, ..., "s-1" state, "s" state (s and r greater than a natural number) in any one of the memory cell is "1" state, "2" state, ..., "s
−1”状態,“s”状態のいずれかを保持する場合に、 -1 "state," in case of holding one of s "state,
メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…,“t−1”状態,“t” Based on the data write data and a memory cell input from the outside of the memory cell holds the memory cell "1" state, "2" state, ..., "t-1" state, "t"
状態(tはsより大きい自然数)のいずれかにすることを特徴とする。 State (t is s greater natural number), characterized in that in any one of.

【0031】(12)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0031] (12) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、前記メモリセルに所定時間バイアスが供給された毎に、所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n a memory cell storing values, said writing means for shifting the threshold of the memory cell between the memory cell by supplying a bias desired threshold level, every time a predetermined time bias to the memory cell is supplied , the verification that detects whether or not the threshold voltage of the memory cell is shifted, and repeats the bias supply to the memory cell by the write means to the threshold is shifted between a desired threshold level and means, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions,
メモリセルが“1”状態,“2”状態,…,“r−1” The memory cell is "1" state, "2" state, ..., "r-1"
状態,“r”状態(rは2以上の自然数)のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態, State and the "r" state (r is a natural number of 2 or more) is any threshold level, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory the cell "1" state, "2" state,
…,“s−1”状態,“s”状態(sはrより大きい自然数)のいずれかのしきい値レベルにする第j(jは2 ..., "s-1" state, "s" state (s and r is greater than a natural number) the j (j is any threshold level of 2
以上の自然数)の書き込みモードと、メモリセルが“1”状態,“2”状態,…,“s−1”状態,“s” Or more of the writing mode of a natural number), the memory cell is "1" state, "2" state, ..., "s-1" state, "s"
状態のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“t−1”状態,“t”状態(t If it is any threshold level states, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory cell "1" state, "2" state, ... , "t-1" state, "t" state (t
はsより大きい自然数)のいずれかのしきい値レベルにする第j+1の書き込みモードとを有し、前記第jの書き込みモードにおける前記バイアス値の増加幅をΔVpp And a second j + 1 of the write mode to one of the threshold levels of s greater than a natural number) may, .DELTA.VPP the increment of the bias value in the writing mode of the first j
j 、前記第j +1の書き込みモードにおける前記バイアス値の増加幅をΔVpp(j+1) としたとき、ΔVppj <Δ j, when the increment of the bias value in the writing mode of the first j +1 was ΔVpp (j + 1), ΔVppj <Δ
Vpp(j+1) の関係を満足することを特徴とする。 And satisfies the relation of Vpp (j + 1).

【0032】(13)(11)、(12)において、“r+ [0032] In (13) (11), (12), "r +
1”状態,“r+2”状態,…,“s−1”状態, 1 "state," r + 2 "state, ...," s-1 "state,
“s”状態のしきい値分布幅が“s+1”状態,“s+ "S" threshold distribution width of the state "s + 1" state, "s +
2”状態,…,“t−1”状態,“t”状態のしきい値分布幅よりも狭いことを特徴とする。 (14)(11)〜(13)において、“1”状態が消去状態であり、“2”状態,“3”状態,…,“r−1”状態,“r”状態のしきい値分布幅が“r+1”状態, 2 "state, ...," t-1 "state," t ", characterized in that narrower than a threshold distribution width of the state. (14) (11) to (13)," 1 "state is erased is a state, "2" state, "3" state, ..., "r-1" state, "r" threshold distribution width of the state is "r + 1" state,
“r+2”状態,…,“s−1”状態,“s”状態のしきい値分布幅よりも狭いことを特徴とする。 "R + 2" state, ..., and wherein the "s-1" state, "s" is narrower than the threshold voltage distribution width of state.

【0033】(15)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0033] (15) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、メモリセルが“1”状態,“2”状態,…,“2 k-1 −1”状態, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n in the semiconductor memory device having a memory cell for storing a value, the memory cell is "1" state, "2" state, ..., "2 k-1 -1" state,
“2 k-1 ”状態(kは2以上の自然数)のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…,“2 k When to carry either a "2 k-1" states (k is a natural number of 2 or more), based on the data write data and a memory cell input from the outside of the memory cell holds, the memory cell "1 "state," 2 "state, ...," 2 k -
1”状態,“2 k ”状態のいずれかにし、メモリセルが“1”状態,“2”状態,…,“2 k −1”状態,“2 1 "state," 2 k "and in one of the states, the memory cell is" 1 "state," 2 "state, ...," 2 k -1 "state," 2
k ”状態のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態, k "in the case of holding the one of the states, based on the data write data and a memory cell input from the outside of the memory cell holds, the memory cell" 1 "state,
“2”状態,…,“2 k+1 −1”状態,“2 k+1 ”状態のいずれかにすることを特徴とする。 "2" state, ..., "2 k + 1 -1" state, characterized in that in any one of "2 k + 1" state.

【0034】(16)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0034] (16) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、前記メモリセルに所定時間バイアスが供給された毎に、所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n a memory cell storing values, said writing means for shifting the threshold of the memory cell between the memory cell by supplying a bias desired threshold level, every time a predetermined time bias to the memory cell is supplied , the verification that detects whether or not the threshold voltage of the memory cell is shifted, and repeats the bias supply to the memory cell by the write means to the threshold is shifted between a desired threshold level and means, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions,
メモリセルが“1”状態,“2”状態,…,“2 k-1 The memory cell is "1" state, "2" state, ..., "2 k-1 -
1”状態,“2 k-1 ”状態(kは2以上の自然数)のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態, 1 "state," when (the k 2 or greater natural number) 2 k-1 "state is any threshold level, the threshold level of the write data and the memory cell input from the outside of the memory cell based on, the memory cell "1" state,
“2”状態,…,“2 k −1”状態,“2 k ”状態のいずれかのしきい値レベルにする第kの書き込みモードと、メモリセルが“1”状態,“2”状態,…,“2 k "2" state, ..., "2 k -1" state, "2 k" and the k write mode to one of the threshold level states, the memory cell is "1" state, "2" state, ..., "2 k
−1”状態,“2 k ”状態のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“2 k+1 -1 "state," "when any of these threshold level states, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory cell" 2 k 1 "state," 2 "state, ...," 2 k + 1 -
1”状態,“2 k+1 ”状態のいずれかのしきい値レベルにする第k+1の書き込みモードとを有し、前記第kの書き込みモードにおける前記バイアス値の増加幅をΔV 1 "state," 2 k + 1 "and a (k + 1) th write mode to one of the threshold level states, the increase in width of the bias value in the writing mode of the first k [Delta] V
ppk 、前記第k+1の書き込みモードにおける前記バイアス値の増加幅をΔVpp(k+1) としたとき、ΔVppk < ppk, when the increment of the bias value in the (k + 1) th write mode was ΔVpp (k + 1), ΔVppk <
ΔVpp(k+1) の関係を満足することを特徴とする。 And satisfies the relation ΔVpp (k + 1).

【0035】(17)(15)(16)において、“2 k-1 [0035] In (17) (15) (16 ), "2 k-1 +
1”状態,“2 k-1 +2”状態,…,“2 k −1”状態,“2 k ”状態のしきい値分布幅が“2 k +1”状態,“2 k +2”状態,…,“2 k+1 −1”状態,“2 1 "state," 2 k-1 +2 "state, ...," 2 k -1 "state," 2 k "state threshold distribution width is" 2 k +1 "state," 2 k +2 "state, ... , "2 k + 1 -1" state, "2
k+1 ”状態のしきい値分布幅よりも狭いことを特徴とする。 (18)(15)〜(17)において、“1”状態が消去状態であり、“2”状態,“3”状態,…,“2 k-1 −1” k + 1 ", wherein the narrower than a threshold distribution width of the state. (18) (15) to (17)," 1 "state is erased state," 2 "state" 3 " state, ..., "2 k-1 -1"
状態,“2 k-1 ”状態のしきい値分布幅が“2 k-1 State, "2 k-1" threshold distribution width of state "2 k-1 +
1”状態,“2 k-1 +2”状態,…,“2 k −1”状態,“2 k ”状態のしきい値分布幅よりも狭いことを特徴とする。 1 "state," 2 k-1 +2 "state, ...," 2 k -1 "state," and wherein the narrower than a threshold distribution width of 2 k "state.

【0036】(19)(15)〜(18)において、“1”状態が消去状態であり、“2”状態のしきい値分布幅が“3”状態,“4”状態,…,“2 k-1 −1”状態, [0036] (19) (15) to (18), "1" state is erased state, "2" threshold distribution width of the status is "3" state, "4" state, ..., "2 k-1 -1 "state,
“2 k-1 ”状態のしきい値分布幅よりも狭いことを特徴とする。 Wherein the "2 k-1" is narrower than the threshold voltage distribution width of state.

【0037】(20)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0037] (20) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、第k−1(kは2以上の自然数) "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) such as have a threshold level of the i n in the semiconductor memory device having a memory cell for storing a value, the memory cell upon the first write operation, the first logic level is input "1" state, and when the second logic level is input "2" ready, the k-1 (k is a natural number of 2 or more)
の書き込み動作の結果“A”状態であるメモリセルは第kの書き込み動作に際し、第2k−1の論理レベルが入力すると“A”状態になり、第2kの論理レベルが入力すると“A+2 k-1 ”状態になることを特徴とする。 Upon the result "A" memory cell is the state of the write operation the write operation of the k, the first 2k-1 logic level is input becomes "A" state, the logic level of the 2k inputs "A + 2 k- characterized by comprising a 1 "state.

【0038】(21)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0038] (21) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、前記メモリセルに所定時間バイアスが供給された毎に、所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) such as have a threshold level of the i n a memory cell storing values, said writing means for shifting the threshold of the memory cell between the memory cell by supplying a bias desired threshold level, every time a predetermined time bias to the memory cell is supplied , the verification that detects whether or not the threshold voltage of the memory cell is shifted, and repeats the bias supply to the memory cell by the write means to the threshold is shifted between a desired threshold level and means, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions,
第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、第k−1(kは2以上の自然数)の書き込み動作の結果“A”状態であるメモリセルは第kの書き込み動作に際し、第2k−1の論理レベルが入力すると“A”状態になり、第2kの論理レベルが入力すると“A+2 k-1 ”状態になり、前記第1 Memory cells upon the first write operation, the first logic level is input becomes "1" state, the second logic level is input to "2" state, the k-1 (k is 2 or more upon the memory cell programming operation of the first k is the result "a" state of the write operation of a natural number), becomes "a" state when the 2k-1 logic level is input, the logic level of the 2k inputs "a + 2 It becomes a k-1 "state, the first
の書き込み動作を行なう第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1 、前記第kの書き込み動作を行なう第kの書き込みモードにおける前記バイアス値の増加幅をΔVppk としたとき、ΔVpp1 <ΔV Of DerutaVpp1 the increment of the bias value in the first write mode for performing the write operation, when the ΔVppk the increment of the bias value in the writing mode of the k for performing the write operation of the first k, ΔVpp1 <ΔV
ppk の関係を満足することを特徴とする。 Characterized in that it satisfies the relationship of ppk.

【0039】(22)(20)、(21)において、“1”状態が消去状態であり、“2”状態のしきい値分布幅が“A+2 k-1 ”状態のしきい値分布幅よりも狭いことを特徴とする。 [0039] In (22) (20), (21), "1" state is the erased state, "2" threshold distribution width of the status from "A + 2 k-1" state threshold distribution width characterized in that also small. (23)(20)、(21)において、“A”状態のしきい値分布幅が“A+2 k-1 ”状態のしきい値分布幅よりも狭いことを特徴とする。 (23) (20), characterized in that the threshold distribution width of "A" state is narrower than the threshold voltage distribution width of "A + 2 k-1" state (21).

【0040】(24)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0040] (24) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、第1の書き込み動作の結果“1” "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n in the semiconductor memory device having a memory cell for storing a value, the memory cell upon the first write operation, the first logic level is input "1" state, and when the second logic level is input "2" become a state, the result of the first write operation "1"
状態であるメモリセルは第2の書き込み動作に際し、第3の論理レベルが入力すると“1”状態になり、第4の論理レベルが入力すると“3”状態になり、第1の書き込み動作の結果“2”状態であるメモリセルは第2の書き込み動作に際し、第3の論理レベルが入力すると“2”状態になり、第4の論理レベルが入力すると“4”状態になることを特徴とする。 Upon the memory cell is the state the second write operation, when the third logic level input "1" state, and the fourth logic level inputs "3" state, and the result of the first write operation upon "2" state memory cell is a second write operation, when the third logic level is input to "2" state, characterized by comprising a fourth logic level inputs and "4" the state of .

【0041】(25)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0041] (25) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、前記メモリセルに所定時間バイアスが供給された毎に、所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n a memory cell storing values, said writing means for shifting the threshold of the memory cell between the memory cell by supplying a bias desired threshold level, every time a predetermined time bias to the memory cell is supplied , the verification that detects whether or not the threshold voltage of the memory cell is shifted, and repeats the bias supply to the memory cell by the write means to the threshold is shifted between a desired threshold level and means, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions,
第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、第1の書き込み動作の結果“1”状態であるメモリセルは第2の書き込み動作に際し、第3の論理レベルが入力すると“1”状態になり、第4の論理レベルが入力すると“3”状態になり、 Memory cells upon the first write operation, the first logic level is input "1" state, and when the second logic level is input "2" state, and the result of the first write operation "1" upon the memory cell is the state the second write operation, when the third logic level is input becomes "1" state, the fourth logic level inputs "3" state, and
第1の書き込み動作の結果“2”状態であるメモリセルは第2の書き込み動作に際し、第3の論理レベルが入力すると“2”状態になり、第4の論理レベルが入力すると“4”状態になり、前記第1の書き込み動作を行なう第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1、前記第2の書き込み動作を行なう第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp Upon the memory cell is the result "2" state of the first write operation and the second write operation, when the third logic level is input to "2" state, the fourth logic level input "4" state to become, .DELTA.VPP the first to increment the bias value in the first write mode for performing the write operation DerutaVpp1, said increased width of the bias value in the second write mode for the second write operation
2 としたとき、ΔVpp1 <ΔVpp2 の関係を満足することを特徴とする。 When 2, characterized by satisfying the relation of ΔVpp1 <ΔVpp2.

【0042】(26)(24)、(25)において、“1”状態が消去状態であり、“2”状態のしきい値分布幅が“3”状態及び“4”状態のしきい値分布幅よりも狭いことを特徴とする。 [0042] (26) (24), (25), the "1" state is the erased state, "2" threshold distribution width of the status is "3" state, and "4" threshold voltage distribution of the state characterized in that narrower than the width. (27)(24)〜(26)において、前記第3のしきい値レベルが第2のしきい値レベルより大きいことを特徴とする。 In (27) (24) to (26), wherein the third threshold level is greater than the second threshold level. (28)(27)において、“3”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が、“2”状態のしきい値分布と“3”状態のしきい値分布の間の電圧差と等しいことを特徴とする。 (28) (27), the voltage difference between the "3" threshold voltage distribution of the state "4" threshold distribution of state "2" of teeth of threshold distributions and "3" state of the state characterized in that equal to the voltage difference between the threshold distributions. (29)(27)において、“3”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が、“2”状態のしきい値分布と“3”状態のしきい値分布の間の電圧差より大きいことを特徴とする。 (29) (27), the voltage difference between the "3" threshold voltage distribution of the state "4" threshold distribution of state "2" of teeth of threshold distributions and "3" state of the state It is greater than the voltage difference between the threshold distributions. (30)(24)〜(26)において、前記第3のしきい値レベルが第2のしきい値レベルより小さいことを特徴とする。 In (30) (24) to (26), wherein the third threshold level is less than the second threshold level.

【0043】(31)(30)において、“2”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が、 [0043] (31) In (30), the voltage difference between the threshold distributions of "2" threshold voltage distribution of the state "4" state,
“3”状態のしきい値分布と“2”状態のしきい値分布の間の電圧差と等しいことを特徴とする。 "3", wherein the equal to the voltage difference between the threshold distributions of state "2" threshold distribution state. (32)(30)において、“2”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が、“3”状態のしきい値分布と“2”状態のしきい値分布の間の電圧差より大きいことを特徴とする。 (32) In (30), "2" the voltage difference between the threshold distributions and "4" threshold voltage distribution of the state of the state, "3" threshold voltage distribution of the state "2" dentition It is greater than the voltage difference between the threshold distributions. (33)“1”状態は第1のしきい値レベルを有し、 (33) "1" state has a first threshold level,
“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、第1の書き込み動作の結果“1”状態であるメモリセルは、第2の書き込み動作に際し、第3の論理レベルが入力すると、メモリセルに保持する“1”データと第3の論理レベルに基づいて“1”状態になり、第4の論理レベルが入力すると、メモリセルに保持する“1”データと第4の論理レベルに基づいて“3”状態になり、第1の書き "2" state has a second threshold level, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is 4 or more in a natural number) is a semiconductor memory device having a memory cell for storing n-value that has a threshold level of the i, memory cells upon the first write operation, the first logic level is input "1 "ready, when the second logic level input" "ready, the results of the first write operation" second memory cell 1 "state, when the second write operation, the third logic level If you enter, holds the memory cell data "1" and on the basis of the third logic level "1" state, and the fourth logic level is input and held in the memory cell data "1" and the fourth becomes "3" state based on a logical level, write first み動作の結果“2”状態であるメモリセルは、第2の書き込み動作に際し、第3の論理レベルが入力すると、メモリセルに保持する“2”データと第3の論理レベルに基づいて“2”状態になり、第4の論理レベルが入力すると、メモリセルに保持する“2”データと第4の論理レベルに基づいて“4”状態になることを特徴とする。 Memory cell is the result "2" state of observed behavior, upon the second write operation, when the third logic level is input and held in the memory cell data "2" and based on a third logic level "2 "ready, the fourth logic level is input and held in the memory cell data" 2 "and based on the fourth logic level" characterized by comprising a 4 "state.

【0044】(34)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0044] (34) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路とを備えた半導体記憶装置において、第1 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n in the semiconductor memory device including a memory cell for storing a value, and a data circuit for holding a write data of the memory cell, first
の書き込み動作に際しメモリセルは、データ回路に保持する第1の書き込みデータに応じて、書き込みデータが第1の論理レベルの場合には“1”状態になり、書き込みデータが第2の論理レベルの場合には“2”状態になり、次いで、前記データ回路がメモリセルの外部から入力する第2の書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、メモリセルが“1”状態でありかつ第2の書き込みデータが第3の論理レベルであると前記データ回路が保持する場合、前記メモリセルは“1”状態になり、メモリセルが“1”状態でありかつ第2の書き込みデータが第4の論理レベルであると前記データ回路が保持する場合、前記メモリセルは“3”状態になり、メモリセルが“2”状態でありかつ第2の書き込みデ Of the memory cell upon write operation, in response to the first write data held in the data circuit, becomes "1" state when the write data is a first logic level, the write data is a second logic level case becomes "2" state, then the second write data and the data circuit is inputted from the outside of the memory cell, after holding the data read from the memory cell, the memory cell is "1" If the status is and and the second write data is the data circuit and the third logic level is held, the memory cell becomes "1" state, the memory cell is "1" the state and the second If the write data is the data circuit and the fourth logic level held, the memory cell becomes "3" state, a memory cell is "2" state and the second write de タが第3の論理レベルであると前記データ回路が保持する場合、前記メモリセルは“2”状態になり、メモリセルが“2”状態でありかつ第2の書き込みデータが第4の論理レベルであると前記データ回路が保持する場合、前記メモリセルは“4”状態になることを特徴とする。 If the data is the data circuit and the third logic level is held, the memory cell becomes "2" state is a state the memory cell is "2" and the second write data is the fourth logic level If you are a holding said data circuit is at said memory cell is characterized by comprising a "4" state.

【0045】(35)(24)〜(34)において、第1の論理レベルと第3の論理レベルが等しく、第2の論理レベルと第4の論理レベルが等しいことを特徴とする。 [0045] In (35) (24) to (34), a first logic level and the third logic level is equal to a second logic level and fourth logic level is equal to or equal. (36)“1”状態は第1のしきい値レベルを有し、 (36) "1" state has a first threshold level,
“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路とを備えた半導体記憶装置において、メモリセルが“1”状態,“2”状態,…,“m−1”状態,“m” "2" state has a second threshold level, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is 3 or more in a natural number) is a semiconductor memory device having a memory cell for storing n-value that has a threshold level of the i, and a data circuit for holding a write data of the memory cell, the memory cell is "1" state, "2" state, ..., "m-1" state, "m"
状態(mは2以上の自然数)を保持する場合に、データ回路がメモリセルの外部から入力する書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態,“2”状態,…,“k−1”状態,“k”状態(kはmより大きい自然数)にすることを特徴とする。 If the hold state (m is a natural number of 2 or more), and the write data the data circuit is inputted from the outside of the memory cell, after holding the data read from the memory cell and held in the data circuit data based on the memory cell "1" state, "2" state, ..., "k-1" states, "k" state (k is greater than m natural number), characterized in that the.

【0046】(37)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0046] (37) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路と、前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、前記メモリセルに所定時間バイアスが供給された毎に、所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) such as have a threshold level of the i n a memory cell for storing a value, and a data circuit for holding a write data of the memory cell, and writing means for shifting the threshold of the memory cell between the desired threshold levels to provide bias to the memory cell , each time a predetermined time bias is supplied to the memory cell, the desired to detect whether or not the threshold voltage of the memory cell is shifted between a threshold level, said write means to the threshold value is shifted wherein a verification means for repeating a bias supply to the memory cell, when repeating the bias supply to the memory cell by the writing means, the bias value according to the number of repetitions stage by 的に増加する半導体記憶装置において、メモリセルが“1”状態のしきい値レベルである場合に、データ回路がメモリセルの外部から入力する書き込みデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態,“2”状態,…,“m−1”状態,“m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、メモリセルが“1”状態,“2”状態, In the semiconductor memory device incrementally, when the memory cell is a threshold level of "1" state, the data data circuit after holding the write data input from outside the memory cell, which is held in the data circuit based on the memory cell "1" state, "2" state, ..., "m-1" state, first to one of the threshold level of "m" state (m is a natural number of 2 or more) a first write mode, the memory cell is "1" state, "2" state,
…,“m−1”状態,“m”状態のいずれかのしきい値レベルである場合に、データ回路がメモリセルの外部から入力する書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態, ..., "m-1" state, when any of these threshold levels of "m" state, and the write data the data circuit is inputted from the outside of the memory cell, the data read out from said memory cell after holding, the based on the data held in the data circuit, wherein the memory cell "1" state,
“2”状態,…,“k−1”状態,“k”状態(kはm "2" state, ..., "k-1" state, "k" state (k is m
より大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有し、前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1 、前記第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp2 としたとき、ΔVpp1 <ΔVpp2 の関係を満足することを特徴とする。 Greater and a second write mode for any of the threshold level of a natural number), the first increase width of the bias value in the writing mode DerutaVpp1, the bias value in the second write mode when the width of the increase was DerutaVpp2, and satisfies a relationship ΔVpp1 <ΔVpp2.

【0047】(38)(36)、(37)において、“1”状態が消去状態であり、“2”状態,“3”状態,…, [0047] (38) (36), in (37), the "1" state is an erase state, "2" state, "3" state, ...,
“m−1”状態,“m”状態のしきい値分布幅が“m+ "M-1" state, the threshold voltage distribution width of "m" state "m +
1”状態,“m+2”状態,…,“k−1”状態, 1 "state," m + 2 "state, ...," k-1 "state,
“k”状態のしきい値分布幅よりも狭いことを特徴とする。 And wherein "k" is narrower than the threshold voltage distribution width of state.

【0048】(39)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0048] (39) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路とを備えた半導体記憶装置において、メモリセルが“1”状態又は“2”状態を保持する場合に、 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n a memory cell for storing a value, in a semiconductor memory device and a data circuit for holding a write data of the memory cell, in case of holding the memory cell is "1" state or "2" state,
データ回路がメモリセルの外部から入力する書き込みデータ、及び前記メモリセルから読み出されたデータを保持した後に、前記データ回路に保持したデータを基に、 Write data the data circuit is inputted from the outside of the memory cell, and after holding the data read from the memory cell, based on the data held in the data circuit,
前記メモリセルを“1”状態,“2”状態,“3”状態又は“4”状態にすることを特徴とする。 Wherein the memory cell "1" state, "2" state, characterized in that the "3" state or "4" state.

【0049】(40)“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0049] (40) "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路と、前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、前記メモリセルに所定時間バイアスが供給された毎に、所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段 "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n a memory cell for storing a value, and a data circuit for holding a write data of the memory cell, and writing means for shifting the threshold of the memory cell between the desired threshold levels to provide bias to the memory cell , each time a predetermined time bias is supplied to the memory cell, the desired to detect whether or not the threshold voltage of the memory cell is shifted between a threshold level, said write means to the threshold value is shifted wherein a verification means for repeating a bias supply to the memory cell, when repeating the bias supply to the memory cell by the writing means, the bias value according to the number of repetitions stage by 的に増加する半導体記憶装置において、メモリセルが“1”状態のしきい値レベルである場合に、データ回路がメモリセルの外部から入力する書き込みデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態又は“2” In the semiconductor memory device incrementally, when the memory cell is a threshold level of "1" state, the data data circuit after holding the write data input from outside the memory cell, which is held in the data circuit based on, the memory cell "1" state or "2"
状態のいずれかのしきい値レベルにする第1の書き込みモードと、メモリセルが“1”状態又は“2”状態のいずれかのしきい値レベルである場合に、データ回路がメモリセルの外部から入力する書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態,“2”状態,“3”状態又は“4”状態のいずれかのしきい値レベルにする第2の書き込みモードとを有し、前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1 、前記第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp2 としたとき、ΔVpp1 <ΔVpp2 の関係を満足することを特徴とする。 A first write mode for any of the threshold level of the state, if the memory cell is one of a threshold level of "1" state or "2" state, the data circuit is a memory cell external and write data input from, after holding the data read from said memory cell, said based on the data held in the data circuit, wherein the memory cell "1" state, "2" state "3" state or "4" and a second write mode for any of the threshold level states, the first increase width of the bias value in the writing mode DerutaVpp1, the in the second write mode bias when the increment value and DerutaVpp2, and satisfies a relationship ΔVpp1 <ΔVpp2.

【0050】(41)(39)、(40)において、“1”状態が消去状態であり、“2”状態のしきい値分布幅が“3”状態及び“4”状態のしきい値分布幅よりも狭いことを特徴とする。 [0050] (41) (39), (40), the "1" state is the erased state, "2" threshold distribution width of the status is "3" state, and "4" threshold voltage distribution of the state characterized in that narrower than the width. (42)(1)〜(41)において、メモリセルは、ワード線を共有してメモリセルアレイを構成することを特徴とする。 In (42) (1) to (41), the memory cell is characterized by constituting the memory cell array sharing the word lines.

【0051】(43)複数ビットのデータの記憶が可能なメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路とを備えた半導体記憶装置において、前記複数ビットのデータのうち先にメモリセルに書き込まれるものを上位ビットのデータ、後にメモリセルに書き込まれるものを下位ビットのデータとしたとき、データ回路にメモリセルの外部から第1の書き込みデータが入力されて一時的に記憶された後前記上位ビットのデータの書き込み動作が行なわれ、前記上位ビットのデータの書き込み動作の終了後に、前記データ回路にメモリセルの外部から第2の書き込みデータが入力されて一時的に記憶された後前記下位ビットのデータの書き込み動作が行なわれることを特徴とする。 [0051] (43) and a memory cell capable of storing data of a plurality of bits, in a semiconductor memory device and a data circuit for holding a write data of the memory cell, a memory cell among the destination of the data of said plurality of bits the upper bits of the data that is written later when what is written into the memory cell and the lower-bit data, after the first write data from outside the memory cell is temporarily stored is input to the data circuit the write operation of the high-order bit of the data is performed, after completion of the write operation of the data of the upper bits, after said second write data from outside the memory cell is temporarily stored is input to the data circuit wherein the write operation of the data of the lower bits is performed.

【0052】(44)(43)において、前記下位ビットのデータの書き込み動作は、前記データ回路がメモリセルの外部から入力された第2の書き込みデータ及び、前記メモリセルから読み出された前記上位ビットのデータを保持した後に行なわれることを特徴とする。 [0052] (44) In (43), the write operation of the lower-bit data, the second write data and the data circuit is input from the outside of the memory cell, the upper read out from the memory cell characterized in that it is carried out after holding the bit of data.

【0053】(45)複数ビットのデータの記憶が可能なメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路とを備え、所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、前記複数ビットのデータのうち先にメモリセルに書き込まれるものを上位ビットのデータ、後にメモリセルに書き込まれるものを下位ビットのデータとし、前記ページを形成するメモリセル群のそれぞれに対し前記複数ビットのデータを書き込むに当り、前記上位ビットのデータの書き込みを行なう動作を上位ページの書き込み動作、前記下位ビットのデータの書き込みを行なう動作を下位ページの書き込み動作としたとき、前記ページを形成する各メモリセル群のそれぞれについて、上 [0053] (45) and stored in the memory cells capable of multi-bit data, and a data circuit for holding a write data of the memory cell, a memory cell group consisting of a predetermined plurality of memory cell write unit in the semiconductor memory device which forms the page comprising the plurality of bits among destination what is written in the memory cell of the upper bit data of the data, the low-order bits of the data that is written to the memory cell after, forming the pages hit the for each memory cell group writes data of the plurality of bits, the write operation of the upper page of the operation for writing of upper bit data, the write operation of the lower page operation for writing data of the lower bits when a, for each of the memory cell group to form said pages, on ページの書き込み動作が終了した後下位ページの書き込み動作が開始されることを特徴とする。 Page write operation, characterized in that the write operation of the lower page is started after completion.

【0054】(46)(45)において、前記データ回路にメモリセルの外部から第1の書き込みデータが入力されて一時的に記憶された後前記上位ページの書き込み動作が行なわれ、次いで前記データ回路にメモリセルの外部から第2の書き込みデータが入力されて一時的に記憶された後前記下位ページの書き込み動作が行なわれることを特徴とする。 [0054] (46) In (45), the write operation of the upper page after the first write data from outside the memory cell is temporarily stored is input is performed to the data circuit, and then the data circuit write operation of the lower page after the second write data from outside the memory cell is temporarily stored is inputted, characterized in that the carried out. (47)(45)、(46)において前記データ回路は、複数個のメモリセルからなるメモリセル群に対応して複数個設けられていることを特徴とする。 (47) (45), said data circuit in (46), characterized in that it is provided a plurality corresponding to the memory cell group including a plurality of memory cells.

【0055】(48)複数ビットのデータの記憶が可能なメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路と、前記データ回路に保持された書き込みデータに応じて前記メモリセルへの書き込み動作を行なう書き込み手段と、前記データ回路に保持された書き込みデータが前記メモリセルに書き込まれたか否かを検出して、所望の書き込みが行なわれたことが検出されるまで前記書き込み手段による前記メモリセルへの書き込み動作を繰り返させるベリファイ手段とを備えた半導体記憶装置において、前記複数ビットのデータのうち先にメモリセルに書き込まれるものを上位ビットのデータ、 [0055] (48) the writing of a memory cell capable of storing data of a plurality of bits, to said data circuit for holding a write data in the memory cell, the memory cell in accordance with the write data held in the data circuit writing means for performing the operation, the write data held in the data circuit detects whether written in the memory cell, the memory by the writing means until it is detected that a file is desired write in the semiconductor memory device and a verification means for repeating the write operation to the cell, what is written in the memory cell among the destination of data of the plurality of bits of upper-bit data,
後にメモリセルに書き込まれるものを下位ビットのデータとしたとき、前記上位ビットのデータについて前記書き込み手段によるメモリセルへの書き込み動作を行ない、所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記下位ビットのデータについて前記書き込み手段によるメモリセルへの書き込み動作が行なわれることを特徴とする。 When what is written into the memory cell and the low-order bits of the data after performs a write operation to the memory cell by the write means for data of the upper bits, detected by the verifying means that the desired writing has been performed after, wherein the write operation to the memory cell is performed by the writing means for the data of the lower bits.

【0056】(49)(48)において、前記下位ビットのデータの書き込み動作は、前記上位ビットのデータが書き込まれた後、前記データ回路がメモリセルの外部から入力された書き込みデータ及び、前記メモリセルから読み出された前記上位ビットのデータを保持した後に行なわれることを特徴とする。 [0056] In (49) (48), the write operation of the lower-bit data, after said upper-bit data is written, the data circuit and the write data input from the outside of the memory cell, the memory characterized in that it is carried out after holding the data of the upper bits read from the cell. (50)複数ビットのデータの記憶が可能なメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路と、前記データ回路に保持された書き込みデータに応じて前記メモリセルへの書き込み動作を行なう書き込み手段と、前記データ回路に保持された書き込みデータが前記メモリセルに書き込まれたか否かを検出して、所望の書き込みが行なわれたことが検出されるまで前記書き込み手段による前記メモリセルへの書き込み動作を繰り返させるベリファイ手段とを備え、所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、前記複数ビットのデータのうち先にメモリセルに書き込まれるものを上位ビットのデータ、後にメモリセルに書き込まれるものを下位ビットのデ (50) performing a memory cell capable of storing data of a plurality of bits, a data circuit for holding a write data of the memory cell, a write operation to the memory cell in accordance with the write data held in the data circuit writing means, the write data held in the data circuit detects whether written in the memory cell, to the memory cell by the write means until it is detected that the desired writing has been performed and a verification means for repeating the write operation, the semiconductor memory device the memory cell group to form a page to be written units of a predetermined plurality of memory cells, written in the memory cell among the destination of the data of said plurality of bits upper bits of data to what is, the lower bits what is written in the memory cell after de タとし、前記ページを形成するメモリセル群のそれぞれに対し前記複数ビットのデータを書き込むに当り、前記上位ビットのデータの書き込みを行なう動作を上位ページの書き込み動作、前記下位ビットのデータの書き込みを行なう動作を下位ページの書き込み動作としたとき、前記ページを形成する各メモリセル群のそれぞれについて、前記書き込み手段による上位ページの書き込み動作を行ない、メモリセル群の全てのメモリセルで所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による下位ページの書き込み動作が行なわれることを特徴とする。 And data, per the write data of the plurality of bits for each memory cell group to form said pages, the write operation of the upper page operation for writing data of the upper bits, the write data of the lower bits when the operation for the write operation of the lower page, for each of the memory cell group to form said pages, the write operation is carried out of the upper page according to the write means, the desired write in all the memory cells in the memory cell group after that performed the detected by said verification means, wherein the write operation of the lower page according to the writing means is performed.

【0057】(51)(50)において、前記下位ページの書き込み動作は、前記上位ページの書き込み動作の後、 [0057] In (51) (50), the write operation of the lower page, after the write operation of the upper page,
前記データ回路がメモリセルの外部から入力された書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に行なわれることを特徴とする。 Wherein the data circuit and the write data input from the outside of the memory cell, characterized in that it is carried out after holding the data read from the memory cell. (52)(50)、(51)において、前記データ回路は、複数個のメモリセルからなるメモリセル群に対応して複数個設けられていることを特徴とする。 (52) (50) and (51), said data circuit is characterized in that is provided a plurality corresponding to the memory cell group including a plurality of memory cells.

【0058】(53)所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、前記メモリセルは複数ビットのデータの記憶が可能なn値(nは3以上の自然数)記憶メモリセルであり、第p(pは1以上の自然数)の書き込み動作及び第p+1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1のページに属する第1のメモリセルの前記複数ビットのう [0058] (53) In the semiconductor memory device in which memory cell group consisting of a predetermined plurality of memory cells forms a page as a writing unit, wherein the memory cell is capable of n values ​​stored in the multi-bit data (n is a natural number of 3 or more) a storage memory cell, when the p (p is 1 or more of the multi-bit data to the memory cell due to the write operation and the p + 1 of the write operation of a natural number) write, the first page said plurality of bits of the first memory cells belonging
ちの第1のビットに第1の書き込みデータに基づき第p The p based on the first write data to the first bit Chino
の書き込み動作を行ない、第2のページに属する第2のメモリセルの前記複数ビットのうちの第1のビットに第2の書き込みデータに基づき第pの書き込み動作を行なった後、前記第1のメモリセルの前記複数ビットのうち Of the write operation is carried out, after performing the first p write operation based on the second write data to the first bit of said plurality of bits of the second memory cells belonging to the second page, the first among the plurality of bits of memory cells
の第2のビットに第3の書き込みデータに基づき第p+ The p based on the second bit of the third write data +
1の書き込み動作を行なうことを特徴とする。 And performing a write operation.

【0059】(54)複数ビットのデータの記憶が可能なメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路と、前記データ回路に保持された書き込みデータに応じて前記メモリセルへの書き込み動作を行なう書き込み手段と、前記データ回路に保持された書き込みデータが前記メモリセルに書き込まれたか否かを検出して、所望の書き込みが行なわれたことが検出されるまで前記書き込み手段による前記メモリセルへの書き込み動作を繰り返させるベリファイ手段とを備え、所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、 [0059] (54) the writing of a memory cell capable of storing data of a plurality of bits, to said data circuit for holding a write data in the memory cell, the memory cell in accordance with the write data held in the data circuit writing means for performing the operation, the write data held in the data circuit detects whether written in the memory cell, the memory by the writing means until it is detected that a file is desired write in the semiconductor memory device and a verification means for repeating the write operation to the cell, the memory cell group composed of a predetermined plurality of memory cells forms a page as a writing unit,
第p(pは1以上の自然数)の書き込み動作及び第p+ Write operation of the p (p is a natural number of 1 or more) and the p +
1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1のページに属する第1のメモリセルの前記複数ビットのうちの第1のビットに第1の書き込みデータに基づき第pの書き込み動作を行ない、第2のページに属する第2のメモリセルの前記複数 When by one write operation of the plurality of bits of data writing into the memory cell, the first based on the first write data to the first bit of said plurality of bits of the first memory cells belonging to the first page It performs p write operation, the plurality of second memory cells belonging to the second page
ビットのうちの第1のビットに第2の書き込みデータに基づき第pの書き込み動作を行なった後、前記第1のメモリセルの前記複数ビットのうちの第2のビットに第3 After performing the first p write operation based on the second write data to the first bit of the bit, the third to the second bit of said plurality of bits of said first memory cell
の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする。 And performing the first p + 1 of the write operation based on the write data.

【0060】(55)(53)、(54)において、前記第1のメモリセルの前記複数ビットのうちの第2のビ [0060] (55) (53) and (54), a second bi of said plurality of bits of said first memory cell
ットへの第p+1の書き込み動作に引き続いて、前記第2のメモリセルの前記複数ビットのうちの第2のビット Following the p + 1 of the write operation to Tsu bets, the second bit of the plurality of bits of said second memory cell
に第4の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする。 The first p + 1 of the write operation based on the fourth write data and performs the. (56)(54)において、前記第1のメモリセルの第 In (56) (54), the said first memory cell
1のビットへの第pの書き込み動作の結果、第1のメモリセルの第1のビットに所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による前記第2のメモリセルの第1のビットへの第p The p result of write operation into one bit, after that the desired writing is performed to the first bit of the first memory cell is detected by the verifying means, said second memory by said writing means the p to the first bit of the cell
の書き込み動作が行なわれることを特徴とする。 Wherein the write operation is performed. (57)(54)において、前記第2のメモリセルの第 In (57) (54), first of the second memory cell
1のビットへの第pの書き込み動作の結果、第2のメモリセルの第1のビットに所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による前記第1のメモリセルの第2のビットへの第p The p result of write operation into one bit, after that the desired writing is performed to the first bit of the second memory cell is detected by the verifying means, said first memory by said writing means the p to the second bit of the cell
+1の書き込み動作が行なわれることを特徴とする。 Wherein the +1 of the write operation is performed.

【0061】(58)(53)〜(57)において、前記第p [0061] In (58) (53) - (57), said first p
の書き込み動作が第1の書き込み動作であり、前記第p A write operation the first write operation, the first p
+1の書き込み動作が第2の書き込み動作であることを特徴とする。 Wherein the +1 of the write operation is a second write operation. (59)(58)において、前記メモリセルは、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、n In (59) (58), the memory cell is "1" state has a first threshold level, "2" state has a second threshold level, "3" state the third has a threshold level, "i" state (i is a natural number equal to or less than n, n
は3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するものであり、メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて前記第1の書き込みが行なわれ、前記メモリセルを“1”状態,“2”状態,…,“m−1”状態,“m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、メモリセルが“1”状態,“2”状態, Is a natural number of 3 or more) is for storing the n values ​​as having a threshold level of the i, if the memory cell is a threshold level of "1" state, the input from outside the memory cell on the basis of the write data first write is performed to the memory cell "1" state, "2" state, ..., "m-1" state, "m" state (m is a natural number of 2 or more) a first write mode for any of the threshold level of the memory cell is "1" state, "2" state,
…,“m−1”状態,“m”状態のいずれかのしきい値レベルである場合に前記第2の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“k−1”状態,“k” ..., "m-1" state, "m" wherein when any of these threshold levels of the state the second writing is performed, the threshold value of write data and a memory cell input from the outside of the memory cell based on the level, the memory cell "1" state, "2" state, ..., "k-1" states, "k"
状態(kはmより大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有することを特徴とする。 State (k is greater than m natural number); and a second write mode for any of the threshold level of.

【0062】(60)(53)〜(57)において、前記メモリセルは、“1”状態は第1のしきい値レベルを有し、 [0062] In (60) (53) - (57), the memory cell is "1" state has a first threshold level,
“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するものであり、 "2" state has a second threshold level, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is 4 or more natural number) is for storing the n values ​​as having a threshold level of the i,
メモリセルが“1”状態,“2”状態,…,“r−1” The memory cell is "1" state, "2" state, ..., "r-1"
状態,“r”状態(rは2以上の自然数)のいずれかのしきい値レベルである場合に前記第pの書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“s−1”状態, State, "r" state (r is a natural number of 2 or more) of the first p writing if it is one of the threshold level is performed, the threshold of the write data and a memory cell input from the outside of the memory cell based on the value level, the memory cell "1" state, "2" state, ..., "s-1" state,
“s”状態(sはrより大きい自然数)のいずれかのしきい値レベルにする第j(jは2以上の自然数)の書き込みモードと、メモリセルが“1”状態,“2”状態, "S" state (s and r is greater than a natural number) the j (j is a natural number of 2 or more) write mode and the memory cell is "1" state of which any of the threshold level of "2" state,
…,“s−1”状態,“s”状態のいずれかのしきい値レベルである場合に前記第p+1の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“t−1”状態, ..., "s-1" state, "s" wherein when is any threshold level state the p + 1 of the write is performed, the threshold value of write data and a memory cell input from the outside of the memory cell based on the level, the memory cell "1" state, "2" state, ..., "t-1" state,
“t”状態(tはsより大きい自然数)のいずれかのしきい値レベルにする第j+1の書き込みモードとを有することを特徴とする。 "T" state (t is s larger natural number); and a second j + 1 of the write mode to one of a threshold level.

【0063】(61)所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、前記メモリセルは複数ビットのデータの記憶が可能なn値(nは3以上の自然数)記憶メモリセルであり、第p(pは1以上の自然数)の書き込み動作及び第p+1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1のページに属するメモリセル群の前記複数ビットのうちの [0063] In the semiconductor memory device (61) a memory cell group consisting of a predetermined plurality of memory cells forms a page as a writing unit, wherein the memory cell is capable of n values ​​stored in the multi-bit data (n is a natural number of 3 or more) a storage memory cell, when the p (p is 1 or more of the multi-bit data to the memory cell due to the write operation and the p + 1 of the write operation of a natural number) write, the first page among the plurality of bits of memory cells belonging
第1のビットに第1の書き込みデータに基づき第pの書き込み動作を行ない、第2のページに属するメモリセル群の前記複数ビットのうちの第1のビットに第2の書き込みデータに基づき第pの書き込み動作を行なった後、 The first bit performs a write operation of the first p based on the first write data, first p to a first bit of said plurality of bits of memory cells belonging to the second page based on the second write data after performing the write operation,
前記第1のページに属するメモリセル群の前記複数ビッ Wherein the plurality bits of memory cells belonging to the first page
トのうちの第2のビットに第3の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする。 And performing a third of the p + 1 of the write operation based on the write data to the second bit of the bets.

【0064】(62)複数ビットのデータの記憶が可能なメモリセルと、前記メモリセルの書き込みデータを保持するデータ回路と、前記データ回路に保持された書き込みデータに応じて前記メモリセルへの書き込み動作を行なう書き込み手段と、前記データ回路に保持された書き込みデータが前記メモリセルに書き込まれたか否かを検出して、所望の書き込みが行なわれたことが検出されるまで前記書き込み手段による前記メモリセルへの書き込み動作を繰り返させるベリファイ手段とを備え、所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、 [0064] (62) the writing of a memory cell capable of storing data of a plurality of bits, to said data circuit for holding a write data in the memory cell, the memory cell in accordance with the write data held in the data circuit writing means for performing the operation, the write data held in the data circuit detects whether written in the memory cell, the memory by the writing means until it is detected that a file is desired write in the semiconductor memory device and a verification means for repeating the write operation to the cell, the memory cell group composed of a predetermined plurality of memory cells forms a page as a writing unit,
第p(pは1以上の自然数)の書き込み動作及び第p+ Write operation of the p (p is a natural number of 1 or more) and the p +
1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1のページに属するメモリセルの前記複数ビットのうちの第1のビット群に第1の書き込みデータに基づき第pの書き込み動作を行ない、 When by one write operation of the plurality of bits of data writing into the memory cell, the p-th basis of the first write data to the first bit group of said plurality of bits of memory cells belonging to the first page the write operation is carried out,
第2のページに属するメモリセル群の前記複数ビットの Of the plurality of bits of memory cells belonging to the second page
うちの第1のビットに第2の書き込みデータに基づき第pの書き込み動作を行なった後、前記第1のページに属するメモリセル群の前記複数ビットのうちの第2のビッ After the first bit of the out was performed first p write operation based on the second write data, a second bit of said plurality of bits of memory cells belonging to the first page
に第3の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする。 And wherein the first p + 1 of the write operation based on the third write data to perform the bets.

【0065】(63)(61)、(62)において、前記第1のページに属するメモリセル群の前記複数ビット [0065] (63) (61) and (62), said plurality of bits of memory cells belonging to the first page
のうちの第2のビットへの第p+1の書き込み動作に引き続いて、前記第2のページに属するメモリセル群の前 Following the p + 1 of the write operation to the second bit of the previous memory cell group belonging to the second page
記複数ビットのうちの第2のビットに第4の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする。 Serial and performing first p + 1 of the write operation based on the fourth write data to the second bit of the plurality of bits. (64)(62)において、前記第1のページに属するメモリセル群の第1のビットへの第pの書き込み動作の結果、第1のページを形成するメモリセル群の全てのメモリセルの第1のビットで所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による前記第2のページに属するメモリセル群の第 (64) In (62), the said first result of the write operation of the first p to the first bit of the memory cell group belonging to a page, all memory cells in the memory cell group for forming a first page after detected by the verifying means that the desired writing is performed in 1-bit, the memory cell group belonging to the second page by said writing means
1のビットへの第pの書き込み動作が行なわれることを特徴とする。 The p of the write operation to one bit, characterized in that the carried out.

【0066】(65)(62)において、前記第2のページに属するメモリセル群への第pの書き込み動作の結果、 [0066] (65) (62), the first p result of the write operation of the said memory cell group belonging to the second page,
第2のページを形成するメモリセル群の全てのメモリセルで所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による前記第1のページに属するメモリセル群への第p+1の書き込み動作が行なわれることを特徴とする。 After that the desired programming has been performed on all the memory cells of the memory cell group to form the second page is detected by the verifying means, the of the memory cell group belonging to the first page by the writing means characterized in that p + 1 of the write operation is performed. (66)(61)〜(65)において、前記第pの書き込み動作が第1の書き込み動作であり、前記第p+1の書き込み動作が第2の書き込み動作であることを特徴とする。 In (66) (61) - (65), the write operation of the p is the first write operation, wherein the first p + 1 of the write operation is a second write operation.

【0067】(67)(66)において、前記メモリセルは、“1”状態は第1のしきい値レベルを有し、“2” [0067] In (67) (66), the memory cell is "1" state has a first threshold level, "2"
状態は第2のしきい値レベルを有し、“3”状態は第3 State has a second threshold level, "3" state 3
のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するものであり、メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて前記第1の書き込みが行なわれ、前記メモリセルを“1” Has a threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) is for storing the n values ​​as having a threshold level of the i , when the memory cell is a threshold level of "1" state, the first write is performed based on the write data inputted from the outside of the memory cell, the memory cell "1"
状態,“2”状態,…,“m−1”状態,“m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、メモリセルが“1”状態,“2”状態,…,“m−1”状態,“m”状態のいずれかのしきい値レベルである場合に前記第2の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“k−1” State, "2" state, ..., "m-1" state, "m" state (m is a natural number of 2 or more) and the first write mode to one threshold level of the memory cell is "1 "state" 2 "state, ...," m-1 "state," m "wherein when any of these threshold levels of the state the second writing is performed, a write input from outside the memory cell based on the threshold level of the data and the memory cell, the memory cell "1" state, "2" state, ..., "k-1"
状態,“k”状態(kはmより大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有することを特徴とする。 State, "k" state (k is greater than m natural number); and a second write mode for any of the threshold level of.

【0068】(68)(61)〜(65)において、前記メモリセルは、“1”状態は第1のしきい値レベルを有し、 [0068] In (68) (61) - (65), the memory cell is "1" state has a first threshold level,
“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するものであり、 "2" state has a second threshold level, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is 4 or more natural number) is for storing the n values ​​as having a threshold level of the i,
メモリセルが“1”状態,“2”状態,…,“r−1” The memory cell is "1" state, "2" state, ..., "r-1"
状態,“r”状態(rは2以上の自然数)のいずれかのしきい値レベルである場合に前記第pの書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“s−1”状態, State, "r" state (r is a natural number of 2 or more) of the first p writing if it is one of the threshold level is performed, the threshold of the write data and a memory cell input from the outside of the memory cell based on the value level, the memory cell "1" state, "2" state, ..., "s-1" state,
“s”状態(sはrより大きい自然数)のいずれかのしきい値レベルにする第j(jは2以上の自然数)の書き込みモードと、メモリセルが“1”状態,“2”状態, "S" state (s and r is greater than a natural number) the j (j is a natural number of 2 or more) write mode and the memory cell is "1" state of which any of the threshold level of "2" state,
…,“s−1”状態,“s”状態のいずれかのしきい値レベルである場合に前記第p+1の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“t−1”状態, ..., "s-1" state, "s" wherein when is any threshold level state the p + 1 of the write is performed, the threshold value of write data and a memory cell input from the outside of the memory cell based on the level, the memory cell "1" state, "2" state, ..., "t-1" state,
“t”状態(tはsより大きい自然数)のいずれかのしきい値レベルにする第j+1の書き込みモードとを有することを特徴とする。 "T" state (t is s larger natural number); and a second j + 1 of the write mode to one of a threshold level.

【0069】(69)(61)〜(68)において、装置内の全ページに属するメモリセル群に対しそれぞれ前記第p [0069] (69) (61) to (68), wherein each the memory cell group belonging to all pages in the device the p
の書き込み動作が行なわれた後、第1のページに属するメモリセル群への前記第p+1の書き込み動作が行なわれることを特徴とする。 After the write operation is performed, wherein the first p + 1 of the write operation to the memory cell group belonging to the first page is performed. (70)(53)〜(69)において、前記第p+1の書き込み動作の行なわれた回数が各ページ毎に記憶され、この回数に基づいて書き込み順が決定されることを特徴とする。 In (70) (53) - (69), the number of times performed a of the write operation the first p + 1 is stored for each page, wherein the writing order is determined based on this number. (71)(43)〜(70)において、前記メモリセルは、所定の複数個が1本のワード線を共有するとともに、前記ワード線を共有する所定の複数個のメモリセルからなるメモリセル群が、書き込み単位となるページを形成することを特徴とする。 (71) (43) to (70), said memory cell, with a given plurality shares one word line, a memory cell group consisting of a predetermined plurality of memory cells sharing the word line but and forming a page as a writing unit.

【0070】(72)複数ビットのデータの記憶が可能なメモリセルを備えた半導体記憶装置を複数個記憶部として具備した記憶システムにおいて、前記メモリセルは、各半導体記憶装置毎にそれぞれ所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成し、第p(pは1以上の自然数)の書き込み動作及び第p+1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1の半導体記憶装置内のページに属するメモリセル群の前記複数ビッ [0070] (72) in a storage system equipped with a semiconductor memory device having a memory cell capable of storing multi-bit data as a plurality memory unit, the memory cells each predetermined plurality for each semiconductor memory device forming a page memory cell group consisting of memory cells is writing unit, writing of the p (p is a natural number of 1 or more) multiple bits of data into the memory cell by the write operation and the p + 1 of the write operation of the when the plurality bits of memory cells belonging to a page within the first semiconductor memory device
トのうちの第1のビットに第1の書き込みデータに基づき第pの書き込み動作を行ない、第2の半導体記憶装置内のページに属するメモリセル群の前記複数ビットのう Performs a write operation of the first p based on the first bit of the bets in the first write data, said plurality of bits of memory cells belonging to a page in a second semiconductor memory device
ちの第1のビットに第2の書き込みデータに基づき第p The p based on the second write data to the first bit Chino
の書き込み動作を行なった後、前記第1の半導体記憶装置内のページに属するメモリセル群の前記複数ビットの After performing the write operation, the plurality of bits of memory cells belonging to a page within the first semiconductor memory device
うちの第2のビットに第3の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする。 And performing a third of the p + 1 of the write operation based on the write data to the second bit out. (73)(72)において、前記第1の半導体記憶装置内のページに属するメモリセル群の前記複数ビットのう (73) (72) in said plurality of bits of memory cells belonging to a page within the first semiconductor memory device
ちの第2のビットへの第p+1の書き込み動作に引き続いて、前記第2の半導体記憶装置内のページに属するメモリセル群の前記複数ビットのうちの第2のビットに第4の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする。 Chino subsequent to the p + 1 of the write operation to the second bit, based on the fourth write data to the second bit of said plurality of bits of memory cells belonging to a page within the second semiconductor memory device and performing second p + 1 of the write operation.

【0071】(74)(73)において、前記第1の半導体記憶装置内の1部のページに属するメモリセル群のみに前記第p+1の書き込み動作を行なった後、前記第2の半導体記憶装置内のページに属するメモリセル群に第p [0071] (74) In (73), after performing the first p + 1 of the write operation only the memory cell belonging to one part of the page within the first semiconductor memory device, the second semiconductor memory device the p in the memory cell belonging to the page
+1の書き込み動作を行なうことを特徴とする。 And performing the write operation of +1. (75)(72)〜(74)において、前記第pの書き込み動作が第1の書き込み動作であり、前記第p+1の書き込み動作が第2の書き込み動作であることを特徴とする。 In (75) (72) - (74), the write operation of the p is the first write operation, wherein the first p + 1 of the write operation is a second write operation.

【0072】(76)(75)において、前記メモリセルは、“1”状態は第1のしきい値レベルを有し、“2” [0072] (76) In (75), the memory cell is "1" state has a first threshold level, "2"
状態は第2のしきい値レベルを有し、“3”状態は第3 State has a second threshold level, "3" state 3
のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するものであり、メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて前記第1の書き込みが行なわれ、前記メモリセルを“1” Has a threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) is for storing the n values ​​as having a threshold level of the i , when the memory cell is a threshold level of "1" state, the first write is performed based on the write data inputted from the outside of the memory cell, the memory cell "1"
状態,“2”状態,…,“m−1”状態,“m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、メモリセルが“1”状態,“2”状態,…,“m−1”状態,“m”状態のいずれかのしきい値レベルである場合に前記第2の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“k−1” State, "2" state, ..., "m-1" state, "m" state (m is a natural number of 2 or more) and the first write mode to one threshold level of the memory cell is "1 "state" 2 "state, ...," m-1 "state," m "wherein when any of these threshold levels of the state the second writing is performed, a write input from outside the memory cell based on the threshold level of the data and the memory cell, the memory cell "1" state, "2" state, ..., "k-1"
状態,“k”状態(kはmより大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有することを特徴とする。 State, "k" state (k is greater than m natural number); and a second write mode for any of the threshold level of.

【0073】(77)(72)〜(74)において、前記メモリセルは、“1”状態は第1のしきい値レベルを有し、 [0073] In (77) (72) - (74), the memory cell is "1" state has a first threshold level,
“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するものであり、 "2" state has a second threshold level, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is 4 or more natural number) is for storing the n values ​​as having a threshold level of the i,
メモリセルが“1”状態,“2”状態,…,“r−1” The memory cell is "1" state, "2" state, ..., "r-1"
状態,“r”状態(rは2以上の自然数)のいずれかのしきい値レベルである場合に前記第pの書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“s−1”状態, State, "r" state (r is a natural number of 2 or more) of the first p writing if it is one of the threshold level is performed, the threshold of the write data and a memory cell input from the outside of the memory cell based on the value level, the memory cell "1" state, "2" state, ..., "s-1" state,
“s”状態(sはrより大きい自然数)のいずれかのしきい値レベルにする第j(jは2以上の自然数)の書き込みモードと、メモリセルが“1”状態,“2”状態, "S" state (s and r is greater than a natural number) the j (j is a natural number of 2 or more) write mode and the memory cell is "1" state of which any of the threshold level of "2" state,
…,“s−1”状態,“s”状態のいずれかのしきい値レベルである場合に前記第p+1の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“t−1”状態, ..., "s-1" state, "s" wherein when is any threshold level state the p + 1 of the write is performed, the threshold value of write data and a memory cell input from the outside of the memory cell based on the level, the memory cell "1" state, "2" state, ..., "t-1" state,
“t”状態(tはsより大きい自然数)のいずれかのしきい値レベルにする第j+1の書き込みモードとを有することを特徴とする。 "T" state (t is s larger natural number); and a second j + 1 of the write mode to one of a threshold level.

【0074】(78)(72)〜(77)において、前記記憶部を成す全ての半導体記憶装置内の全ページに属するメモリセル群に対しそれぞれ前記第pの書き込み動作が行なわれた後、第1の半導体記憶装置内のページに属するメモリセル群への前記第p+1の書き込み動作が行なわれることを特徴とする。 [0074] In (78) (72) - (77), after each write operation of the first p to the memory cell group belonging to all pages in all of the semiconductor memory device which forms the storage unit is performed, the the first p + 1 of the write operation to the memory cell group belonging to a page in the first semiconductor memory device is characterized in that performed. (79)(72)〜(78)において、前記半導体記憶装置の動作を制御する手段をさらに具備することを特徴とする。 In (79) (72) - (78), characterized in that it further comprises means for controlling the operation of the semiconductor memory device. (80)(79)において、前記半導体記憶装置の動作を制御する手段が、前記ページを形成する各メモリセル群への書き込み順を制御することを特徴とする。 In (80) (79), means for controlling the operation of the semiconductor memory device, and controls the writing order of the respective memory cell groups to form the page. (81)(80)において、前記書き込み順がページ単位で決定されることを特徴とする。 In (81) (80), wherein the writing order is determined in units of pages. (82)(81)において、前記書き込み順が装置単位で決定されることを特徴とする。 In (82) (81), the writing order is being determined by the device unit.

【0075】以上のように構成された本発明によれば、 [0075] According to the present invention configured as described above,
例えば4値セルの場合だと、第1の書き込み動作によりメモリセルを“1”状態又は“2”状態に書き込み、第2の書き込み動作により“1”状態をそのまま保持するか“3”状態に書き込み、さらに“2”状態をそのまま保持するか“4”状態に書き込むことにより、4値の書き込みを行なうことができる。 For example, it the case of 4-level cell, the first write operation writes "1" state or "2" state memory cell, the or "3" state and the second by the write operation "1" state is maintained as it writing, further by writing "2" state as it is to either "4" state holding, can be written in the 4 values. すなわち、2回の書き込み動作により4値の書き込みを行なうことができる。 That is, it is possible to perform the writing of four values ​​by two write operations.

【0076】従って、第1の書き込み動作は2値セル、 [0076] Thus, the first write operation is binary cell,
第2の書き込み動作は3値セルとほぼ同様に行なうことができる。 Second write operation can be carried out in substantially the same manner as the ternary cells. その結果、書き込み回路は簡略化され、書き込みも高速化される。 As a result, the write circuit is simplified, the writing is also faster. 同様に4値セル以外の多値セルについても、メモリセル内のデータを複数のビットに分けてそれぞれの書き込み動作を行なうことにより、書き込みを高速化することが可能となる。 Likewise some multilevel cells other than 4-level cell, by performing each write operation by dividing the data in the memory cell to multiple bit, it is possible to speed up the writing.

【0077】 [0077]

【発明の実施の形態】以下、本発明の詳細を図示の実施形態によって説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described by embodiments illustrated details of the present invention. [第1の実施形態]図1は、本発明の第1の実施形態に係わるEEPROMを説明するためのもので、1つのワード線に接続するメモリセルを表した図である。 First Embodiment FIG 1 is intended to illustrate the EEPROM according to the first embodiment of the present invention, is a diagram showing the memory cells connected to one word line. 従来の4値メモリセルと異なり、図1では外部から入力した書き込みデータのうち、先頭アドレスからA0 をメモリセルMC1に、次のA1 をメモリセルMC2に、その次のA2をメモリセルMC3に、というようにアドレスA0 Unlike conventional four-value memory cell, among the write data inputted from the outside in Figure 1, the A0 from the first address to the memory cell MC1, the following A1 to the memory cell MC2, the following A2 in the memory cell MC3, and so on address A0
からA127 のデータを書き込む。 And writes the data of the A127 from.

【0078】<上位ページへの書き込み>上記のアドレスA0 からA127 までが第1のページ(上位ページ)を構成する。 [0078] From the above address A0 <write to the upper page> until the A127 constitutes the first page (upper page). 書き込みの様子を示したのが図2、図3である。 2 that shows the state of writing, a FIG. A0 がLowならばメモリセルは消去状態(“1”)を保ち、A0 がHighならばメモリセルは“2”書き込みが行なわれる。 A0 is the memory cell if Low keeps the erased state ( "1"), A0 is the memory cell if High is "2" writing is performed. このように上位ページ(アドレスA0 からA127 )への書き込みは2値メモリセルと同様に高速に行なわれる。 Thus writing to the upper page (A127 from the address A0) is carried out at a high speed similarly to the binary memory cells.

【0079】<下位ページへの書き込み>次に入力するアドレスA128 からA255 のデータが第2のページ(下位ページ)を構成する。 [0079] <writing to the lower page> then from the address A128 input of the A255 data constitutes the second page (lower page). アドレスA128 をメモリセルM Memory address A128 cell M
C1に、次のA129 をメモリセルMC2に、その次のA In C1, the following A129 to the memory cell MC2, the next A
130 をメモリセルMC3に、というようにアドレスA12 130 in the memory cell MC3, and so the address A12
8からA255 のデータを書き込む。 8 writes the data of the A255 from. 書き込みの様子を示したのが図3、図4である。 Figure 3 The showed how the writing is FIG. 下位ページを書き込む前には既に上位ページのデータがメモリセルに書き込まれている。 Data already upper page before writing the lower page has been written in the memory cell. 従って、下位ページを書き込む前ではメモリセルの状態は図3のように“1”状態又は“2”状態である。 Therefore, before writing the lower page state of the memory cell is "1" state or "2" state as shown in FIG. この後、例えばA128 がLowならばメモリセルは書き込まれず、“1”状態又は“2”状態を保つ。 Thereafter, for example, A128 is not written Low If the memory cell, "1" maintain the state or "2" state.

【0080】一方、A128 がHighならばメモリセルは図3、図4のように、書き込みが行なわれる。 [0080] On the other hand, A128 memory cell if High is 3, as shown in FIG. 4, the writing is performed. つまり、書き込み前が“1”状態のメモリセルは“3”状態に書き込まれ、“2”状態のメモリセルは“4”状態に書き込まれる。 That is, the memory cell of the previous "1" write state is written to the "3" state, the memory cell for "2" state is written to the "4" state. 図4から分るように、“1”状態から“3”状態への書き込み、或いは“2”状態から“4” As can be seen from FIG. 4, "1" is written from the state to the "3" state, or "2" from the state "4"
状態への書き込みは従来の書き込み方法(図78)よりもしきい値変化量が小さいので、高速な書き込みが行なわれる。 Since writing to the state is small threshold variation than conventional write method (FIG. 78), high-speed writing is performed.

【0081】次に、図5を用いて読み出しについて説明する。 [0081] Next, the read will be described with reference to FIG. <上位ページの読み出し>第1のページ(上位ページ) <Reading of the upper page> first page (upper page)
を読み出す場合には、メモリセルが“1”状態又は“3”状態にあるのか、或いは“2”状態又は“4”状態にあるのかを判定する。 When reading determines whether the memory cell is "1" state or "3" in some of the state or, or "2" state or "4" located in the state. この場合、メモリセルの制御ゲートに“3”状態と“2”状態の間の電圧(図5のV In this case, the voltage between the "3" state "2" state to the control gate of the memory cell (V in FIG. 5
1)を印加する。 1) is applied to. メモリセルトランジスタが導通すればメモリセルが“1”状態又は“3”状態にあることが分り、その結果として、例えばLowデータが外部に出力される。 It found to the memory cell if conductive memory cell transistor is "1" state or "3" state, as a result, for example, Low data is output to the outside. 一方、メモリセルトランジスタが非導通状態を保てば、メモリセルが“2”状態又は“4”状態にあるのかが分り、その結果として、例えばHighデータが外部に出力される。 On the other hand, the memory cell transistors Keeping the non-conductive state, or the memory cell is "2" state or "4" for a state is understandable, as a result, for example, High data is output to the outside.

【0082】<下位ページの読み出し>第2のページ(下位ページ)を読み出す場合には、メモリセルが“1”状態又は“2”状態にあるか、或いは“3”状態又は“4”状態にあるかを判定する。 [0082] When reading <reading the lower page> second page (lower page), either the memory cell is "1" state or "2" state, or "3" state or "4" to state and it determines whether or not there. この場合、メモリセルの制御ゲートに“3”状態と“2”状態の間の電圧(図5のV1)を印加する。 In this case, applying a voltage between the "3" state "2" state to the control gate of the memory cell (V1 in Fig. 5). メモリセルトランジスタが導通すればメモリセルが“1”状態又は“3”状態にあることが分る。 If conductive memory cell transistor memory cell is "1" state or "3" It can be seen that in the state. 次に、メモリセルの制御ゲートにまず“1”状態と“3”状態の間の電圧(図5のV2)を印加することにより、メモリセルが“1”状態であるか否かが分る。 Next, by applying a voltage between the first "1" state and the "3" state to the control gates of the memory cells (V2 in Fig. 5), whether the memory cell is "1" state is seen .

【0083】次に、メモリセルの制御ゲートにまず“2”状態と“4”状態の間の電圧(図5のV3)を印加することにより、メモリセルが“4”状態であるか否かが分る。 [0083] Next, by applying a voltage (V3 in Fig. 5) between the "4" state to the control gate first "2" state and the memory cell, whether the memory cell is "4" state It is seen. これにより、メモリセルが“1”状態又は“2”状態にあるか、或いは“3”状態又は“4”状態にあるかを判定する。 Accordingly, it is determined whether the memory cell is "1" state or "2" state or, or "3" state or "4" state. “1”状態又は“2”状態にあると、例えばLowデータが外部に出力される。 "1" state or "2" to be in a state, for example, Low data is output to the outside. 一方、メモリセルトランジスタが“3”状態又は“4”状態にあると、例えばHighデータが外部に出力される。 On the other hand, if the memory cell transistor is "3" state or "4" is in a state, for example, High data is output to the outside.

【0084】上記の実施形態では図3のように、第2の書き込み動作で書き込まれる“3”状態のしきい値レベルが、第1の書き込み動作で書き込まれる“2”状態のしきい値レベルより小さく設定されている。 [0084] As shown in FIG. 3 in the above embodiments, the second written to "3" state threshold level in the write operation, the threshold level written to "2" state in the first write operation It is set smaller. これは、3 This is, 3
値セルと同様の書き込み動作が行なわれる第2の書き込み動作につき、2値セルと同様の書き込み動作が行なわれる第1の書き込み動作に比してしきい値変化量を小さくした方が、書き込みの高速化の点で有利となるからである。 Per second write operation similar to the write operation and the value cell is performed, who has a small threshold variation than the first write operation similar to the write operation and the binary cell is performed, the write This is because it is advantageous in terms of speed. ただし、書き込みデータのしきい値レベルの設定の仕方はこれに限らず、大いに任意性を有する。 However, how the threshold level setting of the write data is not limited to this, it has a great randomness. 例えば図6のように設定してもよい。 For example it may be set as shown in FIG. 6.

【0085】図6の実施形態では、“1”状態、“2” [0085] In the embodiment of FIG. 6, "1" state, "2"
状態、“3”状態及び“4”状態のしきい値レベルが図74に示した従来の例と同様の大小関係を有しており、 State, "3" state, and "4" the state of the threshold level has the same magnitude relation as the conventional example shown in FIG. 74,
第2の書き込み動作で書き込まれる“3”状態のしきい値レベルが、第1の書き込み動作で書き込まれる“2” Threshold level of "3" state is written in the second write operation are written in the first write operation "2"
状態のしきい値レベルより大きく設定されている。 It is set larger than the state of the threshold level. しかしながら、ここでは図3と同様上位ページは“1”又は“2”であり、外部から入力した書き込みデータが図3 However, here as in FIG. 3 the upper page is "1" or "2", the write data inputted from the outside 3
と同様にしてメモリセルに書き込まれる。 It is written to the memory cells in the same manner as. つまり、アドレスA0 がLowならばメモリセルMC1は“1”状態を保ち、アドレスA0 がHighならばメモリセルMC That is, the address A0 is Low if the memory cell MC1 is maintained to "1" state, the address A0 is High if the memory cell MC
1は“2”状態に書き込まれる。 1 is written in the "2" state. 一方、下位ページが書き込まれる前ではメモリセルMC1は“1”状態又は“2”状態であり、A128 がLowならばメモリセルM On the other hand, the memory cell MC1 is in before the lower page is written "1" is the state or "2" state, A128 is Low if the memory cell M
C1は“1”状態又は“2”状態を保つ。 C1 keeps the "2" state "1" state or. 一方、A128 On the other hand, A128
がHighならば、“1”状態又は“2”状態のメモリセルMC1はそれぞれ“3”状態、“4”状態に書き込まれる。 But if High, "1" state or "2" each state of the memory cell MC1 "3" state, are written to the "4" state.

【0086】以上で説明したように、1つのメモリセルに蓄えられている多値データを複数のページに分けることにより、高速な書き込みが可能になる。 [0086] As described above, by dividing the multi-value data stored in one memory cell into a plurality of pages, allowing faster writing. 例えば、1つのメモリセルに4値のデータを蓄える場合には、第1のページ及び第2のページとすればよい。 For example, in the case of storing 4-level data in one memory cell may be the first page and the second page. 1つのメモリセルに8値のデータを蓄える場合には、第1のページ、第2のページ、第3のページとすればよい。 When storing 8-level data in one memory cell, first page, second page may be the third page. さらに、例えば1つのメモリセルに16値のデータを蓄える場合には、第1のページ、第2のページ、第3のページ、第4 Furthermore, for example, in the case of storing data of 16 values ​​in one memory cell, first page, second page, third page, fourth
のページとすればよい。 It may be set to the page. つまり、1つのメモリセルに2 That is, 2 in one memory cell
n (nは自然数)値のデータを蓄える場合には、第1, n If (n is a natural number) stores the data of the values, first,
第2,…,第nのページとすればよい。 The second, ..., may be the page of the n.

【0087】このように本実施形態によれば、1つのメモリセルに3値以上の値を記憶する多値半導体記憶装置において、1つのメモリセル内のデータを複数のページに分けて書き込むことにより、書き込みが高速化される。 [0087] According to this embodiment, in the multi-level semiconductor memory device for storing three values ​​or more values ​​in one memory cell by writing separately the data in one memory cell into a plurality of pages , writing is faster. 上記実施形態ではEEPROMについて説明したが、本発明は多値記憶を行なうSRAM,DRAM、マスクROM等に対しても有効である。 In the above embodiment has been described EEPROM, but the present invention is also effective for SRAM, DRAM, mask ROM or the like for performing multi-value storage.

【0088】以下ではブロック図を用いて、本実施形態をより詳細に説明する。 [0088] with reference to the block diagram in the following, the present embodiment will be described in more detail. 多値半導体記憶装置のブロック図が図7である。 Block diagram of a multilevel semiconductor memory device is shown in FIG 7. メモリセルがマトリクス状に配置されて構成されるメモリセルアレイ1に対して、メモリセルを選択したり、制御ゲートに書き込み電圧及び読み出し電圧を印加する制御ゲート・選択ゲート駆動回路2が設けられる。 The memory cell array 1 configured memory cells are arranged in a matrix, to select the memory cell, the control gate and select gate driver circuit 2 for applying a write voltage and a read voltage is provided to the control gate. 制御ゲート・選択ゲート駆動回路2はアドレスバッファ5につながりアドレス信号を受ける。 Control gate select gate driver circuit 2 receives a lead address signal to the address buffer 5. データ回路3は、書き込みデータを保持したり、メモリセルのデータを読み出したりするための回路である。 Data circuit 3, or holds the write data, a circuit for and read the data of the memory cell. データ回路3はデータ入出力バッファ4につながり、アドレスバッファ5からのアドレス信号を受ける。 Data circuit 3 leads to data output buffer 4 receives address signals from address buffer 5. データ入出力バッファ4は、チップ外部とのデータ入出力制御を行なう。 Data input and output buffer 4 performs data input and output control outside of the chip.

【0089】メモリセルの書き込み、読み出しを示したのが図8、図9である。 [0089] The write of the memory cell, that shown to read 8 is a diagram 9. 少なくとも1つのメモリセルを含むメモリセルユニットはビット線を介してデータ回路に接続する。 The memory cell unit including at least one memory cell connected to the data circuit via the bit line. 図中、ワード線WL1をゲート電極として共有するメモリセルはMC1,MC2,MC3,…,M Drawing, the memory cell MC1, MC2 sharing the word line WL1 as a gate electrode, MC3, ..., M
C127,MC128である。 C127, it is MC128.

【0090】<書き込み>書き込みを説明する図が図8 [0090] diagram illustrating the <writing> writing Figure 8
である。 It is. まず、アドレスA 0からA 127までに対応する1ページ目(上位ページ)の書き込みを説明する。 First, the writing of the first page corresponding to address A 0 to A 127 (upper page). 0 A 0
のデータが第1のデータ回路にラッチされ、A 1のデータが第2のデータ回路にラッチされる。 Data is latched in the first data circuit, data A 1 is latched in the second data circuit. 同様に、A 126 Similarly, A 126
のデータが第127のデータ回路に、A 127のデータが第128のデータ回路にラッチされる。 Data of the data circuits 127, data A 127 is latched in the data circuit of the 128. データ回路にラッチしたデータに従って、ワード線WL1を共有する、 According latched data to the data circuit, sharing the word lines WL1,
MC1,MC2,MC3,…,MC127,MC128 MC1, MC2, MC3, ..., MC127, MC128
に上位ページの書き込みが行なわれる。 Writing of the upper page is carried out.

【0091】次に、アドレスB 0からB 127までに対応する2ページ目(下位ページ)の書き込みを説明する。 [0091] Next, a description will be given of the writing of the second page corresponding to the address B 0 to B 127 (lower page).
0のデータが第1のデータ回路にラッチされ、B 1のデータが第2のデータ回路にラッチされる。 Data B 0 is latched in the first data circuit, data B 1 is latched in the second data circuit. 同様に、B Similarly, B
126のデータが第127のデータ回路に、B 127のデータが第128のデータ回路にラッチされる。 126 data in the data circuit 127, data B 127 is latched in the data circuit of the 128. アドレスB Address B
0からB 127の下位ページの書き込みデータを第1のデータ回路から第128のデータ回路にラッチしている間に、メモリセルに書き込まれたアドレスA 0からA 127 0 write data of the lower page of B 127 while the first data circuit is latched in the data circuit of the 128, A 127 from the address A 0 written in the memory cell
の上位ページのデータを第1のデータ回路から第128 The upper page of data from the first data circuit 128th
のデータ回路に読み出し、保持する。 Reading of the data circuit holds. データ回路にラッチしたA 0からA 127の上位ページのデータ及びB 0からB 127の下位ページの書き込みデータに従って、ワード線WL1を共有する、MC1,MC2,MC3,…, From the data, and B 0 of the upper page of the A 127 from A 0 obtained by latching in accordance with the write data of the lower page of B 127 to the data circuit, sharing the word lines WL1, MC1, MC2, MC3, ...,
MC127,MC128に下位ページ書き込みが行なわれる。 MC127, the lower page writing is performed to the MC128.

【0092】<読み出し>読み出しを説明する図が図9 [0092] diagram illustrating the <read> read 9
である。 It is. まず、アドレスA 0からA 127までに対応する1ページ目(上位ページ)の読み出しを説明する。 First, the reading of the first page corresponding to address A 0 to A 127 (upper page). メモリセルMC1からA 0のデータが第1のデータ回路に読み出され、メモリセルMC2からA 1のデータが第2のデータ回路に読み出される。 Data A 0 from the memory cell MC1 is read out to the first data circuit from the memory cell MC2 of A 1 data is read out to the second data circuit. 同様に、メモリセルMC1 Similarly, the memory cell MC1
27からA 126のデータが第127のデータ回路に、メモリセルMC128からA 127のデータが第128のデータ回路にラッチされる。 Data A 126 from the 27 to the data circuits 127, the data from the memory cell MC128 A 127 is latched in the data circuit of the 128. 以上のように、ワード線WL As described above, the word line WL
1を共有する、MC1,MC2,MC3,…,MC12 To share a 1, MC1, MC2, MC3, ..., MC12
7,MC128の上位ページのデータがデータ回路に読み出される。 7, data of the upper page of the MC128 is read out to the data circuit.

【0093】次にアドレスB 0からB 127までに対応する2ページ目(下位ページ)の読み出しを説明する。 [0093] Then the second page corresponding to the address B 0 to B 127 to read the (lower page) will be described. メモリセルMC1からB 0のデータが第1のデータ回路に読み出され、メモリセルMC2からB 1のデータが第2 Data B 0 from the memory cell MC1 is read out to the first data circuit from the memory cell MC2 of B 1 data second
のデータ回路に読み出される。 It is read out to the data circuit. 同様に、メモリセルMC Similarly, the memory cell MC
127からB 126のデータが第127のデータ回路に、 Data B 126 from 127 to the data circuitry 127,
メモリセルMC128からB 127のデータが第128のデータ回路に読み出される。 Data from the memory cell MC128 B 127 is read out to the data circuit of the 128. 以上のように、ワード線W As described above, the word line W
L1を共有する、MC1,MC2,MC3,…,MC1 To share the L1, MC1, MC2, MC3, ..., MC1
27,MC128の下位ページのデータがデータ回路に読み出される。 27, data of the lower page of the MC128 is read out to the data circuit.

【0094】メモリセルユニットは1個又は複数個のメモリセル、及び0個又は1個又は複数個の選択MOSトランジスタから構成されている。 [0094] Memory cell unit is composed of one or a plurality of memory cells, and zero or one or more of the selection MOS transistor. メモリセルユニットの例を幾つか図10に示した。 An example of a memory cell unit shown in several views 10. 図10(a)はいわゆるN 10 (a) is a so-called N
AND型EEPROM又はNAND型マスクROM、図10(b)は図10(a)の選択MOSトランジスタのしきい値が異なる(E-type 、I-type )場合である。 AND type EEPROM or NAND type mask ROM, FIG. 10 (b) is a case the threshold of the select MOS transistor shown in FIG. 10 (a) is different from (E-type, I-type).
図10(c)は選択MOSトランジスタを3個設けた場合のNAND型不揮発性メモリの一例、図10(d)は選択MOSトランジスタを4個設けた場合のNAND型不揮発性メモリの一例である(図中E-type 選択MOS An example of a NAND type nonvolatile memory in the case of FIG. 10 (c) provided three selection MOS transistor, FIG. 10 (d) is an example of a NAND type nonvolatile memory in the case of providing four selection MOS transistors ( Figure in the E-type select MOS
トランジスタのしきい値は正、D-type選択MOSトランジスタのしきい値は負である。 Transistor threshold is a positive threshold of the D-type selection MOS transistor is negative. )。 ). なお、NANDセルの構成は図74及び図75と、メモリセルアレイの構成は図76と同様である。 The configuration of the NAND cell and FIGS. 74 and 75, the structure of the memory cell array is the same as FIG. 76.

【0095】さらに、図11(a)はNOR型EEPR [0095] Further, FIG. 11 (a) NOR type EEPR
OM又はNOR型マスクROMである。 It is OM or a NOR type mask ROM. 図11(b) Figure 11 (b)
(c)はNOR型不揮発性メモリに選択MOSトランジスタを1個或いは2個設けた場合の一例である。 (C) is an example of a case of providing one or two selection MOS transistor NOR type nonvolatile memory. 図12 Figure 12
(a)はソース及びドレインを複数個のメモリセルで共有して、メモリセルが並列接続されたものである。 (A) is to share a source and a drain of a plurality of memory cells, in which the memory cells are connected in parallel. 図1 Figure 1
2(b)は複数個のメモリセルを並列接続したものに、 In. 2 (b) is obtained by parallel connecting a plurality of memory cells,
選択MOSトランジスタを1個接続したもの(公知例 O Those one connecting selection MOS transistors (known example O
noda,H.,et al.,IEDM Tech.Dig,1992,p.599 )である。 noda, H., et al., IEDM Tech.Dig, 1992, is a p.599).
図12(c)は複数個のメモリセルを並列接続したものに、選択MOSトランジスタを2個接続したもの(公知例 Kume,H.,et al,.IEDM Tech.Dig 、1992,p991、Hisamu Figure. 12 (c) which are connected in parallel a plurality of memory cells, selecting MOS transistor obtained by connecting two (known example Kume, H., et al, .IEDM Tech.Dig, 1992, p991, Hisamu
ne,Y.,et al.,IEDM Tech.Dig,1992,p19 )である。 ne, Y., et al., IEDM Tech.Dig, is a 1992, p19). 図1 Figure 1
3は複数のメモリセルを並列に接続した別の例である(公知例 Bergemont,A.,et al,.IEDMTech.Dig,1993,p15 3 is another example of connecting a plurality of memory cells in parallel (known example Bergemont, A., et al, .IEDMTech.Dig, 1993, p15
)。 ).

【0096】[第2の実施形態]4値NANDフラッシュメモリを例にとり、図面を参照して本実施形態を説明する。 [0096] The Second Embodiment 4 value NAND flash memory as an example, with reference to the accompanying drawings to explain the present embodiment. 図7は、多値記憶式EEPROMの構成を示している。 Figure 7 shows the configuration of a multilevel storage type EEPROM. メモリセルがマトリクス状に配置されて構成されるメモリセルアレイ1に対して、メモリセルを選択したり、制御ゲートに書き込み電圧及び読み出し電圧を印加する制御ゲート・選択ゲート駆動回路2が設けられる。 The memory cell array 1 configured memory cells are arranged in a matrix, to select the memory cell, the control gate and select gate driver circuit 2 for applying a write voltage and a read voltage is provided to the control gate.
制御ゲート・選択ゲート駆動回路2はアドレスバッファ5につながりアドレス信号を受ける。 Control gate select gate driver circuit 2 receives a lead address signal to the address buffer 5. データ回路3は、 Data circuit 3,
書き込みデータに保持したり、メモリセルのデータを読み出したりするための回路である。 Or hold the write data, a circuit for and read the data of the memory cell. データ回路3はデータ入出力バッファ4に繋がり、アドレスバッファ5からのアドレス信号を受ける。 Data circuit 3 is connected to the data output buffer 4 receives address signals from address buffer 5. データ入出力バッファ4は、 Data input and output buffer 4,
EEPROM外部とのデータ入出力制御を行なう。 It performs data input and output control of the EEPROM outside.

【0097】図14は、図7に見られるメモリセルアレイ1とデータ回路3を示している。 [0097] Figure 14 shows a memory cell array 1 and the data circuit 3 as seen in FIG. メモリセルM1 〜M The memory cell M1 ~M
4 が直列に接続されNAND型セルを構成している。 4 constitute a NAND type cell are connected in series. その両端は、選択トランジスタS1 ,S2 を介して、それぞれビット線BL、ソース線Vsに接続される。 Both ends, via a selection transistor S1, S2, are connected to the bit lines BL, the source line Vs. また、 Also,
4本の制御ゲートCG1〜CG4に繋がるメモリセル群でブロックを形成する。 Block formed with four memory cells connected to the control gate CG1~CG4 of. “ページ”,“ブロック”は制御ゲート・選択ゲート駆動回路2によって選択される。 "Page", "block" is selected by the control gate and select gate driver circuit 2.
各ビット線BL0A〜BLmAには、データ回路3-0〜3-m Each bit line BL0A~BLmA, data circuits 3-0.about.3-m
が接続され、対応するメモリセルへの書き込みデータを一時的に記憶したりする。 There are connected, and temporarily stores the write data to the corresponding memory cell. この実施形態はオープン・ビット線配置なのでデータ回路3-0〜3-mにはビット線B Bit line B in this embodiment is so open bit line arrangement data circuits 3-0.about.3-m
L0B〜BLmBも接続される。 L0B~BLmB is also connected.

【0098】図15は、メモリセルMに4つの書き込み状態を設けることによって4値記憶する場合の、メモリセルMのしきい値電圧と4つの書き込み状態(4レベルデータ“1”,“2”,“3”,“4”)の関係を示している。 [0098] Figure 15 is the case of 4 values ​​stored by providing four write state to the memory cell M, the threshold voltage and the four write state of the memory cell M (4-level data "1", "2" , "3", which shows the relationship between the "4"). データ“1”の状態は消去後の状態と同じで、 State of the data "1" is the same as the state after erasing,
例えば負のしきい値を持つ。 For example, with a negative threshold. “2”状態は、例えば0. "2" state, for example, 0.
5Vから0.8Vの間のしきい値を持つ。 5V from having a threshold of between 0.8V. “3”状態は、例えば1.5Vから1.8Vの間のしきい値を持つ。 "3" state has a threshold value of for example between 1.5V to 1.8V. “4”状態は、例えば2.5Vから2.8Vの間のしきい値を持つ。 "4" state has a threshold value of for example between 2.5V to 2.8V.

【0099】メモリセルMの制御ゲートCGに、読み出し電圧VCG3R を印加して、メモリセルが“ON”か“O [0099] to the control gate CG of the memory cell M, by applying a read voltage VCG3R, the memory cell is "ON" or "O
FF”かでメモリセルのデータが「“1”,“2”のいずれかか“3”,“4”のいずれか」を検出できる。 FF "or the data of the memory cell is in can detect" "1", "2" or one of "3", "4 either" ". 続けて、読み出し電圧VCG4R ,VCG2R を印加することでメモリセルのデータが完全に検出される。 Subsequently, the read voltage VCG4R, data of the memory cells is completely detected by applying a VCG2R. 読み出し電圧VC Read voltage VC
G2R ,VCG3R ,VCG4R は例えばそれぞれ0V,1V,2 G2R, VCG3R, VCG4R for example respectively 0V, 1V, 2
Vとされる。 It is V. 電圧VCG2V ,VCG3V ,VCG4V はベリファイ電圧と呼ばれ、データ書き込み時にはこれらベリファイ電圧を制御ゲートに印加してメモリセルMの状態を検出し、充分書き込みが行なわれたか否かをチェックする。 Voltage VCG2V, VCG3V, VCG4V is called the verify voltage, during data writing by applying them verify voltage to the control gate to detect the state of the memory cell M, checks whether sufficient writing has been performed.
例えばそれぞれ0.5V,1.5V,2.5Vとされる。 For example each 0.5V, 1.5V, are 2.5V.

【0100】図16はデータ回路を示している。 [0100] Figure 16 shows a data circuit. データ回路は2つのラッチ回路(第1のラッチ回路及び第2のラッチ回路)を含む。 Data circuit includes two latch circuits (the first latch circuit and second latch circuit). 書き込みの際には、2ビットの書き込みデータはこの2つのラッチ回路に蓄えられる。 At the time of writing, the 2-bit write data is stored in the two latch circuits. 読み出しの際には、読み出した4値データはこの2つのラッチ回路に蓄えられ、その後IO1を介してチップ外部に出力される。 During reading, the read 4-value data stored in the two latch circuits are outputted to the outside of the chip through the subsequent IO1. 本実施形態では1ページは256個のメモリセルで構成される。 1 page in this embodiment is comprised of 256 memory cells. つまり、同じ制御ゲート、選択ゲートで同時に選択されるメモリセルの数は256個である。 That is, the same control gate, the number of memory cells simultaneously selected by the select gate is 256. ここで、512ビットの2ページ分のデータを書き込み、そして読み出す場合を例にとって説明する。 Here, write two pages of data 512 bits, and a will be described as an example a case of reading. 5
12ビットのデータは上位ページと、下位ページのデータから構成される。 12-bit data and upper page, and a data of the lower page. 上位ページのデータはカラムアドレスA 0 ,A 1 ,A 2 ,…,A 254 ,A 255に対応し、下位ページのデータはカラムアドレスB 0 ,B 1 ,B 2 Data of the upper page column address A 0, A 1, A 2 , ..., corresponding to the A 254, A 255, data of the lower page column address B 0, B 1, B 2 ,
…,B 254 ,B 255に対応する。 ..., corresponding to the B 254, B 255.

【0101】<上位ページ(A 0 ,A 1 ,A 2 ,…,A [0101] <upper page (A 0, A 1, A 2, ..., A
254 ,A 255 )の書き込み>まず、先頭アドレスA 0の書き込みデータは第1のラッチ回路RT1-0 に入力し、 254, the writing of the A 255)> First, the write data of the head address A 0 is input to the first latch circuit RT1-0,
そして保持される。 And it is held. 続いて、アドレスA 1 ,A 2 ,…, Then, address A 1, A 2, ...,
254 ,A 255の書き込みデータは第1のラッチ回路R A 254, write data A 255 is first latch circuit R
T1-1 ,RT1-2 ,…,RT1-254 ,RT1-255 に入力し、保持される。 T1-1, RT1-2, ..., RT1-254, entered in the RT1-255, is retained. その後、データ回路内の第1のラッチ回路に保持された1ビットの書き込みデータに従ってメモリセルに書き込みが行なわれ、“1”状態又は“2” Thereafter, according to a first 1-bit write data held in the latch circuit in the data circuit writing the memory cell is performed, "1" state or "2"
状態になる。 It becomes a state. もし、データが256ビットに満たない場合には、データ回路内の第1のラッチ回路には書き込みデータの入力されないものがある。 If the data is less than 256 bits, the first latch circuit in the data circuit there is not an input of write data. この場合には、メモリセルの書き込み状態が、しきい値レベルが低い“1” In this case, the write state of the memory cell, a lower threshold level "1"
状態になるように第1のラッチ回路に書き込みデータを設定すればよい。 The first latch circuit may be set to write data to a state.

【0102】<下位ページ(B 0 ,B 1 ,B 2 ,…,B [0102] <lower page (B 0, B 1, B 2, ..., B
254 ,B 255 )の書き込み>まず、先頭アドレスB 0の書き込みデータは第1のラッチ回路RT1-0 に入力し、 254, B 255) writes> First, the write data start address B 0 is input to the first latch circuit RT1-0,
そして保持される。 And it is held. 続いてアドレスB 1 ,B 2 ,…,B Followed by the address B 1, B 2, ..., B
254 ,B 255の書き込みデータは第1のラッチ回路RT 254, write data B 255 first latch circuit RT
1-1 ,RT1-2 ,…,RT1-254 ,RT1-255 に入力し、保持される。 1-1, RT1-2, ..., RT1-254, enter into RT1-255, is held. 外部から入力した書き込みデータを第1のラッチ回路にロードしている間に、メモリセルに既に書き込まれているアドレスA 0 ,A 1 ,A 2 ,…,A While loading the write data inputted from the outside to the first latch circuit, an address is already written in the memory cell A 0, A 1, A 2 , ..., A
254 ,A 255の書き込みデータを読み出し、第2のラッチ回路RT2-0 ,RT2-1 ,…,RT2-254 ,RT2-25 254 reads write data A 255, a second latch circuit RT2-0, RT2-1, ..., RT2-254, RT2-25
5 に入力する。 5 to enter into. その後、データ回路内の2つのラッチ回路に保持された2ビットの書き込みデータに従ってメモリセルに書き込みが行なわれる。 Thereafter, writing into the memory cell is performed in accordance with 2-bit write data held in the two latch circuits in the data circuit.

【0103】すなわち、“1”又は“2”を保つか、或いは“1”から“3”又は“2”から“4”への書き込みが行なわれる。 [0103] That is, "1" or "2" or keep, or writes to "1" to "3" or "2" to "4" are performed. もし、データが512ビットに満たない場合には、データ回路内のラッチ回路のうち、データが入力しないものがある。 If the data is less than 512 bits, of the latch circuit in the data circuit, there is no data is entered. この場合には、メモリセルの書き込み状態が、しきい値レベルができるだけ低い“1”状態又は“2”状態又は“3”状態になるように、データが入力しないラッチ回路のデータを設定すればよい。 In this case, the write state of the memory cell, so that the threshold level is as low as possible "1" state or "2" state or "3" state, by setting the data latch circuit the data does not enter good.

【0104】<読み出し>読み出し手順を図17に示した。 [0104] The <read> read procedure shown in FIG. 17. まず、読み出すメモリセルのワード線に“2”状態と“3”状態の間の電圧V p1を印加する。 First, applying a voltage V p1 between the word line to "2" state "3" state of the memory cell to be read. メモリセルが導通状態になればメモリセルが“1”又は“2”状態であり、メモリセルが非導通状態になればメモリセルは“3”又は“4”状態である。 A memory cell is "1" or "2" state if the memory cell is in a conductive state, the memory cell if the memory cell is non-conductive is "3" or "4" is a state. このようにしてカラムアドレスB 0 ,B 1 ,B 2 ,…,B 254 ,B 255に相当する下位ページの読み出しデータを第2のラッチ回路に保持する。 Column addresses B 0 In this manner, B 1, B 2, ... , holds the read data of the lower page corresponding to B 254, B 255 to the second latch circuit. 下位ページ(カラムアドレスB 0 ,B 1 The lower page (column address B 0, B 1,
2 ,…,B 254 ,B 255 )を読み出す場合には、ここでデータをIO1を介してチップ外部に出力する。 B 2, ..., when the B 254, B 255) reads the here data via the IO1 and outputs to the outside of the chip. 上位ページを読み出す場合には、更に読み出しを続行する。 When reading the upper page, further to continue the reading.
選択ワード線にV p2を印加すると、メモリセルが“4” Applying a V p2 to the selected word line, the memory cell is "4"
状態であるか、或いは“1”又は“2”又は“3”状態であるかが分る。 Or a state or "1" or "2" or "3" or the state can be known. 読み出したデータは第1のラッチ回路に保持する。 The read data is held in the first latch circuit.

【0105】最後に、選択ワード線にV p3を印加すると、メモリセルが“1”状態であるか、或いは“2”又は“3”又は“4”状態であるかが分る。 [0105] Finally, application of the V p3 to the selected word line, whether the memory cell is "1" state, or "2" or "3" or "4" or a state seen. これにより、 As a result,
メモリセルに蓄えられたカラムアドレスA 0 ,A 1 ,A Column address stored in the memory cell A 0, A 1, A
2 ,…,A 254 ,A 255に相当する読み出しデータを第1のラッチ回路に保持する。 2, ..., holds the read data corresponding to A 254, A 255 to the first latch circuit. この後、第1のラッチ回路に保持されたカラムアドレスA 0 ,A 1 ,A 2 ,…,A Thereafter, the column address held in the first latch circuit A 0, A 1, A 2 , ..., A
254 ,A 255に相当するデータをチップ外部に出力する。 254, the data corresponding to A 255 and outputs to the outside of the chip.

【0106】以下では、より詳細に動作を説明する。 [0106] In the following, the operation will be described in more detail. 多値記憶式EEPROMの構成は、図7と同様である。 Configuration of a multilevel storage type EEPROM is similar to FIG. N
ANDセルの構成は例えば図74及び図75と、メモリセルアレイの構成は図76と同様である。 Configuration of the AND cells and FIGS. 74 and 75 for example, the configuration of the memory cell array is the same as FIG. 76. メモリセルの書き込み状態としきい値の関係は、図15と同様である。 Relationship of the write state and the threshold of the memory cell is the same as that in FIG 15. 図18が、データ回路3の具体例である。 Figure 18 is a specific example of the data circuit 3.

【0107】本実施形態は4値記憶を例に構成されている。 [0107] This embodiment is constructed the four-value memory as an example. nチャネルMOSトランジスタQn21 ,Qn22 ,Q n-channel MOS transistor Qn21, Qn22, Q
n23 とpチャネルMOSトランジスタQp9,Qp10 ,Q n23 and a p-channel MOS transistor Qp9, Qp10, Q
p11で構成されるフリップ・フロップFF1とnチャネルMOSトランジスタQn29,Qn30 ,Qn31 とpチャネルMOSトランジスタQp16 ,Qp17 ,Qp18 で構成されるFF2に、書き込み/読み出しデータをラッチする。 Flip-flop FF1 and n-channel MOS transistor formed in p11 Qn29, Qn30, Qn31 and the p-channel MOS transistors Qp16, Qp17, the FF2 constituted by Qp18, latches the write / read data. また、これらはセンスアンプとしても動作する。 In addition, it also operates as a sense amplifier.

【0108】フリップ・フロップFF1,FF2は、 [0108] flip-flop FF1, FF2 is,
「“1”書き込みをするか、“2”書き込みをするか、 "" 1 "or the writing," 2 "or the writing,
“3”書き込みをするか、“4”書き込みをするか」を書き込みデータ情報としてラッチし、メモリセルが「“1”の情報を保持しているか、“2”の情報を保持しているか、“3”の情報を保持しているか、“4”の情報を保持しているか」を読み出しデータ情報としてセンスしラッチする。 "3" or write "4" latched as the data information write or "to write, whether the memory cell holds the information of" "1", or holds information of "2", "3" or holds the information, to sense and latch the data information read "4" or holds the information. "

【0109】データ入出力線IOA,IOBとフリップ・フロップFF1は、nチャネルMOSトランジスタQ [0109] The data input and output lines IOA, IOB and the flip-flop FF1 is, n-channel MOS transistor Q
n28 ,Qn27 を介して接続される。 n28, are connected via the Qn27. データ入出力線IO Data input and output lines IO
A,IOBとフリップ・フロップFF2は、nチャネルMOSトランジスタQn35 ,Qn36 を介して接続される。 A, IOB and the flip-flop FF2 is connected through the n-channel MOS transistors Qn35, Qn36. データ入出力線IOA,IOBは、図7中のデータ入出力バッファ4にも接続される。 Data input and output line IOA, IOB is also connected to the data output buffer 4 in FIG. フリップ・フロップFF1に保持された読み出しデータはCENB1が活性化されることにより、IOA及びIOBに出力される。 Read data held in the flip-flop FF1 is by CENB1 is activated, and output to IOA and IOB.
フリップ・フロップFF2に保持された読み出しデータはCENB2が活性化されることにより、IOA及びI Read data held in the flip-flop FF2 is by CENB2 is activated, IOA and I
OBに出力される。 Is output to the OB.

【0110】nチャネルMOSトランジスタQn26 ,Q [0110] n-channel MOS transistor Qn26, Q
n34 は、それぞれフリップ・フロップFF1,FF2を信号ECH1,ECH2が“H”となってイコライズする。 n34 is, the flip-flop FF1, FF2 signal ECH1, ECH2 each to equalize made to "H". nチャネルMOSトランジスタQn24 ,Qn32 は、 n-channel MOS transistor Qn24, Qn32 is,
フリップ・フロップFF1,FF2とMOSキャパシタQd1の接続を制御する。 To control the connection of the flip-flop FF1, FF2 and the MOS capacitor Qd1. nチャネルMOSトランジスタQn25 ,Qn33 は、フリップ・フロップFF1,FF2 n-channel MOS transistor Qn25, Qn33 is, flip-flop FF1, FF2
とMOSキャパシタQd2の接続を制御する。 Controlling the connection of the MOS capacitor Qd2 and.

【0111】pチャネルMOSトランジスタQp12C,Q [0111] p-channel MOS transistor Qp12C, Q
p13Cで構成される回路は、活性化信号VRFYBACによって、フリップ・フロップFF1のデータに応じて、 Circuit constituted by p13C is by activation signal VRFYBAC, according to the data of the flip-flop FF1,
MOSキャパシタQd1のゲート電圧を変更する。 To change the gate voltage of the MOS capacitor Qd1. pチャネルMOSトランジスタQp14C,Qp15Cで構成される回路は、活性化信号VRFYBBCによって、フリップ・ p-channel MOS transistor Qp14C, circuit, by activating signal VRFYBBC composed Qp15C, flip
フロップFF1のデータに応じて、MOSキャパシタQ Depending on the data of the flop FF1, MOS capacitor Q
d2のゲート電圧を変更する。 To change the gate voltage of d2. nチャネルMOSトランジスタQn1C ,Qn2C で構成される回路は、活性化信号V n-channel MOS transistor Qn1c, circuit composed Qn2C the activation signal V
RFYBA1Cによって、フリップ・フロップFF2のデータに応じて、MOSキャパシタQd1のゲート電圧を変更する。 By RFYBA1C, according to the data of the flip-flop FF2, changing the gate voltage of the MOS capacitor Qd1. nチャネルMOSトランジスタQn3C ,Qn4 n-channel MOS transistor Qn3C, Qn4
C で構成される回路は、活性化信号VRFYBB1Cによって、フリップ・フロップFF2のデータに応じて、 Circuit constituted by C, depending activation signal VRFYBB1C, according to the data of the flip-flop FF2,
MOSキャパシタQd2のゲート電圧を変更する。 To change the gate voltage of the MOS capacitor Qd2.

【0112】MOSキャパシタQd1,Qd2は、ディプリーション型nチャネルMOSトランジスタで構成され、 [0112] MOS capacitor Qd1, Qd2 is formed by a depletion type n-channel MOS transistors,
ビット線容量より充分小さくされる。 It is sufficiently smaller than the bit line capacitance. nチャネルMOS n-channel MOS
トランジスタQn37 は、信号PREAによってMOSキャパシタQd1を電圧VAに充電する。 Transistor Qn37 charges the MOS capacitor Qd1 the voltage VA by the signal PREA. nチャネルMOS n-channel MOS
トランジスタQn38 は、信号PREBによってMOSキャパシタQd2を電圧VBに充電する。 Transistor Qn38 charges the MOS capacitor Qd2 the voltage VB by the signal PREB. nチャネルMOS n-channel MOS
トランジスタQn39 ,Qn40 は、信号BLCA,BLC Transistor Qn39, Qn40, the signal BLCA, BLC
Bによって、データ回路3とビット線BLa,BLbの接続をそれぞれ制御する。 By B, and the control data circuit 3 and the bit lines BLa, the connection BLb, respectively. nチャネルMOSトランジスタQn37 ,Qn38 で構成される回路はビット線電圧制御回路を兼ねる。 Circuit constituted by n-channel MOS transistors Qn37, Qn38 also serves as a bit line voltage control circuit.

【0113】次に、このように構成されたEEPROM [0113] Next, the configuration has been EEPROM in this way
の動作を、タイミング図に従って説明する。 Operate will be described with reference to the timing diagram of. 以下では制御ゲートCG2Aが選択されている場合を示す。 The following shows the case where the control gate CG2A is selected. <上位ページの書き込み> (1) 上位ページのプログラム 書き込み動作前に、入力されたデータは、データ入出力バッファ4を経て、データ回路3に入力される。 Before the program write operation <writing upper page> (1) upper page, the input data passes through the data output buffer 4 is input to the data circuit 3. 1ページの大きさが256ビットであり、データ回路は256 A 256 bit size of one page, the data circuit 256
個あるとすると、入力した上位ページの256ビットの書き込みデータは、カラム活性化信号CENB1が“H”で、IOA,IOBを介してフリップ・フロップFF1に入力する。 When there pieces, write data of 256 bits upper page you entered, column activation signals CENB1 is at "H", and inputs IOA, the flip-flop FF1 through the IOB. 書き込みデータとFF1のノードN Node N of the write data and the FF1
3C,N4Cの関係が図19である。 3C, the relationship between the N4C is a diagram 19. 入力データがHi Input data is Hi
ghの場合には“1”状態を保ち、入力データがLow In the case of gh "1" keeping the state, input data is Low
の場合には“2”状態に書き込まれる。 In the case of written to "2" state.

【0114】書き込み動作は図20に示されている。 [0114] write operation is shown in Figure 20. 時刻t1sにVRFYBACが0Vになり、データ“1”が保持されているデータ回路からはビット線書き込み制御電圧Vccがビット線に出力される。 VRFYBAC time t1s is to 0V, and data "1" bit line write control voltage Vcc from the data circuit being held is output to the bit line. その後、時刻t2sに Then, in time t2s
RV1AがVccになることにより、データ“2”が保持されているデータ回路からは0Vがビット線に出力される。 By RV1A becomes Vcc, 0V from the data circuit in which data "2" is held is outputted to the bit line.
その結果、“1”書き込みするビット線はVcc、“2” As a result, "1" bit line writing Vcc, "2"
書き込みするビット線は0Vになる。 Bit line writing becomes 0V.

【0115】時刻t1sに制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG1 [0115] By the time t1s to the control gate and select gate driver 2, selection of the selected block gates SG1
A、制御ゲートCG1A〜CG4AがVccになる。 A, the control gate CG1A~CG4A becomes Vcc. 選択ゲートSG2Aは0Vである。 Select gate SG2A is 0V. 次に、時刻t3sに、選択された制御ゲートCG2Aが高電圧Vpp(例えば20 Next, at time t3s, the selected control gate CG2A a high voltage Vpp (e.g. 20
V)、非選択制御ゲートCG1A,CG3A,CG4A V), the non-selected control gate CG1A, CG3A, CG4A
がVM (例えば10V)となる。 But the VM (for example, 10V). データ“2”が保持されているデータ回路に対応するメモリセルでは、0Vのチャネル電位と制御ゲートのVppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 In the memory cell corresponding to the data circuit in which data "2" is held, by the potential difference Vpp of channel potential and the control gate of 0V, electrons into the floating gate threshold is injected is increased. データ“1”が保持されているデータ回路に対応するメモリセルでは、選択ゲートSG1Aが“OFF”になるのでメモリセルのチャネルはフローティングになる。 In the memory cell corresponding to the data circuit in which data "1" is held, the channel of the memory cell becomes floating since the selection gate SG1A becomes "OFF". その結果、メモリセルのチャネルは制御ゲートとの間の容量結合により、8V程度になる。 As a result, the channel of the memory cell due to capacitive coupling between the control gate, is about 8V. データ“1”を書き込むメモリセルではチャネルが8V、制御ゲートが20Vなので、メモリセルへの電子の注入は行なわれず、消去状態(“1”)を保つ。 Data "1" channel is 8V in the memory cell for writing, the control gate so 20V, injection of electrons into the memory cell is not performed to keep the erased state ( "1"). 書き込み動作中、信号SAN1,S During a write operation, signal SAN1, S
AN2,PREB,BLCBは“H”、信号SAP1, AN2, PREB, BLCB is "H", signal SAP1,
SAP2,VRFYBA1C,RV1B,RV2B,E SAP2, VRFYBA1C, RV1B, RV2B, E
CH1,ECH2は“L”、電圧VBは0Vである。 CH1, ECH2 is "L", the voltage VB is 0V.

【0116】(2) 上位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出する(書き込みベリファイ)。 [0116] (2) After the verify read the writing operation of the upper page, detects whether the writing has been fully carried out (write verify). もし、所望のしきい値に達していれば、データ回路のデータを“1”に変更する。 If it has reached the desired threshold is changed to "1" to data in the data circuit. もし、所望のしきい値に達していなければ、データ回路のデータを保持して再度書き込み動作を行なう。 If it has not reached the desired threshold, performing a re-write operation to hold data in the data circuit. 書き込み動作と書き込みベリファイは全ての“2”書き込みするメモリセルが所望のしきい値に達するまで繰り返される。 Write operation and write verify are repeated until all of "2" memory cell to write it reaches the desired threshold. 図18及び図21を用いて、この書き込みベリファイ動作を説明する。 With reference to FIGS. 18 and 21, illustrating this write verify operation. まず、時刻t1yc に、電圧V First of all, the time t1yc, voltage V
A,VBがそれぞれ1.8V,1.5Vとなって、ビット線BLa,BLbはそれぞれ1.8V,1.5Vになる。 A, VB becomes 1.8V, and 1.5V, respectively, the bit lines BLa, BLb is 1.8V, to 1.5V, respectively. 信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとM Signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and M
OSキャパシタQd2は切り離され、ビット線BLa,B OS capacitor Qd2 is disconnected, the bit line BLa, B
Lbはフローティングとなる。 Lb becomes floating. 信号PREA,PREB Signal PREA, PREB
が“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 There becomes "L", the nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state.

【0117】続いて、時刻t2yc に、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0.5V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートSG1A, [0117] Subsequently, at time T2yc, the selected control gate CG2A of the block selected by the control gate and select gate driving circuit 2 0.5V, the unselected control gate CG1A, CG3A, CG4A select gate SG1A,
SG2AはVccにされる。 SG2A is to Vcc. 選択されたメモリセルのしきい値が0.5V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells below 0.5V, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が0.5V The threshold voltage of a selected memory cell is 0.5V
以上なら、ビット線電圧は1.8Vのままとなる。 Or if the bit line voltage will remain at 1.8V. 時刻t3yc に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 At time T3yc, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLa Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa
とMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。 A MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected.

【0118】この後、時刻t4yc にVRFYBACが“L”となると、“1”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp1 [0118] Thereafter, when VRFYBAC time t4yc becomes "L", the data circuit "1" write data is held, p-channel MOS transistor Qp1
2Cが“ON”であり、ノードN1はVccとなる。 2C is "ON", the node N1 becomes Vcc. その結果、ノードN1は“1”書き込みの場合にはVccになる。 As a result, the node N1 becomes Vcc in the case of "1" is written. “2”書き込みの場合には、pチャネルMOSトランジスタQp12Cが“OFF”する。 "2" in the case of writing, p-channel MOS transistor Qp12C is "OFF". つまり、“2”書き込みが充分に行なわれた場合には、N1はVccになり、 That is, "2" when a write is sufficiently performed, N1 becomes Vcc,
“2”書き込みが不充分の場合には、N1は0Vになる。 In the case of "2" writing is insufficient, N1 becomes 0V. その後、信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 Thereafter, the signal SAN 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H".

【0119】この後、信号RV1A,RV1Bが“H” [0119] After this, signal RV1A, RV1B is "H"
となる。 To become. 再度、信号SAN1,SAP1がそれぞれ“H”、“L”となることで、時刻t5yc にノードN1 Again, the signal SAN 1, SAP1 that respectively become "H", "L", the time t5yc the node N1
の電圧がセンスされラッチされる。 Voltage of is sensed and latched. これで、“2”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“2”書き込み状態となったか否かを検出する。 This "2" only the data circuit holding the write data to detect whether a data is sufficiently "2" programming state of the corresponding memory cell. メモリセルのデータが“2”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“1”に変更される。 If the data of the memory cell is "2", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "1". メモリセルのデータが“2”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“2”に保持される。 Data of the memory cell is not "2", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is maintained at "2".
“1”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" write data in the data circuit holding the write data is not changed.

【0120】全ての選択されたメモリセルが所望のしきい値に達していれば、データ回路のノードN4Cが“L”になる。 [0120] long as it all selected memory cell reaches the desired threshold, the node data circuit N4C becomes "L". これを検出することにより、全ての選択されたメモリセルが所望のしきい値に達したか否かが分る。 By detecting this, all of the selected memory cell is seen whether reached the desired threshold. 書き込み終了の検出は、例えば図18のように書き込み終了一括検知トランジスタQn5C を用いればよい。 Detection of completion of writing, for example, may be used to write termination batch detection transistor Qn5C as shown in Figure 18.
ベリファイリード後、まずVRTCを例えばVccにプリチャージする。 After the verify read is first precharged VRTC example to Vcc. 書き込みが不充分なメモリセルが1つでもあると、そのデータ回路のノードN4Cは“H”なのでnチャネルMOSトランジスタQn5C は“ON”し、 When the writing is even memory cell has one insufficient, the node N4C data circuit "H" because the n-channel MOS transistor Qn5C is "ON",
VRTCはプリチャージ電位から低下する。 VRTC drops from the precharge potential. 全てのメモリセルが充分に書き込まれると、データ回路3-0,3- When all memory cells are written to enough, the data circuit 3-0,3-
1,…,3-m-1,3-mのノードN4Cが全て“L”になる。 1, ..., it becomes 3-m-1,3-m nodes N4C all "L". その結果、全てのデータ回路内のnチャネルMOS As a result, n-channel in all of the data circuit MOS
トランジスタQn5C が“OFF”になるのでVRTCはプリチャージ電位を保ち、書き込み終了が検知される。 Since transistor Qn5C becomes "OFF" VRTC keeps the precharge potential, the write end is detected.

【0121】<下位ページの書き込み> (1) 上位データの読み出しとデータ反転、及びデータロード 下位ページを書き込むに先だって、メモリセルには上位ページのデータが書き込まれ、図22(a)のように、 [0121] <lower page writing> (1) the upper data reading and data inversion, and prior to writing the data load lower page, upper page data is written into the memory cell, as shown in FIG. 22 (a) ,
“1”状態又は“2”状態になっている。 "1" state or "2" in the state. 下位ページのデータを外部からIOA,IOBを通じてフリップ・フロップFF1に入力すると同時に、メモリセルに蓄えられた上位ページのデータを読み出してフリップ・フロップFF2に保持する。 At the same time the data of the lower page external IOA, if you enter the flip-flop FF1 through the IOB, holds read data of the upper page stored in the memory cell to the flip-flop FF2. 図22、図23を用いてメモリセルに書き込まれた上位ページのデータの読み出しを説明する。 22, the reading of the data of the upper page written in the memory cell will be described with reference to FIG. 23.

【0122】まず時刻t1yd に、電圧VA,VBがそれぞれ1.8V,1.5Vとなって、ビット線BLa,B [0122] First time T1yd, so the voltage VA, VB is 1.8V, respectively, and 1.5V, the bit line BLa, B
Lbはそれぞれ1.8V,1.5Vになる。 Lb is 1.8V, to 1.5V, respectively. 信号BLC Signal BLC
A、BLCBが“L”となって、ビット線BLaとMO A, BLCB becomes the "L", the bit line BLa and MO
SキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa,BLbはフローティングとなる。 S capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 Signals PREA, becomes PREB is "L", the nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state.

【0123】続いて時刻t2yd に、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0V、非選択制御ゲートCG1 [0123] Following in time T2YD, the selected control gate CG2A of the block selected by the control gate and select gate driver circuit 2 to 0V, unselected control gates CG1
A,CG3A,CG4Aと選択ゲートSG1A,SG2 A, CG3A, CG4A the selection gate SG1A, SG2
AはVccにされる。 A is to Vcc. 選択されたメモリセルのしきい値が0V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells 0V or less, the bit line voltage is lower than 1.5V.
選択されたメモリセルのしきい値が0V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells than 0V, the bit line voltage will remain at 1.8V. 時刻t3yd に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 At time T3yd, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BL After that, the signal BLCA, BL
CBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。 CB is a "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected. その後、信号SAN2,SAP2がそれぞれ“L”、“H”となってフリップ・フロップFF2が非活性化され、信号ECH2が“H”となってイコライズされる。 Thereafter, the signal SAN 2, SAP2 respectively "L", the flip-flop FF2 becomes "H" is deactivated, the signal ECH2 are equalized becomes to "H". この後、信号RV2A,RV2Bが“H”となる。 After this, signal RV2A, RV2B becomes "H". 再度、信号SAN2,SAP2がそれぞれ“H”、“L”となることで、時刻t4yd にノードN1 Again, the signal SAN 2, SAP2 that respectively become "H", "L", the time t4yd the node N1
の電圧がセンスされラッチされる。 Voltage of is sensed and latched. この時のフリップ・ Flip at this time
フロップFF2のノードN5C,N6Cは図22(b) Node flop FF2 N5C, N6C FIG 22 (b)
になる。 become.

【0124】この後に読み出したデータを反転する。 [0124] to reverse the read data after this. 例えば“1”を読み出した場合、図22(b)のようにN When reading, for example "1", as shown in FIG. 22 (b) N
5Cは“L”であるが、データ反転動作によって“H” 5C is "L", but the data inverting operation "H"
にする。 To. 時刻t5yd に、信号PREA,PREBが“H”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2は1.8V,1.5Vにプリチャージされ、その後、フローティング状態になる。 At time T5yd, signals PREA, it becomes PREB is "H", the nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 are precharged 1.8V, 1.5V, the then enters a floating state.
続いて時刻t6yd にVRFYBA1Cが“H”となると、“2”書き込みデータが保持されているデータ回路では、nチャネルMOSトランジスタQn2C が“ON” Continuing VRFYBA1C time t6yd in becomes "H", "2" in the data circuit write data is held, n-channel MOS transistor Qn2C is "ON"
であり、ノードN1は0Vとなる。 , And the node N1 becomes 0V. “1”書き込みの場合には、nチャネルMOSトランジスタQn2Cが“OF "1" in the case of writing, n-channel MOS transistor Qn2C is "OF
F”し、ノードN1は1.8Vを保つ。 F ", and the node N1 keeps the 1.8V.

【0125】その後、信号SAN2,SAP2がそれぞれ“L”,“H”となってフリップ・フロップFF2が非活性化され、信号ECH2が“H”となってイコライズされる。 [0125] Then, the signal SAN 2, SAP2 respectively "L", "H" and turned by the flip-flop FF2 is deactivated, the signal ECH2 are equalized so to "H". この後、信号RV2A,RV2Bが“H”となる。 After this, signal RV2A, RV2B becomes "H". 再度、信号SAN2,SAP2がそれぞれ“H”,“L”となることで、時刻t7yd にノードN1 Again, the signal SAN 2, SAP2 that respectively become "H", "L", the time t7yd the node N1
の電圧がセンスされラッチされる。 Voltage of is sensed and latched. 以上のデータ反転動作の結果、フリップ・フロップFF2のノードは図22 As a result of the above data inverting operation, a node of the flip-flop FF2 is 22
(c)のようになる。 It becomes as shown in (c).

【0126】外部からフリップ・フロップFF1に入力した下位ページの書き込みデータは図24の通りである。 [0126] The write data of the lower page input from the outside to the flip-flop FF1 is as shown in FIG. 24. 下位ページの入力データが“H”ならば書き込みは行なわれず、メモリセルは“1”又は“2”状態を保つ。 Write if input data is "H" of the lower page is not performed, the memory cell maintains the "1" or "2" state. 一方、下位ページの入力データが“L”ならば書き込みが行なわれ、“1”状態のメモリセルは“3”状態に、“2”状態のメモリセルは“4”状態に書き込まれる。 On the other hand, the input data of the lower page is "L" if the performed writing, "1" in the state of the memory cell is "3" state, the memory cell for "2" state is written to the "4" state. 以上をまとめると、下位ページ書き込み時のフリップ・フロップのノードN3C,N4C,N5C,N6C To summarize the above, the flip-flop at the time of writing the lower page node N3C, N4C, N5C, N6C
のデータは図25のようになる。 Data is as shown in Figure 25.

【0127】(2)下位ページのプログラム 書き込み動作は図26に示されている。 [0127] (2) program writing operation of the lower page is shown in Figure 26. 時刻t1pに電圧VAがビット線書き込み制御電圧1Vとなってビット線BLaが1Vとされる。 Time t1p bit line voltage VA becomes the bit line write control voltage 1V to BLa are as 1V. nチャネルMOSトランジスタQn39 のしきい値分の電圧降下分が問題になるときは、 When the voltage drop of the threshold amount of the n-channel MOS transistor Qn39 is a problem,
信号BLCAを昇圧すればよい。 It is sufficient to boost the signal BLCA. 続いて、信号PREA Then, the signal PREA
が“L”となってビット線がフローティングにされる。 Bit line is in a floating become but "L".
次に、時刻t2pに信号RV2Aが1.5Vとされる。 Then, the signal RV2A is a 1.5V at time t2p. これによって、データ“2”又は“4”が保持されているデータ回路からはビット線制御電圧0Vがビット線に印加される。 Thus, from the data circuit in which data "2" or "4" is held in the bit line control voltage 0V is applied to the bit line.

【0128】nチャネルMOSトランジスタQn32 のしきい値を1Vとすると、“1”又は“3”書き込み時にはnチャネルMOSトランジスタQn32 は“OFF”, [0128] When 1V threshold of n-channel MOS transistors Qn32, "1" or "3" n-channel MOS transistor Qn32 when writing is "OFF",
“2”又は“4”書き込み時には“ON”となる。 It becomes "2" or "4" at the time of writing "ON". その後、時刻t3pにVRFYBACが0Vになり、データ“1”又はデータ“2”が保持されているデータ回路からはビット線書き込み制御電圧Vccがビット線に出力される。 Thereafter, VRFYBAC time t3p becomes to 0V, and the bit line write control voltage Vcc from the data circuit in which data "1" or data "2" is held is outputted to the bit line. その結果、“1”書き込み又は“2”書き込みするビット線はVcc、“3”書き込みするビット線は1 As a result, "1" is written or "2" bit line writing Vcc, "3" bit line writing 1
V,“4”書き込みするビット線は0Vになる。 V, "4" bit line writing becomes 0V.

【0129】時刻t1pに制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG1 [0129] by time t1p to the control gate and select gate driver 2, selection of the selected block gates SG1
A、制御ゲートCG1A〜CG4AがVccとなる。 A, the control gate CG1A~CG4A becomes Vcc. 選択ゲートSG2Aは0Vである。 Select gate SG2A is 0V. 時刻t4pに選択された制御ゲートCG2Aが高電圧Vpp(例えば20V)、非選択制御ゲートCG1A,CG3A,CG4AがVM (例えば10V)となる。 Time t4p selected control gate CG2A to a high voltage Vpp (e.g. 20V), the unselected control gate CG1A, CG3A, CG4A becomes VM (e.g., 10V). データ“4”が保持されているデータ回路に対応するメモリセルでは、0Vのチャネル電位と制御ゲートのVppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 In the memory cell corresponding to the data circuit in which data "4" is held, by the potential difference Vpp of channel potential and the control gate of 0V, electrons into the floating gate threshold is injected is increased. データ“3”が保持されているデータ回路に対応するメモリセルでは、1 In the memory cell corresponding to the data circuit in which data "3" is held, 1
Vのチャネル電位と制御ゲートのVppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 By the potential difference Vpp of channel potential and the control gate and V, electrons into the floating gate threshold is injected is increased.

【0130】“3”書き込みの場合のチャネル電位を1 [0130] The channel potential of "3" In the case of writing 1
Vにしているのは、電子の注入量を“4”データ書き込みの場合よりも、少なくするためである。 What the V, rather than when the amount of injected electrons to "4" data programming, in order to reduce. データ“1” Data "1"
又は“2”が保持されているデータ回路に対応するメモリセルでは、チャネル電位と制御ゲートのVppの電位差が小さいため、実効的には浮遊ゲートに電子は注入されない。 Or in the memory cell to "2" corresponds to data circuit held, for the potential difference Vpp of channel potential and the control gate is small, electrons in the floating gate to the effective is not injected. よって、メモリセルのしきい値は変動しない。 Thus, the threshold voltage of the memory cell does not change. 書き込み動作中、信号SAN1,SAN2,PREB,B During a write operation, the signal SAN 1, SAN 2, PREB, B
LCBは“H”、信号SAP1,SAP2,VRFYB LCB is "H", signal SAP1, SAP2, VRFYB
A1C,RV1A,RV1B,RV2B,ECH1,E A1C, RV1A, RV1B, RV2B, ECH1, E
CH2は“L”、電圧VBは0Vである。 CH2 is "L", the voltage VB is 0V. 書き込み方は任意性を有する。 The write way has any property. 例えば図27のようにnチャネルトランジスタQn2C ,Qn4C が接続するノードを図18のように接地電位ではなく、固定電位Vrefにして、図28のようなタイミングで動作させてもよい。 For example n-channel transistor Qn2C as in Figure 27, rather than the ground potential as shown in FIG. 18 a node Qn4C connects, in the fixed potential Vref, may be operated at the timing shown in FIG 28. 図28ではビット線を0Vに接地した後にフローティングにし、その後VRFYBA1CをVccにすることにより、“1”又は“3”書き込みのビット線を1Vにする。 Figure 28 In the bit line is floating after grounded to 0V, and thereafter by the VRFYBA1C to Vcc, "1" or "3" to the bit line write to 1V. その後、VR Then, VR
FYBACを0Vにすることにより、“1”又は“2” By to 0V the FYBAC, "1" or "2"
書き込みのビット線をVccにする。 The bit line write to Vcc. その結果、“4”書き込みのビット線は0V、“3”書き込みのビット線は1V、“1”又は“2”書き込みのビット線はVccになる。 As a result, "4" is written in the bit line 0V, "3" is written in bit line 1V "1" or "2" is written in the bit line becomes Vcc.

【0131】(3) 下位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出する(書き込みベリファイ)。 [0131] (3) After the verify read the writing operation of the lower page, detects whether the writing has been fully carried out (write verify). もし、所望のしきい値に達していれば、フリップ・フロップFF1のノードN3 If it has reached the desired threshold, the flip-flop FF1 node N3
Cを“H”に変更する。 To change to "H" C. そして、所望のしきい値に達していなければ、データ回路のデータを保持して再度書き込み動作を行なう。 Then, if not reach the desired threshold, performing a re-write operation to hold data in the data circuit. 書き込み動作と書き込みベリファイは全ての“3”書き込みするメモリセル及び“4”書き込みするメモリセルが所望のしきい値に達するまで繰り返される。 Write operation and write verify all "3" memory cells, and "4" the memory cell to write to write is repeated until the desired threshold.

【0132】図18及び図29を用いて、この書き込みベリファイ動作を説明する。 [0132] with reference to FIGS. 18 and 29, illustrating this write verify operation. まず、“3”書き込みするメモリセルが所定のしきい値に達しているかを検出する。 First, "3" memory cell write detects whether has reached a predetermined threshold value. まず時刻t1yx に、電圧VA,VBがそれぞれ1. First time t1yx, voltage VA, VB, respectively 1.
8V,1.5Vとなって、ビット線BLa,BLbはそれぞれ1.8V,1.5Vになる。 8V, becomes 1.5V, the bit line BLa, BLb are respectively 1.8V, it becomes 1.5V. 信号BLCA、BL Signal BLCA, BL
CBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa,BLbはフローティングとなる。 CB is a "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L”となって、MO Signal PREA, PREB becomes the "L", MO
SキャパシタQd1,Qd2のゲート電極であるノードN S capacitor Qd1, a gate electrode of Qd2 node N
1,N2はフローティング状態になる。 1, N2 is in a floating state. 続いて制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは1.5V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートS Then the selected control gate CG2A of the block selected by the control gate and select gate driving circuit 2 1.5V, the unselected control gate CG1A, CG3A, CG4A select gate S
G1A,SG2AはVccにされる。 G1A, SG2A is to Vcc. 選択されたメモリセルのしきい値が1.5V以下なら、ビット線電圧は1. If the threshold cells below 1.5V, the bit line voltage 1.
5Vより低くなる。 Lower than 5V. 選択されたメモリセルのしきい値が1.5V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells than 1.5V, the bit line voltage will remain at 1.8V.

【0133】時刻t2yx に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 [0133] At time T2yx, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。 Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected. この後時刻t3yx にRV2Aが1.5Vになり、“2”書き込みの場合及び“4”書き込みの場合には、ノードN1が0Vに放電される。 RV2A becomes 1.5V in the after time T3yx, if "2" when write and "4" is written, the node N1 is discharged to 0V. 時刻t4yx に信号VRFYBACが“L”となると、“1”又は“2”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp12Cが“ON”であり、ノードN1はVccとなる。 When time t4yx the signal VRFYBAC becomes "L", "1" or "2" in the data circuit write data is held is a p-channel MOS transistor Qp12C is "ON", the node N1 becomes Vcc. その結果、ノードN1は“1”書き込み又は“2” As a result, the node N1 is "1" writing or "2"
書き込みの場合にはVcc,“4”書き込みの場合には0 0 In the case of the writing is Vcc, in the case of "4" write
Vになる。 It becomes V.

【0134】信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 [0134] signals SAN 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H". この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 再度、信号SAN1,SAP1がそれぞれ“H”, Again, signal SAN1, SAP1 each "H",
“L”となることで、時刻t5yx にノードN1の電圧がセンスされラッチされる。 "L" and that becomes the voltage of the node N1 at time t5yx is sensed and latched. これで、“3”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“3”書き込み状態となったか否かを検出する。 This "3" only the data circuit holding the write data to detect whether a data is sufficiently "3" write state of the corresponding memory cell. メモリセルのデータが“3”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“1”に変更される。 If the data of the memory cell is "3", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "1". メモリセルのデータが“3”でなければ、フリップ・フロップFF1でノードN2の電圧をセンスしラッチすることで書き込みデータは“3”に保持され以後、追加書き込みが行なわれる。 Otherwise the data of the memory cell is "3", the write data by sensing and latching a voltage of the node N2 in the flip-flop FF1 is thereafter held at "3", additional writing is performed. “1”又は“2”又は“4”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" or "2" or "4" write the data in the data circuit holding the write data is not changed.

【0135】次に、選択された制御ゲートが2.5Vにされる。 [0135] Next, the control gate selected is to 2.5V. 選択されたメモリセルのしきい値が2.5V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells below 2.5V, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が2.5V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells than 2.5V, the bit line voltage will remain at 1.8V. 時刻t6yx にPRE PRE to time t6yx
A,PREBがVccになりノードN1,N2が1.8 A, node N1, N2 will PREB is Vcc is 1.8
V,1.5Vになった後、フローティングになる。 V, after becoming to 1.5V, become floating. この後時刻t7yx に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 This after time T7yx, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1,ビット線BLbとM Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and M
OSキャパシタQd2は切り離される。 OS capacitor Qd2 is disconnected. 時刻t8yx に信号VRFYBACが“L”となると、“1”又は“2”書き込みデータが保持されているデータ回路及び、“3” When time t8yx the signal VRFYBAC becomes "L", "1" or "2" data circuit and the write data is held, "3"
書き込みが充分に行なわれたために“1”書き込みデータが保持されているデータ回路では、pチャネルMOS Data circuit write is "1" write data is retained for that sufficiently performed, p-channel MOS
トランジスタQp12Cが“ON”であり、ノードN1はV Transistor Qp12C is "ON", the node N1 is V
ccとなる。 The cc.

【0136】信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 [0136] signals SAN 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H". この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 再度、信号SAN1,SAP1がそれぞれ“H”, Again, signal SAN1, SAP1 each "H",
“L”となることで、時刻t9yx にノードN1の電圧がセンスされラッチされる。 "L" and that becomes the voltage of the node N1 at time t9yx is sensed and latched. これで、“4”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“4”書き込み状態となったか否かを検出する。 This "4" only the data circuit holding the write data to detect whether a data is sufficiently "4" write state of the corresponding memory cell. メモリセルのデータが“4”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“2”に変更され、以後は書き込まれなくなる。 If the data of the memory cell is "4", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "2", hereafter no longer be written. メモリセルのデータが“4”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“4” Otherwise data is "4" of the memory cell, the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is "4"
に保持され以後、追加書き込みが行なわれる。 Thereafter held in additional writing is performed. “1”又は“2”又は“3”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" or "2" or "3" write the data in the data circuit holding the write data is not changed.

【0137】全ての選択されたメモリセルが所望のしきい値に達していれば、データ回路のノードN4Cが“L”になる。 [0137] long as it all selected memory cell reaches the desired threshold, the node data circuit N4C becomes "L". これを検出することにより、全ての選択されたメモリセルが所望のしきい値に達したか否かが分る。 By detecting this, all of the selected memory cell is seen whether reached the desired threshold. 書き込み終了の検出は、例えば図18のように書き込み終了一括検知トランジスタQn5C を用いればよい。 Detection of completion of writing, for example, may be used to write termination batch detection transistor Qn5C as shown in Figure 18.
ベリファイリード後、まずVRTCを例えばVccにプリチャージする。 After the verify read is first precharged VRTC example to Vcc. 書き込みが不充分なメモリセルが1つでもあると、そのデータ回路のノードN4Cは“H”なのでnチャネルMOSトランジスタQn5C は“ON”し、 When the writing is even memory cell has one insufficient, the node N4C data circuit "H" because the n-channel MOS transistor Qn5C is "ON",
VRTCはプリチャージ電位から低下する。 VRTC drops from the precharge potential. 全てのメモリセルが充分に書き込まれると、データ回路3-0,3- When all memory cells are written to enough, the data circuit 3-0,3-
1,…,3-m-1,3-mのノードN4Cが全て“L”になる。 1, ..., it becomes 3-m-1,3-m nodes N4C all "L". その結果、全てのデータ回路内のnチャネルMOS As a result, n-channel in all of the data circuit MOS
トランジスタQn5C が“OFF”になるのでVRTCはプリチャージ電位を保ち、書き込み終了が検知される。 Since transistor Qn5C becomes "OFF" VRTC keeps the precharge potential, the write end is detected.

【0138】<上位ページの読み出し動作>上位ページの読み出しは「“1”又は“3”か、或いは“2”又は“4”か」が読み出される。 [0138] reading of the upper page <read operation of the upper page> is the "or" 1 "or" 3 ", or" 2 "or" 4 "or" is read out. 図30、図31に従って、 Figure 30, according to FIG. 31,
読み出し動作を説明する。 Explaining the read operation. まず時刻t1RD に、電圧V First time t1RD, voltage V
A,VBがそれぞれ1.8V,1.5Vとなって、ビット線BLa,BLbはそれぞれ1.8V,1.5Vになる。 A, VB becomes 1.8V, and 1.5V, respectively, the bit lines BLa, BLb is 1.8V, to 1.5V, respectively. 信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとM Signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and M
OSキャパシタQd2は切り離され、ビット線BLa,B OS capacitor Qd2 is disconnected, the bit line BLa, B
Lbはフローティングとなる。 Lb becomes floating. 信号PREA,PREB Signal PREA, PREB
が“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 There becomes "L", the nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state. 続いて、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2 Subsequently, the selected control gate of the block selected by the control gate and select gate driver circuit 2 CG2
Aは1V、非選択制御ゲートCG1A,CG3A,CG A is 1V, the unselected control gate CG1A, CG3A, CG
4Aと選択ゲートSG1A,SG2AはVccにされる。 4A and selection gate SG1A, SG2A is to Vcc.
選択されたメモリセルのしきい値が1V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells 1V or less, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が1V以上なら、ビット線電圧は1.8V If the threshold cells 1V or higher, the bit line voltage is 1.8V
のままとなる。 It will remain.

【0139】この後、時刻t2RD に信号BLCA,BL [0139] After this, time t2RD to signal BLCA, BL
CBが“H”となりビット線のデータがMOSキャパシタQd1,Qd2に転送される。 CB is "H" data next bit line is transferred to the MOS capacitor Qd1, Qd2. その後、再度、信号BLC Then, again, signal BLC
A,BLCBが“L”となって、ビット線BLaとMO A, BLCB becomes the "L", the bit line BLa and MO
SキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。 S capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected. 信号SAN2,SAP2がそれぞれ“L”,“H”となってフリップ・フロップFF2が非活性化され、信号ECH2が“H”となってイコライズされる。 Signal SAN 2, SAP2 respectively "L", "H" and turned by the flip-flop FF2 is deactivated, the signal ECH2 are equalized so to "H". この後、信号RV2A,RV2Bが“H”となる。 After this, signal RV2A, RV2B becomes "H". 時刻t3RD に再度、信号SAN2,SAP2がそれぞれ“H”,“L”となることで、ノードN1の電圧がセンスされラッチされる。 Time t3RD again, the signal SAN 2, SAP2 respectively "H", "L" and that becomes the voltage of the node N1 is sensed and latched. これで、「メモリセルのデータが“1”又は“2”か、或いは“3”又は“4” This, or "data of the memory cell is" 1 "or" 2 ", or" 3 "or" 4 "
か」がフリップ・フロップFF2によってセンスされ、 Or "it is sensed by the flip-flop FF2,
その情報はラッチされる。 The information is latched. この時のフリップ・フロップFF2のノードN5C,N6Cは図32のようになる。 Node of the flip-flop FF2 when the N5C, N6C is as shown in FIG 32.

【0140】次に、選択された制御ゲートが2Vにされる。 [0140] Next, the control gate selected is to 2V. 選択されたメモリセルのしきい値が2V以下なら、 If the threshold voltage of the selected memory cell is less than 2V,
ビット線電圧は1.5Vより低くなる。 Bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が2V以上なら、ビット線電圧は1. If the threshold cell remains above 2V, the bit line voltage 1.
8Vのままとなる。 It remains of 8V. 時刻t4RDに信号PREA,PRE Time t4RD to signal PREA, PRE
Bが“H”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はそれぞれ1.8V, B is a "H", the gate electrode of the MOS capacitor Qd1, Qd2 nodes N1, N2 are respectively 1.8V,
1.5Vになる。 It becomes 1.5V. 信号PREA,PREBが“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 Signals PREA, becomes PREB is "L", the nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state. この後、時刻t5RD に信号BLCA,BLCBが“H”とされる。 Thereafter, the time t5RD the signal BLCA, BLCB is to "H". 再度、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。 Again, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected. 信号S Signal S
AN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1 AN1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1
が“H”となってイコライズされる。 There are equalized is to "H". この後、信号RV After this, it signals RV
1A,RV1Bが“H”となる。 1A, RV1B becomes "H". 時刻t6RD に再度、信号SAN1,SAP1がそれぞれ“H”,“L”となることで、ノードN1の電圧がセンスされラッチされる。 Time t6RD again, the signal SAN 1, SAP1 respectively "H", "L" and that becomes the voltage of the node N1 is sensed and latched.
これで、「メモリセルのデータが“1”又は“2”又は“3”か、或いは“4”か」がフリップ・フロップFF Now, "if the data of the memory cell is" 1 "or" 2 "or" 3 "or" 4 "or" flip-flop FF
1によってセンスされ、その情報はラッチされる。 Sensed by 1, the information is latched. この時のフリップフロップFF1,FF2のノードN3C, Flip-flop FF1 at this time, FF2 of node N3C,
N5Cの電位は図33のようになる。 Potential of N5C is as shown in FIG 33.

【0141】引き続き、図31のように読み出しが行なわれる。 [0141] Subsequently, the read is performed as shown in FIG. 31. まず時刻t7RD に、電圧VA,VBがそれぞれ1.8V,1.5Vとなって、ビット線BLa,BLb First time T7RD, so the voltage VA, VB is 1.8V, respectively, and 1.5V, the bit line BLa, BLb
はそれぞれ1.8V,1.5Vになる。 Each of the 1.8V, become 1.5V. 信号BLCA, Signal BLCA,
BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2 BLCB becomes the "L", the bit line BLa and the MOS capacitor Qd1, bit line BLb and the MOS capacitor Qd2
は切り離され、ビット線BLa,BLbはフローティングとなる。 Is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L”となって、 Signal PREA, PREB becomes the "L",
MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 Nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state. 続いて、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートS Subsequently, the selected control gate CG2A of the block selected by the control gate and select gate driver circuit 2 to 0V, unselected control gate CG1A, CG3A, CG4A select gate S
G1A,SG2AはVccにされる。 G1A, SG2A is to Vcc. 選択されたメモリセルのしきい値が0V以下なら、ビット線電圧は1.5V If the threshold cells 0V or less, the bit line voltage is 1.5V
より低くなる。 It is lower. 選択されたメモリセルのしきい値が0V The threshold voltage of a selected memory cell is 0V
以上なら、ビット線電圧は1.8Vのままとなる。 Or if the bit line voltage will remain at 1.8V. この後、時刻t8RD に信号BLCA,BLCBが“H”となりビット線のデータがMOSキャパシタQd1,Qd2に転送される。 Thereafter, the time t8RD the signal BLCA, data BLCB becomes "H" bit line is transferred to the MOS capacitor Qd1, Qd2. その後、再度、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQ Then, again, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Q
d1、ビット線BLbとMOSキャパシタQd2は切り離される。 d1, the bit line BLb and the MOS capacitor Qd2 is disconnected. 続いて、時刻t9RD にVRFYBA1Cが“H” Then, VRFYBA1C to time t9RD is "H"
になる。 become. この時、フリップ・フロップFF2のノードN At this time, the node N of the flip-flop FF2
5Cが“H”なのは図33から分るように、“3”又は“4”読み出しの場合である。 5C is As can be seen from "H" Nanoha Figure 33, is "3" or "4" for a read. この場合、図18のnチャネルMOSトランジスタQn2C が“ON”し、“3” In this case, the n-channel MOS transistor Qn2C in Figure 18 to "ON", "3"
又は“4”読み出しのノードN1は接地される。 Or "4" is read at the node N1 is grounded.

【0142】続いて、時刻t10RDにVRFYBACが“L”になる。 [0142] Subsequently, VRFYBAC to time t10RD becomes "L". この時、フリップ・フロップFF1のノードN3Cが“H”、N4Cが“L”なのは図33から分るように、“3”読み出しの場合である。 In this case, node N3C of the flip-flop FF1 is "H", as can be seen from N4C is "L" Nanoha Figure 33, "3" is the case of a read. この場合、 in this case,
図18のpチャネルMOSトランジスタQp12Cが“O p-channel MOS transistor Qp12C of FIG. 18, "O
N”し、“4”読み出しのノードN1はVccになる。その後、信号SAN1,SAP1がそれぞれ“L”, N ", and" 4 "is read at the node N1 becomes Vcc. Then, the signal SAN 1, SAP1 respectively" L ",
“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 Flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H".
この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 時刻t11RDに再度、信号SAN1,SAP1がそれぞれ“H”,“L”となることで、ノードN1の電圧がセンスされラッチされる。 Time t11RD again, the signal SAN 1, SAP1 respectively "H", "L" and that becomes the voltage of the node N1 is sensed and latched. これで、ノードN3C,N4Cの電位がフリップ・フロップFF1によってセンスされ、 This node N3C, the potential of the N4C is sensed by the flip-flop FF1,
その情報はラッチされる。 The information is latched. この時のフリップ・フロップFF1及びフリップ・フロップFF2のノードN3C, Node of the flip-flop FF1 and the flip-flop FF2 at this time N3C,
N4C,N5C,N6Cは図34のようになる。 N4C, N5C, N6C is as shown in FIG. 34.

【0143】上位ページのデータはフリップ・フロップFF1のノードN3C,N4C(図34参照)に読み出されている。 [0143] The data of the upper page node N3C of flip-flop FF1, being read to N4C (see FIG. 34). つまり、“1”状態及び“3”状態ではノードN3Cが“L”、N4Cが“H”になり、“2”状態及び“4”状態ではノードN3Cが“H”、N4Cが“L”になる。 In other words, "1" state and "3" node N3C in the state is "L", N4C becomes "H", "2" state, and "4" node N3C in the state is "H", the N4C is "L" Become. <上位ページの書き込み>で記したように上位ページのデータは「“1”又は“3”か、或いは“2”又は“4”か」を蓄えているが、この書き込みデータがフリップ・フロップFF1に正しく読み出されていることが分る。 "Or" 1 "or" 3 ", or" 2 "or" 4 "or" of the data the upper page As noted in the <writing of the upper page> but are stored, and the write data is flip-flop FF1 it can be seen that have been read correctly. フリップ・フロップFF1に保持されたデータはCENB1が活性化されることにより、チップ外部に出力される。 Data held in the flip-flop FF1 is by CENB1 is activated, and output to the outside of the chip.

【0144】<下位ページの読み出し動作>下位ページの読み出しでは「“1”又は“2”か、或いは“3”又は“4”か」が読み出される。 [0144] <lower page read operation> In the reading of the lower page "" 1 "or" 2 "or, or" 3 "or" 4 "or" is read out. 図30に従って、読み出し動作を説明する。 According to FIG. 30, for explaining the read operation. まず時刻t1RD に、電圧VA,VB First time t1RD, voltage VA, VB
がそれぞれ1.8V,1.5Vとなって、ビット線BL There is each 1.8V, and 1.5V, the bit line BL
a,BLbはそれぞれ1.8V,1.5Vになる。 a, BLb is 1.8V, to 1.5V, respectively. 信号BLCA,BLCBが“L”となって、ビット線BLa Signal BLCA, BLCB becomes the "L", the bit line BLa
とMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa,BLbはフローティングとなる。 A MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L” Signal PREA, PREB is "L"
となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 Becomes, nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state.

【0145】続いて、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは1V、非選択制御ゲートCG1A,CG3 [0145] Then, the selected control gate CG2A of the block selected by the control gate and select gate driving circuit 2 1V, the unselected control gate CG1A, CG3
A,CG4Aと選択ゲートSG1A,SG2AはVccにされる。 A, CG4A select gate SG1A, SG2A is to Vcc. 選択されたメモリセルのしきい値が1V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells 1V or less, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が1V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells 1V or higher, the bit line voltage will remain at 1.8V. この後、時刻t2RD に信号BL After this, time t2RD to signal BL
CA,BLCBが“H”となりビット線のデータがMO CA, data of BLCB becomes "H", the bit line is MO
SキャパシタQd1,Qd2に転送される。 It is transferred to the S capacitor Qd1, Qd2. その後、再度、 Then, again,
信号BLCA,BLCBが“L”となって、ビット線B Signal BLCA, becomes BLCB is "L", the bit line B
LaとMOSキャパシタQd1、ビット線BLbとMOS La and the MOS capacitor Qd1, bit line BLb and the MOS
キャパシタQd2は切り離される。 Capacitor Qd2 is disconnected. 信号SAN2,SAP Signal SAN2, SAP
2がそれぞれ“L”,“H”となってフリップ・フロップFF2が非活性化され、信号ECH2が“H”となってイコライズされる。 2 respectively "L", the flip-flop FF2 becomes "H" is deactivated, the signal ECH2 are equalized becomes to "H". この後、信号RV2A,RV2B After this, signal RV2A, RV2B
が“H”となる。 But to "H". 時刻t3RD に再度、信号SAN2,S Time t3RD again, signal SAN2, S
AP2がそれぞれ“H”、“L”となることで、ノードN1の電圧がセンスされラッチされる。 AP2 respectively "H", "L" by the voltage of the node N1 is latched sensed. これで、「メモリセルのデータが“1”又は“2”か、或いは“3”又は“4”か」がフリップ・フロップFF2によってセンスされ、その情報はラッチされる。 This "data or" 1 "or" 2 "of the memory cell, or" 3 "or" 4 "or" is sensed by the flip-flop FF2, the information is latched. この時のフリップ・ Flip at this time
フロップFF2のノードN5C,N6Cは図32のようになる。 Node flop FF2 N5C, N6C is as shown in FIG 32.

【0146】下位ページのデータはフリップ・フロップFF2のノードN5C,N6C(図32参照)に読み出されている。 [0146] of the lower page data is being read node of the flip-flop FF2 N5C, to N6C (see FIG. 32). つまり、“1”状態及び“2”状態ではノードN5Cが“L”、N6Cが“H”になり、“3”状態及び“4”状態ではノードN5Cが“H”、N6Cが“L”になる。 In other words, "1" state and the "2" node N5C in the state is "L", N6C becomes "H", "3" state, and "4" node N5C in the state is "H", the N6C is "L" Become. <下位ページの書き込み>で記したように下位ページのデータは「“1”又は“2”か、或いは“3”又は“4”か」を蓄えているが、この書き込みデータがフリップ・フロップFF2に正しく読み出されていることが分る。 In the data of the lower page as noted <lower page writing of> "" 1 "or" 2 "or, or" 3 "or" 4 "or," but are stored, and the write data is flip-flop FF2 it can be seen that have been read correctly. フリップ・フロップFF2に保持されたデータはCENB2が活性化されることにより、チップ外部に出力される。 Data held in the flip-flop FF2 is by CENB2 is activated, and output to the outside of the chip.

【0147】上記の説明から分るように、下位ページの読み出しは上位ページの読み出しの時刻t3RD までの動作である。 [0147] As can be seen from the above description, the reading of the lower page is an operation until the time t3RD of the reading of the upper page. 従って、例えば下位ページに引き続いて上位ページを読み出す場合には、まず下位ページを読み出した後に、下位ページのデータをチップ外部に出力している間に、引き続き、上位ページのデータを読み出してもよい。 Thus, for example, when reading the upper page following the lower page, after reading the lower page is first, during the output of the data of the lower page outside the chip, subsequently, may read data of the upper page . つまり、時刻t3RD に下位ページのデータがフリップ・フロップFF2にラッチされ、チップ外部に出力されるのと同時に、<上位ページの読み出し>で記した図30及び図31の時刻t3RD 以降の動作を行なう。 That is, the data of the lower page in time t3RD is latched into flip-flop FF2, at the same time that is output to the outside of the chip, performs time t3RD subsequent operation of FIGS. 30 and 31 noted in <reading the upper page> . これにより、見かけ上、上位ページの読み出しを高速に行なうことができる。 Thus, apparently, the reading of the upper page can be performed at high speed.

【0148】[第3の実施形態]第2の実施形態では下位ページの書き込みに先だって、上位ページの読み出し及び、データ反転動作を行なっている。 [0148] [Third Embodiment] Prior to writing the lower page in the second embodiment, the reading of the upper page and has performed data inversion operation. 下位ページの書き込み前のデータ反転動作を行なわなくても下位ページの書き込みを行なうことができる。 Even without writing the data before the inversion operation of the lower page can be written in the lower page. 以下ではこの下位ページの書き込み方法について説明する。 The following describes a method of writing the lower page. 本実施形態のデータ回路は先の実施形態と同様に、図18である。 Data circuit of the present embodiment is similar to the previous embodiments, a diagram 18. 上位ページの書き込みは実施形態2と同様である。 Writing upper page are the same as in Embodiment 2.

【0149】(1)下位ページ書き込み前の上位ページの読み出し 下位ページを書き込むに先だって、メモリセルには上位ページのデータが書き込まれ、図22(a)のように、 [0149] (1) prior to writing the read lower page lower page before writing upper page, the memory cell data of the upper page is written, as shown in FIG. 22 (a), the
“1”状態又は“2”状態になっている。 "1" state or "2" in the state. 下位ページのデータを外部からIOA,IOBを通じてフリップ・フロップFF1に入力すると同時に、メモリセルに蓄えられた上位ページのデータを読み出してフリップ・フロップFF2に保持する。 At the same time the data of the lower page external IOA, if you enter the flip-flop FF1 through the IOB, holds read data of the upper page stored in the memory cell to the flip-flop FF2. 上位ページの読み出し動作は第2 The read operation of the upper page second
の実施形態とほぼ同様であり、図23の通りである。 It is substantially similar to the embodiment is as shown in FIG 23. ただし、データ反転は行なわないので、時刻t4yd にセンスした時点で終了する。 However, since the data inversion is not carried out, to end at the time of the sense in time t4yd. その結果、下位ページの書き込みデータは図25ではなく、図35のようになる。 As a result, the write data of the lower page rather than 25, is shown in Figure 35. データ反転動作を行なわないので、図25と比較すると、N Since no data inversion operation, when compared with FIG. 25, N
5C及びN6Cのロジックが逆転している。 Logic 5C and N6C are reversed.

【0150】(2)下位ページのプログラム 書き込み動作は図36に示されている。 [0150] (2) program writing operation of the lower page is shown in Figure 36. 時刻t1pq に電圧VAがビット線書き込み制御電圧1Vとなってビット線BLaが1Vとされる。 Time t1pq bit line voltage VA becomes the bit line write control voltage 1V to BLa are as 1V. nチャネルMOSトランジスタQn39 のしきい値分の電圧降下分が問題になるときは、信号BLCAを昇圧すればよい。 When the voltage drop of the threshold amount of the n-channel MOS transistor Qn39 is a problem, it can be boosted signal BLCA. 続いて、信号PR Then, signal PR
EAが“L”となってビット線がフローティングにされる。 EA becomes "L" bit lines are floating. 次に、時刻t2pq に信号VRFYBA1CがVccとされる。 Then, the signal VRFYBA1C is to Vcc at time T2pq. これによって、データ“2”又は“4”が保持されている場合には、nチャネルMOSトランジスタQ Thus, if the data "2" or "4" is held, n-channel MOS transistor Q
n2C が“ON”するので、ビット線制御電圧0Vがビット線に印加される。 Since n2C is "ON", the bit line control voltage 0V is applied to the bit line. 図36のようにVRFYBA1CをVcc以上にしてもよい。 VRFYBA1C may be more than Vcc to as shown in Figure 36. その後、時刻t3pq にVRFY Then, VRFY to time t3pq
BACが0Vになり、データ“1”又はデータ“2”が保持されているデータ回路からはビット線書き込み制御電圧Vccがビット線に出力される。 BAC is to 0V, and data "1" or data bit line write control voltage Vcc from the data circuit "2" is held is outputted to the bit line. その結果、“1”書き込み又は“2”書き込みするビット線はVcc、“3” As a result, "1" is written or "2" bit line writing Vcc, "3"
書き込みするビット線は1V、“4”書き込みするビット線は0Vになる。 Bit line writing 1V, "4" bit line writing becomes 0V.

【0151】時刻t1pq に制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG [0151] the control gate and select gate driver circuit 2 at time T1pq, select gate SG of the selected block
1A、制御ゲートCG1A〜CG4AがVccとなる。 1A, the control gate CG1A~CG4A becomes Vcc. 選択ゲートSG2Aは0Vである。 Select gate SG2A is 0V. 次に、時刻t4pq に選択された制御ゲートCG2Aが高電圧Vpp(例えば20 Next, the control gate CG2A selected time t4pq a high voltage Vpp (e.g. 20
V)、非選択制御ゲートCG1A,CG3A,CG4A V), the non-selected control gate CG1A, CG3A, CG4A
がVM (例えば10V)となる。 But the VM (for example, 10V). データ“4”が保持されているデータ回路に対応するメモリセルでは、0Vのチャネル電位と制御ゲートのVppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 In the memory cell corresponding to the data circuit in which data "4" is held, by the potential difference Vpp of channel potential and the control gate of 0V, electrons into the floating gate threshold is injected is increased. データ“3”が保持されているデータ回路に対応するメモリセルでは、1Vのチャネル電位と制御ゲートのVppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 In the memory cell corresponding to the data circuit in which data "3" is held, by the potential difference Vpp of channel potential and the control gate of 1V, electrons into the floating gate threshold is injected is increased.

【0152】“3”書き込みの場合のチャネル電位を1 [0152] The channel potential of "3" In the case of writing 1
Vにしているのは、電子の注入量を“4”データ書き込みの場合よりも、少なくするためである。 What the V, rather than when the amount of injected electrons to "4" data programming, in order to reduce. データ“1” Data "1"
又は“2”が保持されているデータ回路に対応するメモリセルでは、チャネル電位と制御ゲートのVppの電位差が小さいため、実効的には浮遊ゲートに電子は注入されない。 Or in the memory cell to "2" corresponds to data circuit held, for the potential difference Vpp of channel potential and the control gate is small, electrons in the floating gate to the effective is not injected. よって、メモリセルのしきい値は変動しない。 Thus, the threshold voltage of the memory cell does not change. 書き込み動作中、信号SAN1,SAN2,PREB,B During a write operation, the signal SAN 1, SAN 2, PREB, B
LCBは“H”、信号SAP1,SAP2,RV1A, LCB is "H", signal SAP1, SAP2, RV1A,
RV1B,RV2B,ECH1,ECH2は“L”、電圧VBは0Vである。 RV1B, RV2B, ECH1, ECH2 is "L", the voltage VB is 0V.

【0153】(3)下位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出する(書き込みベリファイ)。 [0153] (3) After the verify read the writing operation of the lower page, detects whether the writing has been fully carried out (write verify). もし、所望のしきい値に達していれば、フリップ・フロップFF1のノードN3 If it has reached the desired threshold, the flip-flop FF1 node N3
Cを“H”に変更する。 To change to "H" C. もし、所望のしきい値に達していなければ、データ回路のデータを保持して再度書き込み動作を行なう。 If it has not reached the desired threshold, performing a re-write operation to hold data in the data circuit. 書き込み動作と書き込みベリファイは、全ての“3”書き込みするメモリセル及び“4”書き込みするメモリセルが所望のしきい値に達するまで繰り返される。 Write operation and write verify is repeated until all of "3" memory cells, and "4" the memory cell to write to write it reaches the desired threshold.

【0154】図18及び図37を用いて、この書き込みベリファイ動作を説明する。 [0154] with reference to FIGS. 18 and 37, illustrating this write verify operation. まず、“3”書き込みするメモリセルが所定のしきい値に達しているかを検出する。 First, "3" memory cell write detects whether has reached a predetermined threshold value. まず時刻t1ys に、電圧VA,VBがそれぞれ1. First time t1ys, voltage VA, VB, respectively 1.
8V,1.5Vとなって、ビット線BLa,BLbはそれぞれ1.8V,1.5Vになる。 8V, becomes 1.5V, the bit line BLa, BLb are respectively 1.8V, it becomes 1.5V. 信号BLCA,BL Signal BLCA, BL
CBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa,BLbはフローティングとなる。 CB is a "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L”となって、MO Signal PREA, PREB becomes the "L", MO
SキャパシタQd1,Qd2のゲート電極であるノードN S capacitor Qd1, a gate electrode of Qd2 node N
1,N2はフローティング状態になる。 1, N2 is in a floating state. 続いて制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは1.5V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートS Then the selected control gate CG2A of the block selected by the control gate and select gate driving circuit 2 1.5V, the unselected control gate CG1A, CG3A, CG4A select gate S
G1A,SG2AはVccにされる。 G1A, SG2A is to Vcc. 選択されたメモリセルのしきい値が1.5V以下なら、ビット線電圧は1. If the threshold cells below 1.5V, the bit line voltage 1.
5Vより低くなる。 Lower than 5V. 選択されたメモリセルのしきい値が1.5V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells than 1.5V, the bit line voltage will remain at 1.8V. 時刻t2ys に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 At time T2ys, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとM Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and M
OSキャパシタQd2は切り離される。 OS capacitor Qd2 is disconnected. この後時刻t3ys After this time t3ys
にVRFYBA1CがVccになり、“2”書き込みの場合及び“4”書き込みの場合にはQn2Cが“ON” The VRFYBA1C becomes Vcc, "2" when write and "4" Qn2C in the case of writing "ON"
し、ノードN1が0Vに放電される。 And, the node N1 is discharged to 0V. 時刻t4ys に信号VRFYBACが“L”となると、“1”又は“2”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp12Cが“ON”であり、ノードN1はVccとなる。 When time t4ys the signal VRFYBAC becomes "L", "1" or "2" in the data circuit write data is held is a p-channel MOS transistor Qp12C is "ON", the node N1 becomes Vcc. その結果、ノードN1は“1”書き込み又は“2”書き込みの場合にはVcc,“4”書き込みの場合には0Vになる。 As a result, the node N1 becomes 0V when the Vcc, "4" is written in the case of "1" is written or "2" is written.

【0155】信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 [0155] signals SAN 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H". この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 再度、信号SAN1,SAP1がそれぞれ“H”, Again, signal SAN1, SAP1 each "H",
“L”となることで、時刻t5ys にノードN1の電圧がセンスされラッチされる。 "L" and that becomes the voltage of the node N1 at time t5ys is sensed and latched. これで、“3”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“3”書き込み状態となったか否かを検出する。 This "3" only the data circuit holding the write data to detect whether a data is sufficiently "3" write state of the corresponding memory cell. メモリセルのデータが“3”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“1”に変更される。 If the data of the memory cell is "3", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "1". メモリセルのデータが“3”でなければ、フリップ・フロップFF1でノードN2の電圧をセンスしラッチすることで書き込みデータは“3”に保持され以後、追加書き込みが行なわれる。 Otherwise the data of the memory cell is "3", the write data by sensing and latching a voltage of the node N2 in the flip-flop FF1 is thereafter held at "3", additional writing is performed. “1”又は“2”又は“4”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" or "2" or "4" write the data in the data circuit holding the write data is not changed.

【0156】次に、選択された制御ゲートが2.5Vにされる。 [0156] Next, the control gate selected is to 2.5V. 選択されたメモリセルのしきい値が2.5V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells below 2.5V, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が2.5V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells than 2.5V, the bit line voltage will remain at 1.8V. 時刻t6ys にPRE PRE to time t6ys
A,PREBがVccになりノードN1,N2が1.8 A, node N1, N2 will PREB is Vcc is 1.8
V,1.5Vになった後、フローティングになる。 V, after becoming to 1.5V, become floating. この後時刻t7ys に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 This after time T7ys, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとM Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and M
OSキャパシタQd2は切り離される。 OS capacitor Qd2 is disconnected. 時刻t8ys に信号VRFYBACが“L”となると、“1”又は“2”書き込みデータが保持されているデータ回路及び、“3” When time t8ys the signal VRFYBAC becomes "L", "1" or "2" data circuit and the write data is held, "3"
書き込みが充分に行なわれたために“1”書き込みデータが保持されているデータ回路では、pチャネルMOS Data circuit write is "1" write data is retained for that sufficiently performed, p-channel MOS
トランジスタQp12Cが“ON”であり、ノードN1はV Transistor Qp12C is "ON", the node N1 is V
ccとなる。 The cc.

【0157】信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 [0157] signals SAN 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H". この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 再度、信号SAN1,SAP1がそれぞれ“H”, Again, signal SAN1, SAP1 each "H",
“L”となることで、時刻t9ys にノードN1の電圧がセンスされラッチされる。 "L" and that becomes the voltage of the node N1 at time t9ys is sensed and latched. これで、“4”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“4”書き込み状態となったか否かを検出する。 This "4" only the data circuit holding the write data to detect whether a data is sufficiently "4" write state of the corresponding memory cell. メモリセルのデータが“4”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“2”に変更され、以後は書き込まれなくなる。 If the data of the memory cell is "4", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "2", hereafter no longer be written. メモリセルのデータが“4”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“4” Otherwise data is "4" of the memory cell, the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is "4"
に保持され以後、追加書き込みが行なわれる。 Thereafter held in additional writing is performed. “1”又は“2”又は“3”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" or "2" or "3" write the data in the data circuit holding the write data is not changed.

【0158】全ての選択されたメモリセルが所望のしきい値に達していれば、データ回路のノードN4Cが“L”になる。 [0158] long as it all selected memory cell reaches the desired threshold, the node data circuit N4C becomes "L". これを検出することにより、全ての選択されたメモリセルが所望のしきい値に達したか否かが分る。 By detecting this, all of the selected memory cell is seen whether reached the desired threshold. 書き込み終了の検出は、例えば図18のように書き込み終了一括検知トランジスタQn5C を用いればよい。 Detection of completion of writing, for example, may be used to write termination batch detection transistor Qn5C as shown in Figure 18.
ベリファイリード後、まずVRTCを例えばVccにプリチャージする。 After the verify read is first precharged VRTC example to Vcc. 書き込みが不充分なメモリセルが1つでもあると、そのデータ回路のノードN4Cは“H”なのでnチャネルMOSトランジスタQn5C は“ON”し、 When the writing is even memory cell has one insufficient, the node N4C data circuit "H" because the n-channel MOS transistor Qn5C is "ON",
VRTCはプリチャージ電位から低下する。 VRTC drops from the precharge potential. 全てのメモリセルが充分に書き込まれると、データ回路3-0,3- When all memory cells are written to enough, the data circuit 3-0,3-
1,…,3-m-1,3-mのノードN4Cが全て“L”になる。 1, ..., it becomes 3-m-1,3-m nodes N4C all "L". その結果、全てのデータ回路内のnチャネルMOS As a result, n-channel in all of the data circuit MOS
トランジスタQn5C が“OFF”になるのでVRTCはプリチャージ電位を保ち、書き込み終了が検知される。 Since transistor Qn5C becomes "OFF" VRTC keeps the precharge potential, the write end is detected.

【0159】[第4の実施形態]第2及び第3の実施形態では図6のように、消去状態“1”のメモリセルに対し外部から入力する書き込みデータを基に書き込みを行なう際、上位ページの書き込み動作で書き込まれる“2”状態のしきい値分布よりも、下位ページの書き込み動作で書き込まれる“3”状態のしきい値分布が高いしきい値レベルを有する。 [0159] [Fourth Embodiment] The second and third embodiments as shown in FIG. 6, when writing on the basis of the write data inputted from the external to the memory cell in the erased state "1", the upper than written to "2" state threshold distribution of the write operation of the page, the threshold distribution of "3" state written at the write operation of the lower page has a high threshold level. 本実施形態では図3のように、上位ページの書き込み動作で書き込まれる“2”状態のしきい値分布が逆に、下位ページの書き込み動作で書き込まれる“3”状態のしきい値分布よりも高いしきい値レベルを有することを特徴とする。 As shown in FIG. 3 in the present embodiment, on the contrary "2" threshold distribution state is written in the write operation of the upper page, than the threshold distribution of "3" state written at the write operation of the lower page characterized in that it has a high threshold level. 本実施形態のデータ回路は図18である。 Data circuit of the present embodiment is 18. 以下では、書き込み、読み出し動作について説明する。 In the following, the writing, reading operation will be described.

【0160】<上位ページのプログラム及びベリファイリード>上位ページの書き込み動作は第2の実施形態とほぼ同様である。 [0160] The write operation of the <program and verify read of the upper page> upper page is almost the same as the second embodiment. 書き込みデータは図38であり、書き込みのタイミングは図20、ベリファイリードの動作タイミングは図39である。 The write data is 38, the timing of the write Figure 20, the operation timing of the verify read is 39. 第2の実施形態と異なるのはベリファイリード時の選択した制御ゲート電圧(図3 Second embodiment differs from the selected control gate voltage during the verify read (FIG. 3
9)である。 9) a. 本実施形態では、書き込みを行なうメモリセルは1.5Vから1.8Vの間のしきい値を持つ“2”状態に書き込みを行なうので、選択メモリセルのベリファイ電圧(図39のCG2A)は1.5Vである。 In the present embodiment, since the memory cell to be written is writing from 1.5V to "2" state has a threshold between 1.8V, (CG2A in Figure 39) verify voltage of the selected memory cell 1 is .5V. その結果、“2”書き込みを行なうメモリセルはしきい値が1.5Vになるまで書き込みが行なわれる。 As a result, the memory cell for "2" is written is carried out writing to the threshold is 1.5V.

【0161】<下位ページの書き込み> (1)上位データの読み出しとデータ反転、及びデータロード 上位データの読み出し及びデータ反転も第2の実施形態(図23)とほぼ同様に行なわれる。 [0161] <lower page writing> (1) the upper data reading and data inversion, and read and data inversion for data load upper data is also performed in substantially the same manner as the second embodiment (FIG. 23). ただし、第2の実施形態では読み出し時の選択した制御ゲート電圧(図2 However, the control gate voltage in the second embodiment selected during read (FIG. 2
3のCG2A)は0Vであるが、本実施形態では“2” 3 CG2A) is 0V. In this embodiment, "2"
状態及び“3”状態のしきい値レベルが異なることに起因して、0Vではなく1Vである。 State and "3" due to the threshold level of the different states that a 1V instead 0V.

【0162】(2)プログラム 下位ページのプログラムデータは図40である。 [0162] (2) program data of the program the lower page is a diagram 40. 入力データが“H”の場合には、“1”又は“2”状態を保つ。 If the input data is "H", it keeps the "1" or "2" state. 入力データが“L”の場合には、“1”状態は“3”状態に書き込まれ、“2”状態は“4”状態に書き込まれる。 If the input data is "L", "1" state is written to the "3" state, "2" state is written to the "4" state. 下位ページ書き込み時のデータ回路のノードを図41にまとめる。 Summary of the nodes of the data circuit at the time of writing the lower page is shown in Figure 41. 書き込み動作のタイミング図が図42である。 The timing diagram of the write operation is shown in FIG 42. 時刻t1ps に電圧VAがビット線書き込み制御電圧2Vとなってビット線BLaが2Vとされる。 Time t1ps bit line voltage VA becomes the bit line write control voltage 2V to BLa is a 2V. nチャネルMOSトランジスタQn39 のしきい値分の電圧降下分が問題になるときは、信号BLCAを昇圧すればよい。 When the voltage drop of the threshold amount of the n-channel MOS transistor Qn39 is a problem, it can be boosted signal BLCA. 続いて、信号PREAが“L”となってビット線がフローティングにされる。 Subsequently, the bit line is floating in a signal PREA is "L". 次に、時刻t2ps に信号RV2Aが1.5Vとされる。 Then, the signal RV2A is a 1.5V at time T2ps. これによって、データ“2”又は“4”が保持されているデータ回路からはビット線制御電圧0Vがビット線に印加される。 Thus, from the data circuit in which data "2" or "4" is held in the bit line control voltage 0V is applied to the bit line. nチャネルMOSトランジスタQn32 のしきい値を1Vとすると、“1”又は“3”書き込み時にはnチャネルMOS When the threshold value of the n-channel MOS transistors Qn32 and 1V, "1" or "3" at the time of writing n-channel MOS
トランジスタQn32 は“OFF”、“2”又は“4”書き込み時には“ON”となる。 Transistor Qn32 becomes "OFF", "2" or "4" at the time of writing "ON". その後、時刻t3ps にV Then, V to time t3ps
RFYBACが0Vになり、データ“1”又はデータ“2”が保持されているデータ回路からはビット線書き込み制御電圧Vccがビット線に出力される。 RFYBAC becomes to 0V, and data "1" or data bit line write control voltage Vcc from the data circuit "2" is held is outputted to the bit line. その結果、 as a result,
“1”書き込み又は“2”書き込みするビット線はVc "1" is written or "2" bit line write Vc
c、“3”書き込みするビット線は2V、“4”書き込みするビット線は0Vになる。 c, "3" bit line writing 2V, "4" bit line writing becomes 0V. 時刻t4ps に制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG1A、制御ゲートCG1A〜CG4A The time t4ps to the control gate and select gate driver circuit 2, the select gate SG1A of a selected block, the control gate CG1A~CG4A
がVccとなる。 But the Vcc. 選択ゲートSG2Aは0Vである。 Select gate SG2A is 0V. 次に、選択された制御ゲートCG2Aが高電圧Vpp(例えば20V)、非選択制御ゲートCG1A,CG3A,C Next, a high voltage Vpp (e.g., 20V) is selected control gate CG2A, unselected control gate CG1A, CG3A, C
G4AがVM (例えば10V)となる。 G4A becomes the VM (for example, 10V). データ“4”が保持されているデータ回路に対応するメモリセルでは、 In the memory cell corresponding to the data circuit in which data "4" is held,
0Vのチャネル電位と制御ゲートのVppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 By the potential difference Vpp of channel potential and the control gate of 0V, electrons into the floating gate threshold is injected is increased.
データ“3”が保持されているデータ回路に対応するメモリセルでは、2Vのチャネル電位と制御ゲートのVpp In the memory cell corresponding to the data circuit in which data "3" is held, the channel potential and the control gate of 2V Vpp
の電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 The potential difference, electrons into the floating gate threshold is injected is increased. “3”書き込みの場合のチャネル電位を2Vにしているのは、電子の注入量を“4”データ書き込みの場合よりも、少なくするためである。 "3" are you channel potential when writing to 2V than if the amount of injected electrons to "4" data programming, in order to reduce. データ“1”又は“2”が保持されているデータ回路に対応するメモリセルでは、チャネル電位と制御ゲートのVppの電位差が小さいため、実効的には浮遊ゲートに電子は注入されない。 In the memory cell corresponding to the data circuit in which data "1" or "2" is held, for the potential difference Vpp of channel potential and the control gate is small, electrons in the floating gate to the effective is not injected. よって、メモリセルのしきい値は変動しない。 Thus, the threshold voltage of the memory cell does not change. 書き込み動作中、信号SAN1、SAN2,PRE During a write operation, signal SAN1, SAN2, PRE
B,BLCBは“H”、信号SAP1,SAP2,VR B, BLCB is "H", signal SAP1, SAP2, VR
FYBA1C,RV1A,RV1B,RV2B,ECH FYBA1C, RV1A, RV1B, RV2B, ECH
1,ECH2は“L”、電圧VBは0Vである。 1, ECH2 is "L", the voltage VB is 0V.

【0163】(3)下位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出する(書き込みベリファイ)。 [0163] (3) After the verify read the writing operation of the lower page, detects whether the writing has been fully carried out (write verify). もし、所望のしきい値に達していれば、フリップ・フロップFF1のノードN3 If it has reached the desired threshold, the flip-flop FF1 node N3
Cを“H”に変更する。 To change to "H" C. もし、所望のしきい値に達していなければ、データ回路のデータを保持して再度書き込み動作を行なう。 If it has not reached the desired threshold, performing a re-write operation to hold data in the data circuit. 書き込み動作と書き込みベリファイは、全ての“3”書き込みするメモリセル及び“4”書き込みするメモリセルが所望のしきい値に達するまで繰り返される。 Write operation and write verify is repeated until all of "3" memory cells, and "4" the memory cell to write to write it reaches the desired threshold.

【0164】図18及び図43を用いて、この書き込みベリファイ動作を説明する。 [0164] with reference to FIGS. 18 and 43, illustrating this write verify operation. まず、“3”書き込みするメモリセルが所定のしきい値に達しているかを検出する。 First, "3" memory cell write detects whether has reached a predetermined threshold value. まず時刻t1yy に、電圧VA,VBがそれぞれ1. First time t1yy, voltage VA, VB, respectively 1.
8V,1.5Vとなって、ビット線BLa,BLbはそれぞれ1.8V,1.5Vになる。 8V, becomes 1.5V, the bit line BLa, BLb are respectively 1.8V, it becomes 1.5V. 信号BLCA,BL Signal BLCA, BL
CBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa,BLbはフローティングとなる。 CB is a "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L”となって、MO Signal PREA, PREB becomes the "L", MO
SキャパシタQd1,Qd2のゲート電極であるノードN S capacitor Qd1, a gate electrode of Qd2 node N
1,N2はフローティング状態になる。 1, N2 is in a floating state. 続いて制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0.5V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートS Then the selected control gate CG2A of the block selected by the control gate and select gate driving circuit 2 0.5V, the unselected control gate CG1A, CG3A, select a CG4A gate S
G1A,SG2AはVccにされる。 G1A, SG2A is to Vcc. 選択されたメモリセルのしきい値が0.5V以下なら、ビット線電圧は1. If the threshold cells below 0.5V, the bit line voltage 1.
5Vより低くなる。 Lower than 5V. 選択されたメモリセルのしきい値が0.5V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cell 0.5V or more, the bit line voltage will remain at 1.8V.

【0165】時刻t2yy に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 [0165] At time T2yy, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。 Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected. この後時刻t3yy にRV2Aが1.5Vになり、“2”書き込みの場合及び“4”書き込みの場合には、ノードN1が0Vに放電される。 RV2A becomes 1.5V in the after time T3yy, if "2" when write and "4" is written, the node N1 is discharged to 0V. 時刻t4yy に信号VRFYBACが“L”となると、“1”又は“2”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp12Cが“ON”であり、ノードN1はVccとなる。 When time t4yy the signal VRFYBAC becomes "L", "1" or "2" in the data circuit write data is held is a p-channel MOS transistor Qp12C is "ON", the node N1 becomes Vcc. その結果、ノードN1は“1”書き込み又は“2” As a result, the node N1 is "1" writing or "2"
書き込みの場合にはVcc,“4”書き込みの場合には0 0 In the case of the writing is Vcc, in the case of "4" write
Vになる。 It becomes V.

【0166】信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 [0166] signals SAN 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H". この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 再度、信号SAN1,SAP1がそれぞれ“H”, Again, signal SAN1, SAP1 each "H",
“L”となることで、時刻t5yy にノードN1の電圧がセンスされラッチされる。 "L" and that becomes the voltage of the node N1 at time t5yy is sensed and latched. これで、“3”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“3”書き込み状態となったか否かを検出する。 This "3" only the data circuit holding the write data to detect whether a data is sufficiently "3" write state of the corresponding memory cell. メモリセルのデータが“3”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“1”に変更される。 If the data of the memory cell is "3", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "1". メモリセルのデータが“3”でなければ、フリップ・フロップFF1でノードN2の電圧をセンスしラッチすることで書き込みデータは“3”に保持され以後、追加書き込みが行なわれる。 Otherwise the data of the memory cell is "3", the write data by sensing and latching a voltage of the node N2 in the flip-flop FF1 is thereafter held at "3", additional writing is performed. “1”又は“2”又は“4”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" or "2" or "4" write the data in the data circuit holding the write data is not changed.

【0167】次に、選択された制御ゲートが2.5Vにされる。 [0167] Next, the control gate selected is to 2.5V. 選択されたメモリセルのしきい値が2.5V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells below 2.5V, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が2.5V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells than 2.5V, the bit line voltage will remain at 1.8V. 時刻t6yy にPRE PRE to time t6yy
A,PREBがVccになりノードN1,N2が1.8 A, node N1, N2 will PREB is Vcc is 1.8
V,1.5Vになった後、フローティングになる。 V, after becoming to 1.5V, become floating. この後時刻t7yy に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 This after time T7yy, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとM Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and M
OSキャパシタQd2は切り離される。 OS capacitor Qd2 is disconnected. 時刻t8yy に信号VRFYBACが“L”となると、“1”又は“2”書き込みデータが保持されているデータ回路及び、“3” When time t8yy the signal VRFYBAC becomes "L", "1" or "2" data circuit and the write data is held, "3"
書き込みが充分に行なわれたために“1”書き込みデータが保持されているデータ回路では、pチャネルMOS Data circuit write is "1" write data is retained for that sufficiently performed, p-channel MOS
トランジスタQp12Cが“ON”であり、ノードN1はV Transistor Qp12C is "ON", the node N1 is V
ccとなる。 The cc.

【0168】信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 [0168] signals SAN 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H". この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 再度、信号SAN1,SAP1がそれぞれ“H”, Again, signal SAN1, SAP1 each "H",
“L”となることで、時刻t9yy にノードN1の電圧がセンスされラッチされる。 "L" and that becomes the voltage of the node N1 at time t9yy is sensed and latched. これで、“4”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“4”書き込み状態となったか否かを検出する。 This "4" only the data circuit holding the write data to detect whether a data is sufficiently "4" write state of the corresponding memory cell. メモリセルのデータが“4”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“2”に変更され、以後は書き込まれなくなる。 If the data of the memory cell is "4", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "2", hereafter no longer be written. メモリセルのデータが“4”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“4” Otherwise data is "4" of the memory cell, the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is "4"
に保持され以後、追加書き込みが行なわれる。 Thereafter held in additional writing is performed. “1”又は“2”又は“3”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" or "2" or "3" write the data in the data circuit holding the write data is not changed.

【0169】全ての選択されたメモリセルが所望のしきい値に達していれば、データ回路のノードN4Cが“L”になる。 [0169] long as it all selected memory cell reaches the desired threshold, the node data circuit N4C becomes "L". これを検出することにより、全ての選択されたメモリセルが所望のしきい値に達したか否かが分る。 By detecting this, all of the selected memory cell is seen whether reached the desired threshold. 書き込み終了の検出は、例えば図18のように書き込み終了一括検知トランジスタQn5C を用いればよい。 Detection of completion of writing, for example, may be used to write termination batch detection transistor Qn5C as shown in Figure 18.
ベリファイリード後、まずVRTCを例えばVccにプリチャージする。 After the verify read is first precharged VRTC example to Vcc. 書き込みが不充分なメモリセルが1つでもあると、そのデータ回路のノードN4Cは“H”なのでnチャネルMOSトランジスタQn5C は“ON”し、 When the writing is even memory cell has one insufficient, the node N4C data circuit "H" because the n-channel MOS transistor Qn5C is "ON",
VRTCはプリチャージ電位から低下する。 VRTC drops from the precharge potential. 全てのメモリセルが充分に書き込まれると、データ回路3-0,3- When all memory cells are written to enough, the data circuit 3-0,3-
1,…,3-m-1,3-mのノードN4Cが全て“L”になる。 1, ..., it becomes 3-m-1,3-m nodes N4C all "L". その結果、全てのデータ回路内のnチャネルMOS As a result, n-channel in all of the data circuit MOS
トランジスタQn5C が“OFF”になるのでVRTCはプリチャージ電位を保ち、書き込み終了が検知される。 Since transistor Qn5C becomes "OFF" VRTC keeps the precharge potential, the write end is detected.

【0170】<上位ページの読み出し>上位ページの読み出しではメモリセルが「“1”又は“3”であるか、 [0170] or in the reading of the upper page <reading of the upper page> is a memory cell is "" 1 "or" 3 ",
或いは“2”又は“4”であるか」が読み出される。 Or "2" or "4" or "is read out. このためには選択した制御ゲートに1Vを印加し、電流が流れるか否かを検出すればよい。 This 1V is applied to the control gate of the selected order, may be detected whether a current flows. タイミング図は図30 The timing diagram Figure 30
であり、図30の時刻t3RD にフリップ・フロップFF , And the flip-flop FF to time t3RD in FIG. 30
2によってデータをラッチした後に、CENB2を“H”にすることにより、上位ページの書き込みデータが外部に出力される。 After latching the data by 2, by the "H" to CENB2, the upper page write data is output to the outside. この時のフリップ・フロップFF Flip-flop FF at this time
2のデータは図32である。 2 of the data is 32.

【0171】<下位ページの読み出し>下位ページの読み出しではメモリセルが「“0”又は“2”であるか、 [0171] or in the reading of <lower page of read> lower page is a memory cell is "" 0 "or" 2 ",
或いは“1”又は“3”であるか」が読み出される。 Or "1" or "3" or "is read out. タイミング図は図30及び図31である。 The timing diagram is 30 and 31. 読み出した結果のフリップ・フロップのノードは図34である。 Node of a result of reading the flip-flop is 34. 下位ページのデータはフリップ・フロップ1(ノードN3C, Data of the lower page flip-flop 1 (node ​​N3C,
N4C)に蓄えられている。 It is stored in the N4C). CENB1を活性化することにより、下位ページのデータを外部に出力できる。 By activating CENB1, can output data of the lower page to the outside.

【0172】上記の説明から分るように、上位ページの読み出しは下位ページの読み出しの時刻t3RD までの動作である。 [0172] As can be seen from the above description, the reading of the upper page is an operation until the time t3RD of reading the lower page. 従って、例えば上位ページに引き続いて下位ページを読み出す場合には、まず上位ページを読み出した後に、上位ページのデータをチップ外部に出力している間に、引き続き、下位ページのデータを読み出してもよい。 Accordingly, when following the upper page read the lower page, for example, after reading the upper page First, the data of the upper page while outputting to the outside of the chip, subsequently, may read data of the lower page . つまり、時刻t3RD に上位ページのデータがフリップ・フロップFF2にラッチされ、チップ外部に出力されるのと同時に、<下位ページの読み出し>で記した図30及び図31の時刻t3RD 以降の動作を行なう。 That is, the data of the upper page at time t3RD is latched into flip-flop FF2, at the same time that is output to the outside of the chip, performs time t3RD subsequent operation of FIGS. 30 and 31 noted in <reading the lower page> . これにより、見かけ上、下位ページの書き込みを高速に行なうことができる。 Thus, apparently, it can be written in the lower page quickly.

【0173】<下位ページの別の書き込み方法>上記実施形態では下位ページの書き込みの際に、上位ページのデータの読み出し、及びデータ反転を行なっている。 [0173] When writing the lower page is <Another method of writing the lower page> above embodiment, is performed reading of data of the upper page, and a data inversion. 第3の実施形態と同様に、本実施形態でも上位ページのデータ反転動作を省略できる。 Like the third embodiment, it can be omitted data inversion operation of the upper page in the embodiment. データ回路は図18である。 Data circuit is a diagram 18. 上位データ読み出しのタイミング図は図23の時刻t4yd までとほぼ同様である。 The timing diagram of the upper data reading is substantially the same as that until time t4yd in Figure 23. 図23と異なるのは、本実施形態では“2”状態が1.5Vから1.8Vの間のしきい値を持つので、CG2Aを0Vではなく、1Vにする点である。 It is different from FIG. 23, since "2" state in the present embodiment has a threshold value of between 1.5V to 1.8V, rather than 0V to CG2A, a point to 1V. プログラム及びベリファイリードの動作タイミングは図44、及び図45である。 Operation timing of the program and verify read 44, and a diagram 45. 動作内容は第3の実施形態とほぼ同様なので、ここでは詳細な説明は省略する。 Since the operation contents are almost similar to the third embodiment, a detailed description thereof will be omitted.

【0174】[第5の実施形態]本実施形態は、“1” [0174] Fifth Embodiment In this embodiment, "1"
状態は第1のしきい値レベルを有し、“2”状態は第2 State has a first threshold level, "2" state second
のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i“状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルにおいて、図52 Of having a threshold level, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) is the i-th in the memory cell for storing n-value that has a threshold level, FIG. 52
のようにメモリセルが“1”状態,“2”状態,…, The memory cell is "1" state as of, "2" state, ...,
“2 k-1 −1”状態又は“2 k-1 ”状態(kは2以上の自然数)を保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、メモリセルを“1”状態,“2”状態,…, "2 k-1 -1" state or "2 k-1" states (k is a natural number of 2 or more) in the case of holding a write data and a memory cell input from the outside of the memory cell on the basis of the data held , the memory cell "1" state, "2" state, ...,
“2 k −1”状態又は“2 k ”状態にし、メモリセルが“1”状態,“2”状態,…,“2 k −1”状態又は“2 k ”状態を保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、メモリセルを“1”状態,“2”状態, "2 k -1" state or the "2 k" state, the memory cell is "1" state, "2" state, ..., in case of holding a "2 k -1" state or "2 k" state, the memory based on the data write data and a memory cell input from the outside of the cell holds the memory cell "1" state, "2" state,
…,“2 k+1 −1”状態又は“2 k+1 ”状態にし、メモリセルが“1”状態,“2”状態,…,“2 m-1 −1” ..., "2 k + 1 -1" state or the "2 k + 1" state, the memory cell is "1" state, "2" state, ..., "2 m-1 -1"
状態又は“2 m-1 ”状態(mはn=2 mを満たす自然数)を保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、メモリセルを“1”状態,“2”状態,…,“2 m If (the m is a natural number satisfying n = 2 m) state or "2 m-1" state to hold the, on the basis of the data write data and a memory cell input from the outside of the memory cell holds the memory cell " 1 "state," 2 "state, ...," 2 m
−1”状態又は“2 m ”状態にすることを特徴とする。 Characterized by -1 "state or" 2 m "state.

【0175】例えば4値メモリセルの場合には、図46 [0175] In the case of the example 4-value memory cell, FIG. 46
のようにメモリセルが“1”状態又は“2”状態を保持する場合に、メモリセルの外部から入力する書き込みデータと、前記メモリセルが保持するデータを基づいて、 As with the case of holding the memory cell is "1" state or "2" state of, based a write data input from outside the memory cell, the data to which the memory cell holds,
メモリセルを“1”状態,“2”状態,“3”状態又は“4”状態にすることを特徴とする。 The memory cell "1" state, "2" state, characterized in that the "3" state or "4" state.

【0176】また本実施形態は、図46のように、第1 [0176] In the first embodiment, as shown in FIG. 46, the first
の書き込み動作において、第1の論理レベルが入力するとメモリセルは“1”状態になり、第2の論理レベルが入力すると“2”状態になり、その後、第1の書き込み動作の結果“1”状態であるメモリセルは第2の書き込み動作において、第3の論理レベルが入力すると“1” In the write operation, the first logic level is input memory cell becomes "1" state, the second logic level is input to "2" state, then the result of the first write operation "1" in the memory cell to the second write operation is a state, when the third logic level input "1"
状態になり、第4の論理レベルが入力すると“3”状態になり、第1の書き込み動作の結果“2”状態であるメモリセルは第2の書き込み動作において、第3の論理レベルが入力すると“2”状態になり、第4の論理レベルが入力すると“4”状態になることを特徴とする。 Ready, the fourth logic level inputs "3" state, and the memory cell is the result "2" state of the first write operation in the second write operation, when the third logic level input "2" and the state, characterized by comprising a fourth logic level when the input of the "4" state.

【0177】本実施形態は、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、 [0177] The present embodiment, "1" state has a first threshold level, "2" state has a second threshold level, "3" state a third threshold It has a value level,
“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、メモリセルの書き込みデータを保持するデータ回路と、から図47のように構成される。 "I" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) holds a memory cell for storing n-value that has a threshold level of the i, the write data in the memory cell a data circuit, configured as shown in FIG 47 from.

【0178】そして、メモリセルが“1”状態又は“2”状態を保持する場合に、データ回路がメモリセルの外部から入力する書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、前記データ回路に保持したデータを基に、メモリセルを“1”状態,“2“状態,“3”状態又は“4”状態にすることを特徴とする。 [0178] Then, in case of holding the memory cell is "1" state or "2" state, and the write data the data circuit is inputted from the outside of the memory cell, after holding the data read from said memory cell , based on the data held in the data circuit, a memory cell "1" state, "2" state, characterized in that the "3" state or "4" state.

【0179】また、第1の書き込み動作において、データ回路に保持する第1の書き込みデータに応じて、書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態になり、書き込みデータが第2の論理レベルの場合には“2”状態になり、その後、データ回路がメモリセルの外部から入力する書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、メモリセルが“1”状態でありかつ第2の書き込みデータが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“1”状態になり、メモリセルが“1”状態でありかつ書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“3”状態になり、メモリセルが“2”状態でありかつ第2の書き込みデ [0179] In the first write operation, in response to the first write data held in the data circuit, a memory cell when the write data is a first logic level becomes "1" state, write data There will be "2" state when the second logic level, then, and write data the data circuit is inputted from the outside of the memory cell, after holding the data read from the memory cell, the memory cell is "1" is a state and when the second write data data circuit holds If it is the third logic level, the memory cell becomes "1" state, a "1" state memory cell and writing If the data is data circuit holds If it is the fourth logic level, the memory cell becomes "3" state, a memory cell is "2" state and the second write de タが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“2”状態になり、メモリセルが“2”状態でありかつ第2の書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“4”状態になることを特徴とする。 If data is held third logic when the level is in the data circuit of the memory cell becomes "2" state is a state the memory cell is "2" and the second write data in the fourth logic level If the data circuit holds when there, the memory cell is characterized by comprising a "4" state.

【0180】従って、4値メモリセルの場合には、例えば図46のようなしきい値分布であればよい。 [0180] Therefore, in the case of the 4-value memory cell may be any threshold distribution as shown in FIG. 46 for example. 書き込みは図46、図47のように行なえばよい。 Write Figure 46, may be performed as shown in FIG. 47. データ回路は例えば第1のラッチ回路及び第2のラッチ回路から構成されればよい。 Data circuit may be made from the first latch circuit and second latch circuits, for example.

【0181】第1の書き込み動作において第1の書き込みデータはI/O線から第1のラッチ回路に入力し、データ回路に保持する第1の書き込みデータに応じて、書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態になり、書き込みデータが第2の論理レベルの場合には“2”状態になる。 [0181] The first write data in the first write operation is input to the first latch circuit from the I / O lines, in response to a first write data held in the data circuit, the write data is a first logic memory cell becomes "1" state when the level, the write data becomes "2" state when the second logic level. 第2の書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から入力する第2の書き込みデータをラッチし、第2 In the second write operation, the first latch circuit in the data circuit latches the second write data input from outside the memory cell, the second
のラッチ回路が前記メモリセルから読み出された第1の書き込みデータを保持する。 Latch circuit holds the first write data read from the memory cell. その後、メモリセルが“1”状態でありかつ第2の書き込みデータが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“1”状態になり、メモリセルが“1“状態でありかつ第2の書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“3”状態になり、メモリセルが”2”状態でありかつ第2の書き込みデータが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“2”状態になり、メモリセルが“2“状態でありかつ第2の書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“4”状態になる。 Then, if a state the memory cell is "1" and the second write data data circuit holds If it is the third logic level, the memory cell becomes "1" state, the memory cell is "1" If the status is and and the second write data is the data circuit when is the fourth logic level held, the memory cell becomes "3" state, the memory cell is "2" and state and the second write If the data held third logic when the level is in the data circuit of the memory cell becomes "2" state is a state the memory cell is "2" and the second write data in the fourth logic level If there if the data circuit holds the memory cell becomes "4" state. 本実施形態は4値メモリセルに限らず、倒えば8値メモリセルでもよいし、16値メモリセルや2 m値(mは自然数) This embodiment is not limited to 4-value memory cells, it may be an 8-value memory cell if倒E, 16 value memory cell or the 2 m values (m is a natural number)
メモリセルでも構わない。 It may be a memory cell. 1メモリセルに蓄える情報は、2の倍数に限らず、もちろん3値でも5値でも6値でも10値でも280値でもよい。 1 information storing in the memory cell is not limited to a multiple of 2, it may be 280 values ​​in 10 values ​​in course 6 value at 5 value in ternary.

【0182】8値メモリセルのしきい値分布と書き込み動作の一例が図48、図49である。 [0182] One example of a threshold distribution and the write operation of the 8-value memory cell 48, a diagram 49. データ回路は例えば第1のラッチ回路、第2のラッチ回路及び第3のラッチ回路から構成されればよい。 Data circuit may be made of a first latch circuit, the second latch circuit and third latch circuit.

【0183】第1の書き込み動作において第1の書き込みデータはI/O線から第1のラッチ回路に入力し、データ回路に保持する第1の書き込みデータに応じて、書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態になり、書き込みデータが第2の論理レベルの場合には“2”状態になる。 [0183] The first write data in the first write operation is input to the first latch circuit from the I / O lines, in response to a first write data held in the data circuit, the write data is a first logic memory cell becomes "1" state when the level, the write data becomes "2" state when the second logic level. 第2の書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から入力する第2の書き込みデータをラッチし、第2 In the second write operation, the first latch circuit in the data circuit latches the second write data input from outside the memory cell, the second
のラッチ回路が前記メモリセルから読み出された第1の書き込みデータを保持する。 Latch circuit holds the first write data read from the memory cell. その後、メモリセルが“1”状態でありかつ第2の書き込みデータが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“1”状態になり、メモリセルが“1”状態でありかつ第2の書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“3”状態になり、メモリセルが“2”状態でありかつ第2の書き込みデータが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“2”状態になり、メモリセルが“2”状態でありかつ第2の書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“4”状態になる。 Then, if a state the memory cell is "1" and the second write data data circuit holds If it is the third logic level, the memory cell becomes "1" state, the memory cell is "1" If the status is and and the second write data is the data circuit when is the fourth logic level held, the memory cell becomes "3" state, the memory cell is "2" and state and the second write If the data held third logic when the level is in the data circuit of the memory cell becomes "2" state is a state the memory cell is "2" and the second write data in the fourth logic level If there if the data circuit holds the memory cell becomes "4" state. 第3の書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から入力する第3の書き込みデータをラッチし、第2、第3のラッチ回路が前記メモリセルから読み出された第1の書き込みデータ及び第2の書き込みデータを保持する。 In the third write operation, the first latch circuit in the data circuit latches the third write data to be input from the outside of the memory cell, second, third latch circuit is read from the memory cell holding a first write data and second write data. その後、第3の書き込みデータから第5の論理レベルである場合には、メモリセルは“1”又は“2”又は“3”又は“4”状態を保つ。 Thereafter, when the third write data is a fifth logic level of the memory cell maintains the "1" or "2" or "3" or "4" state. 第3の書き込みデータが第6の論理レベルである場合には、“1”状態,“2”状態,“3”状態,“4”状態のメモリセルは、それぞれ“5”状態,“6”状態, When the third write data is a logic level of the sixth, "1" state, "2" state "3" state, "4" memory cell states are "5" state, "6" State,
“7”状態,“8”状態になる。 "7" state, the "8" state.

【0184】16値メモリセルのしきい値分布と書き込み動作の一例が図50、図51である。 [0184] One example of a threshold distribution and the write operation of the 16-value memory cell 50, a diagram 51. データ回路は例えば第1のラッチ回路、第2のラッチ回路、第3のラッチ回路及び第4のラッチ回路から構成されればよい。 Data circuit, for example a first latch circuit, the second latch circuit, may be made of a third latch circuit and the fourth latch circuit.

【0185】第1の書き込み動作において第1の書き込みデータはI/O線から第1のラッチ回路に入力し、データ回路に保持する第1の書き込みデータに応じて、書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態になり、書き込みデータが第2の論理レベルの場合には“2”状態になる。 [0185] The first write data in the first write operation is input to the first latch circuit from the I / O lines, in response to a first write data held in the data circuit, the write data is a first logic memory cell becomes "1" state when the level, the write data becomes "2" state when the second logic level. 第2の書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から入カする第2の書き込みデータをラッチし、第2 In the second write operation, the first latch circuit in the data circuit latches the second write data arrived from outside the memory cell, the second
のラッチ回路が前記メモリセルから読み出された第1の書き込みデータを保持する。 Latch circuit holds the first write data read from the memory cell. その後、メモリセルが“1”状態でありかつ第2の書き込みデータが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“1”状態になり、メモリセルが“1”状態でありかつ第2の書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“3”状態になり、メモリセルが“2”状態でありかつ第2の書き込みデータが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“2”状態になり、メモリセルが“2”状態でありかつ第2の書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“4”状態になる。 Then, if a state the memory cell is "1" and the second write data data circuit holds If it is the third logic level, the memory cell becomes "1" state, the memory cell is "1" If the status is and and the second write data is the data circuit when is the fourth logic level held, the memory cell becomes "3" state, the memory cell is "2" and state and the second write If the data held third logic when the level is in the data circuit of the memory cell becomes "2" state is a state the memory cell is "2" and the second write data in the fourth logic level If there if the data circuit holds the memory cell becomes "4" state. 第3の書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から入力する第3の書き込みデータをラッチし、第2、第3のラッチ回路が前記メモリセルから読み出された第1の書き込みデータ及び第2の書き込みデータを保持する。 In the third write operation, the first latch circuit in the data circuit latches the third write data to be input from the outside of the memory cell, second, third latch circuit is read from the memory cell holding a first write data and second write data. その後、第3の書き込みデータが第5の論理レベルである場合には、メモリセルは“1” Thereafter, when the third write data is fifth logic level of the memory cell is "1"
又は“2”又は“3”又は“4”状態を保つ。 Or "2" or "3" or "4" keep state. 第3の書き込みデータが第6の論理レベルである場合には、 When the third write data is a logic level of the sixth,
“1”状態,“2”状態,“3”状態,“4”状態のメモリセルは、それぞれ“5”状態,“6”状態,“7” "1" state, "2" state "3" state, "4" memory cell states are "5" state, "6" state, "7"
状態,“8”状態になる。 State, the "8" state.

【0186】第4の書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から人力する第4 [0186] In the fourth write operation, the 4 first latch circuit in the data circuit is manually from outside the memory cell
の書き込みデータをラッチし、第2,第3,第4のラッチ回路が前記メモリセルから読み出された第1の書き込みデータ、第2の書き込みデータ、及び第3の書き込みデータを保持する。 Latches the write data, the second, third, first write data fourth latch circuit is read from the memory cell, to retain the second write data, and a third write data. その後、第4の書き込みデータが第7の論理レベルである場合には、メモリセルは“1”又は“2”又は“3”又は“4”又は“5”又は“6”又は“7”又は“8”状態を保つ。 Thereafter, when the fourth write data is a logic level of the seventh memory cell is "1" or "2" or "3" or "4" or "5" or "6" or "7" or keep the "8" state. 第4の書き込みデータが第8の論理レベルである場合には、“1”状態, If the fourth write data is a logic level of the eighth, "1" state,
“2”状態,“3”状態,“4”状態,“5”状態, "2" state "3" state, "4" state, "5" state,
“6”状態,“7”状態,“8”状態のメモリセルは、 "6" state, "7" state, the memory cell of the "8" state,
それぞれ“9”状態,“10”状態,“11”状態, Each "9" state, "10" state, "11" state,
“12”状態,“13”状態,“14”状態,“15” "12" state, "13" state, "14" state, "15"
状態,“16”状態になる。 State, the "16" state. m値(mは自然数)メモリセルのしきい値分布と書き込み動作の一例が図52、 2 m values (m is a natural number) one example of a threshold distribution of a memory cell and a write operation in FIG. 52,
図53である。 It is a diagram 53. データ回路は例えば第1のラッチ回路、 Data circuit, for example a first latch circuit,
第2のラッチ回路、第3のラッチ回路、第4のラッチ回路、…、第mのラッチ回路から構成されればよい。 Second latch circuit, the third latch circuit, a fourth latch circuit, ..., may be made of a latch circuit of the m.

【0187】第1の書き込み動作において第1の書き込みデータはI/O線から第1のラッチ回路に入力し、データ回路に保持する第1の書き込みデータに応じて、書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態になり、書き込みデータが第2の論理レベルの場合には“2″状態になる。 [0187] The first write data in the first write operation is input to the first latch circuit from the I / O lines, in response to a first write data held in the data circuit, the write data is a first logic memory cell becomes "1" state when the level, the write data becomes "2" state when the second logic level. 第2の書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から入カする第2の書き込みデータをラッチし、第2 In the second write operation, the first latch circuit in the data circuit latches the second write data arrived from outside the memory cell, the second
のラッチ回路が前記メモリセルから読み出された第1の書き込みデータを保持する。 Latch circuit holds the first write data read from the memory cell. その後、メモリセルが“1”状態でありかつ第2の書き込みデータが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“1“状態になり、メモリセルが“1”状態でありかつ第2の書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“3”状態になり、メモリセルが“2”状態でありかつ第2の書き込みデータが第3の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“2”状態になり、メモリセルが“2“状態でありかつ第2の書き込みデータが第4の論理レベルであるとデータ回路が保持する場合、前記メモリセルは“4”状態になる。 Then, if a state the memory cell is "1" and the second write data data circuit holds If it is the third logic level, the memory cell becomes "1" state, the memory cell is "1" If the status is and and the second write data is the data circuit when is the fourth logic level held, the memory cell becomes "3" state, the memory cell is "2" and state and the second write If the data held third logic when the level is in the data circuit of the memory cell becomes "2" state is a state the memory cell is "2" and the second write data in the fourth logic level If there if the data circuit holds the memory cell becomes "4" state.

【0188】第3の書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から入力する第3 [0188] In the third writing operation, the third to the first latch circuit in the data circuit is inputted from the outside of the memory cell
の書き込みデータをラッチし、第2、第3のラッチ回路が前記メモリセルから読み出された第1の書き込みデータ及び第2の書き込みデータを保持する。 Latches the write data, the second, third latch circuit holds the first write data and second write data read from the memory cell. その後、第3 Then, the third
の書き込みデータが第5の論理レベルである場合には、 If the write data is the fifth logic level of,
メモリセルは“1”又は“2”又は“3”又は“4“状態を保つ。 Memory cell maintains the "4" state "1" or "2" or "3" or. 第3の書き込みデータが第6の論理レベルである場合には、“1”状態,“2“状態,“3”状態, When the third write data is a logic level of the sixth, "1" state, "2" state "3" state,
“4”状態のメモリセルは、それぞれ“5”状態, "4" memory cell of the state, each "5" state,
“6”状態,“7”状態,“8”状態になる。 "6" state, "7" state, the "8" state. 第4の書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から入力する第4の書き込みデータをラッチし、第2,第3,第4のラッチ回路が前記メモリセルから読み出された第1の書き込みデータ、第2の書き込みデータ、及び第3の書き込みデータを保持する。 In the fourth write operation, the first latch circuit in the data circuit latches the fourth write data input from outside the memory cell, second, third, fourth latch circuit to read from the memory cell first write data issued, for holding a second write data, and a third write data. その後、第4の書き込みデータが第7の論理レベルである場合には、メモリセルは“1”又は“2”又は“3”又は“4”又は“5”又は“6”又は“7”又は“8“状態を保つ。 Thereafter, when the fourth write data is a logic level of the seventh memory cell is "1" or "2" or "3" or "4" or "5" or "6" or "7" or keep the "8" state. 第4の書き込みデータが第8の論理レベルである場合には、“1”状態,“2”状態,“3”状態, If the fourth write data is a logic level of the eighth, "1" state, "2" state "3" state,
“4”状態,“5”状態,“6”状態,“7”状態, "4" state, "5" state, "6" state, "7" state,
“8”状態のメモリセルは、それぞれ“9”状態,“1 "8" memory cell states are "9" state, "1
0”状態,“11”状態,“12”状態,“13”状態,“14”状態,“15”状態,“16“状態になる。 0 "state," 11 "state," 12 "state," 13 "state," 14 "state," 15 "state," of 16 "state.

【0189】第mの書き込み動作では、データ回路内の第1のラッチ回路がメモリセルの外部から入力する第m [0189] In the write operation of the m, m-th first latch circuit in the data circuit is inputted from the outside of the memory cell
の書き込みデータをラッチし、第2,第3,第4,…, Latches the write data, the second, third, fourth, ...,
第mのラッチ回路が、前記メモリセルから読み出された第1の書き込みデータ、第2の書き込みデータ,第3の書き込みデータ,…,第(m−1)の書き込みデータを保持する。 Latch circuit of the m is, the first write data read from said memory cell, a second write data, a third write data, ..., holds write data of the (m-1). その後、第mの書き込みデータが第(2m− Thereafter, the write data of the m is the (2M-
1)の論理レベルである場合には、メモリセルは“1 When the logic level of 1), the memory cell is "1
“又は“2”又は“3”…又は“2 m-1 −1”又は“2 "Or" 2 "or" 3 "... or" 2 m-1 -1 "or" 2
m-1 ”状態を保つ。第mの書き込みデータが第2mの論理レベルである場合には、“1”状態,“2”状態, m-1 "keeping the state. When the write data of the m is a logic level of the 2m is" 1 "state," 2 "state,
“3”状態,…,“2 m-1 −1”状態,“2 m-1 ”状態のメモリセルは、それぞれ“2 m-1 +1”状態,“2 "3" state, ..., "2 m-1 -1" state, the memory cell of the "2 m-1" states, respectively "2 m-1 +1" state, "2
m-1 +2”状態,…,“2 m −1”状態,“2 m ”状態になる。 m-1 +2 "state, ...," 2 m -1 "state," it becomes 2 m "state.

【0190】[第6の実施形態]本実施形態は、“1” [0190] The present embodiment Sixth Embodiment is "1"
状態は第1のしきい値レベルを有し、“2”状態は第2 State has a first threshold level, "2" state second
のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶する、複数ビットのデータの記憶が可能なメモリセルにおいて、第p(pは1以上の自然数)の書き込み動作で書き込まれたデータのしきい値分布幅が、第p+1の書き込み動作で新たに書き込まれたデータのしきい値分布幅のしきい値分布幅よりも狭いことを特徴とする。 Of having a threshold level, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) of the i-th stores n values ​​as a threshold level, the possible memory cell storing multi-bit data, the p (p is a natural number of 1 or more) threshold distribution of data written with a write operation width, and wherein the narrower than a threshold distribution width of the threshold distribution width of the data written to the new at the p + 1 of the write operation. 4値NANDフラッシュメモリを例にとり、図面を参照して本実施形態を説明する。 4 value takes a NAND flash memory as an example, with reference to the accompanying drawings to explain the present embodiment. 1つのメモリセルには、上位ビット及び下位ビットの2つに分けることのできる複数ビットのデータが記憶され得る。 A single memory cell, data of a plurality of bits that can be divided into two upper and lower bits can be stored. この複数ビットのデータはそれぞれ、上位ビットのデータが上位ページの書き込み動作、下位ビットのデータが下位ページの書き込み動作で、データ書き込みの単位となるページを形成するメモリセル群へ書き込まれる。 Each data of the plurality of bits, the write operation of the data is the upper page of the upper bit and the lower bit data in the write operation of the lower page is written into the memory cell group to form a page which is a unit of data writing.

【0191】書き込み動作手順を図54に示した。 [0191] illustrates the write operation procedure in FIG. 54. すなわち図54(a)は、上位ページの書き込みを示す図である。 That is, FIG. 54 (a) is a diagram showing the upper page writing. 上位ページの書き込みデータがHighの場合にはメモリセルは消去状態である“1”状態を保ち、Lo The memory cell in the case of upper page write data is High keeps the "1" state is an erased state, Lo
wの場合にはメモリセルは“2”状態に書き込まれる。 In the case of w is the memory cell is written in the "2" state.
また図54(b)は、下位ページの書き込みを示す図である。 The Figure 54 (b) is a diagram showing a write of the lower page. 下位ページの書き込みデータがHighの場合には“1”状態、“2”状態のメモリセルはその状態を保ち、Lowの場合には“1”状態のメモリセルは“3” When writing data of the lower page is High "1" state, "2" memory cell of the state keeps its state, when the Low "1" memory cell state "3"
状態に、“2”状態のメモリセルは“4”状態に書き込まれる。 State, the memory cell for "2" state is written to the "4" state. このように、1つのメモリセル内のデータを複数のページに分けて書き込むことにより、書き込みが高速化される。 Thus, by writing separately the data in one memory cell into a plurality of pages, writing it is faster. 図54に示される通り、下位ページの書き込みでは“3”書き込みが充分に行なわれたかを調べる“3”ベリファイリード、及び“4”書き込みが充分に行なわれたかを調べる“4”ベリファイリードを行なうのに対し、上位ページの書き込みでは“2”書き込みが充分に行なわれたかを調べる“2”ベリファイリードのみ行なう。 As shown in FIG. 54, the writing of the lower page "3" is written performs checks or not sufficiently done "3" verify read, and "4" is written is checked or not sufficiently done "4" verify read whereas, in the writing of the upper page "2" writing checks or not fully carried out "2" perform verify read only. しかも通常は、“4”状態のようにしきい値レベルが高いデータほど、ベリファイリードの動作自体長くなる傾向がある。 Moreover usually, "4" as the data threshold level is high, such as in a state, there is operation itself becomes longer trend verify read. 従って、こうした書き込み動作においてメモリセルのトランジスタのしきい値をシフトさせるため、書き込みバイアスとしてのパルスをワード線に供給する際に、充分な書き込みが行なわれるまで書き込みバイアスを段階的に大きくしていく増加幅(書き込み電圧のステップアップ幅)を上位ページ及び下位ページの書き込みで等しくすると、下位ページの書き込みに比べて上位ページの書き込みを高速に行なうことができる。 Thus, for shifting the threshold of the transistor of the memory cell in such a write operation, when a pulse is supplied as the write bias to the word line, is increased write bias stepwise to a sufficient writing is performed When increasing width (step-up width of the write voltage) equal in writing upper page and lower page, it can be written in the upper page faster than writing the lower page.

【0192】しかしながら、ページ書き込みに要する時間で通常定義される書き込み時間は、結局は上位ページ及び下位ページの書き込みのうちの長い方の時間で決定され、チップの書き込み時間の仕様は書き込み時間が長くなる下位ページの書き込み時間に設定される。 [0192] However, the writing time, which is usually defined as the time required for page writing, eventually is determined by the longer time ones of the writing of the upper and lower pages, the specification of the chip write time of the long write time It is set to a write time of lower page to be. このため、上位ページの書き込みだけが高速に行なわれても利点は少ない。 For this reason, only the writing of the upper page is little advantage be performed at high speed. 本実施形態においては、こうした点を考慮して上位ページの書き込み時間が下位ページの書き込み時間とほぼ同程度となるように、上位ページの書き込みを高精度にゆっくりと行なう。 In the present embodiment, the writing time of the upper page in consideration of these points is such that the substantially the same as the write time of the lower page is performed slowly writing upper page with high accuracy. すなわち、上位ページの書き込みの際の書き込み電圧のステップアップ幅をΔV That is, the step-up width of the write voltage when the writing of the upper page ΔV
pp1 、下位ページの書き込みの際の書き込み電圧のステップアップ幅をΔVpp2 としたとき、ΔVpp1 <ΔVpp pp1, when the step-up width of the write voltage at the time of the writing of the lower page and ΔVpp2, ΔVpp1 <ΔVpp
2 の関係を満足させる。 To satisfy the 2 relationship. このように上位ページの書き込みを高精度に行なうことで、“2”状態のメモリセルのしきい値分布幅が狭まってメモリセルの信頼性が向上する。 By thus writing the upper page with high accuracy, "2" threshold distribution width of the state of the memory cell is narrower reliability of the memory cell is improved. 以下、ΔVpp1 =ΔVpp2 に設定した場合と比較しながら、本実施形態をより詳細に説明する。 Hereinafter, while comparing with the case of setting the ΔVpp1 = ΔVpp2, This embodiment will be explained in more detail.

【0193】図55は、書き込み電圧のステップアップ幅が上位ページ及び下位ページで等しく(ΔVpp1 =Δ [0193] Figure 55 is a step-up width of the write voltage is equal in the upper and lower pages (ΔVpp1 = Δ
Vpp2 )、上位ページの書き込み動作で書き込まれたデータ“2”のしきい値分布幅が、下位ページの書き込み動作で新たに書き込まれたデータ“3”、“4”のしきい値分布幅と等しい場合について、メモリセルのしきい値分布を示す図である。 Vpp2), the threshold voltage distribution width of the written data "2" in the write operation of the upper page, the newly written data "3" in the write operation of the lower page, the threshold voltage distribution width of "4" If the same is a diagram illustrating a threshold distribution of a memory cell. なお図中のVCG2V 、VCG3V 、VC The VCG2V in the figure, VCG3V, VC
G4V は、それぞれメモリセルにデータ“2”、“3”、 G4V, the data "2" to each memory cell, "3",
“4”が充分書き込まれたか否かをチェックする際のベリファイ電圧に相当する。 "4" corresponds to the verify voltage for checking whether written sufficiently. また図56に、ここでの書き込みに当ってメモリセルに供給されるパルスの波形を示す。 Also in Figure 56 shows the waveform of a pulse supplied to the memory cell hitting the writing here.

【0194】図55に示されるように、“2”状態、 [0194] As shown in FIG. 55, "2" state,
“3”状態、“4”状態の各しきい値分布幅が全て0. "3" state, "4" each threshold distribution width of state are all 0.
8Vであるとき、上位ページの書き込み電圧は図56に示される通り、例えば初期値の15Vから0.8Vずつ大きくする。 When it is 8V, to increase as the write voltage of the upper page is shown in Figure 56, for example, from 15V initial value by 0.8V. また下位ページの書き込み電圧は、上位ページの書き込み電圧の初期値に“2”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差を加算した17.8Vを初期値とし、1 The writing voltage of the lower page, the 17.8V obtained by adding the voltage difference between the verify voltage for a verify voltage for the "2" is written to the initial value "4" write the write voltage of the upper page as the initial value, 1
7.8Vからやはり0.8Vずつ大きくしていく。 Go again increased by 0.8V from 7.8V. さらに、このとき“4”書き込みするメモリセルのチャネル及びビット線は0Vとし、“3”書き込みするメモリセルのチャネル及びビット線を“3”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差に相当する1.4Vに設定することで、下位ページの書き込み動作の際“3”状態と“4”状態をほぼ同時に書き込むことができる。 Furthermore, the channel and the bit line of the memory cell to be "4" is written this time is set to 0V, "3" channel and the bit line of the memory cell to write "3" verify voltage for write and "4" with the verify voltage for write by setting the 1.4V corresponding to the voltage difference, it can be written as "3" state during the write operation of the lower page "4" to state substantially simultaneously. これに対し、本実施形態でのメモリセルのしきい値分布を図57に示し、書き込みに当ってメモリセルに供給するパルスの波形を図5 In contrast, the threshold distribution of a memory cell in the embodiment shown in FIG. 57, FIG. 5 a pulse waveform is supplied to the memory cell hitting the write
8、図59に示す。 8, shown in FIG. 59. まず図57(a)のしきい値分布を得るためには、図58(a)、(b)に示されるようなパルスを書き込み電圧とすればよい。 First in order to obtain a threshold voltage distribution of FIG. 57 (a) is a diagram 58 (a), may be the writing voltage pulse as shown in (b). 上位ページの書き込み電圧として、初期値15Vから0.3Vずつ大きくなるパルスを供給することで、“2”状態のしきい値分布幅を0.3Vに狭めることができる。 As the write voltage of the upper page, by supplying pulses increases from an initial value 15V by 0.3V, "2" the threshold voltage distribution width of conditions can be narrowed to 0.3V. なお、このように書き込み電圧のステップアップ幅を小さくすると高精度に書き込みが行なわれる反面、書き込み時間は長時間化する。 Incidentally, although the writing to such high accuracy Decreasing the step-up width of the write voltage is performed, the writing time is prolonged. 従って書き込み電圧のステップアップ幅の大きさは、ベリファイリードに要する時間も併せた書き込み時間が上位ページの書き込みと下位ページの書き込みとでほぼ同程度となるように設定することが好ましい。 Thus the magnitude of the step-up width of the write voltage, it is preferable that the writing time also to the time required for the verify read is set to be substantially similar in the writing of the write and lower page of an upper page.

【0195】一方下位ページの書き込み電圧は、図58 [0195] On the other hand writing voltage of the lower page, as shown in FIG. 58
(b)に示される通り初期値17.3Vから0.8Vずつ大きくしていく。 Is increased from the street the initial value 17.3V by 0.8V shown in (b). すなわち下位ページの書き込み電圧の初期値は、上位ページの書き込み電圧の初期値に“2”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差を加算した17. That initial value of the write voltage of the lower page, the sum of the voltage difference between the verify voltage for a verify voltage and "4" write to "2" is written to the initial value of the write voltage of the upper page 17.
3Vに設定し、書き込み電圧のステップアップ幅は図5 Set 3V, step-up width of the write voltage 5
5のしきい値分布を得る場合と同様に、0.8Vとする。 5 as in the case of obtaining a threshold distribution, and 0.8V. またこのとき“4”書き込みするメモリセルのチャネル及びビット線は0Vとし、“3”書き込みするメモリセルのチャネル及びビット線を“3”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差に相当する1.4Vに設定することで、 The voltage between the channel and the bit line is set to 0V, "3" verify voltage for the verify voltage and "4" writing to "3" write the channel and the bit line of the memory cell to write the memory cell "4" is written this time by setting the 1.4V corresponding to the difference,
下位ページの書き込み動作の際“3”状態と“4”状態をほぼ同時に書き込むことができる。 The "3" state and "4" state during the write operation of the lower page almost can be written simultaneously. ここでは、図57 Here, as shown in FIG. 57
(a)に示される通り“2”状態のしきい値分布幅を0.3Vに狭めたことで、最もしきい値レベルの高い“4”状態のしきい値分布が図55に比べ約0.5V低下する。 By narrowing the threshold distribution width of the street "2" state shown in (a) to 0.3V, the highest threshold level "4" threshold distribution state approximately compared with FIG. 55 0 .5V reduced. この結果、メモリセルにおいて浮遊ゲート中の蓄積電荷の基板へのリークが抑制され、ひいてはメモリセルのデータ保持時間を2、3倍程度長くしてその信頼性を向上することができる。 As a result, leakage to the substrate of the accumulated charge in the floating gate in the memory cell is suppressed, it is possible to improve the reliability and hence the data retention time of the memory cells 2 times longer. なお、こうして上位ページの書き込みが高精度に行なわれると上位ページの書き込み速度は反面低下する。 Incidentally, in this way the upper page writing is performed with high accuracy writing speed of the upper page is reduced. However. しかしながら、下位ページの書き込みの方に長時間を要する以上、チップの書き込み速度の仕様は下位ページの書き込み速度で決定されるので、上位ページの書き込み速度が下位ページの書き込み速度よりも遅くならない限り、チップの書き込み速度の仕様は遅くならない。 However, more than it takes a long time towards the writing of the lower page, because the chip is write speed of the specification of is determined by the write speed of the lower page, as long as the write speed of the upper page is not slower than the write speed of the lower page, specification of the chip write speed of will not be late.

【0196】また本実施形態において、メモリセルのしきい値分布は以上に限定されるものではなく任意性を有する。 [0196] In the present embodiment, having any of the threshold distribution is not limited to the above memory cells. 例えば、図57(b)に示されるようなしきい値分布であってもよい。 For example, it may be a threshold distribution as shown in FIG. 57 (b). すなわちこの場合も、上位ページの書き込みを高精度に行なうことで“2”状態のしきい値分布幅を0.3Vに狭める。 That Again, narrowing the threshold voltage distribution width of "2" state by writing the upper page with high precision 0.3V. ただしここでは、“3” However here, "3"
状態のしきい値分布と“4”状態のしきい値分布の間の電圧差及び、“2”状態のしきい値分布と“3”状態のしきい値分布の間の電圧差がいずれも、図55や図57 The voltage difference between the threshold distributions and "4" threshold voltage distribution of the state of the state and "2" is also the voltage difference between the threshold distributions of state "3" threshold distribution state either , Figure 55 and Figure 57
(a)と比較して大きく設定されている。 (A) it is set greater in comparison with. 具体的に図5 Specifically, FIG. 5
5や図57(a)においては、こうしたしきい値分布の間の電圧差が0.6Vであり、メモリセルでのデータ“3”又は“4”の保持時、浮遊ゲート中の蓄積電荷のリークに起因するしきい値の低下が0.6Vを越えると、メモリセルが“2”状態或いは“3”状態となってデータの破壊が生じる可能性がある。 In 5 or FIG. 57 (a), a voltage difference 0.6V between these threshold distributions, when holding the data "3" or "4" in the memory cell, the stored charge in the floating gate When reduction in the threshold caused by the leakage exceeds 0.6V, the memory cell is "2" state or "3" there is a possibility that destruction of data occurs in a state. 一方、図57 On the other hand, as shown in FIG. 57
(b)におけるしきい値分布の間の電圧差は0.8Vであるので、同様のしきい値低下が0.8Vを越えないとデータは破壊されず、結果としてメモリセルの寿命が改善され信頼性が向上する。 Since the voltage difference between the threshold voltage distribution in (b) is a 0.8V, the same data when the threshold decreases does not exceed 0.8V is not destroyed, the life of the memory cell is improved as a result reliability is improved.

【0197】図57(b)のしきい値分布を得るためには、図58(a)、(c)に示されるようなパルスを書き込み電圧とすればよい。 [0197] In order to obtain a threshold voltage distribution of FIG. 57 (b) it is, FIG 58 (a), may be the writing voltage pulse as shown in (c). 上位ページの書き込み電圧として、初期値15Vから0.3Vずつ大きくなるパルスを供給することで、“2”状態のしきい値分布幅を0. As the write voltage of the upper page, by supplying the larger pulses from an initial value 15V by 0.3V, the threshold voltage distribution width of "2" state 0.
3Vに狭めることができる。 It can be narrowed to 3V. なお、このように書き込み電圧のステップアップ幅を小さくすると高精度に書き込みが行なわれる反面、書き込み時間は長時間化する。 Incidentally, although the writing to such high accuracy Decreasing the step-up width of the write voltage is performed, the writing time is prolonged. 従って書き込み電圧のステップアップ幅の大きさは、ベリファイリードに要する時間も併せた書き込み時間が上位ページの書き込みと下位ページの書き込みとでほぼ同程度となるように設定することが好ましい。 Thus the magnitude of the step-up width of the write voltage, it is preferable that the writing time also to the time required for the verify read is set to be substantially similar in the writing of the write and lower page of an upper page. 一方下位ページの書き込み電圧は、図58(c)に示される通り初期値17.7Vから0.8Vずつ大きくしていく。 On the other hand the write voltage of the lower page, is increased from the street the initial value 17.7V as shown in FIG. 58 (c) by 0.8V. すなわち下位ページの書き込み電圧の初期値は、上位ページの書き込み電圧の初期値に“2”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差を加算した17.7Vに設定し、書き込み電圧のステップアップ幅は図55のしきい値分布を得る場合と同様に、0.8Vとする。 That initial value of the write voltage of the lower page is set to 17.7V obtained by adding the voltage difference between the verify voltage for a verify voltage and "4" write to "2" is written to the initial value of the write voltage of the upper page, the write step-up width of the voltage as in the case of obtaining a threshold distribution of FIG. 55, and 0.8V. またこのとき“4”書き込みするメモリセルのチャネル及びビット線は0Vとし、 The channel and the bit line of the memory cell to be "4" is written this time is set to 0V,
“3”書き込みするメモリセルのチャネル及びビット線を“3”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差に相当する1. "3" 1 corresponding to a voltage difference between the verify voltage for a verify voltage and "4" writing to "3" write the channel and the bit line of the memory cell to be written.
6Vに設定することで、下位ページの書き込み動作の際“3”状態と“4”状態をほぼ同時に書き込むことができる。 By setting the 6V, it can be written as "3" state during the write operation of the lower page "4" to state substantially simultaneously.

【0198】さらに、メモリセルのしきい値分布の他の例を図57(c)に示す。 [0198] Further, another example of the threshold voltage distribution of the memory cell in FIG. 57 (c). 図57(a)、(b)においては、“3”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差及び、“2”状態のしきい値分布と“3”状態のしきい値分布の間の電圧差が等しく設定されていたが、ここでは“3”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差を、“2”状態のしきい値分布と“3”状態のしきい値分布の間の電圧差より大きくしている。 Figure 57 (a), in (b), "3" voltage difference between threshold voltage distribution state and the "4" threshold voltage distribution of the state and the threshold distribution of "2" state "3 "while the voltage difference between the threshold voltage distribution of the state has been set equal here" "a voltage difference between the threshold voltage distribution status" 3 "threshold voltage distribution of the state and" 4 2 It is greater than the voltage difference between the "threshold voltage distribution of state" 3 "threshold distribution state. すなわち、しきい値レベルが高いほど浮遊ゲート中の蓄積電荷がリークしてしきい値が低下しやすいことを考慮して、“2”状態のしきい値分布と“3”状態のしきい値分布の間の電圧差が0.7V That is, considering that the threshold tends to decrease leaks accumulated charge in the floating gate as the threshold level is high, "2" threshold voltage distribution of the state and the "3" state threshold 0.7V is the voltage difference between the distribution
であるのに対し、“3”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差は1Vとなっている。 The voltage difference between the is whereas, "3" threshold voltage distribution of the state "4" threshold voltage distribution state has a 1V.

【0199】図57(c)のしきい値分布を得るためには、図58(a)、(d)に示されるようなパルスを書き込み電圧とすればよい。 [0199] In order to obtain a threshold voltage distribution of FIG. 57 (c) it is, FIG. 58 (a), may be the writing voltage pulse as shown in (d). 上位ページの書き込み電圧としては、図57(a)、(b)の場合と同様に初期値1 The write voltage of upper page, FIG. 57 (a), as in the case the initial value of (b) 1
5Vから0.3Vずつ大きくなるパルスを供給する。 Supplying a larger pulse from 5V by 0.3V. 一方下位ページの書き込み電圧は、図58(d)に示される通り初期値17.8Vから0.8Vずつ大きくしていく。 On the other hand the write voltage of the lower page, is increased from the street the initial value 17.8V as shown in FIG. 58 (d) by 0.8V. すなわち下位ページの書き込み電圧の初期値は、上位ページの書き込み電圧の初期値に“2”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差を加算した17.8Vに設定し、書き込み電圧のステップアップ幅は図55のしきい値分布を得る場合と同様に、0.8Vとする。 That initial value of the write voltage of the lower page is set to 17.8V obtained by adding the voltage difference between the verify voltage for a verify voltage and "4" write to "2" is written to the initial value of the write voltage of the upper page, the write step-up width of the voltage as in the case of obtaining a threshold distribution of FIG. 55, and 0.8V. またこのとき“4”書き込みするメモリセルのチャネル及びビット線は0Vとし、“3”書き込みするメモリセルのチャネル及びビット線を“3”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差に相当する1.8Vに設定することで、下位ページの書き込み動作の際“3”状態と“4”状態をほぼ同時に書き込むことができる。 The voltage between the channel and the bit line is set to 0V, "3" verify voltage for the verify voltage and "4" writing to "3" write the channel and the bit line of the memory cell to write the memory cell "4" is written this time by setting the 1.8V corresponding to the difference it can be written as "3" state during the write operation of the lower page "4" to state substantially simultaneously.

【0200】また本実施形態のメモリセルは、図57 [0200] The memory cell of this embodiment, FIG. 57
(d)又は図57(e)に示されるようなしきい値分布を有していてもよい。 (D) or the threshold voltage distribution may have, as shown in FIG. 57 (e). ここでは、4値データ“1”、 Here, four-value data "1",
“2”、“3”、“4”のしきい値レベルの大小関係が図57(a)、(b)、(c)とは異なる。 "2", "3", "4" threshold level magnitude relation of FIG. 57 (a), (b), different from (c). すなわち、 That is,
第4の実施形態の場合と同様に、消去状態“1”のメモリセルに対し外部から入力する書き込みデータを基に書き込みを行なう際、上位ページの書き込み動作で書き込まれる“2”状態のしきい値分布が、下位ページの書き込み動作で書き込まれる“3”状態のしきい値分布よりも高いしきい値レベルを有する。 Fourth as in the embodiment, when writing on the basis of the write data inputted from the external to the memory cell in the erased state "1", the threshold of "2" state is written in the write operation of the upper page value distribution has a higher threshold level than the threshold distribution of the written is "3" state in the write operation of the lower page. これらについても、上位ページの書き込みを高精度に行なうことで“2”状態のしきい値分布幅が0.3Vに狭められ、最もしきい値レベルの高い“4”状態のしきい値分布を低下させることが可能となる。 For even these, threshold voltage distribution width of "2" state by writing the upper page with high precision is narrowed to 0.3V, the highest threshold level "4" threshold voltage distribution of the state it is possible to reduce. さらに図57(d)においては、図5 In yet FIG 57 (d), 5
7(c)と同様しきい値レベルの高い2つのデータに関してしきい値分布の間の電圧差を大きくする観点から、 7 from the viewpoint of increasing the voltage difference between the threshold distributions for the two data highly similar threshold level (c),
“3”状態のしきい値分布と“2”状態のしきい値分布の間の電圧差が0.6V、“2”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が1Vに設定されている。 "3" between the voltage difference between the threshold distributions and "2" threshold voltage distribution of the state of the state of 0.6V, "2" threshold voltage distribution of the state "4" threshold voltage distribution of the state voltage difference is set to 1V.

【0201】図57(d)のしきい値分布を得るためには、図59(a)、(b)に示されるようなパルスを書き込み電圧とすればよい。 [0201] In order to obtain a threshold voltage distribution of FIG. 57 (d) is, FIG. 59 (a), may be the writing voltage pulse as shown in (b). 上位ページの書き込み電圧としては、図59(a)に示される初期値16.4Vから0.3Vずつ大きくなるパルスを供給する。 The write voltage of the upper page, and supplies the larger pulses from an initial value 16.4V by 0.3V shown in FIG. 59 (a). 一方下位ページの書き込み電圧は、図59(b)に示される通り初期値17.7Vから0.8Vずつ大きくしていく。 On the other hand the write voltage of the lower page, is increased from the street the initial value 17.7V as shown in FIG. 59 (b) by 0.8V. すなわち下位ページの書き込み電圧の初期値は、上位ページの書き込み電圧の初期値に“2”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差を加算した17.7Vに設定し、書き込み電圧のステップアップ幅は図55のしきい値分布を得る場合と同様に、0.8Vとする。 That initial value of the write voltage of the lower page is set to 17.7V obtained by adding the voltage difference between the verify voltage for a verify voltage and "4" write to "2" is written to the initial value of the write voltage of the upper page, the write step-up width of the voltage as in the case of obtaining a threshold distribution of FIG. 55, and 0.8V. またこのとき“4”書き込みするメモリセルのチャネル及びビット線は0Vとし、 The channel and the bit line of the memory cell to be "4" is written this time is set to 0V,
“3”書き込みするメモリセルのチャネル及びビット線を“3”書き込みに対するベリファイ電圧と“4”書き込みに対するベリファイ電圧との電圧差に相当する2. "3" 2 corresponding to the voltage difference between the verify voltage for a verify voltage and "4" writing to "3" write the channel and the bit line of the memory cell to be written.
7Vに設定することで、下位ページの書き込み動作の際“3”状態と“4”状態をほぼ同時に書き込むことができる。 By setting the 7V, it can be written as "3" state during the write operation of the lower page "4" to state substantially simultaneously.

【0202】図57(e)では、“3”状態のしきい値分布と“2”状態のしきい値分布の間の電圧差及び、 [0203] In FIG. 57 (e), the voltage difference between the "3" threshold voltage distribution of the state "2" threshold voltage distribution of the state and,
“2”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が、いずれも0.6Vに設定されている。 The voltage difference between the "2" threshold voltage distribution of the state "4" threshold distribution states are both set to 0.6V.
書き込みに当っては、下位ページの書き込み電圧の初期値を17.3V、下位ページの書き込み動作時“3”書き込みするメモリセルのチャネル及びビット線を2.3 Is hitting the writing, 17.3V the initial value of the write voltage of the lower page, the channel and the bit line of the memory cell to be "3" write the write operation of the lower page 2.3
Vとする以外は図57(d)の場合と同様にすれば、こうしたしきい値分布を得ることができる。 Except that the V is be the same as the case of FIG. 57 (d), it is possible to obtain such threshold distribution. なお以上は、 It should be noted above,
4値セルへの第1の書き込み動作及び第2の書き込み動作を例にとり本実施形態を説明したが、本実施形態は何らこれに限られるものではない。 A first write operation and a second write operation to the 4-level cell is an explanation of the present embodiment as an example, but the present embodiment is not in any way limited to this. すなわち、要は複数ビットのデータの記憶が可能なメモリセルについて、書き込み電圧のステップアップ幅を前段の書き込み動作で後段の書き込み動作と比べ小さく設定し、前段の書き込み動作で書き込まれるデータのしきい値分布幅を、後段の書き込み動作で新たに書き込まれるデータのしきい値分布幅のしきい値分布幅よりも狭くすればよい。 That is, the short memory cells capable of storing multiple bits of data, set small compared with the step-up width of the write voltage in the front stage of the write operation and the subsequent write operation, the threshold of the data written in the previous stage of the write operation value distribution width may be narrower than the threshold voltage distribution width of the threshold voltage distribution width of the data to be newly written in the subsequent write operation.

【0203】例えば、第5の実施形態における2 m値(mは自然数)メモリセルに対し、本実施形態を適用しても構わない。 [0203] For example, 2 m value in the fifth embodiment (m is a natural number) with respect to the memory cell, it may be applied to the present embodiment. すなわち、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i” That is, "1" state has a first threshold level, "2" state has a second threshold level, "3" state has a third threshold level, "i"
状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルについて、メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて第1の書き込みが行なわれ、前記メモリセルが“1”状態,“2”状態のいずれかのしきい値レベルになり、メモリセルが“1”状態, State (i is a natural number equal to or less than n, n is a natural number of 4 or larger) for the memory cell for storing n-value that has a threshold level of the i, the memory cell is "1" state threshold If the level, the first write is performed based on the write data inputted from the outside of the memory cell, the memory cell is "1" state, have one of the threshold level of "2" state, the memory cell is "1" state,
“2”状態,…,“2 k-1 −1”状態,“2 k-1 ”状態(kは2以上の自然数)のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて第kの書き込みが行なわれ、前記メモリセルが“1”状態, "2" state, ..., "2 k-1 -1" state, when any of these threshold levels "2 k-1" states (k is a natural number of 2 or more), from the outside of the memory cell writing of the k is performed based on a threshold level of the write data and the memory cell input, the memory cell is "1" state,
“2”状態,…,“2 k −1”状態,“2 k ”状態のいずれかのしきい値レベルになり、メモリセルが“1”状態,“2”状態,…,“2 k −1”状態,“2 k ”状態のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて第k+1の書き込みが行なわれ、 "2" state, ..., "2 k -1" state, have one of the threshold level of "2 k" state, the memory cell is "1" state, "2" state, ..., "2 k - 1 "state," when any of these threshold levels of 2 k "state, the (k + 1) of the writing on the basis of the threshold level of the write data and the memory cell input from the outside of the memory cell is performed,
前記メモリセルが“1”状態,“2”状態,…,“2 Wherein the memory cell is "1" state, "2" state, ..., "2
k+1 −1”状態,“2 k+1 ”状態のいずれかのしきい値レベルになり、メモリセルが“1”状態,“2”状態, k + 1 -1 "state," 2 k + 1 "have one of the threshold level states, the memory cell is" 1 "state," 2 "state,
…,“2 m-1 −1”状態,“2 m-1 ”状態(mはn=2 ..., "2 m-1 -1 " state, "2 m-1" state (m is n = 2
mを満たす自熱数)のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて第mの書き込みが行なわれ、前記メモリセルが“1”状態,“2”状態,…,“2 m −1”状態,“2 m ”状態のいずれかのしきい値レベルになる場合に、本実施形態を適用することが可能である。 If satisfy m is any threshold level autothermal number), the writing of the m is performed based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory cell is "1" state, "2" state, ..., "2 m -1" state, when made to any of the threshold level of "2 m" state, can be applied to this embodiment is there. 図60に、この時のメモリセルのしきい値分布を示す。 Figure 60 shows the threshold voltage distribution of the memory cell when the.

【0204】一方、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0204] On the other hand, "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルについて、メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて第1の書き込みが行なわれ、前記メモリセルが“1”状態,“2”状態,…,“m− "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) such as have a threshold level of the i n for memory cells storing a value, if the memory cell is a threshold level of "1" state, the first write is performed based on the write data inputted from the outside of the memory cell, the memory cell is " 1 "state," 2 "state, ...," m-
1”状態,“m”状態(mは2以上の自然数)のいずれかのしきい値レベルになり、メモリセルが“1”状態, 1 "state," m "state (m is a natural number of 2 or more) have one of the threshold levels of the memory cell is" 1 "state,
“2”状態,…,“m−1”状態,“m”状態のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて第2の書き込みが行なわれ、前記メモリセルが“1”状態,“2”状態,…,“k−1”状態, "2" state, ..., "m-1" state, when any of these threshold levels of "m" state, based on a threshold level of the write data and the memory cell input from the outside of the memory cell second write Te is performed, the memory cell is "1" state, "2" state, ..., "k-1" state,
“k”状態(kはmより大きい自然数)のいずれかのしきい値レベルになる場合にも本実施形態を適用できる。 "K" state (k is greater than m natural number) can be applied to this embodiment even when made to any of the threshold level.
この時のメモリセルのしきい値分布を図61に示す。 Shows the threshold voltage distribution of the memory cell at this time is shown in FIG. 61.

【0205】また、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、 [0205] Further, "1" state has a first threshold level, "2" state has a second threshold level,
“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルについて、メモリセルが“1”状態,“2”状態,…,“r−1”状態,“r”状態(rは2以上の自然数)のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて第j(jは2以上の自然数)の書き込みが行なわれ、前記メモリセルが“1”状態,“2”状態,…,“s−1”状態,“s”状態(s "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n for memory cells storing a value, the memory cell is "1" state, "2" state, ..., "r-1" state, "r" state (r is a natural number of 2 or more) or threshold level of If it is, the j based on a threshold level of the write data and the memory cell input from the outside of the memory cell (j is a natural number of 2 or more) of writes performed, the memory cell is "1" state, "2" state, ..., "s-1" state, "s" state (s
はrより大きい自然数)のいずれかのしきい値レベルになり、メモリセルが“1”状態,“2”状態,…,“s Became one of the threshold level of r greater than natural number), the memory cell is "1" state, "2" state, ..., "s
−1”状態,“s”状態のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて第j+1 -1 "state," when any of these threshold levels of s "state, the j + 1 based on the threshold level of the write data and the memory cell input from the outside of the memory cell
の書き込みが行なわれ、前記メモリセルが“1”状態, Write is performed, the memory cell is "1" state,
“2”状態,…,“t−1”状態,“t”状態(tはs "2" state, ..., "t-1" state, "t" state (t is s
より大きい自然数)のいずれかのしきい値レベルになる場合にも本実施形態は適用され得る。 Even when made to any of the threshold level of a natural number larger than) the present embodiment can be applied. この時のメモリセルのしきい値分布を図62に示す。 Shows the threshold voltage distribution of the memory cell at this time is shown in FIG. 62. さらに、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、n Further, "1" state has a first threshold level, "2" state has a second threshold level, "3" state has a third threshold level, "i" state (i is a natural number equal to or less than n, n
は3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルについて、第1の書き込み動作に際しメモリセルが、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、第k−1(kは2以上の自然数)の書き込み動作の結果“A”状態であるメモリセルが第k For a natural number of 3 or more) memory cells that store n values ​​as having a threshold level of the i, memory cells upon the first write operation, the first logic level is input "1" to the state will, when the second logic level is input to "2" state, the k-1 (k is a natural number of 2 or more) results "a" memory cell is the state of the write operation of the k
の書き込み動作に際し、第2k−1の論理レベルが入力すると“A”状態になり、第2kの論理レベルが入力すると“A+2 k-1 ”状態になる場合に本実施形態を適用してもよい。 Upon the write operation, the first 2k-1 logic level is input becomes "A" state, the logic level of the 2k is inputted may be applied to the present embodiment may become "A + 2 k-1" states .

【0206】[第7の実施形態]4値NANDフラッシュメモリを例にとり、図面を参照して本実施形態を説明する。 [0206] [Seventh Embodiment] 4 value takes a NAND flash memory as an example, with reference to the accompanying drawings to explain the present embodiment. 本実施形態の多値記憶式EEPROMの構成は、 Configuration of a multilevel storage type EEPROM of this embodiment,
第2の実施形態と同様図7であり、データ回路は図18 A second embodiment similar to Figure 7, the data circuit 18
である。 It is. 本実施形態では、メモリセルの4つの書き込み状態としきい値の関係が第2の実施形態と異なる。 In the present embodiment, the relationship of the four write state and the threshold of the memory cell is different from the second embodiment. 図6 Figure 6
3に、本実施形態におけるメモリセルMのしきい値電圧と4つの書き込み状態(4レベルデータ“1”, 3, the threshold voltage and four write state (4-level data of the memory cell M in the present embodiment "1",
“2”,“3”,“4”)の関係を示す。 "2", "3", indicating the relationship between "4"). データ“1” Data "1"
の状態は消去後の状態と同じで、例えば負のしきい値を持つ。 It states the same as the state after erasure, for example, with a negative threshold. “2”状態は、例えば0.5Vから0.8Vの間のしきい値を持つ。 "2" state has a threshold value of for example between 0.5V to 0.8V. “3”状態は、例えば1.4Vから2.2Vの間のしきい値を持つ。 "3" state has a threshold value of for example between 1.4V to 2.2V. “4”状態は、例えば2.8Vから3.6Vの間のしきい値を持つ。 "4" state has a threshold value of for example between 2.8V to 3.6V.

【0207】本実施形態では、メモリセルMの制御ゲートCGに例えば読み出し電圧1.1Vを印加して、メモリセルが“ON”か“OFF”かでメモリセルのデータが「“1”,“2”のいずれかか“3”,“4”のいずれか」を検出できる。 [0207] In this embodiment, by applying, for example, the read voltage 1.1V to the control gate CG of the memory cell M, the data of the memory cell or the memory cell is "ON" or "OFF" of "" 1 "," 2 "any one of" 3 "," 4 can detect either "on". 続けて、例えば読み出し電圧2. Subsequently, for example, a read voltage 2.
5V,0Vを印加することでメモリセルのデータが完全に検出される。 5V, the data of the memory cells is completely detected by applying a 0V. 一方ベリファイ電圧VCG2V ,VCG3V ,VC On the other hand verify voltage VCG2V, VCG3V, VC
G4V は、例えばそれぞれ0.5V,1.4V,2.8V G4V is, for example, each 0.5V, 1.4V, 2.8V
とされる。 It is.

【0208】以下、より詳細に動作を説明する。 [0208] The following is an explanation of the operation in more detail. 本実施形態は4値記憶を例に構成されている。 This embodiment is constructed the four-value memory as an example. nチャネルMO n-channel MO
SトランジスタQn21 ,Qn22 ,Qn23 とpチャネルM S transistor Qn21, Qn22, Qn23 and a p-channel M
OSトランジスタQp9,Qp10 ,Qp11 で構成されるフリップ・フロップFF1とnチャネルMOSトランジスタQn29 ,Qn30 ,Qn31 とpチャネルMOSトランジスタQp16 ,Qp17 ,Qp18 で構成されるFF2に、書き込み/読み出しデータをラッチする。 The OS transistor Qp9, Qp10, Qp11 flip-flop FF1 and n-channel MOS transistor formed in Qn29, Qn30, Qn31 and the p-channel MOS transistors Qp16, Qp17, composed Qp18 FF2, latches the write / read data. また、これらはセンスアンプとしても動作する。 In addition, it also operates as a sense amplifier. フリップ・フロップF Flip-flop F
F1,FF2は、「“1”書き込みをするか、“2”書き込みをするか、“3”書き込みをするか、“4”書き込みをするか」を書き込みデータ情報としてラッチし、 F1, FF2 latches the data information write "" 1 "or write" 2 "or write," 3 "or write," 4 "or write"
メモリセルが「“1”の情報を保持しているか、“2” Whether the memory cell holds the information of "" 1 "," 2 "
の情報を保持しているか、“3”の情報を保持しているか、“4”の情報を保持しているか」を読み出しデータ情報としてセンスしラッチする。 Or holds the information, "3" or holds the information, to sense and latch the data information read "4" or holds the information. " データ入出力線IO Data input and output lines IO
A,IOBとフリップ・フロップFF1は、nチャネルMOSトランジスタQn28 ,Qn27 を介して接続される。 A, IOB and the flip-flop FF1 is connected through the n-channel MOS transistors Qn28, Qn27. データ入出力線IOA,IOBとフリップ・フロップFF2は、nチャネルMOSトランジスタQn35 ,Q Data input and output lines IOA, IOB and the flip-flop FF2 is, n-channel MOS transistor Qn35, Q
n36 を介して接続される。 It is connected via the n36. データ入出力線IOA,IO Data input and output lines IOA, IO
Bは、図7中のデータ入出力バッファ4にも接続される。 B is also connected to the data output buffer 4 in FIG. フリップ・フロップFF1に保持された読み出しデータはCENB1が活性化されることにより、IOA及びIOBに出力される。 Read data held in the flip-flop FF1 is by CENB1 is activated, and output to IOA and IOB. フリップ・フロップFF2に保持された読み出しデータはCENB2が活性化されることにより、IOA及びIOBに出力される。 Read data held in the flip-flop FF2 is by CENB2 is activated, and output to IOA and IOB.

【0209】nチャネルMOSトランジスタQn26 ,Q [0209] n-channel MOS transistor Qn26, Q
n34 は、それぞれフリップ・フロップFF1,FF2を信号ECH1,ECH2が“H”となってイコライズする。 n34 is, the flip-flop FF1, FF2 signal ECH1, ECH2 each to equalize made to "H". nチャネルMOSトランジスタQn24 ,Qn32 は、 n-channel MOS transistor Qn24, Qn32 is,
フリップ・フロップFF1,FF2とMOSキャパシタQd1の接続を制御する。 To control the connection of the flip-flop FF1, FF2 and the MOS capacitor Qd1. nチャネルMOSトランジスタQn25 ,Qn33 は、フリップ・フロップFF1,FF2 n-channel MOS transistor Qn25, Qn33 is, flip-flop FF1, FF2
とMOSキャパシタQd2の接続を制御する。 Controlling the connection of the MOS capacitor Qd2 and. pチャネルMOSトランジスタQp12C,Qp13Cで構成される回路は、活性化信号VRFYBACによって、フリップ・フロップFF1のデータに応じて、MOSキャパシタQd1 p-channel MOS transistor Qp12C, circuit composed Qp13C is by activation signal VRFYBAC, according to the data of the flip-flop FF1, MOS capacitor Qd1
のゲート電圧を変更する。 To change the gate voltage. pチャネルMOSトランジスタQp14C,Qp15Cで構成される回路は、活性化信号VR p-channel MOS transistor Qp14C, circuit composed Qp15C the activation signal VR
FYBBCによって、フリップ・フロップFF1のデータに応じて、MOSキャパシタQd2のゲート電圧を変更する。 By FYBBC, according to the data of the flip-flop FF1, it changes the gate voltage of the MOS capacitor Qd2. nチャネルMOSトランジスタQn1C ,Qn2C で構成される回路は、活性化信号VRFYBA1Cによって、フリップ・フロップFF2のデータに応じて、MO n-channel MOS transistor Qn1c, circuit composed Qn2C is by activation signal VRFYBA1C, according to the data of the flip-flop FF2, MO
SキャパシタQd1のゲート電圧を変更する。 To change the gate voltage of the S capacitor Qd1. nチャネルMOSトランジスタQn3C ,Qn4C で構成される回路は、活性化信号VRFYBB1Cによって、フリップ・ n-channel MOS transistor Qn3C, circuit, by activating signal VRFYBB1C composed Qn4C, flip
フロップFF2のデータに応じて、MOSキャパシタQ Depending on the data of the flop FF2, MOS capacitor Q
d2のゲート電圧を変更する。 To change the gate voltage of d2.

【0210】MOSキャパシタQd1,Qd2は、ディプリーション型nチャネルMOSトランジスタで構成され、 [0210] MOS capacitor Qd1, Qd2 is formed by a depletion type n-channel MOS transistors,
ビット線容量より充分小さくされる。 It is sufficiently smaller than the bit line capacitance. nチャネルMOS n-channel MOS
トランジスタQn37 は、信号PREAによってMOSキャパシタQd1を電圧VAに充電する。 Transistor Qn37 charges the MOS capacitor Qd1 the voltage VA by the signal PREA. nチャネルMOS n-channel MOS
トランジスタQn38 は、信号PREBによってMOSキャパシタQd2を電圧VBに充電する。 Transistor Qn38 charges the MOS capacitor Qd2 the voltage VB by the signal PREB. nチャネルMOS n-channel MOS
トランジスタQn39 ,Qn40 は、信号BLCA,BLC Transistor Qn39, Qn40, the signal BLCA, BLC
Bによって、データ回路3とビット線BLa,BLbの接続をそれぞれ制御する。 By B, and the control data circuit 3 and the bit lines BLa, the connection BLb, respectively. nチャネルMOSトランジスタQn37 ,Qn38 で構成される回路はビット線電圧制御回路を兼ねる。 Circuit constituted by n-channel MOS transistors Qn37, Qn38 also serves as a bit line voltage control circuit. 次に、このように構成されたEEPRO Next, EEPRO thus constructed
Mの動作を、タイミング図に従って説明する。 The operation of the M, be described with reference to the timing diagram. 以下では制御ゲートCG2Aが選択されている場合を示す。 The following shows the case where the control gate CG2A is selected.

【0211】<上位ページの書き込み> (1) 上位ページのプログラム 書き込み動作前に、入力されたデータは、データ入出力バッファ4を経て、データ回路3に入力される。 [0211] Before the program write operation <writing upper page> (1) upper page, the input data passes through the data output buffer 4 is input to the data circuit 3. 1ページの大きさが256ビットであり、データ回路は256 A 256 bit size of one page, the data circuit 256
個あるとすると、入力した上位ページの256ビットの書き込みデータは、カラム活性化信号CENB1が“H”で、IOA,IOBを介してフリップ・フロップFF1に入力する。 When there pieces, write data of 256 bits upper page you entered, column activation signals CENB1 is at "H", and inputs IOA, the flip-flop FF1 through the IOB. 書き込みデータとFF1のノードN Node N of the write data and the FF1
3C,N4Cの関係が図19である。 3C, the relationship between the N4C is a diagram 19. 入力データがHi Input data is Hi
ghの場合には“1”状態を保ち、入力データがLow In the case of gh "1" keeping the state, input data is Low
の場合には“2”状態に書き込まれる。 In the case of written to "2" state. 書き込み動作は図20に示されている。 The write operation is shown in Figure 20. 時刻t1sにVRFYBACが0 VRFYBAC to time t1s 0
Vになり、データ“1”が保持されているデータ回路からはビット線書き込み制御電圧Vccがビット線に出力される。 Becomes V, the bit line write control voltage Vcc from the data circuit in which data "1" is held is outputted to the bit line. その後、時刻t2sにRV1AがVccになることにより、データ“2”が保持されているデータ回路からは0 Thereafter, the RV1A becomes Vcc at time t2s, 0 from the data circuit in which data "2" is held
Vがビット線に出力される。 V is output to the bit line. その結果、“1”書き込みするビット線はVcc、“2”書き込みするビット線は0 0 As a result, "1" bit line writing Vcc, "2" bit line write
Vになる。 It becomes V. 時刻t1sに制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG1 The time t1s to the control gate and select gate driving circuit 2, the selected block selection gates SG1
A、制御ゲートCG1A〜CG4AがVccになる。 A, the control gate CG1A~CG4A becomes Vcc. 選択ゲートSG2Aは0Vである。 Select gate SG2A is 0V. 次に、時刻t3sに、選択された制御ゲートCG2Aが高電圧Vpp(例えば初期値15V)、非選択制御ゲートCG1A,CG3A,CG Next, at time t3s, the selected control gate CG2A a high voltage Vpp (e.g., initial value 15V), the unselected control gate CG1A, CG3A, CG
4AがVM (例えば10V)となる。 4A is a VM (for example, 10V). データ“2”が保持されているデータ回路に対応するメモリセルでは、0 In the memory cell corresponding to the data circuit in which data "2" is held, 0
Vのチャネル電位と制御ゲートのVppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 By the potential difference Vpp of channel potential and the control gate and V, electrons into the floating gate threshold is injected is increased.
データ“1”が保持されているデータ回路に対応するメモリセルでは、選択ゲートSG1Aが“OFF”になるのでメモリセルのチャネルはフローティングになる。 In the memory cell corresponding to the data circuit in which data "1" is held, the channel of the memory cell becomes floating since the selection gate SG1A becomes "OFF".

【0212】その結果、メモリセルのチャネルは制御ゲートとの間の容量結合により、8V程度になる。 [0212] As a result, the channel of the memory cell due to capacitive coupling between the control gate, is about 8V. データ“1”を書き込むメモリセルではチャネルが8V、制御ゲートが20Vなので、メモリセルへの電子の注入は行なわれず、消去状態(“1”)を保つ。 Data "1" channel is 8V in the memory cell for writing, the control gate so 20V, injection of electrons into the memory cell is not performed to keep the erased state ( "1"). 書き込み動作中、信号SAN1,SAN2,PREB,BLCBは“H”、信号SAP1,SAP2,VRFYBA1C, During a write operation, the signal SAN 1, SAN 2, PREB, BLCB is "H", signal SAP1, SAP2, VRFYBA1C,
RV1B,RV2B,ECH1,ECH2は“L”、電圧VBは0Vである。 RV1B, RV2B, ECH1, ECH2 is "L", the voltage VB is 0V.

【0213】(2) 上位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出する(書き込みベリファイ)。 [0213] (2) After the verify read the writing operation of the upper page, detects whether the writing has been fully carried out (write verify). もし、所望のしきい値に達していれば、データ回路のデータを“1”に変更する。 If it has reached the desired threshold is changed to "1" to data in the data circuit. もし、所望のしきい値に達していなければ、データ回路のデータを保持して再度書き込み動作を行なう。 If it has not reached the desired threshold, performing a re-write operation to hold data in the data circuit. 書き込み動作と書き込みベリファイは全ての“2”書き込みするメモリセルが所望のしきい値に達するまで繰り返される。 Write operation and write verify are repeated until all of "2" memory cell to write it reaches the desired threshold. このとき、ここでの書き込み動作と書き込みベリファイの繰り返しに応じて、制御ゲートCG2Aへの印加電圧Vppを段階的に増加させる。 At this time, in accordance with the repetition of the write operation and write-verify here, stepwise increase the applied voltage Vpp to the control gate CG2A. 具体的には、例えば図58(a)に示されるようにステップアップ幅を0.3Vとし、Vppの値を初期値15Vから0.3V刻みに大きくしていく。 Specifically, for example, FIG. 58 and 0.3V step-up width as (a), the gradually increasing the value of Vpp from an initial value 15V to 0.3V increments. 図18及び図21を用いて、この書き込みベリファイ動作を説明する。 With reference to FIGS. 18 and 21, illustrating this write verify operation. まず、時刻t1yc First of all, time t1yc
に、電圧VA,VBがそれぞれ1.8V,1.5Vとなって、ビット線BLa,BLbはそれぞれ1.8V, , The voltage VA, VB becomes 1.8V, and 1.5V, respectively, the bit lines BLa, BLb are respectively 1.8V,
1.5Vになる。 It becomes 1.5V. 信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa,BLbはフローティングとなる。 Signal BLCA, becomes BLCB is "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected, the bit lines BLa, BLb is a floating. 信号PRE Signal PRE
A,PREBが“L”となって、MOSキャパシタQd A, PREB becomes the "L", MOS capacitor Qd
1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 1, nodes N1, N2 is the gate electrode of the Qd2 enters a floating state. 続いて、時刻t2yc に、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0.5V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートS Subsequently, the time T2yc, the selected control gate CG2A of the block selected by the control gate and select gate driving circuit 2 0.5V, the unselected control gate CG1A, CG3A, CG4A select gate S
G1A,SG2AはVccにされる。 G1A, SG2A is to Vcc. 選択されたメモリセルのしきい値が0.5V以下なら、ビット線電圧は1. If the threshold cells below 0.5V, the bit line voltage 1.
5Vより低くなる。 Lower than 5V. 選択されたメモリセルのしきい値が0.5V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cell 0.5V or more, the bit line voltage will remain at 1.8V. 時刻t3yc に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 At time T3yc, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとM Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and M
OSキャパシタQd2は切り離される。 OS capacitor Qd2 is disconnected.

【0214】この後、時刻t4yc にVRFYBACが“L”となると、“1”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp1 [0214] Thereafter, when VRFYBAC time t4yc becomes "L", the data circuit "1" write data is held, p-channel MOS transistor Qp1
2Cが“ON”であり、ノードN1はVccとなる。 2C is "ON", the node N1 becomes Vcc. その結果、ノードN1は“1”書き込みの場合にはVccになる。 As a result, the node N1 becomes Vcc in the case of "1" is written. “2”書き込みの場合には、pチャネルMOSトランジスタQp12Cが“OFF”する。 "2" in the case of writing, p-channel MOS transistor Qp12C is "OFF". つまり、“2”書き込みが充分に行なわれた場合には、N1はVccになり、 That is, "2" when a write is sufficiently performed, N1 becomes Vcc,
“2”書き込みが不充分の場合には、N1は0Vになる。 In the case of "2" writing is insufficient, N1 becomes 0V. その後、信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 Thereafter, the signal SAN 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H". この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 再度、信号SAN1,SAP1がそれぞれ“H”、 Again, signal SAN1, SAP1 each "H",
“L”となることで、時刻t5yc にノードN1の電圧がセンスされラッチされる。 "L" and that becomes the voltage of the node N1 at time t5yc is sensed and latched. これで、“2”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“2”書き込み状態となったか否かを検出する。 This "2" only the data circuit holding the write data to detect whether a data is sufficiently "2" programming state of the corresponding memory cell. メモリセルのデータが“2”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“1”に変更される。 If the data of the memory cell is "2", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "1". メモリセルのデータが“2”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“2”に保持される。 Data of the memory cell is not "2", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is maintained at "2". “1”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" write data in the data circuit holding the write data is not changed.

【0215】全ての選択されたメモリセルが所望のしきい値に達していれば、データ回路のノードN4Cが“L”になる。 [0215] long as it all selected memory cell reaches the desired threshold, the node data circuit N4C becomes "L". これを検出することにより、全ての選択されたメモリセルが所望のしきい値に達したか否かが分る。 By detecting this, all of the selected memory cell is seen whether reached the desired threshold. 書き込み終了の検出は、例えば図18のように書き込み終了一括検知トランジスタQn5C を用いればよい。 Detection of completion of writing, for example, may be used to write termination batch detection transistor Qn5C as shown in Figure 18.
ベリファイリード後、まずVRTCを例えばVccにプリチャージする。 After the verify read is first precharged VRTC example to Vcc. 書き込みが不充分なメモリセルが1つでもあると、そのデータ回路のノードN4Cは“H”なのでnチャネルMOSトランジスタQn5C は“ON”し、 When the writing is even memory cell has one insufficient, the node N4C data circuit "H" because the n-channel MOS transistor Qn5C is "ON",
VRTCはプリチャージ電位から低下する。 VRTC drops from the precharge potential. 全てのメモリセルが充分に書き込まれると、データ回路3-0,3- When all memory cells are written to enough, the data circuit 3-0,3-
1,…,3-m-1,3-mのノードN4Cが全て“L”になる。 1, ..., it becomes 3-m-1,3-m nodes N4C all "L". その結果、全てのデータ回路内のnチャネルMOS As a result, n-channel in all of the data circuit MOS
トランジスタQn5C が“OFF”になるのでVRTCはプリチャージ電位を保ち、書き込み終了が検知される。 Since transistor Qn5C becomes "OFF" VRTC keeps the precharge potential, the write end is detected.
ここで、こうして書き込まれた“2”書き込みデータのしきい値分布は、制御ゲートCG2Aへの印加電圧Vpp Here, thus it is written "2" threshold distribution of the write data applied voltage Vpp to the control gate CG2A
のステップアップ幅を0.3Vとしたことに基づき、 Based of the step-up width that was 0.3V,
0.5V〜0.8Vの範囲内に収められる。 It is housed within the range of 0.5V~0.8V.

【0216】<下位ページの書き込み> (1) 上位データの読み出し及びデータロード 下位ページを書き込むに先だって、メモリセルには上位ページのデータが書き込まれ、図22(a)のように、 [0216] <lower page write> (1) prior to writing the read and data load lower page of upper data, data of the upper page is written into the memory cell, as shown in FIG. 22 (a), the
“1”状態又は“2”状態になっている。 "1" state or "2" in the state. 下位ページのデータを外部からIOA,IOBを通じてフリップ・フロップFF1に入力すると同時に、メモリセルに蓄えられた上位ページのデータを読み出してフリップ・フロップFF2に保持する。 At the same time the data of the lower page external IOA, if you enter the flip-flop FF1 through the IOB, holds read data of the upper page stored in the memory cell to the flip-flop FF2. 図22、図23を用いてメモリセルに書き込まれた上位ページのデータの読み出しを説明する。 22, the reading of the data of the upper page written in the memory cell will be described with reference to FIG. 23.

【0217】まず時刻t1yd に、電圧VA,VBがそれぞれ1.8V,1.5Vとなって、ビット線BLa,B [0217] First time T1yd, so the voltage VA, VB is 1.8V, respectively, and 1.5V, the bit line BLa, B
Lbはそれぞれ1.8V,1.5Vになる。 Lb is 1.8V, to 1.5V, respectively. 信号BLC Signal BLC
A、BLCBが“L”となって、ビット線BLaとMO A, BLCB becomes the "L", the bit line BLa and MO
SキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa,BLbはフローティングとなる。 S capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 Signals PREA, becomes PREB is "L", the nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state.

【0218】続いて時刻t2yd に、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0V、非選択制御ゲートCG1 [0218] Following in time T2YD, the selected control gate CG2A of the block selected by the control gate and select gate driver circuit 2 to 0V, unselected control gates CG1
A,CG3A,CG4Aと選択ゲートSG1A,SG2 A, CG3A, CG4A the selection gate SG1A, SG2
AはVccにされる。 A is to Vcc. 選択されたメモリセルのしきい値が0V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells 0V or less, the bit line voltage is lower than 1.5V.
選択されたメモリセルのしきい値が0V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells than 0V, the bit line voltage will remain at 1.8V. 時刻t3yd に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 At time T3yd, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BL After that, the signal BLCA, BL
CBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。 CB is a "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected. その後、信号SAN2,SAP2がそれぞれ“L”、“H”となってフリップ・フロップFF2が非活性化され、信号ECH2が“H”となってイコライズされる。 Thereafter, the signal SAN 2, SAP2 respectively "L", the flip-flop FF2 becomes "H" is deactivated, the signal ECH2 are equalized becomes to "H". この後、信号RV2A,RV2Bが“H”となる。 After this, signal RV2A, RV2B becomes "H". 再度、信号SAN2,SAP2がそれぞれ“H”、“L”となることで、時刻t4yd にノードN1 Again, the signal SAN 2, SAP2 that respectively become "H", "L", the time t4yd the node N1
の電圧がセンスされラッチされる。 Voltage of is sensed and latched. この時のフリップ・ Flip at this time
フロップFF2のノードN5C,N6Cは図22(b) Node flop FF2 N5C, N6C FIG 22 (b)
になる。 become. ここでは第3の実施形態と同様、読み出された上位データのデータ反転動作は行なわず、時刻t4yd にセンスした時点でフリップ・フロップFF1への読み出しデータの保持は終了する。 Here as in the third embodiment does not perform a data inversion operation of the upper data read, hold the read data into the flip-flop FF1 at the time of the sense time t4yd ends. 外部からフリップ・フロップFF1に入力した下位ページの書き込みデータは図2 Writing data of the lower page input from the outside to the flip-flop FF1 Figure 2
4の通りである。 It is as of 4. 下位ページの入力データが“H”ならば書き込みは行なわれず、メモリセルは“1”又は“2”状態を保つ。 Write if input data is "H" of the lower page is not performed, the memory cell maintains the "1" or "2" state. 一方、下位ページの入力データが“L”ならば書き込みが行なわれ、“1”状態のメモリセルは“3”状態に、“2”状態のメモリセルは“4” On the other hand, the input data of the lower page is "L" if the writing is performed, "1" in the state of the memory cell is "3" state, "2" memory cell state "4"
状態に書き込まれる。 It is written into the state.

【0219】以上をまとめると、下位ページ書き込み時のフリップ・フロップのノードN3C,N4C,N5 [0219] In summary, the flip-flop at the time of writing the lower page node N3C, N4C, N5
C,N6Cのデータは図35のようになる。 C, data N6C is as shown in FIG 35.

【0220】(2)下位ページのプログラム 書き込み動作は図36とほぼ同様である。 [0220] (2) a program write operation of the lower page is almost the same as FIG. 36. ただし図36 However Figure 36
と異なるのは、時刻t1pq に電圧VAがビット線書き込み制御電圧1.4Vとなってビット線BLaが1.4V The difference from the bit line BLa is 1.4V voltage VA at time t1pq becomes a bit line write control voltage 1.4V
とされる点である。 Is a point that is. 以下、図36を用いて説明する。 Hereinafter will be described with reference to FIG. 36. n
チャネルMOSトランジスタQn39 のしきい値分の電圧降下分が問題になるときは、信号BLCAを昇圧すればよい。 When the threshold fraction voltage drop channel MOS transistor Qn39 is a problem, it can be boosted signal BLCA. 続いて、信号PREAが“L”となってビット線がフローティングにされる。 Subsequently, the bit line is floating in a signal PREA is "L". 次に、時刻t2pq に信号V Then, time t2pq to signal V
RFYBA1CがVccとされる。 RFYBA1C is the Vcc. これによって、データ“1”又は“3”が保持されている場合には、nチャネルMOSトランジスタQn2C が“ON”するので、ビット線制御電圧0Vがビット線に印加される。 Thus, when data "1" or "3" is held, since the n-channel MOS transistor Qn2C is "ON", the bit line control voltage 0V is applied to the bit line. 図36のようにVRFYBA1CをVcc以上にしてもよい。 VRFYBA1C may be more than Vcc to as shown in Figure 36. その後、時刻t3pq にVRFYBACが0Vになり、データ“1”又はデータ“2”が保持されているデータ回路からはビット線書き込み制御電圧Vccがビット線に出力される。 Thereafter, VRFYBAC time t3pq becomes to 0V, and the bit line write control voltage Vcc from the data circuit in which data "1" or data "2" is held is outputted to the bit line. その結果、“1”書き込み又は“2”書き込みするビット線はVcc、“3”書き込みするビット線は1. As a result, "1" is written or "2" bit line writing Vcc, "3" bit line writing 1.
4V、“4”書き込みするビット線は0Vになる。 4V, "4" bit line writing becomes 0V.

【0221】時刻t1pq に制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG [0221] the control gate and select gate driver circuit 2 at time T1pq, select gate SG of the selected block
1A、制御ゲートCG1A〜CG4AがVccとなる。 1A, the control gate CG1A~CG4A becomes Vcc. 選択ゲートSG2Aは0Vである。 Select gate SG2A is 0V. 時刻t4pq に選択された制御ゲートCG2Aが高電圧Vpp(例えば初期値1 Time t4pq selected control gate CG2A to a high voltage Vpp (e.g., an initial value 1
7.3V)、非選択制御ゲートCG1A,CG3A,C 7.3V), the unselected control gate CG1A, CG3A, C
G4AがVM (例えば10V)となる。 G4A becomes the VM (for example, 10V). データ“4”が保持されているデータ回路に対応するメモリセルでは、 In the memory cell corresponding to the data circuit in which data "4" is held,
0Vのチャネル電位と制御ゲートのVppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 By the potential difference Vpp of channel potential and the control gate of 0V, electrons into the floating gate threshold is injected is increased.
データ“3”が保持されているデータ回路に対応するメモリセルでは、1.4Vのチャネル電位と制御ゲートのVppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。 In the memory cell corresponding to the data circuit in which data "3" is held, by the potential difference Vpp of channel potential and the control gate of 1.4V, electrons into the floating gate threshold is injected is increased. “3”書き込みの場合のチャネル電位を1.4Vにしているのは、電子の注入量を“4”データ書き込みの場合よりも、少なくするためである。 "3" are you channel potential when writing to 1.4V than if the amount of injected electrons to "4" data programming, in order to reduce. データ“1”又は“2”が保持されているデータ回路に対応するメモリセルでは、チャネル電位と制御ゲートのV In the memory cell corresponding to the data circuit in which data "1" or "2" is held, the channel potential and the control gate V
ppの電位差が小さいため、実効的には浮遊ゲートに電子は注入されない。 Since the potential difference pp is small, electrons in the floating gate to the effective is not injected. よって、メモリセルのしきい値は変動しない。 Thus, the threshold voltage of the memory cell does not change. 書き込み動作中、信号SAN1,SAN2,P During a write operation, signal SAN1, SAN2, P
REB,BLCBは“H”、信号SAP1,SAP2, REB, BLCB is "H", signal SAP1, SAP2,
VRFYBA1C,RV1A,RV1B,RV2B,E VRFYBA1C, RV1A, RV1B, RV2B, E
CH1,ECH2は“L”、電圧VBは0Vである。 CH1, ECH2 is "L", the voltage VB is 0V.

【0222】(3) 下位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出する(書き込みベリファイ)。 [0222] (3) After the verify read the writing operation of the lower page, detects whether the writing has been fully carried out (write verify). もし、所望のしきい値に達していれば、フリップ・フロップFF1のノードN3 If it has reached the desired threshold, the flip-flop FF1 node N3
Cを“H”に変更する。 To change to "H" C. そして、所望のしきい値に達していなければ、データ回路のデータを保持して再度書き込み動作を行なう。 Then, if not reach the desired threshold, performing a re-write operation to hold data in the data circuit. 書き込み動作と書き込みベリファイは、全ての“3”書き込みするメモリセル及び“4”書き込みするメモリセルが所望のしきい値に達するまで繰り返される。 Write operation and write verify is repeated until all of "3" memory cells, and "4" the memory cell to write to write it reaches the desired threshold. このとき、ここでの書き込み動作と書き込みベリファイの繰り返しに応じて、制御ゲートCG2A At this time, in accordance with the repetition of the write operation and the write verify Here, the control gate CG2A
への印加電圧Vppを段階的に増加させる。 Stepwise increasing the applied voltage Vpp to. 具体的には、 In particular,
例えば図58(b)に示されるようにステップアップ幅を0.8Vとし、Vppの値を初期値17.3Vから0. For example the step-up width is 0.8V, as shown in FIG. 58 (b), 0 the value of Vpp from an initial value 17.3V.
8V刻みに大きくしていく。 It is increased in increments of 8V. 図18及び図64を用いて、この書き込みベリファイ動作を説明する。 With reference to FIGS. 18 and 64, illustrating this write verify operation. まず、 First of all,
“3”書き込みするメモリセルが所定のしきい値に達しているかを検出する。 "3" memory cell write detects whether has reached a predetermined threshold value. まず時刻t1ys に、電圧VA,V First time t1ys, voltage VA, V
Bがそれぞれ1.8V,1.5Vとなって、ビット線B B becomes 1.8V, and 1.5V, respectively, the bit line B
La,BLbはそれぞれ1.8V,1.5Vになる。 La, BLb is 1.8V, to 1.5V, respectively. 信号BLCA、BLCBが“L”となって、ビット線BL Signal BLCA, become a BLCB is "L", the bit line BL
aとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa,BLbはフローティングとなる。 a and MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 Signals PREA, becomes PREB is "L", the nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state. 続いて制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは1.4V、非選択制御ゲートCG1A,CG3A,CG Then the selected control gate CG2A of the block selected by the control gate and select gate driving circuit 2 1.4V, the unselected control gate CG1A, CG3A, CG
4Aと選択ゲートSG1A,SG2AはVccにされる。 4A and selection gate SG1A, SG2A is to Vcc.
選択されたメモリセルのしきい値が1.4V以下なら、 If the threshold voltage of the selected memory cell is 1.4V or less,
ビット線電圧は1.4Vより低くなる。 Bit line voltage is lower than 1.4V. 選択されたメモリセルのしきい値が1.4V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cell 1.4V or more, the bit line voltage will remain at 1.8V.

【0223】時刻t2ys に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 [0223] At time T2ys, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。 Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected. この後時刻t3ys にVRFYBA1CがVccになり、“2”書き込みの場合及び“4”書き込みの場合にはQn2Cが“ON”し、ノードN1が0Vに放電される。 VRFYBA1C this after time t3ys becomes Vcc, "2" Qn2C is "ON" in the case where the write and "4" is written, the node N1 is discharged to 0V. 時刻t4y Time t4y
s に信号VRFYBACが“L”となると、“1”又は“2”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp12Cが“ON”であり、ノードN1はVccとなる。 When the signal VRFYBAC becomes "L" to s, "1" or "2" in the data circuit write data is held is a p-channel MOS transistor Qp12C is "ON", the node N1 becomes Vcc. その結果、ノードN1 As a result, the node N1
は“1”書き込み又は“2”書き込みの場合にはVcc, Vcc in the case of "2" writing "1" is written or,
“4”書き込みの場合には0Vになる。 "4" becomes 0V in the case of writing.

【0224】信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 [0224] signals SAN 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H". この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 再度、信号SAN1,SAP1がそれぞれ“H”, Again, signal SAN1, SAP1 each "H",
“L”となることで、時刻t5ys にノードN1の電圧がセンスされラッチされる。 "L" and that becomes the voltage of the node N1 at time t5ys is sensed and latched. これで、“3”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“3”書き込み状態となったか否かを検出する。 This "3" only the data circuit holding the write data to detect whether a data is sufficiently "3" write state of the corresponding memory cell. メモリセルのデータが“3”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“1”に変更される。 If the data of the memory cell is "3", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "1". メモリセルのデータが“3”でなければ、フリップ・フロップFF1でノードN2の電圧をセンスしラッチすることで書き込みデータは“3”に保持され以後、追加書き込みが行なわれる。 Otherwise the data of the memory cell is "3", the write data by sensing and latching a voltage of the node N2 in the flip-flop FF1 is thereafter held at "3", additional writing is performed. “1”又は“2”又は“4”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" or "2" or "4" write the data in the data circuit holding the write data is not changed. 次に、選択された制御ゲートが2.8V Next, 2.8V is selected control gate
にされる。 It is in. 選択されたメモリセルのしきい値が2.8V The threshold voltage of a selected memory cell is 2.8V
以下なら、ビット線電圧は1.5Vより低くなる。 If less, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が2.8V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cell 2.8V or more, the bit line voltage will remain at 1.8V. 時刻t6ys にPRE PRE to time t6ys
A,PREBがVccになりノードN1,N2が1.8 A, node N1, N2 will PREB is Vcc is 1.8
V,1.5Vになった後、フローティングになる。 V, after becoming to 1.5V, become floating. この後時刻t7ys に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。 This after time T7ys, signal BLCA, BLCB is an "H", the potential of the bit line is transferred to N1, N2. その後、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1,ビット線BLbとM Thereafter, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and M
OSキャパシタQd2は切り離される。 OS capacitor Qd2 is disconnected.

【0225】時刻t8ys に信号VRFYBACが“L” [0225] time t8ys to signal VRFYBAC is "L"
となると、“1”又は“2”書き込みデータが保持されているデータ回路及び、“3”書き込みが充分に行なわれたために“1”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp12Cが“ON”であり、ノードN1はVccとなる。 When it comes to "1" or "2" and the data circuit write data is held, "3" in the data circuit writing is held is sufficiently performed "1" write data for which is, p-channel MOS transistor Qp12C is "ON", the node N1 becomes Vcc. 信号SAN Signal SAN
1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 1, SAP1 respectively "L", the flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H". この後、信号RV1 After this, it signals RV1
A,RV1Bが“H”となる。 A, RV1B becomes "H". 再度、信号SAN1,S Again, signal SAN1, S
AP1がそれぞれ“H”,“L”となることで、時刻t AP1 that is each "H", "L", the time t
9ys にノードN1の電圧がセンスされラッチされる。 The voltage of the node N1 is latched sensed in 9Ys. これで、“4”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが充分“4”書き込み状態となったか否かを検出する。 This "4" only the data circuit holding the write data to detect whether a data is sufficiently "4" write state of the corresponding memory cell. メモリセルのデータが“4”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“2”に変更され、以後は書き込まれなくなる。 If the data of the memory cell is "4", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is changed to "2", hereafter no longer be written. メモリセルのデータが“4”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“4”に保持され以後、追加書き込みが行なわれる。 Data of the memory cell is not "4", the write data by sensing and latching a voltage of the node N1 at the flip-flop FF1 is thereafter held at "4", additional writing is performed. “1”又は“2”又は“3”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。 "1" or "2" or "3" write the data in the data circuit holding the write data is not changed.

【0226】全ての選択されたメモリセルが所望のしきい値に達していれば、データ回路のノードN4Cが“L”になる。 [0226] long as it all selected memory cell reaches the desired threshold, the node data circuit N4C becomes "L". これを検出することにより、全ての選択されたメモリセルが所望のしきい値に達したか否かが分る。 By detecting this, all of the selected memory cell is seen whether reached the desired threshold. 書き込み終了の検出は、例えば図18のように書き込み終了一括検知トランジスタQn5C を用いればよい。 Detection of completion of writing, for example, may be used to write termination batch detection transistor Qn5C as shown in Figure 18.
ベリファイリード後、まずVRTCを例えばVccにプリチャージする。 After the verify read is first precharged VRTC example to Vcc. 書き込みが不充分なメモリセルが1つでもあると、そのデータ回路のノードN4Cは“H”なのでnチャネルMOSトランジスタQn5C は“ON”し、 When the writing is even memory cell has one insufficient, the node N4C data circuit "H" because the n-channel MOS transistor Qn5C is "ON",
VRTCはプリチャージ電位から低下する。 VRTC drops from the precharge potential. 全てのメモリセルが充分に書き込まれると、データ回路3-0,3- When all memory cells are written to enough, the data circuit 3-0,3-
1,…,3-m-1,3-mのノードN4Cが全て“L”になる。 1, ..., it becomes 3-m-1,3-m nodes N4C all "L". その結果、全てのデータ回路内のnチャネルMOS As a result, n-channel in all of the data circuit MOS
トランジスタQn5C が“OFF”になるのでVRTCはプリチャージ電位を保ち、書き込み終了が検知される。 Since transistor Qn5C becomes "OFF" VRTC keeps the precharge potential, the write end is detected.

【0227】<上位ページの読み出し動作>上位ページの読み出しは「“1”又は“3”か、或いは“2”又は“4”か」が読み出される。 [0227] reading of the upper page <read operation of the upper page> is the "or" 1 "or" 3 ", or" 2 "or" 4 "or" is read out. 図65、図66に従って、 Figure 65, according to FIG. 66,
読み出し動作を説明する。 Explaining the read operation. まず時刻t1RD に、電圧V First time t1RD, voltage V
A,VBがそれぞれ1.8V,1.5Vとなって、ビット線BLa,BLbはそれぞれ1.8V,1.5Vになる。 A, VB becomes 1.8V, and 1.5V, respectively, the bit lines BLa, BLb is 1.8V, to 1.5V, respectively. 信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとM Signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Qd1, the bit line BLb and M
OSキャパシタQd2は切り離され、ビット線BLa,B OS capacitor Qd2 is disconnected, the bit line BLa, B
Lbはフローティングとなる。 Lb becomes floating. 信号PREA,PREB Signal PREA, PREB
が“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 There becomes "L", the nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state. 続いて、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2 Subsequently, the selected control gate of the block selected by the control gate and select gate driver circuit 2 CG2
Aは1.1V、非選択制御ゲートCG1A,CG3A, A is 1.1V, the unselected control gate CG1A, CG3A,
CG4Aと選択ゲートSG1A,SG2AはVccにされる。 CG4A select gate SG1A, SG2A is to Vcc. 選択されたメモリセルのしきい値が1.1V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells below 1.1V, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が1V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells 1V or higher, the bit line voltage will remain at 1.8V. この後、時刻t2RD に信号BL After this, time t2RD to signal BL
CA,BLCBが“H”となりビット線のデータがMO CA, data of BLCB becomes "H", the bit line is MO
SキャパシタQd1,Qd2に転送される。 It is transferred to the S capacitor Qd1, Qd2. その後、再度、 Then, again,
信号BLCA,BLCBが“L”となって、ビット線B Signal BLCA, becomes BLCB is "L", the bit line B
LaとMOSキャパシタQd1、ビット線BLbとMOS La and the MOS capacitor Qd1, bit line BLb and the MOS
キャパシタQd2は切り離される。 Capacitor Qd2 is disconnected. 信号SAN2,SAP Signal SAN2, SAP
2がそれぞれ“L”,“H”となってフリップ・フロップFF2が非活性化され、信号ECH2が“H”となってイコライズされる。 2 respectively "L", the flip-flop FF2 becomes "H" is deactivated, the signal ECH2 are equalized becomes to "H". この後、信号RV2A,RV2B After this, signal RV2A, RV2B
が“H”となる。 But to "H". 時刻t3RD に再度、信号SAN2,S Time t3RD again, signal SAN2, S
AP2がそれぞれ“H”,“L”となることで、ノードN1の電圧がセンスされラッチされる。 AP2 respectively "H", "L" by the voltage of the node N1 is latched sensed. これで、「メモリセルのデータが“1”又は“2”か、或いは“3”又は“4”か」がフリップ・フロップFF2によってセンスされ、その情報はラッチされる。 This "data or" 1 "or" 2 "of the memory cell, or" 3 "or" 4 "or" is sensed by the flip-flop FF2, the information is latched. この時のフリップ・ Flip at this time
フロップFF2のノードN5C,N6Cは図32のようになる。 Node flop FF2 N5C, N6C is as shown in FIG 32.

【0228】次に、選択された制御ゲートが2.5Vにされる。 [0228] Next, the control gate selected is to 2.5V. 選択されたメモリセルのしきい値が2.5V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells below 2.5V, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が2.5V以上なら、ビット線電圧は1.8Vのままとなる。 If the threshold cells than 2.5V, the bit line voltage will remain at 1.8V. 時刻t4RDに信号PR Time t4RD to signal PR
EA,PREBが“H”となって、MOSキャパシタQ EA, and PREB becomes the "H", MOS capacitor Q
d1,Qd2のゲート電極であるノードN1,N2はそれぞれ1.8V,1.5Vになる。 d1, the node is the gate electrode of Qd2 N1, N2 are respectively 1.8V, it becomes 1.5V. 信号PREA,PREB Signal PREA, PREB
が“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 There becomes "L", the nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state. この後、時刻t5RD に信号BLCA,BLCBが“H”とされる。 Thereafter, the time t5RD the signal BLCA, BLCB is to "H". 再度、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQ Again, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Q
d1、ビット線BLbとMOSキャパシタQd2は切り離される。 d1, the bit line BLb and the MOS capacitor Qd2 is disconnected. 信号SAN1,SAP1がそれぞれ“L”, Signal SAN1, SAP1 each "L",
“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 Flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H".
この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 時刻t6RD に再度、信号SAN1,SAP1がそれぞれ“H”,“L”となることで、ノードN1の電圧がセンスされラッチされる。 Time t6RD again, the signal SAN 1, SAP1 respectively "H", "L" and that becomes the voltage of the node N1 is sensed and latched. これで、「メモリセルのデータが“1”又は“2”又は“3”か、或いは“4”か」がフリップ・フロップFF1によってセンスされ、その情報はラッチされる。 This "data or" 1 "or" 2 "or" 3 "of the memory cell, or" 4 "or" is sensed by the flip-flop FF1, the information is latched. この時のフリップフロップFF1,F Flip-flop FF1 at this time, F
F2のノードN3C,N5Cの電位は図33のようになる。 F2 node N3C, the potential of N5C is as shown in FIG 33.

【0229】引き続き、図66のように読み出しが行なわれる。 [0229] Subsequently, the read is performed as shown in FIG. 66. まず時刻t7RD に、電圧VA,VBがそれぞれ1.8V,1.5Vとなって、ビット線BLa,BLb First time T7RD, so the voltage VA, VB is 1.8V, respectively, and 1.5V, the bit line BLa, BLb
はそれぞれ1.8V,1.5Vになる。 Each of the 1.8V, become 1.5V. 信号BLCA, Signal BLCA,
BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2 BLCB becomes the "L", the bit line BLa and the MOS capacitor Qd1, bit line BLb and the MOS capacitor Qd2
は切り離され、ビット線BLa,BLbはフローティングとなる。 Is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L”となって、 Signal PREA, PREB becomes the "L",
MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 Nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state. 続いて、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートS Subsequently, the selected control gate CG2A of the block selected by the control gate and select gate driver circuit 2 to 0V, unselected control gate CG1A, CG3A, CG4A select gate S
G1A,SG2AはVccにされる。 G1A, SG2A is to Vcc. 選択されたメモリセルのしきい値が0V以下なら、ビット線電圧は1.5V If the threshold cells 0V or less, the bit line voltage is 1.5V
より低くなる。 It is lower. 選択されたメモリセルのしきい値が0V The threshold voltage of a selected memory cell is 0V
以上なら、ビット線電圧は1.8Vのままとなる。 Or if the bit line voltage will remain at 1.8V. この後、時刻t8RD に信号BLCA,BLCBが“H”となりビット線のデータがMOSキャパシタQd1,Qd2に転送される。 Thereafter, the time t8RD the signal BLCA, data BLCB becomes "H" bit line is transferred to the MOS capacitor Qd1, Qd2. その後、再度、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQ Then, again, the signal BLCA, BLCB becomes an "L", the bit line BLa and the MOS capacitor Q
d1、ビット線BLbとMOSキャパシタQd2は切り離される。 d1, the bit line BLb and the MOS capacitor Qd2 is disconnected. 続いて、時刻t9RD にVRFYBA1Cが“H” Then, VRFYBA1C to time t9RD is "H"
になる。 become. この時、フリップ・フロップFF2のノードN At this time, the node N of the flip-flop FF2
5Cが“H”なのは図33から分るように、“3”又は“4”読み出しの場合である。 5C is As can be seen from "H" Nanoha Figure 33, is "3" or "4" for a read. この場合、図18のnチャネルMOSトランジスタQn2C が“ON”し、“3” In this case, the n-channel MOS transistor Qn2C in Figure 18 to "ON", "3"
又は“4”読み出しのノードN1は接地される。 Or "4" is read at the node N1 is grounded.

【0230】続いて、時刻t10RDにVRFYBACが“L”になる。 [0230] Subsequently, VRFYBAC to time t10RD becomes "L". この時、フリップ・フロップFF1のノードN3Cが“H”、N4Cが“L”なのは図33から分るように、“4”読み出しの場合である。 At this time, the node N3C of the flip-flop FF1 is "H", as can be seen from N4C is "L" Nanoha Figure 33, is "4" when read. この場合、 in this case,
図18のpチャネルMOSトランジスタQp12Cが“O p-channel MOS transistor Qp12C of FIG. 18, "O
N”し、“4”読み出しのノードN1はVccになる。その後、信号SAN1,SAP1がそれぞれ“L”, N ", and" 4 "is read at the node N1 becomes Vcc. Then, the signal SAN 1, SAP1 respectively" L ",
“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。 Flip-flop FF1 becomes "H" is deactivated, the signal ECH1 are equalized becomes to "H".
この後、信号RV1A,RV1Bが“H”となる。 After this, signal RV1A, RV1B becomes "H". 時刻t11RDに再度、信号SAN1,SAP1がそれぞれ“H”,“L”となることで、ノードN1の電圧がセンスされラッチされる。 Time t11RD again, the signal SAN 1, SAP1 respectively "H", "L" and that becomes the voltage of the node N1 is sensed and latched. これで、ノードN3C,N4Cの電位がフリップ・フロップFF1によってセンスされ、 This node N3C, the potential of the N4C is sensed by the flip-flop FF1,
その情報はラッチされる。 The information is latched. この時のフリップ・フロップFF1及びフリップ・フロップFF2のノードN3C, Node of the flip-flop FF1 and the flip-flop FF2 at this time N3C,
N4C,N5C,N6Cは図34のようになる。 N4C, N5C, N6C is as shown in FIG. 34. 上位ページのデータはフリップ・フロップFF1のノードN3 Node of the data of the upper page flip-flop FF1 N3
C,N4C(図34参照)に読み出されている。 C, and read out to N4C (see FIG. 34). つまり、“1”状態及び“3”状態ではノードN3Cが“L”、N4Cが“H”になり、“2”状態及び“4” In other words, "1" state and "3" node N3C the state "L", N4C becomes "H", "2" state, and "4"
状態ではノードN3Cが“H”、N4Cが“L”になる。 Node N3C the state becomes "H", N4C is "L". <上位ページの書き込み>で記したように上位ページのデータは「“1”又は“3”か、或いは“2”又は“4”か」を蓄えているが、この書き込みデータがフリップ・フロップFF1に正しく読み出されていることが分る。 "Or" 1 "or" 3 ", or" 2 "or" 4 "or" of the data the upper page As noted in the <writing of the upper page> but are stored, and the write data is flip-flop FF1 it can be seen that have been read correctly. フリップ・フロップFF1に保持されたデータはCENB1が活性化されることにより、チップ外部に出力される。 Data held in the flip-flop FF1 is by CENB1 is activated, and output to the outside of the chip.

【0231】<下位ページの読み出し動作>下位ページの読み出しでは「“1”又は“2”か、或いは“3”又は“4”か」が読み出される。 [0231] <lower page read operation> In the reading of the lower page "" 1 "or" 2 "or, or" 3 "or" 4 "or" is read out. 図65に従って、読み出し動作を説明する。 According to FIG. 65, for explaining the read operation. まず時刻t1RD に、電圧VA,VB First time t1RD, voltage VA, VB
がそれぞれ1.8V,1.5Vとなって、ビット線BL There is each 1.8V, and 1.5V, the bit line BL
a,BLbはそれぞれ1.8V,1.5Vになる。 a, BLb is 1.8V, to 1.5V, respectively. 信号BLCA,BLCBが“L”となって、ビット線BLa Signal BLCA, BLCB becomes the "L", the bit line BLa
とMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa,BLbはフローティングとなる。 A MOS capacitor Qd1, the bit line BLb and the MOS capacitor Qd2 is disconnected, the bit lines BLa, BLb is a floating. 信号PREA,PREBが“L” Signal PREA, PREB is "L"
となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。 Becomes, nodes N1, N2 is the gate electrode of the MOS capacitor Qd1, Qd2 enters a floating state. 続いて、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは1. Subsequently, the selected control gate CG2A of the block selected by the control gate and select gate driving circuit 2 1.
1V、非選択制御ゲートCG1A,CG3A,CG4A 1V, the unselected control gate CG1A, CG3A, CG4A
と選択ゲートSG1A,SG2AはVccにされる。 A selection gate SG1A, SG2A is to Vcc. 選択されたメモリセルのしきい値が1.1V以下なら、ビット線電圧は1.5Vより低くなる。 If the threshold cells below 1.1V, the bit line voltage is lower than 1.5V. 選択されたメモリセルのしきい値が1.1V以上なら、ビット線電圧は1. If the threshold cell 1.1V or higher, the bit line voltage 1.
8Vのままとなる。 It remains of 8V. この後、時刻t2RD に信号BLC After this, the signal in time t2RD BLC
A,BLCBが“H”となりビット線のデータがMOS A, data BLCB becomes "H" bit line MOS
キャパシタQd1,Qd2に転送される。 It is transferred to the capacitor Qd1, Qd2.

【0232】その後、再度、信号BLCA,BLCBが“L”となって、ビット線BLaとMOSキャパシタQ [0232] Then, again, signal BLCA, BLCB becomes the "L", the bit line BLa and the MOS capacitor Q
d1、ビット線BLbとMOSキャパシタQd2は切り離される。 d1, the bit line BLb and the MOS capacitor Qd2 is disconnected. 信号SAN2,SAP2がそれぞれ“L”, Signal SAN2, SAP2 each "L",
“H”となってフリップ・フロップFF2が非活性化され、信号ECH2が“H”となってイコライズされる。 Flip-flop FF2 becomes "H" is deactivated, the signal ECH2 are equalized becomes to "H".
この後、信号RV2A,RV2Bが“H”となる。 After this, signal RV2A, RV2B becomes "H". 時刻t3RD に再度、信号SAN2,SAP2がそれぞれ“H”、“L”となることで、ノードN1の電圧がセンスされラッチされる。 Time t3RD again, the signal SAN 2, SAP2 respectively "H", "L" and that becomes the voltage of the node N1 is sensed and latched. これで、「メモリセルのデータが“1”又は“2”か、或いは“3”又は“4”か」がフリップ・フロップFF2によってセンスされ、その情報はラッチされる。 This "data or" 1 "or" 2 "of the memory cell, or" 3 "or" 4 "or" is sensed by the flip-flop FF2, the information is latched. この時のフリップ・フロップFF2のノードN5C,N6Cは図32のようになる。 Node of the flip-flop FF2 when the N5C, N6C is as shown in FIG 32.

【0233】下位ページのデータはフリップ・フロップFF2のノードN5C,N6C(図32参照)に読み出されている。 [0233] of the lower page data is being read node of the flip-flop FF2 N5C, to N6C (see FIG. 32). つまり、“1”状態及び“2”状態ではノードN5Cが“L”、N6Cが“H”になり、“3”状態及び“4”状態ではノードN5Cが“H”、N6Cが“L”になる。 In other words, "1" state and the "2" node N5C in the state is "L", N6C becomes "H", "3" state, and "4" node N5C in the state is "H", the N6C is "L" Become. <下位ページの書き込み>で記したように下位ページのデータは「“1”又は“2”か、或いは“3”又は“4”か」を蓄えているが、この書き込みデータがフリップ・フロップFF2に正しく読み出されていることが分る。 In the data of the lower page as noted <lower page writing of> "" 1 "or" 2 "or, or" 3 "or" 4 "or," but are stored, and the write data is flip-flop FF2 it can be seen that have been read correctly. フリップ・フロップFF2に保持されたデータはCENB2が活性化されることにより、チップ外部に出力される。 Data held in the flip-flop FF2 is by CENB2 is activated, and output to the outside of the chip. 上記の説明から分るように、下位ページの読み出しは上位ページの読み出しの時刻t3RD As can be seen from the above description, the reading of the lower page of the reading of the upper page time t3RD
までの動作である。 It is an operation of up to. 従って、例えば下位ページに引き続いて上位ページを読み出す場合には、まず下位ページを読み出した後に、下位ページのデータをチップ外部に出力している間に、引き続き、上位ページのデータを読み出してもよい。 Thus, for example, when reading the upper page following the lower page, after reading the lower page is first, during the output of the data of the lower page outside the chip, subsequently, may read data of the upper page . つまり、時刻t3RD に下位ページのデータがフリップ・フロップFF2にラッチされ、チップ外部に出力されるのと同時に、<上位ページの読み出し> That is, the time t3RD data of the lower page is latched into flip-flop FF2, the same time as being output to the outside of the chip, <reading upper page>
で記した図65及び図66の時刻t3RD 以降の動作を行なう。 Performing time t3RD subsequent operation of FIGS. 65 and 66 noted in. これにより、見かけ上、上位ページの読み出しを高速に行なうことができる。 Thus, apparently, the reading of the upper page can be performed at high speed.

【0234】[第8の実施形態]本実施形態では、装置内の全メモリセルで上位ページの書き込み動作が終了した後、下位ページの書き込み動作が開始されることを特徴としている。 [0234] In this embodiment Eighth Embodiment, after the write operation of the upper page is completed in all the memory cells in the device, it is characterized in that the write operation of the lower page is started. 図67は、本実施形態におけるメモリセルアレイを示している。 Figure 67 shows a memory cell array in this embodiment. ここでは、メモリセルアレイは4値セルからなり、1メモリセル当り2ビットの情報を記憶することができるものとする。 Here, the memory cell array is comprised of 4 levels cell, which shall be able to store two bits of information per memory cell. メモリセルは、カラム方向及びロウ方向にそれぞれ4000個ずつ並んでおり、全部で16M(16×10 6 )個のメモリセルがマトリックス状に集積されている。 Memory cells is aligned by 4000 respectively in the column direction and the row direction, 16M (16 × 10 6) number of memory cells are integrated in a matrix in all. 1メモリセルには、2 1 in the memory cell, 2
ビットの情報の記憶が可能であるので、メモリセルアレイに記憶できる全容量は32Mビットである。 Since it is capable of storing bits of information, the total volume that can be stored in the memory cell array is 32M bits. カラムアドレスはそれぞれのビット線に対応し、例えばビット線BL1にはカラムアドレスC1 、ビット線BL2にはカラムアドレスC2 が対応する。 Column address corresponding to each of the bit lines, a column address C2 corresponds to the column address C1, the bit line BL2, for example to the bit line BL1. 一方ロウアドレスは、1 On the other hand row address, 1
本のワード線につき上位ページ及び下位ページの2つのアドレスが対応する。 Two of the address of the upper and lower pages per word lines correspond. 例えば、ワード線WL1にはロウアドレスQ1U、Q1Lが対応し、ワード線WL2にはロウアドレスQ2U、Q2Lが対応する。 For example, the row address Q1U, and correspondence Q1L to the word line WL1, the word line WL2 row address Q2U, Q2L correspond. なお図67中のロウアドレスにおけるU 、L は、それぞれ上位ページ及び下位ページを表している。 Note U in a row address in FIG. 67, L denotes the upper page and lower page, respectively.

【0235】図68に、書き込みのページサイズを同様にした場合の従来の4値セルからなるメモリセルアレイを示す。 [0235] Figure 68 shows a memory cell array comprising a conventional four-level cell in the case of the same page size of the write. ここでは、同時に書き込みを行なう1ページ中のビット数が4000ビットである一方、1メモリセルに対し2ビットを上位ビット及び下位ビットの2つに分けることなく同時に書き込むので、カラム方向には20 Here, one number of bits in one page simultaneously writing a 4000 bits, since writing one memory cell with respect to time without dividing the two bits into two upper and lower bits, the column direction 20
00個のメモリセルが並べられる。 00 pieces of memory cells are arranged. 換言すれば、ビット線の本数は2000本である。 In other words, the number of bit lines is 2,000. 一方、全容量が図67に示したメモリセルと同様32Mビットとなるためには、 On the other hand, in order to full capacity is a memory cell similar to 32M bits shown in FIG. 67,
ロウ方向に8000個のメモリセルが並べられる。 8000 of the memory cell in the row direction are arranged. このようなメモリセルアレイでは、カラムアドレスについては1本のビット線にそれぞれ2ビットが対応し、例えばビット線BL1にA1 、A2 、ビット線BL2にはA3 In such a memory cell array, each 2 bits corresponds to one bit line for the column address, is for example to the bit line BL1 A1, A2, the bit line BL2 A3
、A4 が対応する。 , A4 correspond. またロウアドレスに関しては、例えばワード線WL1にR1 、ワード線WL2にR2 が対応する。 Also with respect to the row address, for example, to the word line WL1 R1, the word line WL2 R2 correspond. 次に、これらメモリセルアレイへの書き込みについて説明する。 Next, a description will be given writing to these memory cell arrays. まず本実施形態においては、1ページ分のメモリセルへ上位ビットのデータをほぼ同時に書き込む上位ページの書き込み動作が各ロウアドレスに対して順次行なわれた後、1ページ分のメモリセルへ下位ビットのデータをほぼ同時に書き込む下位ページの書き込み動作が行なわれる。 In this embodiment, first, after the write operation of the upper page writing almost simultaneously the data of the upper bits to the one page of memory cells are sequentially performed for each row address, the low order bits into one page of memory cells write operation of the lower page data is written at about the same time is performed. すなわち、最初の4000ビットのデータが図67のアドレスQ1Uと対応したワード線W That is, the word line W of the first 4000 bits of data corresponding to the address Q1U in FIG. 67
L1を共有する4000個のメモリセルに書き込まれ、 Written in 4000 memory cells sharing L1,
次の4000ビットのデータがアドレスQ2Uと対応したワード線WL2を共有する4000個のメモリセルに書き込まれ、さらにアドレスQ3U〜Q4000U と対応したワード線WL3〜WL4000を共有するメモリセルに4 The next 4000 bits of data is written to 4000 memory cells sharing the word line WL2 corresponding to the address Q2U, 4 to the memory cells that share a word line WL3~WL4000 further corresponding to the address Q3U~Q4000U
000ビットのデータが順次書き込まれる。 000 bits of data are sequentially written.

【0236】一方図68に示されるメモリセルアレイでは、ワード線WL1を共有する2000個のメモリセルにそれぞれ2ビットのデータを書き込むことで、最初の4000ビットのデータが書き込まれる。 [0236] In the meantime memory cell array shown in FIG. 68, by writing a 2,000 respectively 2 bits in the memory cell data sharing the word lines WL1, the first 4000 bits of data is written. 従って、最初の4000ビットのデータの書き込みに当り、ワード線WL1を共有する2000個のメモリセルへの上位ページの書き込み動作及び下位ページの書き込み動作が行なわれる。 Therefore, per the writing of the first 4000 bits of data, the write operation and the write operation of the lower page of an upper page of the 2000 memory cells that share a word line WL1 is performed. さらに、次の4000ビットのデータの書き込みについては、ワード線WL2を共有する2000個のメモリセルにそれぞれ2ビットのデータが書き込まれる。 Furthermore, for the writing of the next 4000 bits of data, respectively 2000 memory cells that share a word line WL2 2-bit data is written.

【0237】ここで図69に、上位ページの書き込み動作の際消去状態の“1”状態であるメモリセルに対し“2”状態が書き込まれ、下位ページの書き込み動作でさらにメモリセルが“4”状態に書き込まれる場合を想定する。 [0237] Here, in FIG. 69, the memory cell is "1" state in the erase state during the write operation of the upper page "2" state is written, more memory cells in the write operation of the lower page "4" it is assumed to be written to the state. 本実施形態においては、メモリセルアレイの全容量の半分に相当する16Mビットのデータが書き込まれたときに、全てのメモリセルで上位ページの書き込み動作が終了し、図69(a)に示されるように全メモリセルが“2”状態となる。 In the present embodiment, when the data of 16M bits have been written corresponding to half of the total capacity of the memory cell array, all the write operation of the upper page is completed in the memory cell, as shown in FIG. 69 (a) all of the memory cell is "2" state. これに対し、図68に示されるメモリセルアレイに同様に16Mビットのデータが書き込まれると、図69(b)に示される通り全メモリセルの半分が“4”状態、残りの半分が“1”状態となる。 In contrast, the same in the 16M-bit data to the memory cell array shown in FIG. 68 is written, half of the street all the memory cells shown in FIG. 69 (b) "4" state, the other half "1" the state. 従って図69(a)では、しきい値レベルが高く浮遊ゲート中の蓄積電荷のリークによるデータの破壊が生じやすい“4”状態が書き込まれていないことから、メモリセルの寿命が改善されて信頼性が向上する。 In Therefore Figure 69 (a), since the easily occurs "4" state destruction of data due to leakage of the stored charge in the high floating gate threshold level is not written, and the life of the memory cell is improved reliability sex can be improved. さらに、実際に電気的書き換え可能な不揮発性半導体記憶装置をメモリカード等に使用する場合には、garbage coll Furthermore, when actually using the electrically rewritable non-volatile semiconductor memory device in a memory card or the like, garbage coll
ection等行なう観点から記憶部の全容量は用いず、記憶領域は例えば全体の70%程度とし、残る30%は空き領域とするのが一般的である(公知例 N. Niijima ; I Total capacity of the storage unit from the viewpoint of performing ection like are not used, the storage area is 70% of the total e.g., the remaining 30% is common to a free area (known example N. Niijima; I
BM J. DEVELOP. VOL. 39 No. 5 pp.531 -545 995 )。 BM J. DEVELOP. VOL. 39 No. 5 pp.531 -545 995).
このようにメモリセルアレイの全容量の70%分のデータを書き込む場合を、図70に示す。 Thus the case of writing 70% of the data of the total capacity of the memory cell array, shown in Figure 70.

【0238】図70(a)に示される通り本実施形態では、“1”状態であるメモリセルに対し“2”状態を書き込み“2”状態のメモリセルに“4”状態を書き込む動作を全容量の70%で行なうと、60%のメモリセルが“2”状態、40%のメモリセルが“4”状態となる。 [0238] In as the embodiment shown in FIG. 70 (a), "1" to the memory cell is the state "2" state in the memory cell of a write "2" state "4" to operation of writing status All When carried out at 70% of capacity, 60% of the memory cell is "2" state, 40% of the memory cells is "4" state. 一方、図68に示されるメモリセルアレイの全容量の70%に同様のデータを書き込むと、図70(b)に示されるように70%のメモリセルに“4”状態が書き込まれ、30%のメモリセルに消去状態である“1”状態が保持される。 On the other hand, writing the same data to 70% of the total capacity of the memory cell array shown in FIG. 68, "4" in 70% of the memory cell as shown in FIG. 70 (b) status is written, the 30% is erased state in the memory cell "1" state is maintained. 従って本実施形態において、しきい値レベルの高い“4”状態が書き込まれるメモリセルの数は、図68に示されるメモリセルアレイに比べ4/7に低減され、ひいてはメモリセルにおけるデータの破壊が発生する確率は約57%程度まで減少する。 Accordingly, in this embodiment, the number of memory cells that high "4" state threshold level is written is reduced to 4/7 compared with the memory cell array shown in FIG. 68, and thus the data in the memory cell destruction occurs the probability of is reduced to about 57%. またここでは、ワード線WL1、WL2,WL3〜WL4000の順にデータの書き込みを行なう場合を説明したが、書き込みの順番はこれに限るものではない。 Also here, the word lines WL1, WL2, a case has been described writing order of data WL3~WL4000, the order of the write is not limited thereto. 例えば、フラッシュメモリ等の半導体記憶装置のチップ内のメモリセルが、均等にしきい値レベルの高い“4”状態となるように、チップ外部のコントローラで書き込みの順番を制御してもよい。 For example, the memory cells in the chip of the semiconductor memory device such as a flash memory, as equally a high "4" state threshold level, may control the order of writing the chip external controller. 具体的には、1本のワード線を共有してほぼ同時に書き込みが行なわれる4000個のメモリセルからなる各ページ毎、下位ページの書き込み動作が行なわれた回数を記憶させ、この回数に基づき書き込み動作を行なうページ順を決定する。 Specifically, each page consisting of 4000 memory cells substantially simultaneously writing to share one word line is performed, to store the number of times a write operation of the lower page is performed, the writing on the basis of the number of to determine the page order to perform the operation. 本実施形態においては、 In the present embodiment,
こうして各ページに属するメモリセルの書き込み回数を均一化することで、特定のページのメモリセルにおける集中的な劣化の進行を抑えることができ、信頼性が向上する。 By thus equalizing the number of write operations the memory cells belonging to each page, it is possible to suppress the progress of the intensive degradation of the memory cells of a particular page, the reliability is improved. なおここでの書き込み回数を記憶する領域は、例えばデータ領域とは別にワード線上に設けておけばよい。 Incidentally area for storing the write count here is, it is sufficient to provided on the separate word line, for example data area. すなわち、1本のワード線を共有するメモリセルを例えば522バイトとして、そのうち512バイトをデータ領域、10バイトをこうした書き込み回数やECC That is, one word line of memory cells for example 522 bytes of sharing, of which the 512-byte data area, such write count and ECC 10 bytes
(Error Correcting Code )を記憶する領域とすればよい。 It may be set (Error Correcting Code) storing area.

【0239】[第9の実施形態]本実施形態では、本発明の半導体記憶装置を記憶部とした記憶システムが構成される。 [0239] In the ninth embodiment the present embodiment, the storage system is configured to a semiconductor memory device of the present invention is a storage unit. 図71が本実施形態の記憶システムの構成を示す図であり、図示されるようにコントローラ100が複数のチップ101 q (qは自然数)の動作を制御する。 Figure 71 is a diagram showing the configuration of a storage system of the present embodiment, the chip 101 q controller 100 are multiple as shown (q is a natural number) for controlling the operation of the.
また複数のチップ101 qは、例えばそれぞれ図67と同様のメモリセルアレイを備えるものであり、ここではコントローラ100が4つのチップ101 1 〜101 4 The plurality of chips 101 q is, for example, those having the same memory cell array, respectively Figure 67, where the controller 100 has four chip 101 1-101 4
の動作を制御する場合を示している。 It shows the case of controlling the operation. 本実施形態では、 In this embodiment,
記憶システムの記憶部を成す全ての装置内の全メモリセルで上位ページの書き込み動作が終了した後、下位ページの書き込み動作が開始されることを特徴としている。 After the write operation of the upper page is completed in all the memory cells in all of the devices constituting the storage unit of the storage system, it is characterized in that the write operation of the lower page is started.
以下第8の実施形態と同様、上位ページの書き込み動作の際消去状態の“1”状態であるメモリセルに対し“2”状態が書き込まれ、下位ページの書き込み動作でさらにメモリセルが“4”状態に書き込まれる場合について説明する。 Analogously to the following eighth embodiment, the erase state during the write operation of the upper page "1" to the memory cell is the state "2" state is written, more memory cells in the write operation of the lower page "4" It will be described to be written to the state. まず記憶部の全容量の半分だけ書き込みを行なったときの状態を示す図が図72である。 Figure firstly illustrating a state in which performing write only half of the total capacity of the storage unit is Figure 72. 図示される通り、全てのチップ101 1 〜101 4内の全メモリセルのしきい値レベルが“2”状態となっている。 As shown, the threshold levels of all the memory cells of all the chips 101 1 to 101 4 is "2" state.

【0240】さらに、記憶部の全容量の70%分書き込みを行なったときの状態を図73に示す。 [0240] Further, showing a state in which performed 70% partial writing of the total capacity of the storage unit in FIG. 73. この状態では第8の実施形態で説明したように、全メモリセル中60 As in this state it has been described in the eighth embodiment, in all the memory cells 60
%のメモリセルが“2”状態、40%のメモリセルが“4”状態となるが、本実施形態においては第1のチップA101 1の全メモリセルと第2のチップB101 2 % Of the memory cell is "2" state, 40% but the memory cell is "4" state, in this embodiment, the first chip A101 1 of all the memory cell and the second chip B101 2
の80%のメモリセルが“4”書き込みされ、第2のチップB101 2の20%のメモリセルと第3のチップC 80% of the memory cells is "4" is written in, and the second chip B101 2 20% of the memory cells third chip C
101 3及び第4のチップD101 4の全メモリセルが“2”書き込みされる。 101 3 and all the memory cells of the fourth chip D101 4 is "2" is written. 従って本実施形態でも、しきい値レベルの高い“4”状態が書き込まれるメモリセルの数を低減することができ、ひいては信頼性が向上する。 Thus in the present embodiment, it is possible to reduce the number of memory cells high "4" state threshold level is written, thereby improving the turn reliability.
またここでは、第1のチップA101 1のワード線WL Also here, the first chip A101 1 word line WL
1〜WL4000、第2のチップB101 2のワード線WL1〜WL4000、第3のチップC101 3のワード線WL1〜WL4000、第4のチップD101 4のワード線WL1〜WL4000の順にデータの書き込みを行なう場合を説明したが、書き込みの順番はこれに限るものではない。 1~WL4000, second chip B101 2 of the word line WL1~WL4000, third chip C101 3 of word lines WL1~WL4000, if the order of the fourth chip D101 4 word lines WL1~WL4000 writing data It has been described, but the order of writing is not limited to this. 例えば、チップ101 1 〜101 4内のメモリセルが、均等にしきい値レベルの高い“4”状態となるように、コントローラ100で書き込みの順番を制御してもよい。 For example, the memory cell of the chip 101 1-101 4 is, as equally a "4" state high threshold level may control the order of writing by the controller 100. 具体的には、第8の実施形態と同様、1本のワード線を共有してほぼ同時に書き込みが行なわれる4000個のメモリセルからなる各ページ毎、 Specifically, as in the eighth embodiment, each page consisting of 4000 memory cells substantially simultaneously writing to share one word line is performed,
下位ページの書き込み動作が行なわれた回数を記憶させ、この回数に基づき書き込み順をページ単位で決定してもよいし、チップ101 1 〜101 4毎に下位ページの書き込み動作が行なわれた回数を記憶させ、この回数に基づき書き込み順をチップ101 1 〜101 4単位で決定しても構わない。 Stores the number of times a write operation of the lower page is performed, to the writing order based on the number of times may be determined in units of pages, the number of times a write operation of the lower page is performed on the chip 101 1-101 per 4 were stored, the writing order based on the number of times may be determined by the chip 101 1-101 4 units.

【0241】本実施形態においては、こうして各ページ又は各チップ101 1 〜101 4に属するメモリセルの書き込み回数を均一化することで、特定のページや装置のメモリセルにおける集中的な劣化の進行を抑えることができ、信頼性が向上する。 [0241] In the present embodiment, thus by equalizing the number of writing of each page or each chip 101 1-101 memory cells belonging to the 4, the progress of the intensive degradation in a particular page or device memory cells of It can be suppressed, thereby improving the reliability. なおここでの書き込み回数を記憶する領域は、例えば第8の実施形態と同様にデータ領域とは別にワード線上に設けておけばよく、1本のワード線を共有するメモリセルを例えば522バイトとして、そのうち512バイトをデータ領域、10バイトをこうした書き込み回数やECCを記憶する領域とすればよい。 Incidentally area for storing the write count here is, for example, it is sufficient provided on the eighth embodiment and the separate word lines similarly to the data area of ​​a single word line memory cell e.g. 522 bytes to share , of which 512 bytes data area may be 10 bytes and an area for storing such write count and ECC.

【0242】 [0242]

【発明の効果】以上説明したように本発明によれば、多値記憶の半導体記憶装置におけるデータ書き込み動作を工夫することにより、従来よりも書き込み回路が簡略化され、書き込みに要する時間を短縮することができ、さらには信頼性の向上も可能となる。 According to the present invention described above, according to the present invention, by devising the data write operation in the semiconductor memory device of multi-level storage, simplifies the writing circuit than conventional, to shorten the time required for writing it can, furthermore becomes possible improvement in reliability.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の実施形態におけるメモリセルとアドレスとの対応を示す図 FIG. 1 is a diagram showing the correspondence between the memory cell and the address in the first embodiment

【図2】第1の実施形態における上位ページの書き込みを示す図 Figure 2 illustrates the upper page writing in the first embodiment

【図3】第1の実施形態における書き込み動作を説明するための図 3 is a diagram for explaining a write operation in the first embodiment

【図4】第1の実施形態における下位ページの書き込みを示す図 Figure 4 shows a write of the lower page in the first embodiment

【図5】第1の実施形態における読み出し動作を説明するための図 5 is a diagram for explaining a read operation in the first embodiment

【図6】第1の実施形態における別の書き込み動作を説明するための図 6 is a diagram for explaining another write operation in the first embodiment

【図7】第1の実施形態に係わる多値半導体記憶装置のブロック図 FIG. 7 is a block diagram of a multilevel semiconductor memory device according to a first embodiment

【図8】第1の実施形態における書き込み動作を説明する図 8 is a diagram for explaining the writing operation in the first embodiment

【図9】第1の実施形態における読み出し動作を説明する図 9 illustrates a read operation in the first embodiment

【図10】第1の実施形態におけるメモリセルユニットの一例を示す図 10 is a diagram showing an example of the memory cell unit in the first embodiment

【図11】メモリセルユニットの別の例を示す図 11 is a diagram showing another example of a memory cell unit

【図12】メモリセルユニットの別の例を示す図 12 is a diagram showing another example of the memory cell unit

【図13】メモリセルユニットの別の例を示す図 13 is a diagram showing another example of the memory cell unit

【図14】第1の実施形態におけるメモリセルアレイとデータ回路の構成を示す図 FIG. 14 is a diagram showing a configuration of a memory cell array and a data circuit in the first embodiment

【図15】第1の実施形態におけるメモリセルのしきい値分布を示す図 FIG. 15 shows a threshold distribution of a memory cell in the first embodiment

【図16】第2の実施形態におけるデータ回路の構成を示す図 Figure 16 is a diagram showing a configuration of a data circuit in the second embodiment

【図17】第2の実施形態における読み出し動作を示す図 17 illustrates a read operation in the second embodiment

【図18】本発明におけるデータ回路の具体的構成を示す図 Shows a specific structure of a data circuit in FIG. 18 the present invention

【図19】第2の実施形態の上位ページの書き込みデータを示す図 FIG. 19 shows the write data of the upper page of the second embodiment

【図20】第2の実施形態の上位ページの書き込み動作を示す図 FIG. 20 shows a write operation of the upper page of the second embodiment

【図21】第2の実施形態の上位ページのベリファイリード動作を示す図 FIG. 21 shows a verify read operation of the upper page of the second embodiment

【図22】第2の実施形態の下位ページ書き込み前の、 [Figure 22] before writing the lower page of the second embodiment,
上位ページの読み出し、及びデータ反転を説明する図 Diagram for explaining reading the upper page, and the data inversion

【図23】第2の実施形態の下位ページ書き込み前の、 [Figure 23] before writing the lower page of the second embodiment,
上位ページの読み出し、及びデータ反転を説明する図 Diagram for explaining reading the upper page, and the data inversion

【図24】第2の実施形態の下位ページの書き込みデータを示す図 FIG. 24 shows the write data of the lower page of the second embodiment

【図25】第2の実施形態の下位ページ書き込み時のデータ回路のノードを示す図 Figure 25 illustrates a node of a data circuit at lower page writing of the second embodiment

【図26】第2の実施形態の下位ページの書き込み動作を説明する図 Figure 26 illustrates a write operation of the lower page of the second embodiment

【図27】第2の実施形態の別のデータ回路を示す図 Figure 27 illustrates another data circuit of the second embodiment

【図28】第2の実施形態の下位ページの別の書き込み方を説明する図 Figure 28 illustrates a different write how the lower page of the second embodiment

【図29】第2の実施形態の下位ページのベリファイリードを説明する図 FIG. 29 is a diagram illustrating a verify read of the lower page of the second embodiment

【図30】第2の実施形態の読み出し動作を説明する図 Figure 30 illustrates a read operation of the second embodiment

【図31】第2の実施形態の読み出し動作を説明する図 Figure 31 illustrates a read operation of the second embodiment

【図32】第2の実施形態の読み出し中のフリップ・フロップFF2のノードを示す図 Figure 32 illustrates a node of a second embodiment of the flip-flop FF2 in the reading

【図33】第2の実施形態の読み出し中のデータ回路のノードを示す図 Figure 33 is a diagram showing a node in the data circuit in the reading of the second embodiment

【図34】第2の実施形態の読み出しデータを示す図 Figure 34 is a diagram showing a read data of the second embodiment

【図35】第3の実施形態の下位ページの書き込み時のデータ回路のノードを示す図 Figure 35 illustrates a node of a data circuit at the time of writing the lower page of the third embodiment

【図36】第3の実施形態の下位ページの書き込み動作を示す図 Figure 36 illustrates the write operation of the lower page of the third embodiment

【図37】第3の実施形態の下位ページのベリファイリード動作を示す図 Figure 37 illustrates the verify read operation of the lower page of the third embodiment

【図38】第4の実施形態の上位ページの書き込みデータを示す図 FIG. 38 shows the write data of the upper page of the fourth embodiment

【図39】第4の実施形態の上位ページのベリファイリードを示す図 Figure 39 illustrates the verify read of the upper page of the fourth embodiment

【図40】第4の実施形態の下位ページの書き込みデータを示す図 Figure 40 is a diagram showing a write data of the lower page of the fourth embodiment

【図41】第4の実施形態の下位ページ書き込み時のデータ回路のノードを示す図 Figure 41 illustrates a node of a data circuit at lower page writing of the fourth embodiment

【図42】第4の実施形態の下位ページの書き込みを示す図 Figure 42 illustrates the writing of the lower page of the fourth embodiment

【図43】第4の実施形態の下位ページのベリファイリードを示す図 Figure 43 illustrates the verify read of the lower page of the fourth embodiment

【図44】第4の実施形態の下位ページの別の書き込みを示す図 FIG. 44 illustrates another writing the lower page of the fourth embodiment

【図45】第4の実施形態の下位ページの別のベリファイリードを示す図 Figure Figure 45 shows another verify read of the lower page of the fourth embodiment

【図46】第5の実施形態における4値セルの書き込み動作を示す図 Figure 46 illustrates the write operation of the four-value cell of the fifth embodiment

【図47】第5の実施形態における4値セルのデータ回路の構成を示す図 Figure 47 is a diagram showing a configuration of a data circuit 4 levels cell in the fifth embodiment

【図48】第5の実施形態における8値セルの書き込み動作を示す図 Figure 48 illustrates the write operation of the 8-level cells in the fifth embodiment

【図49】第5の実施形態における4値セルのデータ回路の構成を示す図 Figure 49 is a diagram showing a configuration of a data circuit 4 levels cell in the fifth embodiment

【図50】第5の実施形態における16値セルの書き込み動作を示す図 Figure 50 illustrates a write operation of 16-level cells in the fifth embodiment

【図51】第5の実施形態における16値セルのデータ回路の構成を示す図 Figure 51 is a diagram showing a configuration of a data circuit 16 levels cell in the fifth embodiment

【図52】第5の実施形態における2m 値セルの書き込み動作を示す図 Figure 52 illustrates the write operation of 2m value cell of the fifth embodiment

【図53】第5の実施形態における2m 値セルのデータ回路の構成を示す図 Figure 53 is a diagram showing a configuration of a data circuit of 2m levels cell in the fifth embodiment

【図54】第6の実施形態における書き込み動作手順を示す図 Figure 54 illustrates a write operation procedure of the sixth embodiment

【図55】第6の実施形態におけるメモリセルのしきい値分布との比較を示す図 It shows a comparison of the threshold voltage distribution of FIG. 55 memory cells of the sixth embodiment

【図56】第6の実施形態におけるメモリセルに供給されるパルスの波形との比較を示す図 Figure 56 shows a comparison between the waveform of the pulses supplied to the memory cell of the sixth embodiment

【図57】第6の実施形態におけるメモリセルのしきい値分布を示す図 FIG. 57 shows a threshold distribution of a memory cell of the sixth embodiment

【図58】第6の実施形態におけるメモリセルに供給されるパルスの波形を示す図 FIG. 58 shows waveforms of pulses applied to the memory cells of the sixth embodiment

【図59】第6の実施形態におけるメモリセルに供給されるパルスの波形を示す図 FIG. 59 shows waveforms of pulses applied to the memory cells of the sixth embodiment

【図60】第6の実施形態におけるメモリセルのしきい値分布を示す図 FIG. 60 shows a threshold distribution of a memory cell of the sixth embodiment

【図61】第6の実施形態におけるメモリセルのしきい値分布を示す図 FIG. 61 shows a threshold distribution of a memory cell of the sixth embodiment

【図62】第6の実施形態におけるメモリセルのしきい値分布を示す図 FIG. 62 shows a threshold distribution of a memory cell of the sixth embodiment

【図63】第7の実施形態におけるメモリセルのしきい値分布を示す図。 FIG. 63 shows a threshold distribution of a memory cell in the seventh embodiment.

【図64】第7の実施形態の下位ページのベリファイリードを説明する図 FIG. 64 is a diagram illustrating a verify read of the lower page of the seventh embodiment

【図65】第7の実施形態の読み出し動作を説明する図 Figure 65 illustrates a read operation of the seventh embodiment

【図66】第7の実施形態の読み出し動作を説明する図 Figure 66 illustrates a read operation of the seventh embodiment

【図67】第8の実施形態におけるメモリセルアレイを示す図 Figure 67 is a diagram showing a memory cell array in the eighth embodiment

【図68】従来の4値セルからなるメモリセルアレイを示す図 Figure 68 is a diagram showing a memory cell array comprising a conventional four-level cell

【図69】“1”状態であるメモリセルに対し“2”状態及び“4”状態が書き込まれた状態を示す図 [Figure 69] "1" to the memory cell is a state showing a state where the "2" state, and "4" state is written Figure

【図70】メモリセルアレイの全容量の70%を書き込む場合を示す図 It shows a case where FIG. 70 writes the 70% of the total capacity of the memory cell array

【図71】第9の実施形態の記憶システムの構成を示す図 Figure 71 is a diagram showing a configuration of a storage system of the ninth embodiment

【図72】第9の実施形態における記憶部の全容量の半分だけ書き込みを行なったときの状態を示す図 Figure 72 is a diagram showing a state in which performing write only half of the total capacity of the storage unit in the ninth embodiment

【図73】第9の実施形態における記憶部の全容量の7 [Figure 73] of the total capacity of the storage unit in the ninth embodiment 7
0%分書き込みを行なったときの状態を示す図 It shows a state in which performing 0% content writing

【図74】(a)はNAND型EEPROMにおける一つのNANDセルを示す平面図、(b)は回路図 [Figure 74 (a) is a plan view showing one NAND cell in the NAND EEPROM, (b) is a circuit diagram

【図75】(a)は図71(a)に示したNANDセルのA−A´線断面図、(b)はB−B´線断面図 [Figure 75 (a) is A-A'line cross-sectional view of the NAND cell shown in FIG. 71 (a), (b) is B-B'sectional view taken along line

【図76】NANDセルのメモリセルアレイを示す回路図 Figure 76 is a circuit diagram showing a memory cell array of the NAND cell

【図77】従来のメモリセルのしきい値電圧と4値データとの関係を示す図。 Figure 77 is a graph showing a relation between threshold voltage and four-level data of the conventional memory cell.

【図78】従来のメモリセルの書き込み動作を示す図 Figure 78 illustrates the write operation of the conventional memory cell

【図79】従来のメモリセルとアドレスの対応を示す図 FIG. 79 is a diagram showing the correspondence of a conventional memory cell and address

【符号の説明】 DESCRIPTION OF SYMBOLS

1…メモリセルアレイ 2…制御ゲート・選択ゲート駆動回路 3…データ回路 4…データ入出力バッファ 5…アドレスバッファ 6…データ制御回路 100…コントローラ 101 q …チップ M…メモリセル S…選択トランジスタ SG…選択ゲート CG…制御ゲート BL…ビット線 Qn…nチャネルMOSトランジスタ Qp…pチャネルMOSトランジスタ Qd…ディプリーション型nチャネルMOSトランジスタ FF…フリップ・フロップ I…インバータ G…NAND論理回路 1 ... memory cell array 2 ... control gate select gate driver circuit 3 ... data circuit 4 ... data output buffer 5 ... address buffer 6 ... data control circuit 100 ... controller 101 q ... chip M ... memory cell S ... select transistors SG ... Selection gate CG ... control gate BL ... bit line Qn ... n-channel MOS transistor Qp ... p-channel MOS transistor Qd ... depletion type n-channel MOS transistor FF ... flip-flop I ... inverter G ... NAND logic circuit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平8−18018(JP,A) 特開 昭62−6493(JP,A) 特開 平8−315586(JP,A) 特開 平7−93979(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) G11C 16/00 - 16/34 ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 8-18018 (JP, a) JP Akira 62-6493 (JP, a) JP flat 8-315586 (JP, a) JP flat 7- 93979 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) G11C 16/00 - 16/34

Claims (91)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 1. A "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、 メモリセルが“1”状態,“2”状態,…,“m−1” State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) are stored n value, such as to have a threshold level of the i in the semiconductor memory device having a memory cell for a memory cell is "1" state, "2" state, ..., "m-1"
    状態,“m”状態(mは2以上の自然数)のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…,“k− State, "m" state when (m is the natural number of 2 or more) for holding one of, based on the data write data and a memory cell input from the outside of the memory cell holds, the memory cell "1" state, "2" state, ..., "k-
    1”状態,“k”状態(kはmより大きい自然数)のいずれかにすることを特徴とする半導体記憶装置。 1 "state," k "state (k is greater than m natural number) semiconductor memory device characterized by any of the.
  2. 【請求項2】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 2. A "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、 前記メモリセルに所定時間バイアスが供給された毎に、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) are stored n value, such as to have a threshold level of the i a memory cell, writing means for shifting the threshold of the memory cell between the desired threshold levels by supplying a bias to the memory cell, every time a predetermined time bias to the memory cell is supplied,
    所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて、前記メモリセルを“1”状態,“2”状態, Desired to detect whether or not the threshold voltage of the memory cell is shifted between the threshold level, and verifying means for repeating the bias supply to the memory cell by the write means to the threshold value is shifted the provided, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions, the memory cell is "1" in the state of the threshold level in some cases, based on the write data inputted from the outside of the memory cell, the memory cell "1" state, "2" state,
    …,“m−1”状態,“m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“m−1” ..., "m-1" state, "m" state (m is a natural number of 2 or more) and the first write mode to one threshold level of the memory cell is "1" state, "2" state , ..., "m-1"
    状態,“m”状態のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“k−1”状態, State, if it is any threshold level of "m" state, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory cell "1" state, " 2 "state, ...," k-1 "state,
    “k”状態(kはmより大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有し、 前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1、前記第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp2としたとき、ΔV "K" state (k is greater than m natural number) and a second write mode for any of the threshold level of the increment of the bias value in said first write mode DerutaVpp1, the first the increment of the bias value in the second write mode when the ΔVpp2, ΔV
    pp1<ΔVpp2の関係を満足することを特徴とする半導体記憶装置。 pp1 <semiconductor memory device that satisfies the relationships DerutaVpp2.
  3. 【請求項3】“1”状態が消去状態であり、“2”状態,“3”状態,…,“m−1”状態,“m”状態のしきい値分布幅が“m+1”状態,“m+2”状態,…, 3. A "1" state is erased state, "2" state "3" state, ..., "m-1" state, "m" threshold distribution width of state "m + 1" state, "m + 2" state, ...,
    “k−1”状態,“k”状態のしきい値分布幅よりも狭いことを特徴とする請求項1又は請求項2記載の半導体記憶装置。 "K-1" states, "k" a semiconductor memory device according to claim 1 or claim 2, wherein the narrower than a threshold distribution width state.
  4. 【請求項4】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 4. A "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、 メモリセルが“1”状態,“2”状態,…,“2 m-1 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i in the semiconductor memory device having a memory cell for a memory cell is "1" state, "2" state, ..., "2 m-1 -
    1”状態,“2 m-1 ”状態(mはn=2 mを満たす自然数)のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…,“2 m −1”状態,“2 m ”状態のいずれかにすることを特徴とする半導体記憶装置。 1 "state," (the m is a natural number satisfying n = 2 m) 2 m- 1 " state when to carry either a write data and a memory cell input from the outside of the memory cell on the basis of the data held the memory cell "1" state, "2" state, ..., "2 m -1" state, the semiconductor memory device characterized by any of the "2 m" state.
  5. 【請求項5】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 5. A "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、 前記メモリセルに所定時間バイアスが供給された毎に、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i a memory cell, writing means for shifting the threshold of the memory cell between the desired threshold levels by supplying a bias to the memory cell, every time a predetermined time bias to the memory cell is supplied,
    所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて、前記メモリセルを“1”状態又は“2”状態のいずれかのしきい値レベルにする第1の書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“2 m-1 Desired to detect whether or not the threshold voltage of the memory cell is shifted between the threshold level, and verifying means for repeating the bias supply to the memory cell by the write means to the threshold value is shifted the provided, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions, the memory cell is "1" in the state of the threshold level in some cases, based on the write data inputted from the outside of the memory cell, a first write mode for any of the threshold level of the memory cell "1" state or "2" state, the memory cell is "1" state, "2" state, ..., "2 m-1 -
    1”状態,“2 m-1 ”状態(mはn=2 mを満たす自然数)のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“2m−1”状態,“2m”状態のいずれかのしきい値レベルにする第mの書き込みモードとを有し、 前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1、前記第mの書き込みモードにおける前記バイアス値の増加幅をΔVppmとしたとき、ΔV 1 "state," 2 if m-1 "state (m is a natural number satisfying n = 2 m) is any threshold level, the threshold of the write data and a memory cell input from the outside of the memory cell based on the value level, the memory cell "1" state, "2" state, ..., "2m-1" state, one of the "2m" state and the m write mode to a threshold level has an increase width of the bias value in said first writing mode DerutaVpp1, when the ΔVppm the increment of the bias value in the writing mode of the first m, [Delta] V
    pp1<ΔVppmの関係を満足することを特徴とする半導体記憶装置。 pp1 <semiconductor memory device that satisfies the relationships DerutaVppm.
  6. 【請求項6】“2”状態のしきい値分布幅が“2 m-1 6. "2" threshold distribution width of the status "2 m-1 +
    1”状態,“2 m-1 +2”状態,…,“2 m-1 ”状態, 1 "state," 2 m-1 +2 "state, ...," 2 m-1 " state,
    “2 m ”状態のしきい値分布幅よりも狭いことを特徴とする請求項5記載の半導体記憶装置。 "2 m" semiconductor memory device according to claim 5, wherein the narrower than a threshold distribution width state.
  7. 【請求項7】“1”状態が消去状態であり、“2”状態,“3”状態,…,“2 m-1 −1”状態,“2 m-1 ”状態のしきい値分布幅が“2 m-1 +1”状態,“2 m-1 7. "1" state is erased state, "2" state "3" state, ..., "2 m-1 -1" state, "2 m-1" state threshold distribution width There "2 m-1 +1" state, "2 m-1 +
    2”状態,…,“2 m-1 ”状態,“2 m ”状態のしきい値分布幅よりも狭いことを特徴とする請求項4又は請求項5記載の半導体記憶装置。 2 "state, ...," 2 m-1 " state," 2 m "semiconductor memory device according to claim 4 or claim 5, wherein the narrower than a threshold distribution width state.
  8. 【請求項8】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 8. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、 メモリセルが“1”状態又は“2”状態を保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,“3”状態又は“4”状態にすることを特徴とする半導体記憶装置。 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i to the semiconductor memory device including a memory cell, in case of holding the memory cell is "1" state or "2" state, based on the data write data and a memory cell input from the outside of the memory cell holds the the memory cell "1" state, "2" state "3" state or "4" semiconductor memory device, characterized by the state.
  9. 【請求項9】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 9. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、 前記メモリセルに所定時間バイアスが供給された毎に、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) are stored n value, such as to have a threshold level of the i a memory cell, writing means for shifting the threshold of the memory cell between the desired threshold levels by supplying a bias to the memory cell, every time a predetermined time bias to the memory cell is supplied,
    所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて、前記メモリセルを“1”状態又は“2”状態のいずれかのしきい値レベルにする第1の書き込みモードと、 メモリセルが“1”状態又は“2”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レ Desired to detect whether or not the threshold voltage of the memory cell is shifted between the threshold level, and verifying means for repeating the bias supply to the memory cell by the write means to the threshold value is shifted the provided, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions, the memory cell is "1" in the state of the threshold level in some cases, based on the write data inputted from the outside of the memory cell, a first write mode for any of the threshold level of the memory cell "1" state or "2" state, the memory cell is when "1" is a state or "2" state threshold level, the threshold record write data and a memory cell input from the outside of the memory cell ルに基づいて、前記メモリセルを“1”状態,“2”状態,“3”状態又は“4”状態のいずれかのしきい値レベルにする第2の書き込みモードとを有し、 前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1、前記第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp2としたとき、ΔV Based on the Le, the memory cell "1" state, "2" state "3" state or "4" and a second write mode for any of the threshold level states, the first the increment of the bias value in the first write mode DerutaVpp1, when the increased width of the bias value in the second write mode ΔVpp2, ΔV
    pp1<ΔVpp2の関係を満足することを特徴とする半導体記憶装置。 pp1 <semiconductor memory device that satisfies the relationships DerutaVpp2.
  10. 【請求項10】“1”状態が消去状態であり、“2”状態のしきい値分布幅が“3”状態及び“4”状態のしきい値分布幅よりも狭いことを特徴とする請求項8又は請求項9記載の半導体記憶装置。 10. A "1" state is the erased state, "2" threshold distribution width of the status is "3" state, and "4" state claims, characterized in that narrower than the threshold distribution width the semiconductor memory device of claim 8 or claim 9, wherein.
  11. 【請求項11】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 11. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、 メモリセルが“1”状態,“2”状態,…,“r−1” State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i in the semiconductor memory device having a memory cell for a memory cell is "1" state, "2" state, ..., "r-1"
    状態,“r”状態(rは2以上の自然数)のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…,“s− State, "r" state when (r is two or more natural number) holds one of, based on the data write data and a memory cell input from the outside of the memory cell holds, the memory cell "1" state, "2" state, ..., "s-
    1”状態,“s”状態(sはrより大きい自然数)のいずれかにし、 メモリセルが“1”状態,“2”状態,…,“s−1” 1 "state," s "state (s and r greater than a natural number) in any one of the memory cell is" 1 "state," 2 "state, ...," s-1 "
    状態,“s”状態のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…,“t−1”状態,“t”状態(t State, in case of holding one of the "s" state, based on the data held by the write data and a memory cell input from the outside of the memory cell, the memory cell "1" state, "2" state, ... , "t-1" state, "t" state (t
    はsより大きい自然数)のいずれかにすることを特徴とする半導体記憶装置。 The semiconductor memory device which is characterized in that in any one of s greater than natural number) is.
  12. 【請求項12】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 12. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、 前記メモリセルに所定時間バイアスが供給された毎に、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i a memory cell, writing means for shifting the threshold of the memory cell between the desired threshold levels by supplying a bias to the memory cell, every time a predetermined time bias to the memory cell is supplied,
    所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 メモリセルが“1”状態,“2”状態,…,“r−1” Desired to detect whether or not the threshold voltage of the memory cell is shifted between the threshold level, and verifying means for repeating the bias supply to the memory cell by the write means to the threshold value is shifted the provided, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions, the memory cell is "1" state, "2" state, ..., "r-1"
    状態,“r”状態(rは2以上の自然数)のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態, State and the "r" state (r is a natural number of 2 or more) is any threshold level, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory the cell "1" state, "2" state,
    …,“s−1”状態,“s”状態(sはrより大きい自然数)のいずれかのしきい値レベルにする第j(jは2 ..., "s-1" state, "s" state (s and r is greater than a natural number) the j (j is any threshold level of 2
    以上の自然数)の書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“s−1” Or more of the writing mode of a natural number), the memory cell is "1" state, "2" state, ..., "s-1"
    状態,“s”状態のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“t−1”状態, State, "s" when any of these threshold level states, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory cell "1" state, " 2 "state, ...," t-1 "state,
    “t”状態(tはsより大きい自然数)のいずれかのしきい値レベルにする第j+1の書き込みモードとを有し、 前記第jの書き込みモードにおける前記バイアス値の増加幅をΔVppj、前記第j+1の書き込みモードにおける前記バイアス値の増加幅をΔVpp(j+1)としたとき、ΔVppj<ΔVpp(j+1)の関係を満足することを特徴とする半導体記憶装置。 "T" state (t is s a natural number larger than) and a second j + 1 of the write mode to one of the threshold levels, DerutaVppj the increment of the bias value in the writing mode of the first j, the first when the increase in width of the bias value at j + 1 of the write mode and .DELTA.VPP (j + 1), a semiconductor memory device that satisfies the relationship of ΔVppj <ΔVpp (j + 1).
  13. 【請求項13】“r+1”状態,“r+2”状態,…, 13. The "r + 1" state, "r + 2" state, ...,
    “s−1”状態,“s”状態のしきい値分布幅が“s+ "S-1" state, the threshold distribution width of the "s" state "s +
    1”状態,“s+2”状態,…,“t−1”状態, 1 "state," s + 2 "state, ...," t-1 "state,
    “t”状態のしきい値分布幅よりも狭いことを特徴とする請求項11又は請求項12記載の半導体記憶装置。 "T" semiconductor memory device according to claim 11 or claim 12, wherein the narrower than a threshold distribution width state.
  14. 【請求項14】“1”状態が消去状態であり、“2”状態,“3”状態,…,“r−1”状態,“r”状態のしきい値分布幅が“r+1”状態,“r+2”状態,…, 14. "1" state is erased state, "2" state "3" state, ..., "r-1" state, "r" threshold distribution width of status "r + 1" state, "r + 2" state, ...,
    “s−1”状態,“s”状態のしきい値分布幅よりも狭いことを特徴とする請求項11乃至請求項13のいずれか1項に記載の半導体記憶装置。 "S-1" state, "s" semiconductor memory device according to any one of claims 11 to 13, characterized in that narrower than a threshold distribution width state.
  15. 【請求項15】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 15. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、 メモリセルが“1”状態,“2”状態,…,“2 k-1 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i in the semiconductor memory device having a memory cell for a memory cell is "1" state, "2" state, ..., "2 k-1 -
    1”状態,“2 k-1 ”状態(kは2以上の自然数)のいずれかを保持する場合に、メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…, 1 "state," in case of holding one of the 2 k-1 "states (k is a natural number of 2 or more), based on the data write data and a memory cell input from the outside of the memory cell holds the memory the cell "1" state, "2" state, ...,
    “2 k-1 ”状態,“2 k ”状態のいずれかにし、 メモリセルが“1”状態,“2”状態,…,“2 k "2 k-1" state, "2 k" to any of the state, the memory cell is "1" state, "2" state, ..., "2 k -
    1”状態,“2 k ”状態のいずれかを保持する場合に、 1 "state," in case of holding one of the 2 k "state,
    メモリセルの外部から入力する書き込みデータとメモリセルが保持するデータに基づいて、前記メモリセルを“1”状態,“2”状態,…,“2 k+1 −1”状態, Based on the data write data and a memory cell input from the outside of the memory cell holds the memory cell "1" state, "2" state, ..., "2 k + 1 -1" state,
    “2 k+1 ”状態のいずれかにすることを特徴とする半導体記憶装置。 The semiconductor memory device which is characterized in that in any one of "2 k + 1" state.
  16. 【請求項16】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 16. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、 前記メモリセルに所定時間バイアスが供給された毎に、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i a memory cell, writing means for shifting the threshold of the memory cell between the desired threshold levels by supplying a bias to the memory cell, every time a predetermined time bias to the memory cell is supplied,
    所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 メモリセルが“1”状態,“2”状態,…,“2 k-1 Desired to detect whether or not the threshold voltage of the memory cell is shifted between the threshold level, and verifying means for repeating the bias supply to the memory cell by the write means to the threshold value is shifted the provided, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions, the memory cell is "1" state, "2" state, ..., "2 k-1 -
    1”状態,“2 k-1 ”状態(kは2以上の自然数)のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態, 1 "state," when (the k 2 or greater natural number) 2 k-1 "state is any threshold level, the threshold level of the write data and the memory cell input from the outside of the memory cell based on, the memory cell "1" state,
    “2”状態,…,“2 k −1”状態,“2 k ”状態のいずれかのしきい値レベルにする第kの書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“2 k "2" state, ..., "2 k -1" state, "2 k" and the k write mode to one of the threshold level states, the memory cell is "1" state, "2" state, ..., "2 k -
    1”状態,“2 k ”状態のいずれかのしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“2 k+1 1 "state," "when any of these threshold level states, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory cell" 2 k 1 " state, "2" state, ..., "2 k + 1 -
    1”状態,“2 k+1 ”状態のいずれかのしきい値レベルにする第k+1の書き込みモードとを有し、 前記第kの書き込みモードにおける前記バイアス値の増加幅をΔVppk、前記第k+1の書き込みモードにおける前記バイアス値の増加幅をΔVpp(k+1)としたとき、ΔVppk<ΔVpp(k+1)の関係を満足することを特徴とする半導体記憶装置。 1 "state," 2 k + 1 "and a (k + 1) th write mode to one of the threshold level states, DerutaVppk the increment of the bias value in the writing mode of the first k, the first k + 1 when the .DELTA.VPP the increment of the bias value in the writing mode (k + 1), a semiconductor memory device that satisfies the relationship of ΔVppk <ΔVpp (k + 1).
  17. 【請求項17】“2 k-1 +1”状態,“2 k-1 +2”状態,…,“2 k −1”状態,“2 k ”状態のしきい値分布幅が“2 k +1”状態,“2 k +2”状態,…,“2 k+1 17. "2 k-1 +1" state, "2 k-1 +2" state, ..., "2 k -1" state, the threshold voltage distribution width of "2 k" state "2 k +1" state, "2 k +2" state, ..., "2 k + 1
    −1”状態,“2 k+1 ”状態のしきい値分布幅よりも狭いことを特徴とする請求項15又は請求項16記載の半導体記憶装置。 -1 "state," 2 k + 1 "the semiconductor memory device according to claim 15 or claim 16, wherein the narrower than a threshold distribution width state.
  18. 【請求項18】“1”状態が消去状態であり、“2”状態,“3”状態,…,“2 k-1 −1”状態,“2 k-1 ”状態のしきい値分布幅が“2 k-1 +1”状態,“2 k-1 18. "1" state is erased state, "2" state "3" state, ..., "2 k-1 -1" state, "2 k-1" state threshold distribution width There "2 k-1 +1" state, "2 k-1 +
    2”状態,…,“2 k −1”状態,“2 k ”状態のしきい値分布幅よりも狭いことを特徴とする請求項15乃至請求項17のいずれか1項に記載の半導体記憶装置。 2 "state, ...," 2 k -1 "state," 2 k "state of the semiconductor memory according to any one of claims 15 to 17, characterized in that narrower than the threshold distribution width apparatus.
  19. 【請求項19】“1”状態が消去状態であり、“2”状態のしきい値分布幅が“3”状態,“4”状態,…, 19. "1" state is erased state, "2" threshold distribution width of the status is "3" state, "4" state, ...,
    “2 k-1 −1”状態,“2 k-1 ”状態のしきい値分布幅よりも狭いことを特徴とする請求項15乃至請求項18のいずれか1項に記載の半導体記憶装置。 "2 k-1 -1" state, "2 k-1" state semiconductor memory device according to any one of claims 15 to 18, characterized in that narrower than a threshold distribution width of.
  20. 【請求項20】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 20. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、 第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、 第k−1(kは2以上の自然数)の書き込み動作の結果“A”状態であるメモリセルは第kの書き込み動作に際し、第2k−1の論理レベルが入力すると“A”状態になり、第2kの論理レベルが入力すると“A+2 k-1 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) are stored n value, such as to have a threshold level of the i in the semiconductor memory device having a memory cell for a memory cell upon the first write operation, the first logic level is input becomes "1" state, the second logic level is input "2" and the state , (the k 2 or greater natural number) first k-1 is the result "a" memory cell is the state of the write operation of upon write operation of the k, the first 2k-1 logic level is input "a" is ready , the logic level of the 2k inputs "a + 2 k-1"
    状態になることを特徴とする半導体記憶装置。 The semiconductor memory device characterized by a state.
  21. 【請求項21】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 21. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、 前記メモリセルに所定時間バイアスが供給された毎に、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) are stored n value, such as to have a threshold level of the i a memory cell, writing means for shifting the threshold of the memory cell between the desired threshold levels by supplying a bias to the memory cell, every time a predetermined time bias to the memory cell is supplied,
    所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、 第k−1(kは2以上の自然数)の書き込み動作の結果“A”状態であるメモリセルは第kの書き込み動作に際し、第2k−1の論理レベルが入力すると“A”状態になり、第2kの論理レベルが入力すると“A+2 k-1 Desired to detect whether or not the threshold voltage of the memory cell is shifted between the threshold level, and verifying means for repeating the bias supply to the memory cell by the write means to the threshold value is shifted the provided, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions, the memory cell upon the first write operation, the first When the logic level is input becomes "1" state, it will be the second if the logic level is input "2" state, (the k 2 or greater natural number) first k-1 is the result "a" state of the write operation of upon the memory cell programming operation of the first k, when the 2k-1 logic level is input becomes "a" state, the logic level of the 2k inputs "a + 2 k-1"
    状態になり、 前記第1の書き込み動作を行なう第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1 、前記第kの書き込み動作を行なう第kの書き込みモードにおける前記バイアス値の増加幅をΔVppkとしたとき、 Ready, the increment of the bias value in the first write mode for the first write operation DerutaVpp1, and ΔVppk the increment of the bias value in the k write mode for writing operation of the first k when you,
    ΔVpp1<ΔVppkの関係を満足することを特徴とする半導体記憶装置。 DerutaVpp1 <semiconductor memory device that satisfies the relationships DerutaVppk.
  22. 【請求項22】“1”状態が消去状態であり、“2”状態のしきい値分布幅が“A+2 k-1 ”状態のしきい値分布幅よりも狭いことを特徴とする請求項20又は請求項21記載の半導体記憶装置。 22. "1" state is erased state, claim, characterized in "2" threshold distribution width of the state "A + 2 k-1" is narrower than the threshold voltage distribution width of the state 20 or a semiconductor memory device according to claim 21, wherein.
  23. 【請求項23】“A”状態のしきい値分布幅が“A+2 23. "A" threshold distribution width of state "A + 2
    k-1 ”状態のしきい値分布幅よりも狭いことを特徴とする請求項20又は請求項21記載の半導体記憶装置。 k-1 "semiconductor memory device according to claim 20 or claim 21, wherein the narrower than a threshold distribution width state.
  24. 【請求項24】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 24. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、 第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、 第1の書き込み動作の結果“1”状態であるメモリセルは第2の書き込み動作に際し、第3の論理レベルが入力すると“1”状態になり、第4の論理レベルが入力すると“3”状態になり、 第1の書き込み動作の結果“2”状態であるメモリセルは第2の書き込み動作に際し、第3の論理レベルが入力すると“2”状態になり、第4の論理レベルが入力すると“4”状態になることを特徴と State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i in the semiconductor memory device having a memory cell for a memory cell upon the first write operation, the first logic level is input becomes "1" state, the second logic level is input "2" and the state , when the memory cell is the result "1" state of the first write operation and the second write operation, when the third logic level input "1" state, and the fourth logic level inputs "3" ready, the memory cell is the result "2" state of the first write operation upon the second write operation, when the third logic level is input to "2" state, the fourth logic level is input and characterized in that the "4" state る半導体記憶装置。 That the semiconductor memory device.
  25. 【請求項25】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 25. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、 前記メモリセルに所定時間バイアスが供給された毎に、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i a memory cell, writing means for shifting the threshold of the memory cell between the desired threshold levels by supplying a bias to the memory cell, every time a predetermined time bias to the memory cell is supplied,
    所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、 第1の書き込み動作の結果“1”状態であるメモリセルは第2の書き込み動作に際し、第3の論理レベルが入力すると“1”状態になり、第4の論理レベルが入力すると“3”状態になり、 第1の書き込み動作の結果“2”状態 Desired to detect whether or not the threshold voltage of the memory cell is shifted between the threshold level, and verifying means for repeating the bias supply to the memory cell by the write means to the threshold value is shifted the provided, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions, the memory cell upon the first write operation, the first It becomes "1" state when the logic level is input, the second logic level is input to "2" state, the memory cell is the result "1" state of the first write operation upon the second write operation, third the logic level is input becomes "1" state, the fourth logic level inputs "3" state, and the result of the first write operation "2" state であるメモリセルは第2の書き込み動作に際し、第3の論理レベルが入力すると“2”状態になり、第4の論理レベルが入力すると“4”状態になり、 前記第1の書き込み動作を行なう第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1、前記第2の書き込み動作を行なう第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp2としたとき、Δ Upon the memory cell and the second write operation is, when the third logic level is input to "2" state, the fourth logic level inputs "4" and the state, the first write operation the increment of the bias value in the first write mode DerutaVpp1, when the ΔVpp2 the increment of the bias value in the second write mode in which the second write operation, delta
    Vpp1<ΔVpp2の関係を満足することを特徴とする半導体記憶装置。 Vpp1 <semiconductor memory device that satisfies the relationships DerutaVpp2.
  26. 【請求項26】“1”状態が消去状態であり、“2”状態のしきい値分布幅が“3”状態及び“4”状態のしきい値分布幅よりも狭いことを特徴とする請求項24又は請求項25記載の半導体記憶装置。 26. "1" state is erased state, "2" threshold distribution width of the status is "3" state, and "4" state claims, characterized in that narrower than the threshold distribution width claim 24 or claim 25 semiconductor memory device according.
  27. 【請求項27】前記第3のしきい値レベルが第2のしきい値レベルより大きいことを特徴とする請求項24乃至請求項26のいずれか1項に記載の半導体記憶装置。 27. The third threshold level semiconductor memory device according to any one of claims 24 to claim 26, characterized in that greater than a second threshold level.
  28. 【請求項28】“3”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が、“2”状態のしきい値分布と“3”状態のしきい値分布の間の電圧差と等しいことを特徴とする請求項27記載の半導体記憶装置。 The voltage difference between the threshold voltage distribution 28. "3" threshold voltage distribution of the state "4" condition, "2" threshold voltage distribution of state "3" threshold voltage distribution of the state the semiconductor memory device according to claim 27, wherein a is equal to the voltage difference between the.
  29. 【請求項29】“3”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が、“2”状態のしきい値分布と“3”状態のしきい値分布の間の電圧差より大きいことを特徴とする請求項27記載の半導体記憶装置。 The voltage difference between the 29. "3" threshold voltage distribution of the state "4" threshold voltage distribution state is "2" threshold voltage distribution of state "3" threshold voltage distribution of the state the semiconductor memory device according to claim 27, wherein a greater than the voltage difference between the.
  30. 【請求項30】前記第3のしきい値レベルが第2のしきい値レベルより小さいことを特徴とする請求項24乃至請求項26のいずれか1項に記載の半導体記憶装置。 30. The third threshold level semiconductor memory device according to any one of claims 24 to claim 26, characterized in that less than the second threshold level.
  31. 【請求項31】“2”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が、“3”状態のしきい値分布と“2”状態のしきい値分布の間の電圧差と等しいことを特徴とする請求項30記載の半導体記憶装置。 31. "2" threshold voltage distribution of the state "4" voltage difference between the threshold voltage distribution state is "3" threshold voltage distribution of the state "2" threshold voltage distribution of the state the semiconductor memory device according to claim 30, wherein a is equal to the voltage difference between the.
  32. 【請求項32】“2”状態のしきい値分布と“4”状態のしきい値分布の間の電圧差が、“3”状態のしきい値分布と“2”状態のしきい値分布の間の電圧差より大きいことを特徴とする請求項30記載の半導体記憶装置。 32. "2" threshold voltage distribution of the state "4" voltage difference between the threshold voltage distribution state is "3" threshold voltage distribution of the state "2" threshold voltage distribution of the state the semiconductor memory device according to claim 30, wherein a greater than the voltage difference between the.
  33. 【請求項33】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 33. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルを備えた半導体記憶装置において、 第1の書き込み動作に際しメモリセルは、第1の論理レベルが入力すると“1”状態になり、第2の論理レベルが入力すると“2”状態になり、 第1の書き込み動作の結果“1”状態であるメモリセルは、第2の書き込み動作に際し、第3の論理レベルが入力すると、メモリセルに保持する“1”データと第3の論理レベルに基づいて“1”状態になり、第4の論理レベルが入力すると、メモリセルに保持する“1”データと第4の論理レベルに基づいて“3”状態になり、 第1の書き込み動作の結果“2”状態であるメモリセルは、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i in the semiconductor memory device having a memory cell for a memory cell upon the first write operation, the first logic level is input becomes "1" state, the second logic level is input "2" and the state , the memory cell is the result "1" state of the first write operation, when the second write operation, when the third logic level is input and held in the memory cell "1" to the data and the third logic level based on becomes "1" state, the fourth logic level is input and held in the memory cell data "1" and on the basis of the fourth logic level to "3" state, the result of the first write operation "2" memory cell is a state, 2の書き込み動作に際し、第3の論理レベルが入力すると、メモリセルに保持する“2”データと第3の論理レベルに基づいて“2”状態になり、第4の論理レベルが入力すると、メモリセルに保持する“2”データと第4の論理レベルに基づいて“4”状態になることを特徴とする半導体記憶装置。 Upon second write operation, when the third logic level is input and held in the memory cell data "2" and based on a third logic level of "2" and the state, the fourth logic level is input, memory holding the cell data "2" and the semiconductor memory device characterized by comprising a "4" state based on the fourth logic level.
  34. 【請求項34】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 34. A "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路とを備えた半導体記憶装置において、 第1の書き込み動作に際しメモリセルは、データ回路に保持する第1の書き込みデータに応じて、書き込みデータが第1の論理レベルの場合には“1”状態になり、書き込みデータが第2の論理レベルの場合には“2”状態になり、 次いで、前記データ回路がメモリセルの外部から入力する第2の書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、 メモリセルが“1”状態でありかつ第2の書き込みデータが第3の論理レベルであると前記デー State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i a memory cell for a semiconductor memory device including a data circuit for holding a write data of the memory cell, the memory cell upon the first write operation, in response to the first write data held in the data circuit, writing data becomes "1" state when the first logic level, the write data becomes "2" state when the second logic level, then the data circuit is inputted from the outside of the memory cell second write data and, after holding the data read from said memory cell, said a is a state the memory cell is "1" and the second write data is the third logic level of data タ回路が保持する場合、前記メモリセルは“1”状態になり、 メモリセルが“1”状態でありかつ第2の書き込みデータが第4の論理レベルであると前記データ回路が保持する場合、前記メモリセルは“3”状態になり、 メモリセルが“2”状態でありかつ第2の書き込みデータが第3の論理レベルであると前記データ回路が保持する場合、前記メモリセルは“2”状態になり、 メモリセルが“2”状態でありかつ第2の書き込みデータが第4の論理レベルであると前記データ回路が保持する場合、前記メモリセルは“4”状態になることを特徴とする半導体記憶装置。 If the capacitor circuit is held, the memory cell becomes "1" state, when the a is a state the memory cell is "1" and the second write data is the fourth logic level of the data circuit holds, the memory cell becomes "3" state, when the a is and the second write data in the memory cell is "2" state is the third logic level of the data circuit holds the memory cell is "2" ready, when the as a state memory cell is "2" and the second write data is the fourth logic level of the data circuit holds the memory cells and characterized in that the "4" state semiconductor memory device.
  35. 【請求項35】第1の論理レベルと第3の論理レベルが等しく、第2の論理レベルと第4の論理レベルが等しいことを特徴とする請求項24乃至請求項34のいずれか1項に記載の半導体記憶装置。 35. equal first logic level and the third logic level, in any one of claims 24 to claim 34 second logic level and fourth logic level is equal to or equal to the semiconductor memory device according.
  36. 【請求項36】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 36. A "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路とを備えた半導体記憶装置において、 メモリセルが“1”状態,“2”状態,…,“m−1” State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) are stored n value, such as to have a threshold level of the i a memory cell for a semiconductor memory device including a data circuit for holding a write data of the memory cell, the memory cell is "1" state, "2" state, ..., "m-1"
    状態,“m”状態(mは2以上の自然数)を保持する場合に、データ回路がメモリセルの外部から入力する書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態,“2”状態,…, State, when "m" state (m is the natural number of 2 or more) for holding the, and write data the data circuit is inputted from the outside of the memory cell, after holding the data read from the memory cell, the data based on the data held in the circuit, the memory cell "1" state, "2" state, ...,
    “k−1”状態,“k”状態(kはmより大きい自然数)にすることを特徴とする半導体記憶装置。 "K-1" states, "k" state (k is greater than m natural number) semiconductor memory device which is characterized in that the.
  37. 【請求項37】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 37. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路と、 前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、 前記メモリセルに所定時間バイアスが供給された毎に、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) are stored n value, such as to have a threshold level of the i a memory cell, a data circuit for holding a write data of the memory cell, and writing means for shifting the threshold of the memory cell by supplying a bias to the memory cell between a desired threshold level, the memory each time a predetermined time bias is supplied to the cell,
    所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 メモリセルが“1”状態のしきい値レベルである場合に、データ回路がメモリセルの外部から入力する書き込みデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態,“2”状態,…,“m−1”状態,“m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、 メモリセルが“1”状態,“ Desired to detect whether or not the threshold voltage of the memory cell is shifted between the threshold level, and verifying means for repeating the bias supply to the memory cell by the write means to the threshold value is shifted the provided, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions, the memory cell is "1" in the state of the threshold level in some cases, after the data circuit holds the write data to be input from the outside of the memory cell, the held data based on the data circuit, wherein the memory cell "1" state, "2" state, ..., "m -1 "state," m "state (m is a natural number of 2 or more) and the first write mode to one threshold level of the memory cell is" 1 "state," ”状態,…,“m−1” "State, ...," m-1 "
    状態,“m”状態のいずれかのしきい値レベルである場合に、データ回路がメモリセルの外部から入力する書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態,“2”状態,…, State, if it is any threshold level of "m" state, and the write data the data circuit is inputted from the outside of the memory cell, after holding the data read from said memory cell, said data circuit based the data held in the memory cell "1" state, "2" state, ...,
    “k−1”状態,“k”状態(kはmより大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有し、 前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1、前記第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp2としたとき、ΔV "K-1" states, "k" state (k is greater than m natural number) and a second write mode for any of the threshold level of, the bias value in said first writing mode when the increment DerutaVpp1, and the increase in width of the bias value in the second write mode and ΔVpp2, ΔV
    pp1<ΔVpp2の関係を満足することを特徴とする半導体記憶装置。 pp1 <semiconductor memory device that satisfies the relationships DerutaVpp2.
  38. 【請求項38】“1”状態が消去状態であり、“2”状態,“3”状態,…,“m−1”状態,“m”状態のしきい値分布幅が“m+1”状態,“m+2”状態,…, 38. "1" state is erased state, "2" state "3" state, ..., "m-1" state, "m" threshold distribution width of state "m + 1" state, "m + 2" state, ...,
    “k−1”状態,“k”状態のしきい値分布幅よりも狭いことを特徴とする請求項36又は請求項37記載の半導体記憶装置。 "K-1" states, "k" a semiconductor memory device according to claim 36 or claim 37, wherein the narrower than a threshold distribution width state.
  39. 【請求項39】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 39. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路とを備えた半導体記憶装置において、 メモリセルが“1”状態又は“2”状態を保持する場合に、データ回路がメモリセルの外部から入力する書き込みデータ、及び前記メモリセルから読み出されたデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態,“2”状態,“3” State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i a memory cell for a semiconductor memory device including a data circuit for holding a write data of the memory cell, in case of holding the memory cell is "1" state or "2" state, the data circuit is a memory cell external after holding the write data inputs, and the data read from the memory cell from the data based on the held in the data circuit, the memory cell "1" state, "2" state "3"
    状態又は“4”状態にすることを特徴とする半導体記憶装置。 The semiconductor memory device characterized by a state or "4" state.
  40. 【請求項40】“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3” 40. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn値を記憶するメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路と、 前記メモリセルにバイアスを供給して所望のしきい値レベル間でメモリセルのしきい値をシフトさせる書き込み手段と、 前記メモリセルに所定時間バイアスが供給された毎に、 State has a third threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) are stored n value, such as to have a threshold level of the i a memory cell, a data circuit for holding a write data of the memory cell, and writing means for shifting the threshold of the memory cell by supplying a bias to the memory cell between a desired threshold level, the memory each time a predetermined time bias is supplied to the cell,
    所望のしきい値レベル間でメモリセルのしきい値がシフトしたか否かを検出して、しきい値がシフトするまで前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの供給を繰り返す際、繰り返し回数に応じてバイアス値が段階的に増加する半導体記憶装置において、 メモリセルが“1”状態のしきい値レベルである場合に、データ回路がメモリセルの外部から入力する書き込みデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態又は“2”状態のいずれかのしきい値レベルにする第1の書き込みモードと、 メモリセルが“1”状態又は“2”状態のいずれかのしきい値レベルである場合に、デ Desired to detect whether or not the threshold voltage of the memory cell is shifted between the threshold level, and verifying means for repeating the bias supply to the memory cell by the write means to the threshold value is shifted the provided, when repeating the bias supply to the memory cell by the writing means, the semiconductor memory device bias value increases stepwise in accordance with the number of repetitions, the memory cell is "1" in the state of the threshold level in some cases, after the data circuit holds the write data to be input from the outside of the memory cell, the based on the data held in the data circuit, any of the memory cell "1" state or "2" state Kanoshi a first write mode for threshold level, if the memory cell is one of a threshold level of "1" state or "2" state, de タ回路がメモリセルの外部から入力する書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に、前記データ回路に保持したデータを基に、前記メモリセルを“1”状態,“2”状態,“3”状態又は“4”状態のいずれかのしきい値レベルにする第2の書き込みモードとを有し、 前記第1の書き込みモードにおける前記バイアス値の増加幅をΔVpp1、前記第2の書き込みモードにおける前記バイアス値の増加幅をΔVpp2としたとき、ΔV And writing the data capacitor circuit is inputted from the outside of the memory cell, said after holding the data read from the memory cell, the based on the data held in the data circuit, wherein the memory cell "1" state, "2 "state" 3 "state or" 4 "and a second write mode for any of the threshold level states, the increase in width of the bias value in said first write mode DerutaVpp1, the first the increment of the bias value in the second write mode when the ΔVpp2, ΔV
    pp1<ΔVpp2の関係を満足することを特徴とする半導体記憶装置。 pp1 <semiconductor memory device that satisfies the relationships DerutaVpp2.
  41. 【請求項41】“1”状態が消去状態であり、“2”状態のしきい値分布幅が“3”状態及び“4”状態のしきい値分布幅よりも狭いことを特徴とする請求項39又は請求項40記載の半導体記憶装置。 41. A "1" state is erased state, "2" threshold distribution width of the status is "3" state, and "4" state claims, characterized in that narrower than the threshold distribution width the semiconductor memory device of claim 39 or claim 40, wherein.
  42. 【請求項42】メモリセルは、ワード線を共有してメモリセルアレイを構成することを特徴とする請求項1乃至請求項41のいずれか1項に記載の半導体記憶装置。 42. A memory cell, the semiconductor memory device according to any one of claims 1 to 41, characterized in that in the memory cell array sharing the word lines.
  43. 【請求項43】複数ビットのデータの記憶が可能なメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路とを備えた半導体記憶装置において、 前記複数ビットのデータのうち先にメモリセルに書き込まれるものを上位ビットのデータ、後にメモリセルに書き込まれるものを下位ビットのデータとしたとき、 データ回路にメモリセルの外部から第1の書き込みデータが入力されて一時的に記憶された後前記上位ビットのデータの書き込み動作が行なわれ、前記上位ビットのデータの書き込み動作の終了後に、前記データ回路にメモリセルの外部から第2の書き込みデータが入力されて一時的に記憶された後前記下位ビットのデータの書き込み動作が行なわれることを特徴とする半導体記憶装置。 And 43. A possible memory cell storing multi-bit data, the semiconductor memory device and a data circuit for holding a write data of the memory cell, the memory cell of which the destination of the data of said plurality of bits when the upper bit data intended to be written, after what is written in the memory cell was in the lower bit data, after said first write data from outside the memory cell is temporarily stored is input to the data circuit write operation of data of the upper bits is performed, after completion of the write operation of the data of the upper bits, the lower after the second write data from outside the memory cell is temporarily stored is input to the data circuit the semiconductor memory device characterized by write operation of the bit of data is performed.
  44. 【請求項44】前記下位ビットのデータの書き込み動作は、前記データ回路がメモリセルの外部から入力された第2の書き込みデータ及び、前記メモリセルから読み出された前記上位ビットのデータを保持した後に行なわれることを特徴とする請求項43記載の半導体記憶装置。 44. A write operation of the data of the lower bits, the data circuit is a second write data and input from the outside of the memory cell to hold data of the upper bits read from said memory cell the semiconductor memory device according to claim 43, wherein the performed later.
  45. 【請求項45】複数ビットのデータの記憶が可能なメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路とを備え、 所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、 前記複数ビットのデータのうち先にメモリセルに書き込まれるものを上位ビットのデータ、後にメモリセルに書き込まれるものを下位ビットのデータとし、前記ページを形成するメモリセル群のそれぞれに対し前記複数ビットのデータを書き込むに当り、前記上位ビットのデータの書き込みを行なう動作を上位ページの書き込み動作、 And 45. A possible memory cell storing multiple bits of data, and a data circuit for holding a write data of the memory cell, the memory cell group is writing unit of a predetermined plurality of memory cells in the semiconductor memory device which forms the page, data of the upper bits shall be written into the memory cell, after what is written in the memory cell in the low-order bit data among the destination of data of the plurality of bits, to form said page memory hit the for each cell group writing data of said plurality of bits, the write operation of the upper page operation for writing data of the upper bits,
    前記下位ビットのデータの書き込みを行なう動作を下位ページの書き込み動作としたとき、 前記ページを形成する各メモリセル群のそれぞれについて、上位ページの書き込み動作が終了した後下位ページの書き込み動作が開始されることを特徴とする半導体記憶装置。 When the operation for writing the data of the lower bits and the write operation of the lower page, for each of the memory cell group to form said pages, the write operation of the lower page after write operation of the upper page is completed is started the semiconductor memory device according to claim Rukoto.
  46. 【請求項46】前記データ回路にメモリセルの外部から第1の書き込みデータが入力されて一時的に記憶された後前記上位ページの書き込み動作が行なわれ、次いで前記データ回路にメモリセルの外部から第2の書き込みデータが入力されて一時的に記憶された後前記下位ページの書き込み動作が行なわれることを特徴とする請求項4 46. ​​The data writing circuit operation of the upper page after the first write data from outside the memory cell is temporarily stored is input is performed, then from the outside of the memory cell to said data circuit claim wherein said that the write operation of the lower page is performed after the second write data is temporarily stored is input 4
    5記載の半導体記憶装置。 5 The semiconductor memory device according.
  47. 【請求項47】前記データ回路は、複数個のメモリセルからなるメモリセル群に対応して複数個設けられていることを特徴とする請求項45又は請求項46記載の半導体記憶装置。 47. The data circuit includes a plurality of of memory cells corresponding to the memory cell group semiconductor memory device according to claim 45 or claim 46, wherein the provided plurality.
  48. 【請求項48】複数ビットのデータの記憶が可能なメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路と、 前記データ回路に保持された書き込みデータに応じて前記メモリセルへの書き込み動作を行なう書き込み手段と、 前記データ回路に保持された書き込みデータが前記メモリセルに書き込まれたか否かを検出して、所望の書き込みが行なわれたことが検出されるまで前記書き込み手段による前記メモリセルへの書き込み動作を繰り返させるベリファイ手段とを備えた半導体記憶装置において、 前記複数ビットのデータのうち先にメモリセルに書き込まれるものを上位ビットのデータ、後にメモリセルに書き込まれるものを下位ビットのデータとしたとき、 前記上位ビットのデータについて前記書き込み手段による 48. The write operation of the memory cell capable of storing multiple bits of data, to the data circuit for holding a write data in the memory cell, the memory cell in accordance with the write data held in the data circuit writing means for performing said write data held in the data circuit detects whether written in the memory cell, the memory cell by the write means until it is detected that the desired writing has been performed in the semiconductor memory device and a verification means for repeating the write operation to the plurality of bits among destination what is written in the memory cell of the upper bit data of the data, what is written in the memory cells of the lower bits after when the data by the writing means for the data of the upper bits モリセルへの書き込み動作を行ない、所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記下位ビットのデータについて前記書き込み手段によるメモリセルへの書き込み動作が行なわれることを特徴とする半導体記憶装置。 Performs a write operation to Moriseru, semiconductor, characterized in that after detecting by said verifying means that the desired writing has been performed, the write operation to the memory cell by said writing means for the data of the lower bits is performed Storage device.
  49. 【請求項49】前記下位ビットのデータの書き込み動作は、前記上位ビットのデータが書き込まれた後、前記データ回路がメモリセルの外部から入力された書き込みデータ及び、前記メモリセルから読み出された前記上位ビットのデータを保持した後に行なわれることを特徴とする請求項48記載の半導体記憶装置。 49. A write operation of the data of the lower bits after the data of the upper bits are written, the and the write data the data circuit is input from the outside of the memory cell, read from the memory cell the semiconductor memory device according to claim 48, wherein a carried out after holding the data of the upper bits.
  50. 【請求項50】複数ビットのデータの記憶が可能なメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路と、 前記データ回路に保持された書き込みデータに応じて前記メモリセルへの書き込み動作を行なう書き込み手段と、 前記データ回路に保持された書き込みデータが前記メモリセルに書き込まれたか否かを検出して、所望の書き込みが行なわれたことが検出されるまで前記書き込み手段による前記メモリセルへの書き込み動作を繰り返させるベリファイ手段とを備え、 所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、 前記複数ビットのデータのうち先にメモリセルに書き込まれるものを上位ビットのデータ、後にメモリセルに書き込まれるものを下 And 50. A possible memory cell storing multiple bits of data, the data circuit for holding a write data in the memory cell, a write operation to the memory cell in accordance with the write data held in the data circuit writing means for performing said write data held in the data circuit detects whether written in the memory cell, the memory cell by the write means until it is detected that the desired writing has been performed and a verification means for repeating the write operation to a semiconductor memory device in which memory cell group to form a page to be written units of a predetermined plurality of memory cells, memory cells among the destination of the data of said plurality of bits under what is written in the memory cells which are written into the higher order bit data, after ビットのデータとし、前記ページを形成するメモリセル群のそれぞれに対し前記複数ビットのデータを書き込むに当り、前記上位ビットのデータの書き込みを行なう動作を上位ページの書き込み動作、 A bit of data, per the write data of the plurality of bits for each memory cell group to form said pages, the write operation of the upper page operation for writing data of the upper bits,
    前記下位ビットのデータの書き込みを行なう動作を下位ページの書き込み動作としたとき、 前記ページを形成する各メモリセル群のそれぞれについて、前記書き込み手段による上位ページの書き込み動作を行ない、メモリセル群の全てのメモリセルで所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による下位ページの書き込み動作が行なわれることを特徴とする半導体記憶装置。 Wherein when an operation of writing of the lower bit data to the write operation of the lower page, for each of the memory cell group to form said pages, the write operation is carried out of the upper page according to the write means, all memory cell groups that the desired writing is performed in the memory cell after detection by said verifying means, the semiconductor memory device, characterized in that the write operation of the lower page according to the writing means is performed.
  51. 【請求項51】前記下位ページの書き込み動作は、前記上位ページの書き込み動作の後、前記データ回路がメモリセルの外部から入力された書き込みデータ及び、前記メモリセルから読み出されたデータを保持した後に行なわれることを特徴とする請求項50記載の半導体記憶装置。 51. The write operation of the lower page, after the write operation of the upper page, the data circuit and the write data input from the outside of the memory cell, and holds data read from said memory cell the semiconductor memory device according to claim 50, wherein the performed later.
  52. 【請求項52】前記データ回路は、複数個のメモリセルからなるメモリセル群に対応して複数個設けられていることを特徴とする請求項50又は請求項51記載の半導体記憶装置。 52. The data circuit includes a plurality of of memory cells corresponding to the memory cell group semiconductor memory device according to claim 50 or claim 51, wherein the provided plurality.
  53. 【請求項53】所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、 前記メモリセルは複数ビットのデータの記憶が可能なn In 53. The semiconductor memory device in which memory cell group consisting of a predetermined plurality of memory cells forms a page as a writing unit, wherein the memory cell is capable of storing data of a plurality of bits n
    値(nは3以上の自然数)記憶メモリセルであり、 第p(pは1以上の自然数)の書き込み動作及び第p+ Values ​​(n is 3 or more natural number) is a storage memory cell, the p (p is a natural number of 1 or more) write operation and a p of +
    1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1のページに属する第1のメモリセルの前記複数ビットのうちの第1のビットに第1の書き込みデータに基づき第pの書き込み動作を行ない、第2のページに属する第2のメモリセルの前記複数 When by one write operation of the plurality of bits of data writing into the memory cell, the first based on the first write data to the first bit of said plurality of bits of the first memory cells belonging to the first page It performs p write operation, the plurality of second memory cells belonging to the second page
    ビットのうちの第1のビットに第2の書き込みデータに基づき第pの書き込み動作を行なった後、前記第1のメモリセルの前記複数ビットのうちの第2のビットに第3 After performing the first p write operation based on the second write data to the first bit of the bit, the third to the second bit of said plurality of bits of said first memory cell
    の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする半導体記憶装置。 The semiconductor memory device and performing the first p + 1 of the write operation based on the write data.
  54. 【請求項54】複数ビットのデータの記憶が可能なメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路と、 前記データ回路に保持された書き込みデータに応じて前記メモリセルへの書き込み動作を行なう書き込み手段と、 前記データ回路に保持された書き込みデータが前記メモリセルに書き込まれたか否かを検出して、所望の書き込みが行なわれたことが検出されるまで前記書き込み手段による前記メモリセルへの書き込み動作を繰り返させるベリファイ手段とを備え、 所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、 第p(pは1以上の自然数)の書き込み動作及び第p+ And 54. capable memory cells storing multiple bits of data, the data circuit for holding a write data in the memory cell, a write operation to the memory cell in accordance with the write data held in the data circuit writing means for performing said write data held in the data circuit detects whether written in the memory cell, the memory cell by the write means until it is detected that the desired writing has been performed and a verification means for repeating the write operation to the memory cell group composed of a predetermined plurality of memory cells in a semiconductor memory device which forms the page as a writing unit, a p of (p is a natural number of 1 or more) write operation and the p +
    1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1のページに属する第1のメモリセルの前記複数ビットのうちの第1のビットに第1の書き込みデータに基づき第pの書き込み動作を行ない、第2のページに属する第2のメモリセルの前記複数 When by one write operation of the plurality of bits of data writing into the memory cell, the first based on the first write data to the first bit of said plurality of bits of the first memory cells belonging to the first page It performs p write operation, the plurality of second memory cells belonging to the second page
    ビットのうちの第1のビットに第2の書き込みデータに基づき第pの書き込み動作を行なった後、前記第1のメモリセルの前記複数ビットのうちの第2のビットに第3 After performing the first p write operation based on the second write data to the first bit of the bit, the third to the second bit of said plurality of bits of said first memory cell
    の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする半導体記憶装置。 The semiconductor memory device and performing the first p + 1 of the write operation based on the write data.
  55. 【請求項55】前記第1のメモリセルの前記複数ビット 55. A multiple bits of said first memory cell
    のうちの第2のビットへの第p+1の書き込み動作に引き続いて、前記第2のメモリセルの前記複数ビットのう Following the p + 1 of the write operation to the second bit of the plurality of bits of said second memory cell
    ちの第2のビットに第4の書き込みデータに基づき第p The p based on the fourth write data to the second bit Chino
    +1の書き込み動作を行なうことを特徴とする請求項5 Claim, characterized in that writing operation +1 5
    3又は請求項54記載の半導体記憶装置。 3 or a semiconductor memory device according to claim 54.
  56. 【請求項56】前記第1のメモリセルの第1のビットへの第pの書き込み動作の結果、第1のメモリセルの第1 56. A result of the p write operation to the first bit of the first memory cell, a first first memory cell
    のビットに所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による前記第2のメモリセルの第1のビットへの第pの書き込み動作が行なわれることを特徴とする請求項54記載の半導体記憶装置。 Into the bit that the desired writing is performed after detection by said verifying means, characterized in that the first p write operation to the first bit of the by the writing means second memory cells is performed the semiconductor memory device according to claim 54.
  57. 【請求項57】前記第2のメモリセルの第1のビットへの第pの書き込み動作の結果、第2のメモリセルの第1 57. Results of the p write operation to the first bit of the second memory cell, the first second memory cell
    のビットに所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による前記第1のメモリセルの第2のビットへの第p+1の書き込み動作が行なわれることを特徴とする請求項54記載の半導体記憶装置。 Into the bit that the desired writing is performed after detection by said verifying means, characterized in that the p + 1 of the write operation to the second bit of the by the writing means first memory cell is performed the semiconductor memory device according to claim 54.
  58. 【請求項58】前記第pの書き込み動作が第1の書き込み動作であり、前記第p+1の書き込み動作が第2の書き込み動作であることを特徴とする請求項53乃至請求項57のいずれか1項に記載の半導体記憶装置。 58. is said write operation of the first p is the first write operation, any one of claims 53 to claim 57 wherein said p + 1 of the write operation is characterized by a second write operation 1 the semiconductor memory device according to claim.
  59. 【請求項59】前記メモリセルは、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn 59. The memory cell is "1" state has a first threshold level, "2" state has a second threshold level, "3" state of the third has a threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) such as have a threshold level of the i n
    値を記憶するものであり、 メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて前記第1の書き込みが行なわれ、前記メモリセルを“1”状態,“2”状態,…,“m−1”状態, It is intended to store a value, if the memory cell is a threshold level of "1" state, the first write is performed based on the write data inputted from the outside of the memory cell, the memory cell "1" state, "2" state, ..., "m-1" state,
    “m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“m−1” "M" state (m is a natural number of 2 or more) one of the first write mode to a threshold level, the memory cell is "1" state, the "2" state, ..., "m-1"
    状態,“m”状態のいずれかのしきい値レベルである場合に前記第2の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2” State, "m" wherein when any of these threshold levels of the state the second writing is performed, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory the cell "1" state, "2"
    状態,…,“k−1”状態,“k”状態(kはmより大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有することを特徴とする請求項58 State, ..., "k-1" states, "k" state (k is greater than m natural number) according to claim, characterized in that a second write mode for any of the threshold level of 58
    記載の半導体記憶装置。 The semiconductor memory device according.
  60. 【請求項60】前記メモリセルは、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn 60. The memory cell is "1" state has a first threshold level, "2" state has a second threshold level, "3" state of the third has a threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n
    値を記憶するものであり、 メモリセルが“1”状態,“2”状態,…,“r−1” Is intended to store a value, the memory cell is "1" state, "2" state, ..., "r-1"
    状態,“r”状態(rは2以上の自然数)のいずれかのしきい値レベルである場合に前記第pの書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“s−1”状態, State, "r" state (r is a natural number of 2 or more) of the first p writing if it is one of the threshold level is performed, the threshold of the write data and a memory cell input from the outside of the memory cell based on the value level, the memory cell "1" state, "2" state, ..., "s-1" state,
    “s”状態(sはrより大きい自然数)のいずれかのしきい値レベルにする第j(jは2以上の自然数)の書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“s−1” "S" state (s and r is greater than a natural number) the j (j is a natural number of 2 or more) write mode and the memory cell is "1" state of which any of the threshold level of "2" state, ..., "s-1"
    状態,“s”状態のいずれかのしきい値レベルである場合に前記第p+1の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態, State, "s" wherein when is any threshold level state the p + 1 of the write is performed, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory the cell "1" state,
    “2”状態,…,“t−1”状態,“t”状態(tはs "2" state, ..., "t-1" state, "t" state (t is s
    より大きい自然数)のいずれかのしきい値レベルにする第j+1の書き込みモードとを有することを特徴とする請求項53乃至請求項57のいずれか1項に記載の半導体記憶装置。 The semiconductor memory device according to any one of claims 53 to claim 57 and having a first j + 1 of the write mode to one of a threshold level greater than a natural number).
  61. 【請求項61】所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、 前記メモリセルは複数ビットのデータの記憶が可能なn In 61. The semiconductor memory device in which memory cell group consisting of a predetermined plurality of memory cells forms a page as a writing unit, wherein the memory cell is capable of storing data of a plurality of bits n
    値(nは3以上の自然数)記憶メモリセルであり、 第p(pは1以上の自然数)の書き込み動作及び第p+ Values ​​(n is 3 or more natural number) is a storage memory cell, the p (p is a natural number of 1 or more) write operation and a p of +
    1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1のページに属するメモリセル群の前記複数ビットのうちの第1のビットに第1の書き込みデータに基づき第pの書き込み動作を行ない、 When by one write operation of the plurality of bits of data writing into the memory cell, the p-th basis of the first write data to the first bit of said plurality of bits of memory cells belonging to the first page the write operation is carried out,
    第2のページに属するメモリセル群の前記複数ビットの Of the plurality of bits of memory cells belonging to the second page
    うちの第1のビットに第2の書き込みデータに基づき第pの書き込み動作を行なった後、前記第1のページに属するメモリセル群の前記複数ビットのうちの第2のビッ After the first bit of the out was performed first p write operation based on the second write data, a second bit of said plurality of bits of memory cells belonging to the first page
    に第3の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim a first p + 1 of the write operation based on the third write data to perform the bets.
  62. 【請求項62】複数ビットのデータの記憶が可能なメモリセルと、 前記メモリセルの書き込みデータを保持するデータ回路と、 前記データ回路に保持された書き込みデータに応じて前記メモリセルへの書き込み動作を行なう書き込み手段と、 前記データ回路に保持された書き込みデータが前記メモリセルに書き込まれたか否かを検出して、所望の書き込みが行なわれたことが検出されるまで前記書き込み手段による前記メモリセルへの書き込み動作を繰り返させるベリファイ手段とを備え、 所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成する半導体記憶装置において、 第p(pは1以上の自然数)の書き込み動作及び第p+ And 62.] is a memory cell storing multiple bits of data, the data circuit for holding a write data in the memory cell, a write operation to the memory cell in accordance with the write data held in the data circuit writing means for performing said write data held in the data circuit detects whether written in the memory cell, the memory cell by the write means until it is detected that the desired writing has been performed and a verification means for repeating the write operation to the memory cell group composed of a predetermined plurality of memory cells in a semiconductor memory device which forms the page as a writing unit, a p of (p is a natural number of 1 or more) write operation and the p +
    1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1のページに属するメモリセル群の前記複数ビットのうちの第1のビットに第1の書き込みデータに基づき第pの書き込み動作を行ない、 When by one write operation of the plurality of bits of data writing into the memory cell, the p-th basis of the first write data to the first bit of said plurality of bits of memory cells belonging to the first page the write operation is carried out,
    第2のページに属するメモリセル群の前記複数ビットの Of the plurality of bits of memory cells belonging to the second page
    うちの第1のビットに第2の書き込みデータに基づき第pの書き込み動作を行なった後、前記第1のページに属するメモリセル群の前記複数ビットのうちの第2のビッ After the first bit of the out was performed first p write operation based on the second write data, a second bit of said plurality of bits of memory cells belonging to the first page
    に第3の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim a first p + 1 of the write operation based on the third write data to perform the bets.
  63. 【請求項63】前記第1のページに属するメモリセル群 63. The memory cell group belonging to the first page
    の前記複数ビットのうちの第2のビットへの第p+1の書き込み動作に引き続いて、前記第2のページに属するメモリセル群の前記複数ビットのうちの第2のビットに第4の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする請求項61又は請求項62記載の半導体記憶装置。 Following the first p + 1 of the write operation to the second bit of said plurality of bits, the fourth write data to the second bit of said plurality of bits of memory cells belonging to the second page based semiconductor memory device according to claim 61 or claim 62, wherein the performing first p + 1 of the write operation.
  64. 【請求項64】前記第1のページに属するメモリセル群 64. The memory cell group belonging to the first page
    の第1のビットへの第pの書き込み動作の結果、第1のページを形成するメモリセル群の全てのメモリセルの第 The first p-th result of the write operation to the bit, the all the memory cells in the memory cell group for forming a first page first
    1のビットで所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による前記第2のページに属するメモリセル群の第1のビットへの第pの書き込み動作が行なわれることを特徴とする請求項62記載の半導体記憶装置。 After detected by the verifying means that the desired writing is performed in 1-bit, the write operation of the first p to the first bit of the memory cell group belonging to the second page by said writing means is performed the semiconductor memory device according to claim 62, wherein a.
  65. 【請求項65】前記第2のページに属するメモリセル群 65. A memory cell group belonging to the second page
    の第1のビットへの第pの書き込み動作の結果、第2のページを形成するメモリセル群の全てのメモリセルの第 The first p-th result of the write operation to the bit, the all the memory cells of the memory cell group to form the second page first
    1のビットで所望の書き込みが行なわれたことを前記ベリファイ手段で検出した後、前記書き込み手段による前記第1のページに属するメモリセル群の第2のビットへの第p+1の書き込み動作が行なわれることを特徴とする請求項62記載の半導体記憶装置。 After detected by the verifying means that the desired writing is performed in 1-bit, the p + 1 of the write operation to the second bit of the memory cell group belonging to the first page by the writing means is performed the semiconductor memory device according to claim 62, wherein a.
  66. 【請求項66】前記第pの書き込み動作が第1の書き込み動作であり、前記第p+1の書き込み動作が第2の書き込み動作であることを特徴とする請求項61乃至請求項65のいずれか1項に記載の半導体記憶装置。 66. is said write operation of the first p is the first write operation, either the first p + 1 of the write operation according to claim 61 or claim 65, characterized in that a second write operation 1 the semiconductor memory device according to claim.
  67. 【請求項67】前記メモリセルは、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn 67. The memory cell is "1" state has a first threshold level, "2" state has a second threshold level, "3" state of the third has a threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) such as have a threshold level of the i n
    値を記憶するものであり、 メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて前記第1の書き込みが行なわれ、前記メモリセルを“1”状態,“2”状態,…,“m−1”状態, It is intended to store a value, if the memory cell is a threshold level of "1" state, the first write is performed based on the write data inputted from the outside of the memory cell, the memory cell "1" state, "2" state, ..., "m-1" state,
    “m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“m−1” "M" state (m is a natural number of 2 or more) one of the first write mode to a threshold level, the memory cell is "1" state, the "2" state, ..., "m-1"
    状態,“m”状態のいずれかのしきい値レベルである場合に前記第2の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2” State, "m" wherein when any of these threshold levels of the state the second writing is performed, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory the cell "1" state, "2"
    状態,…,“k−1”状態,“k”状態(kはmより大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有することを特徴とする請求項66 State, ..., "k-1" states, "k" state (k is greater than m natural number) according to claim, characterized in that a second write mode for any of the threshold level of 66
    記載の半導体記憶装置。 The semiconductor memory device according.
  68. 【請求項68】前記メモリセルは、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn 68. The memory cell is "1" state has a first threshold level, "2" state has a second threshold level, "3" state of the third has a threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n
    値を記憶するものであり、 メモリセルが“1”状態,“2”状態,…,“r−1” Is intended to store a value, the memory cell is "1" state, "2" state, ..., "r-1"
    状態,“r”状態(rは2以上の自然数)のいずれかのしきい値レベルである場合に前記第pの書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“s−1”状態, State, "r" state (r is a natural number of 2 or more) of the first p writing if it is one of the threshold level is performed, the threshold of the write data and a memory cell input from the outside of the memory cell based on the value level, the memory cell "1" state, "2" state, ..., "s-1" state,
    “s”状態(sはrより大きい自然数)のいずれかのしきい値レベルにする第j(jは2以上の自然数)の書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“s−1” "S" state (s and r is greater than a natural number) the j (j is a natural number of 2 or more) write mode and the memory cell is "1" state of which any of the threshold level of "2" state, ..., "s-1"
    状態,“s”状態のいずれかのしきい値レベルである場合に前記第p+1の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態, State, "s" wherein when is any threshold level state the p + 1 of the write is performed, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory the cell "1" state,
    “2”状態,…,“t−1”状態,“t”状態(tはs "2" state, ..., "t-1" state, "t" state (t is s
    より大きい自然数)のいずれかのしきい値レベルにする第j+1の書き込みモードとを有することを特徴とする請求項61乃至請求項65のいずれか1項に記載の半導体記憶装置。 The semiconductor memory device according to any one of claims 61 to claim 65 and having a first j + 1 of the write mode to one of a threshold level greater than a natural number).
  69. 【請求項69】装置内の全ページに属するメモリセル群に対しそれぞれ前記第pの書き込み動作が行なわれた後、第1のページに属するメモリセル群の第2のビット 69. After the write operation of each of the first p to the memory cell group belonging to all the pages in the apparatus is performed, the second bit of the memory cell group belonging to the first page
    への前記第p+1の書き込み動作が行なわれることを特徴とする請求項61乃至請求項68のいずれか1項に記載の半導体記憶装置。 The semiconductor memory device according to any one of claims 61 to claim 68 wherein said p + 1 of the write operation, characterized in that the performed to.
  70. 【請求項70】前記第p+1の書き込み動作の行なわれた回数が各ページ毎に記憶され、この回数に基づいて書き込み順が決定されることを特徴とする請求項53乃至請求項69のいずれか1項に記載の半導体記憶装置。 Wherein 70] number made of the write operation the first p + 1 is stored in each page, claim 53 or claim 69, characterized in that the writing order is determined based on the number of the semiconductor memory device according to (1).
  71. 【請求項71】前記メモリセルは、所定の複数個が1本のワード線を共有するとともに、前記ワード線を共有する所定の複数個のメモリセルからなるメモリセル群が、 71. Each of the memory cells, with a given plurality shares one word line, a memory cell group consisting of a predetermined plurality of memory cells sharing the word lines,
    書き込み単位となるページを形成することを特徴とする請求項43乃至請求項70のいずれか1項に記載の半導体記憶装置。 The semiconductor memory device according to any one of claims 43 to claim 70, characterized in that to form a page to be written units.
  72. 【請求項72】複数ビットのデータの記憶が可能なメモリセルを備えた半導体記憶装置を複数個記憶部として具備した記憶システムにおいて、 前記メモリセルは、各半導体記憶装置毎にそれぞれ所定の複数個のメモリセルからなるメモリセル群が書き込み単位となるページを形成し、 第p(pは1以上の自然数)の書き込み動作及び第p+ 72. In a storage system including the semiconductor memory device having a memory cell capable of storing multi-bit data as a plurality memory unit, said memory cells, each predetermined plurality for each semiconductor memory device the memory cell group of memory cells forms a page as a writing unit, the p (p is a natural number of 1 or more) write operation and a p of +
    1の書き込み動作による前記メモリセルへの複数ビットのデータの書き込みの際、第1の半導体記憶装置内のページに属するメモリセル群の前記複数ビットのうちの第 When a plurality of bits of data writing into the memory cell according to one of the write operation, first of said plurality of bits of memory cells belonging to a page within the first semiconductor memory device
    1のビットに第1の書き込みデータに基づき第pの書き込み動作を行ない、第2の半導体記憶装置内のページに属するメモリセル群の前記複数ビットのうちの第1のビ 1 bit performs a first p write operation based on the first write data, a first bi of said plurality of bits of memory cells belonging to a page in a second semiconductor memory device
    ットに第2の書き込みデータに基づき第pの書き込み動作を行なった後、前記第1の半導体記憶装置内のページに属するメモリセル群の前記複数ビットのうちの第2の After performing the Tsu bets on the second p-th write operation based on the write data, a second of said plurality of bits of memory cells belonging to a page within the first semiconductor memory device
    ビットに第3の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする記憶システム。 Storage system and performing the first p + 1 of the write operation based on the third write data to the bit.
  73. 【請求項73】前記第1の半導体記憶装置内のページに属するメモリセル群の前記複数ビットのうちの第2のビ 73. The second bi of said plurality of bits of memory cells belonging to a page in the first semiconductor memory device
    ットへの第p+1の書き込み動作に引き続いて、前記第2の半導体記憶装置内のページに属するメモリセル群 Following the p + 1 of the write operation to Tsu bets, the memory cell group belonging to a page within the second semiconductor memory device
    前記複数ビットのうちの第2のビットに第4の書き込みデータに基づき第p+1の書き込み動作を行なうことを特徴とする請求項72記載の記憶システム。 Storage system of claim 72, wherein the performing first p + 1 of the write operation based on the fourth write data to the second bit of said plurality of bits.
  74. 【請求項74】前記第1の半導体記憶装置内の1部のページに属するメモリセル群のみに前記第p+1の書き込み動作を行なった後、前記第2の半導体記憶装置内のページに属するメモリセル群に第p+1の書き込み動作を行なうことを特徴とする請求項73記載の記憶システム。 After performing the method according to claim 74, wherein said first semiconductor memory device wherein the p + 1 of the write operation only the memory cell belonging to one part of the page in the memory cells belonging to a page within the second semiconductor memory device storage system of claim 73, wherein the performing first p + 1 of the write operation in the group.
  75. 【請求項75】前記第pの書き込み動作が第1の書き込み動作であり、前記第p+1の書き込み動作が第2の書き込み動作であることを特徴とする請求項72乃至請求項74のいずれか1項に記載の記憶システム。 75. is said write operation of the first p is the first write operation, any one of claims 72 to claim 74 wherein said p + 1 of the write operation is characterized by a second write operation 1 storage system according to claim.
  76. 【請求項76】前記メモリセルは、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは3以上の自然数)は第iのしきい値レベルを有するようなn 76. The memory cell is "1" state has a first threshold level, "2" state has a second threshold level, "3" state of the third has a threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 3 or more) such as have a threshold level of the i n
    値を記憶するものであり、 メモリセルが“1”状態のしきい値レベルである場合に、メモリセルの外部から入力する書き込みデータに基づいて前記第1の書き込みが行なわれ、前記メモリセルを“1”状態,“2”状態,…,“m−1”状態, It is intended to store a value, if the memory cell is a threshold level of "1" state, the first write is performed based on the write data inputted from the outside of the memory cell, the memory cell "1" state, "2" state, ..., "m-1" state,
    “m”状態(mは2以上の自然数)のいずれかのしきい値レベルにする第1の書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“m−1” "M" state (m is a natural number of 2 or more) one of the first write mode to a threshold level, the memory cell is "1" state, the "2" state, ..., "m-1"
    状態,“m”状態のいずれかのしきい値レベルである場合に前記第2の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2” State, "m" wherein when any of these threshold levels of the state the second writing is performed, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory the cell "1" state, "2"
    状態,…,“k−1”状態,“k”状態(kはmより大きい自然数)のいずれかのしきい値レベルにする第2の書き込みモードとを有することを特徴とする請求項75 State, ..., claim "k-1" state, (the k m a natural number larger than) "k" state and having a second write mode for any of the threshold level of 75
    記載の記憶システム。 Storage system as claimed.
  77. 【請求項77】前記メモリセルは、“1”状態は第1のしきい値レベルを有し、“2”状態は第2のしきい値レベルを有し、“3”状態は第3のしきい値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第iのしきい値レベルを有するようなn 77. The memory cell is "1" state has a first threshold level, "2" state has a second threshold level, "3" state of the third has a threshold level, "i" state (i is a natural number equal to or less than n, n is a natural number of 4 or larger) as has the threshold level of the i n
    値を記憶するものであり、 メモリセルが“1”状態,“2”状態,…,“r−1” Is intended to store a value, the memory cell is "1" state, "2" state, ..., "r-1"
    状態,“r”状態(rは2以上の自然数)のいずれかのしきい値レベルである場合に前記第pの書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態,“2”状態,…,“s−1”状態, State, "r" state (r is a natural number of 2 or more) of the first p writing if it is one of the threshold level is performed, the threshold of the write data and a memory cell input from the outside of the memory cell based on the value level, the memory cell "1" state, "2" state, ..., "s-1" state,
    “s”状態(sはrより大きい自然数)のいずれかのしきい値レベルにする第j(jは2以上の自然数)の書き込みモードと、 メモリセルが“1”状態,“2”状態,…,“s−1” "S" state (s and r is greater than a natural number) the j (j is a natural number of 2 or more) write mode and the memory cell is "1" state of which any of the threshold level of "2" state, ..., "s-1"
    状態,“s”状態のいずれかのしきい値レベルである場合に前記第p+1の書き込みが行なわれ、メモリセルの外部から入力する書き込みデータとメモリセルのしきい値レベルに基づいて、前記メモリセルを“1”状態, State, "s" wherein when is any threshold level state the p + 1 of the write is performed, based on a threshold level of the write data and the memory cell input from the outside of the memory cell, the memory the cell "1" state,
    “2”状態,…,“t−1”状態,“t”状態(tはs "2" state, ..., "t-1" state, "t" state (t is s
    より大きい自然数)のいずれかのしきい値レベルにする第j+1の書き込みモードとを有することを特徴とする請求項72乃至請求項74のいずれか1項に記載の記憶システム。 Storage system according to any one of claims 72 to claim 74 and having a first j + 1 of the write mode to one of a threshold level greater than a natural number).
  78. 【請求項78】前記記憶部を成す全ての半導体記憶装置内の全ページに属するメモリセル群の第1のビットに対しそれぞれ前記第pの書き込み動作が行なわれた後、第1の半導体記憶装置内のページに属するメモリセル群 78. After the write operation of each of the first p for the first bit of the memory cell group belonging to all pages in all of the semiconductor memory device which forms the storage unit is performed, the first semiconductor memory device the inner group of memory cells belonging to the page of
    第2のビットへの前記第p+1の書き込み動作が行なわれることを特徴とする請求項72乃至請求項77のいずれか1項に記載の記憶システム。 Storage system according to any one of claims 72 to claim 77, wherein the to the second bit first p + 1 of the write operation is performed.
  79. 【請求項79】前記半導体記憶装置の動作を制御する手段をさらに具備することを特徴とする請求項72乃至請求項78のいずれか1項に記載の記憶システム。 79. A storage system according to any one of claims 72 to claim 78, characterized in that it comprises the further means for controlling the operation of the semiconductor memory device.
  80. 【請求項80】前記半導体記憶装置の動作を制御する手段が、前記ページを形成する各メモリセル群への書き込み順を制御することを特徴とする請求項79記載の記憶システム。 Wherein 80] means for controlling the operation of the semiconductor memory device, a storage system of claim 79, wherein the controlling the order of writing to each memory cell group to form the page.
  81. 【請求項81】前記書き込み順がページ単位で決定されることを特徴とする請求項80記載の記憶システム。 81. The storage system of claim 80, wherein said writing order is determined in units of pages.
  82. 【請求項82】前記書き込み順が装置単位で決定されることを特徴とする請求項80記載の記憶システム。 [82.] storage system of claim 80, wherein said writing order is determined by the device unit.
  83. 【請求項83】“1”状態が第1のしきい値レベルを有し、“2”状態が第2のしきい値レベルを有し、“3” 83.] "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態が第3のしきい値レベルを有し、“4”状態が第4 State has a third threshold level, "4" state 4
    のしきい値レベルを有するような4値を記憶するメモリセルを備えた半導体記憶装置において、 “1”状態は消去状態であり、 第1の書き込み動作に際し、第1の書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態を保ち、第1の書き込みデータが第2の論理レベルの場合にはメモリセルは“2”状態となり、 前記第1の書き込み動作の結果“1”状態であるメモリセルは第2の書き込み動作に際し、第2の書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態を保ち、第2の書き込みデータが第2の論理レベルの場合には“3”状態となり、 前記第1の書き込み動作の結果“2”状態であるメモリセルは第2の書き込み動作に際し、第2の書き込みデータが第1の論理レベルの場合にはメモリセルは Of the semiconductor memory device including a memory cell for storing four values ​​that has a threshold level, "1" state is erased state, upon the first write operation, the first write data is first memory cell in the case of the logic level keeps "1" state, the first write data memory cell is "2" state when the second logic level, the result of the first write operation "1 "upon the memory cell and the second write operation in the state, when the second write data of the first logic level memory cell" maintaining the 1 "state, the second write data is a second logic level to become "3" state for the first memory cell is the result "2" state of the write operation upon the second write operation, if the second write data is a first logic level memory cell “2”状態を保ち、第2の書き込みデータが第2の論理レベルの場合には“4”状態となることを特徴とする半導体記憶装置。 "2" maintaining the state, the semiconductor memory device in which the second write data in the case of the second logic level is characterized by a "4" state.
  84. 【請求項84】しきい値レベルの値が前記第1、前記第2、前記第3及び前記第4のしきい値レベルの順で大きいあるいは小さいことを特徴とする請求項83記載の半導体記憶装置。 84.] value of the first threshold level, said second, said third and said fourth semiconductor memory according to claim 83, wherein a greater or smaller in the order of the threshold level of apparatus.
  85. 【請求項85】しきい値レベルの値が前記第1、前記第3、前記第2及び前記第4のしきい値レベルの順で大きいあるいは小さいことを特徴とする請求項83記載の半導体記憶装置。 85.] value of the first threshold level, said third semiconductor memory according to claim 83, wherein the second and the fourth being larger or smaller in order of threshold level apparatus.
  86. 【請求項86】“1”状態が第1のしきい値レベルを有し、“2”状態が第2のしきい値レベルを有し、“3” 86.] "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態が第3のしきい値レベルを有し、“4”状態が第4 State has a third threshold level, "4" state 4
    のしきい値レベルを有し、“5”状態が第5のしきい値レベルを有し、“6”状態が第6のしきい値レベルを有し、“7”状態が第7のしきい値レベルを有し、“8” It has a threshold level, "5" state has a fifth threshold level, "6" state has a threshold level of the sixth, "7" state 7 Works It has a threshold level, "8"
    状態が第8のしきい値レベルを有するような8値を記憶するメモリセルを備えた半導体記憶装置において、 “1”状態は消去状態であり、 第1の書き込み動作に際し、第1の書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態を保ち、第1の書き込みデータが第2の論理レベルの場合にはメモリセルは“2”状態となり、 前記第1の書き込み動作の結果“1”状態であるメモリセルは第2の書き込み動作に際し、第2の書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態を保ち、第2の書き込みデータが第2の論理レベルの場合には“3”状態となり、 前記第1の書き込み動作の結果“2”状態であるメモリセルは第2の書き込み動作に際し、第2の書き込みデータが第1の論理レベルの場合にはメ In the semiconductor memory device including a memory cell whose state store 8 values ​​as having a threshold level of the eighth, "1" state is erased state, upon the first write operation, the first write data There keeping the memory cell is "1" state when the first logic level, the memory cell is "2" state when the first write data is in the second logic level, the first write operation upon the results memory cell is "1" state the second write operation, when the second write data of the first logic level memory cell keeps "1" state, the second write data is first when the second logic level is "3" state, upon the first memory cell is the result "2" state of the write operation and the second write operation, the second write data is a first logic level menu in the case モリセルは“2”状態を保ち、第2の書き込みデータが第2の論理レベルの場合には“4”状態となり、 前記第2の書き込み動作の結果“1”状態であるメモリセルは第3の書き込み動作に際し、第3の書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態を保ち、第3の書き込みデータが第2の論理レベルの場合には“5”状態となり、 前記第2の書き込み動作の結果“2”状態であるメモリセルは第3の書き込み動作に際し、第3の書き込みデータが第1の論理レベルの場合にはメモリセルは“2”状態を保ち、第3の書き込みデータが第2の論理レベルの場合には“6”状態となり、 前記第2の書き込み動作の結果“3”状態であるメモリセルは第3の書き込み動作に際し、第3の書き込みデータが第1の論理レベ Moriseru is "2" maintaining the state, the second write data becomes "4" state in the case of a second logic level, the second write operation results "1" memory cell of the third is a state upon the write operation, the third write data in the case of the first logic level memory cell keeps "1" state, when the third write data to the second logic level is "5" in a state, upon the second memory cell is the result "2" state of the write operation is the third writing operation, the memory cell in the case the third write data of the first logic level "2" maintaining the state, the third write data becomes "6" state when the second logic level, when the second memory cell is the result "3" state of the write operation is the third writing operation, the third write data the first logic level の場合にはメモリセルは“3”状態を保ち、第3の書き込みデータが第2の論理レベルの場合には“7”状態となり、 前記第2の書き込み動作の結果“4”状態であるメモリセルは第3の書き込み動作に際し、第3の書き込みデータが第1の論理レベルの場合にはメモリセルは“4”状態を保ち、第3の書き込みデータが第2の論理レベルの場合には“8”状態となることを特徴とする半導体記憶装置。 Memory when the memory cell keeps the "3" state, when the third write data of the second logic level is the result "4" state of "7" in a state, the second write operation upon cell third write operation, when the third write data of the first logic level memory cell keeps the "4" state, when the third write data to the second logic level " the semiconductor memory device characterized by comprising a 8 "state.
  87. 【請求項87】しきい値レベルの値が前記第1、前記第2、前記第3、前記第4、前記第5、前記第6、前記第7及び前記第8のしきい値レベルの順で大きいあるいは小さいことを特徴とする請求項86記載の半導体記憶装置。 87. threshold level value the first, the second, the third, the fourth, the fifth, the sixth, the seventh and the order of the threshold level of the eighth in large or small semiconductor memory device according to claim 86, wherein.
  88. 【請求項88】しきい値レベルの値が前記第1、前記第5、前記第3、前記第7、前記第2、前記第6、前記第4及び前記第8のしきい値レベルの順で大きいあるいは小さいことを特徴とする請求項86記載の半導体記憶装置。 88. Threshold level values ​​the first, the fifth, the third, the seventh, the second, the sixth, the fourth and the order of the threshold level of the eighth in large or small semiconductor memory device according to claim 86, wherein.
  89. 【請求項89】“1”状態が第1のしきい値レベルを有し、“2”状態が第2のしきい値レベルを有し、“3” 89. "1" state has a first threshold level, "2" state has a second threshold level, "3"
    状態が第3のしきい値レベルを有し、“4”状態が第4 State has a third threshold level, "4" state 4
    のしきい値レベルを有し、“5”状態が第5のしきい値レベルを有し、“6”状態が第6のしきい値レベルを有し、“7”状態が第7のしきい値レベルを有し、“8” It has a threshold level, "5" state has a fifth threshold level, "6" state has a threshold level of the sixth, "7" state 7 Works It has a threshold level, "8"
    状態が第8のしきい値レベルを有し、“9”状態が第9 State has a threshold level of the 8 "9" state 9
    のしきい値レベルを有し、“10”状態が第10のしきい値レベルを有し、“11”状態が第11のしきい値レベルを有し、“12”状態が第12のしきい値レベルを有し、“13”状態が第13のしきい値レベルを有し、 Has a threshold level, "10" state has a threshold level of the 10, "11" state has a threshold level of the 11, "12" state in the 12th Works has a threshold level, "13" state has a threshold level of 13,
    “14”状態が第14のしきい値レベルを有し、“1 "14" state has a threshold level of 14, "1
    5”状態が第15のしきい値レベルを有し、“16”状態が第16のしきい値レベルを有するような16値を記憶するメモリセルを備えた半導体記憶装置において、 “1”状態は消去状態であり、 第1の書き込み動作に際し、第1の書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態を保ち、第1の書き込みデータが第2の論理レベルの場合にはメモリセルは“2”状態となり、 前記第1の書き込み動作の結果“1”状態であるメモリセルは第2の書き込み動作に際し、第2の書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態を保ち、第2の書き込みデータが第2の論理レベルの場合には“3”状態となり、 前記第1の書き込み動作の結果“2”状態であるメモリセルは第2の書き込み動作に際し 5 "state has a threshold level of 15," "In the semiconductor memory device including a memory cell whose state is to store the 16 values ​​that has a threshold level of the 16," 16 1 "state is erased state, upon the first write operation, the first write data in the case of the first logic level memory cell keeps "1" state, first the write data is a second logic level memory cell is "2" state when said first memory cell is the result "1" state of the write operation upon the second write operation, when the second write data is a first logic level the memory cell keeps "1" state, the second write data becomes "3" state when the second logic level, the first memory cell is the result "2" state of the write operation is first upon 2 of the write operation 、第2の書き込みデータが第1の論理レベルの場合にはメモリセルは“2”状態を保ち、第2の書き込みデータが第2の論理レベルの場合には“4”状態となり、 前記第2の書き込み動作の結果“1”状態であるメモリセルは第3の書き込み動作に際し、第3の書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態を保ち、第3の書き込みデータが第2の論理レベルの場合には“5”状態となり、 前記第2の書き込み動作の結果“2”状態であるメモリセルは第3の書き込み動作に際し、第3の書き込みデータが第1の論理レベルの場合にはメモリセルは“2”状態を保ち、第3の書き込みデータが第2の論理レベルの場合には“6”状態となり、 前記第2の書き込み動作の結果“3”状態であるメモリセルは第3の書き , When the second write data of the first logic level memory cell keeps the "2" state, if the second write data is in the second logic level is "4" in a state, the second the memory cell is the result "1" state of the write operation upon the third write operation, the third write data maintaining memory cell "1" state when the first logic level, the third write data becomes "5" state when the second logic level, the second memory cell is the result "2" state of the write operation upon the third write operation, the third write data is first If the logic level memory cell is "2" keeping the state, the third when the write data is the second logic level is "6" state, and the result "3" state of the second write operation a memory cell is written in the third み動作に際し、第3の書き込みデータが第1の論理レベルの場合にはメモリセルは“3”状態を保ち、第3の書き込みデータが第2の論理レベルの場合には“7”状態となり、 前記第2の書き込み動作の結果“4”状態であるメモリセルは第3の書き込み動作に際し、第3の書き込みデータが第1の論理レベルの場合にはメモリセルは“4”状態を保ち、第3の書き込みデータが第2の論理レベルの場合には“8”状態となり、 前記第3の書き込み動作の結果“1”状態であるメモリセルは第4の書き込み動作に際し、第4の書き込みデータが第1の論理レベルの場合にはメモリセルは“1”状態を保ち、第4の書き込みデータが第2の論理レベルの場合には“9”状態となり、 前記第3の書き込み動作の結果“2”状態であるメモリセ Upon seeing the operation, the third write data in the case of the first logic level memory cell keeps the "3" state, when the third write data to the second logic level is "7" a state, upon the memory cell is the result "4" the state of the second write operation third write operation, when the third write data of the first logic level memory cell keeps the "4" state, the third write data becomes "8" state when the second logic level, said third memory cell is the result "1" state of the write operation upon the fourth write operation, the fourth write data in the case of the first logic level memory cell keeps "1" state, the fourth write data becomes "9" state when the second logic level, the result of the third write operation "2 "it is a state Memorise は第4の書き込み動作に際し、第4の書き込みデータが第1の論理レベルの場合にはメモリセルは“2”状態を保ち、第4の書き込みデータが第2の論理レベルの場合には“10”状態となり、 前記第3の書き込み動作の結果“3”状態であるメモリセルは第4の書き込み動作に際し、第4の書き込みデータが第1の論理レベルの場合にはメモリセルは“3”状態を保ち、第4の書き込みデータが第2の論理レベルの場合には“11”状態となり、 前記第3の書き込み動作の結果“4”状態であるメモリセルは第4の書き込み動作に際し、第4の書き込みデータが第1の論理レベルの場合にはメモリセルは“4”状態を保ち、第4の書き込みデータが第2の論理レベルの場合には“12”状態となり、 前記第3の書き込み動作の結果“5” Upon the fourth write operation, if the fourth write data of the first logic level memory cell keeps the "2" state, when the fourth write data of the second logic level "10 "a state, the third result of the write operation" 3 "memory cell which is state upon the fourth write operation, the memory cell in the case the fourth write data of the first logic level" 3 "state is kept, the fourth write data becomes "11" state when the second logic level, said third memory cell is the result "4" state of the write operation upon the fourth write operation, the 4 of the memory cell when the write data is a first logic level keeps the "4" state, the fourth write data becomes "12" state when the second logic level, said third write operation As a result "5" 状態であるメモリセルは第4の書き込み動作に際し、第4の書き込みデータが第1の論理レベルの場合にはメモリセルは“5”状態を保ち、第4の書き込みデータが第2の論理レベルの場合には“13”状態となり、 前記第3の書き込み動作の結果“6”状態であるメモリセルは第4の書き込み動作に際し、第4の書き込みデータが第1の論理レベルの場合にはメモリセルは“6”状態を保ち、第4の書き込みデータが第2の論理レベルの場合には“14”状態となり、 前記第3の書き込み動作の結果“7”状態であるメモリセルは第4の書き込み動作に際し、第4の書き込みデータが第1の論理レベルの場合にはメモリセルは“7”状態を保ち、第4の書き込みデータが第2の論理レベルの場合には“15”状態となり、 前記第3の書き Upon the memory cell is the state fourth programming operation, the fourth write data in the case of the first logic level memory cell keeps the "5" state, the fourth write data is a second logic level case becomes "13" state, the third memory cell is the result "6" state of the write operation of upon the fourth write operation, the fourth write data memory cell in the case of the first logic level maintaining the "6" state, when the fourth write data is the second logic level is "14" state, and the third memory cell is the result "7" state of the write operation and the fourth write in operation, the fourth write data in the case of the first logic level memory cell maintaining the "7" state, when the fourth write data is the second logic level is "15" state, and the third writing み動作の結果“8”状態であるメモリセルは第4の書き込み動作に際し、第4の書き込みデータが第1の論理レベルの場合にはメモリセルは“8”状態を保ち、第4の書き込みデータが第2の論理レベルの場合には“16”状態となることを特徴とする半導体記憶装置。 Memory cell is the result "8" state of observed behavior upon the fourth write operation, the memory cell in the case the fourth write data of the first logic level is "8" keeping the state, the fourth write data There semiconductor memory device characterized by comprising a "16" state when the second logic level.
  90. 【請求項90】しきい値レベルの値が前記第1、前記第2、前記第3、前記第4、前記第5、前記第6、前記第7、前記第8、前記第9、前記第10、前記第11、前記第12、前記第13、前記第14、前記第15及び前記第16のしきい値レベルの順で大きいあるいは小さいことを特徴とする請求項89記載の半導体記憶装置。 Wherein 90, wherein the value of the threshold level is first, the second, the third, the fourth, the fifth, the sixth, the seventh, the eighth, the ninth, the first 10, the eleventh, the twelfth, the thirteenth, the fourteenth, the semiconductor memory device according to claim 89, wherein the large or small at the 15 and forward of the sixteenth threshold level.
  91. 【請求項91】しきい値レベルの値が前記第1、前記第9、前記第5、前記第13、前記第3、前記第11、前記第7、前記第15、前記第2、前記第10、前記第6、前記第14、前記第4、前記第12、前記第8及び前記第16のしきい値レベルの順で大きいあるいは小さいことを特徴とする請求項89記載の半導体記憶装置。 91. The value of the threshold level is first, the ninth, the fifth, the 13th, the third, the eleventh, the seventh, the fifteenth, the second, the third 10, the sixth, the fourteenth, the fourth, the second 12, the semiconductor memory device according to claim 89, wherein the said eighth and the sixteenth being greater or smaller in the order of the threshold level.
JP30233596A 1996-04-19 1996-10-29 The semiconductor memory device and memory system Expired - Fee Related JP3210259B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8-98627 1996-04-19
JP9862796 1996-04-19
JP30233596A JP3210259B2 (en) 1996-04-19 1996-10-29 The semiconductor memory device and memory system

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP30233596A JP3210259B2 (en) 1996-04-19 1996-10-29 The semiconductor memory device and memory system
US08/819,484 US5903495A (en) 1996-03-18 1997-03-17 Semiconductor device and memory system
TW086103376A TW337046B (en) 1996-03-18 1997-03-18 Semiconductor memory and the memory system
DE1997638992 DE69738992D1 (en) 1996-03-18 1997-03-18 Multi-bit semiconductor memory device
EP19970104597 EP0797212B1 (en) 1996-03-18 1997-03-18 Semiconductor device and memory system
EP05022209A EP1615227B1 (en) 1996-03-18 1997-03-18 Multilevel semiconductor memory device
DE1997634951 DE69734951T2 (en) 1996-03-18 1997-03-18 Semiconductor device and storage system
DE1997634951 DE69734951D1 (en) 1996-03-18 1997-03-18 Semiconductor device and storage system
KR1019970009153A KR100244863B1 (en) 1996-03-18 1997-03-18 Semiconductor memory and memory system
US09/238,186 US6046935A (en) 1996-03-18 1999-01-27 Semiconductor device and memory system

Publications (2)

Publication Number Publication Date
JPH103792A JPH103792A (en) 1998-01-06
JP3210259B2 true JP3210259B2 (en) 2001-09-17

Family

ID=26439753

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30233596A Expired - Fee Related JP3210259B2 (en) 1996-04-19 1996-10-29 The semiconductor memory device and memory system

Country Status (1)

Country Link
JP (1) JP3210259B2 (en)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335878B1 (en) 1998-07-28 2002-01-01 Hitachi, Ltd. Non-volatile multi-level semiconductor flash memory device and method of driving same
JP4023953B2 (en) 1999-06-22 2007-12-19 株式会社ルネサステクノロジ Nonvolatile semiconductor memory device
USRE40110E1 (en) 1999-09-20 2008-02-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device for storing multivalued data
TW550576B (en) * 2001-02-20 2003-09-01 Toshiba Corp Data writing method of semiconductor memory device and semiconductor device
KR100512181B1 (en) * 2003-07-11 2005-09-05 삼성전자주식회사 Flash memory device having multi-level cell and method for its reading operation and program operation
JP4170952B2 (en) 2004-01-30 2008-10-22 株式会社東芝 A semiconductor memory device
JP2008176924A (en) * 2004-01-30 2008-07-31 Toshiba Corp Semiconductor storage
US7057939B2 (en) * 2004-04-23 2006-06-06 Sandisk Corporation Non-volatile memory and control with improved partial page program capability
KR100729359B1 (en) * 2005-09-23 2007-06-15 삼성전자주식회사 Nand flash memory device and program method thereof
JP4679490B2 (en) * 2005-11-11 2011-04-27 株式会社東芝 A semiconductor memory device
US7813170B2 (en) 2005-11-11 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor memory device capable of memorizing multivalued data
JP4233563B2 (en) 2005-12-28 2009-03-04 パナソニック株式会社 Nonvolatile semiconductor memory device for storing multivalue data
US7701770B2 (en) * 2006-09-29 2010-04-20 Hynix Semiconductor Inc. Flash memory device and program method thereof
KR100769776B1 (en) * 2006-09-29 2007-10-24 주식회사 하이닉스반도체 A method for programming a nand flash memory device
KR100816155B1 (en) * 2006-12-28 2008-03-21 주식회사 하이닉스반도체 The non volatile memory device and multi level cell programming method thereof
WO2008103586A1 (en) * 2007-02-20 2008-08-28 Sandisk Corporation Dynamic verify based on threshold voltage distribution
KR100923821B1 (en) * 2007-12-24 2009-10-27 주식회사 하이닉스반도체 Page buffer of non volatile memory device and programming method of non volatile memory device
KR101448851B1 (en) 2008-02-26 2014-10-13 삼성전자주식회사 Programming method of Non-volatile memory device
KR101378602B1 (en) * 2008-05-13 2014-03-25 삼성전자주식회사 A memory device and a memory programming method
US8130552B2 (en) * 2008-09-11 2012-03-06 Sandisk Technologies Inc. Multi-pass programming for memory with reduced data storage requirement
US7839687B2 (en) * 2008-10-16 2010-11-23 Sandisk Corporation Multi-pass programming for memory using word line coupling
JP5480714B2 (en) * 2009-05-15 2014-04-23 パナソニック株式会社 Semiconductor recording device
US8218381B2 (en) * 2009-11-24 2012-07-10 Sandisk Technologies Inc. Programming memory with sensing-based bit line compensation to reduce channel-to-floating gate coupling
US8089815B2 (en) * 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
JP5197730B2 (en) * 2010-12-24 2013-05-15 株式会社東芝 A semiconductor memory device

Also Published As

Publication number Publication date
JPH103792A (en) 1998-01-06

Similar Documents

Publication Publication Date Title
US6091640A (en) Semiconductor integrated circuit with multiple write operation modes
US10096358B2 (en) Semiconductor memory device which stores plural data in a cell
CN100338775C (en) Nonvolatile semiconductor memory for storage multiple-valued data in single storage unit
USRE41021E1 (en) Multi-state EEPROM having write-verify control circuit
US7254064B2 (en) Flash memory device having multi-level cell and reading and programming method thereof
US7251160B2 (en) Non-volatile memory and method with power-saving read and program-verify operations
KR100396306B1 (en) Nonvolatile semiconductor memory device
KR100458408B1 (en) Non-volatile semiconductor memory device
US7738294B2 (en) Programming multilevel cell memory arrays
JP3938309B2 (en) Flash memory eased the read disturb
US7336538B2 (en) Page buffer circuit and method for multi-level NAND programmable memories
US7508704B2 (en) Non-volatile semiconductor storage system
US5982663A (en) Nonvolatile semiconductor memory performing single bit and multi-bit operations
US7710773B2 (en) Nonvolatile memory devices that support virtual page storage using odd-state memory cells
US8189389B2 (en) Nonvolatile semiconductor memory device with a voltage setting circuit for a step-up shift test
CN101681679B (en) Non-volatile multilevel memory cells with data read of reference cells
JP3810985B2 (en) Non-volatile semiconductor memory
JP3940544B2 (en) Verification method for the non-volatile semiconductor memory
JP3905990B2 (en) Storage device and the storage method
US7221592B2 (en) Multiple level programming in a non-volatile memory device
US7158421B2 (en) Use of data latches in multi-phase programming of non-volatile memories
US8102705B2 (en) Structure and method for shuffling data within non-volatile memory devices
KR100256616B1 (en) Nonvolatile semiconductor memory device
US6282117B1 (en) Nonvolatile semiconductor memory device
US5920507A (en) Nonvolatile semiconductor memory device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080713

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: