JP3472271B2 - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device

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JP3472271B2 JP2001036024A JP2001036024A JP3472271B2 JP 3472271 B2 JP3472271 B2 JP 3472271B2 JP 2001036024 A JP2001036024 A JP 2001036024A JP 2001036024 A JP2001036024 A JP 2001036024A JP 3472271 B2 JP3472271 B2 JP 3472271B2
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【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、電気的書替え可能な不揮発性半導体記憶装置(EEPROM)に係わり、 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to an electrical rewritable nonvolatile semiconductor memory device (EEPROM),
特に1つのメモリセルに1ビットより多い情報を記憶させる多値記憶を行うEEPROMに関する。 Especially for one EEPROM to perform multi-value storage for storing more than one bit of information in the memory cell. 【0002】 【従来の技術】EEPROMの1つとして、高集積化が可能なNAND型EEPROMが知られている。 [0002] One of the Related Art EEPROM, high integration can NAND type EEPROM is known. これは、複数のメモリセルをそれらのソース,ドレインを隣接するもの同士で共用する形で直列接続し1単位としてビット線に接続するものである。 This is for connecting a plurality of memory cells their source, the bit line as a unit connected in series in the form of shared adjacent ones of the drain. メモリセルは通常、電荷蓄積層と制御ゲートが積層されたFETMOS構造を有する。 The memory cell generally has a FETMOS structure in which the control gate are laminated with the charge storage layer. メモリセルアレイは、p型基板又はn型基板に形成されたp型ウェル内に集積形成される。 The memory cell array is integrated formed in the p-type well formed in a p-type substrate or n-type substrate. NANDセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。 The drain side of the NAND cell is connected to a bit line via a select gate, source side is connected to a common source line through a selection gate. メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。 The control gate of the memory cell is a word line are continuously arranged in the row direction. 【0003】このNANDセル型EEPROMの動作は、次の通りである。 [0003] The operation of the NAND cell type EEPROM is as follows. データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。 Data write is performed sequentially from the memory cell farthest from the bit line. 選択されたメモリセルの制御ゲートには高電圧Vpp(=20V程度)を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電圧Vppm(=1 To the control gate of the selected memory cell by applying a high voltage Vpp (= about 20V), the intermediate voltage Vppm it than to the control gates and select gates of the memory cells on the bit line side (= 1
0V程度)を印加し、ビット線にはデータに応じて0V 0V about) is applied to the bit line in accordance with data 0V
又は中間電圧Vm(=8V程度)を与える。 Or provide an intermediate voltage Vm (= about 8V). ビット線に0Vが与えられた時、その電位は選択メモリセルのドレインまで転送されて、電荷畜積層に電子注入が生じる。 When 0V is applied to the bit line, the potential is transferred to the drain of the selected memory cell, the electron injection occurs in the charge 畜積 layer.
これにより、選択されたメモリセルのしきい値は正方向にシフトする。 Thus, the threshold of the selected memory cell is shifted in the positive direction. この状態を例えば“1”とする。 And this state, for example, "1". ビット線にVmが与えられた時は電子注入が実効的に起こらず、従ってしきい値は変化せず、負に止まる。 The electron injection when Vm to the bit line is given does not occur in an effective, thus the threshold is not changed, it stops negative. この状態は消去状態で“0”とする。 The state is set to "0" in the erasing state. データ書き込みは制御ゲートを共有するメモリセルに対して同時に行われる。 Data writing is carried out simultaneously on the memory cells sharing the control gate. 【0004】データ消去は、NANDセル内の全てのメモリセルに対して同時に行われる。 [0004] Data erasure is performed simultaneously for all memory cells in the NAND cell. 即ち全ての制御ゲートを0Vとし、p型ウェルを20Vとする。 That all the control gates and 0V, thereby a 20V the p-type well. このとき選択ゲート,ビット線,ソース線も20Vにされる。 In this case the selection gate, the bit line, the source line is also to 20V. これにより、全てのメモリセルで電荷蓄積層の電子がp型ウェルに放出され、しきい値は負方向にシフトする。 Thus, electrons in the charge storage layer in all the memory cells are discharged to the p-type well, the threshold is shifted in the negative direction. 【0005】データ読み出しは、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Vcc(例えば5V) [0005] Data reading, selected control gate of the memory cell is 0V, the control gates of other memory cells and select gates power supply potential Vcc (e.g., 5V)
として、選択メモリセルで電流が流れるか否かを検出することにより行われる。 As is performed by detecting whether a current flows in the selected memory cell. 【0006】読み出し動作の制約から、“1”書き込み後のしきい値は0VからVccの間に制御しなければならない。 [0006] from the constraints of the read operation, "1" after writing the threshold must be controlled to between 0V of Vcc. このため書き込みベリファイが行われ、“1” Because of this write-verify is performed, "1"
書き込み不足のメモリセルのみを検出し、“1”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する(ビット毎ベリファイ)。 It detects only the memory cells of insufficient writing, "1" only rewriting the memory cells of insufficient writing sets rewriting data so as to be performed (bit-by-bit verify). “1”書き込み不足のメモリセルは、選択された制御ゲートを例えば0.5V(ベリファイ電圧)にして読み出すこと(ベリファイ読み出し)で検出される。 "1" memory cell of insufficient writing is detected by the control gate which is selected for example 0.5V to read in the (verify voltage) (verify read). 【0007】つまり、メモリセルのしきい値が0Vに対してマージンを持って、0.5V以上になっていないと、選択メモリセルで電流が流れ、“1”書き込み不足と検出される。 [0007] That is, the threshold voltage of the memory cell with a margin with respect to 0V, if not equal to or greater than 0.5V, a current flows in the selected memory cell, "1" is detected as insufficient writing. “0”書き込み状態にするメモリセルでは当然電流が流れるため、このメモリセルが“1”書き込み不足と誤認されないよう、メモリセルを流れる電流を補償するベリファイ回路と呼ばれる回路が設けられる。 "0" for the course current flows in the memory cell to be written state, so that the memory cell is not mistaken for "1" insufficient writing, a circuit called a verify circuit for compensating the current flowing through the memory cell is provided. このベリファイ回路によって高速に書き込みベリファイは実行される。 Write verification by the verifying circuit at a high speed is performed. 【0008】書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで、個々のメモリセルに対して書き込み時間が最適化され、“1”書き込み後のしきい値は0VからVccの間に制御される。 [0008] By the data writing while repeating the write operation and write verify, write time for each of the memory cells is optimized, "1" after writing threshold is controlled to between 0V the Vcc that. 【0009】このNANDセル型EEPROMで、多値記憶を実現するため、例えば書き込み後の状態を“0”,“1”,“2”の3つにすることを考える。 [0009] In the NAND cell type EEPROM, for realizing the multi-level storage, for example, a state after writing "0", "1", considering that the three "2".
“0”書き込み状態はしきい値が負、“1”書き込み状態はしきい値が例えば0Vから1/2Vcc、“2”書き込み状態はしきい値が1/2VccからVccまでとする。 "0" write state to a negative threshold, "1" write state 1 / 2Vcc from the threshold, for example 0V, "2" written state threshold from 1 / 2Vcc until Vcc. 従来のベリファイ回路では、“0”書き込み状態にするメモリセルを、“1”又は“2”書き込み不足のメモリセルと誤認されることを防ぐことはできる。 In the conventional verification circuit, "0" to the memory cell to be written state "1" or "2" be prevented from being mistaken as insufficient writing of the memory cell can. 【0010】しかしながら、従来のベリファイ回路は多値記憶用でないため、“2”書き込み状態にするメモリセルで、そのしきい値が、“1”書き込み不足か否かを検出するためのベリファイ電圧以上で1/2Vcc以下の書き込み不足状態である場合、“1”書き込み不足か否かを検出する時にメモリセルで電流が流れず書き込み十分と誤認されてしまうという難点があった。 [0010] However, since the conventional verify circuit not multivalue storage, "2" in the memory cell to be written state, the threshold is "1" or more verify voltage for detecting whether insufficient writing or not If in the write starved of 1 / 2Vcc less, there is a drawback that current memory cell from being mistaken for writing enough not flow in detecting whether "1" is written or missing. 【0011】また、書き込み不足の誤認を防止して多値の書き込みベリファイを行うには、“1”書き込み十分となったメモリセルに対し、“2”書き込み状態にするメモリセルには再書き込みを行い、“2”書き込み不足で状態であるか否かを検出してベリファイ書き込みを行うようにすればよい。 [0011] In addition, in order to perform a multi-level of write verification to prevent misidentification of insufficient writing, "1" to the memory cell which has become sufficiently written, the re-writing to the memory cell to "2" write state performed, "2" may be performed to verify writes to detect whether or not the state in insufficient writing. しかしこの場合、“2”書き込み状態にするメモリセルに対しても“1”書き込みの後に“2”書き込み状態にするので、書き込みに時間がかかり書き込み速度が遅くなる。 However, in this case, "2", so also in the "2" programming state after "1" is written to the memory cell to be written state, writing speed takes time to write is delayed. 【0012】 【発明が解決しようとする課題】以上のように従来のN [0012] [invention Problems to be Solved] above, in the conventional N
ANDセル型EEPROMに多値記憶させ、従来のベリファイ回路でビット毎ベリファイを行おうとすると、誤ベリファイが生じるという問題があった。 Is multi-value stored in the AND-cell type EEPROM, when attempting to bit-by-bit verify by conventional verify circuit, there is a problem that erroneous verification occurs. また、3値の In addition, of the three values
メモリセルを用いた場合、2値の入力データを3値のメ When using the memory cell, the ternary input data binary main
モリセルに書き込むために複雑な処理が必要となった Complicated process to write to the Moriseru is needed
り、メモリセルの有効利用ができない等の問題があっ Ri, there has been a problem such as that can not be an effective use of the memory cell
た。 It was. 【0013】本発明は、上記事情を考慮してなされたもので、その目的とするところは、 3値のメモリセルを用 [0013] The present invention has been made in view of these circumstances, it is an object of use of the memory cells of the 3 values
いながら、2値の入力データに対して複雑な処理を要す There while, Yosu a complex process on the input data of binary
ることなくデータ書き込みを行うことができ、かつメモ It can be carried out Rukoto data without writing, and notes
リセルの有効利用をはかり得るEEPROMを提供することにある。 And to provide an EEPROM to obtain balance the effective use of Riseru. 【0014】 【課題を解決するための手段】上記課題を解決するために本発明は、次のような構成を採用している。 [0014] According to an aspect of the present invention in order to solve the above problems, it adopts the following configuration. 【0015】即ち本発明は、不揮発性半導体記憶装置において、電気的書き換えを可能とし第1、第2、第3の記憶状態を持つことが可能な22個のメモリセルが11 [0015] The present invention, in the nonvolatile semiconductor memory device, the first to allow an electrically rewritable, second, third 22 memory cells that can have a storage state 11
対を成し、前記11対のうちの10対のそれぞれは3ビットのデータを記憶し、残りの1対は2ビットを記憶し、前記11対で32ビットのデータを記憶することを特徴とする。 Pairs, the 11 stores pairs 10 pairs of data of three bits each of the features that the remaining pair stores two bits, stores the 32 bits of data in the 11 pairs to. 【0016】 【発明の実施の形態】以下、本発明の詳細を図示の実施形態によって説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, will be described by embodiments illustrated details of the present invention. 【0017】(第1の実施形態)図1は、本発明の第1 [0017] (First Embodiment) FIG. 1 is a first aspect of the present invention
の実施形態に係わるNANDセル型EEPROMの概略構成を示すブロック図である。 Is a block diagram showing a schematic configuration of a NAND cell type EEPROM according to the embodiment. 【0018】メモリセルアレイ1に対して、読み出し/ [0018] with respect to the memory cell array 1, the read /
書き込み時のビット線を制御するためのビット線制御回路2と、ワード線電位を制御するためのワード線駆動回路7が設けられる。 A bit line control circuit 2 for controlling the bit lines during the write, word line driving circuit 7 for controlling the word line voltage is provided. ビット線制御回路2,ワード線駆動回路7は、それぞれカラム・デコーダ3,ロウ・デコーダ8によって選択される。 The bit line control circuit 2, word line driving circuit 7, respectively column decoder 3, is selected by the row decoder 8. ビット線制御回路2は、データ入出力線(IO線)を介して入出力データ変換回路5 The bit line control circuit 2, input-output data conversion circuit 5 through the data output line (IO line)
と読み出しデータ/書き込みデータのやり取りを行う。 Carry out the exchange of data / write data and the read.
入出力データ変換回路5は、読み出されたメモリセルの多値情報を外部に出力するため2値情報に変換し、外部から入力された書き込みデータの2値情報をメモリセルの多値情報に変換する。 Output data converting circuit 5, the multi-valued information of the read memory cell is converted into binary information to be outputted to the outside, the binary information of the write data input from outside the multi-level information of the memory cell Convert. 入出力データ変換回路5は、外部とのデータ入出力を制御するデータ入出力バッファ6 Output data converting circuit 5, the data input-output buffer 6 for controlling data input and output to an external
に接続される。 It is connected to. データ書き込み終了検知回路4はデータ書き込みが終了したか否かを検知する。 Data write completion detection circuit 4 detects whether the data writing has been completed. 【0019】図2,図3は、メモリセルアレイ1とビット線制御回路2の具体的な構成を示している。 FIG. 2, FIG. 3 shows a specific structure of the memory cell array 1 and bit line control circuit 2. メモリセルM1 〜M8 と選択トランジスタS1 ,S2 で、NAN In the memory cell M1 ~M8 the selection transistors S1, S2, NAN
D型セルを構成する。 Constituting the D type cell. NAND型セルの一端はビット線BLに接続され、他端は共通ソース線Vsと接続される。 One end of the NAND cell is connected to a bit line BL, and the other end is connected to the common source line Vs. 選択ゲートSG1 ,SG2 、制御ゲートCG1 〜C Select gate SG1, SG2, the control gate CG1 ~C
G8 は、複数個のNAND型セルで共有され、1本の制御ゲートを共有するメモリセルはページを構成する。 G8 is shared by a plurality of NAND type cell, the memory cells that share a single control gate constitute a page. メモリセルはそのしきい値Vtでデータを記憶し、Vtが0V以下である場合“0”データ、Vtが0V以上1. Memory cell stores data in the threshold Vt, if Vt is equal to or less than 0V "0" data, Vt is more than 0V 1.
5V以下の場合“1”データ、Vtが1.5V以上電源電圧以下の場合“2”データとして記憶する。 For 5V below "1" data, Vt is stored as the following case "2" data source voltage than 1.5V. 1つのメモリセルで3つの状態を持たせ、2つのメモリセルで9 To have three states at one memory cell, 9 in two memory cells
通りの組み合わせができる。 It is a combination of the street. この内、8通りの組み合わせを用いて、2つのメモリセルで3ビット分のデータを記憶する。 Of these, using a combination of eight stores three bits of data in two memory cells. この実施形態では、制御ゲートを共有する隣合う2つのメモリセルの組で3ビット分のデータを記憶する。 In this embodiment, it stores three bits of data in a set of two memory cells adjacent to share control gate. また、メモリセルアレイ1は専用のpウェル上に形成されている。 Further, the memory cell array 1 is formed on a dedicated p-well. 【0020】クロック同期式インバータCI1 ,CI2 [0020] The clock synchronous inverter CI1, CI2
とCI3 ,CI4 でそれぞれフリップ・フロップを構成し、書き込み/読み出しデータをラッチする。 When CI3, respectively constitute a flip-flop in CI4, latches the write / read data. また、これらはセンス・アンプとしても動作する。 In addition, it also operates as a sense amplifier. クロック同期式インバータCI1 ,CI2で構成されるフリップ・フロップは、「“0”書き込みをするか、“1”又は“2”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“0”の情報を保持しているか、“1”又は“2”の情報を保持しているか」、を読み出しデータ情報としてラッチする。 Clocked flip-flop composed of inverters CI1, CI2 latches as data information write "" 0 "or write" 1 "or" 2 "to either write", the memory cell is " or holds information of "0", "1" or holds the information of "2" ", latched as data information read out. クロック同期式インバータCI3 ,CI4 で構成されるフリップ・フロップは、「“1”書き込みをするか、“2”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“2”の情報を保持しているか、“0”又は“1”の情報を保持しているか」、を読み出しデータ情報としてラッチする。 Clocked flip-flop composed of inverters CI3, CI4 is "" 1 "or write" 2 "or write" latches as data information write, memory cell is "" 2 " or holds information, "0" or holds the information of "1" ", latched as data information read out. 【0021】nチャネルMOSトランジスタの内で、Q [0021] Among the n-channel MOS transistor, Q
n1 は、プリチャージ信号PREが“H”となると電圧VPRをビット線に転送する。 n1 transfers the voltage VPR to the bit lines when the precharge signal PRE is set to "H". Qn2 は、ビット線接続信号BLCが“H”となってビット線と主要なビット線制御回路を接続する。 Qn2, the bit line connection signal BLC connects the bit line and the main bit line control circuit becomes to "H". Qn3 〜Qn6 ,Qn9 〜Qn12 Qn3 ~Qn6, Qn9 ~Qn12
は、上述のフリップ・フロップにラッチされているデータに応じて、電圧VBLH ,VBLM ,VBLL を選択的にビット線に転送する。 According to the data latched in the above-mentioned flip-flop, transferring voltage VBLH, VBLM, selectively bit line VBLL. Qn7 ,Qn8 はそれぞれ信号SA Qn7, Qn8 each signal SA
C2 ,SAC1 が“H”となることでフリップ・フロップとビット線を接続する。 C2, SAC1 connects the flip-flop and bit lines by to "H". Qn13は、フリップ・フロップにラッチされている1ページ分のデータが全て同じか否かを検出するために設けられる。 Qn13 are flip-flops of one page is latched data is provided for all detecting whether the same or. Qn14,Qn15とQ Qn14, Qn15 and Q
n16,Qn17はそれぞれカラム選択信号CSL1 ,CS n16, Qn 17 are respectively column selection signal CSL1, CS
L2 が“H”となって、対応するフリップ・フロップとデータ入出力線IOA,IOBを選択的に接続する。 L2 becomes the "H", the corresponding flip-flop and the data input and output lines IOA, selectively connects the IOB. 【0022】なお、図3においてインバータ部分を図1 [0022] Incidentally, FIG. 1 the inverter part 3
9(a)に示すように省略して示しているが、これは図19(b)に示す回路構成となっている。 Are omitted as shown in 9 (a), which has a circuit configuration shown in FIG. 19 (b). 【0023】次に、このように構成されたEEPROM [0023] Next, the configuration has been EEPROM in this way
の動作を図4〜図6に従って説明する。 Explaining the operations according to Figures 4-6. 図4は読み出し動作のタイミング、図5は書き込み動作のタイミング、 Figure 4 is a timing of a read operation, FIG. 5 is a timing of a write operation,
図6はベリファイ読み出し動作のタイミングを示している。 Figure 6 shows the timing of verify read operation. いずれも制御ゲートCG4が選択された場合を例に示してある。 Both are shown as an example the case where the control gate CG4 is selected. 【0024】読み出し動作は、2つの基本サイクルで実行される。 The read operation is performed in two basic cycles. 読み出し第1サイクルは、まず電圧VPRが電源電圧Vccとなってビット線はプリチャージされ、プリチャージ信号PREが“L”となってビット線はフローティングにされる。 Read the first cycle, the first bit line becomes a voltage VPR to the power supply voltage Vcc is precharged, the bit line becomes the precharge signal PRE is "L" is floating. 続いて、選択ゲートSG1 ,SG2 Then, select gate SG1, SG2
、制御ゲートCG1 〜CG3 、CG5 〜CG8 はVcc , The control gates CG1 ~CG3, CG5 ~CG8 the Vcc
とされる。 It is. 同時に制御ゲートCG4 は1.5Vにされる。 At the same time the control gate CG4 is to 1.5V. 選択されたメモリセルのVtが1.5V以上の場合のみ、つまりデータ“2”が書き込まれている場合のみ、そのビット線は“H”レベルのまま保持される。 If Vt of the selected memory cell is more than 1.5V only, i.e. only if the data "2" is written, the bit line is held "H" level remains. 【0025】この後、センス活性化信号SEN2 ,SE [0025] After this, the sense activation signal SEN2, SE
N2Bがそれぞれ“L”,“H”、ラッチ活性化信号LA N2B respectively "L", "H", the latch activation signal LA
T2 ,LAT2Bがそれぞれ“L”,“H”となって、クロック同期式インバータCI3 ,CI4 で構成されるフリップ・フロップはリセットされる。 T2, LAT2B respectively "L", becomes "H", the flip-flop constituted by clocked inverters CI3, CI4 is reset. 信号SAC2 が“H”となってクロック同期式インバータCI3 ,CI Signal SAC2 becomes the "H" clock synchronous inverter CI3, CI
4 で構成されるフリップ・フロップとビット線は接続され、まずセンス活性化信号SEN2 ,SEN2Bがそれぞれ“H”,“L”となってビット線電位がセンスされた後、ラッチ活性化信号LAT2 ,LAT2Bがそれぞれ“H”,“L”となり、クロック同期式インバータCI Flip-flop and the bit line consists of 4 are connected, first sense activation signal SEN2, SEN2B respectively "H", "L" and after the sense bit line potential becomes, the latch activation signal LAT2, LAT2B respectively "H", "L", and the clock synchronous inverter CI
3 ,CI4 で構成されるフリップ・フロップに、 To flip-flop consisting of 3, CI4,
「“2”データか、1”又は“0”データか」の情報がラッチされる。 "" 2 "or data, 1" or "0" data or "information is latched. 【0026】読み出し第2サイクルは読み出し第1サイクルと、選択制御ゲートCG4 の電圧が1.5Vでなく0Vであること、信号SEN2 ,SEN2B,LAT2 , [0026] and the read second cycle read first cycle, that the voltage of the selected control gate CG4 is 0V rather than 1.5V, the signal SEN2, SEN2B, LAT2,
LAT2B,SAC2 の代わりに信号SEN1 ,SEN1 LAT2B, SAC2 instead signal of SEN1, SEN1
B,LAT1 ,LAT1B,SAC1 が出力されることが違う。 B, LAT1, LAT1B, SAC1 is output that is different. よって、読み出し第2サイクルでは、クロック同期式インバータCI1 ,CI2 で構成されるフリップ・ Therefore, read at the second cycle, flip composed of clocked inverters CI1, CI2
フロップに、「“0”データか、“1”又は“2”データか」の情報がラッチされる。 The flop, information of "" 0 "or data" 1 "or" 2 "or data" is latched. 【0027】以上説明した2つの読み出しサイクルによって、メモリセルに書き込まれたデータが読み出される。 [0027] by two read cycles described above, data written in the memory cell is read out. 【0028】データ書き込みに先だってメモリセルのデータは消去され、メモリセルのしきい値Vtは0V以下となっている。 [0028] The data in prior memory cell data writing is erased, the threshold Vt of the memory cell is equal to or less than 0V. 消去はpウェル、共通ソース線Vs、選択ゲートSG1 ,SG2 を20Vにし、制御ゲートCG Erase and p-well, the common source line Vs, a selection gate SG1, SG2 to 20V, the control gate CG
1 〜CG8 を0Vとして行われる。 It is performed using 1 ~CG8 as 0V. 【0029】書き込み動作では、まずプリチャージ信号PREが“L”となってビット線がフローティングにされる。 [0029] In write operation, the bit line is floating in first pre-charge signal PRE becomes "L". 選択ゲートSG1 がVcc、制御ゲートCG1 〜C Select gate SG1 is Vcc, the control gates CG1 -C
G8がVccとされる。 G8 is a Vcc. 選択ゲートSG2 は書き込み動作中0Vである。 Select gate SG2 is during a write operation 0V. 同時に、信号VRFY1 ,VRFY2 , At the same time, it signals VRFY1, VRFY2,
FIM,FIHがVccとなる。 FIM, FIH is Vcc. “0”書き込みの場合は、クロック同期式インバータCI1 ,CI2 で構成されるフリップ・フロップに、クロック同期式インバータCI1 の出力が“H”になるようにデータがラッチされているため、ビット線はVccにより充電される。 "0" when writing, the flip-flop constituted by clocked inverters CI1, CI2, since the data as output of the clock synchronous inverter CI1 is "H" is latched, the bit line It is charged by Vcc. “1” "1"
又は“2”書き込みの場合は、ビット線は0Vである。 Or "2" when a write, the bit line is 0V. 【0030】続いて、選択ゲートSG1 、制御ゲートC [0030] Subsequently, the select gate SG1, the control gate C
G1 〜CG8 、信号BLC、信号VRFY1 と電圧VS G1 ~CG8, signal BLC, the signal VRFY1 voltage VS
Aが10V、電圧VBLH が8V、電圧VBLM が1Vとなる。 A is 10V, the voltage VBLH 8V, the voltage VBLM becomes 1V. “1”書き込みの場合は、クロック同期式インバータCI3 ,CI4 で構成されるフリップ・フロップに、 In the case of "1" writing, to the flip-flop composed of a clock synchronous inverter CI3, CI4,
クロック同期式インバータCI3 の出力が“H”になるようにデータがラッチされているため、ビット線BLには1Vが印加される。 Since the data as output of the clock synchronous inverter CI3 is "H" is latched, 1V is applied to the bit line BL. “2”書き込みの場合はビット線は0V、“0”書き込みの場合は8Vとなる。 "2" in the case of the write bit line becomes 8V For 0V, "0" writing. この後、 After this,
選択された制御ゲートCG4 が20Vとされる。 Is selected control gate CG4 are 20V. 【0031】“1”又は“2”書き込みの場合は、ビット線BLと制御ゲートCG4 の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。 [0031] "1" or "2" when writing, electrons by the potential difference of the control gate CG4 and bit lines BL are injected into the charge storage layer of the memory cell, the threshold voltage of the memory cell is increased. “1”書き込みの場合は、“2”書き込みに比較してメモリセルの電荷蓄積層に注入すべき電荷量を少なくしなければならないため、ビット線BLを1 "1" writing, "2" for as compared to writing shall reduce the amount of charge to be injected into the charge accumulation layer of the memory cell, the the bit lines BL 1
Vにして制御ゲートCG4 との電位差を19Vに緩和している。 And relieve potential difference between the control gate CG4 to 19V in the V. 但し、この電位差の緩和はなくとも実施可能である。 However, it is also be implemented without the relaxation of the potential difference. “0”書き込み時は、ビット線電圧8Vによってメモリセルのしきい値は実効的には変わらない。 "0" when writing, the threshold voltage of the memory cell by the bit line voltage 8V is not changed to the effective. 【0032】書き込み動作の終了時は、まず選択ゲートSG1 、制御ゲートCG1 〜CG8を0Vとし、”0” [0032] At the end of the write operation, first select gate SG1, the control gate CG1 ~CG8 and 0V, "0"
書き込み時のビット線BLの電圧8Vは遅れて0Vにリセットされる。 Voltage 8V bit line BL at the time of writing is reset to 0V late. この順序が反転すると一時的に“2”又は“1”書き込み動作の状態ができて、“0”書き込み時に間違ったデータを書いてしまうからである。 This order is temporarily Invert "2" or "1" can the state of the write operation, because would write incorrect data when "0" is written. 【0033】書き込み動作後に、メモリセルの書き込み状態を確認し書き込み不足のメモリセルにのみ追加書き込みを行うため、ベリファイ読み出しが行われる。 [0033] After the write operation, in order to perform the only additional write to the memory cell of the lack of writing to confirm the write state of the memory cell, verify read is performed. ベリファイ読み出し中は、電圧VBLH はVcc、VBLL は0 During the verify reading, the voltage VBLH Vcc, is VBLL 0
V、FIMは0Vである。 V, FIM is 0V. 【0034】ベリファイ読み出しは、2つの基本サイクルから実行される。 The verify read is performed from the two basic cycles. この基本サイクルは読み出し第2サイクルに似ている。 This basic cycle is similar to reading the second cycle. 違うのは、選択された制御ゲートC The difference is, the control gate C, which has been selected
G4の電圧と、信号VRFY1 ,VRFY2 ,FIHが出力されることである(ベリファイ読み出し第1サイクルではVRFY1 のみ)。 And voltage G4, the signal VRFY1, VRFY2, FIH is that is output (the verify read first cycle VRFY1 only). 信号VRFY1 ,VRFY2 Signal VRFY1, VRFY2
,FIHは、選択ゲートSG1 ,SG2 、制御ゲートCG1 〜CG8 が0Vにリセットされた後で信号SEN , FIH is the signal SEN after the selection gate SG1, SG2, the control gate CG1 ~CG8 is reset to 0V
1 ,SEN1B,LAT1 ,LAT1Bがそれぞれ“L”, 1, SEN1B, LAT1, LAT1B each "L",
“H”,“L”,“H”になる前に出力される。 "H", "L", is outputted before the to "H". 言い替えると、ビット線の電位がメモリセルのしきい値によって決定した後で、クロック同期式インバータCI1 ,C In other words, after the potential of the bit line is determined by the threshold of the memory cell, the clock synchronous inverter CI1, C
I2 で構成されるフリップ・フロップがリセットされる前である。 Flip-flop consisting of I2 is before being reset. 選択された制御ゲートCG4 の電圧は、読み出し時の1.5V(第1サイクル)、0V(第2サイクル)に対応して、2V(第1サイクル)、0.5V(第2サイクル)と、0.5Vのしきい値マージンを確保するために高くしてある。 Voltage of the selected control gate CG4 is in reading 1.5V (first cycle), in response to 0V (second cycle), 2V (first cycle), and 0.5V (second cycle), It is higher in order to ensure the threshold margin of 0.5V. 【0035】ここでは、クロック同期式インバータCI [0035] In this case, the clock synchronous inverter CI
1 ,CI2 で構成されるフリップ・フロップにラッチされているデータ(data1)、クロック同期式インバータCI3 ,CI4 で構成されるフリップ・フロップにラッチされているデータ(data2)と選択されたメモリセルのしきい値によって決まるビット線BLの電圧を説明する。 1, the data latched in the flip-flop consisting of CI2 (data1), the clock synchronous inverter CI3, data latched in the flip-flop composed CI4 (data2) and the selected memory cell illustrating the voltage of the bit line BL which is determined by the threshold. data1は「“0”書き込みか、“1” data1 is "writing" 0 "or" 1 "
又は“2”書き込みか」を制御し、“0”書き込みの場合はQn3は“ON”状態、“1”又は“2”書き込みの場合はQn6が“ON”状態である。 Or "2" controls the writing or "" 0 "if the writing Qn3 is" ON "state," 1 "or" 2 "when a write is Qn6 is" ON "state. data2は「“1”書き込みか、“2”書き込みか」を制御し、 data2 controls the "" 1 "or write," 2 "or write",
“1”書き込みの場合はQn10は“ON”状態、“2” "1" Qn10 For writing "ON" state, "2"
書き込みの場合はQn11が“ON”状態である。 If the writing is Qn11 is "ON" state. 【0036】“0”データ書き込み時(初期書き込みデータが“0”)のベリファイ読み出し第1サイクルでは、メモリセルのデータが“0”であるから、制御ゲートCG4 が2Vになるとメモリセルによってビット線電位は“L”となる。 The "0" in the verify read first cycle during a data write (initial write data is "0"), since the data of the memory cell is "0", the bit lines by the memory cells when the control gate CG4 becomes 2V potential becomes "L". その後信号VRFY1 が“H”となることでビット線BLは“H”となる。 Bit line BL by subsequent signal VRFY1 becomes "H" becomes "H". 【0037】“1”データ書き込み時(初期書き込みデータが“1”)のベリファイ読み出し第1サイクルでは、メモリセルのデータが“1”となるはずであるからメモリセルのしきい値は1.5V以下で、制御ゲートC The "1" in the verify read first cycle during a data write (initial write data is "1"), since the data of the memory cell is supposed to be "1" of the memory cell threshold 1.5V in the following, the control gate C
G4 が2Vになるとメモリセルによってビット線電位は“L”となる。 G4 becomes 2V when the bit line potential by the memory cell becomes "L". その後信号VRFY1 が“H”となることで、既に“1”書き込み十分でdata1が“0”書き込みを示している場合ビット線BLは“H”(図6の Then that signal VRFY1 becomes "H", already "1" is written sufficiently if data1 indicates "0" write bit line BL is "H" (FIG. 6
(1) )、さもなくばビット線BLは“L”(図6の(2) (1)), and otherwise the bit line BL is "L" (in FIG. 6 (2)
)となる。 ) And a. 【0038】“2”データ書き込み時(初期書き込みデータが“2”)のベリファイ読み出し第1サイクルでは、選択メモリセルのデータが“2”となっていない(“2”書き込み不十分)場合、制御ゲートCG4 が2 [0038] "2" when data is written in the verify read first cycle (initial write data is "2"), the selection data of the memory cell does not become "2" ( "2" insufficient write), the control gate CG4 2
Vになるとメモリセルによってビット線電位は“L”となる(図6の(5) )。 Becomes the V bit line potential by the memory cell is set to "L" (a in FIG. 6 (5)). 選択メモリセルが“2”書き込み十分になっている場合、制御ゲートCG4 が2Vになってもビット線電位は“H”のままである(図6の(3) If the selected memory cell is "2" has become sufficiently written, the bit line potential be control gate CG4 becomes 2V remains "H" (FIG. 6 (3)
(4))。 (Four)). 図6の(3) は既に“2”書き込み十分でdat 6 (3) is already "2" sufficiently written a dat
a1が“0”書き込みを示している場合である。 a1 is a case that shows a "0" is written. この場合、信号VRFY1 が“H”となることで、電圧VBHによってビット線BLは再充電される。 In this case, since the signal VRFY1 becomes "H", the bit line BL by the voltage VBH is recharged. 【0039】“0”データ書き込み時(初期書き込みデータが“0”)のベリファイ読み出し第2サイクルでは、メモリセルのデータが“0”であるから、制御ゲートCG4 が0.5Vになるとメモリセルによってビット線電位は“L”となる。 [0039] In the verify-read the second cycle of the "0" data write (initial write data is "0"), since the data of the memory cell is "0", the memory cell when the control gate CG4 becomes 0.5V the bit line potential becomes "L". その後、信号VRFY1 が“H”となることでビット線BLは“H”となる。 Thereafter, the bit line BL by the signal VRFY1 becomes "H" becomes "H". 【0040】“1”データ書き込み時(初期書き込みデータが“1”)のベリファイ読み出し第2サイクルでは、選択メモリセルのデータが“1”となっていない(“1”書き込み不十分)場合、制御ゲートCG4 が0.5Vになるとメモリセルによってビット線電位は“L”となる(図6の(8) )。 The "1" data write by verify read second cycle (initial write data is "1"), the selection data of the memory cell does not become "1" ( "1" write insufficient), the control When the gate CG4 is 0.5V bit line potential by the memory cell becomes "L" ((8) in FIG. 6). 選択メモリセルが“1” Selected memory cell is "1"
書き込み十分になっている場合、制御ゲートCG4 が0.5Vになってもビット線電位は“H”のままである(図6の(6)(7))。 If it is sufficiently written, the bit line potential be control gate CG4 becomes 0.5V remains "H" (FIG. 6 (6) (7)). 図6の(6) は既に“1”書き込み十分でdata1が“0”書き込みを示している場合である。 Figure (6) of 6 is the case that is already "1" is written sufficient and data1 is "0" indicates writing. この場合信号VRFY1 が“H”となることで、電圧VBHによってビット線BLは再充電される。 In this case the signal VRFY1 is that the "H", the bit line BL by the voltage VBH is recharged. 【0041】“2”データ書き込み時(初期書き込みデータが“2”)のベリファイ読み出し第2サイクルでは、メモリセルのデータが“2”となるはずであるからメモリセルのしきい値が0.5V以上であれば“2”書き込み十分でも不十分でも、制御ゲートCG4 が0.5 The "2" data when writing the verify read second cycle (initial write data is "2"), the threshold of the memory cell from the data of the memory cell is supposed to be "2" is 0.5V also insufficient even value, if "2" is written more than enough, the control gate CG4 0.5
Vになってもビット線電位は“H”のままである(図6 Bit line potential even in the V remains "H" (FIG. 6
の(9)(10) )。 (9) (10)). “2”書き込み不十分でメモリセルのしきい値が0.5V以下の場合、ビット線は“L”になる(図6の(11))。 "2" when the threshold of insufficiently written memory cell is lower than 0.5V, the bit line becomes "L" (in FIG. 6 (11)). 【0042】その後、信号VRFY1 ,VRFY2 ,F [0042] After that, the signal VRFY1, VRFY2, F
IHが“H”となることで、既に“2”書き込み十分でdata1が“0”書き込みを示している場合ビット線BLは“H”(図6の(9) )、さもなくばビット線BL IH is that the "H", if the bit line BL are already "2" is written sufficient and data1 is "0" indicates writing "H" ((9) in FIG. 6), else the bit lines BL
は“L”(図6の(10)(11))となる。 It is set to "L" (in FIG. 6 (10) (11)). 【0043】このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが下記の(表1)のように設定される。 [0043] This verify read operation, rewrite data is set as follows (Table 1) from the write state of the write data and the memory cell. 【0044】 【表1】 [0044] [Table 1] 【0045】(表1)から分かるように、“1”書き込み不足のメモリセルのみ再度“1”書き込みが行われ、 [0045] As can be seen from (Table 1), "1" again only memory cell of insufficient writing "1" write is performed,
“2”書き込み不足のメモリセルにのみ再度“2”書き込みが行われるようになっている。 "2" is only again "2" written in the memory cell of the writing shortage is adapted to be carried out. また、全てのメモリセルでデータ書き込みが十分になると、全てのカラムのQn13が“OFF”となり、信号PENDBによってデータ書き込み終了情報が出力される。 Further, when the data write in all the memory cells become sufficiently, Qn13 is "OFF" next to all the columns, the data writing completion information by signal PENDB is output. 【0046】図7はデータの入出力動作タイミングを示しており、(a)はデータ入力タイミング、(b)はデータ出力タイミングである。 [0046] Figure 7 shows the input and output operation timings of the data, (a) represents data input timing, (b) a data output timing. 外部からのデータ入力3サイクルの後、入出力データ変換回路5によって、ビット線制御回路2に入力するデータが発生され入力される。 After the data input 3 cycles from the outside, by input and output data conversion circuit 5, the data to be input to the bit line control circuit 2 is generated input.
外部からの3ビット分のデータ(X1 ,X2 ,X3 ) 3 bits of data from the outside (X1, X2, X3)
は、2つのメモリセルのデータ(Y1 ,Y2 )に変換され、実効的にはビット線制御回路2のクロック同期式インバータCI1 ,CI2 で構成されるレジスタR1 とC The data of the two memory cells are converted to (Y1, Y2), the clock synchronous inverter CI1 in the effective bit line control circuit 2, and a CI2 register R1 and C
I3 ,CI4 で構成されるレジスタR2 に、データ入出力線IOA,IOBを介して変換データが設定される。 I3, the configured register R2 at CI4, data input and output line IOA, converted data through the IOB is set.
レジスタR1 ,R2 にラッチされている読み出しデータは、データ入出力線IOA,IOBを介して入出力データ変換回路5に転送され変換されて出力される。 Reading data latched in the register R1, R2, the data input and output lines IOA, is output after being converted is transferred to the input-output data conversion circuit 5 through the IOB. 図3に見られるカラム選択信号CSL1iとCSL2iを同一信号にして、そのかわりIOA,IOBを2系統に分けて同一カラムの2つのレジスタを同時にアクセスすることも容易に可能で、アクセス時間を短くするためには効果的である。 The column selection signal CSL1i and CSL2i seen in Figure 3 in the same signal, also readily possible to shorten the access time to simultaneously access two registers of the same column are divided Instead IOA, the IOB into two systems it is effective in order. 【0047】下記の(表2)はデータ入力時の、外部からの3ビット分のデータ(X1 ,X2 ,X3 )、メモリセルの2つのデータ(Y1 ,Y2 )とY1 ,Y2 それぞれに対応するレジスタR1 ,R2 のデータの関係を示している。 The following (Table 2) at the time of data input, three bits of data from an external (X1, X2, X3), 2 pieces of data in the memory cell (Y1, Y2) and Y1, Y2 respectively corresponding to It shows the relationship between data in the register R1, R2. 【0048】 【表2】 [0048] [Table 2] 【0049】レジスタのデータはデータ転送時の入出力線IOAの電圧レベルで表現してある。 The data registers are represented by a voltage level of the input-output line IOA during data transfer. データ入出力線IOBはIOAの反転信号であるため省略してある。 Data input and output line IOB are omitted because an inverted signal of the IOA. 下記の(表3)は、データ出力時のそれである。 The following (Table 3) is that of the data at the outputs. 【0050】 【表3】 [0050] [Table 3] 【0051】この実施形態では同じデータに対して、入力時のIOAのレベルと出力時のIOAのレベルが反転するようになっている。 [0051] the same data in this embodiment, the input time of the IOA levels and the output time of the IOA levels are inverted. 【0052】メモリセルの2つデータ(Y1 ,Y2 )の9つの組み合わせのうち1つは余るため、これを例えばポインタ情報などファイル管理情報に利用することは可能である。 [0052] Since one of the nine combinations of the two data of the memory cell (Y1, Y2) is left over, it is possible to use it in the file management information such as pointer information. ここではポインタ情報をセルデータ(Y1 , Here cell data (Y1 pointer information,
Y2 )=(2,2)に対応させている。 Is made to correspond to Y2) = (2,2). 【0053】図8は、EEPROMをコントロールするマイクロプロセッサなどから見たときの、データ書き込みの単位であるページの概念を示している。 [0053] Figure 8, when viewed from the microprocessor to control the EEPROM, illustrates the concept of a page is a unit of data writing. ここでは1 Here 1
ページをNバイトとしていて、マイクロプロセッサなどから見たときのアドレス(論理アドレス)を表示している。 The page has the N bytes, and displays the address (logical address) when viewed from a microprocessor or the like. 例えば、領域1(論理アドレス0〜n)だけしか書き込みデータが入力されないとき、n=3m+2(m= For example, when the region 1 is not (logical address 0 to n) by only write data input, n = 3m + 2 (m =
0,1,2,…)であれば常に(X1 ,X2 ,X3 )が揃うので問題ない。 0, 1, 2, ... if it is) always (X1, X2, X3) is no problem so aligned. n=3mの場合はX1 しか入力されないので、EEPROM内部でX2 =0,X3 =0を発生して(X1 ,X2 ,X3 )を入出力データ変換回路5 Since in the case of n = 3m X1 only inputted, it generates a X2 = 0, X3 = 0 within EEPROM (X1, X2, X3) input and output data conversion circuit 5
に入力する。 Input to. n=3m+1の場合はX3=0を内部で発生する。 For n = 3m + 1 generates X3 = 0 internally. このnがNと等しいときも同様である。 The same is true when the n is equal to N. 【0054】領域1にデータ書き込みを行った(領域2 [0054] it was carried out data written to the area 1 (area 2
の書き込みデータは全て“0”)後、追加的に領域2にデータ書き込みを行う場合、領域1の部分を読み出してそのデータに領域2の部分の書き込みデータを追加して入力すればよい。 After the write data all "0"), when data is written to additionally region 2, may be input by adding a write data portion of the region 2 to the data read out part of the region 1. 或いは、領域1の部分を読み出して、 Alternatively, by reading the portion of the region 1,
領域2の先頭アドレスn+1=3mの場合は領域1のデータを全て“0”、n+1=3m+2の場合アドレスn All the data in the area 1 in the case of the start address n + 1 = 3m region 2 "0", n + 1 = 3m + 2 when the address n
−1、nのデータをX1 ,X2 としてアドレスn+1のデータX3 に追加し領域1のアドレスn−2までのデータを全て“0”、n+1=3m+1の場合アドレスnのデータをX1 としてアドレスn+1、n+2のデータX -1, address n + 1 to n of the data X1, X2 all data added to the data X3 of the address n + 1 to address n-2 region 1 as "0", the case of n + 1 = 3m + 1 data address n as X1, n + 2 of the data X
2 ,X3 に追加し領域1のアドレスn−1までのデータを全て“0”、としてもよい。 2, all the data up to the address n-1 of additional regions 1 to X3 "0", may be. これらの動作は、EEP These operations, EEP
ROM内部で自動的に行うことも容易である。 It is also easy to automatically performed internally ROM. この追加データ書き込みが可能となるよう、(表2)及び(表3)に示してあるように(X1 ,X2 ,X3 )と(Y1 As this additional data write is possible, and (Table 2) and as is shown in (Table 3) (X1, X2, X3) (Y1
,Y2 )の関係は組まれている。 , The relationship of Y2) are organized. (表2)及び(表3)に示してある(X1 ,X2 ,X3 )と(Y1 ,Y2 (Table 2) and the are shown in (Table 3) (X1, X2, X3) (Y1, Y2
)の関係は1つの例であってこれに限るものではない。 Relationship) is not limited to this be one example. また、領域は3以上でも同様に追加データ書き込みは行える。 The region is performed likewise additional data writing even 3 or more. 【0055】図9(a)は、データ書き込みアルゴリズムを示している。 [0055] FIG. 9 (a) shows the data write algorithm. データロード後、書き込み、ベリファイ読み出しと書き込み終了検出動作が繰り返し行われる。 After data loading, write, verify read and write end detection operation is repeatedly performed. 点線の中はEEPROM内で自動的に行われる。 Among dashed done automatically in the EEPROM. 【0056】図9(b)は、追加データ書き込みアルゴリズムを示している。 [0056] FIG. 9 (b) shows an additional data write algorithm. 読み出しとデータロード後、ベリファイ読み出し、書き込み終了検出と書き込み動作が繰り返し行われる。 After reading the data load, verify read, write end detection and the write operation is repeatedly performed. 点線の中はEEPROM内で自動的に行われる。 Among dashed done automatically in the EEPROM. データロード後にベリファイ読み出しが行われるのは、既に“1”或いは“2”が書き込まれているところに書き込みが行われないようにするためである。 The following data loaded into the verify read is performed, in order to already "1" or "2" is not performed write where written as.
そうないと過剰書き込みされる場合が生じる。 It occurs when it is over-writing that there is no so. 【0057】図10は、このように構成されたEEPR [0057] Figure 10, EEPR thus constructed
OMでの、メモリセルのしきい値の書き込み特性を示している。 In OM, it shows a threshold of write characteristics of the memory cell. “1”データが書き込まれるメモリセルと“2”データが書き込まれるメモリセルは同時に書き込みが行われ、それぞれ独立に書き込み時間が制御される。 "1" memory cell a memory cell with data "2" is written which data is written is performed simultaneously written, is independently write time is controlled. 【0058】下記の(表4)に、消去、書き込み、読み出し、ベリファイ読み出し時のメモリセルアレイ各部の電位を示す。 [0058] the following (Table 4) shows the erase, write, read, the memory cell array each part of the potential of the verify read. 【0059】 【表4】 [0059] [Table 4] 【0060】(第2の実施形態)図11は、本発明の第2の実施形態におけるNORセル型EEPROMの、メモリセルアレイ1とビット線制御回路2の具体的な構成を示している。 [0060] (Second Embodiment) FIG. 11 is a NOR cell type EEPROM according to a second embodiment of the present invention, it shows a specific configuration of the memory cell array 1 and bit line control circuit 2. メモリセルM10のみで、NOR型セルを構成する。 Only the memory cells M10, constituting a NOR type cell. NOR型セルの一端はビット線BLに接続され、他端は共通接地線と接続される。 One end of the NOR type cell is connected to a bit line BL, and the other end is connected to the common ground line. 1本の制御ゲートWLを共有するメモリセルMはページを構成する。 Memory cells M sharing one control gate WL constitute a page. メモリセルMはそのしきい値Vtでデータを記憶し、VtがVcc以上である場合“0”データ、VtがVcc以下2. Memory cells M stores data in the threshold Vt, if Vt is greater than or equal to Vcc "0" data, Vt is Vcc less 2.
5V以上の場合“1”データ、Vtが2.5V以下0V For more than 5V "1" data, Vt is 2.5V below 0V
以上の場合“2”データとして記憶する。 Stored as above when data "2". 1つのメモリセルで3つの状態を持たせ、2つのメモリセルで9通りの組み合わせができる。 To have three states at one memory cell, it is a combination of nine by two memory cells. この内、8通りの組み合わせを用いて、2つのメモリセルで3ビット分のデータを記憶する。 Of these, using a combination of eight stores three bits of data in two memory cells. この実施形態では、制御ゲートを共有する隣合う2つのメモリセルの組で3ビット分のデータを記憶する。 In this embodiment, it stores three bits of data in a set of two memory cells adjacent to share control gate. 【0061】クロック同期式インバータCI5 ,CI6 [0061] clocked inverter CI5, CI6
とCI7 ,CI8 でそれぞれフリップ・フロップを構成し、書き込み/読み出しデータをラッチする。 When CI7, respectively constitute a flip-flop in CI8, latches the write / read data. また、センス・アンプとしても動作する。 In addition, also operates as a sense amplifier. クロック同期式インバータCI5 ,CI6 で構成されるフリップ・フロップは、「“0”書き込みをするか、“1”又は“2”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“0”の情報を保持しているか、 Clocked flip-flop composed of inverters CI5, CI 6 latches the data information write "" 0 "or write" 1 "or" 2 "to either write", the memory cell is " or holds the information of "0",
“1”又は“2”の情報を保持しているか」、を読み出しデータ情報としてラッチする。 "1" or holds the information of "2" ", latched as data information read out. クロック同期式インバータCI7 ,CI8 で構成されるフリップ・フロップは、「“1”書き込みをするか、“2”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“2”の情報を保持しているか、“0”又は“1”の情報を保持しているか」、を読み出しデータ情報としてラッチする。 Clocked flip-flop composed of inverters CI7, CI8 is "" 1 "or write" 2 "or write" latches as data information write, memory cell is "" 2 " or holds information, "0" or holds the information of "1" ", latched as data information read out. 【0062】nチャネルMOSトランジスタの内、Qn [0062] Of the n-channel MOS transistor, Qn
18は、プリチャージ信号PREが“H”となると電圧V 18, the precharge signal PRE is "H" voltage V
PRをビット線に転送する。 To transfer the PR to the bit line. Qn19は、ビット線接続信号BLCが“H”となってビット線と主要なビット線制御回路を接続する。 Qn19, the bit line connection signal BLC connects the bit line and the main bit line control circuit becomes to "H". Qn20〜Qn23,Qn25〜Qn28は、 Qn20~Qn23, is Qn25~Qn28,
上述のフリップ・フロップにラッチされているデータに応じて、電圧VBLH ,VBLM ,0Vを選択的にビット線に転送する。 Depending on the data latched in the above-mentioned flip-flop, transferring voltage VBLH, VBLM, selectively bit line 0V. Qn24,Q29はそれぞれ信号SAC2 ,S Qn24, Q29 each signal SAC2, S
AC1 が“H”となることでフリップ・フロップとビット線を接続する。 AC1 connects the flip-flop and bit lines by to "H". Qn30は、フリップ・フロップにラッチされている1ページ分のデータが全て同じか否かを検出するために設けられる。 Qn30 are flip-flops of one page is latched data is provided for all detecting whether the same or. Qn31,Qn32とQn33,Q Qn31, Qn32 and Qn33, Q
n34はそれぞれカラム選択信号CSL1 ,CSL2 が“H”となって、対応するフリップ・フロップとデータ入出力線IOA,IOBを選択的に接続する。 n34 each column selection signal CSL1, CSL2 becomes an "H", the corresponding flip-flop and the data input and output lines IOA, selectively connects the IOB. 【0063】次に、このように構成されたEEPROM [0063] Next, the configuration has been EEPROM in this way
の動作を図12〜14に従って説明する。 Explaining the operations according to FIG. 12-14. 図12は読み出し動作のタイミング、図13は書き込み動作のタイミング、図14はベリファイ読み出し動作のタイミングを示している。 Figure 12 is the timing of the read operation, FIG. 13 is a timing of a write operation, FIG. 14 shows a timing of the verify read operation. 【0064】読み出し動作は、2つの基本サイクルで実行される。 [0064] A read operation is performed in two basic cycles. 読み出し第1サイクルは、まず電圧VPRが電源電圧Vccとなってビット線はプリチャージされ、プリチャージ信号PREが“L”となってビット線はフローティングにされる。 Read the first cycle, the first bit line becomes a voltage VPR to the power supply voltage Vcc is precharged, the bit line becomes the precharge signal PRE is "L" is floating. 続いて、制御ゲートWLは2.5V Subsequently, the control gate WL is 2.5V
にされる。 It is in. 選択されたメモリセルのVtが2.5V以下の場合のみ、つまりデータ“2”が書き込まれている場合のみ、そのビット線は“L”レベルになる。 If Vt of the selected memory cell is less than 2.5V only, i.e. only if the data "2" is written, the bit line becomes "L" level. 【0065】この後、センス活性化信号SEN2 ,SE [0065] After this, the sense activation signal SEN2, SE
N2Bがそれぞれ“L”,“H”、ラッチ活性化信号LA N2B respectively "L", "H", the latch activation signal LA
T2 ,LAT2Bがそれぞれ“L”,“H”となって、クロック同期式インバータCI7 ,CI8 で構成されるフリップ・フロップはリセットされる。 T2, LAT2B respectively "L", becomes "H", the flip-flop constituted by clocked inverters CI7, CI8 is reset. 信号SAC2 が“H”となってクロック同期式インバータCI7 ,CI Signal SAC2 becomes the "H" clock synchronous inverter CI7, CI
8 で構成されるフリップ・フロップとビット線は接続され、まずセンス活性化信号SEN2 ,SEN2Bがそれぞれ“H”,“L”となってビット線電位がセンスされた後、ラッチ活性化信号LAT2 ,LAT2Bがそれぞれ“H”,“L”となり、クロック同期式インバータCI Flip-flop and the bit line consists of 8 is connected, first sense activation signal SEN2, SEN2B respectively "H", "L" and after the sense bit line potential becomes, the latch activation signal LAT2, LAT2B respectively "H", "L", and the clock synchronous inverter CI
7 ,CI8 で構成されるフリップ・フロップに、 To flip-flop consisting of 7, CI8,
「“2”データか、“1”又は“0”データか」の情報がラッチされる。 Information of "" 2 "or data" 1 "or" 0 "or data" is latched. 【0066】読み出し第2サイクルは読み出し第1サイクルと、選択制御ゲートWLの電圧が2.5VでなくV [0066] and the read second cycle read first cycle, not the voltage of the selected control gate WL is 2.5V V
ccであること、信号SEN2 ,SEN2B,LAT2 ,L It is cc, signal SEN2, SEN2B, LAT2, L
AT2B,SAC2 の代わりに信号SEN1 ,SEN1B, AT2B, instead of the signal of SAC2 SEN1, SEN1B,
LAT1 ,LAT1B,SAC1 が出力されることが違う。 LAT1, LAT1B, SAC1 is output that is different. よって、読み出し第2サイクルでは、クロック同期式インバータCI5 ,CI6 で構成されるフリップ・フロップに、「“0”データか、“1”又は“2”データか」の情報がラッチされる。 Therefore, it reads at the second cycle, the flip-flop constituted by clocked inverters CI5, CI 6, information of "" 0 "or data" 1 "or" 2 "or data" is latched. 【0067】以上説明した2つの読み出しサイクルによって、メモリセルに書き込まれたデータが読み出される。 [0067] by two read cycles described above, data written in the memory cell is read out. 【0068】データ書き込みに先だってメモリセルのデータは消去され、メモリセルのしきい値VtはVcc以上となっている。 [0068] Data of the prior memory cells in the data write is erased, the threshold Vt of the memory cell is equal to or larger than Vcc. 消去は、制御ゲートWLを20Vとしビット線を0Vにして行われる。 Erasing is performed in the 0V to the control gate WL and the 20V bit line. 【0069】書き込み動作では、まずプリチャージ信号PREが“L”となってビット線がフローティングにされる。 [0069] In write operation, the bit line is floating in first pre-charge signal PRE becomes "L". 信号VRFY1 ,VRFY2 ,FIM,FILがVccとなる。 Signal VRFY1, VRFY2, FIM, FIL is Vcc. “2”書き込みの場合は、クロック同期式インバータCI5 ,CI6 で構成されるフリップ・フロップに、クロック同期式インバータCI5 の出力が“H”になるようにデータがラッチされているため、ビット線は0Vである。 "2" when writing, the flip-flop constituted by clocked inverters CI5, CI 6, since the data as output of clocked inverter CI5 becomes "H" is latched, the bit line is 0V. “1”又は“2”書き込みの場合は、ビット線はVccに充電される。 "1" or "2" when a write, the bit line is charged to Vcc. 【0070】続いて、信号BLC,VRFY2 ,FI [0070] Subsequently, the signal BLC, VRFY2, FI
M,FILと電圧VSAが10V、電圧VBLH が8V、電圧VBLM が7Vとなる。 M, FIL and the voltage VSA is 10V, the voltage VBLH 8V, the voltage VBLM a 7V. “1”書き込みの場合は、クロック同期式インバータCI7 ,CI8 で構成されるフリップ・フロップに、クロック同期式インバータCI7 の出力が“H”になるようにデータがラッチされているため、ビット線BLには7Vが印加される。 "1" writing, the flip-flop constituted by clocked inverters CI7, CI8, since the data as output of the clock synchronous inverter CI7 becomes "H" is latched, the bit lines BL 7V is applied to. “2”書き込みの場合はビット線は8V、“0”書き込みの場合は0 "2" bit line in the case of writing 8V, in the case of "0" write 0
Vとなる。 The V. この後、選択された制御ゲートWLが−12 Thereafter, the selected control gate WL -12
Vとされる。 It is V. 【0071】“1”又は“2”書き込みの場合は、ビット線BLと制御ゲートWLの電位差によって電子がメモリセルの電荷蓄積層から放出され、メモリセルのしきい値は下降する。 [0071] "1" or "2" when writing, electron by the potential difference of the bit line BL and control gate WL is released from the charge storage layer of the memory cell, the threshold voltage of the memory cell is lowered. “1”書き込みの場合は、“2”書き込みに比較してメモリセルの電荷蓄積層から放出すべき電荷量を少なくしなければならないため、ビット線BLを7Vにして制御ゲートWLとの電位差を19Vに緩和している。 "1" writing, "2" since it is necessary to reduce the amount of charge to be discharged from the charge accumulation layer of the memory cell as compared to a write, the potential difference between the control gate WL and the bit line BL to 7V It is relaxed to 19V. “0”書き込み時は、ビット線電圧0Vによってメモリセルのしきい値は実効的には変わらない。 "0" when writing, the threshold voltage of the memory cell is not changed to the effective by the bit line voltage 0V. 【0072】書き込み動作後に、メモリセルの書き込み状態を確認し書き込み不足のメモリセルにのみ追加書き込みを行うため、ベリファイ読み出しが行われる。 [0072] After the write operation, in order to perform the only additional write to the memory cell of the lack of writing to confirm the write state of the memory cell, verify read is performed. ベリファイ読み出し中は、電圧VBLH はVcc、FIMは0V During the verify read, voltage VBLH is Vcc, FIM is 0V
である。 It is. 【0073】ベリファイ読み出しは、2つの基本サイクルから実行される。 [0073] verify read is performed from the two basic cycles. この基本サイクルは読み出し第1サイクルに似ている。 This basic cycle is similar to reading the first cycle. 違うのは、選択された制御ゲートW The difference is, the selected control gate W
Lの電圧と、信号VRFY1 ,VRFY2 ,FIHが出力されることである(ベリファイ読み出し第1サイクルではVRFY1 のみ)。 L and the voltage of the signal VRFY1, VRFY2, FIH is that is output (the verify read first cycle VRFY1 only). 信号VRFY1 ,VRFY2, Signal VRFY1, VRFY2,
FIHは、制御ゲートWLが0Vにリセットされた後で信号SEN1 ,SEN1B,LAT1 ,LAT1Bがそれぞれ“L”,“H”,“L”,“H”になる前に出力される。 FIH is the signal SEN1 after the control gate WL is reset to 0V, SEN1B, LAT1, LAT1B respectively "L", "H", "L", is outputted before the to "H". 言い替えると、ビット線の電位がメモリセルのしきい値によって決定した後で、クロック同期式インバータCI5 ,CI6 で構成されるフリップ・フロップがリセットされる前である。 In other words, after the potential of the bit line is determined by the threshold voltage of the memory cell, which is before the flip-flop constituted by clocked inverters CI5, CI 6 is reset. 選択された制御ゲートWLの電圧は、読み出し時の2.5V(第1サイクル)、Vcc(第2サイクル)に対応して、2V(第1サイクル)、4V Voltage of the selected control gate WL is read when the 2.5V (first cycle), in response to the Vcc (second cycle), 2V (first cycle), 4V
(第2サイクル)と、しきい値マージンを確保するために低くしてある。 (Second cycle), it is lowered in order to ensure the threshold margin. 【0074】ここでは、クロック同期式インバータCI [0074] In this case, the clock synchronous inverter CI
5 ,CI6 で構成されるフリップ・フロップにラッチされているデータ(data1)、クロック同期式インバータCI7 ,CI8 で構成されるフリップ・フロップにラッチされているデータ(data2)と選択されたメモリセルのしきい値によって決まるビット線BLの電圧を説明する。 5, the data latched in the flip-flop consisting of CI 6 (data1), the clock synchronous inverter CI7, data latched in the flip-flop composed of CI8 (data2) and the selected memory cell illustrating the voltage of the bit line BL which is determined by the threshold. data1は「“0”書き込みか、“1” data1 is "writing" 0 "or" 1 "
又は“2”書き込みか」を制御し、“0”書き込みの場合はQn20は“ON”状態、“1”又は“2”書き込みの場合はQn23が“ON”状態である。 Or "2" controls the writing or "" 0 "if the writing Qn20 is" ON "state," 1 "or" 2 "when a write is Qn23 is" ON "state. data2は「“1”書き込みか、“2”書き込みか」を制御し、 data2 controls the "" 1 "or write," 2 "or write",
“1”書き込みの場合はQn26は“ON”状態、“2” "1" Qn26 For writing "ON" state, "2"
書き込みの場合はQn27が“ON”状態である。 If the writing is Qn27 is "ON" state. 【0075】“0”データ書き込み時(初期書き込みデータが“0”)のベリファイ読み出し第1サイクルでは、メモリセルのデータが“0”であるから、制御ゲートWLが2Vになってもビット線電位は“H”のままである。 [0075] "0" in the verify read first cycle during a data write (initial write data is "0"), since the data of the memory cell is "0", the control gate WL bit line potential even at 2V the remains at "H". その後信号VRFY1 が“H”となることでビット線BLは“L”となる。 Bit line BL by subsequent signal VRFY1 becomes "H" becomes "L". 【0076】“1”データ書き込み時(初期書き込みデータが“1”)のベリファイ読み出し第1サイクルでは、メモリセルのデータが“1”となるはずであるからメモリセルのしきい値は2.5V以上で、制御ゲートW [0076] "1" in the verify read first cycle during a data write (initial write data is "1"), since the data of the memory cell is supposed to be "1" of the memory cell threshold 2.5V in the above, the control gate W
Lが2Vになってもビット線電位は“H”のままである。 L is the bit line potential even in the 2V is remains at "H". その後信号VRFY1 が“H”となることで、既に“1”書き込み十分でdata1が“0”書き込みを示している場合ビット線BLは“L”(図14の(2) )、 By then the signal VRFY1 becomes "H", already "1" is written sufficient and data1 is "0" indicates a write bit line BL is "L" (in FIG. 14 (2)),
さもなくばビット線BLは“H”(図14の(1) )となる。 Is not if the bit line BL also becomes "H" ((1) in FIG. 14). 【0077】“2”データ書き込み時(初期書き込みデータが“2”)のベリファイ読み出し第1サイクルでは、選択メモリセルのデータが“2”となっていない(“2”書き込み不十分)場合、制御ゲートWLが2V [0077] "2" when data is written in the verify read first cycle (initial write data is "2"), the selection data of the memory cell does not become "2" ( "2" insufficient write), the control gate WL is 2V
になってもビット線電位は“H”である(図14の(3) Bit line potential is also turned is "H" (in FIG. 14 (3)
)。 ). 選択メモリセルが“2”書き込み十分になっている場合、制御ゲートWLが2Vになるとビット線電位はメモリセルによって“L”となる(図14の(4)(5))。 If the selected memory cell is "2" sufficiently written, the control gate WL becomes 2V bit line potential becomes "L" by the memory cell (in FIG. 14 (4) (5)).
図14の(5) は既に“2”書き込み十分でdata1が“0”書き込みを示している場合である。 (5) in FIG. 14 is a case which has already "2" is written sufficient and data1 is "0" indicates writing. この場合、信号VRFY1 が“H”となることで、ビット線BLは接地される。 In this case, since the signal VRFY1 becomes "H", the bit line BL is grounded. 【0078】“0”データ書き込み時(初期書き込みデータが“0”)のベリファイ読み出し第2サイクルでは、メモリセルのデータが“0”であるから、制御ゲートCG4 が4Vになってもビット線電位は“H”である。 [0078] "0" data write by verify read second cycle (initial write data is "0"), since the data of the memory cell is "0", the control gate CG4 bit line potential even at 4V it is "H". その後、信号VRFY1 が“H”となることでビット線BLは“L”となる。 Thereafter, the bit line BL by the signal VRFY1 becomes "H" becomes "L". 【0079】“1”データ書き込み時(初期書き込みデータが“1”)のベリファイ読み出し第2サイクルでは、選択メモリセルのデータが“1”となっていない(“1”書き込み不十分)場合、制御ゲートWLが4V [0079] "1" data write by verify read second cycle (initial write data is "1"), the selection data of the memory cell does not become "1" ( "1" write insufficient), the control gate WL is 4V
になってもビット線電位は“H”である(図14の(6) Bit line potential is also turned is "H" (in FIG. 14 (6)
)。 ). 選択メモリセルが“1”書き込み十分になっている場合、制御ゲートWLが4Vになるとメモリセルによりビット線電位は“L”となる(図14の(7)(8))。 If the selected memory cell is "1" is written sufficiently, the bit line potential by the memory cell when the control gate WL becomes 4V is set to "L" (in FIG. 14 (7) (8)). 図14の(8) は既に“1”書き込み十分でdata1が“0”書き込みを示している場合である。 Figure 14 (8) shows a case that has already "1" is written sufficient and data1 is "0" indicates writing. この場合、信号VRFY1 が“H”となることで、ビット線BLは接地される。 In this case, since the signal VRFY1 becomes "H", the bit line BL is grounded. 【0080】“2”データ書き込み時(初期書き込みデータが“2”)のベリファイ読み出し第2サイクルでは、メモリセルのデータが“2”となるはずであるからメモリセルのしきい値が4V以下であれば“2”書き込み十分でも不十分でも、制御ゲートWLが4Vになるとビット線電位は“L”となる(図14の(10)(11))。 [0080] "2" when data is written in the verify read second cycle (initial write data is "2"), the threshold of from the data of the memory cell should be "2" memory cells at 4V or less also insufficient even "2" is written sufficient, the bit line potential when the control gate WL becomes 4V becomes "L" ((10 in FIG. 14) (11)).
“2”書き込み不十分でメモリセルのしきい値が4V以上の場合、ビット線は“H”になる(図14の(9) )。 "2" when the threshold of insufficiently written memory cell is more than 4V, the bit lines becomes "H" (in Fig. 14 (9)). 【0081】その後、信号VRFY1 ,VRFY2 ,F [0081] After that, the signal VRFY1, VRFY2, F
IHが“H”となることで、既に“2”書き込み十分でdata1が“0”書き込みを示している場合ビット線BLは“L”(図14の(11))、さもなくばビット線B IH is that the "H", if the bit line BL are already "2" is written sufficient and data1 is "0" indicates writing "L" ((11) in FIG. 14), also without if the bit lines B
Lは“H”(図14の(9)(10) )となる。 L is set to "H" (in Fig. 14 (9) (10)). 【0082】このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが、第1の実施形態と同様に表1のように設定される。 [0082] This verify read operation, rewrite data from the write state of the write data and the memory cell is set as shown in Table 1 as in the first embodiment. また、全てのメモリセルでデータ書き込みが十分になると、全てのカラムのQn30が“OFF”となり、信号PENDBによってデータ書き込み終了情報が出力される。 Further, when the data write in all the memory cells become sufficiently, Qn30 is "OFF" next to all the columns, the data writing completion information by signal PENDB is output. 【0083】データの入出力動作タイミング、データ書き込みアルゴリズム、追加データ書き込みアルゴリズムなどは、図7〜9、(表2〜3)に見られるように第1 [0083] O operation timing of the data, the data write algorithm, such as adding data write algorithm, Figures 7-9, first as seen in (Table 2-3)
の実施形態と同様である。 Is the same as the embodiment. 【0084】図15は、このように構成されたEEPR [0084] Figure 15 EEPR is thus constructed
OMでの、メモリセルのしきい値の書き込み特性を示している。 In OM, it shows a threshold of write characteristics of the memory cell. “1”データが書き込まれるメモリセルと“2”データが書き込まれるメモリセルは同時に書き込みが行われ、それぞれ独立に書き込み時間が制御される。 "1" memory cell a memory cell with data "2" is written which data is written is performed simultaneously written, is independently write time is controlled. 【0085】下記の(表5)は、消去、書き込み、読み出し、ベリファイ読み出し時のメモリセルアレイ各部の電位を示している。 [0085] The following (Table 5), erase, write, read, shows a memory cell array each part of the potential of the verify read. 【0086】 【表5】 [0086] [Table 5] 【0087】図3,11に示した回路は、例えばそれぞれ図16,17のように変形できる。 [0087] circuit shown in FIG. 3 and 11, for example can be modified as respectively Figure 16 and 17. 図16は、図2に見られるQn3 ,Qn4 をpチャネルのMOSトランジスタQp1 ,Qp2 に置き換えてある。 16, are replaced with Qn3, Qn4 seen in Figure 2 to the MOS transistors Qp1, Qp2 of p-channel. 図17は、図1 17, as shown in FIG. 1
1に見られるQn22,Qn23,Qn25〜Qn28をpチャネルのMOSトランジスタQp3 〜Qp8 に置き換えてある。 Can be seen in 1 Qn22, Qn23, it is replaced by the Qn25~Qn28 to the MOS transistor Qp3 ~Qp8 of the p-channel. このようにすることで、nチャネルMOSトランジスタのしきい値による転送できる電圧の降下を防ぐことができ、この例では、電圧VSAを書き込み時に8Vまで上げればよく回路を構成するトランジスタの耐圧を下げることができる。 In this way, it is possible to prevent the drop of the voltage that can be transferred by the threshold of the n-channel MOS transistors, in this example, lowering the breakdown voltage of the transistors constituting the well circuit by raising up 8V during a write voltage VSA be able to. 図16のVRFY1Bは図2,3のV VRFY1B of 16 V in FIGS
RFY1 の反転信号、図17のVRFY2B,FILB, Inverted signal of RFY1, VRFY2B in FIG 17, FILB,
FIMBは図11のVRFY2 ,FIL,FIMのそれぞれ反転信号である。 FIMB is VRFY2, FIL, each FIM inverted signals of FIG. 11. 【0088】図8で、追加データ書き込みについて説明したが、例えば図18のように追加データ書き込みを容易にするため、1ページを分割しておくことも1つの有効な方法である。 [0088] In FIG. 8, has been described additional data writing, for example, to facilitate additional data write as shown in FIG. 18, it is one effective method to keep dividing one page. この例では論理アドレス32番地毎にメモリセル22個で1つの領域を構成する。 In this example constitutes a single area memory cell 22 for each logical address 32 addresses. これによって領域単位での追加データ書き込みは容易となる。 This additional data writing in region units is facilitated. つまり領域2に追加データ書き込みをする場合、領域2以外の領域の書き込みデータを全て“0”として、図9 That is, when the additional data writing area 2, as all of the write data region other than the region 2 "0", FIG. 9
(a)に見られるデータ書き込みアルゴリズムに従って行えばよい。 It may be carried out in accordance with the data writing algorithm found in (a). 【0089】 【発明の効果】以上説明したように本発明によれば、 [0089] According to the present invention, as described above, according to the present invention, 3
値のメモリセルを用いながら、2値の入力データに対し While using the memory cell value, the input binary data
て複雑な処理を要することなくデータ書き込みを行うこ This writing data without the need for complex processing Te
とができ、かつメモリセルを有効利用できる EEPRO EEPRO which bets can be, and can be effectively utilized memory cell
Mを得ることができる。 It is possible to obtain the M.

【図面の簡単な説明】 【図1】第1及び第2の実施形態に係わるEEPROM BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] EEPROM according to the first and second embodiments
の概略構成を示すブロック図。 Block diagram showing a schematic configuration of a. 【図2】第1の実施形態におけるメモリセルアレイの具体的構成を示す図。 FIG. 2 shows a specific structure of the memory cell array in the first embodiment. 【図3】第1の実施形態におけるビット線制御回路の具体的構成を示す図。 FIG. 3 shows a specific configuration of the bit line control circuit in the first embodiment. 【図4】第1の実施形態における読み出し動作を示すタイミング図。 Figure 4 is a timing diagram illustrating a read operation in the first embodiment. 【図5】第1の実施形態における書き込み動作を示すタイミング図。 Figure 5 is a timing diagram illustrating a write operation in the first embodiment. 【図6】第1の実施形態におけるベリファイ読み出し動作を示すタイミング図。 Figure 6 is a timing diagram showing the verify read operation in the first embodiment. 【図7】第1及び第2の実施形態におけるデータの入出力動作を示すタイミング図。 Figure 7 is a timing diagram showing the input and output operations of the data in the first and second embodiments. 【図8】第1及び第2の実施形態における書き込み/読み出し単位のページの概念を示す図。 8 is a diagram showing the concept of a page write / read unit in the first and second embodiments. 【図9】第1,第2の実施形態におけるデータ書き込み及び追加データ書き込みアルゴリズムを示す図。 [9] First, it shows a data writing and additional data writing algorithm in the second embodiment. 【図10】第1の実施形態におけるメモリセルの書き込み特性を示す図。 10 is a view showing the write characteristics of the memory cells in the first embodiment. 【図11】第2の実施形態におけるメモリセルアレイとビット線制御回路の構成を示す図。 11 is a diagram showing a configuration of a memory cell array and the bit line control circuit in the second embodiment. 【図12】第2の実施形態における読み出し動作を示すタイミング図。 Figure 12 is a timing diagram illustrating a read operation in the second embodiment. 【図13】第2の実施形態における書き込み動作を示すタイミング図。 Figure 13 is a timing chart showing a write operation in the second embodiment. 【図14】第2の実施形態におけるベリファイ読み出し動作を示すタイミング図。 Figure 14 is a timing diagram showing the verify read operation in the second embodiment. 【図15】第2の実施形態におけるメモリセルの書き込み特性を示す図。 15 is a diagram showing the write characteristics of the memory cell in the second embodiment. 【図16】第1の実施形態におけるビット線制御回路の変形例を示す図。 FIG. 16 is a diagram showing a modification of the bit line control circuit in the first embodiment. 【図17】第2の実施形態におけるビット線制御回路の変形例を示す図。 17 illustrates a modification of the bit line control circuit in the second embodiment. 【図18】第1及び第2の実施形態における追加データ書き込みの単位を示す図。 FIG. 18 is a diagram showing a unit of additional data writing in the first and second embodiments. 【図19】図3に示すインバータ部分の具体的構成例を示す図。 FIG. 19 shows a specific configuration of the inverter portion shown in FIG. 【符号の説明】 1…メモリセルアレイ2…ビット線制御回路3…カラム・デコーダ4…データ書き込み終了検知回路5…入出力データ変換回路6…データ入出力バッファ7…ワード線駆動回路8…ロウ・デコーダ [Description of Reference Numerals] 1 ... memory cell array 2 ... bit line control circuit 3 ... column decoder 4 ... data write completion detection circuit 5 ... output data converting circuit 6 ... data output buffer 7 ... word line driving circuit 8 ... Low decoder

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】電気的書き換えを可能とし第1、第2、第3の記憶状態を持つことが可能な22個のメモリセルが (57) [Claims 1 first to enable electrical rewriting, second, third 22 memory cells that can have a storage state
    2個を1組として 11対を成し、前記11対のうちの1 Form a 11-to-two as a pair, one of the 11 pairs
    0対のそれぞれは3ビットのデータを記憶し、残りの1 Each 0 vs stores the 3-bit data, the remaining 1
    対は2ビットを記憶し、前記11対で32ビットのデータを記憶する、ことを特徴とする不揮発性半導体記憶装置。 Pair stores two bits, stores the 32 bits of data in the 11 pairs, that the non-volatile semiconductor memory device according to claim.
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