JP3910606B2 - 映像データ圧縮装置、映像記録再生装置および映像データの圧縮符号化方法 - Google Patents

Description

本発明は、映像情報の圧縮符号化装置に関するものであり、特に、監視システムなどの、複数のビデオカメラで得られた映像情報を順次切り換えて記録する映像記録装置に好適な圧縮符号化装置に関する。

従来より、複数のビデオカメラ（以下、単にカメラとも称する）で撮像した映像をスイッチャ部で切り替えて、長時間記録に対応したタイムラプスＶＴＲに時分割で記録する監視システムが用いられている。

このような監視システムとして、特開昭６４−６５９８９号公報記載のものや、特公平５−７３３１２号公報記載のものなどがある。

特開昭６４−６５９８９号公報記載のものでは、基準信号などを使って複数のカメラを同期化することで、映像信号切替時の不連続をなくすようにしている。

また、ＶＴＲの記録タイミングと、映像信号の切り替えタイミングとを同期化することで、動作が不安定になる期間を短くしている。これにより、結果的に映像切り替えの周期を短くすることができるので、時間的に密度の高い記録を可能にしている。

さらに、映像信号にカメラの識別信号を重畳して記録し、再生時に、その識別信号を検出することで、希望の映像のみを選択的にモニタすることができるようにしている。

特公平５−７３３１２号公報記載のものでは、２系統の映像選択手段と２系統の映像信号同期化手段とを適当なタイミングで切り替えながら用いることで、外部同期がかからないカメラや、同期化方式が異なるカメラが混在する監視システムにおいて、任意の複数の映像信号を同期化して切り替えるようにしている。

なお、複数のカメラで撮像した映像を時分割で切り替えて一つの混合映像信号として出力する装置は、一般にフレームスイッチャと呼ばれ、既に多くの製品がある。

ところで、近年、デジタルの画像データを記録したり再生したりデジタル映像記録再生装置が普及しつつある。

一般に、映像のデジタル記録では、情報量が増大して記録できる時間が短くなるのを防ぐため、画像データを圧縮して記録している。

画像データの圧縮方法としては、ＪＰＥＧ（Joint Photographic Experts Group）やＭＰＥＧ（Moving Pictures Experts Group）等の規格がある。

これらの圧縮技術に関しては多くの文献があるので、詳細の説明は省略するが、アルゴリズムのポイントのみを以下に簡単に説明する。

まず、ＪＰＥＧについて説明する。

ＪＰＥＧでは、画像を小ブロックに分割し、ブロック毎にＤＣＴ（Discrete Cosine Transfer）により２次元周波数成分に変換する。そして、変換後のデータを非線形量子化およびエントロピー符号化することで、データ量を削減する。

画像のフレーム内相関が高いと、上記の２次元周波数成分が集中するため、符号化効率が上がり、画質劣化を生じさせることなくデータ量を削減することができる。

しかしながら、細かい絵柄の画像では、フレーム内相関が小さくなるので、圧縮効率が低くなる。このため、ＪＰＥＧで画質劣化がほとんど認められない圧縮率は数分の一〜十分の一程度といわれている。

次に、ＭＰＥＧについて説明する。

ＭＰＥＧでは、上述したＪＰＥＧと同様の処理の他に、フレーム間の相関を利用してデータ量を削減している。すなわち、フレーム間の差分をとり、差分データに上記ＤＣＴなどの処理を行っている。これは、一般に、フレーム間予測符号化と呼ばれている。

ＭＰＥＧを用いた場合、動きの少ない映像では、フレーム間の差分がほとんど生じないため、出力すべきデータ量が非常に小さくなる。

また、ＭＰＥＧでは、フレーム間の動きベクトルを検出して動き補償を行うので、動きのある映像に対しても予測符号化の効率は非常に高くなる。

この結果、一般に、数十分の一の圧縮でも画質劣化がほとんど認められないといわれており、ＭＰＥＧ圧縮符号化を用いた記録再生装置では、ＪＰＥＧを用いた場合よりも、同等の画質の映像データを、長時間記録することができる。

従来の監視システムでは、上述したように、アナログの映像信号を磁気テープ上に記録するタイムラプスＶＴＲが主流であるが、上記説明したデジタル記録装置を用いて監視システムを構成することも可能である。

すなわち、カメラが１台の場合は、その出力映像信号をデジタル化し、その後、ＭＰＥＧ方式でデータ圧縮してデータ量を削減して、ディスクやテープ上に記録する。また、カメラが複数台の場合は、カメラ各々に対応させてＭＰＥＧ圧縮符号化装置および記録再生装置を設け、カメラ各々の映像信号をデジタル記録する。

ところで、一般に、ＭＰＥＧ圧縮符号化装置は非常に高価である。これを複数台用いると非常に高価な監視システムになってしまう。したがって、システムの低価格化のためには、従来の監視システムのように、複数のカメラで得た映像信号を１台の圧縮符号化装置でデータ圧縮して、記録することが好ましい。

しかしながら、フレームスイッチャで作成された混合映像信号をデジタル化してＭＰＥＧ圧縮しようとすると以下に示す問題が生じる。

通常、異なるカメラで得られた映像に相関はない。したがって、異なるカメラで得られた映像間の差分データ量は、同一のカメラで得られた映像間の差分データ量よりも非常に大きくなる。

このため、時分割により複数のカメラの映像を頻繁に切り替えると、フレーム間予測符号化の効果がなくなってしまう。映像データを効率的に圧縮して記録することができない。

本発明は上記事情に鑑みてなされたものであり、本発明の目的は、複数の映像データを、予測符号化を用いて効率的にデータ圧縮を行うことができる映像データ圧縮装置、映像記録再生装置、および映像データの圧縮符号化方法を提供することにある。

上記課題を解決するために、本発明の第一の態様は、複数種の映像データが時分割で混合された混合映像データを圧縮する映像データ圧縮装置であって、
前記複数種の映像データ毎にフレームあるいはフィールドを単位とする画像間の予測符号化を行うことで、前記混合映像データを圧縮することを特徴とする。

たとえば、前記混合映像データを記憶する第一の記憶手段と、前記第一の記憶手段への前記混合映像データの書き込みおよび読み出しを制御する第一の制御手段と、前記混合映像データの画像間の予測符号化を行う予測符号化手段と、を設ける。

そして、前記第一の制御手段に、前記混合映像データを前記複数種の映像データ毎に切り分けて、前記第一の記憶手段に書き込ませるとともに、前記第一の記憶手段に書き込まれた前記混合映像データを、前記複数種の映像データ毎に、複数画像分まとめて順次読み出させ、
前記予測符号化手段に、前記第一の記憶手段から複数画像分まとめて順次読み出された映像データの画像間の予測符号化を行わせる。

また、たとえば、前記混合映像データが、前記複数種の映像データが任意画像数分毎に順次切り替えられて混合されたものである場合、
前記混合映像データの画像間の予測符号化を行う予測符号化手段を設ける。そして、当該予測符号化手段に、前記任意画像数に前記複数種の映像データの数を乗算した値に、自然数を乗算した値の画像数分離れた画像同士の予測符号化を行わせる。

本発明の第一の態様によれば、複数の映像データが混合された混合映像データを、前記複数の映像データ毎に画像間の予測符号化を行って圧縮するので、当該混合映像データを効率よく圧縮することができる。

また、本発明の第二の態様は、複数種の映像データを圧縮する映像データ圧縮装置であって、
フレームあるいはフィールドを単位とする画像の所定数分の映像データを、前記複数種の映像データから順次取得する映像データ取得手段と、
前記映像データ取得手段で順次取得した映像データの画像間の予測符号化を行うことで、前記混合映像データを圧縮する予測符号化手段と、
を備えていることを特徴とする。

たとえば、前記映像データ取得手段に、前記複数種の映像データを記憶する第一の記憶手段と、前記第一の記憶手段への前記複数種の映像データの書き込みおよび読み出しを制御する第一の制御手段と、を設ける。

そして、前記第一の制御手段に、前記複数種の映像データ各々を、所定画像数間隔で切り出して、前記第一の記憶手段に書き込ませるとともに、前記第一の記憶手段に書き込まれた前記複数種の映像データ毎に、複数画像分まとめて順次読み出させ、
前記予測符号化手段に、前記第一の記憶手段から複数画像分まとめて順次読み出された映像データの前記画像間の予測符号化を行わせる。

本発明の第二の態様によれば、複数種の映像データから画像の所定数分の映像データを順次取得し、当該取得した映像データの画像間の予測符号化を行なって圧縮するので、当該複数種の映像データを効率よく圧縮することができる。

以上説明したように、本発明によれば、複数の映像データを、前記複数の映像データ毎にフレーム間の予測符号化を行って圧縮するので、当該混号映像データを効率よく圧縮することができる。

以下に、本発明の第一実施形態について、図面を参照して説明する。

図１は本発明の第一実施形態である映像データの記録再生装置の概略ブロック図である。

ここで、符号１〜符号４は映像入力端子、符号５は同期化切替回路、符号６〜符号９および符号１６〜１９はメモリ、符号１１はＭＰＥＧ符号化回路、符号１２はカメラコード判別回路、符号１３は記録時メモリ制御回路、符号１４は記録再生部、符号１５はＭＰＥＧ復号化回路、符号２１は再生時メモリ制御回路、符号２３はカメラコード付加回路、符号２４は表示制御回路、符号２５は映像出力端子、符号２６はビデオデコーダ回路、そして符号２７はビデオエンコーダ回路である。また、符号１０は同期化切替回路５と表示制御回路２４とでなるフレームスイッチャである。

映像入力端子１〜４は、図示していないカメラから出力されたアナログの映像信号を入力する。

同期化切替回路５は、映像入力端子１〜４に入力された４つのアナログ映像信号をデジタル変換するとともに、当該４つの映像信号を同期させながら順次切り替え、一つの混合映像信号として出力する。また、当該４つの映像信号を識別するためのカメラコードを、当該混合映像信号の対応する部分に付加する。

ビデオデコーダ回路２６は、同期化切替回路５から出力された混合映像信号を、ＭＰＥＧ符号化に合わせた画素数の輝度信号および色差信号からなる映像データＶＳＭＩｒに変換する。

カメラコード判別回路１２は、同期化切替回路５から出力された混合映像信号からカメラコードを検出する。

メモリ（１Ｒ）６〜メモリ（４Ｒ）９は、映像データＶＳＭＩｒの対応する部分を各々格納する。

記録時メモリ制御回路１３は、カメラコード判別回路１２で判別されたカメラコードにしたがって、ビデオデコーダ回路２６から出力された映像データＶＳＭＩｒを格納するメモリを制御する。

本実施形態では、カメラコードにしたがい、映像データＶＳＭＩｒのうち、映像入力端子１に入力された映像信号に相当する部分をメモリ（１Ｒ）６に、映像入力端子２に入力された映像信号に相当する部分をメモリ（２Ｒ）７に、映像入力端子３に入力された映像信号に相当する部分をメモリ（３Ｒ）８に、そして、映像入力端子４に入力された映像信号に相当する部分をメモリ（４Ｒ）９に、各々格納するようにメモリ（１Ｒ）６〜メモリ（４Ｒ）９を制御している。

また、記録時メモリ制御回路１３は、メモリ（１Ｒ）６〜メモリ（４Ｒ）９に順次アクセスして、各々に格納された任意フレーム数分の映像データＶＳＭＩｒをまとめて読み出す。

このようにすることで、ビデオデコーダ回路２６から出力された映像データＶＳＭＩｒは、フレームの順番が入れ替わった映像データ、すなわち、映像入力端子１〜４に入力された映像信号に相当する映像データ各々が、順次、任意フレーム数分ずつ連続して構成された映像データＶＳＭＯｒに変換される。

ＭＰＥＧ符号化回路１１は、映像データＶＳＭＯｒをＭＰＥＧ符号化し、ＭＰＥＧビットストリームＢＳｒとして出力する。

この際、ＭＰＥＧ符号化回路１１は、記録時メモリ制御回路１３の指示にしたがって、ビットストリームＢＳｒに、当該ビットストリームＢｓｒに変換されたＶＳＭＯｒの元となる映像信号のカメラコード情報を付加する。

記録再生部１４は、ＭＰＥＧ符号化回路１１から出力されたビットストリームＢＳｒを、ディスクやテープなど記録媒体に記録する。また、記録媒体に記録したビットストリームを再生し、当該再生したビットストリームＢＳｐを出力する。

ＭＰＥＧ復号化回路１５は、記録再生部１４で再生されたビットストリームＢＳｐを復号して、輝度信号および色差信号でなる映像データＶＳＭＩｐに変換する。また、当該ビットストリームＢＳｐに付加されたカメラコードを検出する。

メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９は、ＭＰＥＧ復号化回路１５から出力された映像データＶＳＭＩｐの対応する部分を各々記憶する。

再生時メモリ制御回路２１は、ＭＰＥＧ復号化回路１５で検出されたカメラコードにしたがって、ＭＰＥＧ復号化回路１５から出力された映像データＶＳＭＩｐを格納するメモリを制御する。

本実施形態では、カメラコードにしたがい、ＭＰＥＧ復号化回路１５で復号化されたＶＳＭＩｐのうち、映像入力端子１に入力された映像信号に相当する部分をメモリ（１Ｐ）１６に、映像入力端子２に入力された映像信号に対応する部分をメモリ（２Ｐ）１７に、映像入力端子３に入力された映像信号に対応する部分をメモリ（３Ｐ）１８に、そして、映像入力端子４に入力された映像信号に対応する部分をメモリ（４Ｐ）１９に、各々格納するようにメモリ（１Ｐ）１６〜メモリ（４Ｐ）１９を制御している。

また、再生時メモリ制御回路２１は、メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９に順次アクセスして、映像データＶＳＭＩｐをフレーム単位で順番に読み出す。このようにすることで、映像入力端子１〜４の映像信号に相当する映像データがフレーム毎に順次切り替わって構成された映像データＶＳＭＯｐを生成する。

ビデオエンコーダ２７は、映像データＶＳＭＯｐを複合映像信号に変換する。

カメラコード付加回路２３は、再生時メモリ制御回路２１の指示にしたがい、ビデオエンコーダ２７で変換された複合映像信号の垂直ブランキング期間に、対応するカメラコードを付加する。

表示制御回路２４は、従来のフレームスイッチャにおける再生処理と同様に、カメラコードを判別して希望するカメラの映像のみを選択的に表示するように、映像出力端子２５から映像信号を出力する。

映像出力端子２５は、図示していない映像を表示するモニタに接続される。

次に、図１に示す映像データの記録再生装置の各構成について更に詳細に説明する。

まず、同期化切替回路５について説明する。

図２は図１に示す同期化切替回路５の概略構成図である。

ここで、符号３１は映像選択回路Ａ、符号３２は映像選択回路Ｂ、符号３３は入力タイミング発生回路、符号３４、３５はＡ／Ｄコンバータ、符号３６、３７は切替スイッチ、符号３８はＦＩＦＯ（First In First Out）メモリＡ、符号３９はＦＩＦＯメモリＢ、符号４０は書き込み制御回路Ａ、符号４１は書き込み制御回路Ｂ、符号４２は読み出し制御回路Ａ、符号４３は読み出し制御回路Ｂ、符号４４は出力選択回路、符号４５は基準タイミング発生回路、そして、符号４７はカメラコード付加回路である。

映像選択回路Ａ３１は、基準タイミング発生回路４５の制御信号ＳＡにしたがって、入力端子１〜４に各々入力されたアナログの映像信号ＶＳ１〜ＶＳ４のうちのいずれか一つを選択する。

映像選択回路Ｂ３２は、基準タイミング発生回路４５の制御信号ＳＢにしたがって、入力端子１〜４に各々入力されたアナログの映像信号ＶＳ１〜ＶＳ４のうちのいずれか一つを選択する。

Ａ／Ｄコンバータ３４は、映像選択回路Ａ３１で選択されたアナログの映像信号をデジタル変換する。

Ａ／Ｄコンバータ３５は、映像選択回路Ｂ３２で選択されたアナログの映像信号をデジタル変換する。

ＦＩＦＯメモリＡ３８は、書き込み制御回路Ａ４０の制御信号ＭＷＡにしたがってＡ／Ｄコンバータ３４から出力された映像信号を書き込むとともに、読み出し制御回路Ａ４２の制御信号ＭＲＡにしたがって、書き込んだ映像信号ＶＱＡを読み出す。

ＦＩＦＯメモリＢ３９は、書き込み制御回路Ｂ４１の制御信号ＭＷＢにしたがってＡ／Ｄコンバータ３５から出力された映像信号を書き込むとともに、読み出し制御回路Ｂ４３の制御信号ＭＲＢにしたがって、書き込んだ映像信号ＶＱＢを読み出す。

出力選択回路４４は、基準タイミング発生回路４５の制御信号ＳＱにしたがって、ＦＩＦＯメモリＡ３８から読み出された映像信号ＶＱＡおよびＦＩＦＯメモリＢ３９から読み出された映像信号ＶＱＢのうちのいずれか一方を選択して出力する。

基準タイミング発生回路４５は、たとえば内蔵の水晶発振子などを用いて、サブキャリア（色副搬送波）の４倍の周波数クロックである４ｆｓｃクロックを生成する。そして、生成した４ｆｓｃクロックを基に、各部へ供給する制御信号を生成する。

カメラコード付加回路４７は、映像選択回路Ａ３１、映像選択回路Ｂ３２、および出力選択回路４４での映像選択情報に基づいてカメラコードを発生させ、出力選択回路４４の出力映像信号ＶＯの垂直ブランキング期間にカメラコードを付加する。

入力タイミング発生回路３３は、入力端子１〜４各々に入力された映像信号ＶＳ１〜ＶＳ４から、水平同期信号および垂直同期信号を分離する。そして、分離した水平同期信号および垂直同期信号を基に映像信号の１フレームの開始タイミングおよび終了タイミングを生成する。また、映像信号ＶＳ１〜ＶＳ４各々に対し、当該信号のサブキャリアに位相ロックした４ｆｓｃクロックを発生させる。

なお、アナログ映像信号ＶＳ１〜ＶＳ４各々について生成された、当該信号の１フレームの開始および終了タイミングと、４ｆｓｃクロックとを、当該信号の入力タイミングと呼ぶこととする。

切替スイッチ３６は、基準タイミング発生回路４５の制御信号ＳＡにしたがって、入力タイミング発生回路３３で生成された映像信号ＶＳ１〜ＶＳ４各々の入力タイミングの中から、いずれか１つの入力タイミングを選択して出力する。

切替スイッチ３７は、基準タイミング発生回路４５の制御信号ＳＢにしたがって、入力タイミング発生回路３３で生成された映像信号ＶＳ１〜ＶＳ４各々の入力タイミングの中から、いずれか１つの入力タイミングを選択して出力する。

書き込み制御回路Ａ４０は、基準タイミング発生回路４５の制御信号と、切替スイッチ３６から出力された入力タイミングとにしたがい、ＦＩＦＯメモリＡ３８が１フレーム分の映像信号を書き込むように制御信号ＭＷＡを発生する。また、Ａ／Ｄコンバータ３４に前記入力タイミングに含まれる４ｆｓｃクロックを供給する。

書き込み制御回路Ｂ４１は、基準タイミング発生回路４５の制御信号と、切替スイッチ３７から出力された入力タイミングとにしたがい、ＦＩＦＯメモリＢ３９が１フレーム分の映像信号を書き込むように制御信号ＭＷＢを発生する。また、Ａ／Ｄコンバータ３５に前記入力タイミングに含まれる４ｆｓｃクロックを供給する。

読み出し制御回路Ａ４２は、基準タイミング発生回路４５の制御信号にしたがい、ＦＩＦＯメモリＡ３８から映像信号を読み出すタイミングを特定する制御信号ＭＲＡを発生する。

読み出し制御回路Ｂ４３は、基準タイミング発生回路４５の制御信号にしたがい、ＦＩＦＯメモリＢ３９から映像信号を読み出すタイミングを特定する制御信号ＭＲＢを発生する。

次に、図２に示す同期化切替回路５の動作について説明する。

ここでは、入力端子１〜４に各々入力される映像信号ＶＳ１〜ＶＳ４が互いに非同期（垂直同期の位相がずれている）の場合の例について説明する。

図３は図２に示す同期化切替回路５の動作を説明するためのタイミング図である。

図３において、１−１〜１−７は映像信号ＶＳ１の１フレーム分の期間、２−１〜２−７は映像信号ＶＳ２の１フレーム分の期間、３−０〜３−７は映像信号ＶＳ３の１フレーム分の期間、そして、４−１〜４−７は映像信号ＶＳ４の１フレーム分の期間を、それぞれ示している。

基準タイミング発生回路４５は、２フレーム分の期間毎に、映像信号ＶＳ１とＶＳ３とを交互に選択する制御信号ＳＡを生成する。

したがって、映像選択回路Ａ３１で選択された映像信号ＶＳＡは、図３に示すように、２フレーム分の期間毎に、映像信号ＶＳ１と映像信号ＶＳ３とが交互に切り替わる混合映像信号となる。

書き込み制御回路Ａ４０は、映像選択回路Ａ３１で選択された映像信号ＶＳＡが切り替わった後、最初のフレーム開始タイミングから当該フレームの終了タイミングの間の映像信号（１フレーム分の映像信号）に対応するデジタル映像データをＦＩＦＯメモリＡ３８に書き込むように、制御信号ＭＷＡを生成する。

これにより、ＦＩＦＯメモリＡ３８には、１フレーム分の映像信号ＶＳ１と、１フレーム分の映像信号ＶＳ３とが交互に書き込まれる。

また、ＦＩＦＯメモリＡ３８は、読み出し制御回路Ａ４２の制御信号にしたがい、格納した１フレーム分の映像信号を読み出すことで、図３に示すように、１フレーム分の映像信号ＶＳ１と、１フレーム分の映像信号のＶＳ３とが、各々２フレーム毎に交互に同期化された映像信号ＶＱＡを出力する。

以上の動作がＢ側の回路（映像選択回路３２、Ａ／Ｄコンバータ３５、ＦＩＦＯメモリＢ３９、切替スイッチ３７、書き込み制御回路Ｂ４１、読み出し制御回路４３）でも同様に行われる。

これにより、ＦＩＦＯメモリＢ３９から出力される映像信号ＶＱＢは、図３に示すように、１フレーム分の映像信号ＶＳ２と、１フレーム分の映像信号ＶＳ４とが、各々２フレーム毎に交互に同期化された信号となる。

基準タイミング発生回路４５は、１フレーム分の期間毎に、選択するデジタル映像データＶＱＡ、ＶＱＢを切り替えるように制御信号ＳＱを生成する。

これにより、出力選択回路４４から出力される映像信号ＶＯは、デジタル変換された映像信号ＶＳ１〜ＶＳ４が同期化されて、１フレーム毎に順次切り替えられた混合映像信号となる。

その後、カメラコード付加回路４７は、垂直ブランキング期間内の適当な部分に、当該ブランキング期間に続く混合映像信号が、映像信号ＶＳ１〜ＶＳ４のいずれに相当するものであるかを示すカメラコードを付加する。

図４にカメラコードを付加した映像信号の例を示す。

図４は垂直ブランキング内の任意の１Ｈ（水平同期）期間の混合映像信号を示しており、符号５１は水平同期信号、符号５２はカラーバースト信号、Ａ〜Ｄの部分は情報信号である。

図のＡ〜Ｄの部分をハイレベル（例えば８０ＩＲＥ）、あるいはロウレベル（例えば０ＩＲＥ）に設定することで、カメラの番号を示す４ビットの情報とすることができる。

本実施形態では、映像信号ＶＳ１のときは４ビットの情報が「１」、映像信号ＶＳ２のときは「２」、映像信号ＶＳ３のときは「３」、そして映像信号ＶＳ４のときは「４」となるように、カメラコードを付加している。

以上に説明した同期化切替回路５の動作により、非同期の４つの映像信号を、同期化して、且つカメラコードを付加して、時分割で出力することができる。

次に、カメラコード判別回路１２について説明する。

図５はカメラコード判別回路１２の概略構成図である。

ここで、符号５３はコンパレータ、符号５４はラッチ回路、符号５５は同期分離回路、そして、符号５６はタイミング発生回路である。

同期分離回路５５は、同期化切替回路５から出力された混合映像信号から、水平同期信号と垂直同期信号とを分離して、出力する。

タイミング発生回路５６は、同期分離回路５５から出力された水平同期信号および垂直同期信号を基に、カメラコードの情報信号（図４のＡ〜Ｄの部分）の検出タイミングを生成する。

コンパレータ５３は、同期化切替回路５から出力された混合映像信号を、スレショールドレベル（例えば５０ＩＲＥ）と比較することにより、当該信号がハイレベルであるか、あるいはロウレベルであるか判別する。判別された信号は、タイミング発生回路５６で生成された検出タイミングでラッチされ、次のカメラコードをラッチするまでの約１フレーム期間、保持される。

次に、メモリ（１Ｒ）６〜メモリ（４Ｒ）９について説明する。

メモリ（１Ｒ）６〜メモリ（４Ｒ）９は、書き込みと読み出しとを同時に行うことができるＦＩＦＯメモリである。ライトリセット入力にしたがって書き込みアドレスをリセットし、ライトイネーブル入力がハイの期間のみ、書き込みアドレスをインクリメントしながらデータを書き込む。

同様に、リードリセット入力にしたがって読み出しアドレスをリセットし、リードイネーブル入力がハイの期間のみ、読み出しアドレスをインクリメントしながらデータを読み出す。

次に、記録時メモリ制御回路１３について説明する。

図６は記録時メモリ制御回路１３の概略構成図である。

ここで、符号６１は６０進カウンタ回路、符号６２はデコーダ回路、符号６３〜符号６６は一致検出回路、符号６７はエッジ検出回路（ＤＥＧ）群、そして、符号６８はＯＲ回路である。

６０進カウンタ回路６１は、ＣＫ端子に入力されたクロックの立ち上がりに同期してインクリメントする。

デコーダ回路６２は、Ｄ端子に入力されたカウント値が所定値になったときに所定の出力端子をハイレベルにする。

本実施形態では、図６において、出力「Ｑｋ(ｋは自然数）」は、Ｄ端子に入
力されたカウント値が「ｋ」のときにハイレベルを出力するようにしてある。たとえば、出力「Ｑ０」は、Ｄ端子に入力されたカウント値が「０」のときにハイレベルを出力する。

また、出力「Ｑｋ−ｌ（ ｋ、ｌは自然数）」は、Ｄ端子に入力されたカウン
ト値がｋになってから当該カウント値がｌになる間、ハイレベルを出力するようにしてある。たとえば、出力「Ｑ５１−５」は、Ｄ端子に入力されたカウント値が「５１」になってから当該カウント値が「５」になる間、ハイレベルを出力する。

一致検出回路６３〜６６は、２つの入力値が一致したときにハイレベルを出力する。

エッジ検出回路群６７を構成するエッジ検出回路（ＤＥＧ）各々は、入力パルスの立ち下がりの１クロック期間のみハイレベルを出力する。

次に、図６に示す記録時メモリ制御回路１３の動作について説明する。

まず、カウンタ回路６１は、ビデオデコーダ回路２６から出力された映像データＶＳＭＩｒのフレーム基準タイミング（ＦＴ）に同期してインクリメントする。そして、カウント値が５９に達すると、次のインクリメントでリセットされる。これにより、６０フレーム周期でメモリ制御のための基準カウント値を発生させる。

次に、デコーダ回路６２は、カウンタ回路６１で生成された基準カウント値が「０」、「１５」、「３０」、あるいは「４５」になったときに、対応する出力端子「Ｑ０」、「Ｑ１５」、「Ｑ３０」、「Ｑ４５」からハイレベルを出力する。

これらのデコード出力を受けたエッジ検出回路群６７のエッジ検出回路は、当該デコード出力の立ち下がりの１クロック期間のみハイレベルのパルスを出力する。このパルスは、ライトリセット信号（図６に示すＭＷＲ１Ｒ〜ＭＷＲ４Ｒ）としてメモリ（１Ｒ）６〜メモリ（４Ｒ）９に供給される。

同様に、デコーダ回路６２は、カウンタ回路６１で生成された基準カウント値が「５０」、「５」、「２０」、あるいは「３５」になったときに、対応する出力端子「Ｑ５０」、「Ｑ５」、「Ｑ２０」、「Ｑ３５」からハイレベルを出力する。

これらのデコード出力を受けたエッジ検出回路群６７のエッジ検出回路は、当該デコード出力の立ち下がりの１クロック期間のみハイレベルのパルスを出力する。このパルスは、リードリセット信号（図６に示すＭＲＲ１Ｒ〜ＭＲＲ４Ｒ）としてメモリ（１Ｒ）６〜メモリ（４Ｒ）９に供給される。

また、デコーダ回路６２は、カウンタ回路６１で生成された基準カウント値が「５１」になってから、当該カウント値が「５」になるまで、出力端子「Ｑ５１−５」からハイレベルのパルスを出力する。このパルスは、リードイネーブル信号（図６に示すＭＲ１Ｒ）としてメモリ（１Ｒ）６に供給される。

同様に、デコーダ回路６２は、カウンタ回路６１で生成された基準カウント値が「６」になってから当該カウント値が「２０」になるまで、「２１」になってから当該カウント値が「３５」になるまで、そして、「３６」になってから当該カウント値が「５０」になるまで、それぞれ対応する出力端子「Ｑ６−２０」、「Ｑ２１−３５」、「Ｑ３６−５０」からハイレベルのパルスを出力する。このパルスは、リードイネーブル信号（図６に示すＭＲ２Ｒ〜ＭＲ４Ｒ）として、メモリ（２Ｒ）７〜メモリ（４Ｒ）９に供給される。

一方、一致検出回路６３は、カメラコード判別回路１２で判別されたカメラコードＣＣＯＤＥが「１」の場合のみ、出力をハイレベルにする。この一致検出回路６３の出力は、ライトイネーブル信号（図６に示すＭＷ１Ｒ）としてメモリ（１Ｒ）６に供給される。

一致検出回路６４は、カメラコード判別回路１２で判別されたＣＣＯＤＥが「２」の場合のみ、出力をハイレベルにする。この一致検出回路６４の出力は、ライトイネーブル信号（図６に示すＭＷ２Ｒ）としてメモリ（２Ｒ）７に供給される。

一致検出回路６５は、カメラコード判別回路１２で判別されたＣＣＯＤＥが「３」の場合のみ、出力をハイレベルにする。この一致検出回路６５の出力は、ライトイネーブル信号（図６に示すＭＷ３Ｒ）としてメモリ（３Ｒ）８に供給される。

一致回路６６は、カメラコード判別回路１２で判別されたＣＣＯＤＥが「４」の場合のみ、出力をハイレベルにする。この一致回路６６の出力は、ライトイネーブル信号（図６に示すＭＷ４Ｒ）としてメモリ（４Ｒ）９に供給される。

上記説明した記録時メモリ制御回路１３の動作をタイミング図で示すと、図７および図８のようになる。

図７は、６０進カウンタ６１のカウント値が０〜２０になるまでの期間、すなわち約２１フレーム分の期間における各部の波形を示している。

ここで、「書込み領域１」はメモリ（１Ｒ）６の複数の書込みアドレスを代表値で表したものであり、各領域には１フレーム分の映像データが記憶できるものとする。

したがって、「書込み領域１」の値は、１フレーム分の映像データを書き込む毎に１つずつインクリメントされ、書込みリセット信号ＭＷＲ１Ｒにより０にリセットされる。

同様に、「書込み領域２」、「書込み領域３」、「書込み領域４」は、それぞれメモリ（２Ｒ）７、メモリ（３Ｒ）８、メモリ（４Ｒ）９の複数の書込みアドレスを代表値で表したものである。

図７に示すように、カメラコードＣＣＯＤＥは、４フレーム周期で変化するので、ライトイネーブル信号ＭＷ１Ｒ〜ＭＷ４Ｒは、４フレームに１回の割合でハイになる。

６０進カウンタ６１の値ＣＴ６０が、０から１に変わるタイミングにおいて、メモリ（１Ｒ）６のライトリセット信号ＭＷＲ１Ｒがハイになり、書込みアドレスがリセットされる。

そして、次のフレーム期間（ＣＴ６０が１の期間）に、映像データＶＳＭＩｒの「１−１」部分（映像信号ＶＳ１の１フレーム分に相当）が、メモリ（１Ｒ）６の領域０に書き込まれる。

以後、メモリ（１Ｒ）６には、４フレーム毎に、映像データＶＳＭＩｒから映像信号ＶＳ１の１フレームに相当する信号が書込まれる。

一方、メモリ（２Ｒ）７のライトリセット信号ＭＷＲ２Ｒは、ＣＴ６０が１５から１６に変わるタイミングでハイになり、メモリ（２Ｒ）７の書込みアドレスがリセットされる。

そして、次のフレーム期間（ＣＴ６０が１８の期間）に映像データＶＳＭＩｒの「２−１８」部分（映像信号ＶＳ２の１フレーム分に相当）が、メモリ（２Ｒ）７の領域０に書き込まれる。

以後、メモリ（２Ｒ）７には、４フレーム毎に、映像データＶＳＭＩｒから映像信号ＶＳ２の１フレームに相当する信号が書込まれる。

メモリ（３Ｒ）８、メモリ（４Ｒ）９のライトリセット信号ＭＷＲ３Ｒ、ＭＷＲ４Ｒは、さらに１５フレームずつずれたタイミングでハイになる。

そして、上記と同様の要領で、メモリ（３Ｒ）８では映像信号ＶＳ３の１フレームに相当する映像データが、そしてメモリ（４Ｒ）９では映像信号ＶＳ４の１フレームに相当する映像データが、それぞれ４フレーム毎に、領域０から順番に書き込まれる。

図８は、６０進カウンタ６１が３周弱回る期間、すなわち約１７０フレーム分の期間における各部の波形を示している。

なお、ここでは、図が煩雑になるのを防ぐため、ＶＳＭＩｒおよびＣＣＯＤＥを省略してある。また、６０進カウンタ６１のカウント値ＣＴ６０は、アナログ値で図示した。

ＣＴ６０が「５０」から「５１」に変わるタイミングにおいて、メモリ（１Ｒ）６のリードリセット信号ＭＲＲ１Ｒがハイになり（図示は省略）、読み出しアドレスがリセットされる。

そして、次の１５フレーム期間（ＣＴ６０が「５１」になってから「５」になるまでの期間）、リードイネーブル信号ＭＲ１Ｒがハイになり、これにより、メモリ１Ｒ（６）に書き込まれたデータが領域０から１５まで順次読み出される。

データ読み出し期間中も、４フレーム周期で断続的に書込みが行われるが、ライトリセット信号ＭＷＲ１Ｒとリードリセット信号ＭＲＲ１Ｒの時間差を適切に（ここでは、５０フレーム分）とってあるので、読み出しアドレスが書込みアドレスを追い越すことはない。すなわち、一回の読み出し期間（１５フレーム）内に新しいデータと古いデータとが混在することはない。

メモリ（２Ｒ）７〜メモリ（４Ｒ）９の動作に関しては、図８に示すように、ライトリセット信号、リードリセット信号およびリードイネーブル信号のタイミングがほぼ１５フレームずつずれている点を除いて、メモリ（１Ｒ）６の動作とほぼ同様である。

各々のメモリ（１Ｒ）６〜メモリ（４Ｒ）９の出力イネーブル信号は、リードイネーブル信号と接続されており、リードイネーブル信号がロウの場合、出力がハイインピーダンスになるように制御されている。

したがって、映像データＶＳＭＯrは、図８に示すように、１５フレーム分毎
に、メモリ（１Ｒ）６〜メモリ（４Ｒ）９から順次まとめて出力される。

以上に説明した記録時メモリ制御回路１３の動作により、ビデオデコーダ回路２６から出力された、フレーム単位で順次時分割された映像信号ＶＳ１〜ＶＳ４の映像データＶＳＭＩｒを、１５フレーム単位で順次時分割された映像信号ＶＳ１〜ＶＳ４の映像データＶＳＭＯｒに変換することができる。

次に、ＭＰＥＧ符号化回路１１について説明する。

図９は、図１に示すＭＰＥＧ符号化回路１１の概略構成図である。

ここで、符号７１は画像順並び変え回路、符号７２は減算回路、符号７３および符号８３は切替回路、符号７４はＤＣＴ（Discrete Cosine Transfer)変換回
路、符号７５は量子化回路、符号７６は可変長符号化回路、符号７７はバッファメモリ、符号７８は逆量子化回路、符号７９は逆ＤＣＴ変換回路、符号８０は加算回路、符号８１は画像メモリ、符号８２は動き補償回路、符号８４は画像タイプ決定回路、符号８５は情報量制御回路、符号８６はカメラコード発生回路、そして、符号８７はビデオ多重符号化回路である。

ＭＰＥＧ符号化では、フレーム間予測符号化を行わないＩ（Intra-coded）ピ
クチャ、前方向フレーム間予測符号化を行うＰ（Predictive-coded）ピクチャ、および前後両方向フレーム間予測符号化を行うＢ（Bidirectonally predictive-coded）ピクチャの三種類の符号化を、周期的に繰り返す。

画像タイプ決定回路８４は、これらの画像タイプに応じた処理が周期的に行われるように管理するカウンタ回路である。記録時メモリ制御回路１３からのＲＥＳ信号（図６において、ＯＲ回路６８から出力される信号）によりリセットされ、ＧＯＰ（Group of Pictures）を周期として、上記各ピクチャに対応した制御
信号を各部に送出する。

画像順並び変え回路７１は、画像タイプ決定回路８４から出力された制御信号にしたがって、映像データＶＳＭＯｒの画面順序を並べ替える。

切替回路７３は、フレーム内符号化とフレーム間符号化とに対応して入力映像データと差分データとを選択するものであり、画像タイプ決定回路８４からの制御信号ＳＷＣＴＬに応じて切り替えられる。

切り替えられた映像データはＤＣＴ変換回路７４において８画素×８ラインのブロック単位で空間周波数領域に変換され、量子化回路７５で量子化マトリクスとの演算により量子化される。

量子化回路７５で量子化されたデータは、可変長符号化回路７６において、動き補償回路８２からの動きベクトルや符号化モード情報とともに可変長符号化され、バッファ７７で蓄積された後、ビデオ多重符号化回路８７に出力される。

情報量制御回路８５は、バッファメモリ７７内のデータ量に応じた量子化スケールを設定して、量子化回路７５および逆量子化回路７８に送出する。

また、量子化回路７５で量子化されたデータは、逆量子化回路７８、逆ＤＣＴ変換回路７９で局部復号化され、画像メモリ８１に記憶される。ただし、Ｂピクチャは参照画像として用いないので画像メモリ８１に書き込まない。

このような書込み制御は、画像タイプ決定回路８４からの制御信号にしたがって行われる。

切替回路８３は、フレーム内復号化とフレーム間復号化を選択するための切替回路で、画像タイプ決定回路８４からの制御信号に応じて切り替えられる。

動き補償回路８２は、画像順並び変え回路７１からの映像データを基に入力映像の動きベクトルを検出し、画像メモリ８１の画像データに対して動き補償を行う。このとき、動き補償回路８２は前方向、後方向及び両方向の動き補償のうち最適な補償を選択して行い、またフレーム間の相関が非常に小さいと判断した場合には「０」を出力する。

なお、Ｐピクチャでは、前方向の動き補償のみにするなど、画像タイプにより処理を切り替えるが、この切り替えは画像タイプ決定回路８４からの制御信号にしたがって行われる。

カメラコード発生回路８６は、記録時メモリ制御回路１３から出力されるリードイネーブル信号（図６に示すＭＲ１Ｒ〜ＭＲ４Ｒ）に応じて、対応するカメラコードを発生する。

たとえば、リードイネーブル信号ＭＲ１Ｒがハイのときは、図８のタイミング図から明らかなように、入力端子１に入力された映像信号ＶＳ１に対応する映像データが、映像データＶＳＭＯｒとして出力されているので、「１」に相当するカメラコードを発生する。

このカメラコードは、ビデオ多重符号化回路８７においてＭＰＥＧ規格で規定されているＧＯＰ層のユーザデータとして付加され、バッファ７７からの映像符号化データとともにＭＰＥＧビットストリームＢＳｒとして出力される。

図１０は、図９に示すＭＰＥＧ符号化回路の動作を示すタイミング図である。

ここで、図７に示に示す記録時メモリ制御回路１３の動作とのタイミング関係を明確にするために、６０進カウンタ６１のカウンタ値ＣＴ６０、メモリ（１Ｒ）６のリードイネーブル信号ＭＲ１Ｒ、映像データＶＳＭＯｒ、およびＲＥＳ信号を示している。

図１０において、ＧＣＴは画像タイプ決定回路８４内部のカウンタのカウント値、ＰＴＹＰＥ１は映像データＶＳＭＯｒの画像タイプ、ＰＴＹＰＥ２は図２に示す画像順並び替え回路７１の出力映像信号ＶＳＭＯＡの画像タイプを示している。

ＧＣＴはＲＥＳ信号でリセットされるまで、１フレーム毎にインクリメントする。

ＲＥＳ信号は、図１０から分かるように、１５フレーム周期でハイになるので、ＧＣＴは１５フレーム周期でカウント値が変化する。

図１０のＰＴＹＰＥ１で示すように、画像タイプ決定回路８４は、ＧＣＴ＝０のときの映像データＶＳＭＯｒ（１フレーム分の映像データ）がＩピクチャとして符号化されるように各部に制御信号を送る。

同様に、ＧＣＴ＝１、２ときはＢピクチャ、ＧＣＴ＝３ではＰピクチャとなるようにする。

画像順並び変え回路７１は、Ｂピクチャの双方向予測符号化を可能にするために、図１０に示すように、Ｂピクチャが、予測に使われるＩ、Ｐピクチャよりも後になるように画像の順序を入れ替える。

この結果、画像順並び替え回路７１の出力映像信号ＶＳＭＯＡのフレーム処理順序は、図１０に示すＶＳＡのようになる。フレーム「１−１」や「２−２」はＩピクチャとして符号化されるので、画像タイプ決定回路８４の制御信号ＳＷＣＴＬをハイにして、切替回路７３、８３がＢ側を選択するようにする。これにより、これらの画像を処理するときはフレーム間予測が行われない。

上記説明したＭＰＥＧ符号化回路１１では、一つのカメラで得られた映像信号に対応する映像データ（例えば図１０に示すＶＳＭＯｒ「１−１」〜「１−５７」）のみでＧＯＰを構成する。

他のＧＯＰの映像データは別のカメラで得られた映像信号に対応するものであり、フレーム間予測を行っても効果はないので、他のＧＯＰとのフレーム間予測は行わないように、すなわちクローズドＧＯＰとする。

なお、本実施形態では、１５フレームでＧＯＰを構成し、Ｐピクチャの間隔は３フレーム間隔としたが、これらの設定は一例にすぎず、他の設定でもよい。ただし、図６に示すカウンタ６１の最大カウント値は、ＧＯＰ周期の４（カメラの数に相当）倍になるように構成する必要がある。

次に、記録再生部１４について説明する。

記録再生部１４は、たとえば、ＶＨＳ（Video Home System）規格の機構系を
基本としてデジタル信号を記録再生できるようにしたＤ−ＶＨＳ（Digital-Video Home System）規格のＶＴＲなどを用いることができる。あるいは、光ディス
クやハードディスクなどのディスク媒体に記録する装置であってもよい。これらは、記録時間、コスト、信頼性等の条件から最適なものを選べばよい。

理想的には、記録されるビットストリームＢＳrと再生されるビットストリー
ムＢＳpとが等しいことが望まれる。

次に、ＭＰＥＧ復号化回路１５について説明する。

図１１は図１に示すＭＰＥＧ復号化回路１５の概略構成図である。

ここで、符号９１は加算回路、符号９２は逆ＤＣＴ変換回路、符号９３は逆量子化回路、符号９４は可変長復号化回路、符号９５はバッファメモリ、符号９６はビデオ多重復号化回路、符号９７は画像メモリ、符号９８は動き補償回路、符号９９は遅延保持回路、そして符号１００は画像順並び変え回路である。

記録再生部１４で再生されたＭＰＥＧビットストリームＢＳｐはバッファメモリ９５に一時蓄積され、その後、ビデオ多重復号化回路９６に出力される。

ビデオ多重復号化回路９６は、ビットストリームＢＳｐから映像符号化データと各種コードを分離する。そして、映像符号化データを可変長復号化回路９４へ出力するとともに、各種コードを基に必要な制御信号を発生して各部へ送出する。

また、ビデオ多重復号化回路９６は、ＧＯＰ層のユーザデータとして挿入されたカメラコードを検出し、遅延・保持回路９９に出力する。

遅延・保持回路９９は、カメラコードを映像信号の復号に要する時間分だけ遅延させ、画像順並び変え回路１００からの出力に同期させる。また、１ＧＯＰ期間、その値（本実施形態では、１５フレーム期間）保持して、再生時メモリ制御回路２１へ出力する。

ビデオ多重復号化回路９６で分離された映像符号化データには、基本的に、ＭＰＥＧ符号化回路１１での符号化処理と逆の処理が施される。この処理は通常のＭＰＥＧ復号の動作と変わらないので、動作の概要のみ簡単に説明する。

すなわち、可変長復号化回路９４で、マクロブロック符号化情報が復号されて、符号化モード、動きベクトル、量子化情報および量子化ＤＣＴ係数が分離される。

復号された８×８の量子化ＤＣＴ係数は、逆量子化回路９３でＤＣＴ係数に復元され、その後、逆ＤＣＴ回路９２により映像データに変換される。

なお、イントラ符号化モードの場合はそのまま出力される。

また、動き補償予測モードの場合は、動き補償予測されたブロックデータが加算回路９１にて加算される。

Ｉ、Ｐピクチャについては、その後の復号処理で参照画面として用いる必要があるため、画像メモリ９７に書き込まれる。

最後に、画像順並び変え回路１００において、ＭＰＥＧ符化号回路１１での符号化処理で、最初に行われたフレーム順の並び変えと逆の並び変えが行われ、元のフレーム順序、すなわちＭＰＥＧ符号化回路１１に入力された映像データＶＳＭＯｒと同じフレーム順番の映像データＶＳＭＩｐを生成する。

次に、メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９について説明する。

メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９は、メモリ（１Ｒ）６〜メモリ（４Ｒ）９と同様に、ＦＩＦＯメモリで構成されており、再生時メモリ制御回路２１が発生するライトリセット信号、ライトイネーブル信号、リードリセット信号及びリードイネーブル信号によって制御される。

これにより、ＭＰＥＧ復号化された映像データは、フレーム単位で順序が入れ替えられて、メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９に書き込まれる。

この順序入れ替えは、映像データＶＳＭＩｒのメモリ（１Ｒ）６〜メモリ（４Ｒ）９への書き込み及び読み出し順序と逆の処理を行うものである。

次に、再生時メモリ制御回路２１について説明する。

図１２は図１に示す再生時メモリ制御回路２１の概略構成図である。

ここで、符号１０１〜符号１０４は一致検出回路、符号１０５〜符号１０８は立ち上がり検出回路、符号１０９〜符号１１２は遅延回路、符号１１３は４進カウンタ、そして、符号１１４はデコーダ回路である。

一致回路１０１は、図１１に示す遅延・保持回路９９から出力されたカメラコードＣＣＯＤＥｐが「１」のときにハイレベルを出力する。その出力は、ライトイネーブル信号（ＭＷ１Ｐ）としてメモリ（１Ｐ）１６に入力される。

一致回路１０２は、遅延・保持回路９９から出力されたカメラコードＣＣＯＤＥｐが「２」のときにハイレベルを出力する。その出力は、ライトイネーブル信号ＭＷ２Ｐとしてメモリ（２Ｐ）１７に入力される。

一致回路１０３は、遅延・保持回路９９から出力されたカメラコードＣＣＯＤＥｐが「３」のときにハイレベルを出力する。その出力は、ライトイネーブル信号ＭＷ３Ｐとしてメモリ（３Ｐ）１８に入力される。

一致回路１０４は、遅延・保持回路９９から出力されたカメラコードＣＣＯＤＥｐが「４」のときにハイレベルを出力する。その出力は、ライトイネーブル信号ＭＷ４Ｐとしてメモリ（４Ｐ）１９に入力される。

立ち上がり検出回路１０５はライトイネーブル信号ＭＷ１Ｐの立ち上がりの１クロック期間のみハイレベルにする。その出力は、ライトリセット信号ＭＷＲ１Ｐとしてメモリ（１Ｐ）１６に入力される。

立ち上がり検出回路１０６はライトイネーブル信号ＭＷ２Ｐの立ち上がりの１クロック期間のみハイレベルにする。その出力は、ライトリセット信号ＭＷＲ２Ｐとしてメモリ（２Ｐ）１７に入力される。

立ち上がり検出回路１０７はライトイネーブル信号ＭＷ３Ｐの立ち上がりの１クロック期間のみハイレベルにする。その出力は、ライトリセット信号ＭＷＲ３Ｐとしてメモリ（３Ｐ）１８に入力される。

立ち上がり検出回路１０８はライトイネーブル信号ＭＷ４Ｐの立ち上がりの１クロック期間のみハイレベルにする。その出力は、ライトリセット信号ＭＷＲ４Ｐとしてメモリ（４Ｐ）１９に入力される。

遅延回路１０９は、ライトリセット信号ＭＷＲ１Ｐを１フレーム分遅延させる。その出力はリードリセット信号ＭＲＲ１Ｐとしてメモリ（１Ｐ）１６に入力される。

遅延回路１１０は、ライトリセット信号ＭＷＲ２Ｐを１フレーム分遅延させる。その出力はリードリセット信号ＭＲＲ２Ｐとしてメモリ（２Ｐ）１７に入力される。

遅延回路１１１は、ライトリセット信号ＭＷＲ３Ｐを１フレーム分遅延させる。その出力はリードリセット信号ＭＲＲ３Ｐとしてメモリ（３Ｐ）１８に入力される。

遅延回路１１２は、ライトリセット信号ＭＷＲ４Ｐを１フレーム分遅延させる。その出力はリードリセット信号ＭＲＲ４Ｐとしてメモリ（４Ｐ）１９に入力される。

４進カウンタ１１３は、映像データＶＳＭＩｐのフレーム基準タイミングＦＴｐにしたがってカウント値を１ずつインクリメントする。

デコーダ回路１１４は、４進カウンタ１１３のカウント値が「０」、「１」、「２」、「３」になったときに、それぞれ出力端子「Ｑ０」、「Ｑ１」、「Ｑ２」、「Ｑ３」をハイレベルにする。出力端子「Ｑ０」〜「Ｑ３」から出力されるハイレベルの信号は、それぞれメモリ（１Ｐ）１６〜メモリ（４Ｐ）１９のリードイネーブル信号ＭＲ１Ｐ〜ＭＲ４Ｐとなる。

次に、上記構成の再生時メモリ制御回路２１による、映像データＶＳＭＩｐのメモリ（１Ｐ）１６〜メモリ（４Ｐ）１９への書き込み動作および読み出し動作について説明する。

図１３は再生時メモリ制御回路２１による映像データＶＳＭＩｐのメモリ（１Ｐ）１６〜メモリ（４Ｐ）１９への書き込み動作を説明するためのタイミング図である。

メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９に入力される映像データＶＳＭＩｐは、図１３に示すように、入力端子１〜４に入力された映像信号ＶＳ１〜ＶＳ４に対応する映像データが、１５フレーム毎に順次切り替わった構成となっている。また、カメラコードＣＣＯＤＥｐは、映像信号ＶＳ１〜ＶＳ４に対応した番号となっている。

まず、メモリ（１Ｐ）１６への書き込みの動作および読み出し動作について説明する。

ライトイネーブル信号ＭＷ１Ｐは、カメラコードＣＣＯＤＥｐが値「１」を保持している期間、１５フレーム分の期間中、ハイレベルとなる。

ライトリセット信号ＭＷＲ１Ｐは、ライトイネーブル信号ＭＷ１Ｐの立上がりエッジ部分でハイとなるので、映像信号ＶＳ１のフレーム「１−１」からフレーム「１−５７」までの１５フレーム分に相当する映像データＶＳＭＩｐが連続してメモリ（１Ｐ）１６に書き込まれることになる。

なお、図１３中の、ライトイネーブル信号ＭＷ１Ｐにおける括弧内の数字は、書き込みが行われるメモリ領域を示している。

リードリセット信号ＭＲＲ１Ｐは、ライトリセット信号ＭＷＲ１Ｐの１フレーム後にハイレベルとなる。

リードイネーブル信号ＭＲ１Ｐは、４フレーム周期で１フレーム期間だけハイレベルになるので、上記書き込み動作によりメモリ（１Ｐ）１６に書き込まれた映像データＶＳＭＩｐが、４フレーム周期で間欠的に読み出される。

なお、図１３中の、リードイネーブル信号ＭＲ１Ｐにおける括弧内の数字は、読み出しが行われたメモリ領域を示している。

この結果、メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９から出力される映像データＶＳＭＯｐは、図１３に示すように、最初の十数フレーム期間は、４フレーム周期で入力端子１に入力された映像信号ＶＳ１に対応する映像データのみが出力される。

次に、メモリ（２Ｐ）１７への書き込み動作および読み出し動作について説明する。

ライトリセット信号ＭＷＲ２Ｐおよびライトイネーブル信号ＭＷ２Ｐは、メモリ（１Ｐ）１６に対するライトリセット信号ＭＷＲ１Ｐ、ライトイネーブル信号ＭＷ１Ｐより１５フレーム遅れて発生する。

このため、メモリ（１Ｐ）１６に対する書き込みから、１５フレーム遅れて、映像信号ＶＳ２のフレーム「２−２」からフレーム「２−５８」までの１５フレーム分に相当する映像データＶＳＭＩｐが、連続してメモリ（２Ｐ）１７に書き込まれることになる。

また、リードリセット信号ＭＲＲ２Ｐが、ライトリセット信号ＭＷＲ２Ｐから１フレーム期間遅れてハイレベルになり、その後のリードイネーブル信号ＭＲ２Ｐがハイレベルの期間中に、上記書き込み動作で書き込まれた、入力端子２に入力された映像信号ＶＳ２に対応する映像データが、４フレーム周期で読み出される。

なお、図１３において、メモリ（３Ｐ）１８およびメモリ（４Ｐ）１９の書き込みおよび読み出し動作については、リードイネーブル信号ＭＲ３Ｐ、ＭＲ４Ｐを示しているのみであるが、約１５フレームずつ遅れて、上記説明したメモリ（１Ｐ）１６およびメモリ（２Ｐ）１７の場合と同様の動作を行う。

以上に説明した再生時メモリ制御回路２１の動作により、ＭＰＥＧ復号化回路１５から出力された、１５フレーム単位で順次時分割された映像信号ＶＳ１〜ＶＳ４の映像データＶＳＭＩｐを、ビデオデコーダ回路２６から出力された映像データＶＳＭＩｒと略同じフレーム順番のＶＳＭＯｐに変換することができる。

なお、図１３に示す映像データＶＳＭＯｐにおいて、映像データ番号がない部分は、メモリへの最初の書き込みが行われる前に、当該メモリのリードイネーブル信号（ＭＲ２Ｐなど）がハイになって読み出された無効データである。この無効データ部分は、カメラコード付加回路２３でカメラコードが付加されず、表示制御回路２４でモニタ出力に表われないように処理される。

ところで、上記の再生時メモリ制御回路２１では、復元された映像データＶＳＭＯｐのフレーム順番が、ビデオデコーダ回路２６から出力された映像データＶＳＭＩｒのフレーム順番と多少ずれることになるが、使用上問題となる程度のものではない。ビデオデコーダ回路２６から出力された映像データＶＳＭＩｒのフレーム順番と全く同じフレーム順番に復元するためには、たとえば映像データＶＳＭＯｐをメモリなどに格納して、各映像入力端子ＶＳ１〜ＶＳ４に入力した映像信号に相当する映像データの出力タイミングを調節してやればよい。

次に、表示制御回路２４について説明する。

図１４は図１に示す表示制御回路２４の概略構成図である。

ここで、符号１２１は映像信号入力端子、符号１２２はＡ／Ｄコンバータ、符号１２３はビデオデコーダ、符号１２４はメモリ、符号１２５はビデオエンコーダ、符号１２６はＤ／Ａコンバータ、符号１２７はカメラコード分離回路、符号１２８はメモリ制御回路、そして符号１２９は映像信号出力端子である。

メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９から読み出された映像データＶＳＭＯｐは、ビデオエンコーダ回路２７で複合映像信号に変換された後、映像信号入力端子１２１に入力される。

Ａ／Ｄコンバータ１２２は、映像信号入力端子１２１に入力された複合映像信号を、デジタル変換する。

ビデオデコーダ１２３は、Ａ／Ｄコンバータ１２２でデジタル変換された複合映像信号を、輝度信号データと色差信号データとに分離する。

カメラコード分離回路１２７は、複合映像信号の垂直同期部分に挿入されているカメラコードを分離して、メモリ制御回路１２８に送出する。

メモリ制御回路１２８は、送られてくるカメラコードを基に、指定されたカメラ番号で特定される映像信号の輝度信号データおよび色差信号データのみをメモリ１２４に書き込むように制御信号を発生する。

また、読み出しは連続で行うように制御信号を発生する。

ビデオエンコーダ１２５は、メモリ１２４から読み出された輝度信号データおよび色差信号データをデジタルの複合映像信号に変換する。

Ｄ／Ａコンバータ１２９は、ビデオエンコーダ１２５で変換したデジタル複合映像信号をアナログの複合映像信号に変換する。

そして、映像信号出力端子１２９から出力されて、図示していないモニタに入力される。

以上の動作により、操作者が望むカメラ番号の映像のみをモニタすることができる。あるいは、メモリ１２４への書き込み時に映像を水平・垂直に間引きをし、４つに分割したメモリ領域に各カメラの映像データを順次書き込むことにより、４台のカメラ映像を４分割で一度にモニタすることもできる。これらの表示制御回路２４の動作は従来のフレームスイッチャの再生処理と同じなので、詳細の説明は省略する。

上記の第一実施形態では、同期化切替回路５により、４台のビデオカメラで得た映像信号ＶＳ１〜ＶＳ４がフレーム毎に順次切り替えられて生成された混合映像信号ＶＯを、記録時メモリ制御回路１３により、映像信号ＶＳ１〜ＶＳ４毎に、対応するメモリ（１Ｒ）６〜メモリ（４Ｒ）９に、複数フレーム（ここで、１５フレーム）分まとめて記憶させている。

そして、メモリ（１Ｒ）６〜メモリ（４Ｒ）９に記憶した複数フレーム分の映像信号を、順次まとめて読み出して、ＭＰＥＧ符号化回路１１でＭＰＥＧ符号化を行っている。

すなわち、映像信号ＶＳ１〜ＶＳ４は４フレーム間隔毎に間引きされながらメモリ（１Ｒ）１６〜メモリ（４Ｒ）１９に書き込まれ、書き込まれた映像データは１５フレーム分連続して読み出され、１画像グループ（ＧＯＰ）が構成される。

そして、この画像グループ内の画像データはフレーム間予測を用いてＭＰＥＧ圧縮処理される。

したがって、ＭＰＥＧ符号化回路１１に入力される映像信号のフレーム間の相関が高くなるので、一つの映像を圧縮符号化する場合と同様に、小さな画質劣化で大きなデータ圧縮効率が得られる。

すなわち、第一実施形態によれば、４台のビデオカメラで得た映像信号ＶＳ１〜ＶＳ４がフレーム毎に順次切り替えられて生成された混合映像信号のデータを１つのＭＰＥＧ符号化回路１１を用いて効率よく符号化することができるので、これにより、低価格の映像データ圧縮符号化装置または圧縮符号化回路を内蔵した低価格の映像データ記録再生装置を提供することができる。

また、第一実施形態では、同期化切替回路５や表示制御回路２４として、従来のタイムラプスＶＴＲ用のフレームスイッチャをそのまま使うことができる。同期化切替回路５の機能により、４台のカメラの同期をとる必要はない。

なお、第一実施形態では、１ＧＯＰを１５フレーム（ｎ＝１５）としたが、本発明はこの値に限定されるものではない。また、カメラの数も４台（ｍ＝４）に限定するものではない。上記のｍ、ｎが他の値の場合には、図６に示す６０進カウンタ６１を（ｍ×ｎ）進カウンタにし、デコーダ回路６２のデコード値を適当な値に設定することで対応できる。

また、第一実施形態では、同期化切替回路５で生成された混合映像データを圧縮するものについて説明したが、同期化切替回路５は別段設けなくてもよい。

たとえば、映像入力端子１〜４に入力された映像信号各々をビデオデコーダでデコードした後、所定フレーム数分の映像を、前記映像信号各々から順次取得して、対応するメモリ６〜９に格納するようにしてもよい。各々の映像に対して、１フレーム分の映像データをメモリ６〜９に格納する（すなわち、書き込み動作を行う）周期を４フレーム周期とすれば、メモリ６〜９に格納される映像データは第一実施形態と同一になるので、メモリ６〜９読み出し制御以降の動作を第一実施形態と同一にすることにより、第一実施形態と同じ効果が得られる。

次に、本発明の第二実施形態について説明する。

図１５は本発明の第二実施形態である映像データの記録再生装置の概略ブロック図である。

図１５に示す映像データの記録再生装置が図１に示す本発明の第一実施形態の装置と異なる点は、メモリ（１Ｒ）６〜メモリ（４Ｒ）９、メモリ（１Ｐ）１６〜メモリ（４Ｐ）１９を設けていないこと、および、ＭＰＥＧ符号化回路１１、ＭＰＥＧ復号化回路１５に代えてＭＰＥＧ符号化回路１３１、ＭＰＥＧ復号化回路１３２を各々設けたことである。

その他の構成は、図１に示す映像データの記録再生装置と同じである。そこで、その他の構成についは、図１に示すものと同じ番号を付すことで、その詳細な説明を省略する。

まず、ＭＰＥＧ符号化回路１３１について説明する。

図１６はＭＰＥＧ符号化回路１３１の概略構成図である。

ここで、符号１４３は４フレーム周期で画像タイプを切り替える画像タイプ決定回路、符号１４１は画像タイプ決定回路１４３で決定された画像タイプにしたがい、４フレーム単位でフレーム順を並べ変える画像順並び替え回路、符号１４２は画像タイプ決定回路１４３で決定された画像タイプにしたがい、４フレーム単位で映像データを記憶する画像メモリ回路、符号１４４は遅延回路である。

その他の構成は図９に示すＭＰＥＧ符号化回路１１と同じである。そこで、その他の構成については、図９に示すものと同じ符号を付すことで、その詳細な説明を省略する。

最初に、図１６に示す画像順並び替え回路１４１について説明する。

図１７は図１６に示す画像順並び替え回路１４１の概略構成図である。

ここで、符号１５１〜符号１５４はメモリ、符号１５５〜符号１５７は選択回路、符号１５８はメモリ制御回路である。また、ＶＳＥＩはビデオデコーダ回路２６から出力された映像データである。

図１８は、図１７に示す画像順並び替え回路１４１の動作を説明するためのタイミング図である。

ここで、映像データＶＳＥＩ内の数字は、カメラコードＣＣＯＤＥの値、すなわち、映像入力端子１〜４の番号を示している。

ＣＴ６０は、画像タイプ決定回路１４３に内蔵された６０進カウンタであり、１フレーム毎にインクリメントする。そして、画像タイプ決定回路１４３に入力されるカメラコードＣＣＯＤＥが１になる時に同期してリセットされる。

ＰＴＹＰＥは、画像タイプ決定回路１４３によって決定された画像タイプである。画像タイプ決定回路１４３は、ＣＴ６０の値に応じて、４フレーム毎に画像タイプＰＴＹＰＥを決定し、その結果を各部に送る。

たとえば、ＣＴ６０が「０」から「３」の期間はＩピクチャであり、１番目のＩピクチャということで、図では「Ｉ１」と示してある。以後、Ｂピクチャ「Ｂ２」、Ｂピクチャ「Ｂ３」、Ｐピクチャ「Ｐ４」、というように、４フレーム毎にピクチャタイプを決定する。

図１７に示すメモリ制御回路１５８は、ＣＴ６０の値に基づいてメモリ１５１〜１５４の制御信号を生成する。

具体的には、図１８に示すように、Ｉメモリ１５１のライトイネーブル信号であるｗｒｉｔｅ Ｉを生成する。これを受けて、Ｉメモリ１５１には、ｗｒｉｔ
ｅ Ｉがハイレベルの間、映像データが書き込まれる。

ここで、図１８に示すｗｒｉｔｅ Ｉでの矢印は、メモリ制御回路１５８が生
成したＩメモリ１５１のライトリセット信号を示しており、矢印のタイミングでライトアドレスがリセットされる。

これにより、Ｉメモリ１５１は、図１８に示すように、ＣＴ６０の値が「０」の始めのタイミングでリセットされ、ＣＴ６０の値が「０」から「３」の間で書き込みを行う。したがって、「Ｉピクチャ」と指定された映像データのみを６０フレーム周期で４フレーム分書き込むことになる。

また、メモリ制御回路１５８は、Ｉメモリ１５１のリードイネーブル信号であるｒｅａｄ Ｉを生成する。これを受けて、Ｉメモリ１５１から、ｒｅａｄ Ｉがハイレベルの間、映像データが読み出される。

ここで、図１８に示すｒｅａｄ Ｉでの矢印は、Ｉメモリ１５１のリードリセット信号を示しており、矢印のタイミングでリードアドレスがリセットされる。

したがって、Ｉメモリ１５１は、図１８に示すように、４フレーム周期でリードアドレスをリセットしながら常に読み出しをしていることになる。

また、メモリ制御回路１５８は、Ｂメモリ１５４の制御信号であるｗｒｉｔｅ Ｂおよびｒｅａｄ Ｂ、ＰＡメモリ１５２の制御信号であるｗｒｉｔｅ ＰＡお
よびｒｅａｄ ＰＡ、そして、ＰＢメモリ１５３の制御信号であるｗｒｉｔｅ ＰＢ、ｒｅａｄ ＰＢを、図１８に示すようなタイミングで生成する。

この結果、Ｂメモリ１５４には、「Ｂピクチャ」と指定された映像データのみが書き込まれ、ＰＡメモリ１５２およびＰＢメモリ１５３には、「Ｐピクチャ」と指定された映像データのみが書き込まれることになる。

なお、メモリ１５１〜１５４は、ライトリセットとリードリセットのタイミングが一致した場合には、旧データを読み出すものとする。読み出される映像データの内容を図１８に示すｒｅａｄ Ｉでの文字で示している。

したがって、たとえばＩメモリ１５１は、ＣＴ６０の値が「４」の始めで映像データが更新され、その後、６０フレーム期間、４フレーム周期で同じ映像データを繰り返し読み出すことになる。

さらに、メモリ制御回路１５８は、上記のメモリ制御信号のほかに、選択回路１５５〜１５７の選択信号を生成する。

具体的には、図１８に示すように、選択回路１５５が、その入力端子に入力された映像データを選択するための選択信号ＳＥＬ Ｎを生成する。

ここで、「Ｉ」、「Ｖ」、「Ｂ」等は、図１７において、これ等の文字で示されている入力端子に入力される映像データを選択したことを示している。

また、「Ｎｏｕｔ」は、選択回路１５５のＱ端子から出力される映像データを示しており、図１８に示すように、通常のＭＰＥＧ符号化における画像タイプの処理順序（Ｉ、Ｐ、Ｂ、Ｂ、Ｐ、Ｂ・・・）の映像データが出力される。

ただし、これ等の画像タイプの切り替わりの周期は、４フレームであり、通常の１フレームではない。

なお、このＮｏｕｔは、符号化される映像データＶＳＡとして、図１６に示す減算回路７２および切替回路７３に供給され、同時に、動きベクトル検出用の現信号として動き補償回路８２にも供給される。

また、メモリ制御回路１５８は、選択回路１５６がその入力端子に入力された映像データを選択するための選択信号ＳＥＬ Ｆ、そして選択回路１５７がその
入力端子に入力された映像データを選択するための選択信号ＳＥＬ Ｂを、図１
８に示すようなタイミングで生成する。

ここで、「Ｆｏｕｔ」は選択回路１５６のＱ端子から出力される映像データを示している。「Ｆｏｕｔ」は、順方向動きベクトル検出用信号として動き補償回路８２に供給される。なお、図中の「−」は動き検出として使用されない映像データを示しており、例えば「０」を出力する。

また、「Ｂｏｕｔ」は、選択回路１５７のＱ端子から出力される映像データを示している。「Ｂｏｕｔ」は逆方向動きベクトル検出用信号として動き補償回路８２に供給される。

以上に説明した画像順並び替え回路１４１の動作により、映像データは映像入力端子１〜４に順次入力された４フレーム分の映像データが一つのまとまりとして扱われる。したがって、図１８に示す「Ｎｏｕｔ」、「Ｆｏｕｔ」および「Ｂｏｕｔ」のデータにおけるカメラ番号は常に同期している。

このため、動き補償回路８２での動きベクトルの検出等のフレーム間処理で、同じ映像入力端子に入力された映像データ同士で演算が行われて、動きベクトルが順次検出される。言い換えれば、一つの動き補償回路８２を４台のカメラ映像データに対して時分割で使うということになる。

次に、図１６に示す画像メモリ回路１４２について説明する。

図１９は図１６に示す画像メモリ回路１４２の概略構成例である。

ここで、符号１６１はＩピクチャを記憶するＩメモリ、符号１６２はＰＡメモリ、符号１６３はＰピクチャを記憶するＰＢメモリ、符号１６４、１６５は選択回路、符号１６６はメモリ制御回路である。

メモリ１６１〜１６３は、図１に示すメモリ（１Ｒ）６等と同様のＦＩＦＯメモリである。これらは、メモリ制御回路１６６が発生するライトリセット信号、ライトイネーブル信号、リードリセット信号、およびリードイネーブル信号によって制御される。

選択回路１６４は、ＳＥＬ端子入力に入力される選択信号ＳＥＬ ＦＤに応じ
てＩ、ＰＡ、ＰＢの入力端子に入力された映像データのうちのいずれか１つを選択し、Ｑ端子から出力する。

選択回路１６５は、ＳＥＬ端子入力に入力される選択信号ＳＥＬ ＢＤに応じ
てＰＡ、ＰＢの入力端子に入力された映像データのうちのいずれか１つを選択し、Ｑ端子から出力する。

図２０は、図１９に示す画像メモリ回路１４２の動作を説明するためのタイミング図である。

なお、図２０に示す画像メモリ回路１４２の動作タイミングは、図１８に示す画像順並び替え回路１４１の動作タイミングと略同じなので、その詳細な説明は省略する。

画像メモリ回路１４２では、メモリ制御回路１６６によって制御されるメモリ１６１〜１６３への書き込み、読み出し動作、および選択回路１６４、１６５での選択動作により、選択回路１６４で選択された映像データＦＤｏｕｔと、選択回路１６５で選択された映像データＢＤｏｕｔとを得る。

これらの映像データは、図１６に示す動き補償回路８２において、映像データＦＤｏｕｔは順方向の動き補償用として、映像データＢＤｏｕｔは逆方向の動き補償用として利用される。

これらの映像データＦＤｏｕｔ、ＢＤｏｕｔは、図１７に示す画像順並び替え回路１４１の場合と同様に、映像入力端子１〜４までの４フレーム分の映像データが一つのまとまりとして扱われており、入力映像データＶＳＥＤと同期して出力される。

このため、動き補償回路８２、加算回路８０および減算回路７２において、同じ映像入力端子同士の映像データが演算処理される。

なお、厳密には、ＤＣＴ変換や量子化等の処理には一定の時間が必要であり、ＶＳＥＩとＶＳＥＤとは若干の時間ずれがあるが、図が繁雑になるのを防ぐため、図２０ではこれらの時間ずれは無視している。

カメラコードＣＣＯＤＥは、遅延回路１４４において、映像データ符号化に要する時間分だけ遅延されてバッファ７７から出力される映像符号化データに同期化され、ビデオ多重符号化回路８７において、各フレーム毎にピクチャ層のユーザデータとして付加される。

次に、ＭＰＥＧ復号化回路１３２について説明する。

図２１は図１５に示すＭＰＥＧ復号化回路１３２の概略構成図である。

ここで、符号１７１は画像メモリ回路を、符号１７２は画像順並び替え回路を示している。その他の構成は図１１に示すＭＰＥＧ複合化回路１５と同じである。そこで、その他の構成については、図１１に示すＭＰＥＧ複合化回路１５と同じ符号を付すことで、その詳細な説明を省略する。

画像メモリ回路１７１は、図１９に示すＭＰＥＧ符号化回路１３１の画像メモリ回路１４２と同じ回路構成である。

画像メモリ回路１７１において、図１９に示すメモリ制御回路１６６に相当する回路は、フレーム毎に付加されているカメラコードと、画像タイプコードとに基づいて、図２０に示すライトイネーブル信号ｗｒｉｔｅ Ｉ、リードイネーブ
ル信号ｒｅａｄ Ｉ等と同じメモリ制御信号を発生する。

画像メモリ回路１７１において、図１９に示すメモリ１６１〜１６３に相当するメモリ各々に入力される映像データの順序や、上記のメモリ制御信号は、図２０に示すものと同じである。

したがって、画像メモリ回路１７１から出力される映像データも、図２０に示すタイミングで出力され、順方向の参照画像データＦＤｏｕｔおよび逆方向の参照画像データＢＤｏｕｔとして動き補償回路９８に供給される。

画像順並び替え回路１７２は、図１７に示すＭＰＥＧ符号化回路１３１の画像順並び替え回路１４１と同じ回路構成であるが、この画像メモリ回路１４１と逆の画像並び変えを行う。

すなわち、図１８のＮｏｕｔに示す順序で入力される画像データを、図１７に示すメモリ１５１〜１５４に相当するメモリに書き込み、順序を変えて読み出す。これにより、図１８のＶＳＥＩに示す元の画像順序で出力する。

この動作は、４フレームを一つのまとまりとして処理するところ以外は通常のＭＰＥＧ復号化における画像順並び替えと同じであるので、詳細な回路構成やタイミング図は省略する。

上記の第二実施形態では、同期化切替回路５により、映像入力端子１〜４に順次入力された映像信号がフレーム毎に順次切り替えられて生成された混合映像信号を、画像順並び替え回路１４１で、入力端子１〜４に順次入力された４フレームの映像データを単位として並び替えを行って、当該４フレームのｋ（ｋは自然数）倍の時間間隔の映像データを動き補償回路８２に送る。

また、画像メモリ回路１４２においても、同様に、入力端子１〜４に順次入力された４フレームの映像データを単位として、映像データの書き込み・読み出し処理を行うことで、４フレームのｋ（ｋは自然数）倍の時間間隔の映像データを参照画像として動き補償回路８２に送る。

この結果、動き補償回路８２では、同じカメラの上記時間間隔離れた映像データ同士で動き補償処理が行われることになるので、フレーム間予測符号化の効果としては一つのカメラで得た映像データを符号化する場合と同じとなり、高いデータ圧縮率が得られる。

また、第二実施形態では、複数のカメラ映像を処理するためのメモリ回路をＭＰＥＧ符号化回路１３１およびＭＰＥＧ復号化回路１３２の内部に（画像並び変え回路１４１と１７２、画像メモリ１４２と１７１）設けたので、図１のメモリ（１Ｒ）６〜メモリ（４Ｒ）９、およびメモリ（１Ｐ）１６〜メモリ（４Ｐ）１９が不要になり、装置を簡略化することができる。

なお、本発明は上記の各実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。

たとえば、上記の各実施形態では、フレーム間の予測符号化を行っているが、フィールド間の予測符号化を行うようにしてもよい。具体的には、例えば、前述の第一実施形態、第二実施形態の説明における「フレーム」をすべて「フィールド」に置き換えることにより、実現できる。

また、上記の各実施形態において、複数設けられているメモリを１つにまとめて管理するようにしてもよい。

また、本発明の記録再生装置は、監視システムに限られず、複数の映像信号が混合した混合映像信号を記録・再生するすべての記録再生装置に適用することが可能である。

本発明の第一実施形態である映像データ記録再生装置の概略ブロック図である。 図１に示す同期化切替回路５の概略構成図である。 図２に示す同期化切替回路５の動作を説明するためのタイミング図である。 図２に示す同期化切替回路５の出力映像信号に含まれるカメラコード部分の波形を説明するための図である。 図１に示すカメラコード判別回路１２の概略構成図である。 図１に示す記録時メモリ制御回路１３の概略構成図である。 図６に示す記録時メモリ制御回路１３の動作を説明するためのタイミング図である。 図６に示す記録時メモリ制御回路１３の動作を説明するためのタイミング図である。 図１に示すＭＰＥＧ符号化回路１１の概略構成図である。 図９に示すＭＰＥＧ符号化回路１１の動作を説明するためのタイミング図である。 図１に示すＭＰＥＧ復号化回路１５の概略構成図である。 図１に示す再生時メモリ制御回路２１の概略構成図である。 図１２に示す再生時メモリ制御回路２１の動作を説明するためのタイミング図である。 図１に示す表示制御回路２４の概略構成図である。 本発明の第二実施形態である映像データ記録再生装置の概略ブロック図である。 図１５に示すＭＰＥＧ符号化回路１３１の概略構成図である。 図１６に示す画像順並び変え回路１４１の概略構成図である。 図１７に示す画像順並び変え回路１４１の動作を説明するためのタイミング図である。 図１５に示す画像メモリ回路１４２の概略構成図である。 図１９に示す画像メモリ回路１４２の動作を説明するためのタイミング図である。 図１５に示すＭＰＥＧ復号化回路１３２の概略構成図である。

符号の説明

１〜４、１２１ 映像入力端子
５ 同期化切替回路
６〜９、１６〜１９、３８、３９、１２４、１５１〜１５４、１６１〜１９３ メモリ
１１、１３１ ＭＰＥＧ符号化回路
１２ カメラコード判別回路
１３ 記録時メモリ制御回路
１４ 記録再生部
１５、１３２ ＭＰＥＧ復号化回路
２１ 再生時メモリ制御回路
２３、４７ カメラコード付加回路
２４ 表示制御回路
２６、１２３ ビデオデコーダ回路
２７、１２５ ビデオエンコーダ回路
３１、３２ 映像選択回路
３３ 入力タイミング発生回路
３４、３５、１２２ Ａ／Ｄコンバータ
３６、３７、７３、８３ 切替スイッチ
４０、４１ 書き込み制御回路
４２、４３ 読み出し制御回路
４４ 出力選択回路
４５ 基準タイミング発生回路
５３ コンパレータ
５４ ラッチ回路
５５ 同期分離回路
５６ タイミング発生回路
６１ ６０進カウンタ回路
６２、１１４ デコーダ回路
６３〜６６、１０１〜１０４ 一致検出回路
７１、１００、１４１ 画像順並び変え回路
７２ 減算回路
７４ ＤＣＴ変換回路
７５ 量子化回路
７６、９４ 可変長符号化回路
７７、９５ バッファメモリ
７８、９３ 逆量子化回路
７９、９２ 逆ＤＣＴ変換回路
８０、９１ 加算回路
８１、９７、１４２ 画像メモリ回路
８２、９８ 動き補償回路
８４、１４３ 画像タイプ決定回路
８５ 情報量制御回路
８６ カメラコード発生回路
８７、９６ ビデオ多重符号化回路
９９ 遅延保持回路
１０５〜１０８ 立ち上がり検出回路
１０９〜１１２：遅延回路
１１３ ４進カウンタ
１２６ Ｄ／Ａコンバータ
１２７ カメラコード分離回路
１２８、１５８、１６６ メモリ制御回路
１２９ 映像信号端子
１５５〜１５７、１６４、１６５ 画像データ選択回路

Claims (7)

1. 複数の入力端子を介して入力された複数のカメラ各々の映像信号を、フレームまたはフィールド単位で順番に切り替えて混合映像信号として出力するスイッチャと、
   前記スイッチャから出力される混合映像信号をＭＰＥＧ方式で圧縮する圧縮手段と、
   前記圧縮手段により圧縮された混合映像信号を記録媒体に記録あるいは再生する記録再生手段と、
   前記記録再生手段により再生された混合映像信号を伸張する伸張手段と、を有し、
   前記圧縮手段は、
   前記混合映像信号を記憶する符号化用記憶手段と、
   前記スイッチャから出力される混合映像信号をカメラ毎に切り分け、前記符号化用記憶手段に書き込むと共に、前記符号化用記憶手段に書き込まれた前記混合映像信号を、カメラ毎にＭＰＥＧ方式におけるＧＯＰ単位で複数画像分まとめて順次読み出す符号化用制御手段と、
   前記符号化用記憶手段からＭＰＥＧ方式におけるＧＯＰ単位で複数画像分まとめて順次読み出された混合映像信号の画像間の予測符号化を行う予測符号化手段と、を有し、
   前記伸張手段は、
   前記予測符号化手段により予測符号化された混合映像信号を複合化する複合化手段と、
   前記複合化手段で複合化された混合映像信号を記憶する複合化用記憶手段と、
   前記複合化手段で複合化された混合映像信号を、前記符号化用制御手段での読み出し順序にしたがいカメラ毎に切り分けて、前記複合化用記憶手段に書き込むと共に、前記複合化用記憶手段に書き込まれた前記混合映像信号を、前記符号化用制御手段での書き込み順序にしたがって読み出すことで、前記混合映像信号の画像順序を元の順序に復元する複合化用制御手段と、を有すること
   を特徴とする映像記録再生装置。
2. 複数の入力端子を介して入力された複数のカメラ各々の映像信号を、フレームまたはフィールド単位で順番に切り替えて混合映像信号として出力するスイッチャと、
   前記スイッチャから出力される混合映像信号をＭＰＥＧ方式で圧縮する圧縮手段と、
   前記圧縮手段により圧縮された混合映像信号を記録媒体に記録あるいは再生する記録再生手段と、
   前記記録再生手段により再生された混合映像信号を伸張する伸張手段と、を有し、
   前記圧縮手段は、
   前記混合映像信号を記録する符号化用記憶手段と、
   前記スイッチャから出力される混合映像信号をカメラ毎に分割し、カメラ毎に分割された各混合映像信号から、所定の時間間隔に前記複数のカメラの台数を乗じた値だけ時間的に離れた時間間隔で画像を切り出して、前記符号化用記憶手段に書き込むと共に、前記複数のカメラ毎に、前記符号化用記憶手段に書き込まれた前記混合映像信号を、ＭＰＥＧ方式におけるＧＯＰ単位で複数画像分まとめて順次読み出す符号化用制御手段と、
   前記符号化用記憶手段から複数画像分まとめて順次読み出された混合映像信号の画像間の予測符号化を行う予測符号化手段と、を有し、
   前記伸張手段は、
   前記予測符号化手段により予測符号化された混合映像信号を復号化する復号化手段と、
   前記復号化手段で複合化された混合映像信号を記憶する複合化用記憶手段と、
   前記複合化手段で復号化された混合映像信号を、前記符号化用制御手段での読み出し順序にしたがいカメラ毎に切り分けて、前記複合化用記憶手段に書き込むと共に、前記複合化用記憶手段に書き込まれた前記混合映像信号を、前記符号化用制御手段での書き込み順序にしたがって読み出すことで、前記混合映像信号の画像順序を元の順序に復元する複合化用制御手段と、を有すること
   を特徴とする映像記憶再生装置。
3. 請求項１または請求項２に記載の映像記録再生装置であって、
   前記スイッチャから出力される混合映像信号を前記圧縮手段での予測符号化に合わせた画像数の混合映像信号にデコードして、前記圧縮手段に出力するビデオデコード手段と、
   前記伸張手段から出力される混合映像信号をエンコードして、前記スイッチャから出力された混合映像信号に変換するビデオエンコード手段と、をさらに有すること
   を特徴とする映像記録再生装置。
4. 請求項１乃至３のいずれか一項に記載の映像記録再生装置であって、
   前記スイッチャから出力される混合映像信号をカメラ毎に切り分けまたは分割する為に、前記スイッチャは、前記切り替えた映像信号の垂直ブランキング期間に、当該映像信号に対応するカメラの固有のカメラコードを付加すること
   を特徴とする映像記録再生装置。
5. 複数の入力端子を介して入力された複数のカメラ各々の映像信号を、フレームまたはフィールド単位で順番に切り替えて混合映像信号として出力するスイッチャと、
   前記スイッチャから出力される混合映像信号をＭＰＥＧ方式で圧縮する圧縮手段と、
   前記圧縮手段により圧縮された混合映像信号を記録媒体に記録あるいは再生する記録再生手段と、を有し、
   前記圧縮手段は、
   前記混合映像信号を記憶する符号化用記憶手段と、
   前記スイッチャから出力される混合映像信号をカメラ毎に切り分け、前記符号化用記憶手段とに書き込むと共に、前記符号化用記憶手段に書き込まれ前記混合映像信号を、カメラ毎にＭＰＥＧ方式におけるＧＯＰ単位で複数画像分まとめて順次読み出す符号化用制御手段と、
   前記符号化用記憶手段からＭＰＥＧ方式におけるＧＯＰ単位で複数画像分まとめて順次読み出された混合映像信号の画像間の予測符号化を行う予測符号化手段と、を有すること
   を特徴とする映像記録再生装置。
6. 請求項１乃至５のいずれか一項に記載の映像記録再生装置であって、
   前記予測符号化手段は、
   ＧＯＰ単位で読み出された前記混合映像信号の画像を、他のカメラ用に読み出した前記混合映像信号の画像とのフレーム間予測を行わないように予測符号化する、
   ことを特徴とする映像記録再生装置。
7. 請求項１乃至６のいずれか一項に記載の映像記録再生装置であって、
   前記予測符号化手段は、
   ＧＯＰ単位で読み出された前記混合映像信号の画像を、フレーム間予測符号化を行わないＩ画像、前方向フレーム間予測符号化を行うＰ画像、前後両方向フレーム間予測符号化を行うＢ画像のいずれかの画像として符号化する手段と、
   前記Ｂ画像が、前記Ｉ画像及び前記Ｐ画像よりも後になるように画像の順序を入れ替える手段と、を有すること
   を特徴とする映像記録再生装置。

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