JP3904622B2 - ビデオリフレッシュ圧縮システムおよび方法 - Google Patents
ビデオリフレッシュ圧縮システムおよび方法 Download PDFInfo
- Publication number
- JP3904622B2 JP3904622B2 JP32910095A JP32910095A JP3904622B2 JP 3904622 B2 JP3904622 B2 JP 3904622B2 JP 32910095 A JP32910095 A JP 32910095A JP 32910095 A JP32910095 A JP 32910095A JP 3904622 B2 JP3904622 B2 JP 3904622B2
- Authority
- JP
- Japan
- Prior art keywords
- compressed
- display
- frame buffer
- display data
- data element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/10—Special adaptations of display systems for operation with variable images
- G09G2320/103—Detection of image changes, e.g. determination of an index representative of the image change
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/125—Frame memory handling using unified memory architecture [UMA]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Controls And Circuits For Display Device (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Description
【発明の属する技術分野】
本発明は、一般にビデオディスプレイのシステムおよび方法に関し、特にコンピュータシステムにおけるピクセルデータの圧縮システムおよび方法に関する。
【0002】
【従来の技術】
本発明の範囲を限定することなく、この背景についての情報は、発明が利用される特別の問題のコンテキストにおいて提供される。この10年間に、コンピュータ・グラフィックス・ディスプレイの品質は、ディスプレイ装置、特にカソードレイチューブ(CRT)あるいは液晶ディスプレイ(LCD)のピクセルの解像度、カラーの深さ(color depth)およびスクリーンのリフレッシュ速度が改善されて、着実に良くなった。コンピュータ・グラフィックスにとって、1280×1024のピクセルまでの、および16.7×106 までの同時式カラーのフレーム解像度を有することは当たり前のことである。このような高解像度および高いカラー内容のイメージ、特に、高いリフレッシュ速度での表示は、フレーム・バッファを記憶するメモリサブシステムに大きな要求を生じる。特に、トレードオフ(tradeoffs) は、グラフィックス・エンジン或いは主中央処理装置(CPU)によって要求されるメモリアクセスを達成するために充分なバンド幅を有している限り、メモリ装置が供給することができる適当なディスプレイ速度と解像度を得るためになされる。もし、ディスプレイのデータ速度が非常に速いと、システムは、メモリからの一定のピクセルデータ読み取りのために麻痺する。つまり、メモリにアクセスする他のタスクのための時間が残されていない。
【0003】
この点を示すために、費用の安いグラフィックス・エンジン、例えば45ナノ秒の“高速ページ”(“fast-page”) アクセスを有する32−ビットのワイドDRAMのメモリアレイは、89メガバイト/秒の理論的なピークの利用可能なバンド幅を有している。しかし、現実的には、この値は、およそ77メガバイト/秒の利用可能なバンド幅を負わせる、なかでもページミス、ための計算に減速されなければならない。1024×768ピクセル、ピクセル当たり8つのカラー強度、および75Hzのリフレッシュ速度のフレーム解像度で、必要なディスプレイのバンド幅は59メガバイト/秒(=1024×768×1バイト×75)――全体の利用可能なメモリバンド幅の77%である。もし、カラー強度の解像度がピクセル当たり16ビットに増加されると、ディスプレイハンド幅の要求は118メガバイト/秒と二倍になり、ピークの利用可能なバンド幅より29メガバイト/秒多い。これらの限界に立ち向かう一つの方法は、特別な目的のデュアルポートメモリ(dual-ported memory) を使用するか、或いはDRAMインターフェースの幅を増加することによって、メモリのサブシステムのバンド幅を簡単に増加することである。従って、いろいろな形式の専用のグラフィックスメモリ集積回路、例えばデュアルポートされたVRAM或いはウインドーズ(登録商標)RAMが生まれた。しかしながら、この形式のメモリは、主メモリのために使用されるどこにでもあるDRAMと同じ大きさで作ることはできず、従って、特別料金が必要となる。
【0004】
他の背景として、電力消費が、グラフィックス・ディスプレイのサブシステムの設計、特に限られたバッテリーの寿命によるポータブルコンピュータに主に関係している。消費電力が消費されるメモリのバンド幅、従って高解像度に比例して増大し、高カラー内容のディスプレイモードは、ポータブルコンピュータの応用には伝統的に適していない。前述から、電力消費を増大することなくグラフィックス・ディスプレイの高性能のシステムおよび方法を必要とすることがわかるであろう。
【0005】
【本発明の概要】
上述した従来技術の限界を克服するため、また本明細書を読み、理解すると明らかになる他の限界を克服するために、フルフレーム・バッファおよび圧縮フレーム・バッファを用いてピクセルデータを発生するための、低電力、低減されたバンド幅のグラフィックス・ディスプレイ・システムおよびその方法が開示される。
ピクセルデータがフルフレーム・バッファからディスプレイ装置に送られる際に、それは同時に圧縮され、圧縮フレーム・バッファにキャプチャされて、後続の変化のないフレームは圧縮フレーム・バッファから直接再生成される。
フル・フレームバッファと圧縮フレーム・バッファの間のコヒーレンシ(一貫性)は、ダーティ/有効(dirty/valid)タグRAMによって維持されるので、ピクセル・データ・ストリームを転送し、圧縮しながら、圧縮フレーム・バッファからの後続のフレーム更新のために、圧縮されたデータを有効にする。
一旦ピクセル・データ・ストリームが圧縮され、圧縮フレーム・バッファに記憶され、後続フレーム上で有効であるとされると、ピクセルデータは圧縮フレーム・バッファから直接取り出され、ディスプレイ装置に送られるように伸長(decompression)される。圧縮データエレメントが、将来のフレーム・バッファ書き込みによって無効とされるまで、圧縮フレーム・バッファからディスプレイをリフレッシュするために必要なピクセル・データが連続的に取り出される。新しいピクセル・データが、グラフィックス・エンジンあるいはホストCPUによってフルフレーム・バッファに送られると、次の選抜されたフレーム走査の間に、対応するデータエレメントのダーティタグが再セットされ、ピクセルデータは、圧縮フレーム・バッファではなく、フルフレーム・バッファから取り出される。
【0006】
本発明の特徴は、1フレームにおける各々のデータエレメント(好ましくは1ラスタラインであるが、これに限定されない)を有効にする分離したダーティおよび有効ビットと、ダーティビットを選抜する(qualify)ためのプログラム可能なフレーム速度(レート)制御メカニズムである。ダーティビットは、フルフレーム・バッファに送られるピクセルデータに応答してセットされる。有効ビットは、圧縮フレーム・バッファにおける圧縮データエレメントを更新するデータ圧縮器に応答してセットされる。プログラム可能なフレーム速度制御メカニズムはダーティビットを選抜するためのプログラム可能なサンプル速度を与え、それによってフルフレーム・バッファの更新を予め決められた時間期間について無視して、より多くのフレーム表示を圧縮フレーム・バッファから行い、メモリのバンド幅および消費電力を低下させる。
本発明の他の特徴は、実際のグラフィックス・エンジンにおいて、単一化したメモリを用いる能力である。つまり、グラフィックスあるいは主メモリの何れかのために、連続したDRAMの追加によって、簡単にアップグレードすることができる。
本発明を特徴づける、これらの、またいろいろな他の目的、特徴および新規性の利点は、特許請求の範囲においてとくに指示され、また特許請求の範囲の一部を形成している。しかしながら、本発明、その利点およびその使用によって得られる目的をより理解するために、本発明の一部分を形成する図面、記載事項を参照することにより、本発明によって実施されるシステムおよび方法の特別な例が示されている。
【0007】
【実施の形態】
好適な実施の形態についての以下記載において、図面を参照すると、本発明が実施される特定の実施の形態が示されている。本発明の範囲から逸脱することなく、他の実施の形態が用いれ、構造の変形がなされることを理解するべきである。本発明の詳細は以下のようにまとめることができる。
1.典型的なリフレッシュ圧縮システム
2.圧縮命令およびカラーデータパス
3.伸長命令およびカラーデータパス
4.結論
このアウトラインおよび対応する見出しは、参考のためにのみこの詳細な説明の項において用いられる。マイクロプロセッサおよびグラフィックス・ディスプレイ・システムの従来あるいは公知の特徴の記載は、その不必要な記載によって本発明を曖昧にしないように省略される。特に、コンピュータ・ビデオ・ディスプレイの標準および動作モードに関する技術は、グラフィックス・ディスプレイ設計の分野においては、当業者に知られている。
【0008】
1.典型的なリフレッシュ圧縮システム
図1を参照すると、ブロック図によって、本発明の原理によって実施されたビデオ・リフレッシュ圧縮システムが示されている。グラフィックス・エンジンあるいはCPU(図示せず)は、フルフレーム・バッファ12に送られているピクセルデータを書き込み(レンダリング)、ラスタラインが更新されたことを示すためにダーティな/有効なRAM14における対応するダーティビットをセットすることによって、フルフレーム・バッファ12のデータエレメント(好ましくは1ラスタラインであるが、これに限定されない)を更新する。好適な実施の形態においては、フルフレーム・バッファ12は、大きさは可変であるが、1280×1024ピクセル、或いはそれより多いピクセルのフレーム解像度を収容するのに充分な大きさであるのが好ましい。本発明の開示の助けによって、この分野の通常の知識を有するものは、他のフレーム解像度、フレーム・バッファの大きさ、フレーム・バッファに記憶されるフレームの数、およびデータエレメントの大きさを、本発明の範囲から逸脱することなく理解するであろう。
ダーティ/有効RAM14は、ダーティビットと有効ビットを、フルフレーム・バッファ12--好適な実施例においては、2048(=1024×2)ビットに相当する--に記憶されたおのおののデータエレメント(ラスタライン)に対して保持している。もし、ダーティ/有効RAM14にあるダーティビットが、ラスタラインが更新されたことを示しているならば(ダーティビットセット)、フルフレーム・バッファ12は、ディスプレイ制御回路22に応答して、ディスプレイ装置(以下により詳細に記載される以外)を、各々のラスタラインに対応するピクセルデータのストリームを2入力マルチプレックサ16上の一方の入力に転送することによって、更新し、そしてそのデータエレメントに対する有効ビットをクリアする。マルチプレックサ16の出力は、パレットルックアップが実行され、もし、必要であれば、すべてのオーバーレイが挿入され、平坦なバネル(LCD)のインターフェースあるいは代わりにCRT(図示せず)を駆動するビデオパレットのディジタル−アナログコンバータ(DAC)(図示せず)が駆動されるピクセル出力フォーマット化ステージ(図示せず)に送られる。
【0009】
また、本発明の実施例においては、フルフレーム・バッファ12からのピクセルデータのストリームはデータ圧縮器18にも接続される。この圧縮器は、ストリームをマルチプレックサ16で受信しながら、同時にピクセルデータを圧縮し、圧縮フレーム・バッファ20に記憶する。完全なデータエレメント(ラスタライン)が圧縮フレーム・バッファ20において圧縮され、記憶された後、データ圧縮器18はダーティ/有効RAM14の対応する有効タグを有効にする(セットする)。ディスプレイ制御回路22による後続のフレームリフレッシュの際に、有効ビットがセットされているが、ダーティビットがセットされない、または選抜されない (not qualified) 圧縮データエレメントは圧縮フレーム・バッファ20からデータ伸長器24を介してマルチプレックサ16に供給される。データ伸長器24はデータを復元し、それを出力用のマルチプレックサ16を介して、ディスプレイ装置をリフレッシュするために供給する。フルフレーム・バッファ12、圧縮フレーム・バッファ20およびダーティ/有効RAM14は、主メモリとしてのDRAMアレイ内に物理的に配置することができる。しかし、グラフィックス・エンジン10あるいはCPUによる高速レンダリング(rendering)によって、大きなブロックのデータを急速にダーティにすることができるので、ダーティ/有効RAM14は主メモリから分離したスクラッチパッド(scratch pad) RAMに配置されるのが好ましい。
【0010】
データ制御回路22は、ダーティ/有効RAM14中のダーティビットを、フレームリフレッシュ速度(レート)でサンプルリングする必要はない。逆に、ディスプレイ制御回路22によって設定された遅い速度が、ダーティビットの状態の変化を「選抜」することができるので、フルフレーム・バッファ12においてなされた更新をNフレームの期間、無視することができる。滑らかな動き(fluid motion)は、一般に30フレーム/秒と考えられるので、表示されたフレームをそれより速く更新する必要はない。更に、ディスプレイ装置が、より遅い応答時間を持つ場合(例えばパッシブフラットパネル(LCD)ディスプレイ)、フレームの更新速度をさらに遅くすることができる。例えば、200ミリ秒の応答時間を有するディスプレイパネルに対して、5フレーム/秒より速く表示を更新する必要はない。もし、ディスプレイ制御回路22が60Hzのリフレッシュ速度を与えるなら、選抜(qualifier)周波数は、ダーティビットが5フレーム/秒に等しいイメージ更新速度を保証するために、12フレーム(5Hz)毎に一度選抜されるように12分の1以下にされる。従って、全体のイメージが12対1の選抜比(qualify ratio)で圧縮可能であるとすると、新しいピクセルデータがグラフィックス・エンジン10によってフルフレーム・バッファ12にどんなに高速レンダリングされるかに関係なく、ディスプレイはほぼ92%の時間においては、圧縮フレーム・バッファ20から更新される。
【0011】
2.圧縮カラーおよび制御データパス
図2を参照すると、本発明によるシステムの好適なカラーおよび命令データパスが示されている。本願発明の開示によって、この分野の通常の知識を有するものは、本願の特許請求の範囲から逸脱することなくカラーおよび命令データパスに対する他の形状および多くのステージを理解するであろう。ディスプレイFIFO30はメモリ制御器31を介して、フルフレーム・バッファ12、圧縮フレーム・バッファ20おび任意の主メモリ21を有するDRAMアレイ11に接続されている。
デコード制御回路32はダーティ/有効RAM14に接続された第1の入力と、ダーティビットが選抜され、かつセットされ、または有効ビットがセットされないときに、フルフレーム・バッファ12からピクセルデータをロードするディスプレイFIFO30を制御するための第1の出力を有する。代わって、ディスプレイFIFO30は、有効ビットがセットされ、かつ、ダーティビットが選抜されない、またはセットされないときに、圧縮フレーム・バッファ20からピクセルデータをロードする。デコード制御回路32は、圧縮フレーム・バッファ20(以下により詳細に記載される)に記憶された制御ワードを検出し、デコードするためのディスプレイFIFO30の出力に接続された第2の入力、およびカラーアンパック回路38、命令アンパック回路40とマルチプレックサ16に接続された第2の出力を有している。マルチプレックサ16は、もし、ピクセルデータがフルフレーム・バッファ12から発しているならば、カラーアンパック回路38からのピクセルデータを通過させ、もしピクセルデータが圧縮フレーム・バッファ20から発しているならば、カラーキャッシュ回路42(あるいはロード・ニュー・カラー(load newcolor (LNC)命令におけるカラーアンパック回路38)からピクセルデータを通過させる。マルチプレックサ16の出力は、ピクセル出力フォーマットステージ(図示せず)およびカラーパック回路58の入力に接続される。マルチプレックサ16からのカラーデータはカラーパック回路58による32ビット境界(32-bit boundaries)に“パックされて”結合される。
【0012】
命令パック回路60は、ヒット・オペコード・パイプライン(hit opcode pipeline)50、RLE検出器54およびRL8検出器56(全て、以下に詳細に記載される)から32ビット境界への可変長“ヒット・オペコード”を受信し、結合する。カラーパック回路58と命令パック回路60の出力は、マルチプレックサ62の入力に接続される。ラインバッファ制御回路34はマルチプレックサ62を制御して、ラインバッファ36の中央に向かって進み、それぞれ両端にある圧縮カラーおよび命令データを有する圧縮ラインバッファ36を満たす。もし、ラインバッファ36がラスタラインの終わりに到達する時間までにオバーフローしないならば、ラインバッファ制御回路34は、64ビット境界上のカラーおよび命令データを挟み込んで、圧縮ラインバッファ36の内容を圧縮フレーム・バ ッファ20に書き込む。各データエレメント(ラスタライン)に対する制御ワードは、ラインバッファ制御回路34によって計算され、命令およびカラーデータの量および長さを定義するために、各圧縮されたラインバッファ36のエントリーの始めに付加される。制御ワードの後に、圧縮フレーム・バッファ20の各エントリーは、データストリームが終わるまで64ビット境界上で代わる命令およびカラーデータを有している。
【0013】
命令とカラーデータパス間の一様でないパイプラインのために、命令とカラーデータとの一時的な関係が失われるが、ラスタラインが、圧縮フレーム・バッファ20から更なるリフレッシュについてのディスプレイFIFO30にロードされると、圧縮フレーム・バッファ20にあるカラーと命令データの挟み込みは、要求される近似的なオーダーでデータを表す。ラスタラインが圧縮ラインバッファ36から圧縮フレーム・バッファ20に首尾よく書き込まれると、ラインバッファ制御回路34は、ラスタラインのためのダーティ/有効RAM14にある対応する有効ビットを有効にする。カラーキャッシュ42は、完全連想型(a full associative) 、三つのエントリ一次キャッシュ、単一のエントリー、二次の“ビクティム”キャッシュ("victim" cache) および複数の比較器を有することが好ましく、カラーアンパック回路38の出力からカラーデータを受信する。しかし、本開示によって、この分野の通常の知識を有する者は、本発明の範囲から逸脱することなく、他のキャッシュ形状、組み合わせ、サイズを理解するであろう。カラーキャッシュ42に結合されているキャッシュ制御回路44は、新しいカラーがカラーアンパック回路38から送られると、一次のキャッシュの最も最近用いられた(least-recently-used (LRU))エントリーを追跡し、置き換える。もし新しいカラーが二次のキャッシュにおいてヒットすると、二次のキャッシュエントリーは、一次のキャッシュにおけるLRUエントリーで置き換えられる。新しいカラーが一次のキャッシュにおいて更新されると、その位置におけるカラーは二次のキャッシュに前もって移される。
【0014】
カラーキャッシュ42は、カラーアンパック回路38からのカラーデータがカラーキャッシュ42におけるカラーデータにマッチするときは何時でもキャッシュ制御回路44にヒットを信号する。応答においては、キャッシュ制御回路44はエンコードし、ヒットのキャッシェ位置を識別する“ヒット・オペコード(hitopecode)"をマルチプレックサ48に送る。マルチプレック48の出力はヒット・オペコード・パイプライン50を通して送られる。カラーキャッシュ42におけるヒットのために用いられるオペコードに加えて、ランレングスをエンコードする(run-length encoding:(RLE))オペコードは4より大きな一連の、一定カラーを圧縮するために用いられる。分離したオペコード命令は、圧縮を最大にするために、短いラン(5−19)および長いラン(20−255)に対して用いられる。5より小さな一定のカラー・シークエンスは繰り返しキャッシュ・オペコード命令を用いてエンコードされる。ディザ法の背景(dithered background)を含むラスタラインを効果的に扱うために、リピートラスト(Repeat Last)“N”(例えば、N=8)(RL8)のオペコードが用いられる。ラスタラインがピクセル出力フォーマット化ステージに送られると、もし、次の8ピクセルが、同じオーダーにおいて前の8ピクセルにマッチしており、グループが全て同じ色でないなら、8ピクセルのグループはRL8オペコードでエンコードされる。
【0015】
反復性のオペコードをエンコードすることを避けるために、RLEディテクタ54とRL8ディテクタ56がそれぞれRLEとRL8ストリングを決定することができるように、マルチプレックサ48からヒットオペコードをパイプライン化するための複数のステージを有する“ヒット・オペコード・パイプライン”50が与えられる。ピクセルデータのストリームがカラーキャッシュ42において一連のヒット・オペコードとして、RLEオペコードとして、あるいはおそらくRL8オペコードとしてエンコードされるので、ヒット・オペコード・パイプライン50は、多くの隣接ヒット・オペコードを比較し、計算し、そして最も効果的にエンコードするために、ディテクタ54と56のための手段を与える。ヒット・オペコード・パイプライン50におけるステージの数は8が好ましい。しかし、この分野の通常の知識を有する者は、他のオペコード・ストリングを適用するために、パイプライン50を縮めるたり、拡張したりすることができることを理解するであろう。ヒット・オペコード・パイプライン50、RLEディテクタ54、およびRL8ディテクタ56は、上述のように、各々のキャッシュロケーション、あるいはオペコード・ストリングに対してそれぞれのコードをパックするパック命令回路60を駆動する。
【0016】
もし、カラー・アンパック回路38からの現在のピクセルカラーが、カラーキャッシュ42のカラーのいづれにもマッチしないならば、キャッシュ制御回路44は、ロードニューカラー(Load New Color:(LNC)) 命令オペコードをピクセルデータストリームにエンコードする。LNCオペコードはカラー値それ自体を記述するため、従って、圧縮以外のデータ拡張を生じるためにピクセルデータに追加して、4ビットを必要とする。スクリーンの大部分が繰り返しであり、ロードされるべき新しいカラーを殆ど必要としないので、データ拡張は重要ではない。
【0017】
例示のためのエンコードされたオペコードが、テーブル1(表1)に記載される。
【表1】
【0018】
3.伸長カラーおよび命令データパス
図2を参照すると、リフレッシュに関して、もし、選択されたラスタラインに対してダーティ/有効RAM14において、有効ビットがセットされ、ダーティビットが選抜されない、またはセットされないならば、デコード制御回路32は、圧縮フレーム・バッファ20に記憶されている制御ワードを検出し、デコードする。この制御ワードは、命令とデータストリームの長さを識別し、従って、デコード制御回路32がカラーアンパック回路18を制御し、命令アンパック回路40がディスプレイFIFO30からの命令およびカラーデータをアンパックするように指示する。命令データがキャッシュ制御回路44によってデコードされるけれども、カラーアンパック回路38からのカラーデータは、カラーキャッシュ42においてキャッシュされる。命令データに応答して、キャッシュ制御回路44は、3つの入力のうちの1つをマルチプレックサ48に選択する。第1の入力は、新しいカラーをロードするために、単一のキャッシュロケーションあるいはLNCオペコードを識別する単一オペコードを出力するキャッシュ制御回路44に接続されている。マルチプレックサ48の第2および第3の入力は、エンコードされた繰り返しランレングス(repetitive run-length encoded:(RLE))および繰り返しラスト8(repeat last 8: (RL8)) のオペコードをフィードバックするヒット・オペコード・パイプライン50に接続されている。(1クロックサイクルだけ遅延されたマルチプレックサ48の出力である)ヒット・オペコード・パイプライン50の第1ステージは、キャッシュ制御回路44に接続される。ヒット・オペコード・パイプライン50における第1ステージによって発生されたオペコードに応答して、キャッシュ制御回路44は、カラーキャッシュ42がカラーデータを送るか、カラーアンパック回路38からの新しいカラーデータをマルチプレックサ16にロードするように命令する。
【0019】
4.結論
本発明の詳細な説明が例示としてのある実施の形態に向けられているが、変形実施の形態ばかりでなく、これらの実施の形態のいろいろな変更が、この分野の通常の知識を有する者に示唆されるであろう。例えば、特定のレジスタ構造、マッピング、ビットアサイメント(割当て)、キャッシュ関連(cashe association)、およびサイズ、および他の具現化は、本発明の詳細な説明を提供する目的で、単に述べられた。しかしながら、本発明は、あらゆるコンピュータシステムのアーキテクチャーに一般に応用できる。ハードウェアとソフトウェア論理間のトレードオフに基づくいろいろな変更がこの分野の通常の知識を有する者にとって明らかであろう。本発明は、特許請求の範囲の範囲内にあるあらゆる変更あるいは代替できる実施の態様を含むものである。
【図面の簡単な説明】
【図1】 本発明の原理によって実行されるビデオリフレッシュ圧縮システムのブロックダイアグラムである。
【図2】 図1における例示システムのための命令およびカラーデータパスを示すブロックダイアグラムである。
Claims (15)
- ピクセルデータを生成する方法であって、
(a)ピクセルデータをフルフレーム・バッファにレンダリングするステップと、
(b)ディスプレイ制御回路に応答して、前記フルフレーム・バッファからディスプレイ装置にピクセルデータを送るステップと、
(c)前記ピクセルデータが前記ディスプレイ装置に送られる際に、前記ピクセルデータを同時に圧縮し、圧縮されたピクセルデータを圧縮フレーム・バッファに記憶するステップと、
(d)前記ピクセルデータが前記ディスプレイ装置に送られる際に、前記ピクセルデータにおける複数の圧縮されたディスプレイ・データエレメントに対応する複数の有効ビットを有効にするステップと、
(e)前記ディスプレイ制御回路による後続の更新において、前記圧縮フレーム・バッファにおける前記ピクセルデータを伸長するステップと、
(f)前記ステップ(e)において伸長されたピクセルデータを、前記有効ビットが有効であり、かつ前記ピクセルデータに関連するダーティビットがセットされていないかぎり、前記ディスプレイ装置に送るステップと、を含む方法。 - ビデオリフレッシュ圧縮システムにおいて、
(a)少なくとも1つのビデオフレームを形成するために、ピクセルデータをレンダリングするためのレンダリング手段であって、前記ビデオフレームは、複数のディスプレイ・データエレメントを有し、各ディスプレイ・データエレメントは、複数のピクセルデータを有し、かつ、前記複数のディスプレイ・データエレメントの各々は、互いに独立して圧縮可能であるレンダリング手段と、
(b)前記レンダリング手段からピクセルデータを受け取るために接続され、圧縮されていないディスプレイ・データエレメントをバッファし、供給するためのフルフレーム・バッファ手段と、
(c)圧縮されたディスプレイ・データエレメントをバッファするための圧縮フレーム・バッファ手段と、
(d)前記フルフレーム・バッファ手段と前記圧縮フレーム・バッファ手段の間に接続され、前記ディスプレイ・データエレメントが、前記フルフレーム・バッファ手段から供給される際に、前記ディスプレイ・データエレメントを圧縮し、前記ディスプレイ・データエレメントを前記圧縮フレーム・バッファ手段に記憶するためのデータ圧縮手段と、
(e)前記圧縮フレーム・バッファ手段に接続され、前記ディスプレイ・データエレメントを伸長するためのデータ伸長手段と、
(f)前記データ圧縮手段に応答し、各々の圧縮されたデータエレメントに対応する有効ビットを含み、前記フルフレーム・バッファ手段と前記圧縮フレーム・バッファ手段の間でコヒーレンシを維持するための有効タグ手段と、
(g)前記レンダリング手段に応答して、各々の圧縮されないディスプレイ・データエレメントに対応するダーティビットを含み、前記フルフレーム・バッファ手段における更新の表示を提供するダーティタグ手段と、
(h)前記有効タグ手段およびダーティタグ手段に接続され、かつ、前記有効タグ手段およびダーティタグ手段に応答して、各ディスプレイ・データエレメントが前記フルフレーム・バッファ手段か、または前記圧縮フレーム・バッファ手段のいずれから供給されるかを制御するためのディスプレイ制御手段と、
(i)前記フルフレーム・バッファ手段、前記データ圧縮手段、及び前記ディスプレイ制御手段に接続され、前記ビデオフレームを形成するためにディスプレイ・データエレメントを出力するためのマルチプレクサ手段と、を備える圧縮システム。 - 前記ディスプレイ制御手段は、さらに、前記レンダリング手段によるピクセルデータのリフレッシュとの同期をとるために前記フルフレーム・バッファ手段に接続されることを特徴とする請求項2記載の圧縮システム。
- 前記ディスプレイ制御手段と前記有効タグ手段に接続され、前記ダーティビットが選抜されるレートをプログラムするためのプログラム可能なフレーム速度制御手段をさらに備えることを特徴とする請求項3記載の圧縮システム。
- 前記フルフレーム・バッファ手段及び前記圧縮フレーム・バッファ手段は統合されたメモリにある、ことを特徴とする請求項2記載の圧縮システム。
- 前記レンダリング手段は、中央処理装置またはグラフィックエンジンであることを特徴とする請求項2記載の圧縮システム。
- ビデオ・フレームが複数のディスプレイ・データエレメントを有し、各ディスプレイ・データエレメントは複数のピクセルデータを有し、かつ、前記複数のディスプレイ・データエレメントの各々は互いに独立して圧縮可能である、ビデオ・リフレッシュ方法であって、
(a)ピクセルデータをフルフレーム・バッファにレンダリングするステップと、
(b)ディスプレイ制御回路に応答して、圧縮されていないディスプレイ・データエレメントを前記フルフレーム・バッファからディスプレイ装置へ送るステップと、
(c)前記圧縮されていないディスプレイ・データエレメントがディスプレイ装置に送られる際に、それを同時に圧縮し、圧縮されたディスプレイ・データエレメントを圧縮フレーム・バッファに記憶するステップと、
(d)前記ステップ(c)において圧縮された、複数の圧縮されたディスプレイ・データエレメントに対応する複数の有効ビットを有効にするとともに、前記ステップ(a)でレンダリングされた前記ピクセルデータに応答して、圧縮されないディスプレイ・データエレメントに対応するダーティビットをセットするステップと、
(e)前記ディスプレイ制御回路による後続の更新にあって、有効にセットされた対応する有効ビットを有し、かつ、対応するダーティビットがセットされていない前記圧縮されたディスプレイ・データエレメントの各々に対して、前記圧縮フレーム・バッファにおける前記圧縮されたディスプレイ・データエレメントを伸長するステップと、
(f)ビデオフレームを形成するために、ステップ(e)において伸長された前記ディスプレイ・データエレメントをディスプレイ装置に送り、さもなければ、ステップ(b)におけるように前記フルフレーム・バッファから圧縮されていないディスプレイ・データエレメントを送るステップと、を含む方法。 - ステップ(b)における前記圧縮されていないディスプレイ・データエレメントを前記フルフレーム・バッファからディスプレイ装置に送るレートより遅いレートで、前記ダーティビットを選抜するステップ(h)を含むことを特徴とする請求項7記載の方法。
- ビデオ・フレームが複数のディスプレイ・データエレメントを有し、各ディスプレイ・データエレメントは複数のピクセルデータを有し、かつ、前記複数のディスプレイ・データエレメントの各々は、互いに独立して圧縮可能である、ビデオ・リフレッシュ方法であって、
(a)第1のタグと第2のタグを前記ビデオフレームの複数のディスプレイ・データエレメントと関連付けるステップと、
(b)ピクセルデータのソースからフルフレーム・バッファにおけるディスプレイ・データエレメントを更新し、前記ディスプレイ・データエレメントの前記第1のタグをセットするステップと、
(c)ディスプレイ・データエレメントが前記フルフレーム・バッファから出力されるときに、そのディスプレイ・データエレメントと関連した前記第1のタグと前記第2のタグをクリアし、圧縮可能な各ディスプレイ・データエレメントに対して、圧縮し、前記圧縮されたディスプレイ・データエレメントを圧縮フレーム・バッファに記憶し、かつ圧縮可能な各ディスプレイ・データエレメントが前記フルフレーム・バッファから出力されるときに、前記関連付けられた第2のタグをセットするステップと、
(d)前記関連付けられた第1のタグがセットされ、前記関連付けられた第2のタグがクリアされていることを条件として、ビデオフレームのリフレッシュのため前記フルフレーム・バッファからディスプレイ・データエレメントを出力するステップと、
(e)前記関連付けられた第1のタグがセットされず、前記関連付けられた第2のタグがセットされていることを条件として、ビデオフレームのリフレッシュのため前記圧縮フレーム・バッファからディスプレイ・データエレメントを出力し、かつ、伸長するステップと、を含む方法。 - Nをフレームの数とした場合に、ディスプレイ・データエレメントのN番目ごとのフレームを選抜するステップをさらに含み、前記ステップ(e)は、さらに、前記関連付けられた第1のタグが選抜されていないことを条件とする、請求項9記載の方法。
- コンピュータシステムにおいて、
(a)ビデオフレームをディスプレイするためのディスプレイであって、各ビデオフレームは複数のデータエレメントを有し、各ディスプレイ・データエレメントは複数のピクセルデータを有し、前記複数のディスプレイ・データエレメントの各々は互いに独立して圧縮可能である、ディスプレイと、
(b)ピクセルデータを与えるプロセッサと、
(c)圧縮されていないディスプレイ・データエレメントを記憶するために、ピクセルデータを受取り、記憶するために前記プロセッサに接続された入力、および圧縮されていないディスプレイ・データエレメントを与える出力を有するフルフレーム・バッファと、
(d)圧縮されたディスプレイ・データエレメントを記憶するために、入力と出力を有する圧縮フレーム・バッファと、
(e)ディスプレイ・データエレメントを受取り、記憶するために前記フルフレーム・バッファからの出力に接続された入力、および前記圧縮フレーム・バッファの入力に接続された出力を有する、ディスプレイ・データエレメントを圧縮するデータ圧縮器と、
(f)前記圧縮フレーム・バッファからの出力に接続された入力、および出力を有するデータ伸長器と、
(g)前記データ圧縮器に応答してセット可能な複数の有効ビットを有し、前記圧縮フレーム・バッファに記憶された各圧縮されたディスプレイ・データエレメントを有効にするとともに、前記プロセッサに応答してセット可能な複数のダーティビットを有し、前記フルフレーム・バッファにおける対応する圧縮されないディスプレイ・データエレメントが変更されたかどうかを特定するためのタグメモリと、
(h)前記タグメモリに接続され、前記タグメモリに応答し、前記フルフレーム・バッファからの圧縮されていないディスプレイ・データエレメントか、または前記圧縮フレーム・バッファからの圧縮されたディスプレイ・データエレメントのいずれかの供給を制御するディスプレイ制御回路と、
(i)前記フルフレーム・バッファからの出力に接続された第1の入力、前記データ伸長器からの出力に接続された第2の入力、前記ディスプレイ制御回路に接続された制御入力、および前記ディスプレイ制御回路に応答し、前記ビデオフレームを形成するために、前記第1と第2の入力からディスプレイ・データエレメントを与えるための出力と、
を備えるコンピュータシステム。 - ディスプレイ、プロセッサ、および統合されたメモリを有するコンピュータシステムにおいて、前記ディスプレイ上でビデオフレームをリフレッシュする方法は、
(a)ビデオフレームを形成するために、前記プロセッサからのピクセルデータを統合されたメモリにあるフルフレーム・バッファへ与えるステップであって、各ビデオフレームは複数のディスプレイ・データエレメントを有し、各ディスプレイ・データエレメントは複数のピクセルデータを有し、前記複数のディスプレイ・データエレメントの各々は互いに独立して圧縮可能であるステップと、
(b)ディスプレイ制御回路に応答して、圧縮していないディスプレイ・データエレメントを前記フルフレーム・バッファから前記ディスプレイヘ送るステップと、
(c)前記圧縮していないディスプレイ・データエレメントが前記ディスプレイへ送られる際に、前記圧縮していないディスプレイ・データエレメントを圧縮し、前記圧縮されたディスプレイ・データエレメントを統合されたメモリにある圧縮フレーム・バッファに記憶するステップと、
(d)前記ステップ(c)において圧縮された、前記圧縮されたディスプレイ・データエレメントに対応する複数の有効ビットを有効にするとともに、前記ステップ(a)で与えられた前記ピクセルデータに応答して、圧縮されないディスプレイ・データエレメントに対応するダーティビットをセットするステップと、
(e)各圧縮されたディスプレイ・データエレメントに対応する前記有効ビットが有効であり、かつ、各圧縮されていないディスプレイ・データエレメントに対応するダーティビットがセットされていない限り、前記ディスプレイ制御回路による後続の更新で、前記圧縮フレーム・バッファにおける前記圧縮されたディスプレイ・データエレメントを伸長して、それを前記ディスプレイに送り、さもなければ、前記ディスプレイ上で前記ビデオフレームをリフレッシュするために前記フルフレーム・バッファから圧縮していないディスプレイ・データエレメントを送るステップと、を含む方法。 - ディスプレイ及びプロセッサを有するコンピュータシステムにおいて、前記ディスプレイをリフレッシュする方法は、
(a)ピクセルデータを前記プロセッサからフルフレーム・バッファヘ与えるステップと、
(b)ディスプレイ制御回路に応答して、前記ピクセルデータを前記フルフレーム・バッファから前記ディスプレイに送るステップと、
(c)前記ディスプレイに送られる前記ピクセルデータを圧縮し、それを圧縮フレーム・バッファに記憶するステップと、
(d)前記ピクセルデータを代表する複数の圧縮されたデータエレメントに対応する複数の有効ビットを有効にするとともに、前記ピクセルデータを表す圧縮されないディスプレイ・データエレメントに対応するダーティビットをセットするステップと、
(e)前記有効ビットが有効であり、かつ、前記ダーティビットがセットされていないときに、前記ディスプレイ制御回路による後続の更新における電力消費を節約するために、前記圧縮フレーム・バッファにおける前記ピクセルデータを伸長し、それを前記ディスプレイに送るステップと、を含む方法。 - 前記ピクセルデータが前記ディスプレイに送られ、圧縮されるに際に、前記圧縮されたデータが前記圧縮フレーム・バッファからの後続のフレーム更新のために有効にされるように、前記フルフレーム・バッファ及び前記圧縮フレーム・バッファ間でコヒーレンシを維持するステップをさらに含むことを特徴とする請求項13記載の方法。
- 前記フルフレーム・バッファに対する更新を所定の期間無視するために、プログラム可能なフレーム速度制御回路を用いて、ダーティビットを選抜するためのプログラム可能なサンプル速度を与えるステップをさらに含むことを特徴とする請求項14記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US36491194A | 1994-12-27 | 1994-12-27 | |
US08/364911 | 1994-12-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08320678A JPH08320678A (ja) | 1996-12-03 |
JP3904622B2 true JP3904622B2 (ja) | 2007-04-11 |
Family
ID=23436638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32910095A Expired - Fee Related JP3904622B2 (ja) | 1994-12-27 | 1995-12-18 | ビデオリフレッシュ圧縮システムおよび方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5835082A (ja) |
EP (1) | EP0720138B1 (ja) |
JP (1) | JP3904622B2 (ja) |
DE (1) | DE69532910T2 (ja) |
TW (1) | TW413771B (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6058459A (en) | 1996-08-26 | 2000-05-02 | Stmicroelectronics, Inc. | Video/audio decompression/compression device including an arbiter and method for accessing a shared memory |
US5961617A (en) * | 1997-08-18 | 1999-10-05 | Vadem | System and technique for reducing power consumed by a data transfer operations during periods of update inactivity |
US6504550B1 (en) * | 1998-05-21 | 2003-01-07 | Mitsubishi Electric & Electronics Usa, Inc. | System for graphics processing employing semiconductor device |
US6535218B1 (en) * | 1998-05-21 | 2003-03-18 | Mitsubishi Electric & Electronics Usa, Inc. | Frame buffer memory for graphic processing |
US6188394B1 (en) * | 1998-08-28 | 2001-02-13 | Ati Technologies, Inc. | Method and apparatus for video graphics antialiasing |
US6094705A (en) * | 1999-03-10 | 2000-07-25 | Picoturbo, Inc. | Method and system for selective DRAM refresh to reduce power consumption |
US8024767B1 (en) * | 1999-09-14 | 2011-09-20 | Ati Technologies Ulc | Method and apparatus for receiving digital video signals |
EP1189198A1 (en) | 2000-09-18 | 2002-03-20 | Siemens Aktiengesellschaft | A method and system for operating a unified memory and graphics controller combination |
US6903732B2 (en) * | 2001-01-15 | 2005-06-07 | Matsushita Electric Industrial Co., Ltd. | Image display device |
TWI237142B (en) * | 2001-07-27 | 2005-08-01 | Sanyo Electric Co | Active matrix type display device |
US6995771B2 (en) * | 2001-12-07 | 2006-02-07 | Intel Corporation | Sparse refresh of display |
US6888551B2 (en) * | 2001-12-07 | 2005-05-03 | Intel Corporation | Sparse refresh of display |
US6992675B2 (en) * | 2003-02-04 | 2006-01-31 | Ati Technologies, Inc. | System for displaying video on a portable device and method thereof |
US20040160447A1 (en) * | 2003-02-18 | 2004-08-19 | Denis Beaudoin | Simple method to minimize memory usage and/or power consumption for dispaly controller circuits |
US7342590B1 (en) * | 2003-05-09 | 2008-03-11 | Nvidia Corporation | Screen compression |
US20050185852A1 (en) * | 2004-02-20 | 2005-08-25 | Jiliang Song | Method and apparatus to generate complex borders |
US7519234B2 (en) * | 2004-11-17 | 2009-04-14 | Seiko Epson Corporation | Apparatuses and methods for incorporating a border region within an image region |
US8587600B1 (en) | 2005-05-02 | 2013-11-19 | Advanced Micro Devices, Inc. | System and method for cache-based compressed display data storage |
US20070002059A1 (en) * | 2005-06-29 | 2007-01-04 | Intel Corporation | Pixel data compression from controller to display |
WO2007075134A2 (en) * | 2005-12-27 | 2007-07-05 | Imsys Technologies Ab | Method and system for cost-efficient, high-resolution graphics/image display system |
US20070291571A1 (en) * | 2006-06-08 | 2007-12-20 | Intel Corporation | Increasing the battery life of a mobile computing system in a reduced power state through memory compression |
US20080238928A1 (en) * | 2007-03-30 | 2008-10-02 | Bimal Poddar | Frame buffer compression for desktop composition |
US9892707B2 (en) * | 2013-03-14 | 2018-02-13 | Displaylink (Uk) Limited | Decompressing stored display data every frame refresh |
US20150312574A1 (en) * | 2013-08-12 | 2015-10-29 | Intel Corporation | Techniques for low power image compression and display |
US9646563B2 (en) * | 2015-04-01 | 2017-05-09 | Apple Inc. | Managing back pressure during compressed frame writeback for idle screens |
CN114360468B (zh) * | 2022-02-18 | 2023-04-18 | 上海铼锶信息技术有限公司 | 一种屏幕刷新显示方法及系统 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4020462A (en) * | 1975-12-08 | 1977-04-26 | International Business Machines Corporation | Method and apparatus for form removal from contour compressed image data |
US4074254A (en) * | 1976-07-22 | 1978-02-14 | International Business Machines Corporation | Xy addressable and updateable compressed video refresh buffer for digital tv display |
US4437093A (en) * | 1981-08-12 | 1984-03-13 | International Business Machines Corporation | Apparatus and method for scrolling text and graphic data in selected portions of a graphic display |
JPH067304B2 (ja) * | 1982-12-10 | 1994-01-26 | 株式会社日立製作所 | 図形処理装置 |
US4688190A (en) * | 1983-10-31 | 1987-08-18 | Sun Microsystems, Inc. | High speed frame buffer refresh apparatus and method |
US4771275A (en) * | 1983-11-16 | 1988-09-13 | Eugene Sanders | Method and apparatus for assigning color values to bit map memory display locations |
JPS60158484A (ja) * | 1984-01-28 | 1985-08-19 | 株式会社リコー | 表示メモリ制御方式 |
US5109520A (en) * | 1985-02-19 | 1992-04-28 | Tektronix, Inc. | Image frame buffer access speedup by providing multiple buffer controllers each containing command FIFO buffers |
US5128658A (en) * | 1988-06-27 | 1992-07-07 | Digital Equipment Corporation | Pixel data formatting |
US4958378A (en) * | 1989-04-26 | 1990-09-18 | Sun Microsystems, Inc. | Method and apparatus for detecting changes in raster data |
US5274753A (en) * | 1990-05-24 | 1993-12-28 | Apple Computer, Inc. | Apparatus for distinguishing information stored in a frame buffer |
US5261049A (en) * | 1991-07-22 | 1993-11-09 | International Business Machines Corporation | Video RAM architecture incorporating hardware decompression |
US5414827A (en) * | 1991-12-19 | 1995-05-09 | Opti, Inc. | Automatic cache flush |
US5295235A (en) * | 1992-02-14 | 1994-03-15 | Steve Newman | Polygon engine for updating computer graphic display employing compressed bit map data |
US5450544A (en) * | 1992-06-19 | 1995-09-12 | Intel Corporation | Method and apparatus for data buffering and queue management of digital motion video signals |
JPH0651721A (ja) * | 1992-07-29 | 1994-02-25 | Canon Inc | 表示制御装置 |
US5381454A (en) * | 1993-09-20 | 1995-01-10 | Motorola, Inc. | Circuit and method of resetting a data compressor/decompressor |
US5512921A (en) * | 1994-06-22 | 1996-04-30 | Microsoft Corporation | Visual display system having low energy data storage subsystem with date compression capabilities, and method for operating same |
-
1995
- 1995-03-15 TW TW084102602A patent/TW413771B/zh not_active IP Right Cessation
- 1995-12-11 DE DE69532910T patent/DE69532910T2/de not_active Expired - Lifetime
- 1995-12-11 EP EP95308991A patent/EP0720138B1/en not_active Expired - Lifetime
- 1995-12-18 JP JP32910095A patent/JP3904622B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-27 US US08/863,123 patent/US5835082A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TW413771B (en) | 2000-12-01 |
JPH08320678A (ja) | 1996-12-03 |
EP0720138B1 (en) | 2004-04-21 |
US5835082A (en) | 1998-11-10 |
EP0720138A3 (en) | 1998-01-14 |
DE69532910T2 (de) | 2004-09-02 |
DE69532910D1 (de) | 2004-05-27 |
EP0720138A2 (en) | 1996-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3904622B2 (ja) | ビデオリフレッシュ圧縮システムおよび方法 | |
US7190284B1 (en) | Selective lossless, lossy, or no compression of data based on address range, data type, and/or requesting agent | |
US6208273B1 (en) | System and method for performing scalable embedded parallel data compression | |
US6002411A (en) | Integrated video and memory controller with data processing and graphical processing capabilities | |
US6822589B1 (en) | System and method for performing scalable embedded parallel data decompression | |
US5537128A (en) | Shared memory for split-panel LCD display systems | |
US6879266B1 (en) | Memory module including scalable embedded parallel data compression and decompression engines | |
US6005546A (en) | Hardware assist for YUV data format conversion to software MPEG decoder | |
US7262776B1 (en) | Incremental updating of animated displays using copy-on-write semantics | |
US5450130A (en) | Method and system for cell based image data compression | |
US6170047B1 (en) | System and method for managing system memory and/or non-volatile memory using a memory controller with integrated compression and decompression capabilities | |
US5301272A (en) | Method and apparatus for address space aliasing to identify pixel types | |
US5808630A (en) | Split video architecture for personal computers | |
US6359625B1 (en) | Video refresh compression | |
JPH08190468A (ja) | データ圧縮機能付きの低エネルギ・データ記憶サブシステムを有する視覚的表示システムおよびその作動方法 | |
US7671864B2 (en) | Faster image processing | |
JPH08278768A (ja) | コンピュータワークステーション及びディスプレイ更新方法 | |
US6614449B1 (en) | Method and apparatus for video graphics antialiasing using a single sample frame buffer and associated sample memory | |
US20020075251A1 (en) | Method and apparatus for adjusting video refresh rate in response to power mode changes in order to conserve power | |
US8587600B1 (en) | System and method for cache-based compressed display data storage | |
US6414689B1 (en) | Graphics engine FIFO interface architecture | |
US20060098031A1 (en) | System and method for effectively performing image rotation procedures in a compressed domain | |
JP2006113359A (ja) | オーバードライブ回路および表示装置 | |
GB2306271A (en) | Data compression analyser | |
JPH07210693A (ja) | ビデオサブシステムおよびデータ圧縮方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051212 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060221 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060221 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060221 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060221 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060327 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060612 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061212 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070110 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |