JPH08320678A - ビデオリフレッシュ圧縮システムおよび方法 - Google Patents
ビデオリフレッシュ圧縮システムおよび方法Info
- Publication number
- JPH08320678A JPH08320678A JP7329100A JP32910095A JPH08320678A JP H08320678 A JPH08320678 A JP H08320678A JP 7329100 A JP7329100 A JP 7329100A JP 32910095 A JP32910095 A JP 32910095A JP H08320678 A JPH08320678 A JP H08320678A
- Authority
- JP
- Japan
- Prior art keywords
- display
- frame buffer
- data
- pixel data
- compressed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/10—Special adaptations of display systems for operation with variable images
- G09G2320/103—Detection of image changes, e.g. determination of an index representative of the image change
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/125—Frame memory handling using unified memory architecture [UMA]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】
【課題】電力消費を増大させることのない高性能のグラ
フィックディスプレイのための装置および方法を得るこ
と。 【解決手段】コンピュータシステムにおけるグラフィッ
クをディスプレイする、データ圧縮装置および方法は、
フルレームバッファ（１２）および圧縮フレームバッフ
ァ（２０）を有している。ディスプレイデータ素子（例
えば、ラスタライン）のために更新されたピクセルデー
タがフルフレームバッファ（１２）からディスプレイ装
置に送られ、次のリフレッシュサイクルにおいて、変化
のないディスプレイデータ素子が圧縮フレームバッファ
から直接再発生されるように、圧縮フレームバッファに
おいて、並列に同時に圧縮され、捕獲される。
フィックディスプレイのための装置および方法を得るこ
と。 【解決手段】コンピュータシステムにおけるグラフィッ
クをディスプレイする、データ圧縮装置および方法は、
フルレームバッファ（１２）および圧縮フレームバッフ
ァ（２０）を有している。ディスプレイデータ素子（例
えば、ラスタライン）のために更新されたピクセルデー
タがフルフレームバッファ（１２）からディスプレイ装
置に送られ、次のリフレッシュサイクルにおいて、変化
のないディスプレイデータ素子が圧縮フレームバッファ
から直接再発生されるように、圧縮フレームバッファに
おいて、並列に同時に圧縮され、捕獲される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にビデオディ
スプレイのシステムおよび方法に関し、特にコンピュー
タシステムにおけるピクセルデータの圧縮システムおよ
び方法に関する。
スプレイのシステムおよび方法に関し、特にコンピュー
タシステムにおけるピクセルデータの圧縮システムおよ
び方法に関する。
【０００２】
【従来の技術】本発明の範囲を限定することなく、この
背景についての情報は、発明が利用される特別の問題の
コンテキストにおいて提供される。この１０年間に、コ
ンピュータ・グラフィックス・ディスプレイの品質は、
ディスプレイ装置、特にカソードレイチューブ（ＣＲ
Ｔ）あるいは液晶ディスプレイ（ＬＣＤ）のピクセルの
解像度、カラーの深さ（color depth)およびスクリーン
のリフレッシュ速度が改善されて、着実に良くなった。
コンピュータ・グラフィックスにとって、１２８０×１
０２４のピクセルまでの、および１６．７×１０6 まで
の同時式カラーのフレーム解像度を有することは当たり
前のことである。このような高解像度および高いカラー
内容のイメージ、特に、高いリフレッシュ速度での表示
は、フレーム・バッァを記憶するメモリサブシステムに
大きな要求を生じる。特に、トレードオフ(tradeoffs)
は、グラフィックス・エンジン或いは主中央処理装置
（ＣＰＵ）によって要求されるメモリアクセスを達成す
るために充分なバンド幅を有している限り、メモリ装置
が供給することができる適当なディスプレイ速度と解像
度を得るためになされる。もし、ディスプレイのデータ
速度が非常に速いと、システムは、メモリからの一定の
ピクセルデータ読み取りために麻痺される。−−メモリ
にアクセスする他のタスクのための時間が残されていな
い。
背景についての情報は、発明が利用される特別の問題の
コンテキストにおいて提供される。この１０年間に、コ
ンピュータ・グラフィックス・ディスプレイの品質は、
ディスプレイ装置、特にカソードレイチューブ（ＣＲ
Ｔ）あるいは液晶ディスプレイ（ＬＣＤ）のピクセルの
解像度、カラーの深さ（color depth)およびスクリーン
のリフレッシュ速度が改善されて、着実に良くなった。
コンピュータ・グラフィックスにとって、１２８０×１
０２４のピクセルまでの、および１６．７×１０6 まで
の同時式カラーのフレーム解像度を有することは当たり
前のことである。このような高解像度および高いカラー
内容のイメージ、特に、高いリフレッシュ速度での表示
は、フレーム・バッァを記憶するメモリサブシステムに
大きな要求を生じる。特に、トレードオフ(tradeoffs)
は、グラフィックス・エンジン或いは主中央処理装置
（ＣＰＵ）によって要求されるメモリアクセスを達成す
るために充分なバンド幅を有している限り、メモリ装置
が供給することができる適当なディスプレイ速度と解像
度を得るためになされる。もし、ディスプレイのデータ
速度が非常に速いと、システムは、メモリからの一定の
ピクセルデータ読み取りために麻痺される。−−メモリ
にアクセスする他のタスクのための時間が残されていな
い。
【０００３】この点を示すために、費用の安いグラフィ
ックス・エンジン、例えば４５ナノ秒の“高速ページ”
("fast-page") アクセスを有する３２−ビットのワイド
ＤＲＡＭのメモリアレイは、８９メガバイト／秒の理論
的なピークの利用可能なバンド幅を有している。しか
し、現実的には、この値は、およそ７７メガバイト／秒
の利用可能なバンド幅を負わせる−中でもページミス−
ための計算に減速されなければならない。１０２４×７
６８ピクセル、ピクセル当たり８つのカラー強度、およ
び７５Ｈｚのリフレッシュ速度のフレーム解像度で、必
要なディスプレイのバンド幅は５９メガバイト／秒（＝
１０２４×７６８×１バイト×７５）−−全体の利用可
能なメモリバンド幅の７７％である。もし、カラー強度
の解像度がピクセル当たり１６ビットに増加されると、
ディスプレイハンド幅の要求は１１８メガバイト／秒と
二倍になり、ピークの利用可能なバンド幅より２９メガ
バイト／秒多い。これらの限界に立ち向かう一つの方法
は、特別な目的のデュアルポートメモリ（dual-ported
memory) を使用するか、或いはＤＲＡＭインターフェー
スの幅を増加することによって、メモリのサブシステム
のバンド幅を簡単に増加することである。従って、いろ
いろな形式の専用のグラフィックスメモリ集積回路、例
えばデュアルポートされたＶＲＡＭ或いはウインドーズ
（登録商標）ＲＡＭが生まれた。しかしながら、この形
式のメモリは、主メモリのために使用されるどにでもあ
るＤＲＡＭと同じ大きさで作ることはできず、従って、
特別料金が必要となる。
ックス・エンジン、例えば４５ナノ秒の“高速ページ”
("fast-page") アクセスを有する３２−ビットのワイド
ＤＲＡＭのメモリアレイは、８９メガバイト／秒の理論
的なピークの利用可能なバンド幅を有している。しか
し、現実的には、この値は、およそ７７メガバイト／秒
の利用可能なバンド幅を負わせる−中でもページミス−
ための計算に減速されなければならない。１０２４×７
６８ピクセル、ピクセル当たり８つのカラー強度、およ
び７５Ｈｚのリフレッシュ速度のフレーム解像度で、必
要なディスプレイのバンド幅は５９メガバイト／秒（＝
１０２４×７６８×１バイト×７５）−−全体の利用可
能なメモリバンド幅の７７％である。もし、カラー強度
の解像度がピクセル当たり１６ビットに増加されると、
ディスプレイハンド幅の要求は１１８メガバイト／秒と
二倍になり、ピークの利用可能なバンド幅より２９メガ
バイト／秒多い。これらの限界に立ち向かう一つの方法
は、特別な目的のデュアルポートメモリ（dual-ported
memory) を使用するか、或いはＤＲＡＭインターフェー
スの幅を増加することによって、メモリのサブシステム
のバンド幅を簡単に増加することである。従って、いろ
いろな形式の専用のグラフィックスメモリ集積回路、例
えばデュアルポートされたＶＲＡＭ或いはウインドーズ
（登録商標）ＲＡＭが生まれた。しかしながら、この形
式のメモリは、主メモリのために使用されるどにでもあ
るＤＲＡＭと同じ大きさで作ることはできず、従って、
特別料金が必要となる。
【０００４】他の背景として、電力消費が、グラフィッ
クス・ディスプレイのサブシステムの設計、特に限られ
たバッテリーの寿命によるポータブルコンピュータに主
に関係している。消費電力が消費されるメモリのバンド
幅、従って高解像度に比例して増大し、高カラー内容の
ディスプレイモードは、ポータブルコンピュータの応用
には伝統的に適していない。前述から、電力消費を増大
することなくグラフィックス・ディスプレイの高性能の
システムおよび方法を必要とすることがわかるであろ
う。
クス・ディスプレイのサブシステムの設計、特に限られ
たバッテリーの寿命によるポータブルコンピュータに主
に関係している。消費電力が消費されるメモリのバンド
幅、従って高解像度に比例して増大し、高カラー内容の
ディスプレイモードは、ポータブルコンピュータの応用
には伝統的に適していない。前述から、電力消費を増大
することなくグラフィックス・ディスプレイの高性能の
システムおよび方法を必要とすることがわかるであろ
う。
【０００５】
【本発明の概要】上述した従来技術の限界を克服するた
め、また本明細書を読み、理解すると明らかになるであ
ろう他の限界を克服するために、フルフレーム・バッァ
および圧縮フレーム・バッァを用いるピクセルデータを
発生するための、低電力、低減されたバンド幅のグラフ
ィックス・ディスプレイ・システムおよびその方法が開
示される。ピクセルデータがフルフレーム・バッァから
ディスプレイ装置に送られると、連続した変化のないフ
レームが圧縮されたフレーム・バッァから直接発生され
るように、圧縮フレーム・バッァに同時に圧縮され、捕
獲される。ピクセル・データ・ストリームが転送され、
圧縮されると、圧縮されたデータが圧縮フレーム・バッ
ァからの連続したフレーム更新に対して有効とされるよ
うに、コヒーレンシーが、ダーティ／有効な（dirty/va
lid)タグＲＡＭによってフルおよび圧縮されたフレーム
・バッァ間に維持される。一旦ピクセル・データ・スト
リームが圧縮され、圧縮フレーム・バッァに記憶され、
連続フレーム上で有効であるとされると、ピクセルデー
タは圧縮フレーム・バッァから直接取り出され、ディス
プレイ装置に送られるように伸長（decompression)され
る。圧縮データエレメントが、将来のフレーム・バッァ
書き込みによって無効とされるまで、圧縮フレーム・バ
ッァからディスプレイをリフレッシュするために必要な
ピクセル・データが連続的に取り出される。新しいピク
セル・データが、グラフィックス・エンジンあるいはホ
ストＣＰＵによってフルフレーム・バッァに送られる
と、次の修飾されたフレーム走査の間に、ピクセルデー
タが圧縮フレーム・バッァ以外のフルフレーム・バッァ
から取り出されるように、対応するデータエレメントの
ためのダーティタグが再送される。
め、また本明細書を読み、理解すると明らかになるであ
ろう他の限界を克服するために、フルフレーム・バッァ
および圧縮フレーム・バッァを用いるピクセルデータを
発生するための、低電力、低減されたバンド幅のグラフ
ィックス・ディスプレイ・システムおよびその方法が開
示される。ピクセルデータがフルフレーム・バッァから
ディスプレイ装置に送られると、連続した変化のないフ
レームが圧縮されたフレーム・バッァから直接発生され
るように、圧縮フレーム・バッァに同時に圧縮され、捕
獲される。ピクセル・データ・ストリームが転送され、
圧縮されると、圧縮されたデータが圧縮フレーム・バッ
ァからの連続したフレーム更新に対して有効とされるよ
うに、コヒーレンシーが、ダーティ／有効な（dirty/va
lid)タグＲＡＭによってフルおよび圧縮されたフレーム
・バッァ間に維持される。一旦ピクセル・データ・スト
リームが圧縮され、圧縮フレーム・バッァに記憶され、
連続フレーム上で有効であるとされると、ピクセルデー
タは圧縮フレーム・バッァから直接取り出され、ディス
プレイ装置に送られるように伸長（decompression)され
る。圧縮データエレメントが、将来のフレーム・バッァ
書き込みによって無効とされるまで、圧縮フレーム・バ
ッァからディスプレイをリフレッシュするために必要な
ピクセル・データが連続的に取り出される。新しいピク
セル・データが、グラフィックス・エンジンあるいはホ
ストＣＰＵによってフルフレーム・バッァに送られる
と、次の修飾されたフレーム走査の間に、ピクセルデー
タが圧縮フレーム・バッァ以外のフルフレーム・バッァ
から取り出されるように、対応するデータエレメントの
ためのダーティタグが再送される。
【０００６】本発明の特徴は、分離したダーティおよび
有効ビットであり、ダーティビットを修飾する（qualif
y)ために、フレームおよびプログラム可能なフレーム速
度制御メカニズムにおける各々のデータエレメント（好
ましくは、排他的にラスタラインではないが、）を有効
にする。ダーティビットは、フルフレーム・バッァに送
られたピクセルデータに応答してセットされる。有効ビ
ットは、圧縮フレーム・バッァにおける圧縮データエレ
メントを更新するデータ圧縮器に応答してセットされ
る。プログラム可能なフレーム速度制御メカニズムは、
プログラム可能なサンプル速度を与え、フルフレーム・
バッァへの更新が、予め決められた時間周期のために無
視され、多くのフレーム・ディスプレイが圧縮フレーム
・バッァから生じ、従ってメモリのバンド幅および消費
電力を低下するように、ダーティビットを修飾する。本
発明の他の特徴は、実際のグラフィックス・エンジンに
おいて、単一化したメモリを用いる能力である--連続し
たＤＲＡＭの追加によってグラフィックスあるいは主メ
モリの何れかのために、簡単に増加することができる。
本発明を特徴づける、これらの、またいろいろな他の目
的、特徴および新規性の利点は、特許請求の範囲におい
てとくに指示され、また特許請求の範囲の一部を形成し
ている。しかしながら、本発明、その利点およびその使
用によって得られる目的をより理解するために、本発明
の一部分を形成する図面、記載事項を参照することによ
り、本発明によって実施されるシステムおよび方法の特
別な例が示されている。
有効ビットであり、ダーティビットを修飾する（qualif
y)ために、フレームおよびプログラム可能なフレーム速
度制御メカニズムにおける各々のデータエレメント（好
ましくは、排他的にラスタラインではないが、）を有効
にする。ダーティビットは、フルフレーム・バッァに送
られたピクセルデータに応答してセットされる。有効ビ
ットは、圧縮フレーム・バッァにおける圧縮データエレ
メントを更新するデータ圧縮器に応答してセットされ
る。プログラム可能なフレーム速度制御メカニズムは、
プログラム可能なサンプル速度を与え、フルフレーム・
バッァへの更新が、予め決められた時間周期のために無
視され、多くのフレーム・ディスプレイが圧縮フレーム
・バッァから生じ、従ってメモリのバンド幅および消費
電力を低下するように、ダーティビットを修飾する。本
発明の他の特徴は、実際のグラフィックス・エンジンに
おいて、単一化したメモリを用いる能力である--連続し
たＤＲＡＭの追加によってグラフィックスあるいは主メ
モリの何れかのために、簡単に増加することができる。
本発明を特徴づける、これらの、またいろいろな他の目
的、特徴および新規性の利点は、特許請求の範囲におい
てとくに指示され、また特許請求の範囲の一部を形成し
ている。しかしながら、本発明、その利点およびその使
用によって得られる目的をより理解するために、本発明
の一部分を形成する図面、記載事項を参照することによ
り、本発明によって実施されるシステムおよび方法の特
別な例が示されている。
【０００７】
【実施の形態】好適な実施の形態についての以下記載に
おいて、図面を参照すると、本発明が実施される特定の
実施の形態が示されている。本発明の範囲から逸脱する
ことなく、他の実施の形態が用いれ、構造の変形がなさ
れることを理解するべきである。本発明の詳細は以下の
ようにまとめることができる。 １．典型的なリフレッシュ圧縮システム ２．圧縮命令およびカラーデータパス ３．伸長命令およびカラーデータパス ４．結論 このアウトラインおよび対応する見出しは、参考のため
にのみこの詳細な説明の項において用いられる。マイク
ロプロセッサおよびグラフィックス・ディスプレイ・シ
ステムの従来あるいは公知の特徴の記載は、その不必要
な記載によって本発明を曖昧にしないように省略され
る。特に、コンピュータ・ビデオ・ディスプレイの標準
および動作モードに関する技術は、グラフィックス・デ
ィスプレイ設計の分野においては、当業者に知られてい
る。
おいて、図面を参照すると、本発明が実施される特定の
実施の形態が示されている。本発明の範囲から逸脱する
ことなく、他の実施の形態が用いれ、構造の変形がなさ
れることを理解するべきである。本発明の詳細は以下の
ようにまとめることができる。 １．典型的なリフレッシュ圧縮システム ２．圧縮命令およびカラーデータパス ３．伸長命令およびカラーデータパス ４．結論 このアウトラインおよび対応する見出しは、参考のため
にのみこの詳細な説明の項において用いられる。マイク
ロプロセッサおよびグラフィックス・ディスプレイ・シ
ステムの従来あるいは公知の特徴の記載は、その不必要
な記載によって本発明を曖昧にしないように省略され
る。特に、コンピュータ・ビデオ・ディスプレイの標準
および動作モードに関する技術は、グラフィックス・デ
ィスプレイ設計の分野においては、当業者に知られてい
る。
【０００８】１．典型的なリフレッシュ圧縮システム 図１を参照すると、ブロック図によって、本発明の原理
によって実施されたビデオ・リフレッシュ圧縮システム
が示されている。グラフィックス・エンジンあるいはＣ
ＰＵ（図示せず）は、フルフレーム・バッァ１２に送ら
れているピクセルデータを書き込み（レンダリング）、
ラスタラインが更新されたことを示すためにダーティな
／有効なＲＡＭ１４における対応するダーティビットを
セットすることによって、フルフレーム・バッァ１２の
データエレメント（好ましくは、排他的でなくラスタラ
インであるけれども）を更新する。好適な実施の形態に
おいては、フルフレーム・バッァ１２は、大きさは可変
であるが、１２８０×１０２４ピクセル、或いはそれよ
り多いピクセルのフレーム解像度を収容するのに充分な
大きさであるのが好ましい。本発明の開示の助けによっ
て、この分野の通常の知識を有するものは、他のフレー
ム解像度、フレーム・バッァの大きさ、フレーム・バッ
ァに記憶されるフレームの数、およびデータエレメント
の大きさを、本発明の範囲から逸脱することなく理解す
るであろう。ダーティ／有効ＲＡＭ１４は、ダーティビ
ットと有効ビットを、フルフレーム・バッァ１２--好適
な実施例においては、２０４８（＝１０２４×２）ビッ
トに相当する--に記憶されたおのおののデータエレメン
ト（ラスタライン）に対して保持している。もし、ダー
ティ／有効ＲＡＭ１４にあるダーティビットが、ラスタ
ラインが更新されたことを示しているならば（ダーティ
ビットセット）、フルフレーム・バッァ１２は、ディス
プレイ制御回路２２に応答して、ディスプレイ装置（以
下により詳細に記載される以外）を、各々のラスタライ
ンに対応するピクセルデータのストリームを２入力マル
チプレックサ１６上の一方の入力に転送することによっ
て、更新し、そしてそのデータエレメントに対する有効
ビットをクリアする。マルチプレックサ１６の出力は、
パレットルックアップが実行され、もし、必要であれ
ば、すべてのオーバーレイが挿入され、平坦なバネル
（ＬＣＤ）のインターフェースあるいは代わりにＣＲＴ
（図示せず）を駆動するビデオパレットのディジタル−
アナログコンバータ（ＤＡＣ）（図示せず）が駆動され
るピクセル出力フォーマット化ステージ（図示せず）に
送られる。
によって実施されたビデオ・リフレッシュ圧縮システム
が示されている。グラフィックス・エンジンあるいはＣ
ＰＵ（図示せず）は、フルフレーム・バッァ１２に送ら
れているピクセルデータを書き込み（レンダリング）、
ラスタラインが更新されたことを示すためにダーティな
／有効なＲＡＭ１４における対応するダーティビットを
セットすることによって、フルフレーム・バッァ１２の
データエレメント（好ましくは、排他的でなくラスタラ
インであるけれども）を更新する。好適な実施の形態に
おいては、フルフレーム・バッァ１２は、大きさは可変
であるが、１２８０×１０２４ピクセル、或いはそれよ
り多いピクセルのフレーム解像度を収容するのに充分な
大きさであるのが好ましい。本発明の開示の助けによっ
て、この分野の通常の知識を有するものは、他のフレー
ム解像度、フレーム・バッァの大きさ、フレーム・バッ
ァに記憶されるフレームの数、およびデータエレメント
の大きさを、本発明の範囲から逸脱することなく理解す
るであろう。ダーティ／有効ＲＡＭ１４は、ダーティビ
ットと有効ビットを、フルフレーム・バッァ１２--好適
な実施例においては、２０４８（＝１０２４×２）ビッ
トに相当する--に記憶されたおのおののデータエレメン
ト（ラスタライン）に対して保持している。もし、ダー
ティ／有効ＲＡＭ１４にあるダーティビットが、ラスタ
ラインが更新されたことを示しているならば（ダーティ
ビットセット）、フルフレーム・バッァ１２は、ディス
プレイ制御回路２２に応答して、ディスプレイ装置（以
下により詳細に記載される以外）を、各々のラスタライ
ンに対応するピクセルデータのストリームを２入力マル
チプレックサ１６上の一方の入力に転送することによっ
て、更新し、そしてそのデータエレメントに対する有効
ビットをクリアする。マルチプレックサ１６の出力は、
パレットルックアップが実行され、もし、必要であれ
ば、すべてのオーバーレイが挿入され、平坦なバネル
（ＬＣＤ）のインターフェースあるいは代わりにＣＲＴ
（図示せず）を駆動するビデオパレットのディジタル−
アナログコンバータ（ＤＡＣ）（図示せず）が駆動され
るピクセル出力フォーマット化ステージ（図示せず）に
送られる。
【０００９】また、本発明の実施例においては、フルフ
レーム・バッァ１２からのピクセルデータのストリーム
はデータ圧縮器にも接続される。この圧縮器は、ストリ
ームがマルチプレックサ１６によって受信されるよう
に、圧縮フレーム・バッァ２０のピクセルデータを同時
に圧縮し、記憶する。完全なデータエレメント（ラスタ
ライン）が圧縮フレーム・バッァ２０において圧縮さ
れ、記憶された後、データ圧縮器１８はダーティ／有効
ＲＡＭ１４の対応する有効タグを有効にする（セットす
る）。ディスプレイ制御回路２２による連続したフレー
ムリフレッシュが行われると、有効ビットがセットされ
ているが、ダーティビットがセットされない、すなわち
修飾されない(not qualified) 圧縮データエレメントは
データ伸長器２４を介して圧縮フレーム・バッァ２０か
らマルチプレックサ１６に供給される。データ伸長器２
４はデータを復元し、それを出力用のマルチプレックサ
１６を介して、ディスプレイ装置をリフレッシュするた
めに供給する。フルフレーム・バッァ１２、圧縮フレー
ム・バッァ２０およびダーティ／有効ＲＡＭ１４は、主
メモリとして同じＤＲＡＭアレイに物理的に配置するこ
とができる。しかし、グラフィックス・エンジン１０あ
るいはＣＰＵによる高速レンダリング（rendering)は、
大きなブロックのデータを急速にダーティにすることが
できるので、ダーティ／有効ＲＡＭ１４は主メモリから
離れたスクラッチパッド(scratch pad) ＲＡＭに配置さ
れるのが好ましい。
レーム・バッァ１２からのピクセルデータのストリーム
はデータ圧縮器にも接続される。この圧縮器は、ストリ
ームがマルチプレックサ１６によって受信されるよう
に、圧縮フレーム・バッァ２０のピクセルデータを同時
に圧縮し、記憶する。完全なデータエレメント（ラスタ
ライン）が圧縮フレーム・バッァ２０において圧縮さ
れ、記憶された後、データ圧縮器１８はダーティ／有効
ＲＡＭ１４の対応する有効タグを有効にする（セットす
る）。ディスプレイ制御回路２２による連続したフレー
ムリフレッシュが行われると、有効ビットがセットされ
ているが、ダーティビットがセットされない、すなわち
修飾されない(not qualified) 圧縮データエレメントは
データ伸長器２４を介して圧縮フレーム・バッァ２０か
らマルチプレックサ１６に供給される。データ伸長器２
４はデータを復元し、それを出力用のマルチプレックサ
１６を介して、ディスプレイ装置をリフレッシュするた
めに供給する。フルフレーム・バッァ１２、圧縮フレー
ム・バッァ２０およびダーティ／有効ＲＡＭ１４は、主
メモリとして同じＤＲＡＭアレイに物理的に配置するこ
とができる。しかし、グラフィックス・エンジン１０あ
るいはＣＰＵによる高速レンダリング（rendering)は、
大きなブロックのデータを急速にダーティにすることが
できるので、ダーティ／有効ＲＡＭ１４は主メモリから
離れたスクラッチパッド(scratch pad) ＲＡＭに配置さ
れるのが好ましい。
【００１０】ダーティ／有効ＲＡＭ１４におけるダーテ
ィビットは、フレームリフレッシュ速度でデータ制御回
路２２をサンプルリングする必要はない。むしろデータ
制御回路２２によってセットされた遅い速度は、フルフ
レーム・バッァ１２においてなされた更新がＮフレーム
に対して無視されるように、ダーティビットの状態にお
ける変化を "修飾(qualify)"することができる。流動的
な動き(fluid motion)は、一般に３０フレーム／秒と考
えられるので、表示されたフレームを速く更新する必要
はなく、ディスプレイを圧縮フレーム・バッァから発生
することができる。更に、ディスプレイ装置は一様な、
遅い応答時間、例えば受動平坦パネル（ＬＣＤ）ディス
プレイを有している場合には、フレームの更新速度は、
一様に遅い。例えば、２００ミリ秒の応答時間を有する
ディスプレイパネルに対して、５フレーム／秒より速い
ディスプレイを更新する必要はない。もし、ディスプレ
イ制御回路２２が６０Ｈｚのリフレッシュ速度を与える
なら、修飾信号（qualifier)周波数は、ダーティビット
が５フレーム／秒に等しいイメージ更新速度を保証する
ために、１２フレーム（５Ｈｚ）毎に一度クオリファイ
されるように１２回以下にされる。従って、全体のイメ
ージが１２対１のクオリファイ比（qualify ratio)で圧
縮可能であるとすると、新しいピクセルデータがグラフ
ィックス・エンジン１０によってフルフレーム・バッァ
１２にどんなに高速レンダリングされるかに関係なく、
ディスプレイはほぼ９２％の時間で、圧縮フレーム・バ
ッァ２０から更新される。
ィビットは、フレームリフレッシュ速度でデータ制御回
路２２をサンプルリングする必要はない。むしろデータ
制御回路２２によってセットされた遅い速度は、フルフ
レーム・バッァ１２においてなされた更新がＮフレーム
に対して無視されるように、ダーティビットの状態にお
ける変化を "修飾(qualify)"することができる。流動的
な動き(fluid motion)は、一般に３０フレーム／秒と考
えられるので、表示されたフレームを速く更新する必要
はなく、ディスプレイを圧縮フレーム・バッァから発生
することができる。更に、ディスプレイ装置は一様な、
遅い応答時間、例えば受動平坦パネル（ＬＣＤ）ディス
プレイを有している場合には、フレームの更新速度は、
一様に遅い。例えば、２００ミリ秒の応答時間を有する
ディスプレイパネルに対して、５フレーム／秒より速い
ディスプレイを更新する必要はない。もし、ディスプレ
イ制御回路２２が６０Ｈｚのリフレッシュ速度を与える
なら、修飾信号（qualifier)周波数は、ダーティビット
が５フレーム／秒に等しいイメージ更新速度を保証する
ために、１２フレーム（５Ｈｚ）毎に一度クオリファイ
されるように１２回以下にされる。従って、全体のイメ
ージが１２対１のクオリファイ比（qualify ratio)で圧
縮可能であるとすると、新しいピクセルデータがグラフ
ィックス・エンジン１０によってフルフレーム・バッァ
１２にどんなに高速レンダリングされるかに関係なく、
ディスプレイはほぼ９２％の時間で、圧縮フレーム・バ
ッァ２０から更新される。
【００１１】２．圧縮カラーおよび制御データパス 図２を参照すると、本発明によるシステムの好適なカラ
ーおよび命令データパスが示されている。本願発明の開
示によって、この分野の通常の知識を有するものは、本
願の特許請求の範囲から逸脱することなくカラーおよび
命令データパスに対する他の形状および多くのステージ
を理解するであろう。ディスプレイＦＩＦＯ３０はメモ
リ制御器３１を介して、フルフレーム・バッァ１２、圧
縮フレーム・バッァ２０おび任意の主メモリ２１を有す
るＤＲＡＭアレイ１１に接続されている。デコード制御
回路３２はダーティ／有効ＲＡＭ１４に接続された第１
の入力、およびダーティビットが修飾され、すなわちセ
ットされ、有効ビットがセットされないときに、フルフ
レーム・バッァ１２からピクセルデータをロードするた
めにディスプレイＦＩＦＯ３０を制御するための第１の
出力を有している。代わって、ディスプレイＦＩＦＯ３
０は、有効ビットがセットされ、ダーティビットが修飾
されない、すなわちセットされないときに、圧縮フレー
ム・バッァ２０からピクセルデータをロードする。デコ
ード制御回路３２は、圧縮フレーム・バッァ２０（以下
により詳細に記載される）に記憶された制御ワードを検
出し、デコードするためのディスプレイＦＩＦＯ３０の
出力に接続された第２の入力、およびカラーアンパック
回路３８、命令アンパック回路４０とマルチプレックサ
１６に接続された第２の出力を有している。マルチプレ
ックサ１６は、もし、ピクセルデータがフルフレーム・
バッァ１２から発しているならば、カラーアンパック回
路３８からのピクセルデータを通過させ、もしピクセル
データが圧縮フレーム・バッァ２０から発しているなら
ば、カラーキャッシュ回路４２（あるいはロード・ニュ
ー・カラー（load newcolor (ＬＮＣ）命令におけるカ
ラーアンパック回路３８）からピクセルデータを通過さ
せる。マルチプレックサ１６の出力は、ピクセル出力フ
ォーマットステージ（図示せず）およびカラーパック回
路５８の入力に接続される。マルチプレックサ１６から
のカラーデータはカラーパック回路５８による３２ビッ
ト境界（32-bit boundaries)に“パックされて”結合さ
れる。
ーおよび命令データパスが示されている。本願発明の開
示によって、この分野の通常の知識を有するものは、本
願の特許請求の範囲から逸脱することなくカラーおよび
命令データパスに対する他の形状および多くのステージ
を理解するであろう。ディスプレイＦＩＦＯ３０はメモ
リ制御器３１を介して、フルフレーム・バッァ１２、圧
縮フレーム・バッァ２０おび任意の主メモリ２１を有す
るＤＲＡＭアレイ１１に接続されている。デコード制御
回路３２はダーティ／有効ＲＡＭ１４に接続された第１
の入力、およびダーティビットが修飾され、すなわちセ
ットされ、有効ビットがセットされないときに、フルフ
レーム・バッァ１２からピクセルデータをロードするた
めにディスプレイＦＩＦＯ３０を制御するための第１の
出力を有している。代わって、ディスプレイＦＩＦＯ３
０は、有効ビットがセットされ、ダーティビットが修飾
されない、すなわちセットされないときに、圧縮フレー
ム・バッァ２０からピクセルデータをロードする。デコ
ード制御回路３２は、圧縮フレーム・バッァ２０（以下
により詳細に記載される）に記憶された制御ワードを検
出し、デコードするためのディスプレイＦＩＦＯ３０の
出力に接続された第２の入力、およびカラーアンパック
回路３８、命令アンパック回路４０とマルチプレックサ
１６に接続された第２の出力を有している。マルチプレ
ックサ１６は、もし、ピクセルデータがフルフレーム・
バッァ１２から発しているならば、カラーアンパック回
路３８からのピクセルデータを通過させ、もしピクセル
データが圧縮フレーム・バッァ２０から発しているなら
ば、カラーキャッシュ回路４２（あるいはロード・ニュ
ー・カラー（load newcolor (ＬＮＣ）命令におけるカ
ラーアンパック回路３８）からピクセルデータを通過さ
せる。マルチプレックサ１６の出力は、ピクセル出力フ
ォーマットステージ（図示せず）およびカラーパック回
路５８の入力に接続される。マルチプレックサ１６から
のカラーデータはカラーパック回路５８による３２ビッ
ト境界（32-bit boundaries)に“パックされて”結合さ
れる。
【００１２】命令パック回路６０は、ヒット・オペコー
ド・パイプライン（hit opcode pipeline)５０、ＲＬＥ
検出器５４およびＲＬ８検出器５６（全て、以下に詳細
に記載される）から３２ビット境界への可変長“ヒット
・オペコード”を受信し、結合する。カラーパック回路
５８と命令パック回路６０の出力は、マルチプレックサ
６２の入力に接続される。ラインバッファ制御回路３４
はマルチプレックサ６２を制御して、ラインバッファ３
６の中央に向かって進み、それぞれ両端にある圧縮カラ
ーおよび命令データを有する圧縮ラインバッファ３６を
満たす。もし、ラインバッファ３６がラスタラインの終
わりに到達する時間までにオバーフローしないならば、
ラインバッファ制御回路３４は、６４ビット境界上のカ
ラーおよび命令データを挟み込んで、圧縮ラインバッフ
ァ３６の内容を圧縮フレーム・バッァ２０に書き込む。
各データエレメント（ラスタライン）に対する制御ワー
ドは、ラインバッファ制御回路３４によって計算され、
命令およびカラーデータの量および長さを定義するため
に、各圧縮されたラインバッファ３６のエントリーの始
めに付加される。制御ワードの後に、圧縮フレーム・バ
ッァ２０の各エントリーは、データストリームが終わる
まで６４ビット境界上で代わる命令およびカラーデータ
を有している。
ド・パイプライン（hit opcode pipeline)５０、ＲＬＥ
検出器５４およびＲＬ８検出器５６（全て、以下に詳細
に記載される）から３２ビット境界への可変長“ヒット
・オペコード”を受信し、結合する。カラーパック回路
５８と命令パック回路６０の出力は、マルチプレックサ
６２の入力に接続される。ラインバッファ制御回路３４
はマルチプレックサ６２を制御して、ラインバッファ３
６の中央に向かって進み、それぞれ両端にある圧縮カラ
ーおよび命令データを有する圧縮ラインバッファ３６を
満たす。もし、ラインバッファ３６がラスタラインの終
わりに到達する時間までにオバーフローしないならば、
ラインバッファ制御回路３４は、６４ビット境界上のカ
ラーおよび命令データを挟み込んで、圧縮ラインバッフ
ァ３６の内容を圧縮フレーム・バッァ２０に書き込む。
各データエレメント（ラスタライン）に対する制御ワー
ドは、ラインバッファ制御回路３４によって計算され、
命令およびカラーデータの量および長さを定義するため
に、各圧縮されたラインバッファ３６のエントリーの始
めに付加される。制御ワードの後に、圧縮フレーム・バ
ッァ２０の各エントリーは、データストリームが終わる
まで６４ビット境界上で代わる命令およびカラーデータ
を有している。
【００１３】命令とカラーデータパス間の一様でないパ
イプラインのために、命令とカラーデータとの一時的な
関係が失われるが、ラスタラインが、圧縮フレーム・バ
ッァ２０から更なるリフレッシュについてのディスプレ
イＦＩＦＯ３０にロードされると、圧縮フレーム・バッ
ァ２０にあるカラーと命令データの挟み込みは、要求さ
れる近似的なオーダーでデータを表す。ラスタラインが
圧縮ラインバッファ３６から圧縮フレーム・バッァ２０
に首尾よく書き込まれると、ラインバッファ制御回路３
４は、ラスタラインのためのダーティ／有効ＲＡＭ１４
にある対応する有効ビットを有効にする。カラーキャッ
シュ４２は、完全連想型（a full associative) 、三つ
のエントリ一次キャッシュ、単一のエントリー、二次の
“ビクティム”キャッシュ（"victim" cache) および複
数の比較器を有することが好ましく、カラーアンパック
回路３８の出力からカラーデータを受信する。しかし、
本開示によって、この分野の通常の知識を有する者は、
本発明の範囲から逸脱することなく、他のキャッシュ形
状、組み合わせ、サイズを理解するであろう。カラーキ
ャッシュ４２に結合されているキャッシュ制御回路４４
は、新しいカラーがカラーアンパック回路３８から送ら
れると、一次のキャッシュの最も最近用いられた（leas
t-recently-used (LRU))エントリーを追跡し、置き換え
る。もし新しいカラーが二次のキャッシュにおいてヒッ
トすると、二次のキャッシュエントリーは、一次のキャ
ッシュにおけるＬＲＵエントリーで置き換えられる。新
しいカラーが一次のキャッシュにおいて更新されると、
その位置におけるカラーは二次のキャッシュに前もって
移される。
イプラインのために、命令とカラーデータとの一時的な
関係が失われるが、ラスタラインが、圧縮フレーム・バ
ッァ２０から更なるリフレッシュについてのディスプレ
イＦＩＦＯ３０にロードされると、圧縮フレーム・バッ
ァ２０にあるカラーと命令データの挟み込みは、要求さ
れる近似的なオーダーでデータを表す。ラスタラインが
圧縮ラインバッファ３６から圧縮フレーム・バッァ２０
に首尾よく書き込まれると、ラインバッファ制御回路３
４は、ラスタラインのためのダーティ／有効ＲＡＭ１４
にある対応する有効ビットを有効にする。カラーキャッ
シュ４２は、完全連想型（a full associative) 、三つ
のエントリ一次キャッシュ、単一のエントリー、二次の
“ビクティム”キャッシュ（"victim" cache) および複
数の比較器を有することが好ましく、カラーアンパック
回路３８の出力からカラーデータを受信する。しかし、
本開示によって、この分野の通常の知識を有する者は、
本発明の範囲から逸脱することなく、他のキャッシュ形
状、組み合わせ、サイズを理解するであろう。カラーキ
ャッシュ４２に結合されているキャッシュ制御回路４４
は、新しいカラーがカラーアンパック回路３８から送ら
れると、一次のキャッシュの最も最近用いられた（leas
t-recently-used (LRU))エントリーを追跡し、置き換え
る。もし新しいカラーが二次のキャッシュにおいてヒッ
トすると、二次のキャッシュエントリーは、一次のキャ
ッシュにおけるＬＲＵエントリーで置き換えられる。新
しいカラーが一次のキャッシュにおいて更新されると、
その位置におけるカラーは二次のキャッシュに前もって
移される。
【００１４】カラーキャッシュ４２は、カラーアンパッ
ク回路３８からのカラーデータがカラーキャッシュ４２
におけるカラーデータにマッチするときは何時でもキャ
ッシュ制御回路４４にヒットを信号する。応答において
は、キャッシュ制御回路４４はエンコードし、ヒットの
キャッシェ位置を識別する“ヒット・オペコード(hitop
ecode)"をマルチプレックサ４８に送る。マルチプレッ
ク４８の出力はヒット・オペコード・パイプライン５０
を通して送られる。カラーキャッシュ４２におけるヒッ
トのために用いられるオペコードに加えて、ランレング
スをエンコードする（run-length encoding:(RLE))オペ
コードは４より大きな一連の、一定カラーを圧縮するた
めに用いられる。分離したオペコード命令は、圧縮を最
大にするために、短いラン（５−１９）および長いラン
（２０−２５５）に対して用いられる。５より小さな一
定のカラー・シークエンスは繰り返しキャッシュ・オペ
コード命令を用いてエンコードされる。ディザ法の背景
（dithered background)を含むラスタラインを効果的に
扱うために、リピートラスト（Repeat Last)“Ｎ”（例
えば、Ｎ＝８）（ＲＬ８）のオペコードが用いられる。
ラスタラインがピクセル出力フォーマット化ステージに
送られると、もし、次の８ピクセルが、同じオーダーに
おいて前の８ピクセルにマッチしており、グループが全
て同じ色でないなら、８ピクセルのグループはＲＬ８オ
ペコードでエンコードされる。
ク回路３８からのカラーデータがカラーキャッシュ４２
におけるカラーデータにマッチするときは何時でもキャ
ッシュ制御回路４４にヒットを信号する。応答において
は、キャッシュ制御回路４４はエンコードし、ヒットの
キャッシェ位置を識別する“ヒット・オペコード(hitop
ecode)"をマルチプレックサ４８に送る。マルチプレッ
ク４８の出力はヒット・オペコード・パイプライン５０
を通して送られる。カラーキャッシュ４２におけるヒッ
トのために用いられるオペコードに加えて、ランレング
スをエンコードする（run-length encoding:(RLE))オペ
コードは４より大きな一連の、一定カラーを圧縮するた
めに用いられる。分離したオペコード命令は、圧縮を最
大にするために、短いラン（５−１９）および長いラン
（２０−２５５）に対して用いられる。５より小さな一
定のカラー・シークエンスは繰り返しキャッシュ・オペ
コード命令を用いてエンコードされる。ディザ法の背景
（dithered background)を含むラスタラインを効果的に
扱うために、リピートラスト（Repeat Last)“Ｎ”（例
えば、Ｎ＝８）（ＲＬ８）のオペコードが用いられる。
ラスタラインがピクセル出力フォーマット化ステージに
送られると、もし、次の８ピクセルが、同じオーダーに
おいて前の８ピクセルにマッチしており、グループが全
て同じ色でないなら、８ピクセルのグループはＲＬ８オ
ペコードでエンコードされる。
【００１５】反復性のオペコードをエンコードすること
を避けるために、ＲＬＥディテクタ５４とＲＬ８ディテ
クタ５６がそれぞれＲＬＥとＲＬ８ストリングを決定す
ることができるように、マルチプレックサ４８からヒッ
トオペコードをパイプライン化するための複数のステー
ジを有する“ヒット・オペコード・パイプライン”５０
が与えられる。ピクセルデータのストリームがカラーキ
ャッシュ４２において一連のヒット・オペコードとし
て、ＲＬＥオペコードとして、あるいはおそらくＲＬ８
オペコードとしてエンコードされるので、ヒット・オペ
コード・パイプライン５０は、多くの隣接ヒット・オペ
コードを比較し、計算し、そして最も効果的にエンコー
ドするために、ディテクタ５４と５６のための手段を与
える。ヒット・オペコード・パイプライン５０における
ステージの数は８が好ましい。しかし、この分野の通常
の知識を有する者は、他のオペコード・ストリングを適
用するために、パイプライン５０を縮めるたり、拡張し
たりすることができることを理解するであろう。ヒット
・オペコード・パイプライン５０、ＲＬＥディテクタ５
４、およびＲＬ８ディテクタ５６は、上述のように、各
々のキャッシュロケーション、あるいはオペコード・ス
トリングに対してそれぞれのコードをパックするパック
命令回路６０を駆動する。
を避けるために、ＲＬＥディテクタ５４とＲＬ８ディテ
クタ５６がそれぞれＲＬＥとＲＬ８ストリングを決定す
ることができるように、マルチプレックサ４８からヒッ
トオペコードをパイプライン化するための複数のステー
ジを有する“ヒット・オペコード・パイプライン”５０
が与えられる。ピクセルデータのストリームがカラーキ
ャッシュ４２において一連のヒット・オペコードとし
て、ＲＬＥオペコードとして、あるいはおそらくＲＬ８
オペコードとしてエンコードされるので、ヒット・オペ
コード・パイプライン５０は、多くの隣接ヒット・オペ
コードを比較し、計算し、そして最も効果的にエンコー
ドするために、ディテクタ５４と５６のための手段を与
える。ヒット・オペコード・パイプライン５０における
ステージの数は８が好ましい。しかし、この分野の通常
の知識を有する者は、他のオペコード・ストリングを適
用するために、パイプライン５０を縮めるたり、拡張し
たりすることができることを理解するであろう。ヒット
・オペコード・パイプライン５０、ＲＬＥディテクタ５
４、およびＲＬ８ディテクタ５６は、上述のように、各
々のキャッシュロケーション、あるいはオペコード・ス
トリングに対してそれぞれのコードをパックするパック
命令回路６０を駆動する。
【００１６】もし、カラー・アンパック回路３８からの
現在のピクセルカラーが、カラーキャッシュ４２のカラ
ーのいづれにもマッチしないならば、キャッシュ制御回
路４４は、ロードニューカラー（Load New Color:(LN
C)) 命令オペコードをピクセルデータストリームにエン
コードする。ＬＮＣオペコードはカラー値それ自体を記
述するため、従って、圧縮以外のデータ拡張を生じるた
めにピクセルデータに追加して、４ビットを必要とす
る。スクリーンの大部分が繰り返しであり、ロードされ
るべき新しいカラーを殆ど必要としないので、データ拡
張は重要ではない。
現在のピクセルカラーが、カラーキャッシュ４２のカラ
ーのいづれにもマッチしないならば、キャッシュ制御回
路４４は、ロードニューカラー（Load New Color:(LN
C)) 命令オペコードをピクセルデータストリームにエン
コードする。ＬＮＣオペコードはカラー値それ自体を記
述するため、従って、圧縮以外のデータ拡張を生じるた
めにピクセルデータに追加して、４ビットを必要とす
る。スクリーンの大部分が繰り返しであり、ロードされ
るべき新しいカラーを殆ど必要としないので、データ拡
張は重要ではない。
【００１７】例示のためのエンコードされたオペコード
が、テーブル１に記載される。オヘ゜コート゛ ネーム 記述 長さ エンコート゛化 圧縮比 圧縮比 (ヒ゛ット/ (8ヒ゛ット/ (16ヒ゛ット/ ヒ゜クセル) ヒ゜クセル) ヒ゜クセル) 00 RCO 繰返しキャッシュ 0 2 2 4:1 8:1 01 RC1 繰返しキャッシュ 1 2 2 4:1 8:1 10 RC2 繰返しキャッシュ 2 2 2 4:1 8:1 1100 RC3 繰返しキャッシュ 3 4 4 2:1 4:1 1101 RL8 繰返しラスト 8 4 0.5 16:1 32:1 1110 RLE4 RLE-4-ヒ゛ットカウント 8 0.42-1.6 5:1-19:1 10:1-38:1 11101111 RLE4 RLE-8-ヒ゛ットカウント 16 0.063-0.8 10:1-128:1 20:1-256:1 1111 LNC ロート゛ニューカラー 12/20 12/20 0.67:1 0.8:1
が、テーブル１に記載される。オヘ゜コート゛ ネーム 記述 長さ エンコート゛化 圧縮比 圧縮比 (ヒ゛ット/ (8ヒ゛ット/ (16ヒ゛ット/ ヒ゜クセル) ヒ゜クセル) ヒ゜クセル) 00 RCO 繰返しキャッシュ 0 2 2 4:1 8:1 01 RC1 繰返しキャッシュ 1 2 2 4:1 8:1 10 RC2 繰返しキャッシュ 2 2 2 4:1 8:1 1100 RC3 繰返しキャッシュ 3 4 4 2:1 4:1 1101 RL8 繰返しラスト 8 4 0.5 16:1 32:1 1110 RLE4 RLE-4-ヒ゛ットカウント 8 0.42-1.6 5:1-19:1 10:1-38:1 11101111 RLE4 RLE-8-ヒ゛ットカウント 16 0.063-0.8 10:1-128:1 20:1-256:1 1111 LNC ロート゛ニューカラー 12/20 12/20 0.67:1 0.8:1
【００１８】３．伸長カラーおよび命令データパス 図２を参照すると、リフレッシュに関して、もし、選択
されたラスタラインい対してダーティ／有効ＲＡＭ１４
において、有効ビットがセットされ、ダーティビットが
クォリファイされないか、セットされないならば、デコ
ード制御回路３２は、圧縮フレーム・バッァ２０に記憶
されている制御ワードを検出し、デコードする。この制
御ワードは、命令とデータストリームの長さを識別し、
従って、デコード制御回路３２がカラーアンパック回路
１８を制御し、命令アンパック回路４０がディスプレイ
ＦＩＦＯ３０からの命令およびカラーデータをアンパッ
クするように指示する。命令データがキャッシュ制御回
路４４によってデコードされるけれども、カラーアンパ
ック回路３８からのカラーデータは、カラーキャッシュ
４２においてキャッシュされる。命令データに応答し
て、キャッシュ制御回路４４は、３つの入力のうちの１
つをマルチプレックサ４８に選択する。第１の入力は、
新しいカラーをロードするために、単一のキャッシュロ
ケーションあるいはＬＮＣオペコードを識別する単一オ
ペコードを出力するキャッシュ制御回路４４に接続され
ている。マルチプレックサ４８の第２および第３の入力
は、エンコードされた繰り返しランレングス（repetiti
ve run-length encoded:(RLE))および繰り返しラスト８
（repeat last 8: (RL8)) のオペコードをフィードバッ
クするヒット・オペコード・パイプライン５０に接続さ
れている。（１クロックサイクルだけ遅延されたマルチ
プレックサ４８の出力である）ヒット・オペコード・パ
イプライン５０の第１ステージは、キャッシュ制御回路
４４に接続される。ヒット・オペコード・パイプライン
５０における第１ステージによって発生されたオペコー
ドに応答して、キャッシュ制御回路４４は、カラーキャ
ッシュ４２がカラーデータを送るか、カラーアンパック
回路３８からの新しいカラーデータをマルチプレックサ
１６にロードするように命令する。
されたラスタラインい対してダーティ／有効ＲＡＭ１４
において、有効ビットがセットされ、ダーティビットが
クォリファイされないか、セットされないならば、デコ
ード制御回路３２は、圧縮フレーム・バッァ２０に記憶
されている制御ワードを検出し、デコードする。この制
御ワードは、命令とデータストリームの長さを識別し、
従って、デコード制御回路３２がカラーアンパック回路
１８を制御し、命令アンパック回路４０がディスプレイ
ＦＩＦＯ３０からの命令およびカラーデータをアンパッ
クするように指示する。命令データがキャッシュ制御回
路４４によってデコードされるけれども、カラーアンパ
ック回路３８からのカラーデータは、カラーキャッシュ
４２においてキャッシュされる。命令データに応答し
て、キャッシュ制御回路４４は、３つの入力のうちの１
つをマルチプレックサ４８に選択する。第１の入力は、
新しいカラーをロードするために、単一のキャッシュロ
ケーションあるいはＬＮＣオペコードを識別する単一オ
ペコードを出力するキャッシュ制御回路４４に接続され
ている。マルチプレックサ４８の第２および第３の入力
は、エンコードされた繰り返しランレングス（repetiti
ve run-length encoded:(RLE))および繰り返しラスト８
（repeat last 8: (RL8)) のオペコードをフィードバッ
クするヒット・オペコード・パイプライン５０に接続さ
れている。（１クロックサイクルだけ遅延されたマルチ
プレックサ４８の出力である）ヒット・オペコード・パ
イプライン５０の第１ステージは、キャッシュ制御回路
４４に接続される。ヒット・オペコード・パイプライン
５０における第１ステージによって発生されたオペコー
ドに応答して、キャッシュ制御回路４４は、カラーキャ
ッシュ４２がカラーデータを送るか、カラーアンパック
回路３８からの新しいカラーデータをマルチプレックサ
１６にロードするように命令する。
【００１９】４．結論 本発明の詳細な説明が例示としてのある実施の形態に向
けられているが、変形実施の形態ばかりでなく、これら
の実施の形態のいろいろな変更が、この分野の通常の知
識を有する者に示唆されるであろう。例えば、特定のレ
ジスタ構造、マッピング、ビットアサイメント（割当
て）、キャッシュ関連（cashe association)、およびサ
イズ、および他の具現化は、本発明の詳細な説明を提供
する目的で、単に述べられた。しかしながら、本発明
は、あらゆるコンピュータシステムのアーキテクチャー
に一般に応用できる。ハードウェアとソフトウェア論理
間のトレードオフに基づくいろいろな変更がこの分野の
通常の知識を有する者にとって明らかであろう。本発明
は、特許請求の範囲の範囲内にあるあらゆる変更あるい
は代替できる実施の態様を含むものである。
けられているが、変形実施の形態ばかりでなく、これら
の実施の形態のいろいろな変更が、この分野の通常の知
識を有する者に示唆されるであろう。例えば、特定のレ
ジスタ構造、マッピング、ビットアサイメント（割当
て）、キャッシュ関連（cashe association)、およびサ
イズ、および他の具現化は、本発明の詳細な説明を提供
する目的で、単に述べられた。しかしながら、本発明
は、あらゆるコンピュータシステムのアーキテクチャー
に一般に応用できる。ハードウェアとソフトウェア論理
間のトレードオフに基づくいろいろな変更がこの分野の
通常の知識を有する者にとって明らかであろう。本発明
は、特許請求の範囲の範囲内にあるあらゆる変更あるい
は代替できる実施の態様を含むものである。
【図１】本発明の原理によって実行されるビデオリフレ
ッシュ圧縮システムのブロックダイアグラムである。
ッシュ圧縮システムのブロックダイアグラムである。
【図２】図１における例示システムのための命令および
カラーデータパスを示すブロックダイアグラムである。
カラーデータパスを示すブロックダイアグラムである。
Claims (15)
- 【請求項１】ビデオディスプレイをリフレッシュする方
法であって、 ビデオディスプレイを更新するために、フルフレーム・
バッファからの出力のための、フルフレーム・バッファ
に記憶されたディスプレイ・データエレメントを、ビク
セルデータ源から更新し、 同時に、フルフレーム・バッファから出力されたディス
プレイ・データエレメントの圧縮されたバージョンを、
圧縮フレーム・バッファに記憶し、且つディスプレイ・
データエレメントがフルフレーム・バッァにおいて更新
されないときのリフレッシュサイクルにおいて、ディス
プレイ・リフレッシュのために圧縮されたフレーム・バ
ッファからディスプレイ・データエレメントを出力し、
伸長する、ことを特徴とする方法。 - 【請求項２】ディスプレイ・データエレメントは、選ば
れたリフレッシュ・サイクルにおいてのみディスプレイ
・リフレッシュのためにフルフレーム・バッァからの出
力のために利用可能であることを特徴とする請求項１に
記載の方法。 - 【請求項３】ディスプレイの各ディスプレイ・データエ
レメントのあるダーティタグと有効タグを関連づけ、ピ
クセルデータ源からフルフレーム・バッァに記憶された
ディスプレイ・データエレメントのピクセルデータを更
新し、データエレメントがフルフレーム・バッァにおい
て更新される各時間にディスプレイ・データエレメント
のダーティタグをセットすることによりビデオディスプ
レイをリフレッシュする方法であって、 ディスプレイ・データエレメントがフルフレーム・バッ
ァから出力される各時間にディスプレイ・データエレメ
ントと関連するダーティタグと有効タグをクリアし、且
つ圧縮可能な出力ディスプレイ・データエレメントに対
して、同時に圧縮し、圧縮されたディスプレイ・データ
エレメントを圧縮されたフレーム・バッァに記憶し、関
連した有効タグをセットし、 Ｎ番目のフレーム毎に、ディスプレイ・データエレメン
トを修飾し、 もし、関連したダーティタグがセットされ、また関連し
た有効タグがクリヤされると、ディスプレイ・リフレッ
シュのためにフルフレーム・バッァからディスプレイ・
データエレメントを出力し、且つもし、関連したダーテ
ィタグがセットされず、すなわち修飾されず、また関連
した有効タグがセットされると、ディスプレイ・リフレ
ッシュのために圧縮フレーム・バッァからディスプレイ
・データエレメントを出力し、伸長する、ことを特徴と
する方法。 - 【請求項４】ピクセルデータを発生する方法であって、 (a) ピクセルデータをフルフレーム・バッァにレンダー
するステップと、 (b) ディスプレイ制御回路に応答して、フルフレーム・
バッァからディスプレイ装置にピクセルデータを送るス
テップと、 (c) ピクセルデータがディスプレイ装置に送られるに従
って、ピクセルデータを同時に圧縮し、圧縮されたピク
セルデータを圧縮フレーム・バッァに記憶するステップ
と、 (d) ピクセルデータがディスプレイ装置に送られるに従
って、ピクセルデータにおける複数の圧縮されたデータ
エレメントに相当する複数の有効ビットを有効にするス
テップと、 (e) ディスプレイ制御回路による次の更新にあって、圧
縮フレーム・バッァにけるピクセルデータを伸長するス
テップと、 (f) 前記(e) のステップにおいて伸長されたピクセルデ
ータを、有効ビットが有効であるかぎり、ディスプレイ
装置に送るステップ を有するこ
とを特徴とする方法。 - 【請求項５】更に、(g) ステップ(a) におけるピクセル
データがフルフレーム・バッァにレンダーされるに従っ
て、複数のダーティビットにおける１つのダーティビッ
トを送るステップを有する請求項４に記載の方法。 - 【請求項６】更に、(h) ステップ(b) におけるフルフレ
ーム・バッァからディスプレイ装置へピクセルデータを
送る速度より低速で複数のダーティビットを修飾するス
テップを有する請求項５に記載の方法。 - 【請求項７】ステップ(f) はダーティビットがセットさ
れない、即ち修飾されない条件を更に有することを特徴
とする請求項６に記載の方法。 - 【請求項８】ビデオディスプレイをリフレッシュするた
めのピクセルデータを発生するシステムであって、 ビデオディスプレイのための複数のディスプレイ・デー
タエレメントを記憶するために、フルフレーム・バッァ
に接続されたピクセルデータ源、各ディスプレイ・デー
タエレメントは前記ピクセルデータ源から受信したピク
セルデータを有しており、 データ圧縮器に接続された入力とデータ伸長器に接続さ
れた出力を有する圧縮フレーム・バッァ、フルフレーム
・バッァに接続されたデータ圧縮器は、フルフレームか
ら出力された圧縮可能なディスプレイ・データエレメン
トのピクセルデータを受信し、圧縮されたピクセルデー
タを圧縮フレーム・バッァに記憶し、 圧縮フレーム・バッァにおける対応する圧縮されたディ
スプレイ・データエレメントの記憶装置にセットされた
それぞれの有効ビットと関連するそれぞれのディスプレ
イ・データそし、および対応するディスプレイ・データ
エレメントのための有効タグがセットされるか否かによ
って、フルフレーム・バッァか、圧縮フレーム・バッァ
からディスプレイリフレッシュのためのディスプレイ・
データエレメント用のピクセルデータを出力するため
に、フルフレームバァファおよび圧縮フレーム・バッァ
に接続されたディスプレイ制御回路、を有することを特
徴とするシステム。 - 【請求項９】各ディスプレイ・データエレメントは、デ
ィスプレイ・データエレメントがピクセルデータ源から
フルフレーム・バッァにおいて更新される各々の時間に
セットされるダーティタグにも関連され、ダーティビッ
トは修飾された各々のＮ（Ｎ＞１）フレームであり、か
つディスプレイ制御回路は、ディスプレイ・データエレ
メントと関連するダーティビットが修飾されかつセット
されるか、有効ビットがセットされないとき、フルフレ
ーム・バッァからディスプレイ・データエレメントのピ
クセルデータを出力することを特徴とする請求項８に記
載のシステム。 - 【請求項１０】ビデオリフレッシュ圧縮システムであっ
て、 ディスプレイ・データエレメントのピクセルデータをレ
ンダーするためのデータ源と、 データ源から受信したピクセルデータを受信し、記憶す
るために接続された入力を有し、かつマルチプレックサ
の第１の入力とデータ圧縮器の入力にピクセルデータを
同時に供給するために接続された出力を有するフルフレ
ーム・バッァと、 圧縮されたデータエレメントを受信し、記憶するために
データ圧縮器の出力に接続された入力を有し、かつマル
チプレックの第２の入力に、データ伸長器によって接続
された出力を有する圧縮フレーム・バッァと、 各ディスプレイ・データエレメントに対して、圧縮フレ
ーム・バッァにおける圧縮データエレメントの記憶装置
にセットされる各々の有効ビットを有するタグ手段を具
備し、 前記タグ手段は、フルフレーム・バッァか、圧縮フレー
ム・バッァの何れから出力されるディスプレイ・データ
エレメントのピクセルデータを、マルチプレックサに接
続することを制御することを特徴とするシステム。 - 【請求項１１】前記タグ手段は、更に各々のディスプレ
イ・データエレメントに対して、フルフレーム・バッァ
におけるディスプレイ・データエレメントのピクセルデ
ータ源からの更新に応答して、セットされる個々のダー
ティビットを有していることを特徴とする請求項１０に
記載のシステム。 - 【請求項１２】更に、タグ手段に応答して、フルフレー
ム・バッァか、データ伸長器の何れから、ディスプレイ
・データエレメントのピクセルデータをマルチプレック
サに結合することを調整するディスプレイ制御回路を有
することを特徴とする請求項１０あるいは請求項１１の
何れかに記載のシステム。 - 【請求項１３】更に、ディスプレイ制御回路とダーティ
ビットが修飾される速度でプログラムする手段に接続さ
れたプログラム可能な、フレーム速度制御手段を有する
ことを特徴とする請求項１２のいずれかに記載のシステ
ム。 - 【請求項１４】フルフレーム・バッァと圧縮フレーム・
バッァは、単一メモリ、例えばシステムの主メモリにあ
ることを特徴とする請求項１０ないし請求項１３の何れ
かに記載のシステム。 - 【請求項１５】ピクセルデータ源は、グラフィックス・
エンジンあるいは中央プロセッサであることを特徴とす
る請求項１０ないし請求項１４の何れかに記載のシステ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US36491194A | 1994-12-27 | 1994-12-27 | |
| US08/364911 | 1994-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08320678A true JPH08320678A (ja) | 1996-12-03 |
| JP3904622B2 JP3904622B2 (ja) | 2007-04-11 |
Family
ID=23436638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32910095A Expired - Fee Related JP3904622B2 (ja) | 1994-12-27 | 1995-12-18 | ビデオリフレッシュ圧縮システムおよび方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5835082A (ja) |
| EP (1) | EP0720138B1 (ja) |
| JP (1) | JP3904622B2 (ja) |
| DE (1) | DE69532910T2 (ja) |
| TW (1) | TW413771B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058459A (en) | 1996-08-26 | 2000-05-02 | Stmicroelectronics, Inc. | Video/audio decompression/compression device including an arbiter and method for accessing a shared memory |
| US5961617A (en) * | 1997-08-18 | 1999-10-05 | Vadem | System and technique for reducing power consumed by a data transfer operations during periods of update inactivity |
| US6535218B1 (en) * | 1998-05-21 | 2003-03-18 | Mitsubishi Electric & Electronics Usa, Inc. | Frame buffer memory for graphic processing |
| US6504550B1 (en) * | 1998-05-21 | 2003-01-07 | Mitsubishi Electric & Electronics Usa, Inc. | System for graphics processing employing semiconductor device |
| US6188394B1 (en) * | 1998-08-28 | 2001-02-13 | Ati Technologies, Inc. | Method and apparatus for video graphics antialiasing |
| US6094705A (en) * | 1999-03-10 | 2000-07-25 | Picoturbo, Inc. | Method and system for selective DRAM refresh to reduce power consumption |
| US8024767B1 (en) * | 1999-09-14 | 2011-09-20 | Ati Technologies Ulc | Method and apparatus for receiving digital video signals |
| EP1189198A1 (en) * | 2000-09-18 | 2002-03-20 | Siemens Aktiengesellschaft | A method and system for operating a unified memory and graphics controller combination |
| US6903732B2 (en) * | 2001-01-15 | 2005-06-07 | Matsushita Electric Industrial Co., Ltd. | Image display device |
| TWI237142B (en) * | 2001-07-27 | 2005-08-01 | Sanyo Electric Co | Active matrix type display device |
| US6888551B2 (en) * | 2001-12-07 | 2005-05-03 | Intel Corporation | Sparse refresh of display |
| US6995771B2 (en) * | 2001-12-07 | 2006-02-07 | Intel Corporation | Sparse refresh of display |
| US6992675B2 (en) * | 2003-02-04 | 2006-01-31 | Ati Technologies, Inc. | System for displaying video on a portable device and method thereof |
| US20040160447A1 (en) * | 2003-02-18 | 2004-08-19 | Denis Beaudoin | Simple method to minimize memory usage and/or power consumption for dispaly controller circuits |
| US7342590B1 (en) * | 2003-05-09 | 2008-03-11 | Nvidia Corporation | Screen compression |
| US20050185852A1 (en) * | 2004-02-20 | 2005-08-25 | Jiliang Song | Method and apparatus to generate complex borders |
| US7519234B2 (en) * | 2004-11-17 | 2009-04-14 | Seiko Epson Corporation | Apparatuses and methods for incorporating a border region within an image region |
| US8587600B1 (en) | 2005-05-02 | 2013-11-19 | Advanced Micro Devices, Inc. | System and method for cache-based compressed display data storage |
| US20070002059A1 (en) * | 2005-06-29 | 2007-01-04 | Intel Corporation | Pixel data compression from controller to display |
| EP1969445B1 (en) * | 2005-12-27 | 2017-02-22 | Imsys AB | Method and system for cost-efficient, high-resolution graphics/image display system |
| US20070291571A1 (en) * | 2006-06-08 | 2007-12-20 | Intel Corporation | Increasing the battery life of a mobile computing system in a reduced power state through memory compression |
| US20080238928A1 (en) * | 2007-03-30 | 2008-10-02 | Bimal Poddar | Frame buffer compression for desktop composition |
| US9892707B2 (en) * | 2013-03-14 | 2018-02-13 | Displaylink (Uk) Limited | Decompressing stored display data every frame refresh |
| WO2015021587A1 (en) * | 2013-08-12 | 2015-02-19 | Intel Corporation | Techniques for low power image compression and display |
| US9646563B2 (en) * | 2015-04-01 | 2017-05-09 | Apple Inc. | Managing back pressure during compressed frame writeback for idle screens |
| CN114360468B (zh) * | 2022-02-18 | 2023-04-18 | 上海铼锶信息技术有限公司 | 一种屏幕刷新显示方法及系统 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4020462A (en) * | 1975-12-08 | 1977-04-26 | International Business Machines Corporation | Method and apparatus for form removal from contour compressed image data |
| US4074254A (en) * | 1976-07-22 | 1978-02-14 | International Business Machines Corporation | Xy addressable and updateable compressed video refresh buffer for digital tv display |
| US4437093A (en) * | 1981-08-12 | 1984-03-13 | International Business Machines Corporation | Apparatus and method for scrolling text and graphic data in selected portions of a graphic display |
| JPH067304B2 (ja) * | 1982-12-10 | 1994-01-26 | 株式会社日立製作所 | 図形処理装置 |
| US4688190A (en) * | 1983-10-31 | 1987-08-18 | Sun Microsystems, Inc. | High speed frame buffer refresh apparatus and method |
| US4771275A (en) * | 1983-11-16 | 1988-09-13 | Eugene Sanders | Method and apparatus for assigning color values to bit map memory display locations |
| JPS60158484A (ja) * | 1984-01-28 | 1985-08-19 | 株式会社リコー | 表示メモリ制御方式 |
| US5109520A (en) * | 1985-02-19 | 1992-04-28 | Tektronix, Inc. | Image frame buffer access speedup by providing multiple buffer controllers each containing command FIFO buffers |
| US5128658A (en) * | 1988-06-27 | 1992-07-07 | Digital Equipment Corporation | Pixel data formatting |
| US4958378A (en) * | 1989-04-26 | 1990-09-18 | Sun Microsystems, Inc. | Method and apparatus for detecting changes in raster data |
| US5274753A (en) * | 1990-05-24 | 1993-12-28 | Apple Computer, Inc. | Apparatus for distinguishing information stored in a frame buffer |
| US5261049A (en) * | 1991-07-22 | 1993-11-09 | International Business Machines Corporation | Video RAM architecture incorporating hardware decompression |
| US5414827A (en) * | 1991-12-19 | 1995-05-09 | Opti, Inc. | Automatic cache flush |
| US5295235A (en) * | 1992-02-14 | 1994-03-15 | Steve Newman | Polygon engine for updating computer graphic display employing compressed bit map data |
| US5450544A (en) * | 1992-06-19 | 1995-09-12 | Intel Corporation | Method and apparatus for data buffering and queue management of digital motion video signals |
| JPH0651721A (ja) * | 1992-07-29 | 1994-02-25 | Canon Inc | 表示制御装置 |
| US5381454A (en) * | 1993-09-20 | 1995-01-10 | Motorola, Inc. | Circuit and method of resetting a data compressor/decompressor |
| US5512921A (en) * | 1994-06-22 | 1996-04-30 | Microsoft Corporation | Visual display system having low energy data storage subsystem with date compression capabilities, and method for operating same |
-
1995
- 1995-03-15 TW TW084102602A patent/TW413771B/zh not_active IP Right Cessation
- 1995-12-11 DE DE69532910T patent/DE69532910T2/de not_active Expired - Lifetime
- 1995-12-11 EP EP95308991A patent/EP0720138B1/en not_active Expired - Lifetime
- 1995-12-18 JP JP32910095A patent/JP3904622B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-27 US US08/863,123 patent/US5835082A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0720138B1 (en) | 2004-04-21 |
| DE69532910T2 (de) | 2004-09-02 |
| US5835082A (en) | 1998-11-10 |
| TW413771B (en) | 2000-12-01 |
| EP0720138A3 (en) | 1998-01-14 |
| EP0720138A2 (en) | 1996-07-03 |
| DE69532910D1 (de) | 2004-05-27 |
| JP3904622B2 (ja) | 2007-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08320678A (ja) | ビデオリフレッシュ圧縮システムおよび方法 | |
| US7190284B1 (en) | Selective lossless, lossy, or no compression of data based on address range, data type, and/or requesting agent | |
| US6208273B1 (en) | System and method for performing scalable embedded parallel data compression | |
| US5450130A (en) | Method and system for cell based image data compression | |
| US6822589B1 (en) | System and method for performing scalable embedded parallel data decompression | |
| US6353440B1 (en) | Hardware assist for YUV data format conversion to software MPEG decoder | |
| US6879266B1 (en) | Memory module including scalable embedded parallel data compression and decompression engines | |
| US5907330A (en) | Reducing power consumption and bus bandwidth requirements in cellular phones and PDAS by using a compressed display cache | |
| US5512921A (en) | Visual display system having low energy data storage subsystem with date compression capabilities, and method for operating same | |
| US6359625B1 (en) | Video refresh compression | |
| US8022959B1 (en) | Loading an internal frame buffer from an external frame buffer | |
| US9899007B2 (en) | Adaptive lossy framebuffer compression with controllable error rate | |
| US20110091124A1 (en) | System for multi-byte reading | |
| US7734853B2 (en) | Latency dependent data bus transmission | |
| KR100806435B1 (ko) | 데이타를 버퍼로/버퍼로부터 추출하고 로딩하는 장치 및방법 | |
| US8587600B1 (en) | System and method for cache-based compressed display data storage | |
| US7965895B1 (en) | Screen compression | |
| US20190095338A1 (en) | Semiconductor device, data processing system, and semiconductor device control method | |
| GB2306271A (en) | Data compression analyser | |
| US20060098031A1 (en) | System and method for effectively performing image rotation procedures in a compressed domain | |
| US5940088A (en) | Method and structure for data traffic reduction for display refresh | |
| JP2006023750A (ja) | ディスプレイコントローラにおけるデータ処理方法、ディスプレイコントローラおよび画像処理装置 | |
| JPH07210693A (ja) | ビデオサブシステムおよびデータ圧縮方法 | |
| JPH05189360A (ja) | データ転送および記憶方式 | |
| JPH0326177A (ja) | 画像データの圧縮伸張コントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051212 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060221 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060221 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060221 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060327 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060612 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070110 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |