JP3902412B2

JP3902412B2 - Manufacturing method of semiconductor device

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Publication number: JP3902412B2
Application number: JP2001073445A
Authority: JP
Inventors: 豊筒井; 勝若林
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-03-15
Filing date: 2001-03-15
Publication date: 2007-04-04
Anticipated expiration: 2018-08-07
Also published as: JP2001284462A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板に形成されたバイポーラトランジスタを備えた半導体装置及びその製造方法に関し、特に半導体基板に形成されたウェルの中に形成されたバイーポラトランジスタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタをシリコン基板に備えた半導体装置を製造する方法として、従来から、エピタキシャル成長層を用いない方法についても種々の方法が提案されている。
例えば、特開平４−１８０２６０号は、バイポーラトランジスタとＭＯＳＦＥＴとを同一半導体基板上に形成する半導体装置を製造する際に、ＭＯＳＦＥＴのウエル領域と、バイポーラトランジスタのウェル領域とを同時のイオン注入で形成する方法を提案している。
【０００３】
ここで、図２３を参照して、前掲公報に記載の半導体装置の製造方法を簡単に説明する。製造する半導体装置は、図２３に示すように、ＮＰＮバイポーラトランジスタと、ＰＮＰバイポーラトランジスタと、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタとを同一のｐ型のシリコン基板上に備えている。
前掲公報の製造方法は、ＮＰＮバイポーラトランジスタのＮ型コレクタ及びＰＭＯＳトランジスタのＮ型ウェル領域２３と、ＰＮＰバイポーラトランジスタのＰ型コレクタ及びＮＭＯＳトランジスタのＰ型コレクタ領域２６とをそれぞれ同一イオン注入により形成している。本方法では、エピタキシャル成長層を用いず、ウェルを共有化することで、ウエル領域２３の形成とウェル領域２６の形成の二回でよいので、従来の方法に比べて素子特性が優れており、また工程数も増加しない。
【０００４】
【発明が解決しようとする課題】
ところで、マスクの形成は、フォトレジスト膜の塗布、露光処理、現像処理、マスク検査等の多くの処理を必要とし、多大の時間と費用を要する作業である。また、集積回路の微細化に伴い、位置ずれのマージンが小さくなったために、マスクの位置決めに益々時間を要するようになっている。
従って、少ないマスク数でイオン注入を行って所定の不純物領域を形成することは、半導体装置の製造コストを軽減し、製作精度の高い半導体装置を製造する上で極めて重要なことである。そして、それとともに、半導体装置の高性能化、複合機能化の進展に伴って半導体装置に含まれている個々の素子の特性をそれぞれ最適化し、高性能化しておくことが重要になってきている。
【０００５】
しかし、前掲公報は、ＭＯＳトランジスタのウェル領域とバイポーラトランジスタのウェル領域とを形成する際の経済的な形成方法を提案しているものの、それぞれの素子特性を最適化することはできない。
前掲公報による方法では、図２３に示すように、ＮＰＮトランジスタのｎ型コレクタとＰＭＯＳのｎ型ウエルとを、また、ＰＮＰトランジスタのｐ型コレクタとＮＭＯＳのｐ型ウエルとを、それぞれ、同一イオン注入で形成している。そして、これによって製造工程数の低減を図ることができると述べている。図２３中、ｎ型ウエルは２３、ｐ型ウエルは２６である。
ところで、ＭＯＳのゲート長が短くなると、ＰＭＯＳのｎ型ウエル及びＮＭＯＳのｐ型ウエルは、短チャネル効果によって、しきい値電圧が減少する。その対策として、一般的には、ＭＯＳのウエルの不純物濃度を上げ、短チャネル効果を抑制する方法が採られている。
【０００６】
しかし、前掲公報の方法では、ＮＰＮトランジスタのｎ型コレクタとＰＭＯＳのｎ型ウエル（図２３でｎウエル２３）、ＰＮＰトランジスタのｐ型コレクタとＮＭＯＳのｐ型ウエル（図２３でｐウエル２６）をそれぞれ共有しているために、ＭＯＳのウエルの不純物濃度が上がると、バイポーラトランジスタのコレクタの不純物濃度も上がり、ベース・コレクタ間の接合耐圧が低下してしまう。即ち、ＭＯＳの特性を良くすると、バイポーラトランジスタのトランジスタ特性が悪くなり、逆に、バイポーラトランジスタのトランジスタ特性を良くすると、ＭＯＳのトランジスタ特性が悪くなる。従って、ＭＯＳとバイポーラトランジスタの双方で良好なトランジスタ特性を同時に得ることは難しい。
【０００７】
そこで、本発明の第１の目的は、良好なトランジスタ特性を有するバイポーラトランジスタを半導体基板に備えた半導体装置を少ないマスク数で製造する方法を提供することである。
本発明の第２の目的は、従来に比べてトランジスタ特性の良好なバイポーラトランジスタを有する半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明によれば、
第一導電型のコレクタ領域を有する第一のバイポーラトランジスタと第二導電型のコレクタ領域を有する第二のバイポーラトランジスタとを第二導電型の半導体基板に形成する半導体装置の製造方法において、
前記第二のバイポーラトランジスタは垂直型バイポーラトランジスタであり、
前記第一のバイポーラトランジスタの前記コレクタ領域を、前記半導体基板の表面からの不純物導入より形成する工程と、前記第二のバイポーラトランジスタの前記コレクタ領域を前記半導体基板から電気的に分離するための第一導電型の下部分離領域を、前記半導体基板の表面からの不純物導入により形成する工程とを別々に行い、且つ前記下部分離領域を前記第一のバイポーラトランジスタの前記コレクタ領域より深く形成し、
前記第二のバイポーラトランジスタの前記コレクタ領域の周囲及び前記下部分離領域の上部の周囲を取り巻き、且つ前記下部分離領域に接して形成されることにより、前記第二のバイポーラトランジスタの前記コレクタ領域を前記半導体基板から電気的に分離する第一導電型の環状分離領域を、前記半導体基板の表面からの不純物の導入により形成する工程をさらに有し、
前記第一導電型の下部分離領域を形成するためのマスクと同一のマスクを用いて、前記第二のバイポーラトランジスタの前記コレクタ領域と前記第二のバイポーラトランジスタのベース領域とを形成すること、を特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明によれば、
前記第一のバイポーラトランジスタの前記コレクタ領域を形成するためのマスクと同一のマスクを用いて、前記第一のバイポーラトランジスタのベース領域を形成することを特徴とする半導体装置の製造方法が提供される。
【００１０】
また、本発明によれば、
前記第一のバイポーラトランジスタの前記コレクタ領域と前記環状分離領域とを同時に形成することを特徴とする半導体装置の製造方法が提供される。
【００１１】
また、本発明によれば、
前記半導体基板の表面から第一及び第二導電型を呈する不純物をそれぞれ導入することにより、第一のＭＯＳトランジスタを形成するための第一導電型の第一ウエル及び第二のＭＯＳトランジスタを形成するための第二導電型の第二ウエルを形成する工程をさらに有し、前記環状分離領域と前記第一ウエルとが同時に形成され、さらに前記第一のバイポーラトランジスタと前記第二のバイポーラトランジスタとの絶縁ウエル領域と前記第二ウエルとが同時に形成されることを特徴とする半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
以下に、実施形態例を挙げ、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。
参考実施形態例
本参考実施形態例は、半導体装置の製造方法の参考実施形態の一例である。図１から図３は、本参考実施形態例の製造方法で半導体装置を製造する際の各工程毎の層構造を示す断面図である。
本参考実施形態例では、先ず、図１（ａ）に示すように、ｐ型シリコン基板１２に厚さ２００〜５００ｎｍのシリコン酸化膜を成膜して素子分離領域１４を形成し、ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと略記）、ｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと略記）、ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮと略記）及び垂直型ＰＮＰ型バイポーラトランジスタ（以下、Ｖ−ＰＮＰと略記）の形成領域を相互に分離する。
次いで、図１（ｂ）に示すように、フォトレジスト膜のマスク１５を形成し、ｎ型不純物を注入エネルギー５０〜１００Kev 、ドーズ量５×１０¹⁵〜１×１０¹⁶ｃｍ^-2イオン注入して、ＮＰＮのｎ型コレクタ電極引き出し領域１６を形成する。
次に、図１（ｃ）に示すように、フォトレジスト膜のマスク１７を形成し、ｎ型不純物を注入エネルギー６００〜８００Kev 、ドーズ量１×１０¹³〜１×１０¹⁴ｃｍ^-2でイオン注入し、ＰＭＯＳのｎ型ウエル領域（ＮＷ）１８を形成する。
【００１８】
次に、図２（ｄ）に示すように、フォトレジスト膜のマスク１９を形成して、ｐ型不純物を注入エネルギー１００〜３００Kev 、ドーズ量１×１０¹³〜１×１０¹⁴でイオン注入し、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２とを同時に形成する。
次に、図２（ｅ）に示すように、フォトレジスト膜のマスク２１を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１０００〜１３００Kev 、ドーズ量１×１０¹³〜５×１０¹³ｃｍ^-2でイオン注入し、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４及びＶ−ＰＮＰのｎ型分離領域（ＢＷ）２６を同時に形成する。
次に、図２（ｆ）に示すように、図２（ｅ）と同じマスク２１を使用し、ｐ型不純物としてＢイオン又はＢＦ₂イオンを素子分離領域１４を突き抜けないエネルギーでドーズ量１×１０¹³〜４×１０¹³ｃｍ^-2でイオン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８及びＶ−ＰＮＰの仮のｐ型ベース領域（Ｐ−Ｂａｓｅ）３０を同時に形成する。
【００１９】
次に、図３（ｇ）に示すように、フォトレジスト膜のマスク３１を形成して、ｐ型不純物としてＢイオンを注入エネルギー１００〜３００Kev 、ドーズ量１×１０¹³〜５×１０¹³ｃｍ^-2イオン注入し、ｎ型分離領域（ＢＷ）２６内にＶ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成する。
次に、図３（ｈ）に示すように、図３（ｇ）と同じマスク３１を使って、ｎ型不純物としてＰ（リン）イオンを素子分離領域を突き抜けないエネルギーで、ドーズ量４×１０¹³〜１×１０¹⁴ｃｍ^-2イオン注入して、いわゆる打ち返しイオン注入を行って、Ｖ−ＰＮＰの仮のｐ型ベース領域（Ｐ−Ｂａｓｅ）３０をｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換する。
【００２０】
次いで、図４（ｉ）に示すように、ゲート酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰＮ及びＰＮＰのエミッタコンタクトを開口し、更に基板全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ形成領域上にマスク３６を形成して、ＰＮＰ形成領域以外の領域に高濃度のｎ型不純物をポリシリコン膜３３に注入する。
続いて、図示しないが、ＰＮＰ形成領域を開口したマスクをＰＮＰ形成領域以外の領域上に形成し、ＰＮＰ形成領域に高濃度のｐ型不純物をポリシリコン膜３３に注入する。次いで、熱処理を施し、ポリシリコン膜３３にイオン注入された不純物を拡散させる。
次に、ポリシリコン膜３３をパターニングして、ＰＭＯＳ及びＮＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミッタ電極３７を形成し、続いて、図４（ｊ）に示すように、電極の側面にサイドウォール３８を形成し、イオン注入して電極引き出しのための高濃度領域（Ｎ^-、Ｐ^-）を形成する。更に、熱処理を施して、ポリシリコン膜３３からベース２８、３０に不純物を拡散させてエミッタ３９を形成する。
【００２１】
本参考実施形態例の製造方法では、ＮＰＮのｎ型コレクタ領域２４及びＶ−ＰＮＰのｎ型分離領域２６の形成に使った同じマスク２１を使って、ＮＰＮのｐ型ベース領域２８及びＶ−ＰＮＰの仮のｐ型ベース領域３０を形成し、また、Ｖ−ＰＮＰのｐ型コレクタ領域３２の形成に使った同じマスク３１を使って、Ｖ−ＰＮＰのｎ型ベース領域３４を形成している。
即ち、本参考実施形態例の製造方法によれば、少ないマスク数で所定の半導体装置を形成することができる。
【００２２】
実施形態例１
ところで、参考実施形態例では、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２（図３（ｇ）参照）は、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４の形成と同時に形成されたｎ型分離領域（ＢＷ）２６（図２（ｅ）参照）によってｐ型基板１２から電気的に絶縁されている。
次いで、図２（ｆ）に示すように、マスク数を減らすために、図２（ｅ）と同じマスク２１を使ってイオン注入により、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成している。その結果、Ｖ−ＰＮＰには、必要でないｐ型ベース領域（Ｐ−Ｂａｓｅ）３０が形成される。
そこで、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成した後、図３（ｈ）に示すように、同じマスク３１を使って、ｎ型不純物をイオン注入して、いわゆる打ち返しイオン注入を行って、Ｖ−ＰＮＰの仮のｐ型ベース領域（Ｐ−Ｂａｓｅ）３０をｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換している。
【００２３】
参考実施形態例の方法では、以上のような工程を経て、Ｖ−ＰＮＰのｎ型分離領域２６及びｎ型ベース領域（Ｎ−Ｂａｓｅ）３４を形成しているために、以下のような問題がある。
第１には、トランジスタの特性に大きく影響するＶ−ＰＮＰのｎ型ベースのピーク不純物濃度を所望通りに制御することが難しいことである。
Ｖ−ＰＮＰのｎ型分離領域２６を形成した後、仮のｐ型ベース領域３０を形成した段階で、エミッタ直下のｐ型ベース領域３０と、ｎ型領域（ＢＷ）２６との不純物濃度は、図５に示すようなプロファイルになっている。図５は図２（ｆ）の線Ｉ−Ｉに沿った不純物濃度分布である。
ｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成し、次いでＶ−ＰＮＰのｐ型ベース領域（Ｐ−Ｂａｓｅ）３０をＶ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換した段階で、エミッタ直下の各領域の不純物濃度は、図６に示すようなプロファイルになっている。図６は図３（ｈ）の線II−IIに沿った不純物濃度分布である。
図６に示すように、ｐ型ベース領域のｐ型不純物濃度とｎ型ベース領域のｎ型不純物濃度は、双方とも、１０¹⁸／cm³程度と非常に高い上に、ｐ型不純物とｎ型不純物との濃度差が殆ど無い。そのために、ｐ型ベース領域（Ｐ−Ｂａｓｅ）３０にｎ型不純物をイオン注入する際、所定のピーク不純物濃度を有するｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換するようにｎ型不純物のイオン注入を制御することが非常に難しい。
【００２４】
その結果、ｎ型ベース領域（Ｎ−Ｂａｓｅ）３４のｎ型不純物濃度が一定せず、ばらつくために、電流増幅率（ｈ_FE）、遮断周波数（ｆ_T）、絶縁耐圧等のトランジスタ特性が、ばらつき、安定したトランジスタ特性を得ることが難しい。
【００２５】
第２には、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２の深さ方向を厳密に制御することが必要になるために、製造上のマージンが小さいことである。
Ｖ−ＰＮＰのコレクタ領域３２は、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４と同時にイオン注入されるｎ型領域（ＢＷ）２６によってｐ型基板１２から電気的に分離されている。ＮＰＮのｎ型コレクタ領域（ＢＷ）２４の不純物濃度は、コレクタ抵抗などのＮＰＮのトランジスタ特性に影響するために、濃度プロファイルを自由に変えることができない。従って、ｎ型領域（ＢＷ）２６の濃度プロファイルも自由に変えることができない。
【００２６】
その結果、Ｖ−ＰＮＰのＰ型コレクタ領域（Ｖ−ＰＷ）を深いところまで形成すると、図７に示すように、Ｐ型コレクタ領域３２が、分離機能を果たすｎ型分離領域（ＢＷ）２６を重なって、実効的なｐ型コレクタ領域（Ｖ−ＰＷ）３２の幅が狭くなり、コレクタ抵抗が大きくなると共に、ｎ型分離領域（ＢＷ）２６とｎ型ベース領域（Ｎ−Ｂａｓｅ）３４との絶縁耐圧も悪化する。
逆に、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２の深さが浅いと、図８に示すように、ｎ型ベース領域（Ｎ−Ｂａｓｅ）３４の幅が狭くなるために、コレクタ抵抗は小さくなるものの、ベース・コレクタ接合耐圧は劣化し、パンチスルーが起きやすくなってしまう。
したがって、ｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成するにあたり、ｎ型ウェルを共用しているため、深さ位置に対するマージンを大きく設定してようとしても、以上の理由から大きな制約を受けてしまう。
図７及び図８は、図６と同じ図３（ｈ）の線II−IIに沿った不純物濃度分布を示す説明用の図である。
【００２７】
Ｖ−ＰＮＰのｎ型分離領域及びｎ型ベース領域をそれぞれ別のマスクを使ってイオン注入すれば、以上の問題を解決することができるものの、マスク枚数が増えるために製造コストが増大する。そこで、マスク枚数を増やすことなく上述の問題を解決するために、本発明方法を発明した。
次に実施形態例１を挙げて、本発明方法を具体的に説明する。
【００２８】
本実施形態例は、本発明方法に係る半導体装置の製造方法の実施形態の一例である。図９から図１１は、本実施形態例の製造方法で半導体装置を製造する際の各工程毎の層構造を示す断面図である。
本実施形態例では、先ず、参考実施形態例と同様にして、シリコン基板１２にシリコン酸化膜１４を形成して、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及びＶ−ＰＮＰを相互に分離する素子分離領域１４を形成し、次いで、ＮＰＮのｎ型コレクタ電極引き出し領域１６を形成し、参考実施形態例の図１（ｂ）に示す層構造を有する基板を得る。
【００２９】
次いで、図９（ａ）に示すように、フォトレジスト膜のマスク４９を形成して、ｎ型不純物を注入エネルギー６００〜８００Kev 、ドーズ量１×１０¹³〜１×１０¹⁴ｃｍ^-2でイオン注入し、ＰＭＯＳのｎ型ウエル領域（ＮＷ）１８及びＶ−ＰＮＰのｎ型環状分離領域（ＮＷ）５０を同時に形成する。
次いで、図９（ｂ）に示すように、フォトレジスト膜のマスク５１を形成して、ｐ型不純物を注入エネルギー１００〜３００Kev 、ドーズ量１×１０¹³〜１×１０¹⁴ｃｍ^-2でイオン注入し、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２を同時に形成する。
次に、図１０（ｃ）に示すように、フォトレジスト膜のマスク５３を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１０００Kev 、ドーズ量３．０×１０¹³でイオン注入し、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４を形成する。
【００３０】
次いで、図１０（ｄ）に示すように、図９（ｃ）と同じマスク５３を使って、素子分離領域を抜けない注入エネルギー及びドーズ量２×１０¹³〜４×１０¹³で、ｐ型不純物としてＢイオン又はＢＦ₂イオンをイオン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成する。
次に、図１０（ｅ）に示すように、フォトレジスト膜のマスク５５を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１３００Kev 、ドーズ量１．５×１０¹³でイオン注入し、ｎ型コレクタ形成領域及び更にその下方の領域を含む領域に、Ｖ−ＰＮＰの下方向のｎ型分離領域、即ち即ちｎ型下部分離領域（Ｖ−ＮＷ）５２を形成する。
次いで、図１０（ｆ）に示すように、図１０（ｅ）に示す同じマスク５５を使って、ｐ型不純物としてＢイオンを注入エネルギー４００Kev 、ドーズ量３．０×１０¹³でイオン注入し、Ｖ−ＰＮＰのｐ型コレクタ領域５４を形成する。
【００３１】
続いて、図１１に示すように、図１０（ｅ）に示す同じマスク５５を使って、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１４０Kev 、ドーズ量６．０×１０¹²でイオン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４を形成する。
【００３２】
次いで、後述する実施形態例４と同様にして、電極引き出し領域、ゲート電極、エミッタ電極、エミッタ等を形成する。
【００３３】
本実施形態例では、Ｖ−ＰＮＰのｎ型下部分離領域５２、次いでｐ型コレクタ領域５４をそれぞれ他の不純物領域から独立して別個に形成しているので、Ｖ−ＰＮＰのｎ型下部分離領域５２及びｐ型コレクタ領域５４の深さ位置を自在に制御することができ、また、打ち返しイオン注入ではなく、独立してＶ−ＰＮＰのｎ型ベース領域３４を形成しているので、不純物のピーク濃度を所望通りに制御することができ、従って、Ｖ−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバイポーラトランジスタから独立して最適化することができる。
尚、不純物領域の形成に際し、実施形態例１のマスクの所要枚数は、マスク１５、４９、５１、５３及び５５の５枚の枚数であって、参考実施形態例で必要としたマスク１５、１７、１９、２１及び３１の５枚の所要マスク枚数と同じである。
【００３４】
実施形態例２
実施形態例１では、ＣＭＯＳ工程のイオン注入を利用してＶ−ＰＮＰのｎ型分離領域（ＮＷ）５０を形成しているが、これでは、十分に深く形成することができない。従って、十分に深いｎ型分離領域を形成するためには、ＮＰＮのｎ型コレクタ領域形成時のイオン注入を利用してｎ型分離領域４０を形成する方が好ましい。
本実施形態例は、本発明方法に係る半導体装置の製造方法の実施形態の別の例であって、ＮＰＮのｎ型コレクタ領域形成時のイオン注入を利用してｎ型分離領域４０を形成する方法である。図１２から図１４は、本実施形態例の製造方法で半導体装置を製造する際の各工程毎の層構造を示す断面図である。
本実施形態例では、先ず、参考実施形態例と同様にして、シリコン基板１２にシリコン酸化膜１４を形成し、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及びＶ−ＰＮＰを相互に分離する素子分離領域１４を形成する。
次に、参考実施形態例と同様にして、ＮＰＮのｎ型コレクタ電極引き出し領域１６、続いて、ＰＭＯＳのｎ型ウエル領域（ＮＷ）１８、更に、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２を形成し、参考実施形態例の図２（ｄ）に示す層構造を有する基板を作製する。
【００３５】
次いで、図１２（ａ）に示すように、フォトレジスト膜のマスク３９を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１０００Kev 、ドーズ量１×１０¹³〜５×１０¹³ｃｍ^-2でイオン注入し、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４と、Ｖ−ＰＮＰの横方向分離領域、即ちｎ型環状分離領域（ＢＷ）４０とを同時に形成する。ｎ型環状分離領域（ＢＷ）４０は、平面的には、図１５に示すように、四角形の環状の領域になっている。
次いで、図１２（ｂ）に示すように、図１２（ａ）に示す同じマスク３９を使って、素子分離領域１４を突き抜けないエネルギー及びドーズ量１〜４×１０¹³ｃｍ^-2でｐ型不純物としてＢイオン又はＢＦ₂イオンをイオン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成する。
次に、図１２（ｃ）に示すように、フォトレジスト膜のマスク４１を形成し、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１３００Kev 、ドーズ量１×１０¹³〜５×１０¹³ｃｍ^-2でイオン注入し、ｎ型コレクタ形成領域及び更にその下方の領域を含む領域に、Ｖ−ＰＮＰの下方向の分離領域、即ちｎ型下部分離領域（Ｖ−ＮＷ）４２を形成する。
【００３６】
次いで、図１３（ｄ）に示すように、図１３（ｃ）に示す同じマスク４１を使って、ｐ型不純物としてＢイオンを注入エネルギー４００Kev 、ドーズ量３．０×１０¹³ｃｍ^-2でイオン注入し、ｎ型下部分離領域（Ｖ−ＮＷ）４２上にＶ−ＰＮＰのｐ型コレクタ領域４４を形成する。
続いて、図１３（ｅ）に示すように、図１３（ｃ）に示す同じマスク４１を使い、連続イオン注入で、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１４０Kev 、ドーズ量６．０×１０¹²ｃｍ^-2でイオン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４を形成する。
【００３７】
次いで、図１４（ｆ）に示すように、ゲート酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰＮ及びＰＮＰのエミッタコンタクトを開口し、更に基板全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ形成領域上にマスク３５を形成して、ＰＮＰ形成領域以外の領域に高濃度のｎ型不純物をポリシリコン膜３３に注入する。
続いて、図示しないが、ＰＮＰ形成領域を開口したマスクをＰＮＰ形成領域以外の領域上に形成し、ＰＮＰ形成領域に高濃度のｐ型不純物をポリシリコン膜３３に注入する。次いで、熱処理を施し、ポリシリコン膜３３にイオン注入された不純物を拡散させる。
次に、ポリシリコン膜３３をパターニングして、ＰＭＯＳ及びＮＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミッタ電極３７を形成し、続いて、図１４（ｇ）に示すように、電極の側面にサイドウォール３８を形成し、イオン注入して電極引き出しのための高濃度領域（Ｎ^-、Ｐ^-）を形成する。更に、熱処理を施して、ポリシリコン膜３３からベース２８、３４に不純物を拡散させてエミッタ３９を形成する。
【００３８】
本実施形態例では、Ｖ−ＰＮＰのｎ型下部分離領域４２、次いでｐ型コレクタ領域４４をそれぞれ他の不純物領域の形成とは独立して別個に形成しているので、ｎ型下部分離領域４２及びｐ型コレクタ領域４４の深さ位置を自在に制御することができる。
また、打ち返しイオン注入ではなく、独立してＶ−ＰＮＰのｎ型ベース領域３４を形成しているので、不純物のピーク濃度を所望通りに制御することができる。その結果、Ｖ−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバイポーラトランジスタから独立して最適化することができる。
尚、不純物領域の形成に際し、実施形態例２のマスクの所要枚数は、マスク１５、１７、１９、３９及び４１の５枚の枚数であって、参考実施形態例で必要としたマスク１５、１７、１９、２１及び３１の５枚の所要マスク枚数と同じである。
【００３９】
実施形態例３
本実施形態例は、本発明方法に係る半導体装置の製造方法の実施形態の更に別の例である。図１６から図１８は、本実施形態例の製造方法で半導体装置を製造する際の各工程毎の層構造を示す断面図である。
実施形態例２は、ＰＭＯＳのｎ型ウエル領域の形成と同時にイオン注入してＶ−ＰＮＰのｎ型環状分離領域を形成しているが、本実施形態例では、ＰＭＯＳのｎ型ウエル領域の形成及びＮＰＮのｎ型コレクタ領域形成に合わせてそれぞれ同時にイオン注入して２段のＶ−ＰＮＰのｎ型環状分離領域を形成している。
本実施形態例では、先ず、実施形態例２と同様にして、シリコン基板１２にシリコン酸化膜１４を形成して、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及びＶ−ＰＮＰを相互に分離する素子分離領域１４を形成し、次いで、ＮＰＮのｎ型コレクタ電極引き出し領域１６を形成する。
次いで、ＰＭＯＳのｎ型ウエル領域（ＮＷ）１８及びＶ−ＰＮＰのｎ型環状分離領域（ＮＷ）５０を同時に形成する。続いて、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２を同時に形成し、実施形態例２の図１１（ｂ）に示す層構造を有する基板を得る。
【００４０】
次に、図１６（ａ）に示すように、フォトレジスト膜のマスク５６を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１０００Kev 、ドーズ量３．０×１０¹³でイオン注入し、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４及びＶ−ＰＮＰｎ型環状分離領域（ＮＷ）５０に接してその下側にＶ−ＰＮＰ深部ｎ型環状分離領域（ＢＷ）５０ａを形成する。
【００４１】
次いで、図１６（ｂ）に示すように、図１６（ａ）と同じマスク５６を使って、連続イオン注入により、ｐ型不純物としてＢイオン又はＢＦ₂イオンを、素子分離領域を突き抜けないエネルギー及びドーズ量２×１０¹³〜４×１０¹³でイオン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成する。
次に、図１６（ｃ）に示すように、フォトレジスト膜のマスク５７を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１３００Kev 、ドーズ量１．５×１０¹³でイオン注入し、ｎ型コレクタ形成領域及び更にその下方の領域を含む領域に、Ｖ−ＰＮＰの下方向のｎ型分離領域、即ち即ちｎ型下部分離領域（Ｖ−ＮＷ）５２を形成する。
【００４２】
次いで、図１７（ｄ）に示すように、図１６（ｃ）に示す同じマスク５７を使って、ｐ型不純物としてＢイオンを注入エネルギー４００Kev 、ドーズ量３．０×１０¹³でイオン注入し、Ｖ−ＰＮＰのｐ型コレクタ領域５４を形成する。
続いて、図１７（ｅ）に示すように、図１６（ｃ）に示す同じマスク５７を使って、連続イオン注入により、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１４０Kev 、ドーズ量６．０×１０¹²でイオン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４を形成する。
【００４３】
次いで、図１７（ｆ）に示すように、ゲート酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰＮ及びＰＮＰのエミッタコンタクトを開口し、更に基板全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ形成領域上にマスク３５を形成して、ＰＮＰ形成領域以外の領域に高濃度のｎ型不純物をポリシリコン膜３３に注入する。
続いて、図１８（ｇ）に示すように、ＰＮＰ形成領域を開口したマスク５８をＰＮＰ形成領域以外の領域上に形成し、ＰＮＰ形成領域のポリシリコン膜３３に高濃度のｐ型不純物を注入する。次いで、熱処理を施し、ポリシリコン膜３３にイオン注入された不純物を拡散させる。
次に、図１８（ｈ）に示すように、ポリシリコン膜３３をパターニングして、ＰＭＯＳ及びＮＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミッタ電極３７を形成し、続いて、図１８（ｉ）に示すように、電極の側面にサイドウォール３８を形成し、イオン注入して電極引き出しのための高濃度領域（Ｎ^-、Ｐ^-）を形成する。更に、熱処理を施して、ポリシリコン膜３３からベース２８、３４に不純物を拡散させてエミッタ３９を形成する。
【００４４】
ＮＰＮのｎ型コレクタ形成と同時にｎ型環状分離領域を形成する実施形態例２の場合、ｎ型環状分離領域の濃度プロファイルは、図１９に示すように、深さの浅い領域で、不純物濃度が低い濃度プロファイルになる。従って、実施形態例２では、ｎ型環状分離領域の絶縁性を維持するため、環状分離領域の幅を広くする必要がある。
一方、実施形態例３では、先ず、ＰＭＯＳのｎ型ウエル形成時に同時にイオン注入して、深さの浅い領域に濃度ピークを有するｎ型環状分離領域（ＮＷ）５０を形成し、次いでＮＰＮのｎ型コレクタ形成時に同時に、ＰＭＯＳのｎ型ウエル形成時より高い注入エネルギーでイオン注入し、深さの深い領域に濃度ピークを有する深部ｎ型環状分離領域（ＢＷ）５０ａを形成している。これにより、本実施形態例のｎ型環状分離領域の濃度プロファイルは、図２０に示すように、深さの浅い領域５０（ＮＷ）及び深い領域５０ａ（ＢＷ）に濃度ピークを有し、ｎ型環状分離領域の全深さにわたり、環状分離領域の横方向の絶縁性が良好になる。
従って、図２１に示すように、環状分離領域の幅を狭くすることができるので、半導体装置全体の所要面積を小さくでき、半導体装置の微細化に寄与する。
本実施形態例では、前述の実施形態例１及び２と同様に、Ｖ−ＰＮＰのｎ型下部分離領域５２、次いでｐ型コレクタ領域５４をそれぞれ他の不純物領域から独立して別個に形成しているので、Ｖ−ＰＮＰのｎ型下部分離領域５２及びｐ型コレクタ領域５４の深さ位置を自在に制御することができ、また、打ち返しイオン注入ではなく、独立してＶ−ＰＮＰのｎ型ベース領域３４を形成しているので、不純物のピーク濃度を所望通りに制御することができるのでＶ−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバイポーラトランジスタから独立して最適化することができる。
【００４５】
尚、不純物領域の形成に際し、実施形態例３のマスクの所要枚数は、マスク１５、４９、５１、５６及び５７の５枚の枚数であって、参考実施形態例で必要としたマスク１５、１７、１９、２１及び３１の５枚の所要マスク枚数と同じである。
【００４６】
半導体装置の実施形態例
本実施形態例は、本発明に係る半導体装置の実施形態の一例であって、図２２（ａ）は本実施形態例の半導体装置の層構造を示す断面図、図２２（ｂ）は図２２（ａ）の線III −III での断面図である。
本実施形態例の半導体装置６０は、図２２（ａ）に示すように、素子分離領域６２及び絶縁ウエル領域６４により他の半導体素子から素子分離されているＰＮＰ型バイポーラトランジスタ６６をｐ型シリコン基板６８に備えた半導体装置である。ＰＮＰ型バイポーラトランジスタ６６は、垂直型のバイポーラトランジスタであって、ｐ型エミッタ領域７０、ｎ型ベース領域７２、ｐ型コレクタ領域７４、及びコレクタ電極引き出し領域７６を備えている。
ｐ型コレクタ領域７４は、下部がｎ型下部分離領域７８によって、周囲がｎ型環状分離領域８０によって、ｐ型シリコン基板６８から電気的に分離されている。ｎ型環状分離領域８０は、素子分離領域６２から下方に、図２２（ｂ）に示すように、環状に形成され、ｐ型コレクタ領域７４の周囲及びｎ型下部分離領域７８の上部の周囲を取り巻き、ｐ型コレクタ領域７４をｐ型シリコン基板６８から電気的に分離している。
ｎ型分離領域が、ｎ型下部分離領域７８とｎ型環状分離領域８０とから構成されているので、ｎ型下部分離領域７８の深さ位置を自在に制御することができ、従って、Ｖ−ＰＮＰの電気特性を独立して最適化できる。
【００４７】
実施形態例１〜３では、ｐ型基板を例にして、本発明装置及び本発明方法を説明したが、ｐ型基板に代えてｎ型基板を使用することもできる。ｎ型基板を使用する際には、本発明方法の実施形態例１〜３及び本発明装置の実施形態例で、それぞれ、ｎ型をｐ型に、ｐ型をｎ型に読み代えることにより適用できる。
【００４８】
【発明の効果】
ＮＰＮバイポーラトランジスタとＰＮＰバイポーラトランジスタを同一基板に形成する際、参考実施形態例によれば、打ち返しイオン注入法を使用することにより、少ないマスク枚数で所定の不純物領域を形成することできる。
第２、第３及び第４の発明方法によれば、例えばｐ型シリコン基板にＮＰＮ型バイポーラトランジスタ及びＰＮＰ型バイポーラトランジスタを有する半導体装置を製造する場合、不純物領域の形成に際し、参考実施形態例と同じマスクの所要枚数で、ＰＮＰ型バイポーラトランジスタのｎ型下部分離領域、次いでｎ型コレクタ領域をそれぞれ独立して形成することができる。これにより、ｎ型コレクタ領域の深さ位置を自在に制御することができ、従って、Ｖ−ＰＮＰの電気特性をＮＰＮ型バイポーラトランジスタから独立して最適化できる。また、打ち返しでなく、独立してＰＮＰ型バイポーラトランジスタのｎ型ベース領域を形成しているので、ベース領域のピーク不純物濃度を所望通りに制御することができる。
本発明に係る半導体装置では、例えばｐ型シリコン基板にＰＮＰ型バイポーラトランジスタを有する半導体装置の場合、ＰＮＰ型バイポーラトランジスタのｐ型コレクタ領域をｐ型シリコン基板から分離するｎ型分離領域が、ｎ型下部分離領域とｎ型環状分離領域とから構成されているので、ｎ型下部分離領域の深さ位置を自在に制御することができ、従って、Ｖ−ＰＮＰの電気特性をＮＰＮ型バイポーラトランジスタから独立して最適化できる。
【図面の簡単な説明】
【図１】参考実施形態例の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図２】図１に続いて、参考実施形態例の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図３】図２に続いて、参考実施形態例の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図４】図３に続いて、参考実施形態例の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図５】ｐ型ベース領域とｎ型分離領域の不純物濃度のプロファイルを示すグラフである。
【図６】ｎ型ベース領域、ｐ型コレクタ領域及びｎ型分離領域の不純物濃度のプロファイルを示すグラフである。
【図７】ｎ型ベース領域、ｐ型コレクタ領域及びｎ型分離領域の不純物濃度のプロファイルを示すグラフであって、ｐ型コレクタ領域が深くなった時の様子を示す。
【図８】ｎ型ベース領域、ｐ型コレクタ領域及びｎ型分離領域の不純物濃度のプロファイルを示すグラフである、ｐ型コレクタ領域が浅くなった時の様子を示す。
【図９】実施形態例１の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１０】図９に続いて、実施形態例１の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１１】図１０に続いて、実施形態例１の製造方法によって半導体装置を製造する際の工程の層構造を示す断面図である。
【図１２】実施形態例２の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１３】図１２に続いて、実施形態例２の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１４】図１３に続いて、実施形態例２の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１５】環状分離領域の平面図である。
【図１６】実施形態例３の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１７】図１６に続いて、実施形態例３の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１８】図１７に続いて、実施形態例３の製造方法によって半導体装置を製造する際の工程の層構造を示す断面図である。
【図１９】実施形態例３のｎ型環状分離領域の不純物濃度のプロファイルを示すグラフである。
【図２０】実施形態例３のｎ型環状分離領域の不純物濃度のプロファイルを示すグラフである。
【図２１】実施形態例３の環状分離領域の平面図である。
【図２２】図２２（ａ）は半導体装置の実施形態例の層構造を示し、図２２（ｂ）はｎ型環状分離領域の平面形状を示す模式的平面図である。
【図２３】従来の半導体装置の製造方法によって形成された半導体装置の層構造を示す断面図である。
【符号の説明】
１２ｐ型シリコン基板
１４素子分離領域
１６ＮＰＮのｎ型コレクタ電極引き出し領域
１８ＰＭＯＳのｎ型ウエル領域
２０ＮＭＯＳのｐ型ウエル領域
２２ＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域
２４ＮＰＮのｎ型コレクタ領域
２６Ｖ−ＰＮＰの分離領域
２８ＮＰＮのｐ型ベース領域
２９ゲート酸化膜
３０Ｖ−ＰＮＰのｐ型ベース領域
３２Ｖ−ＰＮＰのｐ型コレクタ領域
３３ポリシリコン膜
３４Ｖ−ＰＮＰのｎ型ベース領域
３６ゲート電極
３７エミッタ電極
３８サイドウォール
３９エミッタ
４０Ｖ−ＰＮＰのｎ型環状分離領域
４２Ｖ−ＰＮＰのｎ型下部分離領域
４４Ｖ−ＰＮＰのｐ型コレクタ領域
５０Ｖ−ＰＮＰのｎ型環状分離領域
５０ａＶ−ＰＮＰの深部ｎ型環状分離領域
５２Ｖ−ＰＮＰのｎ型下部分離領域
５４Ｖ−ＰＮＰのｐ型コレクタ領域
６０本発明に係る半導体装置の実施形態例
６２素子分離領域
６４絶縁ウエル領域
６６ＰＮＰ型バイポーラトランジスタ
６８ｐ型シリコン基板
７０ｐ型エミッタ領域
７２ｎ型ベース領域
７４ｐ型コレクタ領域
７６コレクタ電極引き出し領域
７８ｎ型下部分離領域
８０ｎ型環状分離領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including a bipolar transistor formed on a semiconductor substrate and a manufacturing method thereof, and more particularly, to a semiconductor device including a bipolar transistor formed in a well formed in a semiconductor substrate and a manufacturing method thereof. About.
[0002]
[Prior art]
As a method for manufacturing a semiconductor device having a bipolar transistor on a silicon substrate, various methods have been conventionally proposed as a method not using an epitaxial growth layer.
For example, in Japanese Patent Laid-Open No. 4-180260, when manufacturing a semiconductor device in which a bipolar transistor and a MOSFET are formed on the same semiconductor substrate, the well region of the MOSFET and the well region of the bipolar transistor are formed by simultaneous ion implantation. Proposed method to do.
[0003]
Here, with reference to FIG. 23, the manufacturing method of the semiconductor device described in the above publication will be briefly described. As shown in FIG. 23, the semiconductor device to be manufactured includes an NPN bipolar transistor, a PNP bipolar transistor, an nMOS transistor, and a pMOS transistor on the same p-type silicon substrate.
In the manufacturing method of the above publication, the N-type collector of the NPN bipolar transistor and the N-type well region 23 of the PMOS transistor, and the P-type collector of the PNP bipolar transistor and the P-type collector region 26 of the NMOS transistor are formed by the same ion implantation. ing. In this method, since the well is shared without using the epitaxial growth layer, the formation of the well region 23 and the formation of the well region 26 may be performed twice, and the device characteristics are superior to the conventional method. The number of processes does not increase.
[0004]
[Problems to be solved by the invention]
By the way, formation of a mask requires many processes such as application of a photoresist film, exposure processing, development processing, mask inspection, and the like, and requires a lot of time and cost. Further, since the margin of misalignment has become smaller with the miniaturization of integrated circuits, more time is required for mask positioning.
Therefore, ion implantation with a small number of masks to form a predetermined impurity region is extremely important for reducing the manufacturing cost of a semiconductor device and manufacturing a semiconductor device with high manufacturing accuracy. At the same time, it has become important to optimize the characteristics of individual elements included in the semiconductor device and to improve the performance as the performance of the semiconductor device increases and the composite function progresses. .
[0005]
However, although the above publication proposes an economical formation method for forming the well region of the MOS transistor and the well region of the bipolar transistor, the element characteristics of each cannot be optimized.
In the method according to the above publication, as shown in FIG. 23, the n-type collector of the NPN transistor and the n-type well of the PMOS, and the p-type collector of the PNP transistor and the p-type well of the NMOS are respectively subjected to the same ion implantation. It is formed with. It is stated that this can reduce the number of manufacturing steps. In FIG. 23, the n-type well is 23 and the p-type well is 26.
By the way, when the gate length of the MOS is shortened, the threshold voltage of the PMOS n-type well and the NMOS p-type well is reduced due to the short channel effect. As a countermeasure, a method of increasing the impurity concentration of the MOS well and suppressing the short channel effect is generally employed.
[0006]
However, in the method disclosed in the above publication, an n-type collector of an NPN transistor and an n-type well of PMOS (n-well 23 in FIG. 23), a p-type collector of a PNP transistor and an p-type well of NMOS (p-well 26 in FIG. 23) are provided. Therefore, when the impurity concentration of the MOS well increases, the impurity concentration of the collector of the bipolar transistor also increases, and the junction breakdown voltage between the base and the collector decreases. That is, if the characteristics of the MOS are improved, the transistor characteristics of the bipolar transistor are deteriorated. Conversely, if the transistor characteristics of the bipolar transistor are improved, the transistor characteristics of the MOS are deteriorated. Therefore, it is difficult to obtain good transistor characteristics for both MOS and bipolar transistors at the same time.
[0007]
Accordingly, a first object of the present invention is to provide a method for manufacturing a semiconductor device having a bipolar transistor having good transistor characteristics on a semiconductor substrate with a small number of masks.
A second object of the present invention is to provide a semiconductor device having a bipolar transistor having better transistor characteristics than conventional ones.
[0008]
[Means for Solving the Problems]
  According to the present invention,
  In a method for manufacturing a semiconductor device, wherein a first bipolar transistor having a first conductivity type collector region and a second bipolar transistor having a second conductivity type collector region are formed on a second conductivity type semiconductor substrate.
  The second bipolar transistor is a vertical bipolar transistor;
  A step of forming the collector region of the first bipolar transistor by introducing impurities from the surface of the semiconductor substrate; and a step of electrically isolating the collector region of the second bipolar transistor from the semiconductor substrate. A step of forming a lower isolation region of one conductivity type by separately introducing impurities from the surface of the semiconductor substrate, and forming the lower isolation region deeper than the collector region of the first bipolar transistor,
Surrounding the periphery of the collector region of the second bipolar transistor and the periphery of the upper portion of the lower isolation region, and being in contact with the lower isolation region, the collector region of the second bipolar transistor is A step of forming an annular separation region of a first conductivity type that is electrically separated from the semiconductor substrate by introducing impurities from the surface of the semiconductor substrate;
Forming the collector region of the second bipolar transistor and the base region of the second bipolar transistor using the same mask as the mask for forming the lower isolation region of the first conductivity type; A semiconductor device manufacturing method is provided.
[0009]
  Moreover, according to the present invention,
  There is provided a method of manufacturing a semiconductor device, wherein a base region of the first bipolar transistor is formed using the same mask as that for forming the collector region of the first bipolar transistor. .
[0010]
  Moreover, according to the present invention,
  A method of manufacturing a semiconductor device is provided, wherein the collector region and the annular isolation region of the first bipolar transistor are formed simultaneously.
[0011]
  Moreover, according to the present invention,
  First and second MOS transistors of the first conductivity type for forming the first MOS transistor are formed by introducing impurities exhibiting the first and second conductivity types from the surface of the semiconductor substrate, respectively. Forming a second well of the second conductivity type for forming the annular isolation region and the first well at the same time, and further comprising: forming the first bipolar transistor and the second bipolar transistor; An insulating well region and the second well are formed simultaneously, and a method for manufacturing a semiconductor device is provided.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described specifically and in detail with reference to the accompanying drawings.
Reference embodiment example
This reference embodiment is an example of a reference embodiment of a method for manufacturing a semiconductor device. 1 to 3 are cross-sectional views showing a layer structure for each process when a semiconductor device is manufactured by the manufacturing method of this embodiment.
In the present embodiment, first, as shown in FIG. 1A, a silicon oxide film having a thickness of 200 to 500 nm is formed on a p-type silicon substrate 12 to form an element isolation region 14, and a p-type MOSFET is formed. (Hereinafter abbreviated as PMOS), n-type MOSFET (hereinafter abbreviated as NMOS), NPN bipolar transistor (hereinafter abbreviated as NPN) and vertical PNP bipolar transistor (hereinafter abbreviated as V-PNP). Separate from each other.
Next, as shown in FIG. 1B, a photoresist film mask 15 is formed, and an n-type impurity is implanted with an energy of 50 to 100 Kev and a dose of 5 × 10.¹⁵~ 1x10¹⁶cm^-2Ion implantation is performed to form an NPN n-type collector electrode extraction region 16.
Next, as shown in FIG. 1C, a photoresist film mask 17 is formed, and an n-type impurity is implanted with an implantation energy of 600 to 800 Kev and a dose of 1 × 10.¹³~ 1x10¹⁴cm^-2Then, a PMOS n-type well region (NW) 18 is formed.
[0018]
Next, as shown in FIG. 2D, a photoresist film mask 19 is formed, and p-type impurities are implanted at an energy of 100 to 300 Kev and a dose of 1 × 10.¹³~ 1x10¹⁴Then, an NMOS p-type well region (PW) 20 and an insulating well region (PW) 22 of NPN and V-PNP are formed simultaneously.
Next, as shown in FIG. 2E, a photoresist film mask 21 is formed, and P (phosphorus) ions are implanted as an n-type impurity at an energy of 1000 to 1300 Kev and a dose of 1 × 10.¹³~ 5x10¹³cm^-2The NPN n-type collector region (BW) 24 and the V-PNP n-type isolation region (BW) 26 are formed simultaneously.
Next, as shown in FIG. 2 (f), the same mask 21 as in FIG. 2 (e) is used, and B ions or BF are used as p-type impurities.₂The dose of ions is 1 × 10 with energy that does not penetrate the element isolation region 14¹³~ 4x10¹³cm^-2The NPN p-type base region (P-Base) 28 and the V-PNP temporary p-type base region (P-Base) 30 are formed at the same time.
[0019]
Next, as shown in FIG. 3G, a photoresist film mask 31 is formed, and B ions are implanted as a p-type impurity at an energy of 100 to 300 Kev and a dose of 1 × 10.¹³~ 5x10¹³cm^-2Ions are implanted to form a V-PNP p-type collector region (V-PW) 32 in the n-type isolation region (BW) 26.
Next, as shown in FIG. 3 (h), using the same mask 31 as in FIG. 3 (g), P (phosphorus) ions as n-type impurities with energy that does not penetrate the element isolation region and a dose amount of 4 × 10.¹³~ 1x10¹⁴cm^-2Ion implantation is performed to perform so-called repetitive ion implantation to convert the temporary p-type base region (P-Base) 30 of V-PNP into an n-type base region (N-Base) 34.
[0020]
Next, as shown in FIG. 4I, a gate oxide film 29 is formed, then NPN and PNP emitter contacts are opened in the gate oxide film 29, and a polysilicon film 33 is formed on the entire surface of the substrate. Subsequently, a mask 36 is formed on the PNP formation region, and a high concentration n-type impurity is implanted into the polysilicon film 33 in a region other than the PNP formation region.
Subsequently, although not shown, a mask having an opening in the PNP formation region is formed on a region other than the PNP formation region, and a high-concentration p-type impurity is implanted into the polysilicon film 33 in the PNP formation region. Next, heat treatment is performed to diffuse the impurities implanted into the polysilicon film 33.
Next, the polysilicon film 33 is patterned to form PMOS and NMOS gate electrodes 36 and NPN and PNP emitter electrodes 37. Subsequently, as shown in FIG. 38 is formed and ion-implanted to obtain a high concentration region (N^-, P^-). Further, heat treatment is performed to diffuse impurities from the polysilicon film 33 to the bases 28 and 30 to form an emitter 39.
[0021]
In the manufacturing method of this embodiment, the same mask 21 used for forming the NPN n-type collector region 24 and the V-PNP n-type isolation region 26 is used, and the NPN p-type base region 28 and the V-PNP are used. And the n-type base region 34 of V-PNP is formed using the same mask 31 used for forming the p-type collector region 32 of V-PNP.
That is, according to the manufacturing method of the present embodiment, a predetermined semiconductor device can be formed with a small number of masks.
[0022]
Embodiment 1
By the way, in the reference embodiment, the p-type collector region (V-PW) 32 of V-PNP (see FIG. 3G) is formed simultaneously with the formation of the n-type collector region (BW) 24 of NPN. The p-type substrate 12 is electrically insulated by a mold isolation region (BW) 26 (see FIG. 2E).
Next, as shown in FIG. 2F, to reduce the number of masks, an NPN p-type base region (P-Base) 28 is formed by ion implantation using the same mask 21 as in FIG. ing. As a result, an unnecessary p-type base region (P-Base) 30 is formed in the V-PNP.
Therefore, after forming the p-type collector region (V-PW) 32 of V-PNP, as shown in FIG. 3 (h), n-type impurities are ion-implanted using the same mask 31, and so-called repetitive ions are formed. Implantation is performed to convert the temporary p-type base region (P-Base) 30 of V-PNP into an n-type base region (N-Base) 34.
[0023]
In the method of the reference embodiment, since the n-type isolation region 26 and the n-type base region (N-base) 34 of the V-PNP are formed through the steps as described above, the following problems occur. is there.
First, it is difficult to control the peak impurity concentration of the n-type base of V-PNP, which greatly affects the characteristics of the transistor, as desired.
After the formation of the n-type isolation region 26 of V-PNP, the impurity concentration of the p-type base region 30 immediately below the emitter and the n-type region (BW) 26 at the stage where the temporary p-type base region 30 is formed is The profile is as shown in FIG. FIG. 5 shows the impurity concentration distribution along the line II in FIG.
In the step of forming the p-type collector region (V-PW) 32 and then converting the p-type base region (P-Base) 30 of V-PNP into the n-type base region (N-Base) 34 of V-PNP, The impurity concentration in each region immediately below the emitter has a profile as shown in FIG. FIG. 6 shows the impurity concentration distribution along the line II-II in FIG.
As shown in FIG. 6, the p-type impurity concentration of the p-type base region and the n-type impurity concentration of the n-type base region are both 10¹⁸/cm^ThreeMoreover, there is almost no difference in concentration between the p-type impurity and the n-type impurity. For this purpose, when an n-type impurity is ion-implanted into the p-type base region (P-Base) 30, the ions of the n-type impurity are converted into the n-type base region (N-Base) 34 having a predetermined peak impurity concentration. It is very difficult to control the injection.
[0024]
As a result, since the n-type impurity concentration of the n-type base region (N-Base) 34 is not constant and varies, the current amplification factor (h_FE), Cutoff frequency (f_T), Transistor characteristics such as withstand voltage vary, and it is difficult to obtain stable transistor characteristics.
[0025]
Second, since it is necessary to strictly control the depth direction of the p-type collector region (V-PW) 32 of the V-PNP, the manufacturing margin is small.
The V-PNP collector region 32 is electrically isolated from the p-type substrate 12 by an n-type region (BW) 26 that is ion-implanted simultaneously with the NPN n-type collector region (BW) 24. Since the impurity concentration of the NPN n-type collector region (BW) 24 affects NPN transistor characteristics such as collector resistance, the concentration profile cannot be freely changed. Therefore, the concentration profile of the n-type region (BW) 26 cannot be changed freely.
[0026]
As a result, when the P-type collector region (V-PW) of the V-PNP is formed deep, the P-type collector region 32 forms an n-type isolation region (BW) 26 that performs the isolation function as shown in FIG. Overlapping, the width of the effective p-type collector region (V-PW) 32 is reduced, the collector resistance is increased, and the n-type isolation region (BW) 26 and the n-type base region (N-Base) 34 are The withstand voltage also deteriorates.
Conversely, if the depth of the p-type collector region (V-PW) 32 of the V-PNP is shallow, the width of the n-type base region (N-Base) 34 becomes narrow as shown in FIG. Although the resistance is reduced, the base-collector junction breakdown voltage is degraded, and punch-through is likely to occur.
Therefore, when the p-type collector region (V-PW) 32 is formed, the n-type well is shared. Therefore, even if an attempt is made to set a large margin for the depth position, there is a great restriction for the above reasons. End up.
7 and 8 are explanatory diagrams showing the impurity concentration distribution along the line II-II in FIG. 3 (h) which is the same as FIG.
[0027]
If the n-type isolation region and the n-type base region of the V-PNP are ion-implanted using different masks, the above problems can be solved, but the manufacturing cost increases because the number of masks increases. In order to solve the above problems without increasing the number of masks, the method of the present invention was invented.
Next, the method of the present invention will be specifically described with reference to the first embodiment.
[0028]
This embodiment is an example of an embodiment of a method for manufacturing a semiconductor device according to the method of the present invention. 9 to 11 are cross-sectional views showing a layer structure for each process when a semiconductor device is manufactured by the manufacturing method of this embodiment.
In this embodiment example, first, similarly to the reference embodiment example, a silicon oxide film 14 is formed on the silicon substrate 12, and an element isolation region 14 for separating PMOS, NMOS, NPN, and V-PNP from each other is formed. Next, an NPN n-type collector electrode lead region 16 is formed to obtain a substrate having a layer structure shown in FIG. 1B of the reference embodiment example.
[0029]
Next, as shown in FIG. 9A, a photoresist film mask 49 is formed, and an n-type impurity is implanted with an energy of 600 to 800 Kev and a dose of 1 × 10.¹³~ 1x10¹⁴cm^-2Then, a PMOS n-type well region (NW) 18 and a V-PNP n-type annular isolation region (NW) 50 are formed simultaneously.
Next, as shown in FIG. 9B, a photoresist film mask 51 is formed, and p-type impurities are implanted with an implantation energy of 100 to 300 Kev and a dose of 1 × 10.¹³~ 1x10¹⁴cm^-2Then, an NMOS p-type well region (PW) 20 and an insulating well region (PW) 22 of NPN and V-PNP are formed simultaneously.
Next, as shown in FIG. 10C, a photoresist film mask 53 is formed, and P (phosphorus) ions are implanted as an n-type impurity at an energy of 1000 Kev and a dose of 3.0 × 10.¹³Then, an NPN n-type collector region (BW) 24 is formed.
[0030]
Next, as shown in FIG. 10D, by using the same mask 53 as in FIG. 9C, the implantation energy and dose 2 × 10 that do not escape through the element isolation region.¹³~ 4x10¹³And B ions or BF as p-type impurities₂Ions are implanted to form an NPN p-type base region (P-Base) 28.
Next, as shown in FIG. 10E, a photoresist film mask 55 is formed, and P (phosphorus) ions are implanted as an n-type impurity at an energy of 1300 Kev and a dose of 1.5 × 10.¹³Then, an n-type isolation region in the downward direction of V-PNP, that is, an n-type lower isolation region (V-NW) 52 is formed in a region including the n-type collector formation region and a region below the n-type collector formation region.
Next, as shown in FIG. 10 (f), using the same mask 55 shown in FIG. 10 (e), B ions are implanted as a p-type impurity with an energy of 400 Kev and a dose of 3.0 × 10.¹³Then, a p-type collector region 54 of V-PNP is formed.
[0031]
Subsequently, as shown in FIG. 11, using the same mask 55 shown in FIG. 10E, P (phosphorus) ions are implanted as an n-type impurity at an energy of 140 Kev and a dose of 6.0 × 10.¹²Then, an n-type base region (N-Base) 34 of V-PNP is formed.
[0032]
Next, an electrode extraction region, a gate electrode, an emitter electrode, an emitter, and the like are formed in the same manner as in Embodiment 4 described later.
[0033]
In this embodiment, the n-type lower isolation region 52 of the V-PNP and then the p-type collector region 54 are formed separately and independently from the other impurity regions. 52 and the p-type collector region 54 can be freely controlled, and the n-type base region 34 of the V-PNP is formed independently rather than by repetitive ion implantation. The concentration can be controlled as desired, and thus the electrical characteristics of the V-PNP bipolar transistor can be optimized independently of the NPN bipolar transistor.
In forming the impurity regions, the required number of masks in the first embodiment is five masks 15, 49, 51, 53 and 55, and the masks 15, 17 required in the reference embodiment are used. , 19, 21 and 31 are the same as the required number of masks.
[0034]
Embodiment 2
In the first embodiment, the V-PNP n-type isolation region (NW) 50 is formed using ion implantation in the CMOS process. However, this cannot be formed sufficiently deep. Therefore, in order to form a sufficiently deep n-type isolation region, it is preferable to form the n-type isolation region 40 by using ion implantation when forming an NPN n-type collector region.
The present embodiment is another example of the embodiment of the method of manufacturing a semiconductor device according to the method of the present invention, and the n-type isolation region 40 is formed by using ion implantation when forming the n-type collector region of NPN. Is the method. 12 to 14 are cross-sectional views showing a layer structure for each process when a semiconductor device is manufactured by the manufacturing method of this embodiment.
In this embodiment example, first, similarly to the reference embodiment example, a silicon oxide film 14 is formed on a silicon substrate 12, and an element isolation region 14 that separates PMOS, NMOS, NPN, and V-PNP from each other is formed. To do.
Next, in the same manner as in the reference embodiment, the NPN n-type collector electrode extraction region 16, the PMOS n-type well region (NW) 18, the NMOS p-type well region (PW) 20, and the NPN An insulating well region (PW) 22 of V and P-PNP is formed, and a substrate having a layer structure shown in FIG.
[0035]
Next, as shown in FIG. 12A, a photoresist film mask 39 is formed, and P (phosphorus) ions are implanted as an n-type impurity at an energy of 1000 Kev and a dose of 1 × 10.¹³~ 5x10¹³cm^-2The NPN n-type collector region (BW) 24 and the V-PNP lateral isolation region, that is, the n-type annular isolation region (BW) 40 are simultaneously formed. As shown in FIG. 15, the n-type annular separation region (BW) 40 is a quadrangular annular region in plan view.
Next, as shown in FIG. 12B, the energy and dose of 1 to 4 × 10 6 that do not penetrate the element isolation region 14 using the same mask 39 shown in FIG.¹³cm^-2B ions or BF as p-type impurities₂Ions are implanted to form an NPN p-type base region (P-Base) 28.
Next, as shown in FIG. 12C, a photoresist film mask 41 is formed, and P (phosphorus) ions are implanted as an n-type impurity at an energy of 1300 Kev and a dose of 1 × 10.¹³~ 5x10¹³cm^-2Then, a lower isolation region of V-PNP, that is, an n-type lower isolation region (V-NW) 42 is formed in a region including the n-type collector formation region and the region below the n-type collector formation region.
[0036]
Next, as shown in FIG. 13D, using the same mask 41 shown in FIG. 13C, B ions are implanted as a p-type impurity with an energy of 400 Kev and a dose of 3.0 × 10.¹³cm^-2Then, a p-type collector region 44 of V-PNP is formed on the n-type lower isolation region (V-NW) 42.
Subsequently, as shown in FIG. 13E, by using the same mask 41 shown in FIG. 13C, P (phosphorus) ions are implanted as an n-type impurity by continuous ion implantation with an energy of 140 Kev and a dose of 6.0. × 10¹²cm^-2Then, an n-type base region (N-Base) 34 of V-PNP is formed.
[0037]
Next, as shown in FIG. 14F, a gate oxide film 29 is formed, then NPN and PNP emitter contacts are opened in the gate oxide film 29, and a polysilicon film 33 is formed on the entire surface of the substrate. Subsequently, a mask 35 is formed on the PNP formation region, and a high concentration n-type impurity is implanted into the polysilicon film 33 in a region other than the PNP formation region.
Subsequently, although not shown, a mask having an opening in the PNP formation region is formed on a region other than the PNP formation region, and a high-concentration p-type impurity is implanted into the polysilicon film 33 in the PNP formation region. Next, heat treatment is performed to diffuse the impurities implanted into the polysilicon film 33.
Next, the polysilicon film 33 is patterned to form a gate electrode 36 for PMOS and NMOS and an emitter electrode 37 for NPN and PNP. Subsequently, as shown in FIG. 38 is formed and ion-implanted to obtain a high concentration region (N^-, P^-). Further, heat treatment is performed to diffuse impurities from the polysilicon film 33 to the bases 28 and 34 to form an emitter 39.
[0038]
In the present embodiment, the n-type lower isolation region 42 of the V-PNP is formed separately from the n-type lower isolation region 42 and then the p-type collector region 44 independently of the formation of other impurity regions. In addition, the depth position of the p-type collector region 44 can be freely controlled.
Moreover, since the n-type base region 34 of V-PNP is formed independently rather than by repetitive ion implantation, the peak concentration of impurities can be controlled as desired. As a result, the electrical characteristics of the V-PNP bipolar transistor can be optimized independently of the NPN bipolar transistor.
In forming the impurity regions, the required number of masks in the second embodiment is five masks 15, 17, 19, 39 and 41, and the masks 15, 17 required in the reference embodiment are used. , 19, 21 and 31 are the same as the required number of masks.
[0039]
Embodiment 3
The present embodiment is still another example of the embodiment of the method for manufacturing a semiconductor device according to the method of the present invention. 16 to 18 are cross-sectional views showing a layer structure for each process when a semiconductor device is manufactured by the manufacturing method of this embodiment.
In the second embodiment, ions are implanted at the same time as the formation of the n-type well region of the PMOS to form the n-type annular isolation region of the V-PNP. In this embodiment, however, the n-type well region of the PMOS is formed. In conjunction with the formation of the n-type collector region of NPN and NPN, ions are implanted simultaneously to form a two-stage V-PNP n-type annular isolation region.
In the present embodiment example, first, as in the second embodiment example, a silicon oxide film 14 is formed on the silicon substrate 12, and an element isolation region 14 for separating PMOS, NMOS, NPN, and V-PNP from each other is formed. Then, an NPN n-type collector electrode extraction region 16 is formed.
Next, an n-type well region (NW) 18 of PMOS and an n-type annular isolation region (NW) 50 of V-PNP are formed simultaneously. Subsequently, a p-type well region (PW) 20 of NMOS and an insulating well region (PW) 22 of NPN and V-PNP are simultaneously formed, and the substrate having the layer structure shown in FIG. Get.
[0040]
Next, as shown in FIG. 16A, a photoresist film mask 56 is formed, and P (phosphorus) ions are implanted as an n-type impurity at an energy of 1000 Kev and a dose of 3.0 × 10.¹³The N-type n-type collector region (BW) 24 and the V-PNPn-type annular isolation region (NW) 50 are in contact with each other to form a V-PNP deep n-type annular isolation region (BW) 50a below it. .
[0041]
Next, as shown in FIG. 16B, using the same mask 56 as in FIG. 16A, B ions or BF as p-type impurities are obtained by continuous ion implantation.₂Energy and dose 2 × 10 that do not allow ions to penetrate the element isolation region¹³~ 4x10¹³The NPN p-type base region (P-Base) 28 is formed.
Next, as shown in FIG. 16C, a photoresist film mask 57 is formed, and P (phosphorus) ions are implanted as an n-type impurity at an energy of 1300 Kev and a dose of 1.5 × 10.¹³Then, an n-type isolation region in the downward direction of V-PNP, that is, an n-type lower isolation region (V-NW) 52 is formed in a region including the n-type collector formation region and a region below the n-type collector formation region.
[0042]
Next, as shown in FIG. 17D, using the same mask 57 shown in FIG. 16C, B ions are implanted as a p-type impurity at an energy of 400 Kev and a dose of 3.0 × 10.¹³Then, a p-type collector region 54 of V-PNP is formed.
Subsequently, as shown in FIG. 17E, by using the same mask 57 shown in FIG. 16C, P (phosphorus) ions are implanted as an n-type impurity by continuous ion implantation with an energy of 140 Kev and a dose of 6. 0x10¹²Then, an n-type base region (N-Base) 34 of V-PNP is formed.
[0043]
Next, as shown in FIG. 17F, a gate oxide film 29 is formed, then NPN and PNP emitter contacts are opened in the gate oxide film 29, and a polysilicon film 33 is formed on the entire surface of the substrate. Subsequently, a mask 35 is formed on the PNP formation region, and a high concentration n-type impurity is implanted into the polysilicon film 33 in a region other than the PNP formation region.
Subsequently, as shown in FIG. 18G, a mask 58 having an opening in the PNP formation region is formed on a region other than the PNP formation region, and a high-concentration p-type impurity is implanted into the polysilicon film 33 in the PNP formation region. To do. Next, heat treatment is performed to diffuse the impurities implanted into the polysilicon film 33.
Next, as shown in FIG. 18 (h), the polysilicon film 33 is patterned to form PMOS and NMOS gate electrodes 36 and NPN and PNP emitter electrodes 37, and then to FIG. 18 (i). As shown, a sidewall 38 is formed on the side surface of the electrode, and a high concentration region (N^-, P^-). Further, heat treatment is performed to diffuse impurities from the polysilicon film 33 to the bases 28 and 34 to form an emitter 39.
[0044]
In the case of the embodiment 2 in which the n-type annular isolation region is formed simultaneously with the formation of the n-type collector of NPN, the concentration profile of the n-type annular isolation region is as shown in FIG. Lower concentration profile. Therefore, in Embodiment 2, in order to maintain the insulation of the n-type annular isolation region, it is necessary to increase the width of the annular isolation region.
On the other hand, in Embodiment 3, first, ions are implanted at the same time when forming a PMOS n-type well to form an n-type annular isolation region (NW) 50 having a concentration peak in a shallow region, and then nPN n-type. Simultaneously with the formation of the n-type collector, ions are implanted at a higher implantation energy than when the n-type well of the PMOS is formed, thereby forming a deep n-type annular isolation region (BW) 50a having a concentration peak in a deep region. Accordingly, the concentration profile of the n-type annular isolation region of this embodiment example has concentration peaks in the shallow region 50 (NW) and the deep region 50a (BW) as shown in FIG. Over the entire depth of the annular isolation region, the lateral insulation of the annular isolation region is good.
Therefore, as shown in FIG. 21, since the width of the annular isolation region can be reduced, the required area of the entire semiconductor device can be reduced, contributing to miniaturization of the semiconductor device.
In the present embodiment example, the V-PNP n-type lower isolation region 52 and then the p-type collector region 54 are formed separately and independently from other impurity regions, as in the first and second embodiments. Therefore, the depth positions of the n-type lower isolation region 52 and the p-type collector region 54 of the V-PNP can be freely controlled, and the n-type base of the V-PNP can be independently controlled instead of repetitive ion implantation. Since the region 34 is formed, the peak concentration of impurities can be controlled as desired, so that the electrical characteristics of the V-PNP bipolar transistor can be optimized independently of the NPN bipolar transistor.
[0045]
In forming the impurity regions, the required number of masks in the third embodiment is the five masks 15, 49, 51, 56 and 57, and the masks 15, 17 required in the reference embodiment are used. , 19, 21 and 31 are the same as the required number of masks.
[0046]
Embodiment of semiconductor device
This embodiment is an example of the embodiment of the semiconductor device according to the present invention. FIG. 22A is a cross-sectional view showing the layer structure of the semiconductor device of this embodiment, and FIG. It is sectional drawing in line III-III of (a).
As shown in FIG. 22A, a semiconductor device 60 according to this embodiment includes a P-type silicon substrate in which a PNP-type bipolar transistor 66 is isolated from other semiconductor elements by an element isolation region 62 and an insulating well region 64. 68 is a semiconductor device. The PNP bipolar transistor 66 is a vertical bipolar transistor and includes a p-type emitter region 70, an n-type base region 72, a p-type collector region 74, and a collector electrode lead region 76.
The p-type collector region 74 is electrically isolated from the p-type silicon substrate 68 by the n-type lower isolation region 78 at the lower part and the n-type annular isolation region 80 at the periphery. As shown in FIG. 22B, the n-type annular isolation region 80 is formed in an annular shape below the element isolation region 62, and surrounds the periphery of the p-type collector region 74 and the upper portion of the n-type lower isolation region 78. Surroundingly, the p-type collector region 74 is electrically isolated from the p-type silicon substrate 68.
Since the n-type isolation region is composed of the n-type lower isolation region 78 and the n-type annular isolation region 80, the depth position of the n-type lower isolation region 78 can be freely controlled. The electrical characteristics of the PNP can be optimized independently.
[0047]
In the first to third embodiments, the apparatus and the method of the present invention have been described using a p-type substrate as an example. However, an n-type substrate can be used instead of the p-type substrate. When an n-type substrate is used, it is applied by replacing the n-type with the p-type and the p-type with the n-type in the first to third embodiments of the method of the present invention and the embodiment of the apparatus of the present invention. it can.
[0048]
【The invention's effect】
When the NPN bipolar transistor and the PNP bipolar transistor are formed on the same substrate, according to the reference embodiment, a predetermined impurity region can be formed with a small number of masks by using the counter ion implantation method.
According to the second, third, and fourth inventive methods, for example, when manufacturing a semiconductor device having an NPN bipolar transistor and a PNP bipolar transistor on a p-type silicon substrate, when forming an impurity region, With the required number of masks, the n-type lower isolation region and then the n-type collector region of the PNP bipolar transistor can be formed independently. As a result, the depth position of the n-type collector region can be freely controlled, so that the electrical characteristics of the V-PNP can be optimized independently from the NPN-type bipolar transistor. In addition, since the n-type base region of the PNP-type bipolar transistor is formed independently rather than repetitively, the peak impurity concentration in the base region can be controlled as desired.
In the semiconductor device according to the present invention, for example, in the case of a semiconductor device having a PNP bipolar transistor on a p-type silicon substrate, the n-type isolation region for isolating the p-type collector region of the PNP bipolar transistor from the p-type silicon substrate is an n-type. Since it is composed of a lower isolation region and an n-type annular isolation region, the depth position of the n-type lower isolation region can be freely controlled, so that the electrical characteristics of V-PNP are independent of the NPN bipolar transistor. And can be optimized.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a layer structure for each process when a semiconductor device is manufactured by a manufacturing method according to a reference embodiment.
FIG. 2 is a cross-sectional view showing a layer structure for each step when manufacturing a semiconductor device by the manufacturing method of the reference embodiment example, following FIG. 1;
FIG. 3 is a cross-sectional view showing a layer structure for each step when a semiconductor device is manufactured by the manufacturing method of the reference embodiment example, following FIG. 2;
4 is a cross-sectional view showing a layer structure in each step when manufacturing a semiconductor device by the manufacturing method of the reference embodiment example, following FIG. 3;
FIG. 5 is a graph showing a profile of impurity concentration in a p-type base region and an n-type isolation region.
FIG. 6 is a graph showing impurity concentration profiles of an n-type base region, a p-type collector region, and an n-type isolation region.
FIG. 7 is a graph showing impurity concentration profiles of an n-type base region, a p-type collector region, and an n-type isolation region, and shows a state when the p-type collector region is deepened.
FIG. 8 is a graph showing impurity concentration profiles of an n-type base region, a p-type collector region, and an n-type isolation region, showing a state when the p-type collector region becomes shallow.
9 is a cross-sectional view showing a layer structure for each step when a semiconductor device is manufactured by the manufacturing method of Embodiment 1; FIG.
10 is a cross-sectional view showing the layer structure of each step when manufacturing a semiconductor device by the manufacturing method of Embodiment 1 following FIG. 9;
FIG. 11 is a cross-sectional view showing a layer structure of a process when manufacturing a semiconductor device by the manufacturing method of Embodiment 1 following FIG. 10;
12 is a cross-sectional view showing a layer structure for each step when a semiconductor device is manufactured by the manufacturing method according to Embodiment 2. FIG.
13 is a cross-sectional view showing a layer structure for each step when manufacturing a semiconductor device by the manufacturing method of Embodiment 2 following FIG. 12;
14 is a cross-sectional view showing the layer structure of each step when manufacturing a semiconductor device by the manufacturing method of Embodiment 2 following FIG. 13;
FIG. 15 is a plan view of an annular separation region.
16 is a cross-sectional view showing a layer structure for each step when a semiconductor device is manufactured by the manufacturing method according to Embodiment 3. FIG.
17 is a cross-sectional view showing a layer structure at each step when manufacturing a semiconductor device by the manufacturing method according to Embodiment 3 following FIG. 16;
FIG. 18 is a cross-sectional view showing a layer structure of a process when manufacturing a semiconductor device by the manufacturing method of Embodiment 3 following FIG. 17;
19 is a graph showing an impurity concentration profile of an n-type annular isolation region in Embodiment 3. FIG.
20 is a graph showing an impurity concentration profile of an n-type annular isolation region in Embodiment 3. FIG.
FIG. 21 is a plan view of an annular separation region according to a third embodiment.
FIG. 22A shows a layer structure of an embodiment of a semiconductor device, and FIG. 22B is a schematic plan view showing a planar shape of an n-type annular isolation region.
FIG. 23 is a cross-sectional view showing a layer structure of a semiconductor device formed by a conventional method of manufacturing a semiconductor device.
[Explanation of symbols]
12 p-type silicon substrate
14 Device isolation region
16 NPN n-type collector electrode lead-out region
18 PMOS n-type well region
20 NMOS p-type well region
22 Insulating well region between NPN and V-PNP
24 NPN n-type collector region
26 V-PNP separation region
28 NPN p-type base region
29 Gate oxide film
30 V-PNP p-type base region
32 V-PNP p-type collector region
33 Polysilicon film
34 n-type base region of V-PNP
36 Gate electrode
37 Emitter electrode
38 sidewalls
39 Emitter
40 V-PNP n-type annular separation region
42 V-PNP n-type lower isolation region
44 V-PNP p-type collector region
50 V-PNP n-type annular separation region
50a V-PNP deep n-type annular separation region
52 V-PNP n-type lower isolation region
54 p-type collector region of V-PNP
60 Embodiment of a semiconductor device according to the present invention
62 Device isolation region
64 Insulating well region
66 PNP type bipolar transistor
68 p-type silicon substrate
70 p-type emitter region
72 n-type base region
74 p-type collector region
76 Collector electrode lead-out area
78 n-type lower isolation region
80 n-type annular separation region

Claims

In a method for manufacturing a semiconductor device, wherein a first bipolar transistor having a first conductivity type collector region and a second bipolar transistor having a second conductivity type collector region are formed on a second conductivity type semiconductor substrate.
The second bipolar transistor is a vertical bipolar transistor;
Said collector region of said first bipolar transistor, and forming from the impurity introduction from the surface of the semiconductor substrate, first for electrically isolating said collector region of said second bipolar transistor from said semiconductor substrate A step of forming a lower isolation region of one conductivity type by separately introducing impurities from the surface of the semiconductor substrate, and forming the lower isolation region deeper than the collector region of the first bipolar transistor ,
Surrounding the periphery of the collector region of the second bipolar transistor and the periphery of the upper portion of the lower isolation region, and being in contact with the lower isolation region, the collector region of the second bipolar transistor is A step of forming an annular separation region of a first conductivity type that is electrically separated from the semiconductor substrate by introducing impurities from the surface of the semiconductor substrate;
Forming the collector region of the second bipolar transistor and the base region of the second bipolar transistor using the same mask as the mask for forming the lower isolation region of the first conductivity type; A method of manufacturing a semiconductor device.

2. The semiconductor device according to claim 1, wherein the base region of the first bipolar transistor is formed using the same mask as the mask for forming the collector region of the first bipolar transistor. Production method.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the collector region and the annular isolation region of the first bipolar transistor are formed simultaneously.

The first conductivity type first well and the second MOS transistor for forming the first MOS transistor are formed by introducing impurities having the first and second conductivity types from the surface of the semiconductor substrate, respectively. Forming a second well of the second conductivity type for forming the annular isolation region and the first well at the same time, and further comprising: 2. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating well region and the second well are formed simultaneously.

5. The method of manufacturing a semiconductor device according to claim 4, further comprising the step of introducing impurities into the annular isolation region simultaneously with the formation of the collector region of the first bipolar transistor.