KR100230741B1 - High voltage semiconductor device and method of manufacturing the same - Google Patents
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Abstract
본 발명은 트렌치형 게이트를 형성하여 전류의 수직 전도를 가능하게 하여, 온 저항을 감소시킴과 더불어 대전류 구동을 할 수 있는 고전압 반도체 소자 및 그의 제조방법에 관한 것이다.The present invention relates to a high-voltage semiconductor device capable of forming a trench-type gate so as to enable vertical conduction of current, thereby reducing on-resistance and driving a large current, and a method of manufacturing the same.
본 발명에 따른 고전압 반도체 소자는 제 1 전도형 반도체 기판 내에 형성된 제 2 전도형 고농도 매몰층과, 매몰층을 포함하는 반도체 기판 상에 형성된 제 1 전도형 에피택셜층과, 에피택셜층 상에 형성되고 매몰층의 양측과 전기적으로 각각 접합된 제 2 전도형 고농도 제1및 제2드레인 영역과, 제1및 제2드레인 영역으로 둘러 싸인 매몰층 상에 형성되어 확장된 드레인 영역으로 작용하는 제 2 전도형 웰영역과, 웰영역 상에 형성된 제1전도형 채널영역과 매몰층 상의 소정 부분에서 제1및 제2드레인 영역과 웰 영역 및 채널영역과 접하도록 매립되어 형성된 트렌치형 제1및 제2게이트 전극과, 제1및 제2게이트 전극의 매립된 부분을 둘러싸도록 형성된 게이트 산화막과, 채널영역 표면에 형성되고 게이트 산화막과 접하는 제2전도형 고농도 제1및 제2소오스 영역과, 제1 및 제2드레인 영역과 콘택하는 제1및 제2드레인 전극과, 제1및 제2소오스 영역 및 채널 영역의 소정 부분과 콘택하는 소오스 전극을 포함하는 것을 특징으로 한다.A high-voltage semiconductor device according to the present invention includes a first conductivity type high-concentration buried layer formed in a first conductivity type semiconductor substrate, a first conduction type epitaxial layer formed on a semiconductor substrate including a buried layer, and a second conduction type epitaxial layer formed on the epitaxial layer And a second conductive type high concentration first and second drain regions electrically connected to both sides of the buried layer, and a second conductive type high concentration first and second drain regions formed on the buried layer surrounded by the first and second drain regions, Type well region, a first conductive channel region formed on the well region, and trench-type first and second trench-type well regions buried in contact with the first and second drain regions, the well region, and the channel region at a predetermined portion on the buried layer, A gate oxide film formed so as to surround buried portions of the first and second gate electrodes; a second conductive type high-concentration first and second source regions formed on the channel region surface and in contact with the gate oxide film; It characterized in that it includes a station, the first and second drain regions and contacts the first and second drain electrode, and a first and a source electrode to a predetermined portion of a contact of the second source region and the channel region.
Description
본 발명은 고전압 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 LDMOS(Lateral Double-Diffused MOS)의 트렌치형 게이트 형성에 따른 전류의 수직 전도를 통하여 대전류 구동을 할 수 있는 고전압 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-voltage semiconductor device and a method of manufacturing the same, and more particularly, to a high-voltage device capable of high current driving through vertical conduction of a current due to the formation of a trench gate of an LDMOS (Lateral Double-Diffused MOS) will be.
일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.In general, when an external system using a high voltage is controlled by an integrated circuit, an integrated circuit requires a device for high voltage control therein, and such a device requires a structure having a high breakdown voltage .
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 상기 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 상기 고전압보다 커야 한다.That is, in a drain or a source of a transistor to which a high voltage is integrated, a punch through voltage between a drain and a source and a semiconductor substrate and a breakdown voltage between the drain and the source and a well or a substrate are higher than the high voltage It should be big.
일반적으로 고전압용 반도체 소자로서 PN 다이오드를 내장한 DMOS가 사용되고 있는데, 이는 드레인 영역을 이중의 불순물 확산 영역으로 형성하여 트랜지스터의 펀치 쓰루 전압과 브레이크 다운 전압을 높이고, 소오스 및 드레인 영역 사이에 PN 다이오드를 형성하여 트랜지스터의 오프시 과다 전압에 의해 소자가 파괴되는 현상을 방지할 수 있게 된다.In general, a DMOS having a PN diode is used as a high-voltage semiconductor device. This is because a drain region is formed as a double impurity diffusion region to increase a punch-through voltage and a breakdown voltage of a transistor, and a PN diode And it is possible to prevent the device from being broken due to an excessive voltage when the transistor is turned off.
도1은 상기한 DMOS를 횡방향 형태로 만든 LDMOS의 구조를 나타낸 단면도로서, p형 반도체 기판(1) 상에 형성된 n형 에피택셜층(2)과, 소자간 분리를 위하여 에피택셜층(2)의 소정 부분에 형성된 p+ 격리 확산영역(3)과, 격리 확산영역(3) 사이의 에피택셜층(2) 중앙 상부에 형성된 게이트 산화막(7) 및 게이트 전극(8)과, 게이트 전극(8)을 중심으로 격리 확산영역(3) 사이의 에피택셜층(2)에 형성된 n+ 소오스 및 드레인 영역(5a, 5b)과, 드레인 영역(5a) 하부에 형성된 p형 채널영역(4)과, 소오스 및 드레인 영역(5a, 5b) 상부에 형성된 소오스 및 드레인 전극(9a, 9b)과, 에피택셜층(2) 및 각각의 전극 사이의 절연을 위하여 에피택셜층(2) 및 격리 산화막(3) 상부에 형성된 절연막(6)으로 구성되어 있다.FIG. 1 is a cross-sectional view showing the structure of an LDMOS in which the above-mentioned DMOS is formed in a transverse direction, and includes an n-type epitaxial layer 2 formed on a p-type semiconductor substrate 1 and an epitaxial layer 2 A gate oxide film 7 and a gate electrode 8 formed on the center of the epitaxial layer 2 between the isolation diffusion region 3 and the gate electrode 8 N + source and drain regions 5a and 5b formed in the epitaxial layer 2 between the isolation diffusion region 3 and the p-type channel region 4 formed under the drain region 5a, The source and drain electrodes 9a and 9b formed on the source and drain regions 5a and 5b and the epitaxial layer 2 and the upper portion of the isolation oxide film 3 for insulation between the respective electrodes, And an insulating film 6 formed on the substrate 1.
그러나, 상기한 종래의 LDMOS는 도1에 도시된 바와 같이, 전류 전도가 웨이퍼 표면으로 이루어지기 때문에, 표면에 다수 존재하는 표면 전하 밀도 및 결정 결함 등에 의하여 전류 전도가 낮아질 뿐만 아니라, LDMOS의 온(ON) 저항이 증가되어 소자의 특성이 저하되는 문제가 발생하게 된다.However, as shown in FIG. 1, since the current conduction is performed on the wafer surface, the conventional LDMOS not only lowers the current conduction due to a large number of surface charge densities and crystal defects present on the surface, ON) resistance is increased and the characteristics of the device are deteriorated.
또한, 에피택셜층 형성에 따른 성장 공정과 격리 확산 영역의 형성에 따른 확산 공정으로 공정이 복잡해짐과 더불어, 칩 면적이 커지는 단점이 있게 된다.In addition, the process becomes complicated due to the growth process due to the formation of the epitaxial layer and the diffusion process due to the formation of the isolation diffusion region, and the chip area becomes large.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 트렌치형 게이트를 형성하여 전류의 수직 전도를 가능하게하여, 온 저항을 감소시킴과 더불어 대전류 구동을 할 수 있는 고전압 소자 및 그의 제조방법을 제공함에 그 목적이 있다.Accordingly, it is an object of the present invention to provide a high voltage device capable of forming a trench gate and allowing current to flow vertically, thereby reducing on-resistance and driving a large current, and a method of manufacturing the same. The purpose is to provide.
도1은 종래의 고전압 반도체 소자의 구조를 나타낸 단면도.1 is a sectional view showing the structure of a conventional high-voltage semiconductor device.
도2a 내지 도2h는 본 발명의 실시예에 따른 고전압 반도체 소자의 제조방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도.FIGS. 2A to 2H are cross-sectional views sequentially illustrating a method of manufacturing a high-voltage semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
11 : p형 반도체 기판 12 : n+매몰층11: p-type semiconductor substrate 12: n + buried layer
13 : p형 에피택셜층 14a, 14b : n+제 1 및 제 2 딥 드레인 영역13: p-type epitaxial layer 14a, 14b: n + first and second deep drain regions
15 : n 웰 16 : p 형 채널영역15: n-well 16: p-type channel region
17a-1, 17a-2, : n+제 1 및 제 2 소오스 영역17a-1, 17a-2,: n + first and second source regions
17b-1, 17b-2 : n+ 제 1 및 제 2 드레인 영역17b-1, 17b-2: n + first and second drain regions
18 : p+ 확산 영역 20 : 게이트 산화막18: p + diffusion region 20: gate oxide film
21a, 21b : 제 1 및 제 2 게이트 전극 22 : 절연막21a, 21b: first and second gate electrodes 22: insulating film
23a-1, 23a-2 : 드레인 전극 23b : 소오스 전극23a-1, 23a-2: drain electrode 23b: source electrode
상기 목적을 달성하기 위한 본 발명에 따른 고전압 반도체 소자는 제 1 전도형 반도체 기판 내에 형성된 제 2 전도형 고농도 매몰층과, 매몰층을 포함하는 반도체 기판 상에 형성된 제 1 전도형 에피택셜층과, 에피택셜층 상에 형성되고 매몰층의 양측과 전기적으로 각각 접합된 제 2 전도형 고농도 제1 및 제2드레인 영역과, 제1 및 제2드레인 영역으로 둘러 싸인 매몰층 상에 형성되어 확장된 드레인 영역으로 작용하는 제 2 전도형 웰영역과, 웰영역 상에 형성된 제 1 전도형 채널영역과 매몰층 상의 소정 부분에서 제 1 및 제 2 드레인 영역과 웰영역 및 채널영역과 접하도록 매립되어 형성된 트렌치형 제 1 및 제 2 게이트 전극과, 제1 및 제2게이트 전극의 매립된 부분을 둘러싸도록 형성된 게이트 산화막과, 채널영역 표면에 형성되고 게이트 산화막와 접하는 제2전도형 고농도 제1 및 제2소오스 영역과 제1 및 제2드레인 영역과 콘택하는 제1 및 제2드레인 전극과, 제1 및 제2소오스 영역 및 채널 영역의 소정 부분과 콘택하는 소오스 전극을 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a high-voltage semiconductor device including a first conductive type high-density buried layer formed in a first conductive type semiconductor substrate, a first conductive type epitaxial layer formed on a semiconductor substrate including a buried layer, A second conductive type high concentration first and second drain regions formed on the epitaxial layer and electrically connected to both sides of the buried layer, and a second drain region formed on the buried layer surrounded by the first and second drain regions, A first conductive type well region formed on the well region and a first conductive type channel region formed on the buried layer, the trench being buried in contact with the first and second drain regions, the well region, and the channel region at a predetermined portion of the buried layer, A gate oxide film formed so as to surround buried portions of the first and second gate electrodes, a gate oxide film formed on the surface of the channel region, First and second drain electrodes which are in contact with the first and second high concentration first and second source regions and the first and second drain regions of the second conductivity type and source and drain electrodes which are in contact with predetermined portions of the first and second source and channel regions, And a control unit.
또한, 본 발명에 따른 고전압 반도체 소자의 제조방법은 제1전도형 반도체 기판 내에 제2전도형 고농도 매몰층을 형성하는 단계; 제2전도형 고농도 매몰층을 포함하는 반도체 기판 상에 제1전도형 에피택셜층을 형성하는 단계; 에피택셜층으로 제2전도형 고농도 불순물을 주입하여 매몰층과 전기적으로 접합되는 제2전도형 고농도 제1및 제2드레인 영역을 형성하는 단계; 제1 및 제2드레인 영역으로 둘러싸인 에피택셜층으로 제2전도형 불순물을 주입하여 제2전도형 웰 영역을 형성하는 단계; 웰영역으로 제1전도형 불순물을 주입하여 제1전도형 채널 영역을 형성하는 단계; 채널 영역 표면의 소정 부분에 제1 및 제2드레인 영역과 접합하는 제2전도형 고농도 제1 및 제2소오스 영역을 형성하는 단계; 제1 및 제2드레인 영역과 제1 및 제2소오스 영역을 분리시키면서 매몰층이 소정 부분 노출되도록 제1 및 제2소오스 영역에서 채널 영역 및 웰 영역을 식각하여 제1 및 제2트렌치 영역을 형성하는 단계; 제1 및 제2트렌치 영역에 게이트 절연막을 형성하는 단계; 게이트 절연막이 형성된 제1 및 제2트렌치 영역에 매립하는 제1및 제2게이트 전극을 형성하는 단계; 반도체 기판 전면에 절연막을 형성하는 단계; 제1및 제2드레인 영역 및 제1및 제2소오스 영역을 포함하는 채널 영역이 노출되도록 절연막을 식각하여 콘택홀을 형성하는 단계; 및, 콘택홀을 통하여 제1 및 제2드레인 영역 및 상기 제1 및 제2소오스 영역을 포함하는 채널 영역과 콘택하는 제1 및 제2드레인 전극 및 소오스 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a high-voltage semiconductor device, including: forming a second conductive type high-concentration buried layer in a first conductive type semiconductor substrate; Forming a first conduction type epitaxial layer on a semiconductor substrate including a second conductivity type high concentration buried layer; Implanting a second conductivity type high-concentration impurity into the epitaxial layer to form first and second high concentration first and second drain regions electrically connected to the buried layer; Implanting a second conductivity type impurity into the epitaxial layer surrounded by the first and second drain regions to form a second conductivity type well region; Implanting a first conductivity type impurity into the well region to form a first conductivity type channel region; Forming a second conductive type high-concentration first and second source regions joining the first and second drain regions to a predetermined portion of the surface of the channel region; The first and second trench regions are formed by etching the channel region and the well region in the first and second source regions so that the buried layer is partially exposed while isolating the first and second drain regions from the first and second source regions, ; Forming a gate insulating film in the first and second trench regions; Forming first and second gate electrodes to be buried in first and second trench regions where a gate insulating film is formed; Forming an insulating film on the entire surface of the semiconductor substrate; Etching the insulating film to expose the first and second drain regions and the channel region including the first and second source regions to form a contact hole; And forming first and second drain electrodes and a source electrode that are in contact with the first and second drain regions and the channel region including the first and second source regions through the contact holes, do.
상기 구성으로 된 본 발명에 의하면, 전자의 전도가 제1 및 제2소오스 영역에서 채널영역을 통과하여 웰영역 및 매몰층을 거쳐 제1 및 제2드레인 영역으로 이동하게 된다.According to the present invention having the above-described structure, conduction of electrons passes through the channel region in the first and second source regions and moves to the first and second drain regions through the well region and the buried layer.
그리고, 매몰층을 구현하여 온 저항을 크게 감소시킬 수 있게 되고, 드레인 영역 및 매몰층이 제2전도형 불순물의 확산을 통하여 전기적으로 연결됨에 따라 자체적인 소자간 분리(self-isolation)를 가능하게 할 뿐만 아니라, 트렌치형 게이트 전극의 형성으로 전류 전도가 수직으로 이루어지게 됨으로써 대전류 구동을 가능하게 한다.In addition, the buried layer can be implemented to greatly reduce the on-resistance, and self-isolation can be achieved as the drain region and the buried layer are electrically connected through the diffusion of the second conductivity type impurity In addition, the formation of the trench type gate electrode allows the current conduction to be made vertically, thereby enabling high current driving.
[실시예][Example]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
도2h는 본 발명의 실시예에 따른 LDMOS의 구조를 나타낸 단면도로서, p형 반도체 기판(11) 상에 형성된 n+매몰층(12)과, p형 에피택셜층(13)과, 매몰층(12)의 양측과 각각 접합된 n+제1 및 제2딥 드레인 영역(14a, 14b)과, 에피택셜층(13)의 소정 부분에 형성되고 제1 및 제2딥 드레인 영역(14a, 14b)과 각각 접합된 여분의 제1 및 제2드레인 영역(17b-1, 17b-2)과, 제1 및 제2딥 드레인 영역(14a, 14b)으로 둘러싸인 매몰층(12) 상에 형성된 n웰(15)과, n웰(15) 상에 형성된 p형 채널영역(16)과, 매몰층(12) 상의 소정 부분에서 제1 및 제2딥 드레인 영역(14a, 14b)과 n웰(15) 및 채널영역(16)과 접하도록 매립되어 형성된 트렌치형 제1 및 제2게이트 전극(21a, 21b)과, 트렌치형 제1 및 제2게이트 전극(21a, 21b)의 매립된 부분을 둘러싸도록 형성된 게이트 산화막(20)과, 채널영역(16) 표면에 형성되고 게이트 산화막(20)과 접하는 n+제1 및 제2소오스 영역(17a-1, 17a-2)와, 제1 및 제2소오스 영역(17a-1, 17a-2)과 접하도록 채널 영역(16) 표면에 형성된 p+확산영역(18)과, 제1 및 제2딥 드레인 영역(14a, 14b)과 각각 콘택하는 제1 및 제2드레인 전극(23a-1, 23a-2)과, 제1 및 제2소오스 영역(17a-1, 17a-2) 및 확산영역(18)과 콘택하는 소오스 전극(23b)과, 소오스 및 드레인 전극(23b, 23a-1, 23a-2)과 제1 및 제2게이트 전극(21a, 21b) 사이의 절연을 위한 절연막(22)으로 구성되어 있다.2H is a cross-sectional view showing the structure of an LDMOS according to an embodiment of the present invention. The n + buried layer 12, the p-type epitaxial layer 13, and the buried layer 12) on both sides and each junction of the n + first and second deep-drain regions (14a, 14b) and is formed in a predetermined portion of the epitaxial layer 13, the first and second deep-drain regions (14a, 14b) The first and second drain regions 17b-1 and 17b-2 formed on the buried layer 12 surrounded by the first and second deep drain regions 14a and 14b, 15 and the first and second deep drain regions 14a and 14b and the n well 15 at a predetermined portion on the buried layer 12. The p-type channel region 16 is formed on the n- Trench type first and second gate electrodes 21a and 21b buried in contact with the channel region 16 and gates formed to surround the buried portions of the trench type first and second gate electrodes 21a and 21b An oxide film 20 formed on the surface of the channel region 16, The n + first and second source regions 17a-1 and 17a-2 that are in contact with the first oxide film 20 and the first and second source regions 17a-1 and 17a-2, ) p + diffusion region (18, formed on the surface) and the first and second deep-drain regions (14a, 14b) and first and second drain electrodes (23a-1, 23a-2 ) and the first to contact each The source and drain electrodes 23b and 23a-1 and 23a-2 and the first and second source and drain regions 17a-1 and 17a-2 and the diffusion region 18, And an insulating film 22 for insulation between the two gate electrodes 21a and 21b.
즉, 상기한 구성으로 된 LDMOS에서는 도2h에 도시된 바와 같이, 트렌치형 제1 및 제2게이트 전극(21a, 21b)에 의해 전류전도가 제1 및 제2소오스 영역(17a-1, 17a-2)으로부터 채널영역(16)을 통하여 제1 및 제2딥드레인 영역(14a, 14b)으로 각각 수직으로 이루어지므로 대전류 구동이 가능하게 된다.That is, in the LDMOS having the above-described configuration, current conduction is generated between the first and second source regions 17a-1 and 17a-1 by the trench-type first and second gate electrodes 21a and 21b, 2 to the first and second deep drain regions 14a and 14b through the channel region 16, respectively, so that high current driving becomes possible.
이어서, 상기한 구성으로 된 LDMOS 트랜지스터의 제조방법을 살펴본다.Next, a method of manufacturing the LDMOS transistor having the above-described structure will be described.
도2a 내지 도2h는 본 발명의 실시예에 따른 LDMOS의 제조방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도이다.2A to 2H are sectional views sequentially illustrating a method of manufacturing an LDMOS according to an embodiment of the present invention.
먼저, 도2a에 도시된 바와 같이, p형의 반도체 기판(11) 상의 소정 부분에 통상의 매몰층 형성 공정으로 n+ 매몰층(12)을 형성하고, 매몰층(12)이 형성된 반도체 기판(11) 상에 에피택셜 확산 공정으로 p형 에피택셜층(13)을 성장 시킨다.First, as shown in FIG. 2A, an n + buried layer 12 is formed on a predetermined portion of a p-type semiconductor substrate 11 by a conventional buried layer forming process, and a semiconductor substrate 11 The p-type epitaxial layer 13 is grown by an epitaxial diffusion process.
도2b에 도시된 바와 같이, p형 에피택셜층(13) 상에 포토리소그라피로 매몰층(12) 양측의 에피택셜층(13)을 노출시키도록 감광막 패턴(도시되지 않음)을 형성한다. 노출된 에피택셜층(13)으로 n+불순물을 이온 주입하여 매몰층(12)과 전기적으로 접합되는 n+ 제1 및 제2딥 드레인 영역(14a, 14b)을 형성하고, 상기 감광막 패턴을 제거한다.A photoresist pattern (not shown) is formed on the p-type epitaxial layer 13 to expose the epitaxial layers 13 on both sides of the buried layer 12 by photolithography, as shown in Fig. 2B. The n + impurity is ion-implanted into the exposed epitaxial layer 13 to form n + first and second deep drain regions 14a and 14b electrically connected to the buried layer 12, and the photoresist pattern is removed.
즉, 상기 매몰층(12)은 제1 및 제2딥 드레인 영역(14a, 14b)과 연결되어 LDMOS의 온 저항을 감소시킬 뿐만 아니라, 딥 드레인 영역(14a, 14b)에 (+) 전압이 인가될 때, n+의 드레인 영역과 p형 기판 사이의 역방향 바이어스에 의하여 기판과 다른 소자와의 격리를 가능케 한다.That is, the buried layer 12 is connected to the first and second deep drain regions 14a and 14b to reduce the on-resistance of the LDMOS, and the (+) voltage is applied to the deep drain regions 14a and 14b The reverse bias between the drain region of n + and the p-type substrate makes it possible to isolate the substrate from other elements.
도2c에 도시된 바와 같이, 제1 및 제2딥 드레인 영역(14)으로 둘러싸인 에피택셜층(13)으로 n형 불순물을 이온 주입하여 n웰(15)을 형성한다. 이때, n웰(15) 영역은 확장된 드레인 영역으로 작용하여 드레인 항복전압을 증가시키게 된다.2C, an n-type impurity is ion-implanted into the epitaxial layer 13 surrounded by the first and second deep drain regions 14 to form an n-well 15. [ At this time, the n-well 15 region acts as an extended drain region to increase the drain breakdown voltage.
도2d에 도시된 바와 같이, n 웰(15) 영역으로 p형 불순물을 이온 주입하여 n 웰(15)의 소정 부분에 p형 채널 영역(16)을 형성한다.The p-type impurity is ion-implanted into the n-well region 15 to form the p-type channel region 16 in a predetermined portion of the n-well 15, as shown in FIG. 2D.
도2e에 도시된 바와 같이, 포토리소그라피로 채널 영역(16)의 소정 부분과 제1 및 제2딥 드레인 영역(14a, 14b)이 노출되도록 채널 영역(16) 상의 중앙에 감광막 패턴(도시되지 않음)을 형성한다. 노출된 채널 영역(16) 및 제1 및 제2딥 드레인 영역(14a, 14b)으로 n+ 불순물을 이온 주입하여 제1 및 제2딥 드레인 영역(14a, 14b)과 전기적으로 접합함과 더불어, 이후 형성될 드레인 전극과 게이트 전극 사이의 최소한의 스페이스를 유지하기 위한 여분의 n+ 제1 및 제2드레인 영역(17b-1, 17b-2)과 n+ 제1 및 제2소오스 영역(17a-1, 17a-2)를 형성한다.2E, a photoresist pattern (not shown) is formed in the center of the channel region 16 so that a predetermined portion of the channel region 16 and the first and second deep drain regions 14a and 14b are exposed by photolithography, ). The n + impurity is ion-implanted into the exposed channel region 16 and the first and second deep drain regions 14a and 14b to electrically connect the first and second deep drain regions 14a and 14b, The first and second drain regions 17b-1 and 17b-2 and the n + first and second source regions 17a-1 and 17a-1 for maintaining a minimum space between the drain electrode and the gate electrode to be formed, -2).
이어서, 공지된 방법으로 상기 감광막 패턴을 제거하고 포토리소그라피로 제1 및 제2소오스 및 제1 및 제2드레인 영역(17a-1, 17a-2, 17b-1, 17b-2) 상부에 감광막 패턴(도시되지 않음)을 형성한다. 노출된 채널 영역(16)으로 p+ 불순물을 이온 주입하여 제1 및 제2소오스 영역(17a-1, 17a-2)과 양측으로 접합하는 p+확산영역(18)을 형성하고, 상기 감광막 패턴을 공지된 방법으로 제거한다. 이때, p+확산영역(18)은 이후 제1 및 제2소오스 영역(17a-1, 17a-2)과 공통으로 급속배선이 형성되어 채널영역(16)의 픽업(pickup)으로 작용하게 된다.Subsequently, the photoresist pattern is removed by a known method, and photolithography is performed to form a photoresist pattern on the first and second source and first and second drain regions 17a-1, 17a-2, 17b-1 and 17b- (Not shown). The p + diffusion region 18 is formed by ion implantation of the p + impurity into the exposed channel region 16 to join the first and second source regions 17a-1 and 17a-2 to both sides, And is removed by a known method. At this time, the p + diffusion region 18 is formed with a rapid interconnection in common with the first and second source regions 17a-1 and 17a-2 to serve as a pickup of the channel region 16. [
도2f에 도시된 바와 같이, 포토리소그라피로 제1 및 제2딥 드레인 영역(14a, 14b)과 접하고 있는 채널 영역(16)에 형성된 제1 및 제2소오스 영역(17a-1, 17a-2)의 소정 부분이 노출되도록 감광막 패턴(도시되지 않음)을 형성하고, 노출된 제1 및 제2소오스 영역(17a-1, 17a-2)부터 n 웰(15) 영역까지 매몰층(12)이 노출되도록 식각하여 제1 및 제2트렌치(19a, 19b)를 형성한다.As shown in FIG. 2F, the first and second source regions 17a-1 and 17a-2 formed in the channel region 16, which are in contact with the first and second deep drain regions 14a and 14b by photolithography, And the buried layer 12 is exposed from the exposed first and second source regions 17a-1 and 17a-2 to the n-well region 15. The photoresist pattern (not shown) So that the first and second trenches 19a and 19b are formed.
도2g에 도시된 바와 같이, 공지된 방법으로 상기 감광막 패턴을 제거하고 결과물 상부에 산화막을 증착하고, 상기 산화막이 형성된 트렌치 영역에 게이트용 폴리실리콘막을 매립한다. 포토리소그라피 및 식각 공정으로 상기 산화막 및 폴리실리콘막을 패터닝하여 게이트 산화막(20) 및 트렌치형 제1 및 제2게이트 전극(21a, 21b)을 형성한다.As shown in FIG. 2G, the photoresist pattern is removed by a known method, an oxide film is deposited on the resultant product, and a gate polysilicon film is buried in the trench region where the oxide film is formed. The oxide film and the polysilicon film are patterned by photolithography and etching processes to form the gate oxide film 20 and the trench-type first and second gate electrodes 21a and 21b.
도2h에 도시된 바와 같이, 전체 구조물 상부에 TEOS 산화막 및 BPSG 막으로 적층된 절연막(22)을 형성하고, 포토리소그라피 및 식각 공정으로 드레인 영역(14a, 14b, 17b-1, 17b-2) 및 소오스 영역(17a-1, 17a-2)의 소정 부분과, p+ 확산영역(18)을 노출시켜 콘택홀(도시되지 않음)을 형성한다.2H, an insulating film 22 is formed by stacking a TEOS oxide film and a BPSG film on the entire structure, and the drain regions 14a, 14b, 17b-1, and 17b-2 are formed by photolithography and etching, A predetermined portion of the source regions 17a-1 and 17a-2 and the p + diffusion region 18 are exposed to form contact holes (not shown).
이어서, 상기 콘택홀을 통하여 기판과 전기적으로 접촉하도록 금속층을 증착하고, 포토리소그라피 및 식각공정으로 상기 금속층을 패터닝하여 제1 및 제2드레인 및 소오스 전극(23a-1, 23a-2, 23b)을 형성함으로써 고전압 LDMOS 트랜지스터를 완성하게 된다.Subsequently, a metal layer is deposited to be in electrical contact with the substrate through the contact hole, and the first and second drain and source electrodes 23a-1 and 23a-2 and 23b are patterned by photolithography and etching processes, Thereby completing a high-voltage LDMOS transistor.
즉, 상기한 LDMOS 트랜지스터는 도 2H에 도시된 바와 같이, 전자의 전도가 제1 및 제2소오스 영역(17a-1, 17a-2)에서 채널영역(16)을 통과하여 n웰(15) 영역 및 드레인 매몰층(12)을 거쳐 제1 및 제2딥 드레인 영역(14a, 14b)으로 이동하게 된다.That is, as shown in FIG. 2H, the above-described LDMOS transistor has a structure in which the conduction of electrons passes through the channel region 16 in the first and second source regions 17a-1 and 17a-2, And the drain buried layer 12 to the first and second deep drain regions 14a and 14b.
상기 실시예에 의하면, 매몰층을 구현하여 LDMOS의 온 저항을 크게 감소시킬 수 있게 되고, 딥 드레인 영역 및 매몰층이 n+ 이온의 확산을 통하여 전기적으로 연결됨에 따라 자체적인 소자간 분리(self-isolation)를 가능하게 할 뿐만 아니라, 트렌치형 게이트 전극의 형성으로 전류 전도가 수직으로 이루어지게 됨으로써 대전류 구동을 가능하게 한다.According to the embodiment, the on-resistance of the LDMOS can be greatly reduced by implementing the buried layer. Since the deep drain region and the buried layer are electrically connected through diffusion of n + ions, self-isolation ), As well as the formation of the trench type gate electrode allows the current conduction to be made vertically, thereby enabling high current driving.
또한, 소오스 및 여분의 드레인 영역을 동시에 형성한 후 게이트 전극을 형성함에 따라, 공정 단계를 줄일 수 있게 됨과 더불어, 공정 중 발생하는 정렬 불량에 대한 마진(margin)을 크게 할 수 있게 됨으로써 소자의 제조 수율을 향상시킬 수 있게 된다.Further, since the gate electrode is formed after the source and the extra drain region are formed at the same time, the process steps can be reduced and the margin against the misalignment occurring during the process can be increased, The yield can be improved.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the technical gist of the present invention.
이상 설명한 바와 같이 본 발명에 의하면, 전류의 수직 전도를 통하여 대전류 구동을 할 수 있는 고전압 소자 및 그의 제조방법을 실현할 수 있게 된다.As described above, according to the present invention, it is possible to realize a high-voltage device capable of driving with a large current through the vertical conduction of current and a manufacturing method thereof.
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| KR1019960049836A KR100230741B1 (en) | 1996-10-29 | 1996-10-29 | High voltage semiconductor device and method of manufacturing the same |
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1996
- 1996-10-29 KR KR1019960049836A patent/KR100230741B1/en active IP Right Grant
Patent Citations (1)
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|---|---|---|---|---|
| JPS63173371A (en) * | 1987-01-13 | 1988-07-16 | Fujitsu Ltd | Insulated gate field-effect transistor high in breakdown voltage |
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| KR19980030442A (en) | 1998-07-25 |
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