JP3895088B2 - Information reproduction apparatus, reproduction information synchronization detection circuit, reproduction information synchronization detection method, communication information synchronization detection circuit, and communication information synchronization detection method - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、光ディスクからの情報を再生する光ディスクドライブ，磁気ディスクからの情報を再生するハードディスクドライブ等の情報再生装置と、光ディスク等の情報記録媒体からの再生情報の同期検出回路と、光ディスク等の情報記録媒体からの再生情報の同期検出方法と、通信システムにおける通信情報の同期検出回路と通信情報の同期検出方法とに関する。
【０００２】
【従来の技術】
光ディスクドライブなどの情報記録再生装置で使用される光ディスク等の情報記録媒体には、記録情報中に所定クロック数（所定間隔，所定長）で同期信号が挿入されて記録されている（例えば、特開平８−１１１０７５号公報参照）。
【０００３】
また、コンパクトディスク−レコーダブル（ＣＤ−Ｒ）ディスク，コンパクトディスク−リライタブル（ＣＤ−ＲＷ）ディスクでは、ＡＴＩＰ（Ａｂｓｏｌｕｔｅ Ｔｉｍｅ Ｉｎ Ｐｒｅｇｒｏｏｖｅ）の記録フォーマットにより、プリグルーブ中に時間情報として同期信号が記録されている（例えば、特開平１０−２８３６５８号公報参照）。
【０００４】
上記のように同期信号が挿入して記録された情報を再生する場合、同期信号を検出し、再生タイミングを制御するための同期検出回路（例えば、特開平５−２８６４２号公報，特開平５−２４２６１１号公報，特開平６−１３１６６７号公報参照）が用いられる。
【０００５】
この同期検出回路は、一般に同期保護機能や同期挿入機能を持つ。
同期保護機能は、一旦同期が確立した後は、同期信号の出現予測位置近傍のみのウインドウ内のみで同期信号を検出し、同期信号以外のデータ中のパターンを同期信号と判断してしまうことによる誤った同期状態となることを防ぐ機能である。
【０００６】
また、同期挿入機能は、同期信号が光ディスク上の欠陥などによって同期信号の出現予測位置（同期信号検出予測位置）近傍で検出できない場合でも、一旦同期が確立した後は所定回数内であれば、同期信号が出現予測位置で検出されたものとして擬似的な同期検出信号のパルスを出す機能である。
【０００７】
上記挿入機能についてさらに説明する。
図１５は、光ディスクの記録フォーマット例を示す説明図である。
光ディスク上には、図１５の（ａ）に示すように、情報（データ）“ＤＡＴＡ”が所定クロック数（所定長）の複数個のフレームに分割されて記録されており、各フレームの先頭に同期信号“ＳＹＮＣ”が挿入される。
この同期信号のパターンは各種あるが、図１５の（ｂ）に示すように、以下の説明では、一例として「００１１００」という６ビットのパターンを用いる。
【０００８】
図１６は、図１５に示した同期信号部分の読み出し誤りが生じた場合に検出されるパターンの一例を示す説明図である。
光ディスクの場合、情報（記録データ）の読み出し時には、光ディスク上の欠陥などによってある程度のデータの誤りが生じる。
一般に光ディスクの場合、この誤り率は１０−６乃至１０−４ビットであるとされている。
【０００９】
図１６の（ａ）に示すように、６ビットの同期信号「００１１００」のうちの先頭から４ビット目の「１」に読み出しの誤りが生じて「０」になった場合、図１６の（ｂ）に示すように、同期信号が存在する位置で検出されるパターンは「００１０００」になる。
【００１０】
このような場合、同期信号の出現予測位置の近傍では、同期信号に相当するパターンが検出されないので、上述の同期挿入機能により、同期信号が出現予測位置で検出されたものとして擬似的な同期検出信号が出力される。
【００１１】
図１７は、図１５に示した同期信号部分の読み出し誤りが生じた場合に検出されるパターンの他の例を示す説明図である。
この場合、図１７の（ａ）に示すように、６ビットの同期信号「００１１００」のうちの先頭から２ビット目の「０」に読み出しの誤りが生じて「１」に、さらに先頭から４ビット目の「１」に読み出しの誤りが生じて「０」にそれぞれなっており、図１７の（ｂ）に示すように、同期信号が存在する位置で検出されるパターンは「０１１０００」になる。
【００１２】
このような場合、同期信号の出現予測位置そのものでは、同期信号に相当するパターンが検出されないが、同期信号の直前のデータが「０」であった場合、同期信号の出現予測位置からマイナス１ビットの位置で、ちょうど同期信号と同じ「００１１００」というパターンが検出される。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来の同期検出回路の挿入機能では、実際には同期ずれは生じていないにも関わらず、同期信号の存在する位置からマイナス１ビットの位置で同期検出信号を出力してしまうので、同期信号部分に上記のような誤りが生じたフレームでは、情報の読み出しタイミングが１ビットずれてしまって全ての情報を読み誤ってしまうという問題があった。
【００１４】
この発明は上記の課題を解決するためになされたものであり、情報のフレーム中の同期信号部分の読み出し誤りが生じても、誤った同期状態にならないようにすることを目的とする。
【００１５】
【課題を解決するための手段】
この発明は上記の目的を達成するため、情報記録領域が所定クロック数の複数個のフレームに分割されており、その各フレームに同期信号が記録された情報記録再生対象の情報記録媒体から上記所定クロック数に同期させて上記各フレームの同期信号を読み出し、その同期信号及び上記所定クロック数に同期させた同期検出信号を発生して上記情報記録媒体から情報を再生する情報再生装置において、上記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントするビット位置カウント手段と、その手段によってカウントされたカウント値に基づいて上記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生するウインドウ信号発生手段と、その手段によって発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントする複数個の連続検出回数カウント手段と、上記各連続検出回数カウント手段によってカウントされた連続検出回数をそれぞれ所定値と比較する複数個の比較手段を設け、上記各比較手段による比較結果に基づいて連続検出回数が所定値に達したとき、上記ビット位置カウント手段のカウント値を修正するようにし、上記各比較手段に上記同期信号検出予測位置からの隔たりに応じて異なる所定値を設定する手段を設けたものである。
【００１７】
また、情報記録領域が所定クロック数の複数個のフレームに分割されており、その各フレームに同期信号が記録された情報記録再生対象の情報記録媒体から上記所定クロック数に同期させて上記各フレームの同期信号を読み出し、その同期信号及び上記所定クロック数に同期させた同期検出信号を発生する再生情報の同期検出回路において、上記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントするビット位置カウント手段と、その手段によってカウントされたカウント値に基づいて上記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生するウインドウ信号発生手段と、その手段によって発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントする複数個の連続検出回数カウント手段と、上記各連続検出回数カウント手段によってカウントされた連続検出回数をそれぞれ所定値と比較する複数個の比較手段と、上記各比較手段による比較結果に基づいて連続検出回数が所定値に達したとき、上記ビット位置カウント手段のカウント値を修正するようにし、上記各比較手段に上記同期信号検出予測位置からの隔たりに応じて異なる所定値を設定する手段を設けたものも提供する。
【００１９】
また、情報記録領域が所定クロック数の複数個のフレームに分割されており、その各フレームに同期信号が記録された情報記録再生対象の情報記録媒体から上記所定クロック数に同期させて上記各フレームの同期信号を読み出し、その同期信号及び上記所定クロック数に同期させた同期検出信号を発生する再生情報の同期検出方法において、上記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントし、そのカウントされたカウント値に基づいて上記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生し、その発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントし、そのカウントされた各連続検出回数をそれぞれ所定値と比較し、その各比較結果に基づいて連続検出回数が所定値に達したとき、上記カウント値を修正し、上記同期信号検出予測位置からの隔たりに応じて上記各所定値をそれぞれ異なる値にする方法も提供する。
【００２１】
また、情報が所定クロック数の複数個のフレームに分割され、その各フレームに同期信号が含まれており、上記所定クロック数に同期させて上記各フレームの同期信号を読み出し、その同期信号及び上記所定クロック数に同期させた同期検出信号を発生する通信情報の同期検出回路において、上記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントするビット位置カウント手段と、その手段によってカウントされたカウント値に基づいて上記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生するウインドウ信号発生手段と、その手段によって発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントする複数個の連続検出回数カウント手段と、上記各連続検出回数カウント手段によってカウントされた連続検出回数をそれぞれ所定値と比較する複数個の比較手段と、上記各比較手段による比較結果に基づいて連続検出回数が所定値に達したとき、上記ビット位置カウント手段のカウント値を修正するようにし、上記各比較手段に上記同期信号検出予測位置からの隔たりに応じて異なる所定値を設定する手段を設けたものも提供する。
【００２３】
また、情報が所定クロック数の複数個のフレームに分割され、その各フレームに同期信号が含まれており、上記所定クロック数に同期させて上記各フレームの同期信号を読み出し、その同期信号及び上記所定クロック数に同期させた同期検出信号を発生する通信情報の同期検出方法において、上記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントし、そのカウントされたカウント値に基づいて上記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生し、その発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントし、そのカウントされた各連続検出回数をそれぞれ所定値と比較し、その各比較結果に基づいて連続検出回数が所定値に達したとき、上記カウント値を修正し、上記同期信号検出予測位置からの隔たりに応じて上記各所定値をそれぞれ異なる値にする方法も提供する。
【００２５】
【発明の実施の形態】
以下、この発明の実施形態を図面に基づいて具体的に説明する。
図２は、この発明の一実施形態である再生信号処理回路の構成を示すブロック図である。
【００２６】
この再生信号処理回路は、光ディスクドライブなどの情報再生装置や通信回線を用いた情報通信を行う通信装置等に適用されるものであり、周波数帰還形回路（ＰＬＬ回路）１，同期検出回路２，及びデータ処理回路３からなる。
【００２７】
ＰＬＬ回路１は、位相比較器，ローパスフィルタ，誤差増幅器及び電圧制御発振器等からなり、情報記録媒体である光ディスク（図示を省略する）からの再生信号（再生情報）を入力し、その再生信号にビット単位で同期したクロック信号を同期検出回路２及びデータ処理回路３へ出力する。
また、そのクロック信号で再生信号（再生データ）をサンプリングし、その再生信号を第２再生信号（第２再生データ）として同期検出回路２へ出力する。
【００２８】
同期検出回路２は、この発明に係わる手段及び回路の機能を果たし、ＰＬＬ回路１から出力されたクロック信号と第２再生データとを入力し、その入力された第２再生データから同期信号を検出し、それに基づいて再生タイミングを制御するための同期検出信号を出力する。また、第２再生データを遅延させた信号を第３再生信号（第３再生データ）としてデータ処理回路３へ出力する。
【００２９】
データ処理回路３は、同期検出回路２から出力された同期検出信号を起点として、各フレームに記録されたデータである第３再生信号の復調，エラー訂正などの処理を行い、その処理後のデータを出力データとして出力する。
なお、通信情報の同期検出回路の場合、上記第１〜３再生信号はそれぞれ第１〜３通信信号（通信情報）になる。
【００３０】
すなわち、この再生信号処理回路が、情報記録領域が所定クロック数の複数個のフレームに分割されており、その各フレームに同期信号が記録された情報記録再生対象の情報記録媒体から所定クロック数に同期させて各フレームの同期信号を読み出し、その同期信号及び上記所定クロック数に同期させた同期検出信号を発生する再生情報の同期検出回路，その同期検出信号を発生して情報記録媒体から情報を再生する情報再生装置，情報が所定クロック数の複数個のフレームに分割され、その各フレームに同期信号が含まれており、上記所定クロック数に同期させて各フレームの同期信号を読み出し、その同期信号及び上記所定クロック数に同期させた同期検出信号を発生する通信情報の同期検出回路に相当する。
【００３１】
この再生信号処理回路が再生処理を行う光ディスクの記録フォーマットと同期パターンは、図１５に示した記録フォーマットと同期パターンを用いて説明する。
【００３２】
つまり、光ディスク上のデータは所定クロック数（所定長）の複数個のフレームに分割されて記録されており、各フレームの先頭に同期信号（ＳＹＮＣ）が挿入されて記録されている。
そして、同期信号のパターンは「００１１００」という６ビットのパターンを用いる。
【００３３】
次に、図１は、図２に示した同期検出回路の内部構成例を示すブロック図である。
この同期検出回路２のフライホイールカウンタ２０５が、各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントするビット位置カウント手段の機能を果たす。
【００３４】
デコーダ２０６が、上記ビット位置カウント手段によってカウントされたカウント値に基づいて上記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生するウインドウ信号発生手段の機能を果たす。
【００３５】
連続数検出カウンタ２１１，２１２，２１３，２１４が、上記ウインドウ信号発生手段によって発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントする複数個の連続検出回数カウント手段の機能を果たす。
【００３６】
コンパレータ２２１，２２２，２２３，２２４が、上記各連続検出回数カウント手段によってカウントされた連続検出回数をそれぞれ所定値と比較する複数個の比較手段の機能を果たす。
【００３７】
そして、フライホイールカウンタ２０５が、上記各比較手段による比較結果に基づいて連続検出回数が所定値に達したとき、上記ビット位置カウント手段のカウント値を修正する機能を果たす。
【００３８】
次に、この同期検出回路２の各部について説明する。
シフトレジスタ２０３は、６ビットのレジスタであり、第２再生信号（第２再生データ）を入力し、それをパラレル変換して再生データパターンを出力する。
【００３９】
同期パターン検出回路２０４は、シフトレジスタ２０３から出力されたパラレル変換された再生データパタンを入力し、同期信号と同じパターン「００１１００」が検出された場合に、第１同期検出信号を出力する。
【００４０】
同期状態表示回路２０１は、この同期検出回路２の同期状態を表示して示す回路である。この同期状態表示回路２０１がマルチプレクサ（ＭＵＸ）２０２へ出力する同期状態信号は、同期非確立の状態では“ロー（Ｌ）”レベルである。
【００４１】
マルチプレクサ２０２は、同期状態表示回路２０１から入力した同期状態信号がＬレベルである場合には、同期パターン検出回路２０４から入力された第１同期検出信号をフライホイールカウンタ２０５のロード（ＬＯＡＤ：ＬＤ）入力端子に与える。
【００４２】
フライホイールカウンタ２０５は、フレーム長をクロック数で表した値に相当するカウント長を有するカウンタであり、同期確立状態においては、そのカウント値は各フレーム内のビット位置にあたる値を示す。
【００４３】
例えば、フライホイールカウンタ２０５に、カウント値“７”がプリセット入力されているときに、ロード入力端子が“ハイ（Ｈ）”レベルになると、カウント値を“７”に設定する。
【００４４】
デコーダ２０６は、フライホイールカウンタ２０５のカウント値をデコードし、各フレーム内の所定ビット位置を示す複数の信号を出力する。
【００４５】
図３乃至図５は、同期検出回路２における同期非確立状態から同期確立状態に移る場合の動作タイミングを示す図である。
同期非確立状態では、フライホイールカウンタ２０５のカウント値は、まだ各フレーム内のビット位置に対応していない。
同期非確立状態で、最初に同期信号が検出されると（図３を参照）、同期パターン検出回路２０４から第１同期検出信号を出力する。
【００４６】
同期非確立状態では、マルチプレクサ２０２は、第１同期検出信号をフライホイールカウンタ２０５のロード入力端子に与えるので、フライホイールカウンタ２０５は、第１同期検出信号が出力された次のクロックでカウント値“７”をセットする。
そのセット後のフライホイールカウンタ２０５のカウント値は、同じタイミング図に示すフレーム内ビット位置と一致している。
【００４７】
また、同期非確立状態で、最初に同期信号が検出されたとき、同期状態表示回路２０１の出力する同期状態信号は、同期確立状態を示す“Ｈ”レベルに変化する。
このようにして、同期が確立すると、フライホイールカウンタ２０５のカウント値は各フレーム内のビット位置に対応する。
【００４８】
図４は、図３に示した動作タイミングから１フレーム経過した位置の動作タイミングを示す図である。
この例では、図４に示した動作タイミングで検出される同期信号に誤りはないものとする。
【００４９】
同期検出回路２では、デコーダ２０６から同期検出信号が出力され、フライホイールカウンタ２０５のカウント値が“９”になるタイミングで出力する。
また、データ処理回路３に対して出力する第３再生データは、シフトレジスタ２０３のＱＤ端子の出力から得られる。
【００５０】
図４に示すように、シフトレジスタ２０３のＱＤ端子から出力される第３再生データに同期信号の最終ビットが送出されるタイミングと同期検出信号とが一致しているので、データ処理回路３は、同期検出信号が入力された次のクロックタイミングをデータの先頭ビットとしてデータの処理を行う。
【００５１】
図５は、図４に示した動作タイミングからさらに１フレーム経過した位置の動作タイミングを示す図である。
この例では、図５に示した動作タイミングで検出される同期信号には、図１６に示したパターンと同様に１ビットの誤りがあるものとする。
【００５２】
したがって、図５に示した動作タイミングでは、同期パターン検出回路２０４からは第１同期検出信号１は出力されない。
しかし、フライホイールカウンタ２０５は、図３に示した動作タイミングでセットされた後は各フレーム内のビット位置に対応してカウントアップを続けるので、図４に示した動作タイミングと同様にして、カウント値が“９”になるタイミングで同期検出信号を出力する。
【００５３】
また、図４に示した動作タイミングと同様にして、シフトレジスタ２０３のＱＤ端子から出力される第３再生データに同期信号の最終ビットが送出されるタイミングと一致させて同期検出信号を出力する。
このようにして、この同期検出回路２は、通常の同期検出回路と同様の同期挿入機能を実現している。
【００５４】
次に、図１に示した他の回路部分について説明する。
ビットスリップ検出回路２３１，２３２，２３３，２３４は、それぞれ連続数検出カウンタ２１１，２１２，２１３，２１４と、コンパレータ２２１，２２２，２２３，２２４と、ゲート回路とからなっている。
【００５５】
すべてのビットスリップ検出回路２３１，２３２，２３３，２３４には、第１同期検出信号が入力される。
また、各ビットスリップ検出回路２３１，２３２，２３３，２３４には、デコーダ２０６からそれぞれ別々のデコード信号が入力される。
【００５６】
ビットスリップ検出回路２３１は、フライホイールカウンタ２０５からのカウント値が“４”のビット位置で、デコーダ２０６からのデコード信号を入力する。
【００５７】
連続数検出カウンタ２１１は、ゲート回路により、フライホイールカウンタ２０５のカウント値“４”の位置で第１同期検出信号が出力されていれば、カウント値をカウントアップし、第１同期検出信号が出力されていなければクリアする。
【００５８】
フライホイールカウンタ２０５は、カウント値“４”以外の位置ではカウント値を変化させない。
一方、フライホイールカウンタ２０５は、カウント値“４”のビット位置が同期信号パターンの同期信号検出予測位置（出現予測位置）の２ビット手前である。
【００５９】
すなわち、連続数検出カウンタ２１１は、同期パターンの出現予測位置の２ビット手前で、連続したフレームにわたって同期パターンが検出された場合にのみカウント値をカウントアップする。
【００６０】
ビットスリップ検出回路２３２は、フライホイールカウンタ２０５のカウント値が“５”のビット位置で、デコーダ２０６からのデコード信号を入力する。
【００６１】
そして、上述と同様にして、連続数検出カウンタ２１２は、同期パターンの出現予測位置の１ビット手前で、連続したフレームにわたって同期パターンが検出された場合にのみカウント値をカウントアップする。
【００６２】
ビットスリップ検出回路２３３は、フライホイールカウンタ２０５のカウント値が“７”のビット位置で、デコーダ２０６からのデコード信号を入力する。
上述と同様にして、連続数検出カウンタ２１３は、同期パターンの出現予測位置の１ビット後ろで、連続したフレームにわたって同期パターンが検出された場合にのみカウント値をカウントアップする。
【００６３】
ビットスリップ検出回路２３４は、フライホイールカウンタ２０５のカウント値が“８”のビット位置で、デコーダ２０６からのデコード信号を入力する。
上述と同様にして、連続数検出カウンタ２１４は、同期パターンの出現予測位置の２ビット後ろで、連続したフレームにわたって同期パターンが検出された場合にのみカウント値をカウントアップする。
【００６４】
各ビットスリップ検出回路２３１，２３２，２３３，２３４内の各連続数検出カウンタ２１１，２１２，２１３，２１４には、カウント値を所定値と比較するコンパレータ２２１，２２２，２２３，２２４が接続されている。
【００６５】
各コンパレータ２２１，２２２，２２３，２２４からの出力は、各ＡＮＤゲート２４１，２４２，２４３，２４４によって各連続数検出カウンタ２１１，２１２，２１３，２１４のＵＰ信号とそれぞれＡＮＤがとられ、ＯＲゲート２８０を通過して同期修正信号として同期状態表示回路２０１及びマルチプレクサ２０２へ出力される。
【００６６】
マルチプレクサ２０２は、同期状態信号が“ハイ（Ｈ）”レベルである場合には、同期修正信号をフライホイールカウンタ２０５のロード入力端子に与える。
したがって、同期修正信号が発生した場合、フライホイールカウンタ２０５のカウント値は“７”にセットされる。
【００６７】
図６乃至図８は、同期検出回路２における同期確立状態の動作タイミングを示す図である。
ここでは、コンパレータ２１１，２１３，２１４に与える設定値（所定値）を“３”にして説明する。
【００６８】
図６に示した第２再生信号（同期信号）に誤りはないものとする。この場合の同期検出回路２の動作は、図４に示した動作タイミングと同様である。
図７に示した動作タイミング図において、検出される第２再生信号（同期信号）には、図１７に示した同期信号のパターンと同様に２ビットの誤りがあるものとする。この場合、従来の同期検出回路では、誤った同期状態が生じる。
【００６９】
しかし、この実施形態の同期検出回路２の動作は以下のようになる。
このフレームの第２再生信号（同期信号）には、図１７に示した同期信号のパターンと同様に２ビットの誤りがあるため、同期信号の同期信号検出予測位置（出現予測位置）からマイナス１ビットの位置で、ちょうど同期信号と同じ「００１１００」というパターンが検出される。
したがって、同期パターン検出回路２０４は、ビット位置“５”で第１同期検出信号を出力する。
【００７０】
そのビット位置“５”では、フライホイールカウンタ２０５のカウント値も“５”になっているから、ビットスリップ検出回路２３２内の連続数検出カウンタ２１２がカウントアップし、カウント値が“０”から“１”に変化する。
【００７１】
しかし、このカウント値は、コンパレータ２２２の設定値“３”に比べて小さいから、ＯＲゲート２８０を介した同期修正信号は出力さず、フライホイールカウンタ２０５のカウント値も特に修正されることなく、通常のカウントを続ける。その結果、フレーム内のビット位置と、フライホイールカウンタ２０５のカウント値とにずれは発生せず、正常な同期状態が維持される。
【００７２】
図８に示した動作タイミングでは同期信号に誤りはないものとする。
この場合、ビットスリップ検出回路２３２内の連続数検出カウンタ２１２はクリアされる。
また、フライホイールカウンタ２０５のカウント値も特に修正されることなく、通常のカウントを続けて正常な同期状態が維持される。
【００７３】
また、図７に示した動作タイミングのように、同期信号に誤りが生じて、見かけ上、同期信号検出予測位置（出現予測位置）近傍の別の位置に同期信号と同じパタンが生じるケースは、単独ではある程度の確率で発生するが、連続したフレームで同じ誤りが生じる確率はきわめて小さくなる。
【００７４】
そこで、この実施形態の同期検出回路２では、そのことを利用して、単独フレームで出現予測位置近傍で同期信号と同じパターンが生じた場合には、同期修正動作を行わないようにする。したがって、従来の同期検出回路のような問題が生じない。
【００７５】
図９乃至図１３は、同期検出回路２における同期ずれが発生した後の同期修正時の動作タイミングを示す図である。
この同期ずれは、例えば光ディスク上の欠陥などの影響により、ＰＬＬ回路１の動作にビットスリップが生じた場合などに発生する。
【００７６】
図９と図１０に示した動作タイミングの同期信号間では、１ビット分のビットスリップが生じている。
図１０に示した動作タイミングでは、１ビット分のビットスリップにより、同期信号の同期信号検出予測位置（出現予測位置）からマイナス１ビットの位置で同期信号が検出される。
【００７７】
この状況は、図７に示した動作タイミングの状況と同様であるが、ここでは実際にビットスリップが生じているから、これ以降のフレーム（図１１乃至図１３参照）でも同期信号の同期信号検出予測位置（出現予測位置）からマイナス１ビットの位置で同期信号が検出される。
【００７８】
図１０に示した動作タイミングでは、同期パターン検出回路２０４は、ビット位置“５”で第１同期検出信号を出力するから、ビットスリップ検出回路２３２内の連続数検出カウンタ２１２がカウントアップし、そのカウント値が“０”から“１”に変化する。
【００７９】
また、図１１に示した次の動作タイミングではカウント値は“１”から“２”に、図１２に示したさらに次の動作タイミングではカウント値は“２”から“３”にそれぞれ変化する。
【００８０】
そして、コンパレータ２２２では、入力されたカウント値“３”と設定値（所定値）“３”とが一致しているから、図１３に示した次の動作タイミングでは、カウントアップ信号が発生した時点でカウントアップ信号はＡＮＤゲート２４２，ＯＲゲート２８０を通過し、同期修正信号として出力される。
【００８１】
また、ビット位置“５”で出力される第１同期検出信号に対応して同期修正信号が出力するから、フライホイールカウンタ２０５のカウント値は、次のクロック周期で“７”にセットされる。
このようにして、同期修正信号によって再びフライホイールカウンタ２０５のカウント値と各フレーム内のビット位置とが対応するように修正される。
【００８２】
なお、同期信号に誤りが生じて、見かけ上、出現予測位置近傍の別の位置に同期信号と同じパターンが生じるケースは、単独ではある程度の確率で発生するが、連続したフレームで同じ誤りが生じる確率はきわめて小さくなる。
【００８３】
この実施形態の同期検出回路は、同期信号の出現予測位置近傍の予測位置以外の同じ位置に連続して同期信号が検出された場合に、同期修正動作を行う。
したがって、同期信号中に誤りがあり、出現予測位置近傍の予測位置以外の位置でちょうど同期信号と同じパターンが検出されるような場合でも、誤った同期状態となることがなく、正常な同期状態を維持することができる。
【００８４】
次に、この発明の他の実施形態について説明する。
この実施形態の同期検出回路の構成は、図１に示した回路構成とほぼ同じであるが、各コンパレータ２２１，２２２，２２３，２２４に入力する設定値（所定値）を異なる値に設定する手段を設けている。
【００８５】
すなわち、コンパレータ２２１，２２２，２２３，２２４は、上記同期信号検出予測位置からの隔たりに応じて異なる所定値を設定する手段の機能も果たす。
【００８６】
例えば、コンパレータ２２２，２２３に与える設定値（所定値）を上述の説明と同様に“３”とすると、同期信号の出現予測位置からプラス・マイナス１ビットの位置で同期信号を連続４回検出すると同期修正動作を行う。
【００８７】
一方、コンパレータ２２１，２２４に与える設定値を、上記設定値とは異なる値“１”を設定すると、同期信号の出現予測位置プラス・マイナス２ビットの位置で同期信号を連続２回検出すると同期修正動作を行う。
【００８８】
図１４は、同期信号部分に図１６と図１７に示した同期信号とは異なる誤りが生じた場合に検出されるパターンの例を示す図である。
図１４に示すように、６ビットの同期信号のうち、先頭から１，２ビット目の“０”に誤りが生じて“１”になり、また先頭から３，４ビット目の“１”に誤りが生じて“０”となる場合を示している。
【００８９】
この場合、同期信号が存在する位置で検出されるパターンは「１１０００００」になる。
このような場合、同期信号の同期信号検出予測位置（出現予測位置）そのものでは同期信号に相当するパターンが検出されない。
しかし、同期信号の直前のデータが「００」であった場合、同期信号の出現予測位置からマイナス２ビットの位置で、ちょうど同期信号と同じ「００１１００」というパターンが検出される。
【００９０】
図１７に示したように、出現予測位置からマイナス１ビットの位置で同期信号と同じパターンが検出される場合、このようなパターンは同期信号中に２ビットの誤りが生じたときに起こる。
一方、図１４に示したように、出現予測位置からマイナス２ビットの位置で同期信号と同じパターンが検出される場合、このようなパターンは同期信号中に４ビットの誤りが生じたときに起こる。
【００９１】
図１７と図１４に示した同期信号のパターンの発生確率を考えると、図１４に示したパターンの方がより多くのビット誤りを生じないと起こらないパターンであるから、その発生確率は図１７のパターンに比べて低くなる。
【００９２】
このことは、もし、出現予測位置からマイナス２ビットの位置で同期信号と同じパターンが検出された場合には、それが同期信号中の誤りによって生じているよりも、実際にビットスリップが生じているという可能性が高くなる。
【００９３】
そこで、この同期検出回路では、上記の判断に基づいて同期信号検出位置の出現予測位置からのずれに応じて、同期ずれが生じたものとして同期修正動作を行うまでの連続検出回数に差を持たせるようにしている。
【００９４】
この実施形態の同期検出回路では、同期信号検出位置の出現予測位置からのずれに応じて、同期ずれが生じたものとして同期修正動作を行うまでの連続検出回数に差を持たせるようにしているので、確率的には同期信号中の誤りによっては生じにくいパターンに対しては、より短い時間でビットスリップを検出できるから同期修正動作を高速に行うことができる。
【００９５】
なお、上述の第１〜第３再生データをそれぞれ第１〜第３通信データにすれば、上述の同期検出回路を通信情報を扱う通信装置にも同様に適用することができる。
また、この発明は上述のような光ディスクドライブの同期検出回路の他に、ハードディスクドライブ，同期信号を含む通信システムの同期検出保護回路にも適用することができる。
【００９６】
【発明の効果】
以上説明してきたように、この発明の情報再生装置と再生情報の同期検出回路と再生情報の同期検出方法と通信情報の同期検出回路と通信情報の同期検出方法によれば、情報のフレーム中の同期信号部分の読み出し誤りが生じても、誤った同期状態にならないようにすることができる。
【図面の簡単な説明】
【図１】図２に示した同期検出回路の内部構成例を示すブロック図である。
【図２】この発明の一実施形態である再生信号処理回路の構成を示すブロック図である。
【図３】この実施形態の再生信号処理回路の同期検出回路２における同期非確立状態から同期確立状態に移る場合の動作タイミングを示す図である。
【図４】同じく同期検出回路２における同期非確立状態から同期確立状態に移る場合の動作タイミングを示す図である。
【図５】同じく同期検出回路２における同期非確立状態から同期確立状態に移る場合の動作タイミングを示す図である。
【図６】この実施形態の再生信号処理回路の同期検出回路２における同期確立状態の動作タイミングを示す図である。
【図７】同じく同期検出回路２における同期確立状態の動作タイミングを示す図である。
【図８】同じく同期検出回路２における同期確立状態の動作タイミングを示す図である。
【図９】この実施形態の再生信号処理回路の同期検出回路２における同期ずれが発生した後の同期修正時の動作タイミングを示す図である。
【図１０】同じく同期検出回路２における同期ずれが発生した後の同期修正時の動作タイミングを示す図である。
【図１１】同じく同期検出回路２における同期ずれが発生した後の同期修正時の動作タイミングを示す図である。
【図１２】同じく同期検出回路２における同期ずれが発生した後の同期修正時の動作タイミングを示す図である。
【図１３】同じく同期検出回路２における同期ずれが発生した後の同期修正時の動作タイミングを示す図である。
【図１４】図１６と図１７に示した同期信号とは異なる誤りが生じた場合に検出されるパターンの例を示す図である。
【図１５】光ディスクの記録フォーマット例を示す説明図である。
【図１６】図１５に示した記録フォーマットで記録された同期信号部分の読み出し誤りが生じた場合に検出されるパターンの一例を示す説明図である。
【図１７】図１５に示した記録フォーマットで記録された同期信号部分の読み出し誤りが生じた場合に検出されるパターンの他の例を示す説明図である。
【符号の説明】
１：ＰＬＬ回路 ２：同期検出回路
３：データ処理回路 ２０１：同期状態表示回路
２０２：マルチプレクサ（ＭＵＸ）
２０３：シフトレジスタ
２０４：同期パターン検出回路
２０５：フライホイールカウンタ ２０６：デコーダ
２１１，２１２，２１３，２１４：連続数検出カウンタ
２２１，２２２，２２３，２２４：コンパレータ
２３１，２３２，２３３，２３４：ビットスリップ検出回路
２４１，２４２，２４３，２４４：ＡＮＤゲート
２８０：ＯＲゲート[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an information reproducing apparatus such as an optical disk drive for reproducing information from an optical disk, a hard disk drive for reproducing information from a magnetic disk, a synchronization detection circuit for reproduction information from an information recording medium such as an optical disk, an optical disk, etc. The present invention relates to a method for detecting synchronization of reproduction information from an information recording medium, a communication information synchronization detection circuit and a communication information synchronization detection method in a communication system.
[0002]
[Prior art]
In an information recording medium such as an optical disk used in an information recording / reproducing apparatus such as an optical disk drive, a synchronization signal is inserted and recorded in the recorded information at a predetermined number of clocks (predetermined interval, predetermined length) (for example, special information). (See Kaihei 8-1111075).
[0003]
In addition, in a compact disc-recordable (CD-R) disc and a compact disc-rewritable (CD-RW) disc, a synchronization signal is recorded as time information during pregroove according to the recording format of ATIP (Absolute Time In Pregroove). (For example, refer to JP-A-10-283658).
[0004]
When reproducing information recorded with a synchronization signal inserted as described above, a synchronization detection circuit for detecting the synchronization signal and controlling the reproduction timing (for example, Japanese Patent Laid-Open Nos. 5-28642 and 5-95). No. 242611 and JP-A-6-131667) are used.
[0005]
This synchronization detection circuit generally has a synchronization protection function and a synchronization insertion function.
The synchronization protection function is such that once synchronization is established, the synchronization signal is detected only within the window in the vicinity of the predicted appearance position of the synchronization signal, and the pattern in the data other than the synchronization signal is determined as the synchronization signal. This is a function to prevent an erroneous synchronization state.
[0006]
In addition, even if the synchronization signal cannot be detected in the vicinity of the appearance predicted position of the synchronization signal (synchronization signal detection predicted position) due to a defect on the optical disk, etc. This is a function of outputting a pulse of a pseudo synchronization detection signal as if the synchronization signal was detected at the predicted appearance position.
[0007]
The insertion function will be further described.
FIG. 15 is an explanatory diagram showing an example of a recording format of the optical disc.
As shown in FIG. 15A, information (data) “DATA” is divided into a plurality of frames having a predetermined number of clocks (predetermined length) and recorded on the optical disc. A synchronization signal “SYNC” is inserted.
Although there are various patterns of this synchronization signal, as shown in FIG. 15B, in the following description, a 6-bit pattern “001100” is used as an example.
[0008]
FIG. 16 is an explanatory diagram showing an example of a pattern detected when a read error occurs in the synchronization signal portion shown in FIG.
In the case of an optical disk, a certain amount of data error occurs due to a defect on the optical disk when reading information (recorded data).
In general, in the case of an optical disc, this error rate is 10 -6 10 -4 It is supposed to be a bit.
[0009]
As shown in (a) of FIG. 16, when a read error occurs in “1” of the fourth bit from the top of the 6-bit synchronization signal “001100” and becomes “0”, As shown in b), the pattern detected at the position where the synchronization signal exists is “001000”.
[0010]
In such a case, since a pattern corresponding to the synchronization signal is not detected in the vicinity of the predicted appearance position of the synchronization signal, pseudo synchronization detection is performed as if the synchronization signal was detected at the predicted appearance position by the above-described synchronization insertion function. A signal is output.
[0011]
FIG. 17 is an explanatory diagram showing another example of a pattern detected when a read error occurs in the synchronization signal portion shown in FIG.
In this case, as shown in FIG. 17A, a read error occurs in “0” of the second bit from the head of the 6-bit synchronization signal “001100”, and then “1” and further 4 from the head. A read error occurs in the bit “1”, which is “0”. As shown in FIG. 17B, the pattern detected at the position where the synchronization signal exists is “011000”. .
[0012]
In such a case, a pattern corresponding to the synchronization signal is not detected at the predicted appearance position of the synchronization signal itself, but if the data immediately before the synchronization signal is “0”, minus one bit from the predicted appearance position of the synchronization signal. At the position, the same pattern “001100” as the synchronization signal is detected.
[0013]
[Problems to be solved by the invention]
However, with the conventional insertion function of the synchronization detection circuit, the synchronization detection signal is output at a position of minus 1 bit from the position where the synchronization signal exists even though the synchronization deviation does not actually occur. In a frame in which such an error has occurred in the signal portion, there has been a problem that the information read timing is shifted by 1 bit and all information is read erroneously.
[0014]
The present invention has been made to solve the above-described problems, and an object of the present invention is to prevent an erroneous synchronization state even if a read error occurs in a synchronization signal portion in an information frame.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, an information recording area is divided into a plurality of frames each having a predetermined number of clocks. In the information reproducing apparatus for reading the synchronization signal of each frame in synchronization with the number of clocks, generating the synchronization signal and the synchronization detection signal synchronized with the predetermined number of clocks, and reproducing information from the information recording medium, Bit position counting means for counting the time to the synchronization signal detection predicted position in the next frame based on a predetermined number of clocks between frames, and in the vicinity of the synchronization signal detection predicted position based on the count value counted by the means Window signal generating means for generating a plurality of synchronizing signal detection window signals in units of one clock, and the means Thus, a plurality of continuous detection times counting means for counting the number of consecutive detections of the synchronization signal generated in each window, and the continuous detection times counted by each of the continuous detection number counting means are respectively compared with a predetermined value. A plurality of comparison means are provided, and when the number of consecutive detections reaches a predetermined value based on the comparison result by each comparison means, the count value of the bit position counting means is corrected. The comparison means is provided with means for setting different predetermined values according to the distance from the synchronization signal detection predicted position. It is a thing.
[0017]
The information recording area is divided into a plurality of frames having a predetermined number of clocks, and each frame is synchronized with the predetermined number of clocks from the information recording / reproduction target information recording medium in which a synchronization signal is recorded in each frame. In the reproduction information synchronization detection circuit that reads the synchronization signal of the first frame and generates a synchronization detection signal synchronized with the synchronization signal and the predetermined number of clocks, detection of the synchronization signal in the next frame based on the predetermined number of clocks between the frames Bit position counting means for counting the time to the predicted position, and a window signal for generating a plurality of synchronization signal detection window signals in units of one clock in the vicinity of the predicted synchronization signal detection position based on the count value counted by the means Generation means and continuous detection of synchronization signals within each window generated by the means A plurality of continuous detection times counting means each for counting the number, a plurality of comparison means for comparing the continuous detection times counted by each of the continuous detection number counting means with a predetermined value, and a comparison result by each of the comparison means When the number of consecutive detections reaches a predetermined value based on the above, the count value of the bit position counting means is corrected. The comparison means is provided with means for setting different predetermined values according to the distance from the synchronization signal detection predicted position. We will also provide you.
[0019]
The information recording area is divided into a plurality of frames having a predetermined number of clocks, and each frame is synchronized with the predetermined number of clocks from the information recording / reproduction target information recording medium in which a synchronization signal is recorded in each frame. In a method for detecting synchronization of a reproduction information, wherein a synchronization signal is read out and a synchronization detection signal is generated in synchronization with the synchronization signal and the predetermined number of clocks. The time until the predicted position is counted, and a plurality of synchronization signal detection window signals in units of one clock are generated in the vicinity of the synchronization signal detection predicted position based on the counted value, and within each generated window The number of consecutive detections of the synchronization signal is counted, and the counted number of consecutive detections is set to a predetermined value. And it compares, when the continuous number of times of detection on the basis of the respective comparison result reaches a predetermined value, modifying the count value The predetermined values are set to different values depending on the distance from the synchronization signal detection predicted position. It also provides a way to do this.
[0021]
Further, the information is divided into a plurality of frames having a predetermined number of clocks, and each frame includes a synchronization signal. The synchronization signal of each frame is read in synchronization with the predetermined number of clocks. A bit position count that counts the time to the predicted synchronization signal detection position in the next frame based on the predetermined number of clocks between the frames in the communication information synchronization detection circuit that generates a synchronization detection signal synchronized with a predetermined number of clocks Means, window signal generating means for generating a plurality of synchronization signal detection window signals in units of one clock in the vicinity of the synchronization signal detection predicted position based on the count value counted by the means, and each of the signals generated by the means Multiple continuous detection times that count the number of continuous detections of the synchronization signal in the window A counting means, a plurality of comparison means for comparing each of the continuous detection counts counted by each of the continuous detection count counting means with a predetermined value, and the continuous detection count reaches a predetermined value based on a comparison result by each of the comparison means. The count value of the bit position counting means is corrected. The comparison means is provided with means for setting different predetermined values according to the distance from the synchronization signal detection predicted position. We will also provide you.
[0023]
Further, the information is divided into a plurality of frames having a predetermined number of clocks, and each frame includes a synchronization signal. The synchronization signal of each frame is read in synchronization with the predetermined number of clocks. In the communication information synchronization detection method for generating a synchronization detection signal synchronized with a predetermined number of clocks, the time to the synchronization signal detection predicted position in the next frame is counted based on the predetermined number of clocks between the frames, and the count Based on the counted value, a plurality of synchronization signal detection window signals in units of one clock are generated in the vicinity of the predicted synchronization signal detection position, and the number of continuous detections of the synchronization signal in each generated window is counted. The number of consecutive detections counted is compared with a predetermined value, and the number of continuous detections based on the comparison results. When it reaches a predetermined value, modifying the count value The predetermined values are set to different values depending on the distance from the synchronization signal detection predicted position. It also provides a way to do this.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be specifically described below with reference to the drawings.
FIG. 2 is a block diagram showing a configuration of a reproduction signal processing circuit according to an embodiment of the present invention.
[0026]
This reproduction signal processing circuit is applied to an information reproduction device such as an optical disk drive or a communication device for performing information communication using a communication line, and includes a frequency feedback circuit (PLL circuit) 1, a synchronization detection circuit 2, and the like. And a data processing circuit 3.
[0027]
The PLL circuit 1 includes a phase comparator, a low-pass filter, an error amplifier, a voltage control oscillator, and the like, and inputs a reproduction signal (reproduction information) from an optical disc (not shown) that is an information recording medium, and inputs the reproduction signal to the reproduction signal. A clock signal synchronized in bit units is output to the synchronization detection circuit 2 and the data processing circuit 3.
Further, the reproduction signal (reproduction data) is sampled with the clock signal, and the reproduction signal is output to the synchronization detection circuit 2 as the second reproduction signal (second reproduction data).
[0028]
The synchronization detection circuit 2 fulfills the functions of the means and circuit according to the present invention, receives the clock signal output from the PLL circuit 1 and the second reproduction data, and detects the synchronization signal from the input second reproduction data. Then, based on this, a synchronization detection signal for controlling the reproduction timing is output. In addition, a signal obtained by delaying the second reproduction data is output to the data processing circuit 3 as a third reproduction signal (third reproduction data).
[0029]
The data processing circuit 3 performs processing such as demodulation and error correction of the third reproduction signal, which is data recorded in each frame, starting from the synchronization detection signal output from the synchronization detection circuit 2, and the processed data Is output as output data.
In the case of a communication information synchronization detection circuit, the first to third reproduction signals are first to third communication signals (communication information), respectively.
[0030]
That is, in this reproduction signal processing circuit, the information recording area is divided into a plurality of frames having a predetermined number of clocks, and the information recording / reproducing target information recording medium in which the synchronization signal is recorded in each frame has a predetermined number of clocks. Synchronously read out the synchronization signal of each frame and generate a synchronization detection signal that is synchronized with the synchronization signal and the predetermined number of clocks. Information reproducing apparatus for reproducing, information is divided into a plurality of frames of a predetermined number of clocks, each of which includes a synchronization signal, and the synchronization signal of each frame is read out in synchronization with the predetermined number of clocks. It corresponds to a communication information synchronization detection circuit that generates a signal and a synchronization detection signal synchronized with the predetermined number of clocks.
[0031]
The recording format and synchronization pattern of the optical disc that is reproduced by the reproduction signal processing circuit will be described with reference to the recording format and synchronization pattern shown in FIG.
[0032]
That is, the data on the optical disk is divided and recorded in a plurality of frames having a predetermined number of clocks (predetermined length), and the synchronization signal (SYNC) is inserted at the head of each frame and recorded.
The 6-bit pattern “001100” is used as the pattern of the synchronization signal.
[0033]
Next, FIG. 1 is a block diagram showing an example of the internal configuration of the synchronization detection circuit shown in FIG.
The flywheel counter 205 of the synchronization detection circuit 2 functions as a bit position counting unit that counts the time to the synchronization signal detection predicted position in the next frame based on a predetermined number of clocks between the frames.
[0034]
The decoder 206 functions as a window signal generating means for generating a plurality of synchronization signal detection window signals in units of one clock in the vicinity of the synchronization signal detection predicted position based on the count value counted by the bit position counting means.
[0035]
The continuous number detection counters 211, 212, 213 and 214 serve as a plurality of continuous detection number counting means for counting the number of continuous detections of the synchronization signal in each window generated by the window signal generation means.
[0036]
Comparators 221, 222, 223, and 224 serve as a plurality of comparison means that compare the number of consecutive detections counted by each successive detection number counting means with a predetermined value.
[0037]
The flywheel counter 205 functions to correct the count value of the bit position counting means when the number of consecutive detections reaches a predetermined value based on the comparison results of the comparison means.
[0038]
Next, each part of the synchronization detection circuit 2 will be described.
The shift register 203 is a 6-bit register, and receives a second reproduction signal (second reproduction data), converts it into parallel, and outputs a reproduction data pattern.
[0039]
The synchronization pattern detection circuit 204 receives the parallel-converted reproduction data pattern output from the shift register 203, and outputs the first synchronization detection signal when the same pattern “001100” as the synchronization signal is detected.
[0040]
The synchronization state display circuit 201 is a circuit that displays and indicates the synchronization state of the synchronization detection circuit 2. The synchronization state signal output from the synchronization state display circuit 201 to the multiplexer (MUX) 202 is at the “low (L)” level in a state where synchronization is not established.
[0041]
When the synchronization state signal input from the synchronization state display circuit 201 is at L level, the multiplexer 202 loads the first synchronization detection signal input from the synchronization pattern detection circuit 204 to the flywheel counter 205 (LOAD: LD). Give to the input terminal.
[0042]
The flywheel counter 205 is a counter having a count length corresponding to a value in which the frame length is represented by the number of clocks. In the synchronization established state, the count value indicates a value corresponding to a bit position in each frame.
[0043]
For example, when the count value “7” is preset to the flywheel counter 205 and the load input terminal becomes “high (H)” level, the count value is set to “7”.
[0044]
The decoder 206 decodes the count value of the flywheel counter 205 and outputs a plurality of signals indicating predetermined bit positions in each frame.
[0045]
3 to 5 are diagrams illustrating operation timings when the synchronization detection circuit 2 shifts from the synchronization non-established state to the synchronization established state.
In the synchronization non-established state, the count value of the flywheel counter 205 does not yet correspond to the bit position in each frame.
When the synchronization signal is first detected in the synchronization non-established state (see FIG. 3), the synchronization pattern detection circuit 204 outputs the first synchronization detection signal.
[0046]
In the synchronization non-established state, the multiplexer 202 supplies the first synchronization detection signal to the load input terminal of the flywheel counter 205, so the flywheel counter 205 counts the count value “at the next clock from which the first synchronization detection signal is output. Set 7 ”.
The count value of the flywheel counter 205 after the setting coincides with the intra-frame bit position shown in the same timing diagram.
[0047]
When the synchronization signal is first detected in the synchronization non-established state, the synchronization state signal output from the synchronization state display circuit 201 changes to the “H” level indicating the synchronization established state.
Thus, when synchronization is established, the count value of the flywheel counter 205 corresponds to the bit position in each frame.
[0048]
FIG. 4 is a diagram showing the operation timing at a position after one frame has elapsed from the operation timing shown in FIG.
In this example, it is assumed that there is no error in the synchronization signal detected at the operation timing shown in FIG.
[0049]
In the synchronization detection circuit 2, a synchronization detection signal is output from the decoder 206 and is output at a timing when the count value of the flywheel counter 205 becomes “9”.
The third reproduction data output to the data processing circuit 3 is obtained from the output of the QD terminal of the shift register 203.
[0050]
As shown in FIG. 4, since the timing at which the last bit of the synchronization signal is sent to the third reproduction data output from the QD terminal of the shift register 203 coincides with the synchronization detection signal, the data processing circuit 3 Data processing is performed with the next clock timing when the synchronization detection signal is input as the first bit of the data.
[0051]
FIG. 5 is a diagram showing the operation timing at a position where one more frame has elapsed from the operation timing shown in FIG.
In this example, it is assumed that the synchronization signal detected at the operation timing shown in FIG. 5 has a 1-bit error similarly to the pattern shown in FIG.
[0052]
Therefore, the first synchronization detection signal 1 is not output from the synchronization pattern detection circuit 204 at the operation timing shown in FIG.
However, since the flywheel counter 205 continues to count up according to the bit position in each frame after being set at the operation timing shown in FIG. 3, the flywheel counter 205 counts in the same manner as the operation timing shown in FIG. A synchronization detection signal is output at the timing when the value becomes “9”.
[0053]
Similarly to the operation timing shown in FIG. 4, the synchronization detection signal is output in synchronization with the timing at which the last bit of the synchronization signal is sent to the third reproduction data output from the QD terminal of the shift register 203.
In this way, the synchronization detection circuit 2 realizes the same synchronization insertion function as that of a normal synchronization detection circuit.
[0054]
Next, another circuit portion shown in FIG. 1 will be described.
The bit slip detection circuits 231, 232, 233, and 234 include continuous number detection counters 211, 212, 213, 214, comparators 221, 222, 223, 224, and a gate circuit, respectively.
[0055]
The first synchronization detection signal is input to all the bit slip detection circuits 231, 232, 233 and 234.
In addition, different decode signals are input from the decoder 206 to the bit slip detection circuits 231, 232, 233, and 234, respectively.
[0056]
The bit slip detection circuit 231 inputs the decode signal from the decoder 206 at the bit position where the count value from the flywheel counter 205 is “4”.
[0057]
If the first synchronization detection signal is output at the position of the count value “4” of the flywheel counter 205 by the gate circuit, the continuous number detection counter 211 counts up the count value and outputs the first synchronization detection signal. Clear if not.
[0058]
The flywheel counter 205 does not change the count value at positions other than the count value “4”.
On the other hand, in the flywheel counter 205, the bit position of the count value “4” is 2 bits before the synchronization signal detection prediction position (appearance prediction position) of the synchronization signal pattern.
[0059]
That is, the continuous number detection counter 211 counts up the count value only when a synchronization pattern is detected over continuous frames 2 bits before the predicted occurrence position of the synchronization pattern.
[0060]
The bit slip detection circuit 232 inputs the decode signal from the decoder 206 at the bit position where the count value of the flywheel counter 205 is “5”.
[0061]
In the same manner as described above, the continuous number detection counter 212 counts up the count value only when a synchronization pattern is detected over a continuous frame one bit before the appearance prediction position of the synchronization pattern.
[0062]
The bit slip detection circuit 233 inputs the decode signal from the decoder 206 at the bit position where the count value of the flywheel counter 205 is “7”.
In the same manner as described above, the continuous number detection counter 213 counts up the count value only when a synchronization pattern is detected over consecutive frames one bit after the predicted occurrence position of the synchronization pattern.
[0063]
The bit slip detection circuit 234 inputs the decode signal from the decoder 206 at the bit position where the count value of the flywheel counter 205 is “8”.
In the same manner as described above, the continuous number detection counter 214 counts up the count value only when a synchronous pattern is detected over continuous frames 2 bits after the predicted occurrence position of the synchronous pattern.
[0064]
Comparators 221, 222, 223, and 224 that compare the count value with a predetermined value are connected to each of the continuous number detection counters 211, 212, 213, and 214 in each of the bit slip detection circuits 231, 232, 233, and 234. .
[0065]
The outputs from the comparators 221, 222, 223, and 224 are ANDed with the UP signals of the continuous number detection counters 211, 212, 213, and 214 by the AND gates 241, 242, 243, and 244, respectively. And is output to the synchronization state display circuit 201 and the multiplexer 202 as a synchronization correction signal.
[0066]
The multiplexer 202 provides a synchronization correction signal to the load input terminal of the flywheel counter 205 when the synchronization state signal is at a “high (H)” level.
Therefore, when the synchronization correction signal is generated, the count value of the flywheel counter 205 is set to “7”.
[0067]
6 to 8 are diagrams illustrating operation timings in the synchronization establishment state in the synchronization detection circuit 2.
Here, the setting value (predetermined value) given to the comparators 211, 213, and 214 will be described as “3”.
[0068]
It is assumed that there is no error in the second reproduction signal (synchronization signal) shown in FIG. The operation of the synchronization detection circuit 2 in this case is the same as the operation timing shown in FIG.
In the operation timing chart shown in FIG. 7, it is assumed that the detected second reproduction signal (synchronization signal) has a 2-bit error in the same manner as the synchronization signal pattern shown in FIG. In this case, an erroneous synchronization state occurs in the conventional synchronization detection circuit.
[0069]
However, the operation of the synchronization detection circuit 2 of this embodiment is as follows.
Since the second reproduction signal (synchronization signal) of this frame has a 2-bit error in the same manner as the synchronization signal pattern shown in FIG. 17, minus 1 from the synchronization signal detection predicted position (appearance predicted position) of the synchronization signal. At the bit position, the same pattern “001100” as the sync signal is detected.
Therefore, the synchronization pattern detection circuit 204 outputs the first synchronization detection signal at the bit position “5”.
[0070]
Since the count value of the flywheel counter 205 is also “5” at the bit position “5”, the continuous number detection counter 212 in the bit slip detection circuit 232 counts up, and the count value is changed from “0” to “0”. 1 "changes.
[0071]
However, since this count value is smaller than the set value “3” of the comparator 222, the synchronization correction signal is not output via the OR gate 280, and the count value of the flywheel counter 205 is not particularly corrected. Continue normal counting. As a result, there is no deviation between the bit position in the frame and the count value of the flywheel counter 205, and a normal synchronization state is maintained.
[0072]
It is assumed that there is no error in the synchronization signal at the operation timing shown in FIG.
In this case, the continuous number detection counter 212 in the bit slip detection circuit 232 is cleared.
Further, the count value of the flywheel counter 205 is not particularly modified, and normal synchronization is continued by maintaining normal count.
[0073]
Further, as in the operation timing shown in FIG. 7, a case where an error occurs in the synchronization signal, and the same pattern as the synchronization signal appears in another position near the synchronization signal detection predicted position (appearance predicted position) apparently, Although it occurs with some probability by itself, the probability that the same error occurs in consecutive frames is extremely small.
[0074]
Therefore, the synchronization detection circuit 2 of this embodiment uses this fact to prevent the synchronization correction operation from being performed when the same pattern as that of the synchronization signal occurs in the vicinity of the predicted appearance position in a single frame. Therefore, the problem as in the conventional synchronization detection circuit does not occur.
[0075]
FIG. 9 to FIG. 13 are diagrams showing operation timings at the time of synchronization correction after a synchronization shift occurs in the synchronization detection circuit 2.
This synchronization shift occurs, for example, when a bit slip occurs in the operation of the PLL circuit 1 due to, for example, a defect on the optical disk.
[0076]
A bit slip of 1 bit occurs between the synchronization signals at the operation timings shown in FIGS.
In the operation timing shown in FIG. 10, the synchronization signal is detected at a position of minus 1 bit from the synchronization signal detection predicted position (appearance predicted position) of the synchronization signal by the bit slip of 1 bit.
[0077]
This situation is the same as the situation of the operation timing shown in FIG. 7, but since a bit slip actually occurs here, the synchronization signal detection of the synchronization signal is also performed in the subsequent frames (see FIGS. 11 to 13). A synchronization signal is detected at a position of minus 1 bit from the predicted position (appearance predicted position).
[0078]
At the operation timing shown in FIG. 10, since the synchronization pattern detection circuit 204 outputs the first synchronization detection signal at the bit position “5”, the continuous number detection counter 212 in the bit slip detection circuit 232 counts up, The count value changes from “0” to “1”.
[0079]
Also, at the next operation timing shown in FIG. 11, the count value changes from “1” to “2”, and at the next operation timing shown in FIG. 12, the count value changes from “2” to “3”.
[0080]
In the comparator 222, the input count value “3” matches the set value (predetermined value) “3”. Therefore, at the next operation timing shown in FIG. The count-up signal passes through the AND gate 242 and the OR gate 280 and is output as a synchronization correction signal.
[0081]
Further, since the synchronization correction signal is output in response to the first synchronization detection signal output at the bit position “5”, the count value of the flywheel counter 205 is set to “7” in the next clock cycle.
In this manner, the count value of the flywheel counter 205 and the bit position in each frame are corrected again by the synchronization correction signal.
[0082]
Note that a case where an error occurs in the sync signal and the same pattern as the sync signal appears in another position near the predicted appearance position occurs with some probability by itself, but the same error occurs in consecutive frames. The probability is very small.
[0083]
The synchronization detection circuit of this embodiment performs a synchronization correction operation when a synchronization signal is continuously detected at the same position other than the predicted position in the vicinity of the predicted appearance position of the synchronous signal.
Therefore, even if there is an error in the sync signal and the same pattern as the sync signal is detected at a position other than the predicted position in the vicinity of the appearance predicted position, there is no erroneous sync state and the normal sync status Can be maintained.
[0084]
Next, another embodiment of the present invention will be described.
The configuration of the synchronization detection circuit of this embodiment is substantially the same as the circuit configuration shown in FIG. 1, but means for setting the set values (predetermined values) input to the comparators 221, 222, 223, and 224 to different values. Is provided.
[0085]
That is, the comparators 221, 222, 223, and 224 also function as a means for setting different predetermined values according to the distance from the synchronization signal detection predicted position.
[0086]
For example, if the set value (predetermined value) given to the comparators 222 and 223 is “3” as described above, the synchronization signal is detected four consecutive times at the position of plus / minus 1 bit from the predicted occurrence position of the synchronization signal. Performs synchronization correction operation.
[0087]
On the other hand, if the set value given to the comparators 221 and 224 is set to a value “1” different from the above set value, the synchronization correction is performed when the synchronization signal is detected twice in succession at the position where the synchronization signal appears to be plus or minus 2 bits Perform the action.
[0088]
FIG. 14 is a diagram showing an example of a pattern detected when an error different from the synchronization signal shown in FIGS. 16 and 17 occurs in the synchronization signal portion.
As shown in FIG. 14, among the 6-bit synchronization signals, an error occurs in the first and second bits “0” to “1”, and the third and fourth bits “1” from the beginning. A case where an error occurs and becomes “0” is shown.
[0089]
In this case, the pattern detected at the position where the synchronization signal exists is “1100000”.
In such a case, a pattern corresponding to the synchronization signal is not detected at the synchronization signal detection predicted position (appearance predicted position) itself of the synchronization signal.
However, when the data immediately before the synchronization signal is “00”, the same pattern “001100” as the synchronization signal is detected at a position minus 2 bits from the predicted appearance position of the synchronization signal.
[0090]
As shown in FIG. 17, when the same pattern as the synchronization signal is detected at the position of minus 1 bit from the appearance predicted position, such a pattern occurs when a 2-bit error occurs in the synchronization signal.
On the other hand, as shown in FIG. 14, when the same pattern as the synchronization signal is detected at the position of minus 2 bits from the predicted appearance position, such a pattern occurs when a 4-bit error occurs in the synchronization signal. .
[0091]
Considering the occurrence probability of the synchronization signal pattern shown in FIGS. 17 and 14, since the pattern shown in FIG. 14 is a pattern that does not occur unless more bit errors occur, the occurrence probability is as shown in FIG. It becomes lower than the pattern.
[0092]
This means that if the same pattern as the sync signal is detected at the position of minus 2 bits from the predicted appearance position, a bit slip actually occurs rather than that caused by an error in the sync signal. The possibility that it is.
[0093]
Therefore, in this synchronization detection circuit, there is a difference in the number of consecutive detections until the synchronization correction operation is performed on the basis of the above determination, in accordance with the deviation of the synchronization signal detection position from the predicted appearance position, assuming that the synchronization deviation occurs. I try to make it.
[0094]
In the synchronization detection circuit of this embodiment, in accordance with the deviation of the synchronization signal detection position from the predicted appearance position, a difference is generated in the number of continuous detections until the synchronization correction operation is performed on the assumption that the synchronization deviation has occurred. Therefore, since a bit slip can be detected in a shorter time with respect to a pattern that is less likely to occur due to an error in the synchronization signal in terms of probability, the synchronization correction operation can be performed at high speed.
[0095]
In addition, if the above-mentioned first to third reproduction data are respectively set to the first to third communication data, the above-described synchronization detection circuit can be similarly applied to a communication apparatus that handles communication information.
The present invention can also be applied to a synchronization detection protection circuit of a communication system including a hard disk drive and a synchronization signal in addition to the synchronization detection circuit of the optical disk drive as described above.
[0096]
【The invention's effect】
As described above, according to the information reproduction apparatus, reproduction information synchronization detection circuit, reproduction information synchronization detection method, communication information synchronization detection circuit, and communication information synchronization detection method of the present invention, Even if a reading error occurs in the synchronization signal portion, it is possible to prevent an erroneous synchronization state.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an internal configuration example of a synchronization detection circuit illustrated in FIG. 2;
FIG. 2 is a block diagram showing a configuration of a reproduction signal processing circuit according to an embodiment of the present invention.
FIG. 3 is a diagram showing an operation timing when the synchronization detection circuit 2 of the reproduction signal processing circuit according to this embodiment shifts from the synchronization non-established state to the synchronized established state.
4 is a diagram showing operation timing when the synchronization detection circuit 2 similarly shifts from a synchronization non-established state to a synchronized established state. FIG.
FIG. 5 is a diagram showing operation timing when the synchronization detection circuit 2 similarly shifts from a synchronization non-established state to a synchronized established state.
FIG. 6 is a diagram showing operation timing in a synchronization establishment state in the synchronization detection circuit 2 of the reproduction signal processing circuit of this embodiment.
7 is a diagram showing operation timing in a synchronization establishment state in the synchronization detection circuit 2 as well. FIG.
FIG. 8 is a diagram showing operation timing in a synchronization establishment state in the synchronization detection circuit 2;
FIG. 9 is a diagram showing an operation timing at the time of synchronization correction after a synchronization shift occurs in the synchronization detection circuit 2 of the reproduction signal processing circuit of this embodiment.
FIG. 10 is a diagram showing an operation timing at the time of synchronization correction after a synchronization shift occurs in the synchronization detection circuit 2;
FIG. 11 is a diagram showing the operation timing at the time of synchronization correction after the occurrence of synchronization shift in the synchronization detection circuit 2;
FIG. 12 is a diagram showing operation timing at the time of synchronization correction after a synchronization shift occurs in the synchronization detection circuit 2;
FIG. 13 is a diagram showing operation timing at the time of synchronization correction after a synchronization shift occurs in the synchronization detection circuit 2;
14 is a diagram showing an example of a pattern detected when an error different from the synchronization signal shown in FIG. 16 and FIG. 17 occurs.
FIG. 15 is an explanatory diagram showing an example of a recording format of an optical disc.
16 is an explanatory diagram showing an example of a pattern detected when a read error occurs in a synchronization signal portion recorded in the recording format shown in FIG.
17 is an explanatory diagram showing another example of a pattern detected when a read error occurs in a synchronization signal portion recorded in the recording format shown in FIG.
[Explanation of symbols]
1: PLL circuit 2: Synchronization detection circuit
3: Data processing circuit 201: Synchronization state display circuit
202: Multiplexer (MUX)
203: Shift register
204: Synchronization pattern detection circuit
205: Flywheel counter 206: Decoder
211, 212, 213, 214: continuous number detection counter
221, 222, 223, 224: Comparator
231, 232, 233, 234: Bit slip detection circuit
241, 242, 243, 244: AND gate
280: OR gate

Claims (5)

情報記録領域が所定クロック数の複数個のフレームに分割されており、該各フレームに同期信号が記録された情報記録再生対象の情報記録媒体から前記所定クロック数に同期させて前記各フレームの同期信号を読み出し、該同期信号及び前記所定クロック数に同期させた同期検出信号を発生して前記情報記録媒体から情報を再生する情報再生装置において、
前記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントするビット位置カウント手段と、
該手段によってカウントされたカウント値に基づいて前記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生するウインドウ信号発生手段と、
該手段によって発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントする複数個の連続検出回数カウント手段と、
前記各連続検出回数カウント手段によってカウントされた連続検出回数をそれぞれ所定値と比較する複数個の比較手段とを設け、
前記各比較手段による比較結果に基づいて連続検出回数が所定値に達したとき、前記ビット位置カウント手段のカウント値を修正するようにし、
前記各比較手段に前記同期信号検出予測位置からの隔たりに応じて異なる所定値を設定する手段を設けたことを特徴とする情報再生装置。The information recording area is divided into a plurality of frames having a predetermined number of clocks, and synchronization of the respective frames is performed in synchronization with the predetermined number of clocks from an information recording / reproduction target information recording medium in which a synchronization signal is recorded in each frame. In an information reproducing apparatus that reads a signal, generates a synchronization detection signal synchronized with the synchronization signal and the predetermined number of clocks, and reproduces information from the information recording medium.
Bit position counting means for counting the time to the synchronization signal detection predicted position in the next frame based on a predetermined number of clocks between the frames;
Window signal generating means for generating a plurality of synchronization signal detection window signals in units of one clock in the vicinity of the synchronization signal detection predicted position based on the count value counted by the means;
A plurality of continuous detection number counting means for counting the number of continuous detections of the synchronization signal in each window generated by the means;
A plurality of comparison means for comparing the number of consecutive detections counted by each successive detection number counting means with a predetermined value, respectively;
When the number of consecutive detections reaches a predetermined value based on the comparison result by each comparison means, the count value of the bit position counting means is corrected,
An information reproducing apparatus characterized in that each of the comparison means is provided with means for setting different predetermined values according to the distance from the synchronization signal detection predicted position. 情報記録領域が所定クロック数の複数個のフレームに分割されており、該各フレームに同期信号が記録された情報記録再生対象の情報記録媒体から前記所定クロック数に同期させて前記各フレームの同期信号を読み出し、該同期信号及び前記所定クロック数に同期させた同期検出信号を発生する再生情報の同期検出回路において、
前記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントするビット位置カウント手段と、
該手段によってカウントされたカウント値に基づいて前記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生するウインドウ信号発生手段と、
該手段によって発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントする複数個の連続検出回数カウント手段と、
前記各連続検出回数カウント手段によってカウントされた連続検出回数をそれぞれ所定値と比較する複数個の比較手段と、
前記各比較手段による比較結果に基づいて連続検出回数が所定値に達したとき、前記ビット位置カウント手段のカウント値を修正するようにし、
前記各比較手段に前記同期信号検出予測位置からの隔たりに応じて異なる所定値を設定する手段を設けたことを特徴とする再生情報の同期検出回路。The information recording area is divided into a plurality of frames having a predetermined number of clocks, and synchronization of the respective frames is performed in synchronization with the predetermined number of clocks from an information recording / reproduction target information recording medium in which a synchronization signal is recorded in each frame. In a synchronization detection circuit for reproduction information that reads a signal and generates a synchronization detection signal synchronized with the synchronization signal and the predetermined number of clocks,
Bit position counting means for counting the time to the synchronization signal detection predicted position in the next frame based on a predetermined number of clocks between the frames;
Window signal generating means for generating a plurality of synchronization signal detection window signals in units of one clock in the vicinity of the synchronization signal detection predicted position based on the count value counted by the means;
A plurality of continuous detection number counting means for counting the number of continuous detections of the synchronization signal in each window generated by the means;
A plurality of comparison means for comparing the number of consecutive detections counted by each successive detection number counting means with a predetermined value, respectively;
When the number of consecutive detections reaches a predetermined value based on the comparison result by each comparison means, the count value of the bit position counting means is corrected,
A reproduction information synchronization detection circuit, characterized in that each of the comparison means is provided with means for setting a different predetermined value in accordance with a distance from the synchronization signal detection predicted position. 情報記録領域が所定クロック数の複数個のフレームに分割されており、該各フレームに同期信号が記録された情報記録再生対象の情報記録媒体から前記所定クロック数に同期させて前記各フレームの同期信号を読み出し、該同期信号及び前記所定クロック数に同期させた同期検出信号を発生する再生情報の同期検出方法において、
前記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントし、該カウントされたカウント値に基づいて前記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生し、該発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントし、該カウントされた各連続検出回数をそれぞれ所定値と比較し、該各比較結果に基づいて連続検出回数が所定値に達したとき、前記カウント値を修正し、
前記同期信号検出予測位置からの隔たりに応じて前記各所定値をそれぞれ異なる値にすることを特徴とする再生情報の同期検出方法。The information recording area is divided into a plurality of frames having a predetermined number of clocks, and synchronization of the respective frames is performed in synchronization with the predetermined number of clocks from an information recording / reproduction target information recording medium in which a synchronization signal is recorded in each frame. In a method for detecting synchronization of reproduction information that reads a signal and generates a synchronization detection signal synchronized with the synchronization signal and the predetermined number of clocks,
The time to the synchronization signal detection predicted position in the next frame is counted based on the predetermined number of clocks between the frames, and a plurality of clock units in the vicinity of the synchronization signal detection predicted position is counted based on the counted value. Synchronization signal detection window signal, and the number of consecutive detections of the synchronization signal in each of the generated windows is counted, the counted number of consecutive detections is compared with a predetermined value, and each comparison result When the number of consecutive detections reaches a predetermined value based on the above, the count value is corrected,
A method for detecting synchronization of reproduction information, wherein each predetermined value is set to a different value in accordance with a distance from the synchronization signal detection predicted position. 情報が所定クロック数の複数個のフレームに分割され、該各フレームに同期信号が含まれており、前記所定クロック数に同期させて前記各フレームの同期信号を読み出し、該同期信号及び前記所定クロック数に同期させた同期検出信号を発生する通信情報の同期検出回路において、
前記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントするビット位置カウント手段と、
該手段によってカウントされたカウント値に基づいて前記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生するウインドウ信号発生手段と、
該手段によって発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントする複数個の連続検出回数カウント手段と、
前記各連続検出回数カウント手段によってカウントされた連続検出回数をそれぞれ所定値と比較する複数個の比較手段と、
前記各比較手段による比較結果に基づいて連続検出回数が所定値に達したとき、前記ビット位置カウント手段のカウント値を修正するようにし、
前記各比較手段に前記同期信号検出予測位置からの隔たりに応じて異なる所定値を設定する手段を設けたことを特徴とする通信情報の同期検出回路。The information is divided into a plurality of frames having a predetermined number of clocks, and each frame includes a synchronization signal. The synchronization signal of each frame is read in synchronization with the predetermined number of clocks, and the synchronization signal and the predetermined clock are read. In the communication information synchronization detection circuit for generating a synchronization detection signal synchronized with the number,
Bit position counting means for counting the time to the synchronization signal detection predicted position in the next frame based on a predetermined number of clocks between the frames;
Window signal generating means for generating a plurality of synchronization signal detection window signals in units of one clock in the vicinity of the synchronization signal detection predicted position based on the count value counted by the means;
A plurality of continuous detection number counting means for counting the number of continuous detections of the synchronization signal in each window generated by the means;
A plurality of comparison means for comparing the number of consecutive detections counted by each successive detection number counting means with a predetermined value, respectively;
When the number of consecutive detections reaches a predetermined value based on the comparison result by each comparison means, the count value of the bit position counting means is corrected,
A communication information synchronization detection circuit, characterized in that each comparison means is provided with means for setting a different predetermined value in accordance with a distance from the synchronization signal detection predicted position. 情報が所定クロック数の複数個のフレームに分割され、該各フレームに同期信号が含まれており、前記所定クロック数に同期させて前記各フレームの同期信号を読み出し、該同期信号及び前記所定クロック数に同期させた同期検出信号を発生する通信情報の同期検出方法において、
前記各フレーム間の所定クロック数に基づいて次のフレームにおける同期信号検出予測位置までの時刻をカウントし、該カウントされたカウント値に基づいて前記同期信号検出予測位置の近傍で１クロック単位の複数の同期信号検出ウインドウ信号を発生し、該発生された各ウインドウ内での同期信号の連続検出回数をそれぞれカウントし、該カウントされた各連続検出回数をそれぞれ所定値と比較し、該各比較結果に基づいて連続検出回数が所定値に達したとき、前記カウント値を修正し、
前記同期信号検出予測位置からの隔たりに応じて前記各所定値をそれぞれ異なる値にすることを特徴とする通信情報の同期検出方法。The information is divided into a plurality of frames having a predetermined number of clocks, and each frame includes a synchronization signal. The synchronization signal of each frame is read in synchronization with the predetermined number of clocks, and the synchronization signal and the predetermined clock are read. In a synchronization detection method of communication information that generates a synchronization detection signal synchronized with a number,
The time to the synchronization signal detection predicted position in the next frame is counted based on the predetermined number of clocks between the frames, and a plurality of clock units in the vicinity of the synchronization signal detection predicted position is counted based on the counted value. Synchronization signal detection window signal, and the number of consecutive detections of the synchronization signal in each of the generated windows is counted, the counted number of consecutive detections is compared with a predetermined value, and each comparison result When the number of consecutive detections reaches a predetermined value based on the above, the count value is corrected,
The communication information synchronization detection method, wherein each predetermined value is set to a different value according to a distance from the synchronization signal detection predicted position.
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