JPH02306472A - Synchronizing circuit - Google Patents

Synchronizing circuit

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JPH02306472A
JPH02306472A JP1127541A JP12754189A JPH02306472A JP H02306472 A JPH02306472 A JP H02306472A JP 1127541 A JP1127541 A JP 1127541A JP 12754189 A JP12754189 A JP 12754189A JP H02306472 A JPH02306472 A JP H02306472A
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JP
Japan
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signal
circuit
synchronization
window gate
window
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Application number
JP1127541A
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Japanese (ja)
Inventor
Tsuneo Yanagida
柳田 恒男
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Olympus Corp
Original Assignee
Olympus Optical Co Ltd
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Publication date
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Publication of JPH02306472A publication Critical patent/JPH02306472A/en
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Abstract

PURPOSE:To prevent the misdetection of a synchronizing signal owing to a defect, etc., contained in the data and to obtain an accurate synchronizing signal by controlling to increase the width of a window gate if no synchronizing signal is detected. CONSTITUTION:A window gate signal generating circuit 23 produces a window gate signal (a) based on a synchronism detection signal (b) in the timing where the detection is estimated for the next synchronizing signal. Then the signal (a) is outputted to a synchronism detecting circuit 22. An interpolation signal generating circuit 24 produces a pseudo synchronizing signal which interpolates the synchronism detection signal, i.e., a synchronism interpolation signal (c) if the circuit 22 detects no synchronizing signal in a window gate signal period. The signal (c) is outputted to the circuit 23. Thus the circuit 23 produces a window gate signal (a') in the timing faster than that of the signal (b). In other words, the window gate signal period is increased compared with the signal (b). In such a way, an accurate synchronizing signal is obtained.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は同期信号のウィンドウゲートの幅を広げる手段
を設けた同期回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a synchronization circuit provided with means for widening the width of a window gate of a synchronization signal.

[従来技術] 近年、広い用途において、データ記録再生装置が用いら
れている。特に最近になって、扱われるデータ量が飛躍
的に増大し、光デイスク装置等、大量のデータの記録を
行える光学的な記録再生装置が注目される状況にある。
[Prior Art] In recent years, data recording and reproducing devices have been used in a wide range of applications. Particularly recently, the amount of data handled has increased dramatically, and optical recording and reproducing devices capable of recording large amounts of data, such as optical disk devices, are attracting attention.

ところで、上記光デイスク装置等ではデータは直列的に
記録され、且つ再生時には、この直列データを、そのデ
ータ領域の先端部分等にコード化されて記録されている
同期領域の同期信号と同期させて読み出す。
By the way, in the above-mentioned optical disk devices, etc., data is recorded serially, and during playback, this serial data is synchronized with a synchronization signal of a synchronization area encoded and recorded at the leading end of the data area. read out.

上記同期信号のみでは次の同期信号までの間に回転むら
、欠陥等があると、データを正確に読み取ることができ
なくなってしまうので、第8図に示すように同期領域(
シンクマークで示す。)の後の一定データ毎に、再同期
を行うための同期領域(リシンクマークで示す。)が挿
入されており、データ再生時に欠陥等によって復調器が
誤動作した時に再同期させるのに用いられる。
If there are rotational irregularities, defects, etc. between the above synchronization signals and the next synchronization signal, the data cannot be read accurately.
Indicated by a sink mark. ) is inserted into a synchronization area (indicated by a resync mark) for resynchronization, and is used to resynchronize when the demodulator malfunctions due to a defect or the like during data reproduction.

尚、この図において、VFO領域はリードデータからデ
ータビット用及びり日ツクビット用のウィンドウを発生
させるのに用いられる。
In this figure, the VFO area is used to generate windows for data bits and daylight bits from read data.

光ディスクでは、磁気ディスクに比べ、媒体上の欠陥が
2〜3桁悪いので、このリシンクマーク部分に欠陥が存
在する場合がある。
In optical disks, defects on the medium are two to three orders of magnitude worse than in magnetic disks, so defects may exist in the resync mark portion.

上記リシンクマークを検出する場合、誤検出をさけるた
めに、第9図に示すようなりシンクマーク検出ウィンド
ウを使用し、このウィンドウ内の信号パターンを比較し
て再同期信号(広い意味での同期信@)を得ている。
When detecting the above-mentioned resync mark, in order to avoid false detection, a sync mark detection window as shown in Figure 9 is used, and the signal pattern within this window is compared to determine the resync signal (synchronization signal in a broad sense). @) is obtained.

このようにして同期信号を得ていたが、欠陥等による誤
検出により、同期信号が得られない場合がある。ウィン
ドウゲート信号が基準クロックを使用して作られる揚台
、ディスクの回転変動にjこる誤差の蓄積を防ぐため、
ウィンドウ内−1〜はリシンクマーク検出ごとに発生さ
せている。このような場合、シンクマーク又はリシンク
マークによる同期信号が検出されないと次のリシンクマ
ークのウィンドウゲートの位置がずれ、以降リシンクマ
ークの検出が不可能となるので特開昭61−19467
8号公報に示されているように、ウィンドウゲートを常
開にして次の同期信号を得るという方法が考えられてい
る。
Although the synchronization signal was obtained in this way, there are cases where the synchronization signal cannot be obtained due to erroneous detection due to a defect or the like. The window gate signal is generated using a reference clock to prevent the accumulation of errors due to rotational fluctuations of the disk.
-1 to within the window are generated every time a resync mark is detected. In such a case, if the synchronization signal from the sync mark or resync mark is not detected, the position of the window gate of the next resync mark will shift, making it impossible to detect the resync mark thereafter.
As shown in Japanese Patent No. 8, a method has been considered in which the window gate is always open to obtain the next synchronization signal.

[発明が解決しようとする問題点] 同期信号が検出できない時に上記公報のようにウィンド
ウゲートを常開にすると第10図に示すようにデータ中
に欠陥がある場合、欠陥の前後のデータによっては、こ
れをリシンクマークと誤検出してしまう場合があり、そ
の後のデータの復調は誤り訂正゛回路(FCC回路)を
用いても訂正できなくなってしまったり、その後の同期
信号の検出が困難になってしまう欠点が生じる。
[Problems to be Solved by the Invention] If the window gate is kept open as in the above publication when the synchronization signal cannot be detected, if there is a defect in the data as shown in Figure 10, depending on the data before and after the defect, , this may be mistakenly detected as a resync mark, and the subsequent data demodulation cannot be corrected even with an error correction circuit (FCC circuit), and subsequent synchronization signal detection becomes difficult. There are drawbacks to this.

本発明は上述した点にかんがみてなざされたもので、デ
ータ中に欠陥等が存在しても、誤って同期信号と検出さ
れてしまうことを少くでき、誤りの少ない同期信号を得
ることのできる同期回路を提供することを目的とする。
The present invention has been developed in view of the above-mentioned points, and it is possible to reduce the possibility of erroneously detecting a synchronization signal even if there is a defect in the data, thereby making it possible to obtain a synchronization signal with fewer errors. The purpose is to provide a synchronous circuit that can

1問題点を解決する手段及び作用] 本発明は第1図(A)に示すような概略の構成である。1.Means and actions to solve the problem] The present invention has a schematic configuration as shown in FIG. 1(A).

再生信号は同期検出回路1に入力され、基準クロックを
用い、ウィンドウゲート信号aが開いている期間に同期
信号の検出を行い、同期検出信号すを生成する。この同
期検出回路1は、同期信号を検出しない場合には、ウィ
ンドウゲート発生回路2に同期補間信号Cを出力する。
The reproduced signal is input to a synchronization detection circuit 1, which detects a synchronization signal using a reference clock while the window gate signal a is open, and generates a synchronization detection signal S. When the synchronization detection circuit 1 does not detect a synchronization signal, it outputs a synchronization interpolation signal C to the window gate generation circuit 2.

このウィンドウゲート回路2は第1図(B)に示ずよう
に同期検出信号すに基づいて発生ずるウィンドウゲート
信号aよりも幅を広げたウィンドウゲート信号a′を・
同期補間信号Cに基づいて同期検出回路1に出ツノ覆る
。この幅が広げられたウィンドウゲート信号a′の期間
で、同期信号の検出を行うことにより、常開してしまう
場合よりも欠陥等により同期信号の誤検出の発生を防止
してエラーの少ない同期検出を行い従って、エラーレー
トの少ないデータ再生を行なえるようにしている。
As shown in FIG. 1(B), this window gate circuit 2 generates a window gate signal a' whose width is wider than the window gate signal a generated based on the synchronization detection signal S.
Based on the synchronization interpolation signal C, the output signal is output to the synchronization detection circuit 1. By detecting the synchronization signal during the period of the window gate signal a' whose width has been widened, synchronization with fewer errors can be achieved by preventing false detection of the synchronization signal due to defects, etc. Detection is performed so that data can be reproduced with a low error rate.

[実施例コ 以下、図面を参照して本発明を具体的に説明する。[Example code] Hereinafter, the present invention will be specifically described with reference to the drawings.

第2図ないし第6図は本発明の第1実施例に係り、第2
図は第1実施例を備えた光デイスク装置の概略の構成図
、第3図は第1実施例の同期回路のブロック図、第′4
図はウィンドウゲート発生口路の具体的構成を示す回路
図、第5図はウィンドウゲート発生回路の動作説明図、
第6図は補間信号発生回路の構成を示づ回路図である。
Figures 2 to 6 relate to the first embodiment of the present invention;
The figure is a schematic configuration diagram of an optical disk device equipped with the first embodiment, FIG. 3 is a block diagram of the synchronization circuit of the first embodiment, and
The figure is a circuit diagram showing a specific configuration of the window gate generation path, and FIG. 5 is an explanatory diagram of the operation of the window gate generation circuit.
FIG. 6 is a circuit diagram showing the configuration of the interpolation signal generation circuit.

第2図に示すように第1実施例を備えた光デイスク装置
11は、スピンドルモータ12で回転駆動される光ディ
スク13に対向して、ピックアップ14が配置され、こ
のピックアップ14にはデ゛ −少記録回路15から光
ディスク13に記録するディスクライトデータが入力さ
れ、このピックアップ14からデータ再生回路16にデ
ィスクリ−、ドデータを出力し、復調されたリードデー
タを生成できるようにしている。
As shown in FIG. 2, in the optical disk device 11 equipped with the first embodiment, a pickup 14 is arranged opposite to an optical disk 13 that is rotationally driven by a spindle motor 12. Disc write data to be recorded on the optical disc 13 is inputted from the recording circuit 15, and disc read and read data are outputted from the pickup 14 to the data reproducing circuit 16, so that demodulated read data can be generated.

上記ディスクリートデータは図示しないリードデータ処
理回路を介して一定単位毎のディスクリートデータにさ
れて第3図に示す第1実施例の同期回路21に入力され
る。
The above-mentioned discrete data is converted into discrete data in fixed units via a read data processing circuit (not shown) and inputted to the synchronization circuit 21 of the first embodiment shown in FIG. 3.

上記ディスクリートデータ(再生信号)はこの同期回路
21を構成する同期検出回路22に入力され、り[lツ
クCLKを用い、ウィンドウゲート発生回路23からの
ウィンドウゲート信号aが11 HI+の期間に同期信
号の検出を行い、検出された場合、同期検出信号すを出
力する。この同期検出信号すはウィンドウゲート発生回
路23及び補間信号発生回路24に入力される。
The above-mentioned discrete data (reproduction signal) is input to the synchronization detection circuit 22 constituting the synchronization circuit 21, and the synchronization signal is output using the clock CLK during the period when the window gate signal a from the window gate generation circuit 23 is 11 HI+. If detected, a synchronization detection signal is output. This synchronization detection signal is input to a window gate generation circuit 23 and an interpolation signal generation circuit 24.

上記ウィンドウゲート発生回路23は、同期検出信号す
に基づき、次の同期信号が検出されると予測されるタイ
ミングでウィンドウゲート信号aを発生し、同期検出回
路22に出力する。
The window gate generation circuit 23 generates a window gate signal a at a timing when the next synchronization signal is predicted to be detected based on the synchronization detection signal A, and outputs it to the synchronization detection circuit 22.

上記補間信号発生回路24は、同期検出回路22がウィ
ンドウゲート信号期間に同期信号を検出しなかった場合
、同期検出信号を補間する擬似の同期信号、つまり同期
補間信りCを生成し、ウィンドウゲート回路23に出力
する。
When the synchronization detection circuit 22 does not detect a synchronization signal during the window gate signal period, the interpolation signal generation circuit 24 generates a pseudo synchronization signal that interpolates the synchronization detection signal, that is, a synchronization interpolation signal C, and Output to circuit 23.

上記ウィンドウゲート回路23は、この同期補正信号C
が入力された場合には、同期検出信号すの場合よりも早
いタイミングでウィンドウゲート信号a′を発生させる
、つまり同期検出信号すの場合よりもウィンドウゲート
信号期間を広げるようにしている。
The window gate circuit 23 receives this synchronization correction signal C.
When the synchronization detection signal A is inputted, the window gate signal a' is generated at a timing earlier than that of the synchronization detection signal S, that is, the window gate signal period is made wider than that of the synchronization detection signal S.

従って、前のウィンドウゲート信号期間で、同期信号を
検出した場合には、・一定の間隔で次のウィンドウゲー
ト信号aを発生ずるが、前のウィンドウゲート信号期間
に同期信号が検出されなかった場合には、前記間隔より
短い間隔で次のウィンドウゲート信号a′を発生し同期
検出回路22はこの広げられたウィンドウゲート信号期
間にて同期信号を確実に検出できるようにしている。
Therefore, if a synchronization signal is detected in the previous window gate signal period, the next window gate signal a is generated at regular intervals, but if no synchronization signal is detected in the previous window gate signal period. In this case, the next window gate signal a' is generated at an interval shorter than the above-mentioned interval, so that the synchronization detection circuit 22 can reliably detect the synchronization signal in this expanded window gate signal period.

つまり、同期補間信号Cは、同期検出信号すよりも信頼
性が低いので、同期検出信号すの場合と同様の発生タイ
ミングでウィンドウゲート信号aを発生させると、同期
信号の検出ができなくなる可能性が高くなるので、より
広いウィンドウゲート信号期間にすることにより、次の
同期信号の検出を確実に行えるようにしている。
In other words, since the synchronous interpolation signal C is less reliable than the synchronous detection signal S, if the window gate signal a is generated at the same timing as the synchronous detection signal S, there is a possibility that the synchronous signal cannot be detected. Since this increases, the next synchronization signal can be reliably detected by making the window gate signal period wider.

又、同期信号を検出できなかった場合、従来例のように
常開させてないので、データ中の欠陥部分を同期信号と
判断してしまう誤検出も防止するようにしている。
In addition, when a synchronization signal cannot be detected, it is not kept open as in the conventional example, thereby preventing erroneous detection in which a defective portion of data is determined to be a synchronization signal.

次に、ウィンドウゲート発生回路23の具体的構成を第
4図に示す。
Next, a specific configuration of the window gate generation circuit 23 is shown in FIG.

このウィンドウゲート発生回路23は同期検出信号すに
より、所定のタイミングでウィンドウゲート信号を発生
する正常時ウィンドウ発生回路31と、この同期検出信
@bが出力されない場合の同期補間信号Cににリウィン
ドウゲート信号a′を発生する異常時ウィンドウゲート
発生回路32とから構成される。
This window gate generation circuit 23 is connected to a normal window generation circuit 31 which generates a window gate signal at a predetermined timing in response to a synchronization detection signal, and a rewindow to a synchronization interpolation signal C when this synchronization detection signal @b is not output. The abnormality window gate generation circuit 32 generates a gate signal a'.

上記正常時ウィンドウゲート発生回路31は例えば同期
検出信号すにより、一定数(例えばプリセット値まで)
を計数するカウンタと、一定数の計測後の一定のゲート
幅のパルスを発生づるワンショットマルチバイブレータ
等で構成できる。
The normal window gate generation circuit 31 generates a certain number of gates (for example, up to a preset value) by, for example, a synchronization detection signal.
A one-shot multivibrator can be used to generate a pulse with a fixed gate width after a certain number of measurements.

又、上記異常時ウィンドウゲート発生口・路32は同期
補間信号Cをラッチするフリップフロップ(FFと略記
1°る。)33と、このFF33より、ウィンドウゲー
ト幅をセットするためのカウント値を出力する第1及び
第2カウンタ34.35と、該カウンタ34,35の出
力をデコードし、ウィンドウゲート幅を設定づるデコー
ド回路36と、該デコード回路36の出力をラッチし、
ウィンドウゲートをセットするFF37と、正常時及び
異常時ウィンドウゲート発生回路31.32の各ウィン
ドウゲート信号の論理和を出力するオア回路38とから
構成される。
In addition, the above-mentioned abnormality window gate generation port/path 32 has a flip-flop (abbreviated as FF) 33 which latches the synchronous interpolation signal C, and this FF 33 outputs a count value for setting the window gate width. a decode circuit 36 that decodes the outputs of the counters 34 and 35 and sets the window gate width; and latches the output of the decode circuit 36;
It is composed of an FF 37 that sets a window gate, and an OR circuit 38 that outputs the logical sum of the window gate signals of the normal and abnormal window gate generation circuits 31 and 32.

上記FF33の出力は第1及び第2カウンタ34.35
のリセットを解除し、クロックCLKのカウント動作を
行わせる。この場合筒1のカウンタ34のキ17り一出
力は第2のカウンタ35のカウントネーブル端子Tに印
加され、第2のカウンタ35はこのキャリー出力期間の
みカウント動作を行う。
The output of the above FF33 is the first and second counter 34.35
The reset is released and the clock CLK is started to count. In this case, the key 17 output of the counter 34 of the cylinder 1 is applied to the count enable terminal T of the second counter 35, and the second counter 35 performs a counting operation only during this carry output period.

上記第1のカウンタ34の出力QC,QDと第2のカウ
ンタ34の出力QBは3人力のアンド回路41に、第1
のカウンタ34の出力QDと第2のカウンタ35の出力
QA、QBは3人力のアンド回路42にそれぞれ入力さ
れる。これらアンド回路41./1.2の出力は、それ
ぞれ次段のアンド回路43.44に入力され、これらア
ンド回路43.44にはクロックCLKをインバータ4
5で反転した信号が入力される。
The outputs QC, QD of the first counter 34 and the output QB of the second counter 34 are sent to a three-man-operated AND circuit 41.
The output QD of the counter 34 and the outputs QA and QB of the second counter 35 are input to a three-man AND circuit 42, respectively. These AND circuits 41. The outputs of /1.2 are input to the AND circuits 43 and 44 at the next stage, and the clock CLK is input to the AND circuits 43 and 44 by the inverter 4.
5, the inverted signal is input.

上記アンド回路43.44の出力はさらにアンド回路4
6.47に人力され、これらアンド回路46.47はフ
ォーマット選択信号FOrlllat selにより、
アンド回路46.47の一方のみが選択される。つまり
、フォーマット選択信号F ormat、     s
elはアンド回路47に入力されると共に、インバータ
48を介してアンド回路46に入力され、フォーマット
選択信号Format selが11 H11の場合に
はアンド回路47を開き、一方di L 11の場合に
はアンド回路46を開く。
The outputs of the AND circuits 43 and 44 are further output from the AND circuit 4.
6.47, and these AND circuits 46.47 are manually operated by the format selection signal FORllat sel.
Only one of AND circuits 46 and 47 is selected. That is, the format selection signal Format, s
el is input to the AND circuit 47 and also to the AND circuit 46 via the inverter 48, and when the format selection signal Format sel is 11 H11, the AND circuit 47 is opened, while when di L 11, the AND circuit 46 is inputted. Open circuit 46.

上記アンド回路46.47の出力はオア回路4つを経て
FF37に入力される。尚、FF33゜37は同期検出
信号すの立上がりでリセットされる。
The outputs of the AND circuits 46 and 47 are input to the FF 37 via four OR circuits. Incidentally, the FFs 33 and 37 are reset at the rising edge of the synchronization detection signal S.

つまり、この実施例ではフォーマット選択信号Form
at selにより、ウィンドウゲート幅を選択できる
ようにしてあり、第4図のデコード回路36の中央部分
の1点鎖線は2つのセクタフォーマット(例えば102
4BVteと512Byte>に応じて2つのウィンド
ウゲ−ト信号 と44のカウント値)の一方を選択できることを示して
いる。
That is, in this embodiment, the format selection signal Form
At sel, the window gate width can be selected, and the one-dot chain line in the center of the decoding circuit 36 in FIG.
4BVte and 512 Bytes>, one of two window gate signals and a count value of 44) can be selected.

次にこのウィンドウゲート発生回路23の動作−を説明
する。
Next, the operation of this window gate generation circuit 23 will be explained.

第5図(a)に示すように同期検出信号すが検出される
と、正常峙ウィンドウゲート発生回路31は、同図(b
)に示すように一定の間隔Taで次のウィンドウゲート
信号aを一定のウィンドウ(ゲート)幅paを出力する
。このウィンドウゲート信号aが出力された期間に、同
期信号が検出されないと、補間信号発生回路24から第
5図(C)に示すように同期補間信号Cが出力される。
When the synchronization detection signal S is detected as shown in FIG. 5(a), the normal window gate generation circuit 31 outputs the
), the next window gate signal a is output at a constant interval Ta with a constant window (gate) width pa. If no synchronization signal is detected during the period in which the window gate signal a is output, the interpolation signal generating circuit 24 outputs a synchronization interpolation signal C as shown in FIG. 5(C).

上記同期補間信号CはFF33でラッチされ、このラッ
チされた出力で第1及び第2カウンタ34.35がカウ
ント動作を開始する。しかして、アンド回路41あるい
は42への入力信号が全て“H′′になる所定のカウン
ト値になると、FF37がセットされ、オア回路38を
経てウィンドウゲート信号a′が出力される。
The synchronous interpolation signal C is latched by the FF 33, and the first and second counters 34 and 35 start counting operations based on the latched output. When all the input signals to the AND circuit 41 or 42 reach a predetermined count value of "H", the FF 37 is set and the window gate signal a' is outputted via the OR circuit 38.

このウィンドウゲート信号a′は第5図に示すように同
期検出信号が出力された場合の間隔Taより短い間隔7
. a +で開くようにしている。尚、第5図(a)で
は同期検出信号すの立上がりのタイミングの位置にずら
してウィンドウゲート信号a。
As shown in FIG. 5, this window gate signal a' has an interval 7 which is shorter than the interval Ta when the synchronization detection signal is output.
.. I try to open it by pressing a+. In FIG. 5(a), the window gate signal a is shifted to the timing of the rise of the synchronization detection signal A.

a′が出力されるまでの間隔Ta、Ta′を比較して示
している。
The intervals Ta and Ta' until a' is output are compared and shown.

しかして、上記ウィンドウゲート信号a′が出力されて
いる期間に同期検出信号すが検出されると、その同期検
出信号すの立上がりでFF33゜37がリセットされ、
ウィンドウゲート信号a′が閉じることになる。
When the synchronization detection signal S is detected during the period in which the window gate signal a' is being output, the FFs 33 and 37 are reset at the rising edge of the synchronization detection signal S.
Window gate signal a' will be closed.

次に同期補間信号Cを生成する補間信号発生回路24の
具体的構成を第6図で示す。
Next, a specific configuration of the interpolation signal generation circuit 24 that generates the synchronous interpolation signal C is shown in FIG.

カウンタ51のクロック入力端にはクロックCLKが印
加され、且つこのカウンタ51のクリア端子には再同期
信号検出回路52の再同期信号パルスR3DETがイン
バータ53を介して印加される。
A clock CLK is applied to the clock input terminal of the counter 51, and a resynchronization signal pulse R3DET from the resynchronization signal detection circuit 52 is applied to the clear terminal of the counter 51 via an inverter 53.

しかして、この再同期信号パルスR3DETにの検出か
ら次の信号パルスR8DETの発生位置をこのカウンタ
51で計測し、本来法の信号パルスR3DETが出力さ
れるタイミングを含む適宜の時間幅でH′′となる分周
信号を2人力のアンドゲート54の一方に入力される。
From the detection of this resynchronization signal pulse R3DET, the generation position of the next signal pulse R8DET is measured by this counter 51, and the H'' The frequency-divided signal is input to one of the two AND gates 54.

また、このカウンタ51は、本来法の再同期信号パルス
R8DETが出りされるタイミングを含む適宜の時間幅
のみで“H゛′となり、それ以外では“L″となる分局
出力を第1及び第2のD−FF55.56のクリア端子
に印加している。
In addition, this counter 51 outputs the branch output which becomes "H" only in an appropriate time width including the timing when the original resynchronization signal pulse R8DET is output, and which becomes "L" at other times. It is applied to the clear terminal of D-FF55,56.

上記第1のD−FF55のクロック入力端子にはリード
クロックRCLKが印加され、データ入力端に印加され
る再同期信号パルスR8DETが出力される゛H″レベ
ル又は出力されないL ++レベル(以下゛レベル″を
略す。)に応じてその反転出力端口からリードクロック
RCLKのタイミングで“L″又はH′′を出力する。
The read clock RCLK is applied to the clock input terminal of the first D-FF55, and the resynchronization signal pulse R8DET applied to the data input terminal is either at the "H" level at which it is output or at the L++ level (hereinafter "level") at which it is not output. "" is omitted), "L" or H'' is output from the inverted output terminal at the timing of the read clock RCLK.

このD−F F55の出力は、アンドゲート54の他方
の入力端に印加され、信号パルスR8DETが検出され
た場合にはこのゲートを閉じ、逆に検出されない場合に
はこのゲートを開いて、第2のD−FF56のデータ入
力端に゛ト1″′を印加する。
The output of this D-F F55 is applied to the other input terminal of the AND gate 54, and when the signal pulse R8DET is detected, this gate is closed, and conversely, when the signal pulse R8DET is not detected, this gate is opened and the 1'' is applied to the data input terminal of the D-FF 56 of No. 2.

従って、第2のD−FF56は、信号パルスR8’  
DETが検出されないと、リードクロックRCLににて
データ入力端に印加された“H″となる同期補正信号C
を出力する。尚、一方、信号パルスR3DETが検出さ
れた場合には、この同期補間信号Cを出力しない。
Therefore, the second D-FF 56 receives the signal pulse R8'
If DET is not detected, the synchronization correction signal C becomes “H” applied to the data input terminal with the read clock RCL.
Output. On the other hand, if the signal pulse R3DET is detected, this synchronous interpolation signal C is not output.

この第1実施例によれば同期検出信8bが出力されない
場合には、ウィンドウゲート幅を広げるようにしている
ので、例えば第5図に示ずようにデータ中に欠陥[)e
が存在した場合、(上述の公報の従来例で誤検出が生じ
る欠陥であっても)欠陥部分よりも後でウィンドウゲー
トが聞く状態であればその欠陥によって同期信号である
と誤検出することを防ぐことができる。尚、データ中で
の欠陥によるデータの誤検出はFCC回路で訂正できる
According to this first embodiment, when the synchronization detection signal 8b is not output, the window gate width is widened, so that, for example, as shown in FIG.
If there is a defect (even if it is a defect that causes false detection in the conventional example of the above publication), if the window gate is in a state where it is heard after the defective part, the defect will cause it to be falsely detected as a synchronization signal. It can be prevented. Incidentally, erroneous detection of data due to defects in the data can be corrected by the FCC circuit.

第7図は本発明の第2実施例におけるウィンドウゲート
発生回路61の主要部を示1゜この第2実施例は、第4
図の1クインドウゲ一ト発生回路23において、F F
 37の代りにワンショットマル−15−’ チバイブレータ(以下、08Mと記す。)62を用いて
いる。
FIG. 7 shows the main part of a window gate generation circuit 61 in a second embodiment of the present invention.
In the one-window gate generation circuit 23 shown in the figure, F F
37, a one-shot multi-15-' vibrator (hereinafter referred to as 08M) 62 is used.

この08M62は、デコード回路36の出力信号の立上
がりで、例えば第5図のウィンドウゲート幅Paより広
いゲート幅のパルスを出力するように設定しであると共
に、そのゲート幅を広げられるようにコンデンサCと抵
抗R1,R2,R3の値が設定しである。
This 08M62 is set to output a pulse with a gate width wider than, for example, the window gate width Pa shown in FIG. and the values of resistors R1, R2, and R3 are set.

例えば抵抗R1,R2,R3をそれぞれ選択した場合の
パルス幅(ゲート幅)をPA、、PB、PCとすると、
Pa <PA<PB<PCk−設定しである。
For example, if the pulse widths (gate widths) when resistors R1, R2, and R3 are selected are PA, PB, and PC, then
Pa<PA<PB<PCk-setting.

尚、この08M62は同期検出信号すでリセットされる
Note that this 08M62 is already reset by the synchronization detection signal.

上記抵抗R1,R2,R3の選択は、カウンタ63の出
力でマルチプレクサ64を介して行われる。
The selection of the resistors R1, R2, and R3 is performed using the output of the counter 63 via the multiplexer 64.

尚、このカウンタ63の出力は、デコード回路36のデ
コード値も切換え、ゲート幅を広くした場合、その発生
のタイミングも早くなるようにしている。(デコード値
の選択については図示路。
Note that the output of this counter 63 also switches the decoded value of the decode circuit 36, so that when the gate width is widened, the timing of its generation becomes earlier. (See the diagram for selection of decode values.

例えばフォーマットセレクト信号で、切換えるのと同様
にしても良いし、マルチプレクサでアンド回路41.4
2に入力されるカウンタ34.35の出力QA、QB等
を切換える。) 上記カウンタ93は同期検出信号blcリセットされた
後、次の同期検出信号すが入力されるまでの同期補間信
号Cをカウントする。
For example, the format select signal may be used to switch, or a multiplexer may be used to switch the AND circuit 41.4.
The outputs QA, QB, etc. of the counters 34 and 35 that are input to the counters 2 and 35 are switched. ) The counter 93 counts the synchronous interpolation signal C after the synchronous detection signal blc is reset until the next synchronous detection signal is input.

つまり、同期検出信号すが発生しない場合が続 。In other words, there are cases where the synchronization detection signal is not generated.

くと、ウィンドウゲート幅を益々広くするように □こ
の第2実施例は、同期信号が検出されないでウィンドウ
ゲート幅を同期信号を検出した場合の所定のゲート幅の
値より広くした場合、同期信号を検出しないことがあっ
ても、設定されたゲート時間後にゲートを閉じるように
なると共に、同期信号が検出されない場合が続くと、益
々ゲート幅を広するようにし、同期信号が検出されなく
なっ゛   た場合、ゲートを開くタイミングが不正確
になる □のをゲート幅を広げることでカバーし、あわ
せてデータ中の欠陥等による誤検出を防止することがで
きる。
□In this second embodiment, when the synchronization signal is not detected and the window gate width is made wider than the predetermined gate width value when the synchronization signal is detected, the synchronization signal Even if the gate is not detected, the gate will close after the set gate time, and if the synchronization signal continues to be not detected, the gate width will be widened further, and the synchronization signal will no longer be detected. In this case, the gate opening timing becomes inaccurate (□) can be covered by widening the gate width, and erroneous detection due to defects in data can be prevented.

[発明の効果] 以上述べたように本発明によれば、同期信号が検出され
ない場合には、ろイントウゲートを常開するのでなく、
ウィンドウゲート幅を広げる方向に制御しでいるので、
データ中の欠陥等による同期信号を誤って検出すること
を防ぎ、正確な同期信号を得ることかできる。
[Effects of the Invention] As described above, according to the present invention, when a synchronization signal is not detected, the in-toe gate is not always open, but
Since the window gate width is controlled in the direction of widening,
It is possible to prevent erroneous detection of synchronization signals due to defects in data and obtain accurate synchronization signals.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の概略の構成及び動作の説明図、第2図
ないし第6図は本発明の第1実施例に係り、第2図は第
1実施例を備えた光デイスク装置の概略の構成図、第3
図は第1実施例の同期回路のブ[]ツク図、第4図はウ
ィンドウゲート発生回路の具体的構成を示す回路図、第
5図はウィンドウゲート発生回路の動作説明図、第6図
は補間信号発生回路の構成を示す回路図、第7図は本発
明の第2実施例におけるウィンドウ発生回路の一部を示
す回路図、第8図は光ディスクのデータフォーマットの
例を示す説明図、第9図はりシンクマーク検出のために
ウィンドウを設ける様子を示す説明、  図、第10図
は従来例による誤検出が生じることを示す説明図である
。 1.22・・・同期検出回路 2.23・・・ウィンドウゲー゛ト発生回路11・・・
光デイスク装置 13・・・光ディスク14・・・ピッ
クアップ  16・・・データ再生回路21・・・同期
回路 24・・・補間信号発生回路 州           ぐ 叫 F −L法 ヘエ δ間
FIG. 1 is an explanatory diagram of the general structure and operation of the present invention, FIGS. 2 to 6 relate to a first embodiment of the present invention, and FIG. 2 is a schematic diagram of an optical disk device equipped with the first embodiment. Configuration diagram, 3rd
Figure 4 is a block diagram of the synchronous circuit of the first embodiment, Figure 4 is a circuit diagram showing the specific configuration of the window gate generation circuit, Figure 5 is an explanatory diagram of the operation of the window gate generation circuit, and Figure 6 is FIG. 7 is a circuit diagram showing the configuration of an interpolation signal generation circuit; FIG. 7 is a circuit diagram showing a part of the window generation circuit in the second embodiment of the present invention; FIG. FIG. 9 is an explanatory diagram showing how a window is provided for detecting a sync mark, and FIG. 10 is an explanatory diagram showing that erroneous detection occurs in the conventional example. 1.22...Synchronization detection circuit 2.23...Window gate generation circuit 11...
Optical disk device 13...Optical disk 14...Pickup 16...Data reproducing circuit 21...Synchronization circuit 24...Interpolation signal generation circuit Between F and L method hehe δ

Claims (1)

【特許請求の範囲】 同期信号が検出された場合、次の同期信号の検出を行う
期間を規定するウィンドウゲート信号を発生するウィン
ドウゲート発生回路を備えた同期回路において、 同期信号が検出されない場合には、同期信号が検出され
た場合に比べ次の同期信号を検出するためのウィンドウ
ゲート信号の発生のタイミングを早くしてそのゲート幅
を広げる方向性を持った制御手段を設けたことを特徴と
する同期回路。
[Claims] In a synchronization circuit including a window gate generation circuit that generates a window gate signal that defines a period for detecting the next synchronization signal when a synchronization signal is detected, when the synchronization signal is not detected. is characterized by providing a control means that has the directionality of increasing the gate width by advancing the timing of generation of a window gate signal for detecting the next synchronization signal compared to when a synchronization signal is detected. synchronous circuit.
JP1127541A 1989-05-19 1989-05-19 Synchronizing circuit Pending JPH02306472A (en)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066336A (en) * 1992-06-17 1994-01-14 Yamaha Corp Synchronizing signal correction method
US6069855A (en) * 1996-11-22 2000-05-30 Sanyo Electric Co., Ltd. Synchronous circuit and optical disk reproduction device capable of realizing more precise synchronization
US6209117B1 (en) 1997-11-21 2001-03-27 Samsung Electronics Co., Ltd. Method for canceling abnormal synchronization signal
US7397750B2 (en) 2003-11-05 2008-07-08 Teac Corporation Optical disc apparatus with rule based synchronization

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066336A (en) * 1992-06-17 1994-01-14 Yamaha Corp Synchronizing signal correction method
US6069855A (en) * 1996-11-22 2000-05-30 Sanyo Electric Co., Ltd. Synchronous circuit and optical disk reproduction device capable of realizing more precise synchronization
US6209117B1 (en) 1997-11-21 2001-03-27 Samsung Electronics Co., Ltd. Method for canceling abnormal synchronization signal
US7397750B2 (en) 2003-11-05 2008-07-08 Teac Corporation Optical disc apparatus with rule based synchronization

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