JP3881856B2 - 保護回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、インダクタンス性の負荷への電流の通流状態を制御するＦＥＴ等を保護するための保護回路に関し、特に車載用の各種電源分配部における電源制御に適用される保護回路に関するものである。
【０００２】
【従来の技術】
図３は、従来の保護回路およびその保護回路が適用される回路構造の回路図である。この種の保護回路としては、図３に示すように、インダクタンス性の負荷（例えばモータ）１の電源オフ時に発生するサージ電圧への対策としてダイナミッククランプ回路を用いたものがある。このダイナミッククランプ回路は、ＭＯＳＦＥＴ３のゲートとドレインとの間に介装されたツェナーダイオード５を備えている。
【０００３】
図４は、図３の回路構造における負荷１の電源オフ時のサージ電流等の様子を示す図である。図４中のグラフＧ１は、図３の回路構造において負荷１の電源オフ時に負荷１に流れる電流ＩL（図３参照）の時間変化を示しており、グラフＧ２は、同じく図３の回路構造において負荷１の電源オフ時にＭＯＳＦＥＴ３のソース電圧ＶS（図３参照）の時間変化を示している。また、図４のグラフＧ３は、図３の回路構造においてツェナーダイオード５を取り除いたときの負荷１の電源オフ時のソース電圧ＶSの時間変化を示している。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来の保護回路では、ツェナーダイオード５を使用するため、回路構成が大型化および高コスト化するという問題がある。また、ツェナーダイオード５のオン、オフ時に高周波ノイズが発生するという問題もある。
【０００５】
そこで、本発明は前記問題点に鑑み、回路構成の小型化および低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要のない保護回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＦＥＴとを備える回路構造に対して設けられる保護回路であって、前記ＦＥＴのゲートとグランドとの間に介装されたサージ電圧対策用の抵抗を備えることを特徴とする。
【０００７】
【発明の実施の形態】
図１は、本発明の一実施形態に係る保護回路およびその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路１０が適用される回路構造は、図１に示すように、インダクタンス性の負荷（例えばモータ）１１と、負荷１１への通電状態を制御するＮチャンネルＭＯＳＦＥＴ１３と、ＭＯＳＦＥＴ１３を駆動するチャージポンプ回路１５とを備えている。負荷１１とＭＯＳＦＥＴ１３とは、ＭＯＳＦＥＴ１３の方が電源電流の通流方向上流側となるように、通電路１７に直列に介装されている。通電路１７は、電源ライン１９とグランドとの間に介装される。チャージポンプ回路１５とＭＯＳＦＥＴ１３のゲートとの間には、抵抗２１が介装されている。通電路１７には、ＭＯＳＦＥＴ１３と並列になるようにダイオード２３が接続されている。ダイオード２３は、その順方向が電源ライン１９から通電路１７に供給される電源電流の通流方向と逆向きになるように接続されている。
【０００８】
本実施形態に係る保護回路１０は、ＭＯＳＦＥＴ１３のゲートとグランドとの間に介装された抵抗３１を備えている。
【０００９】
次に、図１の回路構造の動作を説明する。まず負荷１１の駆動時は、チャージポンプ回路１５によって昇圧された駆動電圧がＭＯＳＦＥＴ１３のゲートに与えられてＭＯＳＦＥＴ１３がオンし、これによって、電源ライン１９からの電源電流がＭＯＳＦＥＴ１３を介して負荷１１に流れ、負荷１１が駆動される。
【００１０】
負荷１１の電源オフ時には、ＭＯＳＦＥＴ１３がオンしている状態でチャージポンプ回路１５の出力電圧が下げられ、ゲート電圧がしきい値電圧を下回った時点でＭＯＳＦＥＴ１３がオフされる。そして、そのＭＯＳＦＥＴ１３のオフに伴って、ＭＯＳＦＥＴ１３のソース電位に、負荷１１のインダクタンス逆起電力による負サージが発生する。ＭＯＳＦＥＴ１３のゲートは抵抗３１を介してグランドに接続されており、チャージポンプ回路１５の出力オフ時は、ゲート電圧がグランド電圧に保持されているため、ソース電位の負サージ発生に伴って、ゲート、ソース間電圧がしきい値電圧を上回り、ＭＯＳＦＥＴ１３がオンする。このＭＯＳＦＥＴ１３のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このＭＯＳＦＥＴ１３がオンしている期間は、ＭＯＳＦＥＴ１３の電力で負荷１１の逆起電力が吸収される。
【００１１】
図２は、図１の回路構造における負荷１１の電源オフ時のサージ電流等の様子を示す図である。図２中のグラフＧ４は、図１の回路構造において負荷１１の電源オフ時に負荷１１に流れる電流ＩL（図１参照）の時間変化を示しており、グラフＧ５は、同じく図１の回路構造において負荷１１の電源オフ時にＭＯＳＦＥＴ１３のソース電圧ＶS（図１参照）の時間変化を示している。グラフＧ４，Ｇ５の状態より、本実施形態に係る保護回路１０によっても前述の図３の保護回路とほぼ同等のサージ抑制効果が得られることが分かる。
【００１２】
これによって、本実施形態に係る保護回路１０は、ＭＯＳＦＥＴ１３のゲートとグランドとの間に抵抗３１を介装する回路構成であるため、回路構成の小型化および低コスト化を図りつつ、本実施形態が適用される回路構造における負荷１１の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードような素子を使用する必要がない。
【００１３】
【発明の効果】
請求項１に記載の発明によれば、ＦＥＴのゲートとグランドとの間に抵抗を介装する回路構成であるため、回路構成の小型化および低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードような素子を使用する必要がない。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る保護回路およびその保護回路が適用される回路構造の回路図である。
【図２】図１の回路構造における負荷の電源オフ時のサージ電流等の様子を示す図である。
【図３】従来の保護回路およびその保護回路が適用される回路構造の回路図である。
【図４】図３の回路構造における負荷の電源オフ時のサージ電流等の様子を示す図である。
【符号の説明】
１０ 保護回路
１１ 負荷
１３ ＭＯＳＦＥＴ
３１ 抵抗
Claims (1)
- インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＦＥＴとを備える回路構造に対して設けられる保護回路であって、
前記ＦＥＴのゲートとグランドとの間に介装されたサージ電圧対策用の抵抗を備えることを特徴とする保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001226080A JP3881856B2 (ja) | 2001-07-26 | 2001-07-26 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001226080A JP3881856B2 (ja) | 2001-07-26 | 2001-07-26 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003047286A JP2003047286A (ja) | 2003-02-14 |
| JP3881856B2 true JP3881856B2 (ja) | 2007-02-14 |
Family
ID=19058964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001226080A Expired - Lifetime JP3881856B2 (ja) | 2001-07-26 | 2001-07-26 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3881856B2 (ja) |
-
2001
- 2001-07-26 JP JP2001226080A patent/JP3881856B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003047286A (ja) | 2003-02-14 |
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