JP3879812B2 - トラップ処理方法及びトラップ処理装置 - Google Patents

トラップ処理方法及びトラップ処理装置 Download PDF

Info

Publication number
JP3879812B2
JP3879812B2 JP2000175146A JP2000175146A JP3879812B2 JP 3879812 B2 JP3879812 B2 JP 3879812B2 JP 2000175146 A JP2000175146 A JP 2000175146A JP 2000175146 A JP2000175146 A JP 2000175146A JP 3879812 B2 JP3879812 B2 JP 3879812B2
Authority
JP
Japan
Prior art keywords
instruction
unit
register
address
trap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000175146A
Other languages
English (en)
Other versions
JP2001022584A (ja
Inventor
トロン グエン，レ
デレク ジェイ． レンツ，
ヨシユキ ミヤヤマ，
サンジブ ガルク，
ヤスアキ ハギワラ，
ジョハネス ワン，
クワン エイチ． トラン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of JP2001022584A publication Critical patent/JP2001022584A/ja
Application granted granted Critical
Publication of JP3879812B2 publication Critical patent/JP3879812B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G06F9/3865—Recovery, e.g. branch miss-prediction, exception handling using deferred exception handling, e.g. exception flags
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/3017—Runtime instruction translation, e.g. macros
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3802—Instruction prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
    • G06F9/384—Register renaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3858—Result writeback, i.e. updating the architectural state or memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/461—Saving or restoring of program or task context
    • G06F9/462—Saving or restoring of program or task context with multiple register sets
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked

Description

【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサ・アーキテクチャに関し、さらに具体的には、マイクロプロセッサにおける割り込みと例外の処理に関する。
【０００２】
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願０７／７２６，９４２号の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】
関連特許出願相互参照
以下に列挙した米国特許出願は本件特許出願と同時に米国特許出願され、係属中のものであるが、これらの米国特許出願に開示されており、かつそれぞれに対応して出願された日本での特許出願に開示されている事項は、その出願番号を本明細書で引用することにより本明細書の一部を構成するものとする。
１．発明の名称「高性能ＲＩＳＣマイクロプロセッサ・アーキテクチャ」（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＲＩＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ）ＳＭＯＳ ７９８４ ＭＣＦ／ＧＢＲ，米国特許出願第０７／７２７，００６号、１９９１年７月８日出願、発明者Ｌｅ Ｔ．Ｎｇｕｙｅｎ他、およびこれに対応する特願平５−５０２１５０（特表平６−５０１１２２号公報）。
２．発明の名称「拡張可能ＲＩＳＣマイクロプロセッサ・アーキテクチヤ」（Ｅｘｔｅｎｓｉｂｌｅ ＲＩＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ）ＳＭＯＳ ７９８５ ＭＣＦ／ＧＢＲ，米国特許出願第０７／７２７，０５８号、１９９１年７月８日出願、発明者Ｌｅ Ｔ．Ｎｇｕｙｅｎ他、およびこれに対応する特願平５−５０２１５３（特表平６−５０１１２４号公報）。
３．「アーキテクチャ上の依存関係を隔離したＲＩＳＣマイクロプロセッサ・アーキテクチャ」（ＲＩＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ ｉｓｏｌａｔｅｄ Ａｒｃｈｉｔｅｃｔｕｒａｌ Ｄｅｐｅｎｄｅｎｃｉｅｓ）ＳＭＯＳ ７９８７ ＭＣＦ／ＧＢＲ，米国特許出願第０７／７２６，７４４号、１９９１年７月８日出願、発明者Ｌｅ Ｔ．Ｎｇｕｙｅｎ他、およびこれに対応する特願平５−５０２１５２（特表平６−５０２０３４号公報）。
４．発明の名称「複数型レジスタ・セットを採用したＲＩＳＣマイクロプロセッサ・アーキテクチャ」（ＲＩＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｉｍｐｌｅｍｅｎｔｉｎｇ Ｍｕｌｔｉｐｌｅ Ｔｙｐｅｄ Ｒｅｇｉｓｔｅｒ Ｓｅｔｓ）ＳＭＯＳ ７９８８ ＭＣＦ／ＧＢＲ／ＲＣＣ，米国特許出願第０７／７２６，７７３号、１９９１年７月８日出願、発明者Ｓａｎｊｉｖ Ｇａｒｇ他、およびこれに対応する特願平５−５０２４０３（特表平６−５０１８０５号公報）。
５．発明の名称「シングル・チップ・ページ・プリンタ・コントローラ」（Ｓｉｎｇｌｅ Ｃｈｉｐ Ｐａｇｅ Ｐｒｉｎｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）ＳＭＯＳ ７９９１ ＭＣＦ／ＧＢＲ，米国特許出願第０７／７２６，９２９号、１９９１年７月８日出願、発明者Ｄｅｒｅｋ Ｊ．Ｌｅｎｔｚｅ他、およびこれに対応する特願平５−５０２１４９（特表平６−５０１５８６号公報）。
６．発明の名称「複数の異種プロセッサをサポートすることのできるマイクロプロセッサ・アーキテクチャ」（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｃａｐａｂｌｅ ｏｆ Ｓｕｐｐｏｒｔｉｎｇ ＭｕｌｔｉｐｌｅＨｅｔｅｒｏｇｅｎｅｏｕｓ Ｐｒｏｃｅｓｓｏｒｓ）ＳＭＯＳ ７９９２ ＭＣＦ／ＷＭＢ，米国特許出願第０７／７２６，８９３号、１９９１年７月８日出願、発明者Ｄｅｒｅｋ Ｊ．Ｌｅｎｔｚｅ他、およびこれに対応する特願平５−５０２１５１（特表平６−５０１１２３号公報）。
【０００４】
関連技術の説明
代表的なマイクロプロセッサでは、制御の流れ（フロー）を変える命令が現れるか、例外が発生するのでなければ、命令は順序通りに実行されるのが普通である。例外に関しては、特定の事象が発生したとき、その事象が命令ストリームの中の特定の命令に関連して起こったか否かに関係なく、制御の流れを変更する機構が組み込まれている。例えば、マイクロプロセッサは割込み要求（ＩＲＱ）リード（１ｅａｄ）を含んでいる場合があり、このリードが外部デバイスによってアクティベート（活動化）されると、マイクロプロセッサは次に実行すべき命令のアドレスの表示を含めて、マシンの現在状態（ステート）に関するある種の情報をセーブしておき、そのあと、直ちに割込みハンドラ（１ｎｔｅｒｒｕｐｔ ｈａｎｄｌｅｒ）に制御権（コントロール）を渡すと、割込みハンドラはある所定のアドレスから開始するようになっている。別の例では、ある特定の命令の実行中に、ゼロによる除算（ｄｉｖｉｄｅ−ｂｙ−ｚｅｒｏ）などの例外エラーが発生すると、マイクロプロセッサはマシンの現在状態に関する情報をセーブしてから、制御権を例外ハンドラに渡すようになっている。また、別の例では、ある種のマイクロプロセッサは、それぞれの命令セットに「ソフトウェア・トラップ」命令を用意している。この場合も、マイクロプロセッサはマシンの現在状態に関する情報をセーブしてから、制御権を例外ハンドラに渡すようになっている。本明細書で用いられている割込み、トラップ、障害および例外の用語は交換可能に使用されている。
【０００５】
一部のマイクロプロセッサでは、割込みが外部で発生すると、マイクロプロセッサは制御権を同じ割込みハンドラの入口点（ｅｎｔｒｙ ｐｏｉｎｔ）に渡すようになっている。複数の外部デバイスが存在し、それらのデバイスが割込み要求リードをアクティベートできる場合は、割込みハンドラはどのデバイスが割込みを引き起こしたかをまず判断してから、その特定デバイスを処理するコード部分に制御権を渡さなければならない。例えば、インテル８０４８マイクロプロセッサはＩＮＴ入力を含んでおり、これがアクティベートされると、マイクロコントローラは制御権を絶対メモリ・ロケーション３へ渡すようになっている。また、８０４８はＲＥＳＥＴ入力も含んでおり、これがアクティベートされると、マイクロコントローラは制御権を絶対メモリ・ロケーション０へ渡すようになっている。また、内部タイマ／カウンタも含んでおり、これが割込みを引き起こすと制御権が絶対メモリ・ロケーション７へ渡されるようになっている。
【０００６】
他のマイクロプロセッサは割込み要求リードの他に「割込みレベル」リードを含んでいる。これらのマイクロプロセッサでは、外部デバイスが割込み要求リードをアクティベートするとき、その特定のデバイスに固有のトラップ番号も割込みレベル・ライン上に送出する。これを受けて、マイクロプロセッサの内部ハードウェアは制御権、つまり、「ベクトル」を各々が異なるトラップ番号に対応している複数の割込みハンドラの１つに渡す。同様に、いくつかのマイクロプロセッサでは、内部で発生した例外を処理するように書かれたすべてのルーチンに対して１つだけの入口点があらかじめ定められており、他のマイクロプロセッサでは、発生する可能性のある内部例外の各特定のタイプに対して定義されたトラップ番号に依存するルーチンヘ自動的にベクトルを渡す機構が備わっている。
【０００７】
従来は、割込みハンドラおよび例外ハンドラにベクトルが渡される場合、該当のハンドラの入口点を判断するために、いくつかの手法が用いられていた。ある手法では、特定のテーブル・ベース・アドレスを始点として、アドレス・テーブルが作成されており、そのベース・アドレスは固定しているか、ユーザが定義できるようになっている。テーブルの各エントリ（項目）はアドレスの長さと同じ長さに、例えば、２バイトまたは４バイト長になっており、対応するトラップ番号に対する入口点を収容していた。割込みまたは例外が発生すると、マイクロプロセッサはまずテーブルのベース・アドレスを判断してから、トラップ番号をｍ倍したものを加え（ただし、ｍは各エントリ内のバイト数である）、そのあと、求めたアドレスにストアされている情報をプログラム・カウンタ（ＰＣ）にロードし、テーブル・エントリに指定されているアドレスから始まるルーチンヘ制御権を渡していた。
【０００８】
他のマイクロプロセッサでは、ハンドラのアドレスだけをストアするのではなく、ブランチ命令全体をテーブル内の各エントリにストアしていた。各エントリ内のバイト数はブランチ命令のバイト数と等しくなっていた。割込みまたは例外を受け取ると、マイクロプロセッサはまずテーブル・ベース・アドレスを判断し、トラップ番号をｍ倍したものを加え、その結果をプログラム・カウンタにロードするだけであった。そのあと最初に実行される命令はテーブル内のブランチ命令であり、最終的に制御権が該当の例外ハンドラに渡されていた。
【０００９】
【発明が解決しようとする課題】
ハンドラにベクトルを渡す上述の手法のどちらも、予備的オペレーションを実行してからでなければ、ハンドラのオペレーション部分は実行を開始できないために遅延（待ち時間）が起こっている。最初に挙げた手法では、入口点アドレスを最初にテーブルから取り出してからでなければ、入口点アドレスをプログラム・カウンタにロードできなかった。２番目に挙げた手法では、予備的ブランチ命令を取り出して、実行させてからでなければ、ハンドラの重要部分は実行を開始できなかった。トラップ番号をｍ倍したものをテーブル・ベース・アドレスに加える計算時に起こる加算の遅延は、ベース・アドレスからの上位ビットを下位ビットとしてトラップ番号を連結し、そのあとにｌｏｇ2 ｍ個のゼロ・ビットを続けるだけで回避できるが、上述した予備的オペレーションが原因で起こる遅延はそのまま残っていた。このような遅延は、ある種の割込みを処理するためのレスポンス・タイム（応答時間）を重要とするシステムでは、支障となるおそれがある。
【００１０】
従来のマイクロプロセッサにおける例外処理に関係するもう１つの問題は、トラップ・ハンドラがメイン命令フローに戻ったとき、「マシンの状態」（ｓｔａｔｅ ｏｆ ｍａｃｈｉｎｅ）を復元できるようにストアしておく必要がある情報量に関係するものである。できるだけ多くの情報をストアする必要性と、トラップ・ハンドラヘディスパッチするときの遅延を最小にする必要性とはトレードオフの関係にある。特に、オン・チップ・データ・レジスタについては、オン・チップ・データ・レジスタはどれもストアしておかないで、データを各レジスタに一時的にストアすることをハンドラに任せておき、そのあとでハンドラが独自の目的に使用できるようにする手法が用いられていた。この場合、ハンドラは戻る前にレジスタに入っているデータを置き換える必要があった。この場合には、これらのレジスタをストアし、復元する必要があるので、ハンドラのオペレーションが大幅に遅くなる可能性がある。別の手法では、ハードウェアがレジスタの内容をスタック上に自動的にストアしてから、制御権をハンドラに渡すようにしている。この手法も、ハードウェアを複雑化すると共に、ハンドラヘの制御権移動が大幅に遅延化する可能性があるので、不適切である。従って、上述したベクトル手法による場合は、トラップ・ハンドラの呼出し時にレジスタの内容を保護するために既存の手法で起こる遅延は、高性能マイクロプロセッサでは許容し得ないものである。
【００１１】
【課題を解決するための手段】
本発明によれば、公知システムにおける上述した問題の多くを解消するマイクロプロセッサ・アーキテクチャが採用されている。特に、「高速トラップ」例外ディスパッチ手法が採用されている。この手法によれば、ハンドラ全体を単一のベクトル・アドレス・テーブル・エントリにストアしておくことができる。各テーブル・エントリには、少なくとも２個、好ましくはそれ以上の命令を収めておくだけのスペースがあるので、高速トラップが起こったとき、マイクロプロセッサはトラップ番号をｍ倍したものをベース・アドレスに連結することで求めたアドレスヘブランチするだけでよいようになっている。入口点アドレスをテーブルからフェッチしたり、予備的ブランチ命令をフェッチして実行するために必要な時間的遅れは、除去される。マイクロプロセッサには、重要度の低いタイプのトラップの場合には、時間効率の劣る他のベクトル手法を取り入れることも可能である。
【００１２】
本発明の別の形態では、トラップが現れると、プロセッサは割込み状態に入り、いくつかのシャドウ・レジスタを自動的にフォアグランド（前景）にシフトし対応する前景レジスタ・セットをバックグランド（背景）にシフトする。レジスタ内容は転送されず、その代わりに、シャドウ・レジスタが通常のレジスタの代わりに使用可能にされるだけである。従って、ハンドラは、メイン命令ストリームのために必要なデータを壊すかどうかを気にすることなく即時に使用可能なレジスタ・セットをもつことになる。
【００１３】
上掲の米国特許出願第０７／７２７，００６号（ＰＣＴ／ＪＰ９２／００８６８）、発明の名称「高性能ＲＩＳＣマイクロプロセッサ・アーキテクチャ」（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＲＩＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ）（特表平６−５０１１２２号公報）には、その実行時前に命令をプリフェッチする高度マイクロプロセッサが命令プリフェッチ要求の順序外の返却を処理できること、同一の実行時の間に２つ以上の命令を実行できること、および命令ストリームにおける命令の列に対して順序外で命令を実行することもできることが説明されている。本発明の別の形態では、命令の実行の前と実行時の間に命令に対して発生した同期例外の正確さを保つためのメカニズムが組み込まれている。
【００１４】
上記特許出願に記載されているマイクロプロセッサ・アーキテクチャには、さらに、メイン命令フローの中のプロシージャ命令またはエミュレーション命令から呼び出された別のプロシーレジャ命令フローを処理するための機構が組み込まれている。プロシージャ命令フローヘの制御権の移動は、メイン命令フローの中ですでにプリフェッチされたどの命令もフラッシュすることなく、別に設けたエミュレーション・プリフェッチ待ち行列によって行われる。本発明の別の形態によれば、割込み状態は、プロセッサがメイン命令ストリームから実行されているか、またはプロシージャ命令ストリームから実行されているかに関係なく、使用可能のままになっており、プロセッサは、トラップから戻るときどちらの命令ストリームヘ戻るべきかを示した標識をもっている。さらに、メイン命令ストリーム用とエミュレーション命令ストリーム用に別個のプリフェッチ・プログラム・カウンタが維持されており、プロセッサはトラップ・ハンドラが呼び出されたとき現命令ストリームからプリフェッチＰＣだけをストアし、ハンドラが戻るときプリフェッチＰＣを正しいプリフェッチ・プログラム・カウンタに復元する。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
Ｉ．マイクロプロセッサ・アーキテクチャの概要
II．命令フェッチ・ユニット
Ａ） ＩＦＵデータ経路
Ｂ） ＩＦＵ制御経路
Ｃ） ＩＦＵ／ＩＥＵ制御インタフェース
Ｄ） ＰＣロジック・ユニットの詳細
１）ＰＦおよびＥｘＰＣ制御／データ・ユニットの詳細
２）ＰＣ制御アルゴリズムの詳細
Ｅ） 割込みおよび例外処理
１） 概要
２） 非同期割込み
３） 同期例外
４） ハンドラ・ディスパッチとリターン
５） ネスト
６） トラップー覧表
III. 命令実行ユニット
Ａ） ＩＥＵデータ経路の詳細
１） レジスタ・アレイ・ユニットの詳細
２） 整数データ経路の詳細
３） 浮動小数点データ経路の詳細
４） ブール・レジスタ・データ経路の詳細
Ｂ） ロード／ストア制御ユニット
Ｃ） ＩＥＵ 制御経路の詳細
１） Ｅデコード・ユニットの詳細
２） キャリー・チェッカ・ユニットの詳細
３） データ依存関係チェッカ・ユニットの詳細
４） レジスタ改名ユニットの詳細
５） 命令発行ユニットの詳細
６） 完了制御ユニットの詳細
７） 退避制御ユニットの詳細
８） 制御フロー制御ユニットの詳細
９） バイパス制御ユニットの詳細
IV．仮想メモリ制御ユニット
Ｖ． キャッシュ制御ユニット
VI．要約および結論 。
【００１６】
Ｉ．マイクロプロセッサ・アーキテクチャの概要
図１は、本発明のアーキテクチャ１００の概要を示すものである。命令フェッチ・ユニット（ＩＦＵ）１０２と命令実行ユニット（ＩＥＵ）１０４は、アーキテクチャ１００の中心となる機能要素である。仮想メモリ・ユニット（ＶＭＵ）１０８、キャッシュ制御ユニット（ＣＣＵ）１０６、およびメモリ制御ユニット（ＭＣＵ）１１０は、ＩＦＵ１０２とＩＥＵ１０４の機能を直接にサポートするためのものである。また、メモリ・アレイ・ユニット（ＭＡＵ）１１２は基本的要素として、アーキテクチャ１００を動作させるためのものである。もっとも、ＭＡＵ１１２はアーキテクチャ１００の１つの一体的なコンポーネントとして直接的に存在しない。つまり、本発明の好適実施例では、ＩＦＵ１０２、ＩＥＵ１０４、ＶＭＵ１０８、ＣＣＵ１０６、およびＭＣＵ１１０は従来の０．８ミクロン設計ルールの低電力ＣＭＯＳプロセスを利用してシングル・シリコン・チップ上に実装され、約１，２００，０００個のトランジスタから構成されている。アーキテクチャ１００の標準プロセッサまたはシステムのクロック速度は４０ＭＨｚである。しかし、本発明の好適実施例によれば、プロセッサの内部クロック速度は１６０ＭＨｚである。
【００１７】
ＩＦＵ１０２の基本的役割は命令をフェッチし、ＩＥＵ１０４による実行が保留されている間命令をバッファに置いておき、一般的には、次の命令をフェッチするとき使用される次の仮想アドレスを計算することである。
【００１８】
本発明の好適実施例では、各命令は長さが３２ビットに固定されている。命令セッ卜、つまり、４個の命令からなる「バケット」（ｂｕｃｋｅｔ）は、ＣＣＵ１０６内の命令用キャッシュ１３２から１２８ビット幅の命令バス１１４を経由してＩＦＵ１０２によって同時にフェッチされる。命令セットの転送は、制御ライン１１６経由で送られてきた制御信号によって調整されて、ＩＦＵ１０２とＣＣＵ１０６間で行われる。フェッチされる命令セットの仮想アドレスは、ＩＦＵ仲裁、制御およびアドレス共用バス１１８経由でＩＦＵ１０２から出力され、さらにＩＥＵ１０４とＶＭＵ１０８間を結合する仲裁、制御およびアドレス共用バス１２０上に送出される。ＶＭＵ１０８へのアクセスの仲裁（ａｒｂｉｔｒａｔｉｏｎ）は、ＩＦＵ１０２とＩＥＵ１０４の両方がＶＭＵ１０８を共通の共用資源として利用することから行われる。本発明の好適実施例では、仮想アドレスの物理ページ内のアドレスを定義する下位ビットは、ＩＦＵ１０２から制御ライン１１６を経由して直接にキャッシュ制御ユニット（ＣＣＵ）１０６へ転送される。ＩＦＵ１０２から与えられる仮想アドレスの仮想上位ビットは仲裁、制御およびアドレス共用バス１１８、１２０のアドレス部分によってＶＭＵ１０８へ送られ、そこで対応する物理ページ・アドレスに変換される。ＩＦＵ１０２では、この物理ページ・アドレスは、変換要求がＶＭＵ１０８に出されたあと内部プロセッサ・クロック・サイクルの１／２の間に、ＶＭＵ１０８から制御ライン１２２経由で直接にキャッシュ制御ユニット（ＣＣＵ）１０６へ転送される。
【００１９】
ＩＦＵ１０２によってフェッチされた命令ストリームの方は命令ストリーム・バス１２４経由でＩＥＵ１０４に渡される。制御信号は、制御ライン１２６を介してＩＦＵ１０２とＩＥＵ１０４間でやりとりされる。さらに、ある種の命令フェッチ・アドレス、例えば、ＩＥＵ１０４内に存在するレジスタ・アレイ・ユニットヘのアクセスを必要とするアドレスは、制御ライン１２６内のターゲット・アドレス・リターン・バスを経由してＩＦＵ１０２へ送り返される。
【００２０】
ＩＥＵ１０４は、ＣＣＵ１０６内に設けられたデータ用キャッシュ１３４との間で８０ビット幅双方向データ・バス１３０を通してデータをストアし、データを取り出す。ＩＥＵ１０４がデータ・アクセスするときの物理アドレス全体は制御バス１２８のアドレス部分によってＣＣＵ１０６へ渡される。また、制御バス１２８を通して、データ転送を管理するための制御信号をＩＥＵ１０４とＣＣＵ１０６との間でやりとりすることもできる。ＩＥＵ１０４は、仮想データ・アドレスをＣＣＵ１０６へ渡すのに適した物理データ・アドレスに変更するための資源としてＶＭＵ１０８を使用する。データ・アドレスの仮想化部分は、仲裁、制御およびアドレス共用バス１２０を経由してＶＭＵ１０８へ渡される。ＩＦＵ１０２に対するオペレーションと異なり、ＶＭＵ１０８は対応する物理アドレスを仲裁、制御およびアドレス共用バス１２０経由でＩＥＵ１０４へ返却する。アーキテクチャ１００の好適実施例では、ＩＥＵ１０４は物理アドレスを使用して、ロード／ストア・オペレーションが正しいプログラム・ストリーム順序で行われていることを確かめている。
【００２１】
ＣＣＵ１０６は、物理アドレスで定義したデータ要求を命令用キャッシユ１３２とデータ用キャッシュ１３４のどちらか該当する方から満足できるかどうかを判断する従来のハイレベル機能を備えている。アクセス要求が命令用キャッシュ１３２またはデータ用キャッシュ１３４ヘアクセスすることで正しく満足できる場合は、ＣＣＵ１０６はバス１１４、１３０を経由するデータ転送を調整して、その転送を行う。
【００２２】
物理アドレスで定義したデータ・アクセス要求が命令用キャッシュ１３２またはデータ用キャッシュ１３４のどちらでも満足できない場合、ＣＣＵ１０６は、対応する物理アドレスをＭＣＵ１１０へ渡すと共に、ＭＡＵ１１２が各要求ごとにＣＣＵ１０６のソースまたは宛先キャッシュ１３２、１３４に要求しているのは読取りアクセスであるか書込みアクセスであるかを識別するのに十分な制御情報、およびＩＦＵ１０２またはＩＥＵ１０４から出された最終的データ要求と要求オペレーションを関係づけるための追加識別情報を一緒に渡す。
【００２３】
ＭＣＵ１１０は、好ましくは、ポート・スイッチ・ユニット１４２を備えており、このユニットは単方向データ・バス１３６によってＣＣＵ１０６の命令用キャッシュ１３２に接続され、双方向データ・バス１３８によってデータ用キャッシュ１３４に接続されている。ポート・スイッチ・ユニット１４２は基本的には大きなマルチプレクサであり、制御バス１４０から得た物理アドレスを複数のポート（Ｐ0 −Ｐn ）１４６0-n のいずれかへ送ることを可能にし、また、ポートからデータ・バス１３６、１３８へのデータの双方向転送を可能にする。ＭＣＵ１１０によって処理される各メモリ・アクセス要求は、ＭＡＵ１１２をアクセスするとき要求されるメイン・システム・メモリ・バス１６２へのアクセスを仲裁する目的でポート１４６0-n の１つと関連づけられる。データ転送の接続が確立されると、ＭＣＵ１１０は制御情報を制御バス１４０経由でＣＣＵ１０６に渡して、ポート１４６0-n のうち対応する１つを経由して命令用キャッシュ１３２またはデータ用キャッシュ１３４とＭＡＵ１１２との間でデータを転送することを開始する。アーキテクチャ１００の好適実施例では、ＭＣＵ１１０は、実際には、ＣＣＵ１０６とＭＡＵ１１２間を転送する途中にあるデータをストアまたはラッチしない。このようにしたのは、転送の待ち時間を最小にし、ＭＣＵ１１０に１つだけ存在するデータを追跡または管理しないですむようにするためである。
【００２４】
II．命令フェッチ・ユニット
命令フェッチ・ユニット１０２の主要エレメントを図２に示す。これらのエレメントのオペレーションおよび相互関係を理解しやすくするために、以下では、これらのエレメントがＩＦＵデータ経路と制御経路に関与する場合を考慮して説明する。
【００２５】
Ａ）ＩＦＵデータ経路
ＩＦＵデータ経路は、命令セットを受け取ってプリフェッチ・バッファ・ユニット２６０に一時的にストアしておく命令バス１１４から始まる。プリフェッチ・バッファ・ユニット２６０からの命令セットはＩデコード・ユニット２６２を通ってＩＦＩＦＯユニット２６４へ渡される。ＩＦＩＦＯユニット２６４の最後の２ステージにストアされた命令セットは、出力バス２７８、２８０を通してＩＥＵ１０４に連続的に取り出して利用することができる。
【００２６】
プリフェッチ・バッファ・ユニット２６０は、一度に１つの命令セットを命令バス１１４から受け取る。完全な１２８ビット幅命令セットは、一般に、プリフェッチ・バッファ・ユニット２６０のメイン・バッファ（ＭＢＵＦ）１８８部分の４つの１２８ビット幅プリフェッチ・バッファ・ロケーションの１つに並列に書き込まれる。追加の命令セットは最高４つまで同じように、２つの１２８ビット幅ターゲット・バッファ（ＴＢＵＦ）１９０のプリフェッチ・バッファ・ロケーションに、または２つの１２８ビット幅プロシージャ・バッファ（ＥＢＵＦ）１９２のプリフェッチ・バッファ・ロケーションに書き込むことが可能である。好適アーキテクチャ１００では、ＭＢＵＦ１８８、ＴＢＵＦ１９０またはＥＢＵＦ１９２内のプリフェッチ・バッファ・ロケーションのいずれかに置かれている命令セットは、プリフェッチ・バッファ出力バス１９６へ転送することが可能である。さらに、フロー・スルー・バス１９４は、命令バス１１４をプリフェッチ・バッファ出力バス１９６と直接に接続することによって、ＭＢＵＦ１８８、ＴＢＵＦ１９０およびＥＢＵＦ１９２をバイパスするためのものである。
【００２７】
好適アーキテクチャ１００では、ＭＢＵＦ１８８は名目的またはメイン命令ストリーム中の命令セットをバッファするために利用される。ＴＢＵＦ１９０は、試行的なターゲット・ブランチ命令ストリームからプリフェッチした命令セットをバッファするために利用される。その結果、プリフェッチ・バッファ・ユニット２６０を通して、条件付きブランチ命令のあとに置かれている可能性のある両方の命令ストリームをプリフェッチすることができる。この機能により、ＭＡＵ１１２の待ち時間は長くなるとしても、少なくともＣＣＵ１０６への以後のアクセス待ち時間がなくなるので、条件付きブランチ命令の解決時にどの命令ストリームが最終的に選択されるかに関係なく、条件付きブランチ命令のあとに置かれた正しい次の命令セットを得て、実行することができる。本発明の好適アーキテクチャ１００では、ＭＢＵＦ１８８とＴＢＵＦ１９０があるために、命令フェッチ・ユニット１０２は、現れる可能性のある両方の命令ストリームをプリフェッチすることができ、命令実行ユニット１０４に関連して以下に説明するように、正しいと想定された命令ストリームを引き続き実行することができる。条件付きブランチ命令が解決されたとき、正しい命令ストリームがプリフェッチされて、ＭＢＵＦ１８８に入れられた場合は、ＴＢＵＦ１９０に残っている命令セットは無効にされるだけである。他方、正しい命令ストリームの命令セットがＴＢＵＦ１９０に存在する場合は、命令プリフェッチ・バッファ・ユニット２６０を通して、これらの命令セットがＴＢＵＦ１９０から直接に、並行にＭＢＵＦ１８８内のそれぞれのバッファ・ロケーションヘ転送される。それ以前にＭＢＵＦ１８８にストアされた命令セットは、ＴＢＵＦ１９０から転送された命令セットを重ね書きすることによって、事実上無効にされる。ＭＢＵＦロケーションヘ転送するＴＢＵＦ命令セットがなければ、そのロケーションには無効の印が付けられるだけである。
【００２８】
同様に、ＥＢＵＦ１９２は、プリフェッチ・バッファ・ユニット２６０を経由する別の代替プリフェッチ経路となるものである。ＥＢＵＦ１９２は、好ましくは、ＭＢＵＦ１８８命令ストリームに現れた単一の命令、つまり、「プロシージャ」命令で指定されたオペレーションを実現するために使用される代替命令ストリームをプリフェッチする際に利用される。このようにすると、複雑な命令や拡張された命令はソフトウェア・ルーチンまたはプロシージャを通して実現することができ、すでにプリフェッチされてＭＢＵＦ１８８に入れられた命令ストリームを乱すことなくプリフェッチ・バッファ・ユニット２６０を通して処理することができる。一般的には、本発明によれば、最初にＴＢＵＦ１９０に現れたプロシージャ命令を処理することができるが、プロシージャ命令ストリームのプリフェッチは保留され、以前に現れた保留中の条件付きブランチ命令ストリームがすべて解決される。これにより、プロシージャ命令ストリームに現れた条件付きブランチ命令は、ＴＢＵＦ１９０の使用を通して矛盾なく処理されることになる。従って、プロシージャ・ストリームでブランチが行われる場合は、ターゲット命令セットはすでにプリフェッチされてＴＢＵＦ１９０に入れられているので、ＥＢＵＦ１９２へ並列に転送することができる。
【００２９】
最後に、ＭＢＵＦ１８８、ＴＢＵＦ１９０およびＥＢＵＦ１９２の各々はプリフェッチ・バッファ出力バス１９６に接続され、プリフェッチ・バッファ・ユニット２６０によってストアされた命令セットをプリフェッチ・バッファ出力バス１９６上に送出するようになっている。さらに、フロー・スルー・バス１９４は、命令セットを命令バス１１４から直接にプリフェッチ・バッファ出力バス１９６へ転送するためのものである。
【００３０】
好適アーキテクチャ１００では、ＭＢＵＦ１８８、ＴＢＵＦ１９０、ＥＢＵＦ１９２内のプリフェッチ・バッファは直接的にはＦＩＦＯ構造を構成していない。その代わりに、どのバッファ・ロケーションもプリフェッチ・バッファ出力バス１９６に接続されているので、命令用キャッシュ１３２から取り出された命令セットのプリフェッチ順序に大幅な自由度をもたせることができる。つまり、命令フェッチ・ユニツト１０２は命令ストリームに一定順序で並んだ命令順に命令セットを判断して、要求するのが一般的になっている。しかし、命令セットがＩＦＵ１０２へ返されるときの順序は、要求したある命令セットが使用可能で、ＣＣＵ１０６だけからアクセス可能であり、他の命令セットはＭＡＵ１１２のアクセスを必要とするような場合に合わせて、順序外に現れることも可能である。
【００３１】
命令セットは一定順序でプリフェッチ・バッファ・ユニット２６０へ返されない場合があっても、プリフェッチ・バッファ出力バス１９６上に出力される命令セットの列は、一般的に、ＩＦＵ１０２から出された命令セット要求の順序に従っていなければならない。順序内（ｉｎ−ｏｒｄｅｒ）の命令ストリーム列は、例えば、ターゲット・ブランチ・ストリームの試行的実行に影響されるためである。
【００３２】
Ｉデコード・ユニット２６２は、ＩＦＩＦＯユニット２６４のスペースが許すかぎり、プリフェッチ・バッファ出力バス１９６から命令セットを、普通は１サイクルに１つの割合で受け取る。１つの命令セットを構成する４個の命令からなる各セットはＩデコード・ユニット２６２によって並列にデコードされる。関係の制御フロー情報がＩＦＵ１０２の制御経路部分のためにライン３１８から抜き出されている間は、命令セットの内容はＩデコード・ユニット２６２によって変更されない。
【００３３】
Ｉデコード・ユニット２６２からの命令セットはＩＦＩＦＯユニット２６４の１２８ビット幅入力バス１９８上に送出される。内部的には、ＩＦＩＦＯユニット２６４はマスタ／スレーブ・レジスタ２００、２０４、２０８、２１２、２１６、２２０、２２４の列から構成されている。各レジスタはその後続レジスタに接続され、マスタ・レジスタ２００、２０８、２１６の内容がＦＩＦＯオペレーションの内部プロセッサ・サイクルの前半時にスレーブ・レジスタ２０４、２１２、２２０へ転送され、そのあとオペレーションの後半サイクル時に次の後続マスタ・レジスタ２０８、２１６、２２４へ転送されるようになっている。入力バス１９８はマスタ・レジスタ２００、２０８、２１６、２２４の各々の入力に接続され、ＦＩＦＯオペレーションの後半サイクル時に命令セットがＩデコード・ユニット２６２からマスタ・レジスタに直接にロードされるようになっている。しかし、マスタ・レジスタを入力バス１９８からロードすることは、ＩＦＩＦＯユニット２６４内でデータをＦＩＦＯシフトすることと同時に行う必要はない。その結果、ＩＦＩＦＯユニット２６４内にストアされた命令セットの現在の深さに関係なく、さらに、ＩＦＩＦＯユニット２６４内でデータをＦＩＦＯシフトすることから独立して、入力バス１９８から連続的にＩＦＩＦＯユニット２６４に入れていくことができる。
【００３４】
マスタ／スレーブ・レジスタ２００、２０４、２０８、２１２、２１６、２２０、２２４の各々は、１２８ビット幅命令セットの全ビットを並列にストアできるほかに、制御情報のいくつかのビットをそれぞれの制御レジスタ２０２、２０６、２１０、２１４、２１８、２２２、２２６にストアすることもできる。好ましくは、制御ビットのセットは、例外不一致（ｅｘｃｅｐｔｉｏｎ ｍｉｓｓ）と例外修正（ｅｘｃｅｐｔｉｏｎ ｍｏｄｉｆｙ）（ＶＭＵ）、メモリなし（ＭＣＵ）、ブランチ・バイアス、ストリーム、およびオフセット（ＩＦＵ）からなっている。この制御情報は、ＩＦＩＦＯマスタ・レジスタに入力バス１９８から新しい命令セットをロードするのと同時に、ＩＦＵ１０２の制御経路部分から発生する。そのあと、制御レジスタ情報は命令セットと並行してＩＦＩＦＯユニット２６４内で並列にシフトされる。
【００３５】
最後に、好適アーキテクチャ１００では、ＩＦＩＦＯユニット２６４からの命令セットの出力は最後の２マスタ・レジスタ２１６、２２４から同時に得られて、Ｉ＿Ｂｕｃｋｅｔ ０とＩ Ｂｕｃｋｅｔ １命令セットの出力バス２７８、２８０上に送出される。さらに、対応する制御レジスタ情報がＩＢＡＳＶ０とＩＢＡＳＶ１制御フィールドの出力バス２８２、２８４上に送出される。これらの出力バス２７８、２８２、２８０、２８４はすべてＩＥＵ１０４へ通じる命令ストリーム・バス１２４となるものである。
【００３６】
Ｂ）ＩＦＵ制御経路
ＩＦＵ１０２制御経路は、プリフェッチ・バッファ・ユニット２６０、Ｉデコード・ユニット２６２およびＩＦＩＦＯユニット２６４のオペレーションを直接にサポートする。プリフェッチ制御ロジック・ユニット２６６は主にプリフェッチ・バッファ・ユニット２６０のオペレーションを管理する。プリフェッチ制御ロジック・ユニット２６６とＩＦＵ１０２は一般的には、クロック・ライン２９０からシステム・クロック信号を受信して、ＩＦＵのオペレーションとＩＥＵ１０４、ＣＣＵ１０６およびＶＭＵ１０８のオペレーションとの同期をとるようにしている。命令セットを選択して、ＭＢＵＦ１８８、ＴＢＵＦ１９０およびＥＢＵＦ１９２に書き込むための制御信号は制御ライン３０４上に送出される。
【００３７】
多数の制御信号は、制御ライン３１６上に送出されて、プリフェッチ制御ロジック・ユニット２６６へ送られる。具体的には、フェッチ要求制御信号はプリフェッチ・オペレーションを開始するために送出される。制御ライン３１６上に送出される他の制御信号は要求したプリフェッチ・オペレーションが目標とする宛先がＭＢＵＦ１８８であるか、ＴＢＵＦ１９０であるか、ＥＢＵＦ１９２であるかを指定している。プリフェッチ要求を受けて、プリフェッチ制御ロジック・ユニット２６６はＩＤ値を生成し、プリフェッチ要求をＣＣＵ１０６に通知できるかどうかを判断する。ＩＤ値の生成は、循環４ビット・カウンタを使用して行われる。
【００３８】
４ビット・カウンタの使用は、次の３つの点で重要である。第１は、最大９個までの命令セットをプリフェッチ・バッファ・ユニット２６０で一度にアクテイブにできることである。すなわち、ＭＢＵＦ１８８での４命令セット、ＴＢＵＦ１９０での２命令セット、ＥＢＵＦ１９２での２命令セット、およびフロー・スルー・バス１９４経由で直接にＩデコード・ユニット２６２に渡される１命令セットである。第２は、命令セットが各々４バイトの４個の命令からなることである。その結果、フェッチする命令を選択するどのアドレスも、その最下位４ビットは余分になっている。最後は、プリフェッチ要求アドレスの最下位４ビットとして挿入することで、プリフェッチ要求ＩＤをプリフェッチ要求と容易に関連づけることができることである。これにより、ＣＣＵ１０６とのインタフェースとなるために必要な総アドレス数が減少することになる。
【００３９】
ＩＦＵ１０２から出されたプリフェッチ要求の順序に対して順序外で命令セットがＣＣＵ１０６から返却されるようにするために、アーキテクチャ１００では、ＣＣＵ１０６からの命令セットの返却と一緒にＩＤ要求値が返されるようになっている。しかし、順序外の命令セット返却機能によると、１６個の固有ＩＤが使いつくされるおそれがある。条件付き命令の組合せが順序外で実行されると、要求されたが、まだ返却されていない追加のプリフェッチと命令セットがあるので、ＩＤ値を再使用することが可能になる。従って、４ビット・カウンタは保持しておくのが好ましく、それ以降の命令セットのプリフェッチ要求が出されないことになり、その場合には、次のＩＤ値は、未処理のまま残っているフェッチ要求やそのときプリフェッチ・バッファ・ユニット２６０に保留されている別の命令セットに関連づけられたものとなる。
【００４０】
プリフェッチ制御ロジック・ユニット２６６は状況レジスタ配列（アレイ）２６８を直接に管理し、この配列はＭＢＵＦ１８８、ＴＢＵＦ１９０およびＥＢＵＦ１９２内の各命令セット・プリフェッチ・バッファ・ロケーションに論理的に対応する状況記憶ロケーションからなっている。プリフェッチ制御ロジック・ユニット２６６は、選択およびデータ・ライン３０６を通して、データをスキャンし、読み取って、状況レジスタ配列２６８に書き込むことができる。状況レジスタ配列２６８内では、メイン・バッファ・レジスタ３０８は、４個の４ビットＩＤ値（ＭＢ ＩＤ）、４個の１ビット予約フラグ（ＭＢ ＲＥＳ）および４個の１ビット有効フラグ（ＭＢ ＶＡＬ）をストアしておくためのものであり、これらの各々は論理ビット位置別にＭＢＵＦ１８０内のそれぞれの命令セット記憶ロケーションに対応づけられている。同様に、ターゲット・バッファ・レジスタ３１０と拡張バッファ・レジスタ３１２は、それぞれ２個の４ビットＩＤ値（ＴＢＩＤ、ＥＢ ＩＤ）、２個の１ビット予約フラグ（ＴＢ ＲＥＳ、ＥＢ ＲＥＳ）および２個の１ビット有効フラグ（ＴＢ ＶＡＬ、ＥＢ ＶＡＬ）をストアしておくためのものである。最後に、フロー・スルー状況レジスタ３１４は１個の４ビットＩＤ値（ＦＴ ＴＤ）、１個の予約フラグ・ビット（ＦＴ ＲＥＳ）および１個の有効フラグ・ビット（ＦＴ ＶＡＬ）をストアしておくためのものである。
【００４１】
状況レジスタ配列２６８が最初にスキャンされ、該当するときは、プリフェッチ要求がＣＣＵ１０６に出されるたびにプリフェッチ制御ロジック・ユニット２６６によって更新され、そのあとは、命令セットが返されるたびにスキャンされ、更新される。具体的に説明すると、制御ライン３１６からプリフェッチ要求信号を受け取ると、プリフェッチ制御ロジック・ユニット２６６は現在の循環カウンタ生成ＩＤ値をインクリメントし、状況レジスタ配列２６８をスキャンして、使用可能なＩＤ値があるかどうか、プリフェッチ要求信号で指定されたタイプのプリフェッチ・バッファ・ロケーションが使用可能であるかどうかを判断し、ＣＣＵ ＩＢＵＳＹの制御ライン３００の状態を調べてＣＣＵ１０６がプリフェッチ要求を受け付けることができるかどうかを判断し、受付け可能ならば、制御ライン２９８上のＣＣＵ ＩＲＥＡＤ制御信号を肯定し、インクリメントされたＩＤ値をＣＣＵ１０６と結ばれたＣＣＵ ＩＤの出力ライン２９４上に送出する。プリフェッチ記憶ロケーションは、対応する予約状況フラグと有効状況フラグが共に偽である場合に使用が可能である。プリフェッチＩＤは、要求がＣＣＵ１０６に出されるのと並行して、ＭＢＵＦ１８８、ＴＢＵＦ１９０、またはＥＢＵＦ１９２内の目標とする記憶ロケーションに対応する、状況レジスタ配列２６８内のＩＤ記憶ロケーションに書き込まれる。さらに、対応する予約状況フラグが真にセットされる。
【００４２】
ＣＣＵ１０６が以前に要求された命令セットをＩＦＵ１０２へ返却できるときは、ＣＣＵ ＩＲＥＡＤＹ信号が制御ライン３０２上で肯定され、対応する命令セットＩＤがＣＣＵ ＩＤの出力ライン２９６上に送出される。プリフェッチ制御ロジック・ユニット２６６は状況レジスタ配列２６８内のＩＤ値と予約フラグをスキャンして、プリフェッチ・バッファ・ユニット２６０内の命令セットの目標とする宛先を判別する。一致するものは１つだけが可能である。判別されると、命令セットは命令バス１１４を経由してプリフェッチ・バッファ・ユニット２６０内の該当ロケーションに書き込まれ、フロー・スルー要求と判別されたときは、直接にＩデコード・ユニット２６２に渡される。どちらの場合も、対応する状況レジスタ配列２６８に入っている有効状況フラグは真にセットされる。
【００４３】
ＰＣロジック・ユニット２７０は、以下で詳しく説明するように、ＩＦＵ１０２全体を調べて、ＭＢＵＦ１８８、ＴＢＵＦ１９０およびＥＢＵＦ１９２命令ストリームの仮想アドレスを探し出す。この機能を実行する際、ＰＣロジック・ユニット２７０はＩデコード・ユニット２６２を制御すると同時に、そこから動作する。具体的には、Ｉデコード・ユニット２６２によってデコードされ、プログラムの命令ストリームのフローの変化と係わりがある可能性のある命令部分はバス３１８を経由して制御フロー検出ユニット２７４へ送られると共に、直接にＰＣロジック・ユニット２７０へ送られる。制御フロー検出ユニット２７４は、条件付きブランチ命令と無条件ブランチ命令、コール型命令、ソフトウェア・トラップ・プロシージャ命令および種々のリターン命令を含む制御フロー命令を構成する各命令を、デコードされた命令セットの中から判別する。制御フロー検出ユニット２７４は制御信号をライン３２２を経由してＰＣロジック・ユニット２７０へ送る。この制御信号は、Ｉデコード・ユニット２６２に存在する命令セット内の制御フロー命令のロケーションと種類を示している。これを受けて、ＰＣロジック・ユニット２７０は、一般的には、命令に入れられて、ライン３１８経由でＰＣロジック・ユニット２７０ヘ転送されたデータから制御フロー命令のターゲット・アドレスを判断する。例えば、条件付きブランチ命令に対して先に実行するためにブランチ・ロジック・バイアスが選択された場合は、ＰＣロジック・ユニット２７０は条件付きブランチ命令ターゲット・アドレスから命令セットをプリフェッチすることを指示し、別々に追跡することを開始する。従って、制御ライン３１６上のプリフェッチ要求を次に肯定すると、ＰＣロジック・ユニット２７０はさらに制御ライン３１６を経由する制御信号を肯定し、先行するプリフェッチ命令セットがＭＢＵＦ１８８またはＥＢＵＦ１９２へ送られたものと想定すると、プリフェッチの宛先をＴＢＵＦ１９０として選択する。プリフェッチ要求をＣＣＵ１０６へ渡すことができるとプリフェッチ制御ロジック・ユニット２６６が判断すると、プリフェッチ制御ロジック・ユニット２６６は、この場合も制御ライン３１６を経由してイネーブル（許可）信号をＰＣロジック・ユニット２７０へ送って、ターゲット・アドレスのページ・オフセット部分（ＣＣＵ ＰＡＤＤＲ〔１３：４〕）をアドレス・ライン３２４を経由して直接にＣＣＵ１０６へ渡すことを可能にする。これと同時に、ＰＣロジック・ユニット２７０は、新しい仮想ページから物理ページヘの変換が必要な場合には、さらに、ＶＭＵ要求信号を制御ライン３２８を経由して、ターゲット・アドレスの仮想化部分（ＶＭＵ ＶＡＤＤＲ〔１３：１４〕）をアドレス・ライン３２６を経由してＶＭＵ１０８へ渡して、物理アドレスに変換する。ページ変換が必要でない場合は、ＶＭＵ１０８によるオペレーションは必要でない。その代わりに、以前の変換結果が制御ライン１２２に接続された出力ラッチに保存されているので、ＣＣＵ１０６によって即時に使用される。
【００４４】
ＰＣロジック・ユニット２７０が要求した仮想から物理への変換時にＶＭＵ１０８にオペレーション・エラーが起こると、ＶＭＵ例外およびＶＭＵ不一致制御（ｍｉｓｓ ｃｏｎｔｒｏｌ）ライン３３２、３３４を通して報告される。ＶＭＵ不一致制御ライン３３４は変換索引緩衝機構（ｔｒａｎｓ１ａｔｉｏｎ ｌｏｏｋａｓｉｄｅ ｂｕｆｆｅｒ：ＴＬＢ）の不一致を報告する。ＶＭＵ例外ライン３３２上のＶＭＵ例外制御信号は、他の例外が起こると発生する。いずれの場合も、ＰＣロジック・ユニット２７０は、命令ストリーム中の現在の実行個所をストアしておき、そのあと無条件ブランチが行われたのと同じように、それを受けて、エラー条件を診断し処理するための専用例外処理ルーチン命令ストリームをプリフェッチすることによって、エラー条件を処理する。ＶＭＵ例外および不一致制御信号は、発生した例外の種類を示しているので、ＰＣロジック・ユニット２７０は対応する例外処理ルーチンのプリフェッチ・アドレスを判別することができる。
【００４５】
ＩＦＩＦＯ制御ロジック・ユニット２７２はＩＦＩＦＯユニット２６４を直接にサポートするためのものである。具体的には、ＰＣロジック・ユニット２７０は制御ライン３３６を経由して制御信号を出力し、命令セットがＩデコード・ユニット２６２から入力バス１９８経由で使用可能であることをＩＦＩＦＯ制御ロジック・ユニット２７２に通知する。ＩＦＩＦＯ制御ロジック・ユニット２７２は命令セットを受け取るために、最も奥の使用可能なマスタ・レジスタ２００、２０８、２１６、２２４を選択する役割をもっている。マスタ制御レジスタ２０２、２１０、２１８、２２６の各々の出力は制御バス３３８を経由してＩＦＩＦＯ制御ロジック・ユニット２７２へ渡される。各マスタ制御レジスタによってストアされる制御ビットは２ビット・バッファ・アドレス（ＩＦ＿Ｂｘ＿ＡＤＲ）、単一ストリーム・インジケータ・ビット（ＩＦ＿Ｂｘ＿ＳＴＲＭ）、および単一有効ビット（ＩＦ＿Ｂｘ＿ＶＬＤ）からなっている。２ビット・バッファ・アドレスは対応する命令セット内の最初の有効命令を指定している。つまり、ＣＣＵ１０６から返された命令セットは、例えば、ブランチ・オペレーションのターゲット命令が命令セット内の最初の命令ロケーションに置かれるように境界合わせされていないことがある。従って、バッファ・アドレス値は、実行の対象として考慮される、命令セット内の最初の命令を一意的に示すために与えられる。
【００４６】
ストリーム・ビットは、条件付き制御フロー命令を含んでいる命令セットのロケーションを示し、ＩＦＩＦＯユニット２６４を通る命令のストリームに潜在的制御フローの変更を引き起こすマーカとして使用されることを基本としている。メイン命令ストリームは一般にストリーム・ビット値が０のときＭＢＵＦ１８８を通して処理される。例えば、相対条件付きブランチ命令が現れると、対応する命令セットはマークがつけられ、ストリーム・ビット値が１となる。条件付命令セットはＩデコード・ユニット２６２によって検出される。条件付制御フロー命令は最高４つまで命令セットに存在することができる。そのあと、命令セット時ＩＦＩＦＯユニット２６４の最も奥の使用可能なマスタ・レジスタにストアされる。
【００４７】
条件付ブランチ命令のターゲット・アドレスを判断するために、現在のＩＥＵ１０４の実行点アドレス（ＤＰＣ）、ストリーム・ビットで指定された条件付命令が入っている命令セットの相対ロケーション、制御フロー検出ユニット２７４から得られた命令セット内の条件付命令ロケーション・オフセットは、制御ライン３１８を通して対応するブランチ命令フィールドから得た相対ブランチ・オフセット値と結合される。その結果はブランチ・ターゲットの仮想アドレスとなり、ＰＣロジック・ユニット２７０によってストアされる。ターゲット命令ストリームの最初の命令セットは、このアドレスを使用してプリフェッチしてＴＢＵＦ１９０に入れることができる。ＰＣロジック・ユニット２７０のために事前に選択されたブランチ・バイアスに応じて、ＩＦＩＦＯユニット２６４はＭＢＵＦ１８８またはＴＢＵＦ１９０からロードが続けられる。１つまたは２つ以上の条件付フロー命令を含んでいる２番目の命令セットが現れると、その命令セットはストリーム・ビット値に０のマークが付けられる。２番目のターゲット・ストリームはフェッチできないので、ターゲット・アドレスはＰＣロジック・ユニット２７０によって計算されてストアされるが、プリフェッチは行われない。さらに、それ以降の命令セットはＩデコード・ユニッ卜２６２を通して処理することができない。少なくとも、条件付きフロー制御命令を含んでいることが分かった命令セットは１つも処理されない。
【００４８】
本発明の好適実施例では、ＰＣロジック・ユニット２７０は、最高２個までの命令セットに現れた条件付きフロー命令を最高８個まで管理することができる。ストリーム・ビットの変化でマークが付けられた２命令セットの各々のターゲット・アドレスは４つのアドレス・レジスタの配列にストアされ、ターゲット・アドレスは命令セット内の対応する条件付きフロー命令のロケーションに対して論理的位置に置かれる。
【００４９】
最初の順序内条件付きフロー命令のブランチ結果が解決されると、ＰＣロジック・ユニット２７０はブランチが行われる場合は、ＴＢＵＦ１９０の内容をＭＢＵＦ１８８に転送し、ＴＢＵＦ１９０の内容に無効のマークを付けるように、制御ライン３１６上の制御信号によってプリフェッチ制御ロジック・ユニット２６６に指示する。正しくない命令ストリーム、つまり、ブランチが行われない場合はターゲット・ストリームからの、ブランチが行われる場合はメイン命令ストリームからの命令セットがＩＦＩＦＯユニット２６４にあると、ＩＦＩＦＯユニット２６４からクリアされる。２番目またはそれ以降の条件付きフロー制御命令が第１ストリーム・ビットのマークが付けられた命令セットに存在すると、その命令は統一された方法で処理される。すなわち、ターゲット・ストリームからの命令セットはプリフェッチされ、ＭＢＵＦ１８８またはＴＢＵＦ１９０からの命令セットはブランチ・バイアスに応じてＩデコード・ユニット２６２を通して処理され、条件付きフロー命令が最終的に解決されると、正しくないストリーム命令セットがＩＦＩＦＯユニット２６４からクリアされる。
【００５０】
ＩＦＩＦＯユニット２６４から正しくないストリーム命令がクリアされたとき、２番目の条件付きフロー命令がＩＦＩＦＯユニット２６４に残っていて、最初の条件付きフロー命令セットにそれ以降の条件付きフロー命令が含まれていないと、第２ストリーム・ビットのマークが付いた命令セットのターゲット・アドレスはアドレス・レジスタの最初の配列にプロモートされる。いずれの場合も、条件付きフロー命令を含んでいる次の命令セットはＩデコード・ユニット２６２を通して評価することが可能になる。従って、ストリーム・ビットをトグルとして使用すると、ブランチ・ターゲット・アドレスを計算する目的のために、また、ブランチ・バイアスが特定の条件付きフロー制御命令では正しくなかったとあとで判断された場合に、それより上をクリアすべき命令セット・ロケーションにマークを付ける目的のために、潜在的制御フローの変化にマークを付けておき、ＩＦＩＦＯユニット２６４を通して追跡することができる。
【００５１】
命令セットをマスタ・レジスタから実際にクリアするのではなく、ＩＦＩＦＯ制御ロジック・ユニット２７２はＩＦＩＦＯユニット２６４の対応するマスタ・レジスタの制御レジスタに入っている有効ビット・フラグをリセットするだけである。このクリア・オペレーションはライン３３６に送出される制御信号でＰＣロジック・ユニット２７０によって開始される。マスタ制御レジスタ２０２、２１０、２１８、２２６の各々の入力は状況バス２３０を通してＩＦＩＦＯ制御ロジック・ユニット２７２が直接にアクセスすることができる。好適実施例のアーキテクチャ１００では、これらのマスタ制御レジスタ２０２、２１０、２１８、２２６内のビットは、ＩＦＩＦＯユニット２６４によるデータ・シフト・オペレーションと並行してまたは独立してＩＦＩＦＯ制御ロジック・ユニット２７２によってセットすることが可能である。この機能により、ＩＥＵ１０４のオペレーションと非同期に、命令セットをマスタ・レジスタ２００、２０８、２１６、２２４のいずかに書き込み、対応する状況情報をマスタ制御レジスタ２０２、２１０、２１８、２２６に書き込むことができる。
【００５２】
最後に、制御および状況バス２３０上の追加の制御ラインはＩＦＩＦＯユニット２６４のＩＦＩＦＯオペレーションを可能にし、指示する。ＩＦＩＦＯシフトは、制御ライン３３６を通してＰＣロジック・ユニット２７０から出力されたシフト要求制御信号を受けてＩＦＩＦＯ制御ロジック・ユニット２７２によって行われる。ＩＦＩＦＯ制御ロジック・ユニット２７２は、命令セットを受け入れるマスタ・レジスタ２００、２０８、２１６、２２４が使用可能であると、制御信号を制御ライン３１６を経由してプリフェッチ制御ロジック・ユニット２６６に送って、プリフェッチ・バッファ・ユニット２６０から次の該当命令セットを転送することを要求する。命令セットが転送されると、状況レジスタ配列２６８内の対応する有効ビットがリセットされる。
【００５３】
Ｃ）ＩＦＵ／ＩＥＵ制御インタフェース
ＩＦＵ１０２とＩＥＵ１０４とを結ぶ制御インタフェースは制御バス１２６によって提供される。この制御バス１２６はＰＣロジック・ユニット２７０に接続され、複数の制御、アドレスおよび特殊データ・ラインから構成されている。割込み要求と受信確認制御信号を制御ライン３４０を経由して渡すことにより、ＩＦＵ１０２は割込みオペレーションを通知し、ＩＥＵ１０４との同期をとることができる。外部で発生した割込み信号は割込みライン２９２経由でＰＣロジック・ユニット２７０へ送られる。これを受けて、割込み要求制御信号がライン３４０上に送出されると、ＩＥＵ１０４は試行的に実行された命令をキャンセルする。割込みの内容に関する情報は、割込み情報ライン３４１を通してやりとりされる。ＩＥＵ１０４がＰＣロジック・ユニット２７０によって判断された割込みサービス・ルーチンのアドレスからプリフェッチされた命令の受信を開始する準備状態になると、ＩＥＵ１０４はライン３４０上の割込み受信確認制御信号を肯定する。ＩＦＵ１０２によってプリフェッチされた割込みサービス・ルーチンがそのあと開始される。
【００５４】
ＩＦＩＦＯ読取り（ＩＦＩＦＯ ＲＤ）制御信号はＩＥＵ１０４から制御ライン３４２上に出力され、最も奥のマスタ・レジスタ２２４に存在する命令セットが実行を完了したことおよび次の命令セットが必要であることを通知する。この制御信号を受けると、ＰＣロジック・ユニット２７０はＩＦＩＦＯユニット２６４でＩＦＩＦＯシフト・オペレーションを実行するようにＩＦＩＦＯ制御ロジック・ユニット２７２に指示する。
【００５５】
ＰＣインクリメント要求とサイズ値（ＰＣ ＩＮＣ／ＳＩＺＥ）は制御ライン３４４上に送出されて、現在のプログラム・カウンタ値を命令の対応するサイズ数だけ更新するようにＰＣロジック・ユニット２７０に指示する。これにより、ＰＣロジック・ユニット２７０は、現在のプログラム命令ストリーム中の最初の順序内実行命令のロケーションを正確に指した個所に実行プログラム・カウンタ（ＤＰＣ）を維持することができる。
【００５６】
ターゲット・アドレス（ＴＡＲＧＥＴ ＡＤＤＲ）はアドレス・ライン３４６を経由してＰＣロジック・ユニット２７０に返される。このターゲット・アドレスは、ＩＥＵ１０４のレジスタ・アレイにストアされているデータによって決まるブランチ命令の仮想ターゲット・アドレスである。従って、ターゲット・アドレスを計算するためにＩＥＵ１０４のオペレーションが必要である。
【００５７】
制御フロー結果（ＣＦ ＲＥＳＵＬＴ）制御信号は制御ライン３４８を経由してＰＣロジック・ユニット２７０へ送られて、現在保留されている条件付きブランチ命令が解決されたかどうか、その結果がブランチによるものなのか、ブランチによらないものなのかを示している。これらの制御信号に基づいて、ＰＣロジック・ユニット２７０は、条件付きフロー命令の実行の結果として、プリフェッチ・バッファ・ユニット２６０とＩＦＩＦＯユニット２６４に置かれている命令セットのどれをキャンセルする必要があるかを判断することができる。
【００５８】
いくつかのＩＥＵ命令リターン型制御信号（ＩＥＵリターン）が制御ライン３５０上を送出されて、ＩＥＵ１０４によってある命令が実行されたことをＩＦＵ１０２に通知する。これらの命令には、プロシージャ命令からのリターン、トラップからのリターンおよびサブルーチン・コールからのリターンがある。トラップからのリターン命令はハードウェア割込み処理ルーチンとソフトウェア・トラップ処理ルーチンで同じように使用される。サブルーチン・コールからのリターンもジャンプとリンク型コールと併用される。どの場合も、リターン制御信号は、以前に割込みがかけられた命令ストリームに対して命令フェッチ・オペレーションを再開するようにＩＦＵ１０２に通知するために送られる。これらの信号をＩＥＵ１０４から出すことにより、アーキテクチャ１００の正確なオペレーションを維持することができる。「割込みがかけられた」命令ストリームの再開はリターン命令の実行個所から行われる。
【００５９】
現命令実行ＰＣアドレス（現ＩＦ＿ＰＣ）はアドレス・バス３５２を経由してＩＥＵ１０４へ送られる。このアドレス値（ＤＰＣ）はＩＥＵ１０４によって実行される正確な命令を指定している。つまり、ＩＥＵ１０４が現在のＩＦ ＰＣアドレスを通過した命令を先に試行的に実行している間は、このアドレスは、割込み、例外、その他に正確なマシンの状態が分かっていることが必要な事象の発生に対してアーキテクチャ１００を正確に制御するために保持されていなければならない。現在実行中の命令ストリームの中の正確なマシンの状態を進めることが可能であるとＩＥＵ１０４が判断すると、ＰＣ Ｉｎｃ／Ｓｉｚｅ信号がＩＦＵ１０２に送られ、即時に現在のＩＦ＿ＰＣアドレス値に反映される。
【００６０】
最後に、アドレスおよび双方向データ・バス３５４は特殊レジスタのデータを転送するためのものである。このデータはＩＥＵ１０４によってＩＦＵ１０２内の特殊レジスタに入れられ、あるいはそこから読み取られるようにプログラムすることが可能である。特殊レジスタのデータは一般にＩＦＵ１０２が使用できるように、ＩＥＵ１０４によってロードされ、あるいは計算される。
【００６１】
Ｄ）ＰＣロジック・ユニットの詳細
ＰＣ制御ユニット３６２、割込み制御ユニット３６３、プリフェッチＰＣ制御ユニット３６４および実行ＰＣ制御ユニット３６６を含むＰＣロジック・ユニット２７０の詳細図は図３に示されている。ＰＣ制御ユニット３６２は、制御ライン３１６を通してプリフェッチ制御ロジック・ユニット２６６、及びＩＦＩＦＯ制御ロジック・ユニット２７２から、またインタフェース・バス１２６を通してＩＥＵ１０４から制御信号を受けて、プリフェッチおよび実行ＰＣ制御ユニット３６４、３６６に対してタイミング制御を行う。割込み制御ユニット３６３は、プリフェッチ・トラップ・アドレス・オフセットを判断してそれぞれのトラップ・タイプを処理する該当処理ルーチンを選択することを含めて、割込みと例外の正確な管理を担当する。プリフェッチ・ＰＣ制御ユニット３６４は、特に、トラップ処理とプロシージャ・ルーチン命令のフローのためのリターン・アドレスをストアすることを含めて、バッファ１８８、１９０、１９２をサポートするために必要なプログラム・カウンタの管理を担当する。このオペレーションをサポートするために、プリフェッチＰＣ制御ユニット３６４は、物理アドレス・バス・ライン３２４上のＣＣＵ ＰＡＤＤＥＲアドレスとアドレス・ライン３２６上のＶＭＵ ＶＭＡＤＤＲアドレスを含むプリフェッチ仮想アドレスを生成することを担当する。その結果、プリフェッチＰＣ制御ユニット３６４は、現在のプリフェッチＰＣ仮想アドレス値を保持することを担当する。
【００６２】
プリフェッチ・オペレーションは一般に制御ライン３１６上を送出された制御信号を通してＩＦＩＦＯ制御ロジック・ユニット２７２によって開始される。これを受けて、ＰＣ制御ユニット３６２はいくつかの制御信号を生成して制御ライン３７２上に出力し、プリフェッチＰＣ制御ユニット３６４を動作させて、アドレス・ライン３２４、３２６上にＰＡＤＤＲアドレスと、必要に応じてＶＭＡＤＤＲアドレスを生成する。値が０から４までのインクリメント信号も制御ライン３７４上に送出される場合もあるが、これは、ＰＣ制御ユニット３６２が現在のプリフェッチ・アドレスから命令セットのフェッチを再実行しているか、一連のプリフェッチ要求の中の２番目の要求に対して位置合わせを行っているか、プリフェッチのために次の全順次命令セットを選択しているか、によって決まる。最後に、現在のプリフェッチ・アドレスＰＦ＿ＰＣがバス３７０上に送出され、実行ＰＣ制御ユニット３６６へ渡される。
【００６３】
新しいプリフェッチ・アドレスは、いくつかのソースから発生する。アドレスの主要なソースは、バス３５２経由で実行ＰＣ制御ユニット３６６から送出された現在のＩＦ ＰＣアドレスである。原理的には、ＩＦ＿ＰＣアドレスからはリターン・アドレスが得られ、これは、初期コール、トラップまたはプロシージャ命令が現れたとき、プリフェッチＰＣ制御ユニット３６４によってあとで使用されるものである。ＩＦ＿ＰＣアドレスは、これらの命令が現れるたびに、プリフェッチＰＣ制御ユニット３６４内のレジスタにストアされる。このようにして、ＰＣ制御ユニット３６２は制御ライン３５０を通してＩＥＵリターン信号を受けたとき、プリフェッチＰＣ制御ユニット３６４内のリターン・アドレス・レジスタを選択して新しいプリフェッチ仮想アドレスを取り出すだけでよく、これによって元のプログラム命令ストリームを再開する。
【００６４】
プリフェッチ・アドレスのもう１つのソースは、実行ＰＣ制御ユニット３６６から相対ターゲット・アドレス・バス３８２を経由して、あるいはＩＥＵ１０４から絶対ターゲット・アドレス・バス３４６を経由して送出されたターゲット・アドレス値である。相対ターゲット・アドレスとは、実行ＰＣ制御ユニット３６６によって直接に計算できるアドレスである。絶対ターゲット・アドレスは、これらのターゲット・アドレスがＩＥＵレジスタ・アレイに入っているデータに依存するので、ＩＥＵ１０４に生成させる必要がある。ターゲット・アドレスはターゲット・アドレス・バス３８４を通ってプリフェッチＰＣ制御ユニット３６４へ送られ、プリフェッチ仮想アドレスとして使用される。相対ターゲット・アドレスを計算する際、対応するブランチ命令のオペランド部分もＩデコード・ユニット２６２からバス３１８のオペランド変位部分を経由して送られる。
【００６５】
プリフェッチ仮想アドレスのもう１つのソースは、実行ＰＣ制御ユニット３６６である。リターン・アドレス・バス３５２’は、現在のＩＦ＿ＰＣ値（ＤＰＣ）をプリフェッチＰＣ制御ユニット３６４へ転送するためのものである。このアドレスは、割込み、トラップ、その他にコールなどの制御フロー命令が命令ストリーム内に現れた個所でリターン・アドレスとして使用される。プリフェッチＰＣ制御ユニット３６４は、新しい命令ストリームをプリフェッチするために解放される。ＰＣ制御ユニット３６２は、対応する割込みまたはトラップ処理ルーチンまたはサブルーチンが実行されると、ＩＥＵ１０４からライン３５０を経由してＩＥＵリターン信号を受け取る。他方、ＰＣ制御ユニット３６２はライン３７２上のＰＦＰＣ信号の１つを通して、およびライン３５０経由で送られてきて実行されたリターン命令のＩＤに基づいて、現在のリターン仮想アドレスを収めているレジスタを選択する。そのあと、このアドレスが使用されて、ＰＣロジック・ユニット２７０によるプリフェッチ・オペレーションを続行する。
【００６６】
最後に、プリフェッチ仮想アドレスが取り出されるもう１つのソースは、特殊レジスタ・アドレスおよびデータ・バス３５４である。ＩＥＵ１０４によって計算またはロードされたアドレス値、または少なくともベース・アドレス値は、データとしてバス３５４を経由しでプリフェッチＰＣ制御ユニット３６４へ転送される。ベース・アドレスは、トラップ・アドレス・テーブル、高速トラップ・テーブル、およびベース・プロシージャ命令ディスパッチ・テーブルのアドレスを含んでいる。バス３５４を通して、プリフェッチおよび実行ＰＣ制御ユニット３６４、３６６内のレジスタの多くを読み取ることもできるので、マシンの状態の対応する側面をＩＥＵ１０４を通して処理することが可能である。
【００６７】
実行ＰＣ制御ユニット３６６は、ＰＣ制御ユニット３６２の制御を受けて、現在のＩＦ ＰＣアドレス値を計算することを主な役割としている。この役割において、実行ＰＣ制御ユニット３６６はＰＣ制御ユニット３６２からＥｘＰＣ制御ライン３７８を経由して送られてきた制御信号と、制御ライン３８０を経由して送られてきたインクリメント／サイズ制御信号を受けて、ＩＦ＿ＰＣアドレスを調整する。これらの制御信号は、主に、ライン３４２経由で送られてきたＩＦＩＦＯ読取り制御信号とＩＥＵ１０４から制御ライン３４４経由で送られてきたＰＣインクリメント／サイズ値を受けると生成される。
【００６８】
１）ＰＦおよびＥｘＰＣ制御／データ・ユニットの詳細
図４は、プリフェッチおよび実行ＰＣ制御ユニット３６４、３６６の詳細ブロック図である。これらのユニットは主に、レジスタ、インクリメンタ（増分器）その他の類似部品、セレクタおよび加算器ブロックから構成されている。これらのブロック間のデータ転送を管理する制御は、ＰＦＰＣ制御ライン３７２、ＥｘＰＣ制御ライン３７８およびインクリメント制御ライン３７４、３８０を通してＰＣ制御ユニット３６２によって行われる。説明を分かりやすくするために、図４のブロック図には、これらの個々の制御ラインは示されていない。しかし、これらの制御信号が以下に説明するように、これらのブロックヘ送られることは勿論である。
【００６９】
プリフェッチＰＣ制御ユニット３６４の中心となるものはプリフェッチ・セレクタ（ＰＦ＿ＰＣ ＳＥＬ）３９０であり、これは現プリフェッチ仮想アドレスの中央セレクタとして動作する。この現プリフェッチ・アドレスはプリフェッチ・セレクタ３９０から出力バス３９２を通ってインクリメンタ・ユニット３９４へ送られて、次のプリフェッチ・アドレスを生成する。この次のプリフェッチ・アドレスはインクリメンタ出力バス３９６を通ってレジスタＭＢＵＦ ＰＦｎＰＣ３９８、ＴＢＵＦ ＰＦｎＰＣ４００、およびＥＢＵＦ ＰＦｎＰＣ４０２の並列配列へ送られる。これらのレジスタ３９８、４００、４０２は実効的には次の命令プリフェッチ・アドレスをストアしているが、本発明の好適実施例によれば、別々のプリフェッチ・アドレスがＭＢＵＦ１８８、ＴＢＵＦ１９０、およびＥＢＵＦ１９２に保持されている。ＭＢＵＦ、ＴＢＵＦおよびＥＢＵＦ ＰＦｎＰＣレジスタ３９８、４００、４０２にストアされたプリフェッチ・アドレスは、アドレス・バス４０４、４０８、４１０からプリフェッチ・セレクタ３９０へ渡される。従って、ＰＣ制御ユニット３６２はプリフェッチ・レジスタ３９８、４００、４０２の別の１つをプリフェッチ・セレクタ３９０が選択することを指示することだけでプリフェッチ命令ストリームの即時切替えを指示することができる。ストリームの中の次の命令セットをプリフェッチするために、そのアドレス値がインクリメンタ３９４によってインクリメントされると、その値がプリフェッチ・アドレス３９８、４００、４０２のうち該当するレジスタヘ返却される。もう１つの並列レジスタ配列は簡略化のため単一の特殊レジスタ・ブロック４１２として示されているが、この配列はいくつかの特殊アドレスをストアするためのものである。レジスタ・ブロック４１２はトラップ・リターン・アドレス・レジスタ、プロシージャ命令リターン・アドレス・レジスタ、プロシージャ命令ディスパッチ・テーブル・ベース・アドレス・レジスタ、トラップ・ルーチン・ディスパッチ・テーブル・ベース・アドレス・レジスタ、および高速トラップ・ルーチン・ベース・アドレス・レジスタから構成されている。ＰＣ制御ユニット３６２の制御を受けて、これらのリターン・アドレス・レジスタはバス３５２を通して現ＩＦ＿ＰＣ実行アドレスを受け入れることができる。レジスタ・ブロック４１２内のリターンおよびベース・アドレス・レジスタにストアされたアドレス値はＩＥＵ１０４から独立して読み書きすることができる。レジスタが選択され、値が特殊レジスタ・アドレスおよびデータ・バス３５４を経由して転送される。
【００７０】
特殊レジスタ・ブロック４１２内のセレクタはＰＣ制御ユニット３６２によって制御され、レジスタ・ブロック４１２のレジスタにストアされたアドレスを特殊レジスタ出力バス４１６上に送出して、プリフェッチ・セレクタ３９０へ渡すことができる。リターン・アドレスは直接にプリフェッチ・セレクタ３９０へ渡される。ベース・アドレス値は割込み制御ユニット３６３から割込みオフセット・バス３７３経由で送られてきたオフセット値と結合される。ソースからバス３７３経由でプリフェッチ・セレクタ３９０へ渡された特殊アドレスは、新しいプリフェッチ命令ストリームの初期アドレスとして使用され、そのあとインクリメンタ３９４とプリフェッチ・レジスタ３９８、４００、４０２の１つを通るアドレスのインクリメント・ループを続行することができる。
【００７１】
プリフェッチ・セレクタ３９０へ送られるアドレスのもう１つのソースは、ターゲット・アドレス・レジスタ・ブロック４１４内のレジスタ配列である。ブロック４１４内のターゲット・レジスタには、好適実施例によれば、８つの潜在的ブランチ・ターゲット・アドレスがストアされる。これらの８つの記憶ロケーションはＩＦＩＦＯユニット２６４の最下位の２マスタ・レジスタ２１６、２２４に保持されている８つの潜在的に実行可能な命令に論理的に対応している。これらの命令のどれでもが、および潜在的にはすべてが条件付きブランチ命令となり得るので、ターゲット・レジスタ・ブロック４１４は、あらかじめ計算されたターゲット・アドレスをストアしておくので、ＴＢＵＦ１９０を通してターゲット命令ストリームをプリフェッチするために使用するのを待たせることができる。特に、ＰＣ制御ユニット３６２がターゲット命令ストリームのプリフェッチを即時に開始するように条件付きブランチ・バイアスがセットされると、ターゲット・アドレスはターゲット・レジスタ・ブロック４１４からアドレス・バス４１８を経由してプリフェッチ・セレクタ３９０へ送られる。インクリメンタ３９４によってインクリメントされたあと、アドレスはＴＢＵＦ ＰＦｎＰＣ４００へ戻されてストアされ、ターゲット命令ストリームをあとでプリフェッチするオペレーションで使用される。別のブランチ命令がターゲット命令ストリームに現れると、その２番目のブランチのターゲット・アドレスが計算され、最初の条件付きブランチ命令が解決されて使用されるまでの間、ターゲット・レジスタ配列４１４にストアされている。
【００７２】
ターゲット・レジスタ・ブロック４１４にストアされた、計算で求めたターゲット・アドレスは、実行ＰＣ制御ユニット３６６内のターゲット・アドレス計算ユニットからアドレス・ライン３８２を経由して、あるいはＩＥＵ１０４から絶対ターゲット・アドレス・バス３４６を経由して転送される。
【００７３】
プリフェッチ・セレクタ（ＰＦ＿ＰＣ ＳＥＬ）３９０を通って転送されるアドレス値は、完全な３２ビット仮想アドレス値である。ページ・サイズは本発明の好適実施例では、１６Ｋバイトに固定されており、最大ページ・オフセット・アドレス値〔１３：０〕に対応している。従って、現プリフェッチ仮想ページ・アドレス〔２７：１４〕に変化がなければ、ＶＭＵページの変換は不要である。プリフェッチ・セレクタ３９０内のコンパレータはそのことを検出する。ＶＭＵ変換要求信号（ＶＭＸＬＡＴ）は、インクリメントがページ境界をこえて行われたか、制御のフローが別のページ・アドレスヘブランチしたために、仮想ページ・アドレスが変化したとき、ライン３７２を経由してＰＣ制御ユニット３６２へ送られる。他方、ＰＣロジック・ユニット２７０はライン３２４上のＣＣＵ ＰＡＤＤＲのほかに、ＶＭ ＶＡＤＤＲアドレスをバッファ・ユニット４２０からアドレス・ライン３２６上に送出し、該当の制御信号をＶＭＵ制御ライン３２８上に送出して、ＶＭＵ仮想ページから物理ページヘの変換を得るように指示する。ページ変換が必要でない場合は、現物理ページ・アドレス〔３１：１４〕は制御ライン１２２上のＶＭＵ１０８の出力側のラッチによって保持される。
【００７４】
バス３７０上に送出された仮想アドレスはインクリメント制御ライン３７４から送られてきた信号を受けて、インクリメンタ３９４によってインクリメントされる。インクリメンタ３９４は、次の命令セットを選択するために、命令セットを表す値（４命令または１６バイト）だけインクリメントする。ＣＣＵ１０６へ渡されるプリフェッチ・アドレスの下位４ビットはゼロになっている。従って、最初のブランチ・ターゲット命令セット内の実際のターゲット・アドレス命令は最初の命令ロケーションに置かれていない場合がある。しかし、アドレスの下位４ビットはＰＣ制御ユニット３６２へ送られるので、最初のブランチ命令のロケーションをＩＦＵ１０２が判別することができる。ターゲット・アドレスの下位ビット〔３：２〕を２ビット・バッファ・アドレスとして返して、位置合わせされていないターゲット命令セットから実行すべき正しい最初の命令を選択するための検出と処理は、新しい命令ストリーム、つまり、命令ストリームの中の最初の非順次命令セット・アドレスの最初のプリフェッチのときだけ行われる。命令セットの最初の命令のアドレスと命令セットをプリフェッチする際に使用されるプリフェッチ・アドレスとの間の非位置合わせの関係は、現順次命令ストリームが存続している間無視することができ、そのあとも無視される。
【００７５】
図４に示した機能ブロックの残り部分は実行ＰＣ制御ユニット３６６を構成している。本発明の好適実施例によれば、実行ＰＣ制御ユニット３６６は独立に機能するプログラム・カウンタ・インクリメンタを独自に備えている。この機能の中心となるのは実行セレクタ（ＤＰＣ ＳＥＬ）４３０である。実行セレクタ４３０からアドレス・バス３５２’上に出力されるアドレスはアーキテクチャ１００の現在の実行アドレス（ＤＰＣ）である。この実行アドレスは加算ユニツト４３４へ送られる。ライン３８０上に送出されたインクリメント／サイズ制御信号は１から４までの命令インクリメント値を指定しており、この値は加算ユニット４３４によって実行セレクタ４３０から得たアドレスに加えられる。加算ユニツト４３４が出力ラッチ機能を実行するたびに、インクリメントされた次の実行アドレスがアドレス・ライン４３６を経て直接に実行セレクタ４３０に返され、次の命令インクリメント・サイクルで使用される。
【００７６】
初期実行アドレスとその後のすべての新しいストリーム・アドレスは、アドレス・ライン４４０を経由して新ストリーム・レジスタ・ユニット４３８から得られる。新ストリーム・レジスタ・ユニット４３８は、プリフェッチ・セレクタ３９０からＰＦＰＣアドレス・バス３７０を経由して送られきた新しい現プリフェッチ・アドレスを直接にアドレス・バス４４０に渡すことも、あとで使用するためにストアしておくこともできる。つまり、プリフェッチＰＣ制御ユニット３６４が新しい仮想アドレスからプリフェッチを開始することを判断した場合は、新しいストリーム・アドレスは新ストリーム・レジスタ・ユニット４３８によって一時的にストアされる。ＰＣ制御ユニット３６２は、プリフェッチと実行インクリメントの両サイクルに関与することによって、実行アドレスが新命令ストリームを開始した制御フロー命令に対応するプログラム実行個所までに達するまで新ストリーム・アドレスを新ストリーム・レジスタ４３８に置いておく。新ストリーム・アドレスはそのあと新ストリーム・レジスタ・ユニット４３８から出力されて実行セレクタ４３０へ送られ、新命令ストリーム内の実行アドレスを独立して生成することを開始する。
【００７７】
本発明の好適実施例によれば、新ストリーム・レジスタ・ユニット４３８は２つの制御フロー命令ターゲット・アドレスをバッファリングする機能を備えている。新ストリーム・アドレスを即時に取り出すことにより、殆ど待ち時間がなく実行ＰＣ制御ユニット３６６を現実行アドレス列の生成から新実行アドレス・ストリーム列の生成に切り替えることができる。
【００７８】
最後に、ＩＦ＿ＰＣセレクタ（ＩＦ＿ＰＣ ＳＥＬ）４４２は最終的に現ＩＦ＿ＰＣアドレスをアドレス・バス３５２上に送出してＩＥＵ１０４へ送るためのものである。ＩＦ＿ＰＣセレクタ４４２への入力は実行セレクタ４３０または新ストリーム・レジスタ・ユニット４３８から得た出力アドレスである。殆どの場合、ＩＦ＿ＰＣセレクタ４４２はＰＣ制御ユニット３６２の指示を受けて、実行セレクタ４３０から出力された実行アドレスを選択する。しかし、新命令ストリームの実行開始のために使用される新仮想アドレスヘ切り替える際の待ち時間をさらに短縮するために、新ストリーム・レジスタ・ユニット４３８からの選択したアドレスをバイパスして、バス４４０経由で直接にＩＦ＿ＰＣセレクタ４４２へ送り、現ＩＦ＿ＰＣ実行アドレスとして得ることができる。
【００７９】
実行ＰＣ制御ユニット３６６は、すべての相対ブランチ・ターゲット・アドレスを計算する機能を備えている。現実行点アドレスと新ストリーム・レジスタ・ユニット４３８から得たアドレスは、アドレス・バス３５２’、４４０を経由して制御フロー・セレクタ（ＣＦ＿ＰＣ）４４６に渡される。その結果、ＰＣ制御ユニット３６２は大幅な柔軟性をもって、ターゲット・アドレス計算の基となる正確な初期アドレスを選択することができる。この初期アドレス、つまり、ベース・アドレスはアドレス・バス４５４を経由してターゲット・アドレスＡＬＵ４５０へ送られる。ターゲットＡＬＵ４５０への入力となるもう１つの値は、制御フロー変位計算ユニット４５２からバス４５８経由で送られてくる。相対ブランチ命令は、アーキテクチャ１００の好適実施例によれば、新相対ターゲット・アドレスを指定した即値モード定数の形態をした変位値を含んでいる。制御フロー変位計算ユニット４５２はＩデコード・ユニットのオペランド出力バス３１８から初めて得たオペランド変位値を受け取る。最後に、オフセット・レジスタ値はライン４５６を経由してターゲット・アドレスＡＬＵ４５０へ送られる。オフセット・レジスタ４４８はＰＣ制御ユニット３６２から制御ライン３７８’を経由してオフセット値を受け取る。オフセット値の大きさはアドレス・ライン４５４上を送られるベース・アドレスから相対ターゲット・アドレスを計算するときの現ブランチ命令のアドレスまでのアドレス・オフセットに基づいてＰＣ制御ユニット３６２によって判断される。つまり、ＰＣ制御ユニット３６２は、ＩＦＩＦＯ制御ロジック・ユニット２７２を制御することによって、現実行点アドレスの命令（ＣＰ＿ＰＣによって要求された）とＩデコード・ユニット２６２によって現在処理中の、従ってＰＣロジック・ユニット２７０によって処理中の命令を分離している命令の個数を追跡して、その命令のターゲット・アドレスを判断する。
【００８０】
相対ターゲット・アドレスがターゲット・アドレスＡＬＵ４５０によって計算されると、そのターゲット・アドレスはアドレス・バス３８２を通して対応するターゲット・レジスタ４１４に書き込まれる。
【００８１】
２）ＰＣ制御アルゴリズムの詳細
１．メイン命令ストリームの処理：ＭＢＵＦ ＰＦｎＰＣ
ｌ．１ 次のメイン・フロー・プリフェッチ命令のアドレスはＭＢＵＦ ＰＦｎＰＣにストアされる。
１．２ 制御フロー命令がないときは、３２ビット・インクリメンタはＭＢＵＦ ＰＦｎＰＣに入っているアドレス値を、各プリフェッチ・サイクルごとに１６バイト（ｘ１６）だけ調整する。
１．３ 無条件制御フロー命令がＩデコードされると、命令セットに続いてフェッチされたすべてのプリフェッチ・データはフラッシュされ、ＭＢＵＦ ＰＦｎＰＣには、ターゲット・レジスタ・ユニット、ＰＦ ＰＣセレクタおよびインクリメンタを通して、新しいメイン命令ストリーム・アドレスがロードされる。新しいアドレスは新ストリーム・レジスタにもストアされる。
１．３．１ 相対無条件制御フローのターゲット・アドレスはＩＦＵが保持しているレジスタ・データからと制御フロー命令の後に置かれたオペランド・データからＩＦＵによって計算される。
１．３．２ 絶対無条件制御フローのターゲット・アドレスはレジスタ基準値、ベース・レジスタ値、およびインデックス・レジスタ値からＩＥＵによって最終的に計算される。
１．３．２．１ 命令プリフェッチ・サイクルは絶対アドレス制御フロー命令に対してターゲット・アドレスがＩＥＵから返されるまで停止する。命令実行サイクルは続行される。
１．４ 無条件制御フロー命令から得た次のメイン・フロー・プリフェッチ命令のアドレスはバイパスされて、ターゲット・アドレス・レジスタ・ユニット、ＰＦ＿ＰＣセレクタおよびインクリメンタを経由して送られ、最終的にＭＢＵＦＰＦｎＰＣにストアされ、プリフェッチは１．２から続けられる。
【００８２】
２．プロシージャ命令ストリームの処理：ＥＢＵＦ ＰＦｎＰＣ
２．１ プロシージャ命令はメインまたはブランチ・ターゲット命令ストリームの中でプリフェッチされる。ターゲット・ストリームの中でフェッチされた場合は、条件付き制御フロー命令が解決され、プロシージャ命令がＭＢＵＦへ転送されるまでプロシージャ・ストリームのプリフェッチを停止する。これにより、プロシージャ命令ストリームに現れた条件付き制御フローを処理する際にＴＢＵＦを使用できる。
２．１．１ プロシージャ命令はプロシージャ命令ストリームの中に置いてはならない。つまり、プロシージャ命令はネストしてはならない。プロシージャ命令からリターンすると、実行はメイン命令ストリームに戻る。ネストを可能にするためには、ネストしたプロシージャ命令から別の専用リターンが必要である。アーキテクチャはこの種の命令を容易にサポートできるが、プロシージャ命令をネストする機能があっても、アーキテクチャの性能が向上する見込みはない。２．１．２ メイン命令ストリームにおいては、第１および第２条件付き制御フロー命令を含む命令セットを含んでいるプロシージャ命令ストリームは、第１命令セットの中の条件付き制御フロー命令が解決し、第２条件付き制御フロー命令セットがＭＢＵＦへ転送されるまで第２条件付き制御フロー命令セットに対してプリフェッチを停止する。
２．２ プロシージャ命令は、命令の即値モード・オペランド・フィールドとして含まれている相対オフセットによって、プロシージャ・ルーチンの開始アドレスを示している。
２．２．１ プロシージャ命令から得られたオフセット値はＩＦＵに維持されているプロシージャ・ベース・アドレス（ＰＢＲ）レジスタに入っている値と結合される。このＰＢＲレジスタは、特殊レジスタの移動命令が実行されると、特殊アドレスおよびデータ・バスを通して読み書き可能である。
２．３ プロシージャ命令が現れると、次のメイン命令ストリームＩＦ ＰＣアドレスはＤＰＣリターン・アドレス・レジスタにストアされ、プロセッサ・ステータス・レジスタ（ＰＳＲ）内のプロシージャ進行中ビット（ｐｒｏｃｅｄｕｒｅ−ｉｎ−ｐｒｏｇｒｅｓｓ ｂｉｔ）がセットされる。
２．４ プロシージャ・ストリームの開始アドレスはＰＢＲレジスタ（プロシージャ命令オペランド・オフセット値を加えて）からＰＦ＿ＰＣセレクタヘ送られる。
２．５ プロシージャ・ストリームの開始アドレスは新ストリーム・レジスタ・ユニットとインクリメントへ同時に送られ、（ｘ１６）だけインクリメントする。インクリメントされたアドレスはそのあとＥＢＵＦ ＰＦｎＰＣにストアされる。
２．６ 制御フロー命令がないと、３２ビット・インクリメンタは各プロシージャ命令プリフェッチ・サイクルごとにＥＢＵＦ ＰＦｎＰＣに入っているアドレス値を（ｘ１６）だけ調整する。
２．７ 無条件制御フロー命令がＩデコードされると、ブランチ命令のあとにフェツチされたすべてのプリフェッチ・データはフラッシュされ、ＥＢＵＦ ＰＦｎＰＣには新しいプロシージャ命令ストリーム・アドレスがロードされる。
２．７．１ 相対無条件制御フロー命令のターゲット・アドレスはＩＦＵに保持されているレジスタ・データからと制御フロー命令の即値モード・オペランド・フィールド内に入っているオペランド・データからＩＦＵによって計算される。
２．７．２ 絶対無条件ブランチのターゲット・アドレスはレジスタ基準値、ベース・レジスタ値およびインデックス・レジスタ値からＩＥＵによって計算される。
２．７．２．１ 命令プリフェッチ・サイクルは絶対アドレス・ブランチに対してターゲット・アドレスがＩＥＵから返されるまで停止する。実行サイクルは続行される。
２．８ 次のプロシージャ・プリフェッチ命令セットのアドレスはＥＢＵＦ ＰＦｎＰＣにストアされ、プリフェッチは１．２から続けられる。
２．９ プロシージャ命令からのリターンがＩデコードされると、プリフェッチがｕＰＣレジスタにストアされているアドレスから続けられ、そのあと（ｘ１６）だけインクリメントされ、あとでプリフェッチするためにＭＢＵＦ ＰＦｎＰＣレジスタに返される。
【００８３】
３．ブランチ命令ストリームの処理：ＴＢＵＦ ＰＦｎＰＣ
３．１ ＭＢＵＦ命令ストリームの中の最初の命令セットに現れた条件付き制御フロー命令がＩデコードされると、ターゲット・アドレスはそのターゲット・アドレスが現アドレスに対する相対アドレスならばＩＦＵによって、絶対アドレスならばＩＥＵによって判断される。
３．２ 「ブランチを行うバイアス」の場合：
３．２．１ ブランチが絶対アドレスに行われる場合は、ターゲット・アドレスがＩＥＵから返されるまで命令プリフェッチ・サイクルを停止する。実行サイクルは続行される。
３．２．２ ＰＦ ＰＣセレクタとインクリメンタを経由して転送することによってブランチ・ターゲット・アドレスをＴＢＵＦ ＰＦｎＰＣにロードする。
３．２．３ ターゲット命令ストリームがプリフェッチされてＴＢＵＦに入れられたあとで実行するためにＩＦＩＦＯに送られる。ＩＦＩＦＯとＴＢＵＦが一杯になると、プリフェッチを停止する。
３．２．４ ３２ビット・インクリメンタ各プリフェッチ・サイクルごとにＴＢＵＦ ＰＦｎＰＣに入っているアドレス値を（ｘ１６）だけ調整する。
３．２．５ ターゲット命令ストリーム内の２番目の命令セットに現れた条件付き制御フロー命令がＩデコードされるとプリフェッチ・オペレーションを、第１の（主）セット内のすべての条件付きブランチ命令が解決されるまで停止する（しかし、先に進んで、相対ターゲット・アドレスを計算しターゲット・レジスタにストアする）。
３．２．６ 最初の命令セット内の条件付きブランチを「行う」と解釈された場合：
３．２．６．１ ブランチのソースがプロシージャ進行中ビットから判断されたＥＢＵＦ命令セットであったときはＭＢＵＦまたはＥＢＵＦに入っている最初の条件付きフロー命令セットのあとに置かれた命令セットをフラッシュする。
３．２．６．２ プロシージャ進行中ビットの状態に基づいて、ＴＢＵＦＰＦｎＰＣ値をＭＢＵＦ ＰＦｎＰＣまたはＥＢＵＦへ転送する。
３．２．６．３ プロシージャ進行中ビットの状態に基づいて、プリフェッチしたＴＢＵＦ命令をＭＢＵＦまたはＥＢＵＦへ転送する。
３．２．６．４ ２番目の条件付きブランチ命令セットがＩデコードされていなければ、プロシージャ進行中ビットの状態に基づいて、ＭＢＵＦまたはＥＢＵＦプリフェッチ・オペレーションを続行する。
３．２．６．５ ２番目の条件付きブランチ命令がＩデコードされていれば、その命令の処理を開始する（ステップ３．３．１へ進む）。
３．２．７ 最初の条件付き命令セットの中の命令に対する条件付き制御を「行わない」と解釈された場合：
３．２．７．１ ターゲット命令ストリームからの命令セットと命令のＩＦＩＦＯとＩＥＵをフラッシュする。
３．２．７．２ ＭＢＵＦまたはＥＢＵＦプリフェッチ・オペレーションを続行する。
３．３ 「ブランチが行われないバイアス」の場合：
３．３．１ 命令をプリフェッチしてＭＢＵＦに入れることを停止する。実行サイクルを続ける。
３．３．１．１ 最初の条件付き命令セットの中の条件付き制御フロー命令が相対ならば、ターゲット・アドレスを計算し、ターゲット・レジスタにストアする。
３．３．１．２ 最初の条件付き命令セットの中の条件付き制御フロー命令が絶対ならば、ＩＥＵがターゲット・アドレスを計算して、そのアドレスをターゲット・レジスタに返すまで待つ。
３．３．１．３ ２番目の命令セットの中の条件付き制御フロー命令のＩデコードが行われると、最初の条件付き命令セットの中の条件付き制御フロー命令が解決されるまでプリフェッチ・オペレーションを停止する。
３．３．２ 最初の条件付きブランチのターゲット・アドレスが計算されると、ＴＢＵＦ ＰＦｎＰＣにロードし、メイン命令ストリームの実行と並行して命令をプリフェッチしてＴＢＵＦに入れることを開始する。ターゲット命令セットはロードされない（従って、ブランチ・ターゲット命令は最初の命令セットの中の各条件付き制御フロー命令が解決されたとき用意されている）。
３．３．３ 最初のセットの中の条件付き制御フロー命令が「行われる」と解釈された場合：
３．３．３．１ ブランチのソースがＥＢＵＦ命令ストリームであるとプロシージャ進行中ビットの状態から判断されると、ＭＢＵＦまたはＥＢＵＦをフラッシュし、最初の条件付きブランチ命令セットのあとに置かれたメイン命令ストリームからの命令のＩＦＩＦＯとＩＥＵをフラッシュする。
３．３．３．２ プロシージャ進行中ビットの状態から判断した通りに、ＴＢＵＦ ＰＦｎＰＣ値をＭＢＵＦまたはＥＢＵＦへ転送する。
３．３．３．３ プロシージャ進行中ビットの状態から判断した通りに、プリフェッチしたＴＢＵＦ命令をＭＢＵＦまたはＥＢＵＦへ転送する。
３．３．３．４ プロシージャ進行中ビットの状態から判断した通りに、ＭＢＵＦまたはＥＢＵＦプリフェッチ・オペレーションを続行する。
３．３．４ 最初のセット内の条件付き制御フロー命令が「行われない」と解析された場合：
３．３．４．１ ターゲット命令ストリームからの命令セットのＴＢＵＦをフラッシュする。
３．３．４．２ ２番目の条件付きブランチ命令がＩデコードされなかった場合は、プロシージャ進行中ビットの状態から判断した通りに、ＭＢＵＦまたはＥＢＵＦプリフェッチ・オペレーションを続ける。
３．３．４．３ ２番目の条件付きブランチ命令がＩデコードされた場合は、その命令の処理を開始する（ステップ３．４．１へ進む）。
【００８４】
４．割込み、例外およびトラップ命令
４．１ トラップは広義には次のものからなる。
４．１．１ ハードウェア割込み
４．１．１．１ 非同期（外部）発生事象、内部または外部。
４．１．１．２ いつでも発生し、持続する。
４．１．１．３ アトミック（通常）命令間で優先順にサービスを受け、プロシージャ命令を一時中止する。
４．１．１．４ 割込みハンドラの開始アドレスはトラップ・ハンドラ入口点の事前定義テーブルまでのベクトル番号オフセットとして判断される。
４．１．２ ソフトウェア・トラップ命令
４．１．２．１ 非同期（外部）発生命令。
４．１．２．２ 例外として実行されるソフトウェア命令。
４．１．２．３ トラップ・ハンドラの開始アドレスは、ＴＢＲまたはＦＴＢレジスタにストアされたベース・アドレス値と結合されたトラップ番号オフセットから判断される。
４．１．３ 例外
４．１．３．１ 命令と同期して発生する事象。
４．１．３．２ 命令の実行時に処理される。
４．１．３．３ 例外の結果により期待された命令とすべての後続実行命令はキャンセルされる。
４．１．３．４ 例外ハンドラの開始アドレスは、トラップ・ハンドラ入口点の事前定義テーブルまでのトラップ番号オフセットから判断される。
４．２ トラップ命令ストリーム・オペレーションはそのとき実行中の命令ストリームとインラインで実行される。
４．３ トラップ処理ルーチンが次の割込み可能トラップの前にｘＰＣアドレスをセーブすることを条件に、トラップはネストが可能である。そうしないと、現トラップ・オペレーションの完了前にトラップが現れると、マシンの状態が壊れることになる。
【００８５】
５．トラップ命令ストリームの処理：ｘＰＣ
５．１ トラップが現れたとき：
５．１．１ 非同期割込みが起こると、そのとき実行中の命令の実行は一時中止される。
５．１．２ 同期例外が起こると、例外を起こした命令が実行されるとトラップが処理される。
５．２ トラップが処理されたとき：
５．２．１ 割込みは禁止される。
５．２．２ 現在のＩＦ ＰＣアドレスはｘＰＣトラップ状態リターン・アドレス・レジスタにストアされる。
５．２．３ ＩＦ＿ＰＣアドレスとそのあとのアドレスにあるＩＦＩＦＯとＭＢＵＦプリフェッチ・バッファはフラッシュされる。
５．２．４ アドレスＩＦ＿ＰＣとそのあとのアドレスの実行された命令とその命令の結果はＩＥＵからフラッシュされる。
５．２．５ ＭＢＵＦ ＰＦｎＰＣに、トラップ・ハンドラ・ルーチンのアドレスがロードされる。
５．２．５．１ トラップのソースは、特殊レジスタ群に入っているトラップ番号によって判断されたトラップ・タイプに応じて、ＴＢＲまたはＦＴＢレジスタをアドレス指定している。
５．２．６ 命令がプリフェッチされ、通常通りに実行するためにＩＦＩＦＯに入れられる。
５．２．７ トラップ・ルーチンの命令がそのあと実行される。
５．２．７．１ トラップ処理ルーチンはｘＰＣアドレスを所定のロケーションにセーブする機能を備え、割込みを再び可能にする。ｘＰＣレジスタは特殊レジスタ移動命令で、および特殊レジスタ・アドレスとデータ・バスを通して読み書きされる。
５．２．８ トラップ命令からのリターンを実行することによってトラップ状態から抜け出る必要がある。
５．２．８．１ 以前にセーブしていたときは、ｘＰＣアドレスをその事前定義ロケーションから復元してから、トラップ命令からのリターンを実行する必要がある。
５．３ トラップ命令からのリターンが実行されたとき：
５．３．１ 割込みが可能にされる。
５．３．２ プロシージャ進行中ビットの状態から判断したとおりに、ｘＰＣアドレスが現在の命令ストリーム・レジスタＭＢＵＦまたはＥＢＵＦ ＰＦｎＰＣに戻され、プリフェッチがそのアドレスから続行される。
５．３．３ ｘＰＣアドレスが新ストリーム・レジスタを通してＩＦ＿ＰＣレジスタに復元される。
【００８６】
Ｅ）割り込みおよび例外の処理
１）概要
割込みと例外は、それらが可能にされている限り、プロセッサがメイン命令ストリームから実行されているか、プロシージャ命令ストリームから実行されているかに関係なく処理される。割込みと例外は優先順にサービスが受けられ、クリアされるまで持続している。トラップ・ハンドラの開始アドレスは、下述するように、トラップ・ハンドラの事前定義テーブルまでのベクトル番号オフセットとして判断される。
【００８７】
割込みと例外は、本実施例では、基本的に２つのタイプがある。すなわち、命令ストリームの中の特定の命令と同期して引き起こされるものと、命令ストリームの中の特定の命令と非同期に引き起こされるものである。割込み、例外、トラップおよびフォールト（ｆａｕｌｔ）の用語は、本明細書では相互に使い分けて用いられている。非同期割込みは、命令ストリームと同期して動作していない、オン・チップまたはオフ・チップのハードウェアによって引き起こされる。例えば、オン・チップ・タイマ／カウンタによって引き起こされる割込みは、オフ・チップから引き起こされるハードウェア割込みやマスク不能割込み（ｎｏｎ−ｍａｓｋａｂｌｅ ｉｎｔｅｒｒｕｐｔ）（ＮＭＩ）と同じように、非同期である。非同期割込みが引き起こされると、プロセッサ・コンテキストが凍結され（ｆｒｏｚｅｎ）、すべてのトラップが割込み禁止され、ある種のプロセッサ状況情報がストアされ、プロセッサは受け取った特定の割込みに対応する割込みハンドラにベクトルを向ける。割込みハンドラがその処理を完了すると、プログラム実行は割込み発生時に実行中であったストリームの中の最後に完了した命令のあとに置かれた命令から続けられる。
【００８８】
同期例外とは、命令ストリームの中の命令と同期して引き起こされる例外である。これらの例外は特定の命令に関連して引き起こされ、問題の命令が実行されるまで保留される。好適実施例では、同期例外はプリフェッチ時、命令デコード時、または命令実行時に引き起こされる。プリフェッチ例外には、例えば、ＴＬＢ不一致、その他のＶＭＵ例外がある。デコード例外は、例えば、デコード中の命令が違法命令であるか、プロセッサの現特権レベル（ｐｒｉｖｉｌｅｇｅ ｌｅｖｅｌ）に一致していないと、引き起こされる。実行例外は、例えば、ゼロによる除算といった算術演算エラーが原因で引き起こされる。これらの例外が起こると、好適実施例では、例外を引き起こした特定命令と例外とを対応づけ、その命令が退避（ｒｅｔｉｒｅ）されるときまでその状態が維持される。その時点で、以前に完了した命令がすべて退避され、例外を引き起こした命令からの試行的結果があれば、試行的に実行された後続の命令の試行的結果と同じように、フラッシュされる。そのあと、その命令で引き起こされた最高優先度例外に対応する例外ハンドラに制御が渡される。
【００８９】
ソフトウェア・トラップ命令は制御フロー検出ユニット（ＣＦ＿ＤＥＴ）２７４（図２）によってＩデコード・ステージで検出され、無条件コール命令その他の同期トラップと同じように処理される。つまり、ターゲット・アドレスが計算され、プリフェッチはそのときのプリフェッチ待ち行列（ＥＢＵＦまたはＭＢＵＦ）まで続けられる。これと同時に、その例外は命令と対応づけられて記録され、命令が退避されるとき処理される。他のタイプの同期例外はすべて、例外を引き起こした特定命令と対応づけられて記録され、累積されるだけで、実行時に処理される。
【００９０】
２）非同期割り込み
非同期割込みは、割込みライン２９２を通してＰＣロジック・ユニット２７０に通知される。図３に示すように、これらのラインはＰＣロジック・ユニット２７０内の割込み制御ユニット３６３に通知するためのもので、ＮＭＩライン、ＩＲＱラインおよび１組の割込みレベル・ライン（ＬＶＬ）からなっている。ＮＭＩラインはマスク不能割込みを通知し、外部ソースを起点としている。これは、ハードウェアリセットを除き最高優先度割込みである。ＩＲＱラインも外部ソースを起点としており、外部デバイスがハードウェア割込みをいつ要求したかを通知する。好適実施例では、外部から起こされるハードウェア割込みは最高３２個までユーザが定義することができ、割込みを要求した特定外部デバイスは割込みレベル・ライン（ＬＶＬ）上に割込み番号（０−３１）を送出する。メモリ・エラー・ラインはＭＣＵ１１０によってアクティベート（活動化）され、様々な種類のメモリ・エラーを通知する。その他の非同期割込みライン（図示せず）も割込み制御ユニット３６３に通知するために設けられている。これらには、タイマ／カウンタ割込み、メモリ入出力（Ｉ／Ｏ）エラー割込み、マシン・チェック割込み、およびパフォーマンス・モニタ割込みを要求するためのラインがある。非同期割込みの各々は、下述する同期例外と同様に、対応する事前定義トラップ番号が関連づけられている。これらのトラップ番号は３２個が３２個のハードウェア割込みレベルと関連づけられている。これらのトラップ番号のテーブルは割込み制御ユニット３６３に維持されている。一般に、トラップ番号が大きくなると、トラップの優先度が高くなる。
【００９１】
非同期割込みの１つが割込み制御ユニット３６３に通知されると、割込み制御ユニット３６３は割込み要求をＩＮＴ ＲＥＱ／ＡＣＫライン３４０を経由してＩＥＵ１０４へ送出する。また、割込み制御ユニット３６３はプリフェッチ一時中止信号をライン３４３を経由してＰＣ制御ユニット３６２へ送信し、ＰＣ制御ユニット３６２に命令をプリフェッチすることを中止させる。ＩＥＵ１０４はそのとき実行中の命令をすべてキャンセルし、すべての試行的結果を中止するか、一部またはすべての命令を完了させる。好適実施例では、そのとき実行中の命令をすべてキャンセルすることによって、非同期割込みに対する応答を高速化している。いずれの場合も、実行ＰＣ制御ユニット３６６内のＤＰＣは、ＩＥＵ１０４が割込みの受信を確認する前に、最後に完了し、退避された命令に対応するように更新される。プリフェッチされてＭＢＵＦ、ＥＢＵＦ、ＴＢＵＦおよびＩＦＩＦＯユニット２６４に置かれている他の命令もすべてキャンセルされる。
【００９２】
ＩＥＵ１０４は、割込みハンドラから割込みを受け取る準備状態にあるときだけ、割込み受信確認信号をＩＮＴ ＲＥＱ／ＡＣＫライン３４０を経由して割込み制御ユニット３６３へ送り返す。この信号を受け取ると、割込み制御ユニット３６３は、以下で説明するように、該当するトラップ・ハンドラにディスパッチする。
【００９３】
３）同期例外
同期例外の場合は、割込み制御ユニット３６３は各命令セットごとに４個が１組の内部例外標識ビット（図示せず）をもっており、各ビットはセット内の各命令に対応づけられている。割込み制御ユニット３６３は各命令で見つかったとき、通知するトラップ番号も維持している。
【００９４】
特定の命令セットがプリフェッチされている途中で、ＶＭＵがＴＬＢ不一致または別のＶＭＵ例外を通知すると、この情報はＰＣロジック・ユニット２７０へ、特に割込み制御ユニット３６３へＶＭＵ制御ライン３３２、３３４を経由して送られる。割込み制御ユニット３６３は、この信号を受信すると、以後のプリフェッチを一時中止するようにライン３４３を経由してＰＣ制御ユニット３６２に通知する。これと同時に、割込み制御ユニット３６３は、命令セットが送られる先のプリフェッチ・バッファに関連するＶＭ ＭｉｓｓまたはＶＭ＿Ｅｘｃｐビットのどちらか該当する方をセットする。そのあと、割込み制御ユニット３６３は、命令セットの中の命令のどれも有効でないので、その命令セットに対応する４個の内部例外標識ビット全部をセットし、問題を起こした命令セットの中の４命令の各々に対応して受信した特定例外のトラップ番号をストアする。問題のある命令より前の命令のシフトと実行は、問題の命令セットがＩＦＩＦＯユニット２６４内で最低レベルに達するまで通常通りに続行される。
【００９５】
同様に、プリフェッチ・バッファ・ユニット２６０、Ｉデコード・ユニット２６２またはＩＦＩＦＯユニット２６４を通して命令をシフトしている途中で他の同期例外が検出されると、この情報も割込み制御ユニット３６３へ送られ、割込み制御ユニット３６３は、例外を引き起こした命令に対応する内部例外標識ビットをセットし、その例外に対応するトラップ番号をストアする。プリフェッチ同期例外の場合と同じように、問題を起こした命令より前の命令のシフトと実行は、問題の命令セットがＩＦＩＦＯユニット２６４内で最低レベルに達するまで、通常通りに続行される。
【００９６】
好適実施例では、プリフェッチ・バッファ・ユニット２６０、Ｉデコード・ユニット２６２またはＩＦＩＦＯユニット２６４を通して命令をシフトしている途中で検出される例外は、ソフトウェア・トラップ命令の１タイプだけである。ソフトウェア・トラップ命令は、制御フロー検出ユニット（ＣＦ＿ＤＥＴ）２７４によってＩデコード・ステージで検出される。一部の実施例では、他の形態の同期例外がＩデコード・ステージで検出されるが、他の同期例外の検出は、命令が命令実行ユニット１０４に到着するまで待つようにするのが好ましい。このようにすれば、特権命令を処理すると起こるようなある種の例外が、命令が実効的に順序内で実行される前に変化するおそれのあるプロセッサ状態に基づいて通知されるのが防止される。違法命令のように、プロセッサ状態に左右されない例外はＩデコード・ステージで検出可能であるが、すべての実行前同期例外（ＶＭＵ例外は別として）を同じロジックで検出するようにすれば、最低限のハードウェアですむことになる。また、そのような例外の処理は時間を重視することがめったにないので、命令が命令実行ユニット１０４に届くまでの待ちによる時間浪費もない。
【００９７】
上述したように、ソフトウェア・トラップ命令は制御フロー検出ユニット（ＣＦ＿ＤＥＴ）２７４によってＩデコード・ステージで検出される。割込み制御ユニット３６３内のその命令に対応する内部例外標識ビットはセットされ、０から１２７までの番号で、ソフトウェア・トラップ命令の即値モード・フィールドに指定できるソフトウェア・トラップ番号はトラップ命令に対応づけられてストアされる。しかし、プリフェッチ同期例外と異なり、ソフトウェア・トラップは制御フロー命令だけでなく、同期例外としても扱われるので、割込み制御ユニット３６３は、ソフトウェア・トラップ命令が検出されたときプリフェッチを一時中止するようにＰＣ制御ユニット３６２に通知しない。その代わりに、命令がＩＦＩＦＯユニット２６４を通してシフトされるのと同時に、ＩＦＵ１０２はトラップ・ハンドラをプリフェッチしてＭＢＵＦ命令ストリーム・バッファに入れる。
【００９８】
命令セットがＩＦＩＦＯユニット２６４の最低レベルまで達すると、割込み制御ユニット３６３はその命令セットの例外標識ビットを４ビット・ベクトルとしてＳＹＮＣＨ ＩＮＴ ＩＮＦＯライン３４１経由でＩＥＵ１０４へ送り、命令セットの中で同期例外の発生源とすでに判断されていた命令があれば、どの命令であるかを通知する。ＩＥＵ１０４は即時に応答しないで、命令セットの中のすべての命令が通常の方法でスケジュールされるようにする。整数算術演算例外といった別の例外は、実行時に引き起こされる場合がある。特権命令が実行されたために起こる例外のように、マシンの現在状態に左右される例外もこの時点で検出され、マシンの状態が命令ストリーム内の以前のすべての命令に対して最新となるようにするために、ＰＳＲに影響を与える可能性のあるすべての命令（特殊な移動やトラップ命令からのリターンなど）は強制的に順序内で実行される。なんらかの同期命令の発生源となった命令が退避される直前にあるときだけ、例外が起こったことが割込み制御ユニット３６３に通知される。
【００９９】
ＩＥＵ１０４は、試行的に実行されて同期例外を引き起こした最初の命令に先行する命令ストリームに現れたすべての命令を退避し、命令ストリームにそのあとに現れ試行的に実行された命令からの試行的結果をフラッシュする。例外を引き起こした特定の命令は、トラップから戻ると再実行されるのが普通であるので、この命令もフラッシュされる。そのあと、実行ＰＣ制御ユニット３６６内のＩＦ＿ＰＣは実際に退避された最後の命令に対応するように更新され、例外が割込み制御ユニット３６３に通知される。
【０１００】
例外の発生源である命令が退避されると、ＩＥＵ１０４は、退避される命令セット（レジスタ２２４）の中に同期例外を起こした命令があれば、どの命令であるかを示した新しい４ビット・ベクトルを、命令セット内の最初の例外の発生源を示した情報と一緒に、ＳＹＮＣＨ＿ＩＮＴ＿ＩＮＦＯライン３４１を経由して割込み制御ユニット３６３に返却する。ＩＥＵ１０４から返却される４ビット例外ベクトルに入っている情報は、割込み制御ユニット３６３からＩＥＵ１０４に渡された４ビット例外ベクトルとＩＥＵ１０４で引き起こされた例外を累積したものである。プリフェッチまたはＩデコード時に検出された例外が原因で割込み制御ユニット３６３にすでにストアされている情報があれば、その情報と一緒にＩＥＵ１０４から割込み制御ユニット３６３に返却される情報の残余部分は、割込み制御ユニット３６３が最高優先度同期例外の内容とそのトラップ番号を判断するのに十分である。
【０１０１】
４）ハンドラ・ディスパッチとリターン
割込み受信確認信号がライン３４０経由でＩＥＵ１０４から受信されるか、あるいはゼロ以外の例外ベクトルがライン３４１経由で受信された後、現ＤＰＣがリターン・アドレスとして、特殊レジスタ・ブロック４１２（図４）の１つであるｘＰＣレジスタに一時的にストアされる。現プロセッサ状態レジスタ（ＰＳＲ）は先のＰＳＲ（ＰＰＳＲ）レジスタにもストアされ、そして現状態比較レジスタ（ＣＳＲ）が特殊レジスタ・ブロック４１２の中の旧状態比較レジスタ（ＰＣＳＲ）にセーブされる。
【０１０２】
トラップ・ハンドラのアドレスはトラップ・ベース・レジスタ・アドレスにオフセットを加えたものとして計算される。ＰＣロジック・ユニット２７０はトラップ用に２つのベース・レジスタをもち、これらは共に特殊レジスタ・ブロック４１２（図４）の一部であり、以前に実行された特殊移動命令によって初期化される。大部分のトラップでは、ハンドラのアドレスを計算するために使用されるベース・レジスタはトラップ・ベース・レジスタＴＢＲである。
【０１０３】
割込み制御ユニット３６３は現在保留中の最高優先度割込みまたは例外を判断し、索引（ｌｏｏｋ−ｕｐ）テーブルを通して、それに関連づけられたトラップ番号を判断する。これは、選択したベース・レジスタまでのオフセットとして、１組のＩＮＴ＿ＯＦＦＳＥＴライン３７３を経由してプリフェッチＰＣ制御ユニット３６４へ渡される。ベクトル・アドレスは、オフセット・ビットを下位ビットとしてＴＢＲレジスタから得た上位ビットに連結するだけで求められるという利点がある。このため、加算器の遅延が防止される。（本明細書では、２’ビットとはｉ’番目のビットのことである。）例えば、トラップの番号が０から２５５までで、これを８ビット値で表すと、ハンドラ・アドレスは８ビット・トラップ番号を２２ビットのＴＢＲストア値の最後に連結すると求められる。トラップ番号に２桁の下位ビットを付加すると、トラップ・ハンドラ・アドレスは常にワード境界上に置かれることになる。このようにして作られた連結ハンドラ・アドレスは入力３７３の１つとしてプリフェッチ・セレクタ（ＰＦ ＰＣ ＳＥＬ）３９０（図４）へ送られ、次のアドレスとして選択されて、そこから命令がプリフェッチされる。ＴＢＲレジスタを使用したトラップのベクトル・ハンドラ・アドレスはすべて１ワードだけ離れている。従って、トラップ・ハンドラ・アドレスにある命令は、長くなったトラップ処理ルーチンヘの予備的ブランチ命令でなければならない。しかし、トラップには、システム・パフォーマンスの低下を防止するために、その扱いに注意が必要なものがいくつかある。例えば、ＴＬＢトラップは高速に実行させる必要がある。そのような理由から、好適実施例では、予備的ブランチの費用を払わないで、小型のトラップ・ハンドラを呼び出せるようにした高速トラップ・メカニズムが組み込まれている。さらに、高速トラップ・ハンドラはメモリにも、例えば、オン・チップＲＯＭにも独立に配置させることができるので、ＲＡＭの位置（ロケーション）に関連するメモリ・システム問題がなくなる。
【０１０４】
好適実施例では、高速トラップとなるトラップは上述したＶＭＵ例外だけである。高速トラップの番号は他のトラップと区別され、０〜７の範囲になっている。しかし、優先度はＭＭＵ例外と同じである。割込み制御ユニット３６３は、高速トラップがそのとき保留中の最高優先度であると認めると、特殊レジスタ（ＦＴＢ）から高速トラップ・ベース・レジスタ（ＦＴＢ）を選択し、トラップ・オフセットと結合するためにライン４１６上に送出する。ライン３７３’経由でプリフェッチ・セレクタ（ＰＦ ＰＣ ＳＥＬ）３９０へ送られた結果のベクトル・アドレスは、ＦＴＢレジスタからの上位２２ビットを連結したもので、そのあとに高速トラップ番号を表した３ビットが続き、そのあとに７個のゼロ・ビットが続いている。従って、各高速トラップ・アドレスは１２８バイト、つまり、３２ワードだけ離れている。呼び出されると、プロセッサは開始ワードヘブランチし、ブロックまたはそこから出たブランチ内でプログラムを実行させる。３２個またはそれ以下の命令で実現できる標準的なＴＬＢ処理ルーチンのような、小さなプログラムの実行は、実際の実行処理ルーチンヘの予備的ブランチが回避されるので、通常のトラップよりも高速化される。
【０１０５】
好適実施例では、すべての命令は同じ４バイト長になっているが（つまり、４つのアドレス・ロケーションを占有する）、注目すべきことは、命令が可変長になったマイクロプロセッサでも高速トラップ・メカニズムが利用できることである。この場合、高速トラップ・ベクトル・アドレス間には、マイクロプロセッサで使用できる最短長の命令を少なくとも２つ、好ましくは３２個の平均サイズ命令を受け入れるだけの十分なスペースが設けられることは勿論である。勿論、マイクロプロセッサがトラップからのリターン命令を備えている場合には、ベクトル・アドレス間には、ハンドラ内の少なくとも１つの他の令令をその命令に置けるだけの十分なスペースを設けておく必要がある。
【０１０６】
また、トラップ・ハンドラヘディスパッチすると、プロセッサはカーネル・モードと割込み状態に入る。これと並行して、状態比較レジスタ（ＣＳＲ）のコピーが以前のキャリー状態レジスタ（ＰＣＳＲ）に置かれ、ＰＳＲのコピーが以前のＰＳＲ（ＰＰＳＲ）にストアされる。カーネルと割込み状態モードはプロセッサ状況レジスタ（ＰＳＲ）内のビットで表される。現ＰＳＲの割込み状態ビットがセットされると、シャドウ・レジスタまたはトラップ・レジスタＲＴ〔２４〕〜ＲＴ〔３１〕が上述および図７（Ｂ）に示すように、見えるようになる。割込みハンドラは新しいモードをＰＳＲに書き込むだけでカーネル・モードから出ることができるが、割込み状態から出るためには、トラップからのリターン（ＲＴＴ）命令を実行する方法だけが唯一の方法である。
【０１０７】
ＩＥＵ１０４がＲＴＴ命令を実行すると、ＰＣＳＲはＣＳＲレジスタに復元され、ＰＰＳＲレジスタはＰＳＲレジスタに復元されるので、ＰＳＲ内の割込み状態ビットは自動的にクリアされる。プリフェッチ・セレクタ（ＰＦ＿ＰＣ ＳＥＬ）３９０は特殊レジスタ・ブロック４１２の中の特殊レジスタｘＰＣにストアされたアドレスを次にそこからプリフェッチするアドレスとして選択する。ｘＰＣはインクリメンタ３９４とバス３９６を通して、ＭＢＵＦ ＰＦｎＰＣまたはＥＢＵＦ ＰＦｎＰＣのどちらか該当する方に復元される。ｘＰＣをＥＢＵＦ ＰＦｎＰＣに復元すべきか、またはＭＢＵＦ ＰＦｎＰＣに復元すべきかの判断は、復元されたあとのＰＳＲの「プロシージャ進行中」ビットに従って行われる。
【０１０８】
注目すべきことは、プロセッサはトラップとプロシージャ命令の両方のリターン・アドレスをストアするのに同じ特殊レジスタｘＰＣを使用しないことである。トラップのリターン・アドレスは上述したように特殊レジスタｘＰＣにストアされるが、プロシージャ命令のあとリータンする先のアドレスは別の特殊レジスタｕＰＣにストアされる。従って、割込み状態は、プロセッサがプロシージャ命令で呼び出されたエミュレーション・ストリームを実行している間でも、使用可能のままになっている。他方、例外処理ルーチンは、エミュレーション・ストリームが完了したあと例外ハンドラヘ戻るためのアドレスをストアする特殊レジスタがないので、いずれのプロシージャ命令をも含んでいてはならない。
【０１０９】
５）ネスト
ある種のプロセッサ状況情報は、トラップ・ハンドラ、特に、ＣＳＲ、ＰＳＲ、リタンＰＣ、およびある意味では“Ａ”レジスタ・セットｒａ〔６４〕〜ｒａ〔３１〕ヘディスパッチするとき自動的にバックアップがとられるが、他のコンテキスト情報は保護されていない。例えば、浮動小数点状況レジスタ（ＦＳＲ）の内容は自動的にバックアップがとられない。トラップ・ハンドラがこれらのレジスタを変更するためには、独自のバック・アップを実行しなければならない。
【０１１０】
トラップ・ハンドラヘディスパッチするとき自動的に行われるバックアップが制限されているために、トラップのネストは自動的に行われない。トラップ・ハンドラは必要とするレジスタのバックアップをとり、割込み条件をクリアし、トラップ処理のために必要な情報をシステム・レジスタから読み取り、その情報を適当に処理する必要がある。割込みは、トラップ・ハンドラヘディスパッチすると自動的に禁止される。処理を終えると、ハンドラはバックアップをとったレジスタを復元し、再び割込みを可能にし、ＲＴＴ命令を実行して割込みから戻ることができる。
【０１１１】
ネストされたトラップを可能にするには、トラップ・ハンドラを第１部分と第２部分に分割する必要がある。第１部分では、割込みが禁止されている間に、特殊レジスタ移動命令を使用してｘＰＣをコピーし、トラップ・ハンドラが維持しているスタック上にプッシュしておく必要がある。次に、特殊レジスタ移動命令を使用して、トラップ・ハンドラの第２部分の先頭のアドレスをｘＰＣに移し、トラップからのリターン命令（ＲＴＴ）を実行する必要がある。ＲＴＴは割込み状態を取り除き（ＰＰＳＲをＰＳＲに復元することによって）、制御をｘＰＣ内のアドレスを移す。ｘＰＣには、ハンドラの第２部分のアドレスが入っている。第２部分はこの時点で割込みを可能にして、割り込み可能モードで例外の処理を続けることができる。注目すべきことは、シャドウ・レジスタＲＴ〔２４〕〜ＲＴ〔３１〕はこのハンドラの第１部分でのみ見ることができ、第２部分では見えないことである。従って、第２部分では、ハンドラは、“Ａ”レジスタ値がハンドラによって変更される可能性がある場合には、その値を予約しておく必要がある。トラップ処理ルーチンは終わったときは、バックアップにとったレジスタをすべて復元し、元のｘＰＣをトラップ・ハンドラ・スタップからポップし、それを特殊レジスタ移動命令を使用してｘＰＣ特殊レジスタに戻して、別のＲＴＴを実行する必要がある。これにより、制御はメインまたはエミュレーション命令ストリームの中の該当命令に返される。
【０１１２】
６）トラップ一覧表
次の〔表１〕は、好適実施例で認識されるトラップのトラップ番号、優先度および処理モードを示すものである。
【０１１３】
Figure 0003879812
【０１１４】
III. 命令実行ユニット
図５は、ＩＥＵ１０４の制御経路部分とデータ経路部分を示したものである。主要データ経路は、ＩＦＵ１０２からの命令／オペランド・データ・バスを始端としている。データ・バスとして、即値オペランドはオペランド位置合わせユニット４７０へ送られ、レジスタ・アレイ（ＲＥＧ ＡＲＲＡＹ）・ユニット４７２に渡される。レジスタ・データはレジスタ・アレイ・ユニット４７２からレジスタ・アレイ出力バス４７６を経由し、バイパス・ユニット４７４を通って、機能ユニット分配バス４８０を経由して機能計算エレメント（ＦＵ0-n ）である機能ユニット４７８0-n の並列配列へ送られる。機能ユニット４７８0-n によって生成されたデータは、出力バス４８２を経由してバイパス・ユニット４７４またはレジスタ・アレイ・ユニット４７２または両方へ送り返される。
【０１１５】
ロード／ストア・ユニット４８４によってＩＥＵ１０４のデータ経路部分が完成される。ロード／ストア・ユニット４８４はＩＥＵ１０４とＣＣＵ１０６間のデータ転送の管理を担当する。具体的には、ＣＣＵ１０６のデータ用キャッシュ１３４から取り出したロード・データはロード／ストア・ユニット４８４によってロード・データ・バス４８６を経由してレジスタ・アレイ・ユニット４７２へ転送される。ＣＣＵ１０６のデータ用キャッシュにストアされるデータは機能ユニット分配バス４８０から受信される。
【０１１６】
ＩＥＵ１０４の制御経路部分はＩＥＵデータ経路を通る情報の送出、管理、およびその処理を行うことを担当する。本発明の好適実施例では、ＩＥＵ制御経路は複数の命令の並行実行を管理する機能を備え、ＩＥＵデータ経路は、ＩＥＵ１０４のほぼすべてのデータ経路エレメント間の複数のデータ転送を独立して行う機能を備えている。ＩＥＵ制御経路は命令ストリーム・バス１２４を経由して命令を受信すると、それに応じて動作する。具体的には、命令セットはＥデコード・ユニット４９０によって受信される。本発明の好適実施例では、Ｅデコード・ユニット４９０はＩＦＩＦＯマスタ・レジスタ２１６、２２４に保持されている両方の命令セットを受信して、デコードする。８命令すべてのデコードの結果は、キャリー・チェッカ（ＣＲＹ ＣＨＫＲ）ユニット４９２、依存性チェッカ（ＤＥＰ ＣＨＫＲ）ユニット４９４、レジスタ改名ユニット（ＲＥＧ ＲＥＮＡＭＥ）４９６、命令発行（ＩＳＳＵＥＲ）ユニット４９８および退避制御ユニット（ＲＥＴＩＲＥ ＣＬＴ）５００へ送られる。
【０１１７】
キャリー・チェッカ・ユニット４９２はＥデコード・ユニット４９０から制御ライン５０２を経由して、係属中の保留されている８命令に関するデコード化情報を受信する。キャリー・チェッカ・ユニット４９２の機能は、保留されている命令のうち、プロセッサ状況ワードのキャリー・ビットに影響を与える、あるいはキャリー・ビットの状態に左右される命令を識別することである。この制御情報は制御ライン５０４を経由して命令発行ユニット４９８へ送られる。
【０１１８】
保留状態の８命令によって使用されているレジスタ・アレイ・ユニット４７２のレジスタを示しているデコード化情報は、制御ライン５０６を経由して直接にレジスタ改名ユニット４９６へ送られる。この情報は、依存性チェッカ・ユニット４９４へも送られる。依存性チェッカ・ユニット４９４の機能は、保留状態の命令のどれがレジスタをデータの宛先として参照しているか、もしあれば、どの命令がこれらの宛先レジスタのいずれかに依存しているかを判断することである。レジスタに依存する命令は、制御ライン５０６を経由してレジスタ改名ユニット４９６へ送られる制御信号によって識別される。
【０１１９】
最後に、Ｅデコード・ユニット４９０は保留状態の８命令の各々の特定の内容と機能を識別した制御情報を制御ライン５１０を経由して命令発行ユニット４９８へ送る。命令発行ユニット４９８はデータ経路資源、特に、保留状態の命令の実行のためにどの機能ユニットが使用できるかを判断することを担当する。アーキテクチャ１００の好適実施例によれば、命令発行ユニット４９８はデータ経路資源が使用可能であること、キャリーとレジスタ依存関係の制約を条件として、８個の保留状態命令のいずれかを順序外で実行できるようにする。レジスタ改名ユニット４９６は、実行できるように適当に制約が解除された命令のビット・マップを制御ライン５１２を経由して命令発行ユニット４９８へ送る。すでに実行された（完了した）命令およびレジスタまたはキャリーに依存する命令は論理的にビット・マップから除かれる。
【０１２０】
必要とする機能ユニット４７８0-n が使用可能であるかどうかに応じて、命令発行ユニット４９８は各システム・クロック・サイクルに複数の命令の実行を開始することができる。機能ユニット４７８0-n の状況は状況バス５１４を経由して命令発行ユニット４９８へ送られる。命令の実行を開始し、開始後の実行管理を行うための制御信号は命令発行ユニット４９８から制御ライン５１６を経由してレジスタ改名ユニット４９６へ送られ、また選択的に機能ユニット４７８0-n へ送られる。制御信号を受けると、レジスタ改名ユニット４９６はレジスタ選択信号をレジスタ・アレイ・アクセス制御バス５１８上に送出する。バス５１８上に送出された制御信号でどのレジスタが割込み可能にされたかは、実行中の命令を選択することによって、およびレジスタ改名ユニット４９６がその特定命令によって参照されたレジスタを判断することによって判断される。
【０１２１】
バイパス制御ユニット（ＢＹＰＡＳＳ ＣＴＬ）５２０は、一般的には、制御ライン５２４上の制御信号を通してバイパス・ユニット４７４の動作を制御する。バイパス制御ユニット５２０は機能ユニット４７８0-n の各々の状況をモニタし、制御ライン５２２を経由してレジスタ改名ユニット４９６から送られてきたレジスタ参照に関連して、データをレジスタ・アレイ・ユニット４７２から機能ユニット４７８0-n へ送るべきかどうか、あるいは機能ユニット４７８0-n から出力されるデータをバイパス・ユニツト４７４経由で機能ユニット分配バス４８０へ即時に送って、命令発行ユニット４９８によって選択された新発行の命令の実行のために使用できるかどうかを判断する。どちらの場合も、命令発行ユニット４９８は機能ユニット４７８0-n の各々への特定レジスタ・データを選択的に使用可能にすることによって、機能ユニット分配バス４８０から機能ユニット４７８0-n ヘデータを送ることを直接に制御する。
【０１２２】
ＩＥＵ制御経路の残りのユニットには、退避制御ユニット５００、制御フロー制御（ＣＦ ＣＴＬ）ユニット５２８、および完了制御（ＤＯＮＥ ＣＴＬ）ユニット５４０がある。退避制御ユニット５００は順序外で実行された命令の実行を無効または確認するように動作する。ある命令が順序外で実行されると、先行命令もすべて退避されたならば、その命令は、確認または退避されることができる。現セット中の保留状態の８命令のどれが実行されたかの識別情報が制御ライン５４２上に送出されると、その識別情報に基づいて、退避制御ユニット５００はバス５１８に接続された制御ライン５３４上に制御御信号を送出して、レジスタ・アレイ・ユニット４７２にストアされた結果データを順序外で実行された命令の先行実行の結果として実効的に確認する。
【０１２３】
退避制御ユニット５００は、各命令を退避するとき、ＰＣインクリメント／サイズ制御信号を制御ライン３４４を経由してＩＦＵ１０２へ送る。複数の命令を順序外で実行でき、従って、同時に退避する準備状態に置くことができるので、退避制御ユニット５００は同時に退避された命令数に基づいてサイズ値を判断する。最後に、ＩＦＩＦＯマスタ・レジスタ２２４のすべての命令が実行され、退避された場合は、退避制御ユニット５００はＩＦＩＦＯ読取り制御信号を制御ライン３４２を経由してＩＦＵ１０２へ送って、ＩＦＩＦＯユニット２６４のシフト・オペレーションを開始することにより、Ｅデコード・ユニット４９０に追加の４命令を実行保留命令として与える。
【０１２４】
制御フロー制御ユニット５２８は各条件付きブランチ命令の論理的ブランチ結果を検出するという、特定化された機能を備えている。制御フロー制御ユニット５２８は現在保留中の条件付きブランチ命令の８ビット・ベクトルＩＤをＥデコード・ユニット４９０から制御ライン５１０を経由して受信する。８ビット・ベクトル命令完了制御信号は、同じように完了制御ユニット５４０から制御ライン５４２を経由して受信される。この完了制御信号によって、制御フロー制御ユニット５２８は、条件付きブランチ命令が、条件付き制御フロー状況を判断するのに十分な個所まで完了すると、それを判別することができる。保留中の条件付きブランチ命令の制御フロー状況結果は、その実行時に制御フロー制御ユニット５２８によってストアされる。条件付き制御フロー命令の結果を判断するために必要なデータは、レジスタ・アレイ・ユニット４７２内の一時状況レジスタから制御ライン５３０を経由して得られる。各条件付き制御フロー命令が実行されると、制御フロー制御ユニット５２８は新しい制御フロー結果信号を制御ライン３４８を経由してＩＦＵ１０２へ送る。好適実施例では、この制御フロー結果信号は２個の８ビット・ベクトルを含んでおり、このベクトルは、保留されている可能性のある８個の制御フロー命令のそれぞれのビット位置別の状況結果が分かっているかどうか、また、ビット位置の対応づけによって得られる対応する状況結果状態を定義している。
【０１２５】
最後に、完了制御ユニット５４０は機能ユニット４７８0-n の各々のオペレーションに関する実行状況をモニタするためのものである。機能ユニット４７８0-n のいずれかが命令実行オペレーションの完了を通知すると、完了制御ユニット５４０は対応する完了制御信号を制御ライン５４２上に送出して、レジスタ改名ユニット４９６、命令発行ユニット４９８、退避制御ユニット５００およびバイパス制御ユニット５２０にアラート（警告）する。
【０１２６】
機能ユニット４７８o-n を並列配列構成にすることにより、ＩＥＵ１０４の制御の一貫性を向上している。命令を正しく認識して、実行のためのスケジュールするためには、個々の機能ユニット４７８o-n の特性を命令発行ユニット４９８に知らせる必要がある。機能ユニット４７８o-n は、必要とする機能を実行するために必要な特定制御フロー・オペレーションを判別し、実行することを担当する。従って、命令発行ユニット４９８以外は、ＩＥＵ制御ユニットには、命令の制御フロー処理を独立して知らせる必要はない。命令発行ユニット４９８と機能ユニット４７８o-n は共同して、残りの制御フロー管理ユニット４９６、５００、５２０、５２８、５４０に実行させる機能を必要な制御信号のプロンプトで知らせる。従って、機能ユニット４７８o-n の特定の制御フロー・オペレーションの変更は、ＩＥＵ１０４の制御オペレーションに影響しない。さらに、既存の機能ユニット４７８o-n の機能を強化する場合や、拡張精度浮動小数点乗算ユニットや拡張精度浮動小数点ＡＬＵ、高速フーリエ計算機能ユニット、三角関数計算ユニットなどの、別の機能ユニット４７８o-n を１つまたは２つ以上を追加する場合でも、命令発行ユニット４９８を若干変更するだけですむ。必要なる変更を行うには、Ｅデコード・ユニット４９０によって隔離された対応する命令フィールドに基づいて、特定の命令を認識し、その命令と必要とする機能ユニット４７８o-n とを関係づける必要がある。レジスタ・データの選択の制御、データのルーチング、命令完了と退避は、機能ユニット４７８o-n の他の機能ユニットすべてに対して実行される他のすべての命令の処理と矛盾がないようになっている。
【０１２７】
Ａ）ＩＥＵデータ経路の詳細
ＩＥＵデータ経路の中心となるエレメントはレジスタ・アレイ・ユニット４７２である。しかし、本発明によれば、ＩＥＵデータ経路内には、個々の機能用に最適化された並列データ経路がいくつか用意されている。主要データ経路は整数と浮動小数点の２つである。各並列データ経路内では、レジスタ・アレイ・ユニット４７２の一部がそのデータ経路内で行われるデータ操作をサポートするようになっている。
【０１２８】
１）レジスタ・アレイ・ユニットの詳細
図６（Ａ）は、レジスタ・アレイ・ユニット４７２におけるデータ経路レジスタ・ファイル５５０の好適アーキテクチャの概要図である。データ経路レジスタ・ファイル５５０は一時バッファ５５２、レジスタ・アレイ５５４、入力セレクタ５５９、および出力セレクタ５５６を含んでいる。最終的にレジスタ・アレイ５５４へ送られるデータは、結合データ入力バス５５８’を経由して一時バッファ５５２によって最初に受信されるのが代表例である。つまり、データ経路レジスタ・ファイル５５０へ送られるデータはすべて入力セレクタ５５９によって多重化されて、複数の入力バス５５８（好ましくは２つの）から入力バス５５８’上に送出される。制御バス５１８上に送出されたレジスタ選択およびイネーブル制御信号は一時バッファ５５２内の受信データのレジスタ・ロケーションを選択する。一時バッファ５５２にストアされるデータを生成した命令が退避されると、再び制御バス５１８上に送出された制御信号は一時バッファ５５２からレジスタ・アレイ５５４内の論理的に対応づけられたレジスタヘデータ・バス５６０を経由してデータを転送することを許可する。しかし、命令が退避される前は、一時バッファ５５２にストアされたデータは一時バッファにストアされたデータをデータ・バス５６０のバイパス部分を経由して出力セレクタ５５６へ送ることにより、後続の命令の実行時に使用することが可能である。制御バス５１８経由で送られる制御信号によって制御される出力セレクタ５５６は、一時バッファ５５２のレジスタからのデータとレジスタ・アレイ５５４のレジスタからのデータのどちらかを選択する。結果のデータはレジスタ・アレイ出力バス５６４上に送出される。また、実行中の命令が完了と同時に退避される場合は、つまり、その命令が順序内で実行された場合は、結果データをバイパス延長部分５５８”を経由して直接にレジスタ・アレイ５５４へ送るように指示することができる。
【０１２９】
本発明の好適実施例によれば、各データ経路レジスタ・ファイル５５０は２つのレジスタ操作を同時に行えるようになっている。従って、入力バス５５８を通して２つの全レジスタ幅データ値を一時バッファ５５２に書き込むことができる。内部的には、一時バッファ５５２はマルチプレクサ配列になっているので、入力データを一時バッファ５５２内の任意の２レジスタヘ同時に送ることができる。同様に、内部マルチプレクサにより一時バッファ５５２の任意の５レジスタを選択して、データをバス５６０上に出力することができる。レジスタ・アレイ５５４は同じように人出力マルチプレクサを備えているので、２つのレジスタを選択して、それぞれのデータを同時にバス５６０から受信することも、５つのレジスタを選択してバス５６２経由で送ることもできる。最後に、出力セレクタ５５６は、バス５６０、５６２から受信した１０レジスタ・データ値のうち任意の５つがレジスタ・アレイ出力バス５６４上に同時に出力されるように実現するのが好ましい。
【０１３０】
一時バッファ５５２内のレジスタ・セットは図６（Ｂ）にその概要が示されている。レジスタ・セット５５２’は８個のシングル・ワード（３２ビット）レジスタＩ０ＲＤ、Ｉ１ＲＤ．．．Ｉ７ＲＤから構成されている。レジスタ・セット５５２’は４個のダブル・ワード・レジスタＩ０ＲＤ、Ｉ０ＲＤ＋１（Ｉ０ＲＤ４）、Ｉ１ＲＤ、Ｉ１ＲＤ＋１（ＩＳＲＤ．．．Ｉ３ＲＤ、Ｉ３ＲＤ＋１（Ｉ７ＲＤ）のセットとして使用することも可能である。
【０１３１】
本発明の好適実施例によれば、レジスタ・アレイ５５４内の各レジスタを重複して設ける代わりに、一時バッファ・レジスタ・セット５５２内のレジスタは２個のＩＦＩＦＯマスタ・レジスタ２１６、２２４内のそれぞれの命令の相対ロケーションに基づいて、レジスタ改名ユニット４９６によって参照される。本アーキテクチャ１００で実現される各命令は、最高２つまでのレジスタまたは１つのダブル・ワード・レジスタを出力として参照して、命令の実行によって生成されたデータの宛先とすることができる。代表例として、命令は１つの出力レジスタだけを参照する。従って、その位置を図６（Ｃ）に示しているように、８個の保留中命令のうち１つの出力レジスタを参照する命令２（Ｉ2 ）の場合は、データ宛先レジスタＩ２ＲＤが選択されて、命令の実行によって生成されたデータを受け入れる。命令Ｉ2 によって生成されたデータが後続の命令、例えば、Ｉ5 によって使用される場合は、Ｉ２ＲＤレジスタにストアされたデータはバス５６０を経由して転送され、結果のデータは一時バッファ５５２に送り返されて、Ｉ５ＲＤで示したレジスタにストアされる。特に、命令Ｉ5 は命令Ｉ2 によって決まるので、命令Ｉ5 は、Ｉ2 からの結果データが得られるまでは実行することができない。しかし、理解されるように、命令Ｉ5 は必要とする入力データをレジスタ・セット５５２’の命令Ｉ2 のデータ・ロケーションから得れば、命令Ｉ2 の退避前に実行することが可能である。
【０１３２】
最後に、命令Ｉ2 が退避されると、レジスタＩ２ＲＤからのデータは、退避個所の命令の論理位置から判断されて、レジスタ・アレイ５５４内のレジスタ・ロケーションに書かれる。すなわち、退避制御ユニット５００は、制御ライン５１０経由でＥデコード・ユニット４９０から与えれたレジスタ参照フィールド・データからレジスタ・アレイ内の宛先レジスタのアドレスを判断する。命令Ｉ0-3 が退避されると、Ｉ４ＲＤ−Ｉ７ＲＤに入っている値は、ＩＦＩＦＯユニット２６４のシフトと同時にシフトされて、Ｉ０ＲＤ−Ｉ３ＲＤに移される。
【０１３３】
命令Ｉ2 からダブル・ワード結果値が得られる場合は、さらに複雑になる。本発明の好適実施例によれば、ロケーションＩ２ＲＤとＩ６ＲＤの組合わせが、命令Ｉ2 が退避されるか、さもなければキャンセルまで、その命令から得た結果データをストアしておくために使用される。好適実施例では、命令Ｉ4-7 の実行は、命令Ｉ0-3 のいずれかによるダブル・ワード出力の参照がレジスタ改名ユニット４９６によって検出された場合には、保留される。これにより、レジスタ・セット５５２’全体をダブル・ワード・レジスタのシングル・ランクとして使用することが可能になる。命令Ｉ0-3 が退避されると、レジスタ・セット５５２’はシングル・ワード・レジスタの２ランクとして再び使用するこができる。さらに、いずれかの命令Ｉ4-7 の実行は、ダブル・ワード出力レジスタが必要な場合には、命令が対応するＩ0-3 にシフトされるまで保留される。
【０１３４】
レジスタ・アレイ５５４の論理的編成は図７（Ａ）〜図７（Ｂ）に示されている。本発明の好適実施例によれば、整数データ経路用のレジスタ・アレイ５５４は４０個の３２ビット幅レジスタから構成されている。このレジスタ・セットはレジスタ・セット“Ａ”を構成し、ベース・レジスタ・セットｒａ〔０．．２３〕５６５、汎用レジスタｒａ〔２４．．３１〕５６６からなるトップ・セット、および８個の汎用トラップ・レジスタｒｔ〔２４．．３１〕５６７からなるシャドウ・レジスタ・セットとして編成されている。通常のオペレーションでは、レジスタｒａ〔０．．３１〕５６５、５６６は整数データ経路用のレジスタ・アレイのアクティブ“Ａ”レジスタ・セットを構成している。
【０１３５】
図７（Ｂ）に示すように、トラップ・レジスタｒｔ〔２４．．３１〕５６７をスワップしてアクティブ・レジスタ・セット“Ａ”に移しておけば、レジスタｒａ〔０．．２３〕５６５のアクティブ・ベース・セットと一緒にアクセスすることが可能である。“Ａ”レジスタ・セットのこの構成は、割込みの受信が確認されるか、例外トラップ処理ルーチンが実行されると、選択される。レジスタ・セット“Ａ”のこの状態は、割込み許可命令の実行またはトラップからのリターン命令の実行によって図７（Ａ）に示す状態に明示によって戻るまで維持される。
【０１３６】
アーキテクチャ１００によって実現された本発明の好適実施例では、浮動小数点データ経路は図８にその概要を示すように浮動小数点レジスタ・セット５７２を使用する。浮動小数点レジスタ・セット５７２は、各々が６４ビット幅の３２個のレジスタｒｆ〔０．．３１〕から構成されている。浮動小数点レジスタ・セット５７２は整数レジスタｒｂ〔０．．３１〕の“Ｂ”セットとして論理的に参照することも可能である。アーキテクチャ１００では、この“Ｂ”セットのレジスタは浮動小数点レジスタｒｆ〔０．．３１〕の各々の下位３２ビットに相当している。
【０１３７】
第３のデータ経路を表すものとして、ブール・レジスタ・セット５７４が図９に示すように設けられている。これは、ブール演算の論理結果をストアする。このブール・レジスタ・セット５７４は３２個の１ビット・レジスタｒｃ〔０．．３１〕から構成されている。ブール・レジスタ・セット５７４のオペレーションは、ブール演算の結果をブール・レジスタ・セット５７４の任意の命令選択レジスタヘ送ることができる点でユニークである。これは、等しい、等しくない、より大、その他単純なブール状況値などの条件を表す１ビット・フラグをストアするシングル・プロセッサ状況ワード・レジスタを使用するのと対照的である。
【０１３８】
浮動小数点レジスタ・セット５７２とブール・レジスタ・セット５７４は、双方共、図６（Ｂ）に示す一時バッファ５５２’と同じアーキテクチャの一時バッファによって補数がとられる。基本的違いは、一時バッファのレジスタの幅が補数をとるレジスタ・セット５７２、５７４の幅と同じなるように定義されていることである。好適実施例では、幅はそれぞれ６４ビットと１ビットになっている。
【０１３９】
多数の追加の特殊レジスタが、レジスタ・アレイ・ユニット４７２に少なくとも論理的に存在している。図７（Ｃ）に示すように、レジスタ・アレイ・ユニット４７２に物理的に存在するレジスタはカーネル・スタック・ポインタ（ｋｅｒｎｅｌｓｔａｃｋｐｏｉｎｔｅｒ）５６８、プロセッサ状態レジスタ（ＰＳＲ）５６９、旧プロセッサ状態レジスタ（ＰＰＳＲ）５７０および８個の一時プロセッサ状態レジスタの配列（ｔＰＳＲ〔０．．７〕）５７１からなっている。残りの特殊レジスタはアーキテクチャ１００の各所に分散している。特殊アドレスおよびデータ・バス３５４はデータを選択して、特殊レジスタおよび“Ａ”と“Ｂ”レジスタ・セット間で転送するためのものである。特殊レジスタ移動命令は“Ａ”または“Ｂ”レジスタ・セットからレジスタを選択し、転送の方向を選択し、特殊レジスタのアドレスＩＤを指定するためのものである。
【０１４０】
カーネル・スタック・ポインタ・レジスタとプロセッサ状態レジスタは、他の特殊レジスタとは異なっている。カーネル・スタック・ポインタは、カーネル状態にあるとき、標準のレジスタ間移動命令を実行することによってアクセス可能である。一時プロセッサ状態レジスタは直接にアクセスすることはできない。その代わりに、このレジスタ配列はプロセッサ状態レジスタの値を伝播して、順序外で実行される命令で使用できるようにする縦承メカニズム（ｉｎｈｅｒｉｔａｎｃｅ ｍｅｃｈａｎｉｓｍ）を実現するために使用される。初期伝播値はプロセッサ状態レジスタの値である。つまり、最後に退避された命令から得た値である。この初期値は一時プロセッサ状態レジスタから前方向に伝播され、順序外で実行される命令が対応する位置にある一時プロセッサ状態レジスタ内の値をアクセスできるようにする。命令が依存し、変更できる条件コード・ビットは、その命令がもつ特性によって定義される。命令が依存関係、レジスタまたは条件コードによって制約されないことが、依存性チェッカ・ユニット４９４とキャリー・チェッカ・チェッカ４９２によって判断された場合は、命令は順序外で実行することができる。プロセッサ状態レジスタの条件コード・ビットの変更は論理的に対応する一時プロセッサ状態レジスタに指示される。具体的には、変更の可能性があるビットだけが一時プロセッサ状態レジスタに入っている値に適用され、上位のすべての一時プロセッサ状態レジスタに伝播される。その結果、順序外で実行されるすべての命令は介在するＰＳＲ変更命令によって適切に変更されたプロセッサ状態レジスタ値から実行される。命令が退避されたときは、対応する一時プロセッサ状態レジスタ値だけがＰＳＲレジスタ５６９に転送される。
その他の特殊レジスタは〔表２〕に説明されている。
【０１４１】
Figure 0003879812
Figure 0003879812
【０１４２】
２）整数データ経路の詳細
本発明の好適実施例に従って構築されるＩＥＵ１０４の整数データ経路は図１０に示されている。説明の便宜上、整数データ経路５８０と結ばれる多数の制御経路は図には示していない。これらの接続関係は図５を参照して説明したとおりである。
【０１４３】
データ経路５８０の入力データは位置合わせユニット５８２、５８４および整数ロード／ストア・ユニット５８６から得られる。整数即値（ｉｎｔｅｇｅｒ ｉｍｍｅｄｉａｔｅ）データ値は、最初は命令埋込み（ｅｍｂｅｄｄｅｄ）データ・フィールドとして与えられ、バス５８８経由でオペランド・ユニット４７０から得られる。位置合わせユニット５８２は整数データ値を隔離し、その結果値を出力バス５９０を経由してマルチプレクサ５９２へ送られる。マルチプレクサ５９２への別の入力は特殊レジスタ・アドレスとデータ・バス３５４である。
【０１４４】
命令ストリームから得られる即値（ｉｍｍｅｄｉａｔｅ）オペランドも、データ・バス５９４経由でオペランド・ユニット５７０から得られる。これらの値は、出力バス５９６上に送出される前に、位置合わせユニット５８４によって再度右寄せされる。
【０１４５】
整数ロード／ストア・ユニット５８６は外部データ・バス５９８を通してＣＣＵ１０６と双方向でやりとりする。ＩＥＵ１０４へのインバウンド・データは整数ロード／ストア・ユニット５８６から入力データ・バス６００を経由して入力ラッチ６０２へ転送される。マルチプレクサ５９２とラッチ６０２からの出力データは、マルチプレクサ６０８のマルチプレクサ入力バス６０４、６０６上に送出される。機能ユニット出力バス４８２’からのデータもマルチプレクサ６０８に送られる。このマルチプレクサ６０８はアーキテクチャ１００の好適実施例では、データを同時に出力マルチプレクサ・バス６１０へ送る２つの通路を備えている。さらに、マルチプレクサ６０８を通るデータ転送は、システム・クロックの各半サイクル以内に完了することができる。本アーキテクチャ１００で実現される大部分の命令は、１つの宛先レジスタを利用するので、最大４つまでの命令によって各システム・クロック・サイクルの間データを一時バッファ６１２へ送ることができる。
【０１４６】
一時バッファ６１２からのデータは一時レジスタ出力バス６１６を経由して整数レジスタ・アレイ６１４へ、あるいは代替一時バッファ・レジスタ・バス６１８を経由して出力マルチプレクサ６２０へ転送することができる。整数レジスタ配列出力バス６２２は整数レジスタ・データをマルチプレクサ６２０へ転送することができる。一時バッファ６１２と整数レジスタ・アレイ６１４に接続された出力バスは、それぞれ５個のレジスタ値を同時に出力することを可能にする。つまり、合計５個までのソース・レジスタを参照する２つの命令を同時に出すことができる。一時バッファ６１２、整数レジスタ・アレイ６１４およびマルチプレクサ６２０は、アウトバウンド・レジスタ・データの転送を半システム・クロック・サイクルごとに行うことを可能にする。従って、最高４個までの整数および浮動小数点命令を各クロック・サイクルの間に出すことができる。
【０１４７】
マルチプレクサ６２０はアウトバウンド・レジスタ・データ値を整数レジスタ・アレイ６１４から、あるいは一時バッファ６１２から直接に選択する働きをする。これにより、以前に順序外で実行された命令に依存する順序外実行命令をＩＥＵ１０４によって実行させることができる。これにより、保留状態の命令を順序外で実行することによってＩＥＵ整数データ経路の実行スループット能力を最大化すると共に、順序外のデータ結果を、実行され退避された命令から得たデータ結果から正確に分離するという２目標を容易に達成することができる。マシンの正確な状態を復元する必要のあるような割込みや他の例外条件が起こると、本発明によれば、一時バッファ６１２に存在するデータ値を簡単にクリアすることができる。従って、整数レジスタ・アレイ６１４は、割込みまたは他の例外条件が発生する以前に完了し、退避された命令の実行によってのみ得られたデータ値を正確に収めたままになっている。
【０１４８】
マルチプレクサ６２０の各半システム・サイクル・オペレーション時に選択されたレジスタ・データ値は最高５つまでがマルチプレクサ出力バス６２４を経由してバイパス・ユニット６２６へ送られる。このバイパス・ユニット６２６は、基本的に、マルチプレクサが並列の配列からなり、その入力のいずれかに現れたデータをその出力のいずれかへ送ることができる。バイパス・ユニット６２６の入力は、マルチプレクサ５９２から出力バス６０４を経由する特殊レジスタ・アドレス指定データ値または即値の整数値、バス６２４上に送出される最高５つまでのレジスタ・データ値、整数ロード／ストア・ユニット５８６からダブル整数バス６００を経由するロード・オペランド・データ、その出力バス５９６を経由して位置合わせユニット５８４から得た即値オペランド値、最後に、機能ユニット出力バス４８２からのバイパス・データ経路からなっている。このバイパス経路とデータ・バス４８２はシステム・クロック・サイクルごとに４個のレジスタ値を同時に転送することができる。
【０１４９】
データはバイパス・ユニット６２６から浮動小数点データ・バスに接続された整数バイパス・バス６２８上に出力されて、最高５つまでのレジスタ・データ値を同時に転送する機能をもつ２つのオペランド・データ・バスと、整数ロード／ストア・ユニット５８６ヘデータを送るために使用されるストア・データ・バス６３２へ送られる。
【０１５０】
ルータ・ユニット６３４はその入力から受信された５個のレジスタ値を整数データ通路に設けられた機能ユニットヘ送ることを可能にする並列のマルチプレクサ配列によって実現される。具体的には、ルータ・ユニット６３４はバイパス・ユニット６２６からバス６３０を経由して送られてきた５個のレジスタ・データ値、アドレス・バス３５２を経由して送られてきた現ＩＦ ＰＣアドレス値、ＰＣ制御ユニット３６２によって判断され、ライン３７８’上に送出された制御フロー・オフセット値を受信する。ルータ・ユニット６３４は、浮動小数点データ経路内に設けられたバイパス・ユニット６２６から取り出されたオペランド・データ値をデータ・バス６３６を経由して受信することもできる（オプション）。
【０１５１】
ルータ・ユニット６３４によって受信されたレジスタ・データ値は、特殊レジスタ・アドレスおよびデータ・バス３５４上を転送されて、機能ユニット６４０、６４２、６４４へ送られる。具体的には、ルータ・ユニット６３４は最高３つまでのレジスタ・オペランド値をルータ出力バス６４６、６４８、６５０を経由して機能ユニット６４０、６４２、６４４の各々へ送る機能を備えている。本アーキテクチャ１００の一般的アーキテクチャによれば、最高２つまでの命令を同時に機能ユニット６４０、６４２、６４４に対して出すことが可能である。本発明の好適実施例によれば、３つの専用整数機能ユニットに、それぞれプログラマブル・シフト機能と２つの算術演算ロジック・ユニット機能をもたせることができる。
【０１５２】
ＡＬＵ０機能ユニット６４４、ＡＬＵ１機能ユニット６４２およびシフタ機能ユニット６４０はそれぞれの出力レジスタ・データを機能ユニット・バス４８２Ｉ上に送出する。ＡＬＵ０とシフタ機能ユニット６４４、６４０から得た出力データも浮動小数点データ経路に接続された共用整数機能ユニット・バス６５０上に送出される。類似の浮動小数点機能ユニット出力値データ・バス６５２が浮動小数点データ経路から機能ユニット出力バス４８２’へ設けられている。
【０１５３】
ＡＬＵ０機能ユニット６４４はＩＦＵ１０２のプリフェッチ操作と整数ロード／ストア・ユニット５８６のデータ操作の両方をサポートするために仮想アドレス値を生成する場合にも使用される。ＡＬＵ０機能ユニット６４４によって計算された仮想アドレス値はＩＦＵ１０２のターゲット・アドレス・バス３４６とＣＣＵ１０６の両方に接続された出力バス６５４上に送出され、実行ユニットの物理アドレス（ＥＸ ＰＡＤＤＲ）が得られる。ラッチ６５６は、ＡＬＵ０機能ユニット６４４によって生成されたアドレスの仮想化部分をストアするためのものである。アドレスのこの仮想化部分は出力バス６５８上に送出されて、ＶＭＵ１０８へ送られる。
【０１５４】
３）浮動小数点データ経路の詳細
次に、図１１は浮動小数点データ経路を示したものである。初期データは、この場合も、即値整数オペランド・バス５８８、即値オペランド・バス５９４および特殊レジスタ・アドレス・データ・バス３５４を含む、複数のソースから受信される。外部データの最終的ソースは外部データ・バス５９８を通してＣＣＵ１０６に接続された浮動小数点ロード／ストア・ユニット６６２である。
【０１５５】
即値整数オペランドは、位置合わせ出力データ・バス６６８を経由してマルチプレクサ６６６に渡す前に整数データ・フィールドを右寄せする働きをする位置合わせユニット６６４によって受信される。マルチプレクサ６６６は特殊レジスタ・アドレス・データ・バス３５４も受信する。即値オペランドは第２の位置合わせユニット６７０へ送られ、右寄せされてから出力バス６７２上に送出される。浮動小数点ロード／ストア・ユニット６６２からのインバウンド・データ（ｉｎｂｏｕｎｄ ｄａｔａ）は、ロード・データ・バス６７６からラッチ６７４によって受信される。マルチプレクサ６６６、ラッチ６７４および機能ユニット・データ・リターン・バス４８２”からのデータはマルチプレクサ６７８の入力から受信される。マルチプレクサ６７８は選択可能なデータ経路を備え、２つのレジスタ・データ値がシステム・クロックの半サイクルごとに、マルチプレクサ出力バス６８２を経由して一時バッファ６８０に書き込まれることを可能にする。一時バッファ６８０は図６（Ｂ）に示す一時バッファ５５２と論理的に同じレジスタ・セットを備えている。一時バッファ６８０はさらに、最高５個までのレジスタ・データ値を一時バッファ６８０から読み取って、データ・バス６８６を経由して浮動小数点レジスタ・アレイ６８４と、出力データ・バス６９０を経由して出力マルチプレクサ６８８へ送ることができる。マルチプレクサ６８８は、データ・バス６９２を経由して、浮動小数点レジスタ・アレイ６８４から最高５個までのレジスタ・データ値も同時に受信する。マルチプレクサ６８８は最高５個までのレジスタ・データ値を選択して、データ・バス６９６を経由してバイパス・ユニット６９４へ同時に転送する働きをする。バイパス・ユニット６９４は、データ・バス６７２、マルチプレクサ６６６からの出力データ・バス６９８、ロード・データ・バス６７６および機能ユニット・データ・リターン・バス４８２”のバイパス延長部分を経由して、位置合わせユニット６７０から与えられた即値オペランド値も受信する。バイパス・ユニット６９４は最高５個までのレジスタ・オペランド・データ値を同時に選択して、バイパス・ユニット出力バス７００、浮動小数点ロード／ストア・ユニット６６２に接続されたストア・データ・バス７０２、および整数データ経路５８０のルータ・ユニット６３４に接続された浮動小数点バイパス・バス６３６上に出力するように働く。
【０１５６】
浮動小数点ルータ・ユニット７０４は、バイパス・ユニット出力バス７００と整数データ経路バイパス・バス６２８とそれぞれの機能ユニット７１２、７１４、７１６に接続された機能ユニット入力バス７０６、７０８、７１０との間で同時にデータ経路を選択できる機能を備えている。アーキテクチャ１００の好適実施例による入力バス７０６、７０８、７１０の各々は、最高３個までのレジスタ・オペランド・データ値を機能ユニット７１２、７１４、７１６の各々へ同時に転送することが可能である。これらの機能ユニット７１２、７１４、７１６の出力バスは機能ユニット・データ・リターン・バス４８２”に結合され、データをレジスタ・アレイ入力マルチプレクサ６７８へ戻すようになっている。整数データ経路機能ユニット出力バス６５０を、機能ユニット・データ・リターン・バス４８２”に接続するために設けることも可能である。本発明のアーキテクチャ１００によれば、マルチプレクサ機能ユニット７１２と浮動小数点ＡＬＵ７１４の機能ユニット出力バスを浮動小数点データ経路機能ユニット・バス６５２を経由して整数データ経路５００の機能ユニット・データ・リターン・バス４８２”に接続することが可能である。
【０１５７】
４） ブール・レジスタ・データ経路の詳細
ブール演算データ経路７２０は図１２に示されている。このデータ経路７２０は基本的に２種類の命令の実行をサポートするために利用される。最初のタイプは、オペランド比較命令であり、この命令では、整数レジスタ・セットと浮動小数点レジスタ・セットから選択された、あるいは即値オペランドとして与えられた２つのオペランドが、ＡＬＵ機能ユニットの１つで整数と浮動小数点データ経路を減算することによって比較される。この比較は、ＡＬＵ機能ユニット６４２、６４４、７１４、７１６のいずかによる減算によって行われ、その結果の符号とゼロ状況ビットは入力セレクタと比較演算子結合ユニット７２２へ送られる。このユニット７２２は、制御信号を指定した命令をＥデコード・ユニット４９０から受け取ると、ＡＬＵ機能ユニット６４２、６４４、７１４、７１６の出力を選択し、符号およびゼロ・ビットを結合し、ブール比較結果値を抽出する。出力バス７２３を通して比較演算の結果を入力マルチプレクサ７２６とバイパス・ユニット７４２へ同時に転送することができる。整数および浮動小数点データ経路と同じように、バイパス・ユニット７４２は並列のマルチプレクサ配列として実現され、バイパス・ユニット７４２の入力間で複数のデータ経路を遇択して、複数の出力と結ぶことができる。バイパス・ユニット７４２の他の人力はブール演算結果リターン・データ・バス７２４とデータ・バス７４４上の２つのブール・オペランドからなっている。バイパス・ユニット７４２は、最高２つまでの同時に実行中のブール命令を表したブール・オペランドを、オペランド・バス７４８を経由してブール演算機能ユニット７４６へ転送することができる。また、バイパス・ユニット７４２は最高２個までのシングル・ビット・ブール・オペランド・ビット（ＣＦ０、ＣＦ１）を制御フロー結果制御ライン７５０、７５２を経由して同時に転送することができる。
【０１５８】
ブール演算データ経路の残り部分は、比較結果バス７２３とブール結果バス７２４上に送出された比較およびブール演算結果値を、その入力として受信する入力マルチプレクサ７２６を含んでいる。このバス７２４は最高２個までのブール結果ビットを同時にマルチプレクサ７２６へ転送することができる。さらに、最高２個までの比較結果ビットをバス７２３を経由してマルチプレクサ７２６へ転送することができる。マルチプレクサ７２６はマルチプレクサの入力端に現れた任意の２個の信号ビットをマルチプレクサの出力端を経由して、システム・クロックの各半サイクル時にブール演算一時バッファ７２８へ転送することができる。一時バッファ７２８は、２つの重要な点が異なることを除けば、図６（Ｂ）に示したレジスタ・セット５５２’と論理的に同じである。第１の相違点は、一時バッファ７２８内の各レジスタ・エントリがシングル・ビットからなることである。第２の相違点は、８個の保留中命令スロットの各々に１つのレジスタだけが設けられていることである。これは、ブール演算の結果全部が定義によって１つの結果ビットによって定義されるためである。
【０１５９】
一時バッファ７２８は最高４個までの出力オペランド値を同時に出力する。これにより、各々２つのソース・レジスタヘのアクセスを必要とする２個のブール命令を同時に実行させることができる。４個のブール・レジスタ値はシステム・クロックの各半サイクルごとにオペランド・バス７３６上に送出し、マルチプレクサ７３８へあるいはブール・オペランド・データ・バス７３４を経由してブール・レジスタ・アレイ７３２へ転送することができる。ブール・レジスタ・アレイ７３２は、図９に論理的に示すように、１個の３２ビット幅データ・レジスタであり、任意に組み合わせた最高４個までのシングル・ビット・ロケーションを、一時バッファ７２８からのデータで修正し、システム・クロックの各半サイクルごとにブール・レジスタ・アレイ７３２から読み取って出力バス７４０上に送出することができる。マルチプレクサ７３８はバス７３６、７４０経由でその出力端から受信したブール・オペランドの任意のペアを、オペランド出力バス７４４上に送出してバイパス・ユニット７４２へ転送する。
【０１６０】
ブール演算機能ユニット７４６は２個のソース値についてブール演算を幅広く実行する機能を備えている。比較命令の場合には、ソース値は整数および浮動小数点レジスタ・セットのいずれかから得たペアのオペランドとＩＥＵ１０４へ送られる任意の即値オペランドであり、ブール命令の場合は、ブール・レジスタ・オペランドの任意の２つである。〔表３〕と〔表４〕は、本発明のアーキテクチャ１００の好適実施例における論理比較演算を示すものである。〔表５〕は本発明のアーキテクチャ１００の好適実施例における直接ブール演算を示すものである。〔表２〕ー〔表５〕に示されている命令条件コードと機能コードは対応する命令のセグメントを表している。また、命令はペアのソース・オペランド・レジスタと、対応するブール演算結果をストアするための宛先ブール・レジスタを指定する。
【０１６１】
Figure 0003879812
【０１６２】
Figure 0003879812
【０１６３】
Figure 0003879812
【０１６４】
Ｂ）ロード／ストア制御ユニット
図１３はロード／ストア・ユニット７６０の例を示したものである。データ経路５８０、６６０に別々に示されているが、ロード／ストア・ユニット５８６、６６２は１つの共用ロード／ストア・ユニット７６０として実現するのが好ましい。それぞれのデータ経路５８０、６６０からのインタフェースはアドレス・バス７６２およびロードとストア・データ・バス７６４（６００、６７６）、７６６（６３２、７０２）を経由している。
【０１６５】
ロード／ストア・ユニット７６０によって使用されるアドレスは、ＩＦＵ１０２およびＩＥＵ１０４の残り部分で使用される仮想アドレスとは対照的に、物理アドレスである。ＩＦＵ１０２は仮想アドレスで動作し、ＣＣＵ１０６とＶＭＵ１０８間の調整に依存して物理アドレスを生成するのに対し、ＩＥＵ１０４ではロード／ストア・ユニット７６０を物理アドレス・モードで直接に動作させる必要がある。この要件が必要になるのは、順序外で実行されるために、物理アドレス・データとストア・オペレーションがオーバラップするような命令が存在する場合、およびＣＣＵ１０６からロード／ストア・ユニット７６０への順序外のデータ・リターンが存在する場合に、データ保全性を保つためである。データ保全性を保つために、ロード／ストア・ユニット７６０はストア命令がＩＥＵ１０４によって退避されるまで、ストア命令から得たデータをバッファに置いておく。その結果、ロード／ストア・ユニット７６０によってバッファに置かれたストア・データはロード／ストア・ユニット７６０に１つだけ存在することができる。実行されたが退避されていないストア命令と同じ物理アドレスを参照するロード命令は、ストア命令が実際に退避されるまで実行が遅延される。その時点で、ストア・データをロード／ストア・ユニット７６０からＣＣＵ１０６へ転送し、ＣＣＵデータ・ロード・オペレーションの実行によって即時にロード・バックすることができる。
【０１６６】
具体的には、物理アドレス全体がＶＭＵ１０８からロード／ストア・アドレス・バス７６２上に送出される。ロード・アドレスは、一般的には、ロード・アドレス・レジスタ７６８3-0 にストアされる。ストア・アドレスはストア・アドレス・レジスタ７７０3-0 にラッチされる。ロード／ストア制御ユニット７７４は命令発行ユニット４９８から受信した制御信号を受けて動作し、ロード・アドレスとストア・アドレスをレジスタ７６８3-0 、７７０3-0 にラッチすることを調整する。ロード／ストア制御ユニット７７４はロード・アドレスをラッチするための制御信号を制御ライン７７８上に送出し、ストア・アドレスをラッチするための制御信号を制御ライン７８０上に送出する。ストア・データはストア・データ・レジスタ・セット７８２3-0 の論理的に対応するスロットにストア・アドレスをラッチするのと同時にラッチされる。４ｘ４ｘ３２ビット幅アドレス比較ユニット７７２には、ロードおよびストア・アドレス・レジスタ７６８3-0 、７７０3-0 に入っているアドレスの各々が同時に入力される。システム・クロックの各半サイクル時の完全マトリックス・アドレス比較の実行は、制御ライン７７６を介してロード／ストア制御ユニット７７４によって制御される。ストア・アドレスに一致するロード・アドレスの存在と論理ロケーションは、制御ライン７７６を経由してロード／ストア制御ユニット７７４へ送られる。
【０１６７】
ロード・アドレスがＶＭＵ１０８から与えられ、保留中のストアがない場合は、ロード・アドレスは、ＣＣＵロード・オペレーションの開始と同時に、バス７６２から直接にアドレス・セレクタ７８６ヘバイパスされる。しかし、ストア・データが保留されている場合は、ロード・アドレスは使用可能なロード・アドレス・ラッチ７６８3-0 にラッチされる。対応するストア・データ命令が退避されるとの制御信号を退避制御ユニット５００から受信すると、ロード／ストア制御ユニット７７４はＣＣＵデータ転送操作を開始し、制御ライン７８４を通してＣＣＵ１０６へのアクセスの仲裁を行う。ＣＣＵ１０６がレディ（ｒｅａｄｙ）を通知すると、ロード／ストア制御ユニット７７４はＣＣＵ物理アドレスをＣＣＵＰＡＤＤＲアドレス・バス７８８上に送出するようにアドレス・セレクタ７８６に指示する。このアドレスはアドレス・バス７９０を経由して対応するストア・レジスタ７７０3-0 から得られる。対応するストア・データ・レジスタ７８２3-0 からのデータはＣＣＵデータ・バス７９２上に送出される。
【０１６８】
ロード命令が命令発行ユニット４９８から出されると、ロード／ストア制御ユニット７７４はロード・アドレス・ラッチ７６８3-0 の１つが要求されたロード・アドレスをラッチすることを許可する。選択された特定のラッチ７６８3-0 は関係命令セット内のロード命令の位置に論理的に対応している。命令発行ユニット４９８は保留中の可能性のある２命令セットのどちらかの中のロード命令を示している５ビット・ベクトルをロード／ストア制御ユニット７７４へ渡す。コンパレータ７７２が一致するストア・アドレスを示していない場合は、ロード・アドレスはアドレス・バス７９４を経由してアドレス・セレクタ７８６へ送られ、ＣＣＵ ＰＡＤＤＲアドレス・バス７８８上に出力される。アドレスの提供は、ロード／ストア制御ユニット７７４とＣＣＵ１０６間でやりとりされるＣＣＵ要求とレディ制御信号に従って行われる。実行ＩＤ値（ＥｘＩＤ値）もロード／ストア制御ユニット７７４によって準備されてＣＣＵ１０６に対して出され、ＣＣＵ１０６がＥｘＩＤ値を含む要求データをそのあとで返却するときロード要求を識別する。このＩＤ値は４ビット・ベクトルからなり、現ロード要求を出したそれぞれのロード・アドレス・ラッチ７６８3-0 を固有ビットで指定している。５番目のビットはロード命令を収めている命令セットを識別するために使用される。このＩＤ値は、従って、命令発行ユニット４９８からロード要求と一緒に送られるビット・ベクトルと同じである。
【０１６９】
先行する要求ロード・データが使用可能であることがＣＣＵ１０６からロード／ストア制御ユニット７７４へ通知されると、ロード／ストア制御ユニット７７４は、位置合わせユニット７９８がデータを受信し、それをロード・データ・バス７６４上に送出することを許可する。位置合わせユニット７９８はロード・データを右寄せする働きをする。
【０１７０】
ＣＣＵ１０６からデータが返却されると同時に、ロード／ストア制御ユニット７７４はＣＣＵ１０６からＥｘＩＤ値を受信する。他方、ロード／ストア制御ユニット７７４はロード・データがロード・データ・バス７６４上に送出されることを知らせる制御信号を命令発行ユニット４９８へ送り、さらに、どのロード命令に対してロード・データが返却されるのかを示したビット・ベクトルを返却する。
【０１７１】
Ｃ）ＩＥＵ制御経路の詳細
再び図５を参照して、ＩＥＵ制御経路のオペレーションを、図１４に示したタイミング図と関連づけて説明する。図１４に示した命令の実行タイミングは本発明のオペレーションを例示したもので、種々態様に変更可能であることは勿論である。
【０１７２】
図１４のタイミング図はプロセッサ・システム・クロック・サイクルＰ0-6 のシーケンスを示している。各プロセッサ・サイクルは内部ＴサイクルＴ。から始まる。本発明の好適実施例によるアーキテクチャ１００では、各プロセッサ・サイクルは２つのＴサイクルからなっている。
【０１７３】
プロセッサ・サイクル０のときは、ＩＦＵ１０２とＶＭＵ１０８は物理アドレスを生成するように動作する。この物理アドレスはＣＣＵ１０６へ送られ、命令用キャッシュ・アクセス・オペレーションが開始される。要求された命令セットが命令用キャッシュ１３２にあると、命令セットはプロセッサ・サイクル１のほぼ中間でＩＦＵ１０２へ戻される。そのあと、ＩＦＵ１０２はプリフェッチ・バッファ・ユニット２６０とＩＦＩＦＯユニット２６４を経由する命令セットの転送を管理し、転送された命令セットはまずＩＥＵ１０４へ実行のために渡される。
【０１７４】
１）Ｅデコード・ユニットの詳細
Ｅデコード・ユニット４９０は全命令セットを並列に受け取って、プロセッサ・サイクル１が完了する前にデコードする。Ｅデコード・ユニット４９０は、好適アーキテクチャ１００では、命令ストリーム・バス１２４を経由して受け取ったすべての有効命令を並列に直接デコードする機能を備えた順列組合せ理論に基づくロジック・ブロックとして実現されている。アーキテクチヤ１００によって認識される命令は、各タイプ別に、命令、レジスタ要件および必要な資源の仕様と共に〔表６〕に示されてる。
【０１７５】
Figure 0003879812
Figure 0003879812
【０１７６】
Ｅデコード・ユニット４９０は命令セットの各命令を並列にデコードする。その結果の命令の識別、命令機能、レジスタ参照および機能要件はＥデコード・ユニット４９０の出力から得られる。この情報は再生成され、命令セット内のすべての命令が退避されるまで、プロセッサ・サイクルの各半サイクル期間、Ｅデコード・ユニット４９０によってラッチされる。従って、保留状態の８命令すべてに関する情報が、Ｅデコード・ユニット４９０の出力から絶えず得られるようになっている。この情報は、８エレメント・ビット・ベクトルの形式で表示され、各ベクトルのビットまたはサブフィールドは２つの保留中命令セット内の対応する命令の物理ロケーションに論理的に対応している。従って、８個のベクトルが制御ライン５０２を経由してキャリー・チェッカ・ユニット４９２へ送られる。この場合、各ベクトルは、対応する命令がプロセッサ状況ワードのキャリー・ビットに作用を及ぼしているか、あるいはそれに依存しているかを指定している。８個のベクトルが各命令の特定の内容と機能ユニット要件を示すために制御ライン５１０を経由して送られる。８個のベクトルが制御ライン５０６を経由して送られ、８個の保留中命令の各々によって使用されたレジスタ参照を指定している。これらのベクトルはプロセッサ・サイクル１が終了する前に送られる。
【０１７７】
２）キャリー・チェッカ・ユニットの詳細
キャリー・チェッカ・ユニット４９２は図１４に示すオペレーションのデータ依存関係フェーズ期間の間に依存性チェッカ・ユニット４９４と並列に動作する。キャリー・チェッカ・ユニット４９２は好適アーキテクチャ１００では順列組合せ理論に基づくロジックとして実現されている。従って、キャリー・チェッカ・ユニット４９２によるオペレーションの各繰返し時に、命令がプロセッサ状態レジスタのキヤリー・フラグを変更したかどうかについて８個の命令すべてが考慮される。これが必要とされるのは、その前の命令によって設定されたキャリー・ビットの状況に依存する命令を順序外で実行することを可能にするためである。制御ライン５０４上に送出された制御信号により、キャリー・チェッカ・ユニット４９２は、キャリー・フラグに対する先行命令の実行に依存する特定の命令を識別することができる。
【０１７８】
さらに、キャリー・チェッカ・ユニット４９２は８個の保留中命令の各々についてキャリー・ビットの一時的コピーをもっている。キャリー・ビットを変更していない命令については、キャリー・チェッカ・ユニット４９２はプログラム命令ストリームの順序でキャリー・ビットを次の命令に伝える。従って、順序外で実行され、キャリー・ビットを変更する命令を実行させることが可能であり、さらに、その順序外で実行される命令に依存する後続の命令も、キャリー・ビットを変更する命令のあとに置かれていても、実行することが可能である。さらに、キャリー・ビットがキャリー・チェッカ・ユニット４９２によって維持されているので、これらの命令の退避以前に例外が起こったとき、キャリー・チェッカ・ユニットは内部一時キャリー・ビット・レジスタをクリアするだけでよいことから、順序外で実行することが容易になる。その結果、プロセッサ状況レジスタは、順序外で実行される命令の実行による影響を受けない。キャリー・チェッカ・ユニット４９２が維持している一時キャリー・ビット・レジスタは、順序外で実行される各命令が完了すると更新される。順序外で実行される命令が退避されると、プログラム命令ストリームの中で最後に退避された命令に対応するキャリー・ビットはプロセッサ状況レジスタのキャリー・ビット・ロケーションヘ転送される。
【０１７９】
３）データ依存関係チェッカ・ユニットの詳細
依存性チェッカ・ユニット４９４はＥデコード・ユニット４９０から制御ライン５０６を経由して８個のレジスタ参照識別ベクトルを受け取る。各レジスタの参照は３２個のレジスタを一度に１つを識別するのに適した５ビット値と、“Ａ”、“Ｂ”またはブール・レジスタ・セット内に置かれているレジスタ・バンクを識別する２ビット値によって示されている。浮動小数点レジスタ・セットは“Ｂ”レジスタ・セットとも呼ばれる。各命令は最高３つまでのレジスタ参照フィールドをもつことができる。２つのソース・レジスタ・フィールドと１つの宛先レジスタ・フィールドである。ある種の命令、特にレジスタ間移動命令は、宛先レジスタを指定している場合があっても、Ｅデコード・ユニット４９０によって認識される命令ビット・フィールドは、実際に作成される出力データがないことを意味している場合がある。むしろ、命令の実行は、プロセツサ状況レジスタの値の変更を判断することだけを目的としている。
【０１８０】
依存性チェッカ・ユニット４９４も好適アーキテクチャ１００において純然たる組合せロジック（ｐｕｒｅｃｏｍｂｉｎａｔｏｒｉａｌ ｌｏｇｉｃ）で実現されているが、これはプログラム命令ストリーム内に後に現れる命令のソース・レジスタ参照と相対的に前に置かれた命令の宛先レジスタ参照との間の依存関係を同時に判断するように動作する。ビット配列は、どの命令が他の命令に依存するかを識別するだけでなく、各依存関係がどのレジスタに基づいて生じたかを識別する依存性チェッカ・ユニット４９４によって作られる。
キャリーとレジスタ・データの依存関係は、第２プロセッサ・サイクルの開始直後に判別される。
【０１８１】
４）レジスタ改名ユニットの詳細
レジスタ改名ユニット４９６は８個の保留中の命令すべてのレジスタ参照のＩＤを制御ライン５０６を経由して、レジスタ依存関係を制御ライン５３６を経由して受け取る。８個のエレメントからのマトリックスも制御ライン５４２を経由して受け取る。これらのエレメントは、保留中命令の現セットの中でどの命令が実行されたか（完了したか）を示している。この情報から、レジスタ改名ユニット４９６は制御信号の８エレメント配列を制御ライン５１２を経由して命令発行ユニット４９８へ送る。このようにして送られた制御情報は、現セットのデータ依存関係が判別された場合に、まだ実行されていない現在保留中の命令のうちどの命令の実行が可能になったかについてレジスタ改名ユニット４９６が行った判断を反映している。レジスタ改名ユニット４９６は実行のために同時に出される最高６個までの命令を識別した選択制御信号をライン５１６を経由して受信する。つまり、２個の整数命令、２個の浮動小数点命令および２個のブール命令である。
【０１８２】
レジスタ改名ユニット４９６はバス５１８を経由してレジスタ・アレイ・ユニット４７２へ送られた制御信号を通して、識別された命令を実行する際にアクセスするソース・レジスタを選択するという、もう１つの機能を備えている。順序外で実行される命令の宛先レジスタは対応するデータ経路の一時バッファ６１２、６８０、７２８に置かれているものとして選択される。順序内で実行される命令は完了すると退避され、その結果データはレジスタ・アレイ６１４、６８４、７３２にストアされていく。ソース・レジスタの選択は、レジスタが以前に宛先として選択され、対応する以前の命令がまだ退避されていないかどうかによって決まる。そのような場合には、ソース・レジスタは対応する一時バッファ６１２、６８０、７２８から選択される。以前の命令が退避されていた場合は、対応するレジスタ・アレイ６１４、６８４、７３２のレジスタが選択される。その結果、レジスタ改名ユニット４９６は、順序外で実行される命令の場合には、レジスタ・アレイの参照を一時バッフア・レジスタの参照に実効的に置き換えるように動作する。
【０１８３】
アーキテクチャ１００によれば、一時バッファ６１２、６８０、７２８は対応するレジスタ・アレイのレジスタ構造と重複していない。むしろ、８個の保留命令の各々に対して１つの宛先レジスタ・スロットが用意されている。その結果、一時バッファ宛先レジスタ参照の置換は、保留レジスタ・セット内の対応する命令のロケーションによって判断される。そのあとのソース・レジスタ参照はソース依存関係が発生した命令に対して依存性チェッカ・ユニット４９４によって識別される。従って、一時バッファ・レジスタ内の宛先スロットはレジスタ改名ユニット４９６によって容易に判断することが可能である。
【０１８４】
５）命令発行ユニットの詳細
命令発行ユニット４９８は発行できる命令のセットをレジスタ改名ユニット４９６の出力とＥデコード・ユニット４９０によって識別された命令の機能要件に基づいて判断する。命令発行ユニット４９８は制御ライン５１４を経由して報告された機能ユニット４７８0-n の各々の状況に基づいてこの判断を行う。従って、命令発行ユニット４９８は発行すべき使用可能な命令セットをレジスタ改名ユニット４９６から受信すると、オペレーションを開始する。各命令を実行するためにレジスタ・アレイヘのアクセスが必要であるとすると、命令発行ユニット４９８は現在命令を実行中の機能ユニット４７８0-n が使用可能であることを予想する。レジスタ改名ユニット４９６へ発行すべき命令を判別する際の遅延を最小にするために、命令発行ユニット４９８は専用の組合せロジックで実現されている。
【０１８５】
発行すべき命令を判別すると、レジスタ改名ユニット４９６はレジスタ・アレイヘのアクセスを開始し、このアクセスは第３プロセッサ・サイクルＰ2 が終了するまで続けられる。プロセッサ・サイクルＰ3 が開始すると、命令発行ユニット４９８は、「Ｅｘｅｃｕｔｅ ０」で示すように１つまたは２つ以上の機能ユニット４７８0-n によるオペレーションを開始し、レジスタ・アレイ・ユニット４７２から送られてきたソース・データを受信して処理する。
【０１８６】
代表例として、アーキテクチャ１００で処理される大部分の命令は１プロセッサ・サイクルで機能ユニットを通して実行される。しかし、一部の命令は、「Ｅｘｅｃｕｔｅ １」で示すように、同時に出された命令を完了するのに複数のプロセッサ・サイクルを必要とする。Ｅｘｅｃｕｔｅ ０命令とＥｘｅｃｕｔｅ １命令は、例えば、それぞれＡＬＵと浮動小数点乗算機能ユニットに実行させることができる。ＡＬＵ機能ユニットは、図１４に示すように、１プロセッサ・サイクル内で出力データを発生し、この出力データはラッチしておくだけで、第５プロセッサ・サイクルＰ4 時に別の命令を実行する際に使用することができる。浮動小数点乗算機能ユニットは内部パイプライン化機能ユニットにすることが好ましい。従って、次のプロセッサ・サイクルで別の浮動小数点命令を出すことができる。しかし、最初の命令の結果はデータに依存するプロセッサ・サイクル数の間使用することができない。図１４に示す命令は、機能ユニットでの処理を完了するためには、３プロセッサ・サイクルを必要とする。
【０１８７】
各プロセッサ・サイクルの間に、命令発行ユニット４９８の機能は繰り返される。その結果、現在の保留中の命令セットの状況と機能ユニット４７８0-n の全セットの使用可能状況は各プロセッサ・サイクルの間に再評価される。従って、最適条件のとき、好適アーキテクチャ１００はプロセッサ・サイクルごとに最高６個までの命令を実行することができる。しかし、代表的な命令ミックスから得られる総平均実行命令数は、１プロセッサ・サイクル当たり１．５個ないし２．０個である。
【０１８８】
命令発行ユニット４９８の機能で最後に考慮すべきことは、このユニットがトラップ条件の処理と特定命令の実行に関与することである。トラップ条件を発生するためには、まだ退避されていないすペての命令をＩＥＵ１０４からクリアする必要がある。このような事態は、算術演算エラーに応答して機能ユニット４７８0-n のいずれからか、あるいは例えば、違法命令をデコードしたときにＥデコード・ユニット４９０から、外部割込みを受信し、それが割込み要求／受信確認制御ライン３４０を経由してＩＥＵ１０４へ中継されたのに応答して、起こることがある。トラップ条件が発生したとき、命令発行ユニット４９８は現在ＩＥＵ１０４で保留されているすべての非退避命令を中止または無効にすることを受け持つ。同時に退避できない命令はすべて無効にされる。この結果は、プログラム命令ストリームを順序内で実行する従来の方式に対して割込みを正確に発生させるために不可欠である。ＩＥＵ１０４がトラップ処理プログラム・ルーチンの実行を開始する準備状態になると、命令発行ユニット４９８は制御ライン３４０を経由するリターン制御信号によって割込みの受信を確認する。また、従来の純然たる順序内ルーチンにおいてある命令が実行される前に変更されたプロセッサ状態ビットに基づいて、その命令に対する例外条件が認識される可能性を防止するために、命令発行ユニット４９８はＰＳＲを変更する可能性のあるすべての命令（特殊移動やトラップからのリターンなど）が厳格に順序内で実行されるようにすることを受け持つ。
【０１８９】
プログラム制御の流れを変更するある種の命令は、Ｉデコード・ユニット２６２によって判別されない。この種の命令には、サブルーチン・リターン、プロシージャ命令からのリターン、トラップからのリターンがある。命令発行ユニット４９８は判別制御信号をＩＥＵリターン制御ライン３５０を経由してＩＦＵ１０２へ送る。特殊レジスタ・ブロック４１２のうち対応するものが選択されて、コール命令の実行時、トラップの発生時またはプロシージャ命令の出現時に存在していたＩＦ＿ＰＣ実行アドレスを出力する。
【０１９０】
６）完了制御ユニットの詳細
完了制御ユニット５４０は機能ユニット４７８0-n をモニタして、現在のオペレーションの完了状況を調べる。好適アーキテクチャ１００では、完了制御ユニット５４０は各機能ユニットによるオペレーションの完了を予想して、現在保留中の命令セットの中の各命令の実行状況を示した完了ベクトルを、機能ユニット４７８0-n による命令の実行完了よりも約半プロセッサ・サイクル前にレジスタ改名ユニット４９６、バイパス制御ユニット５２０および退避制御ユニット５００へ送る。これにより、命令発行ユニット４９８はレジスタ改名ユニット４９６を通して、実行を完了する機能ユニットを次の命令発行サイクルに対して使用可能な資源として考慮することができる。バイパス制御ユニット５２０は、機能ユニットから出力されたデータをバイパス・ユニット４７４を通るようにバイパスする準備を行うことができる。最後に、退避制御ユニット５００は、機能ユニツト４７８0-n からレジスタ・アレイ・ユニット４７２ヘデータを転送するのと同時に対応する命令を退避するように動作する。
【０１９１】
７）退避制御ユニットの詳細
完了制御ユニット５４０から送られた命令完了ベクトルのほかに、退避制御ユニット５００はＥデコード・ユニット４９０から出力された最も古い命令セットをモニタする。命令ストリーム順序の中の各命令に完了制御ユニット５４０によって完了の印（マーク）がつけられると、退避制御ユニット５００は、制御ライン５３４上に送出された制御信号を通して、一時バッファ・スロットからレジスタ・アレイ・ユニット４７２内の対応する命令が指定したレジスタ・ロケーションヘデータを転送することを指示する。１つまたは複数の命令が同時に退避されると、ＰＣ Ｉｎｃ／Ｓｉｚｅ制御信号が制御ライン３４４上に送出される。各プロセッサ・サイクルごとに最高４個までの命令を退避することが可能である。命令セット全体が退避されると、ＩＦＩＦＯ読取り制御信号が制御ライン３４２上に送出されてＩＦＩＦＯユニット２６４を前進させる。
【０１９２】
８）制御フロー制御ユニットの詳細
制御フロー制御ユニット５２８は、現在の保留中命令セット内の制御フロー命令が解決されたかどうか、さらに、その結果ブランチが行われたかどうかを指定した情報をＩＦＵ１０２に絶えず与えるように動作する。制御フロー制御ユニット５２８は、Ｅデコード・ユニット４９０による制御フロー・ブランチ命令の識別情報を制御ライン５１０を経由して取得する。現在のレジスタ依存関係のセットは、制御ライン５３６を経由して依存性チェッカ・ユニット４９４から制御フロー制御ユニット５２８へ送られるので、制御フロー制御ユニット５２８はブランチ命令の結果が依存関係に拘束されているかどうか、あるいは判明しているかどうかを判断することができる。レジスタ改名ユニット４９６からバス５１８を経由して送られたレジスタの参照は制御フロー制御ユニット５２８によってモニタされ、ブランチ決定を定義するブール・レジスタが判別される。従って、ブランチ決定は、制御フロー命令の順序外の実行以前でも判断することが可能である。
【０１９３】
制御フロー命令の実行と同時に、レジスタ・アレイ・ユニット４７２は、バイパス制御ユニット５２０により制御フロー０と制御フロー１の制御ライン７５０、７５２からなる制御ライン５３０を経由して制御フローの結果を制御フロー制御ユニット５２８へ送るように指示される。最後に、制御フロー制御ユニット５２８は各々が８ビットの２個のベクトルを制御ライン３４８を経由してＩＦＵ１０２へ連続して送る。これらのベクトルは、ベクトル内のビットに対応する論理ロケーションに置かれた命令が解決されたか否か、およびその結果ブランチが行われたか否かを定義している。
【０１９４】
好適アーキテクチャ１００では、制御フロー制御ユニット５２８は制御ユニット５２８への入力制御信号を受けて連続的に動作する組合せロジックとして実現されている。
【０１９５】
９）バイパス制御ユニットの詳細
命令発行ユニット４９８はバイパス制御ユニット５２０と緊密に協働して、レジスタ・アレイ・ユニット４７２と機能ユニット４７８0-n 間のデータのルーチング（経路指定）を制御する。バイパス制御ユニット５２０は、図１４に示すオペレーションのレジスタ・アレイ・アクセス、出力およびストア・フェーズと関連して動作する。レジスタ・アレイ・アクセスの間には、バイパス制御ユニット５２０は命令の実行の出力フェーズの間に書き込まれている途中にあるレジスタ・アレイ・ユニット４７２内の宛先レジスタのアクセスを、制御ライン５２２を通して認識することができる。この場合、バイパス制御ユニット５２０は、バイパスして機能ユニット分配バス４８０に返すように、機能ユニット出力バス４８２上に送出されたデータを選択することを指示する。バイパス制御ユニット５２０に対する制御は、制御ライン５４２を通して命令発行ユニット４９８によって行われる。
【０１９６】
IV．仮想メモリ制御ユニット
ＶＭＵ１０８のインタフェース定義は図１５に示されている。ＶＭＵ１０８は主にＶＭＵ制御ロジック・ユニット８００と内容アドレス（ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ）メモリ（ＣＡＭ）８０２から構成されている。ＶＭＵ１０８の一般的機能は図１６にブロック図で示してある。同図において、仮想アドレスの表現は、スペースＩＤ（ｓＩＤ〔３１：２８〕）、仮想ページ番号（ＶＡＤＤＲ〔２７：１４〕）、ページ・オフセット（ＰＡＤＤＲ〔１３：４〕）、および要求ＩＤ（ｒＩＤ〔３：０〕）に分割されている。物理アドレスを生成するためのアルゴリズムでは、スペースＩＤを使用して、スペース・テーブル８４２内の１６個のレジスタから１つを選択するようになっている。選択したスペース・レジスタの内容と仮想ページ番号とを組み合わせて、テーブル索引バッファ（ＴＬＢ）８４４をアクセスするときのアドレスとして使用される。３４ビット・アドレスは内容アドレス・タグの働きをし、バッファ８４４内の対応するバッファ・レジスタを指定するために使用される。タグに一致するものが見つかると、１８ビット幅レジスタ値が物理アドレス８４６の上位１８ビットとして得られる。ページ・オフセットと要求ＩＤは物理アドレス８４６の下位１４ビットとして得られる。
【０１９７】
タグに一致するものがテーブル索引バッファ８４４に見つからないとＶＭＵ不一致が通知される。この場合は、ＭＡＵ１１２に維持されている完全ページ・テーブル・データ構造をアクセスする従来のハッシュ・アルゴリズム８４８を採用したＶＭＵ高速トラップ処理ルーチンを実行させる必要がある。このページ・テーブル８５０はアーキテクチャ１００によって現在使用中のすべてのメモリ・ページのエントリを含んでいる。ハッシュ・アルゴリズム８４８は、現在の仮想ページ変換操作を満たすために必要なページ・テーブル・エントリを判別する。これらのページ・テーブル・エントリはＭＡＵ１１２からレジスタ・セット“Ａ”のトラップ・レジスタヘロードされ、そのあと特殊レジスタ移動命令によってテーブル索引バッファ８４４へ転送される。例外処理ルーチンから戻ると、ＶＭＵ不一致例外を引き起こした命令はＩＥＵ１０４によって再実行される。仮想アドレスから物理アドレスヘの変換操作は例外を引き起こさないで完了するはずである。
【０１９８】
ＶＭＵ制御ロジック８００はＩＦＵ１０２およびＩＥＵ１０４とのデュアル・インタフェースとなる。準備信号は制御ライン８２２を経由してＩＥＵ１０４へ送られ、ＶＭＵ１０８がアドレス変換のために使用可能であることを通知する。好適実施例では、ＶＭＵ１０８は常にＩＦＵ１０２の変換要求を受け付ける準備状態にある。ＩＦＵ１０２およびＩＥＵ１０４は共に、制御ライン３２８および８０４を経由して要求を提示することができる。好適アーキテクチャ１００では、ＩＦＵは優先してＶＭＵ１０８をアクセスすることができる。その結果、ビジー（使用中）制御ライン８２０は１つだけがＩＥＵ１０４に出力される。
【０１９９】
ＩＦＵ１０２およびＩＥＵ１０４は共に、スペースＩＤと仮想ページ番号フィールドを、それぞれ、アドレス・ライン３２６および８０８を経由してＶＭＵ制御ロジック８００へ送る。さらに、ＩＥＵ１０４は読み書き制御信号を制御ライン８０６で出力する。この制御信号は、参照された仮想メモリのメモリ・アクセス保護属性を変更するために、そのアドレスをロード・オペレーションに使用すべきか、ストア・オペレーションに使用すべきを必要に応じて定義している。仮想アドレスのスペースＩＤと仮想ページ・フィールドはＣＡＭユニット８０２に渡されて、実際の変換操作が行われる。ページ・オフセットとＥｘＩＤフィールドは最終的にＩＥＵ１０４から直接にＣＣＵ１０６へ送られる。物理ページと要求ＩＤフィールドはアドレス・ライン８３６を経由してＣＡＭユニット８０２へ送られる。テーブル索引バッファに一致するものが見つかると、ヒット・ラインと制御出力ライン９３０を経由してＶＭＵ制御ロジック・ユニット８００に通知される。その結果の１８ビット長の物理アドレスはアドレス出力ライン８２４上に出力される。
【０２００】
ＶＭＵ制御ロジック・ユニット８００は、出力ライン９３０からヒットおよび制御出力制御信号を受けると、仮想メモリ不一致と仮想メモリ例外制御信号をライン３３４、３３２上に出力する。仮想メモリ変換不一致とは、テーブル索引バッファ８４４内のページ・テーブルＩＤと一致しなかったことを意味する。その他の変換エラーはすべて仮想メモリ例外として報告される。
【０２０１】
最後に、ＣＡＭユニット８０２内のデータ・テーブルは特殊レジスタ間移動命令をＩＥＵ１０４が実行することによって変更することができる。読み書き、レジスタ選択、リセット、ロードおよびクリア制御信号はＩＥＵ１０４から制御ライン８１０、８１２、８１４、８１６、８１８を経由して出力される。ＣＡＭユニット・レジスタに書くべきデータは特殊アドレス・データ・バス３５４に接続されたアドレス・バス８０８を経由してＩＥＵ１０４からＶＭＵ制御ロジック・ユニット８００によって受信される。このデータは初期設定、レジスタ選択、および読み書き制御信号を制御する制御信号と同時にバス８３６を経由してＣＡＭユニット８０２へ転送される。その結果、ＣＡＭユニット８０２内のデータ・レジスタは、より高レベルのオペレーティング・システムで定義されているコンテキスト・スイッチを処理するとき必要になるストアのための読出しを含めて、アーキテクチャ１００の動的オペレーションの間に必要に応じて即座に書き出すことができる。
【０２０２】
Ｖ．キャッシュ制御ユニット
ＣＣＵ１０６のデータ・インタフェースに対する制御は図１７に示されている。この場合も、ＩＦＵ１０２とＩＥＵ１０４用に別々のインタフェースが設けられている。さらに、論理的に別個のインタフェースがＣＣＵ１０６に用意され、命令とデータ転送のためにＭＣＵ１１０と結ばれている。
【０２０３】
ＩＦＵインタフェースはアドレス・ライン３２４上に送出される物理ページ・アドレス、アドレス・ライン８２４上に送出されるＶＭＵ変換ページ・アドレス、およびＩＤの出力ライン２９４、２９６上を別々に転送される要求ＩＤからなっている。単方向データ転送バス（命令バス）１１４は命令セット全体をＩＦＵ１０２と並列に転送するためのものである。最後に、読取り／使用中および準備制御信号は制御ライン２９８、３００、３０２を経由してＣＣＵ１０６へ送られる。
【０２０４】
同様に、物理アドレス全体は物理アドレス・バス７８８を経由してＩＥＵ１０４へ送られる。要求ＥｘＩＤは制御ライン７９６を経由してＩＥＵ１０４のロード／ストア・ユニットとの間で別々に受渡される。８０ビット幅単方向データ・バスはＣＣＵ１０６からＩＥＵ１０４に出力される。しかし、アーキテクチャ１００の好適実施例では、下位の６４ビットだけがＩＥＵ１０４によって使用される。全８０ビット・データ転送バスをＣＣＵ１０６内で使用できるようにし、かつサポートしているのは、本アーキテクチャ１００の引き続いての実行をサポートするためであり、浮動小数点データ経路６６０を変更することによって、ＩＥＥＥ標準７５４に準拠する浮動小数点のオペレーションをサポートする。
【０２０５】
ＩＥＵ制御インタフェースは要求、使用中、準備、読み書きを通して、および制御信号７８４を通して確立され、実質的には、ＩＦＵ１０２によって使用される対応する制御信号と同じである。例外は、ロード・オペレーションとストア・オペレーションを区別するための読み書き制御信号が設けられていることである。幅制御信号はＩＥＵ１０４による各ＣＣＵ１０６へのアクセス時に転送されるバイト数を指定している。これに対して、命令用キャッシュ１３２のすべてのアクセスは固定した１２８ビット幅データ・フェッチ・オペレーションになっている。
【０２０６】
ＣＣＵ１０６は命令用キャッシュ１３２とデータ用キャッシュ１３４に対して従来とほぼ同じキャッシュ制御機能を備えている。好適アーキテクチャ１００では、命令用キャッシュ１３２は２５６個の１２８ビット幅命令セットをストアする機能を備えた高速メモリになっている。データ用キャッシュ１３４は１０２４個の３２ビット幅ワードのデータをストアする機能を備えている。命令用キャッシュ１３２とデータ用キャッシュ１３４の内容から即時に満足できない命令要求とデータ要求はＭＣＵ１１０に渡される。命令用キャッシュがミスした場合は、２８ビット幅物理アドレスがアドレス・バス８６０を経由してＭＣＵ１１０に渡される。要求ＩＤおよびＣＣＵ１０６とＭＣＵ１１０のオペレーションを調整するための追加制御信号は制御ライン８６２上に送出される。ＭＣＵ１１０がＭＡＵ１１２の必要な読取りアクセスを調整すると、２つの連続する６４ビット幅データ転送が直接にＭＡＵ１１２から命令用キャッシュ１３２へ行われる。２つの転送が必要になるのは、データ・バス１３６が好適アーキテクチャ１００では、６４ビット幅バスになっているためである。要求したデータがＭＣＵ１１０を通して返却されると、要求オペレーションの保留中に維持されていた要求ＩＤも制御ライン８６２を経由してＣＣＵ１０６へ返却される。
【０２０７】
データ用キャッシュ１３４とＭＣＵ１１０との間のデータ転送オペレーションは、命令用キャッシュの転送オペレーションとほぼ同じである。データ・ロードとストア・オペレーションは単一バイトを参照できるので、全３２ビット幅の物理アドレスがアドレス・バス８６４を経由してＭＣＵ１１０へ送られる。インタフェース制御信号と要求ＥｘＩＤは制御ライン８６６を経由して転送される。双方向の６４ビット幅データ転送はデータ用キャッシュのデータ・バス１３８を経由して行われる。
【０２０８】
VI．要約および結論
高性能ＲＩＳＣをベースとしたマイクロプロセッサ・アーキテクチャは以上に説明したとおりである。本発明のアーキテクチャによれば、命令を順序外に実行することができ、メインとターゲット命令ストリームのプリフェッチ命令転送経路を別々に設け、およびプロシージャ命令認識と専用プリフェッチ経路を設けることができる。命令実行ユニットは最適化されているので、最適化された複数のデータ処理経路で整数、浮動小数点およびブール演算をサポートすることができ、またそれぞれの一時レジスタ・アレイが設けられているので、容易に設定されるマシン状態の状況を正確に維持しながら、順序外の実行と命令取消しを容易に行うことができる。
【０２０９】
従って、上述した説明では、本発明の好適実施例を開示しているが、当業者にとって本発明の範囲内で種々変更および改良することが可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明を実施する好適実施例のマイクロプロセッサ・アーキテクチャを示す簡略ブロック図である。
【図２】 本発明に従って構築された命令フェッチ・ユニットを示す詳細ブロック図である。
【図３】 本発明に従って構築されたプログラム・カウンタ・ロジック・ユニットを示すブロック図である。
【図４】 プログラム・カウンタ・データと制御経路ロジックを示す別の詳細ブロック図である。
【図５】 本発明の命令実行ユニットを示す簡略ブロック図である。
【図６】 （Ａ）は本発明の好適実施例において使用されているレジスタ・ファイル・アーキテクチャを示す簡略ブロック図、（Ｂ）は本発明の好適実施例において使用されている一時バッファ・レジスタ・ファイルの記憶レジスタ形式を図形で示す図、（Ｃ）は本発明の命令ＦＩＦＯユニットの最後の２ステージに存在しているときの１次および２次命令セットを図形で示す図である。
【図７】 本発明の好適実施例に従って設けられた１次整数レジスタ・セットの再構成可能ステート（状態）を図形で示す図である。
【図８】 本発明の好適実施例に従って設けられた再構成可能浮動小数点および２次整数レジスタ・セットを図形で示す図である。
【図９】 本発明の好適実施例において設けられた３次ブール・レジスタ・セットを図形で示す図である。
【図１０】 本発明の好適実施例に従って構成された命令実行ユニットの１次整数処理データ経路部分を示す詳細ブロック図である。
【図１１】 本発明の好適実施例に従って構成された命令実行ユニットの１次浮動小数点データ経路部分を示す詳細ブロック図である。
【図１２】 本発明の好適実施例に従って構成された命令実行ユニットのブール演算データ経鈷部分を示す詳細ブロック図である。
【図１３】 本発明の好適実施例に従って構成されたロード／ストア・ユニットを示す詳細ブロック図である。
【図１４】 本発明に従って複数の命令を実行する際の、本発明の好適実施例の好ましいオペレーション・シーケンスを示すタイミング図である。
【図１５】 本究明の好適実施例に従って構成された仮想メモリ制御ユニットを示す簡略ブロック図である。
【図１６】 本発明の好適実施例で使用される仮想メモリ制御アルゴリズムを図形で示す図である。
【図１７】 本発明の好適実施例で使用されるキャッシュ制御ユニットを示す簡略ブロック図である。
【符号の説明】
１００…アーキテクチャ、１０２…命令フェッチ・ユニット（ＩＦＵ）、１０４…命令実行ユニット（ＩＥＵ）、１０６…キャッシュ制御ユニット（ＣＵＵ）、１０８…仮想メモリ・ユニット（ＶＭＵ）、１１２…メモリ・アレイ・ユニット（ＭＡＵ）

Claims (2)

  1. マイクロプロセッサにおいてトラップを処理するトラップ処理方法であって、
    メイン命令ストリームの命令を複数ストアするメイン・バッファ、分岐先命令ストリームの命令を複数ストアするターゲット・バッファ、およびプロシージャ命令で指定されたオペレーションを実現するために使用される代替命令ストリームの命令を複数ストアするプロシージャ・バッファを有するプリフェッチ・バッファ・ユニットの任意の１つへ命令ストリームから命令をプリフェッチするステップと、
    前記プリフェッチ・バッファ・ユニット内のバッファの任意の１つからプリフェッチした命令を、プリフェッチ・バッファ出力バスへ転送して特定の順序でシフトして実行手段に与えるステップと、
    前記命令ストリームの中の命令と同期して引き起こされる同期例外を検出するステップと、
    前記同期例外を引き起こした特定命令と例外とを対応づけ当該命令がリタイアされようとするときまでその状態を維持するステップと、
    前記当該命令より前の命令をリタイアさせた後、高速トラップとなるトラップと他のトラップとを区別して索引テーブルを通して前記例外に対応するトラップ番号を判断するステップと、
    前記他のトラップの場合にはトラップ・ベース・レジスタを選択しそのストア値に前記トラップ番号を結合して、前記他のトラップに対応するトラップ処理ルーチンへ分岐するための分岐命令を保持するベクトル・テーブルへのアドレスを生成して前記ベクトル・テーブルを通して前記トラップ処理ルーチンへ分岐し、前記高速トラップの場合には高速トラップ・ベース・レジスタを選択しそのストア値に前記トラップ番号を結合して、前記高速トラップに対応する即時トラップ処理ルーチンを保持する即時トラップ処理ルーチン・テーブルへのアドレスを生成して前記即時トラップ処理ルーチンを直接に実行するステップと
    を有することを特徴とするトラップ処理方法。
  2. メイン命令ストリームの命令を複数ストアするメイン・バッファと、分岐先命令ストリームの命令を複数ストアするターゲット・バッファと、プロシージャ命令で指定されたオペレーションを実現するために使用される代替命令ストリームの命令を複数ストアするプロシージャ・バッファからなる複数のバッファのグループを有するプリフェッチ・バッファ・ユニットと、
    レジスタ列を有し、該レジスタ列に前記命令をロードしてシフトし順次送出するシフト手段と、
    前記シフト手段により与えられた命令を実行する実行手段と、
    前記プリフェッチ・バッファ・ユニットのオペレーションを管理し、前記プリフェッチ・バッファ・ユニット内のバッファの任意の１つへソースからの命令をストアし、前記バッファの任意の１つからプリフェッチした命令を、プリフェッチ・バッファ出力バスへ転送して、前記シフト手段の前記レジスタ列に所定の順序でロードしてシフトし前記実行手段に与えるプリフェッチ・バッファ制御手段と
    を備え、命令ストリームの中の命令と同期して引き起こされる例外に対してマイクロプロセッサにおいてトラップを処理するトラップ処理装置であって、
    各命令ごとに例外を引き起こした各命令に対応づけられて内部例外標識をセットする手段と、
    高速トラップとなるトラップと他のトラップとを区別して索引テーブルを通して前記例外に対応するトラップ番号を判断しストアする手段と、
    前記高速トラップに対応する即時トラップ処理ルーチンを保持する即時トラップ処理ルーチン・テーブルのベース・アドレスが格納された高速トラップ・ベース・レジスタ（ＦＴＢ）及び前記他のトラップに対応するトラップ処理ルーチンへ分岐する分岐命令を保持するベクトル・テーブルのベース・アドレスが格納されたトラップ・ベース・レジスタ（ＴＢＲ）を含む特殊レジスタと、
    前記他のトラップの場合には前記トラップ・ベース・レジスタを選択しそのストア値に前記トラップ番号を結合して、前記ベクトル・テーブルへのアドレスを生成し、前記高速トラップの場合には前記高速トラップ・ベース・レジスタを選択しそのストア値に前記トラップ番号を結合して、前記即時トラップ処理ルーチン・テーブルへのアドレスを生成するアドレス生成手段と
    を有し、プリフェッチ、命令デコード時に引き起こされる同期例外に応じて前記内部例外標識をセットすると共に、トラップ番号をストアして問題の命令が実行されるまで保留し、前記アドレス生成手段により生成したアドレスにより前記他のトラップの場合には前記ベクトル・テーブルを通して前記トラップ処理ルーチンへ分岐し、前記高速トラップの場合には前記即時トラップ処理ルーチンを直接に呼び出しトラップを処理するようにしたことを特徴とするトラップ処理装置。
JP2000175146A 1991-07-08 2000-06-12 トラップ処理方法及びトラップ処理装置 Expired - Lifetime JP3879812B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US72694291A 1991-07-08 1991-07-08
US07/726942 1991-07-08

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP50215493A Division JP3333196B2 (ja) 1991-07-08 1992-07-07 トラップ処理方法

Publications (2)

Publication Number Publication Date
JP2001022584A JP2001022584A (ja) 2001-01-26
JP3879812B2 true JP3879812B2 (ja) 2007-02-14

Family

ID=24920677

Family Applications (6)

Application Number Title Priority Date Filing Date
JP50215493A Expired - Lifetime JP3333196B2 (ja) 1991-07-08 1992-07-07 トラップ処理方法
JP2000175146A Expired - Lifetime JP3879812B2 (ja) 1991-07-08 2000-06-12 トラップ処理方法及びトラップ処理装置
JP2000175145A Expired - Fee Related JP3552995B2 (ja) 1991-07-08 2000-06-12 データ処理装置
JP2000175144A Withdrawn JP2001022583A (ja) 1991-07-08 2000-06-12 命令実行処理方法
JP2000237838A Withdrawn JP2001067220A (ja) 1991-07-08 2000-08-07 トラップ処理方法及び例外処理方法並びに処理装置及びマイクロプロセッサ
JP2003126853A Expired - Lifetime JP3750743B2 (ja) 1991-07-08 2003-05-02 例外処理方法並びに例外処理装置及びマイクロプロセッサ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP50215493A Expired - Lifetime JP3333196B2 (ja) 1991-07-08 1992-07-07 トラップ処理方法

Family Applications After (4)

Application Number Title Priority Date Filing Date
JP2000175145A Expired - Fee Related JP3552995B2 (ja) 1991-07-08 2000-06-12 データ処理装置
JP2000175144A Withdrawn JP2001022583A (ja) 1991-07-08 2000-06-12 命令実行処理方法
JP2000237838A Withdrawn JP2001067220A (ja) 1991-07-08 2000-08-07 トラップ処理方法及び例外処理方法並びに処理装置及びマイクロプロセッサ
JP2003126853A Expired - Lifetime JP3750743B2 (ja) 1991-07-08 2003-05-02 例外処理方法並びに例外処理装置及びマイクロプロセッサ

Country Status (8)

Country Link
US (2) US5448705A (ja)
EP (2) EP0547240B1 (ja)
JP (6) JP3333196B2 (ja)
KR (1) KR100294276B1 (ja)
AT (1) ATE188786T1 (ja)
DE (1) DE69230554T2 (ja)
HK (1) HK1014783A1 (ja)
WO (1) WO1993001547A1 (ja)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0886209B1 (en) 1991-07-08 2005-03-23 Seiko Epson Corporation Extensible risc microprocessor architecture
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
EP0636256B1 (en) 1992-03-31 1997-06-04 Seiko Epson Corporation Superscalar risc processor instruction scheduling
WO1993022722A1 (en) 1992-05-01 1993-11-11 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
DE69320991T2 (de) * 1992-12-31 1999-01-28 Seiko Epson Corp System und verfahren zur änderung der namen von registern
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
JPH06242948A (ja) * 1993-02-16 1994-09-02 Fujitsu Ltd パイプライン処理計算機
JP2596712B2 (ja) * 1993-07-01 1997-04-02 インターナショナル・ビジネス・マシーンズ・コーポレイション 近接した分岐命令を含む命令の実行を管理するシステム及び方法
US5548776A (en) * 1993-09-30 1996-08-20 Intel Corporation N-wide bypass for data dependencies within register alias table
DE69420540T2 (de) * 1994-01-03 2000-02-10 Intel Corp Verfahren und Vorrichtung zum Implementieren eines vierstufigen Verzweigungsauflosungssystem in einem Rechnerprozessor
GB2286265B (en) * 1994-01-26 1998-02-18 Advanced Risc Mach Ltd selectable processing registers
US5515521A (en) * 1994-02-08 1996-05-07 Meridian Semiconductor, Inc. Circuit and method for reducing delays associated with contention interference between code fetches and operand accesses of a microprocessor
US5673427A (en) * 1994-03-01 1997-09-30 Intel Corporation Packing valid micro operations received from a parallel decoder into adjacent locations of an output queue
NL9400607A (nl) * 1994-04-15 1995-11-01 Arcobel Graphics Bv Dataverwerkingscircuit, vermenigvuldigingseenheid met pijplijn, ALU en schuifregistereenheid ten gebruike bij een dataverwerkingscircuit.
JP3672634B2 (ja) * 1994-09-09 2005-07-20 株式会社ルネサステクノロジ データ処理装置
US5642516A (en) * 1994-10-14 1997-06-24 Cirrus Logic, Inc. Selective shadowing of registers for interrupt processing
WO1996025705A1 (en) * 1995-02-14 1996-08-22 Fujitsu Limited Structure and method for high-performance speculative execution processor providing special features
US5655115A (en) * 1995-02-14 1997-08-05 Hal Computer Systems, Inc. Processor structure and method for watchpoint of plural simultaneous unresolved branch evaluation
US6006030A (en) * 1995-02-17 1999-12-21 Vlsi Technology, Inc. Microprocessor with programmable instruction trap for deimplementing instructions
US5887152A (en) * 1995-04-12 1999-03-23 Advanced Micro Devices, Inc. Load/store unit with multiple oldest outstanding instruction pointers for completing store and load/store miss instructions
US5692170A (en) * 1995-04-28 1997-11-25 Metaflow Technologies, Inc. Apparatus for detecting and executing traps in a superscalar processor
US6052801A (en) * 1995-05-10 2000-04-18 Intel Corporation Method and apparatus for providing breakpoints on a selectable address range
US5659679A (en) * 1995-05-30 1997-08-19 Intel Corporation Method and apparatus for providing breakpoints on taken jumps and for providing software profiling in a computer system
US5694589A (en) * 1995-06-13 1997-12-02 Intel Corporation Instruction breakpoint detection apparatus for use in an out-of-order microprocessor
US5740413A (en) * 1995-06-19 1998-04-14 Intel Corporation Method and apparatus for providing address breakpoints, branch breakpoints, and single stepping
US5621886A (en) * 1995-06-19 1997-04-15 Intel Corporation Method and apparatus for providing efficient software debugging
US5774709A (en) * 1995-12-06 1998-06-30 Lsi Logic Corporation Enhanced branch delay slot handling with single exception program counter
US5761492A (en) * 1996-05-07 1998-06-02 Lucent Technologies Inc. Method and apparatus for uniform and efficient handling of multiple precise events in a processor by including event commands in the instruction set
US5729729A (en) * 1996-06-17 1998-03-17 Sun Microsystems, Inc. System for fast trap generation by creation of possible trap masks from early trap indicators and selecting one mask using late trap indicators
US5924128A (en) * 1996-06-20 1999-07-13 International Business Machines Corporation Pseudo zero cycle address generator and fast memory access
US5958061A (en) * 1996-07-24 1999-09-28 Transmeta Corporation Host microprocessor with apparatus for temporarily holding target processor state
US6199152B1 (en) 1996-08-22 2001-03-06 Transmeta Corporation Translated memory protection apparatus for an advanced microprocessor
US5937437A (en) * 1996-10-28 1999-08-10 International Business Machines Corporation Method and apparatus for monitoring address translation performance
US5764971A (en) * 1996-12-11 1998-06-09 Industrial Technology Research Institute Method and apparatus for implementing precise interrupts in a pipelined data processing system
US5784606A (en) * 1996-12-16 1998-07-21 International Business Machines Corporation Method and system in a superscalar data processing system for the efficient handling of exceptions
US5850556A (en) * 1996-12-26 1998-12-15 Cypress Semiconductor Corp. Interruptible state machine
US5978900A (en) * 1996-12-30 1999-11-02 Intel Corporation Renaming numeric and segment registers using common general register pool
US6253317B1 (en) * 1997-01-09 2001-06-26 Sun Microsystems, Inc. Method and apparatus for providing and handling traps
US5987601A (en) * 1997-02-14 1999-11-16 Xyron Corporation Zero overhead computer interrupts with task switching
US6122729A (en) 1997-05-13 2000-09-19 Advanced Micro Devices, Inc. Prefetch buffer which stores a pointer indicating an initial predecode position
ATE444524T1 (de) * 1997-07-11 2009-10-15 Intellectual Venture Funding L Gastrechner-mikroprozessor mit vorrichtung zum zeitweisen anhalten des prozessorzustandes eines zielrechners
CN1107909C (zh) * 1997-07-11 2003-05-07 全斯美达有限公司 带临时保存目标处理器状态的装置的主处理器
US6128728A (en) 1997-08-01 2000-10-03 Micron Technology, Inc. Virtual shadow registers and virtual register windows
US6039765A (en) * 1997-12-15 2000-03-21 Motorola, Inc. Computer instruction which generates multiple results of different data types to improve software emulation
US6061787A (en) * 1998-02-02 2000-05-09 Texas Instruments Incorporated Interrupt branch address formed by concatenation of base address and bits corresponding to highest priority interrupt asserted and enabled
US6339752B1 (en) * 1998-12-15 2002-01-15 Bull Hn Information Systems Inc. Processor emulation instruction counter virtual memory address translation
US6253299B1 (en) * 1999-01-04 2001-06-26 International Business Machines Corporation Virtual cache registers with selectable width for accommodating different precision data formats
US6327650B1 (en) * 1999-02-12 2001-12-04 Vsli Technology, Inc. Pipelined multiprocessing with upstream processor concurrently writing to local register and to register of downstream processor
US6493781B1 (en) * 1999-08-19 2002-12-10 Koninklijke Philips Electronics N.V. Servicing of interrupts with stored and restored flags
US6745321B1 (en) * 1999-11-08 2004-06-01 International Business Machines Corporation Method and apparatus for harvesting problematic code sections aggravating hardware design flaws in a microprocessor
US6523097B1 (en) * 1999-11-12 2003-02-18 International Business Machines Corporation Unvalue-tagged memory without additional bits
US6678817B1 (en) * 2000-02-22 2004-01-13 Hewlett-Packard Development Company, L.P. Method and apparatus for fetching instructions from the memory subsystem of a mixed architecture processor into a hardware emulation engine
US6968469B1 (en) 2000-06-16 2005-11-22 Transmeta Corporation System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored
FR2817460B1 (fr) * 2000-12-04 2003-09-05 Ge Med Sys Global Tech Co Llc Procede et systeme pour simuler l'elargissement de diametre d'une lesion d'un vaisseau sanguin, en particulier une stenose, a l'aide d'une prothese endovasculaire
US6889279B2 (en) * 2000-12-11 2005-05-03 Cadence Design Systems, Inc. Pre-stored vector interrupt handling system and method
US20030014474A1 (en) * 2001-05-30 2003-01-16 Mckaig Ray S. Alternate zero overhead task change circuit
WO2004008826A2 (en) 2002-07-19 2004-01-29 Baxter International Inc. Systems and methods for performing peritoneal dialysis
AU2003259443A1 (en) * 2002-09-03 2004-03-29 Koninklijke Philips Electronics N.V. Method and apparatus for handling nested interrupts
US7165018B2 (en) * 2002-11-22 2007-01-16 Texas Instruments Incorporated Address range comparator for detection of multi size memory accesses with data matching qualification and full or partial overlap
US7493478B2 (en) * 2002-12-05 2009-02-17 International Business Machines Corporation Enhanced processor virtualization mechanism via saving and restoring soft processor/system states
US7360070B1 (en) * 2003-08-13 2008-04-15 Apple Inc. Specialized processing upon an occurrence of an exceptional situation during the course of a computation
US7014122B2 (en) * 2003-12-24 2006-03-21 International Business Machines Corporation Method and apparatus for performing bit-aligned permute
US7613911B2 (en) * 2004-03-12 2009-11-03 Arm Limited Prefetching exception vectors by early lookup exception vectors within a cache memory
GB2412192B (en) * 2004-03-18 2007-08-29 Advanced Risc Mach Ltd Function calling mechanism
JP2007041837A (ja) * 2005-08-03 2007-02-15 Nec Electronics Corp 命令プリフェッチ装置及び命令プリフェッチ方法
US20080077782A1 (en) * 2006-09-26 2008-03-27 Arm Limited Restoring a register renaming table within a processor following an exception
JP5507317B2 (ja) * 2010-04-12 2014-05-28 ルネサスエレクトロニクス株式会社 マイクロコンピュータ及び割込み制御方法
KR102025338B1 (ko) * 2011-12-28 2019-09-26 삼성전자 주식회사 신호 처리 장치, 이를 구비한 디스플레이 장치 및 신호 처리 방법
EP3286640A4 (en) 2015-04-24 2019-07-10 Optimum Semiconductor Technologies, Inc. COMPUTER PROCESSOR HAVING SEPARATE RECORDS FOR ADDRESSING A MEMORY
KR102268112B1 (ko) * 2019-12-24 2021-06-22 한국항공우주연구원 위성 커맨드 저장 처리 방법 및 위성 커맨드 저장 처리 시스템

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3346851A (en) * 1964-07-08 1967-10-10 Control Data Corp Simultaneous multiprocessing computer system
GB1301471A (ja) * 1968-10-29 1972-12-29
US3789365A (en) * 1971-06-03 1974-01-29 Bunker Ramo Processor interrupt system
US3771138A (en) * 1971-08-31 1973-11-06 Ibm Apparatus and method for serializing instructions from two independent instruction streams
US4034349A (en) * 1976-01-29 1977-07-05 Sperry Rand Corporation Apparatus for processing interrupts in microprocessing systems
AU529675B2 (en) * 1977-12-07 1983-06-16 Honeywell Information Systems Incorp. Cache memory unit
US4315314A (en) * 1977-12-30 1982-02-09 Rca Corporation Priority vectored interrupt having means to supply branch address directly
US4200927A (en) * 1978-01-03 1980-04-29 International Business Machines Corporation Multi-instruction stream branch processing mechanism
US4228495A (en) * 1978-12-19 1980-10-14 Allen-Bradley Company Multiprocessor numerical control system
US4296470A (en) * 1979-06-21 1981-10-20 International Business Machines Corp. Link register storage and restore system for use in an instruction pre-fetch micro-processor interrupt system
JPS5616248A (en) * 1979-07-17 1981-02-17 Matsushita Electric Ind Co Ltd Processing system for interruption
US4434461A (en) * 1980-09-15 1984-02-28 Motorola, Inc. Microprocessor with duplicate registers for processing interrupts
JPS5757345A (en) * 1980-09-24 1982-04-06 Toshiba Corp Data controller
US4434641A (en) * 1982-03-11 1984-03-06 Ball Corporation Buckle resistance for metal container closures
US4635194A (en) * 1983-05-02 1987-01-06 International Business Machines Corporation Instruction buffer bypass apparatus
US4800486A (en) * 1983-09-29 1989-01-24 Tandem Computers Incorporated Multiple data patch CPU architecture
JPS60225943A (ja) * 1984-04-25 1985-11-11 Hitachi Ltd 例外割込み処理方式
US4766564A (en) * 1984-08-13 1988-08-23 International Business Machines Corporation Dual putaway/bypass busses for multiple arithmetic units
US5025368A (en) * 1984-12-27 1991-06-18 Sony Corporation Microprocessor with option area adjacent CPU core facilitating interfacing with peripheral devices
JPH0762823B2 (ja) * 1985-05-22 1995-07-05 株式会社日立製作所 デ−タ処理装置
JPS63131230A (ja) * 1986-11-21 1988-06-03 Hitachi Ltd 情報処理装置
US4926323A (en) * 1988-03-03 1990-05-15 Advanced Micro Devices, Inc. Streamlined instruction processor
US5003462A (en) * 1988-05-31 1991-03-26 International Business Machines Corporation Apparatus and method for implementing precise interrupts on a pipelined processor with multiple functional units with separate address translation interrupt means
US4897810A (en) * 1988-06-13 1990-01-30 Advanced Micro Devices, Inc. Asynchronous interrupt status bit circuit
JPH0673105B2 (ja) * 1988-08-11 1994-09-14 株式会社東芝 命令パイプライン方式のマイクロプロセッサ
JP2810068B2 (ja) * 1988-11-11 1998-10-15 株式会社日立製作所 プロセッサシステム、コンピュータシステム及び命令処理方法
GB8828817D0 (en) * 1988-12-09 1989-01-18 Int Computers Ltd Data processing apparatus
US5075840A (en) * 1989-01-13 1991-12-24 International Business Machines Corporation Tightly coupled multiprocessor instruction synchronization
JPH0314025A (ja) * 1989-06-13 1991-01-22 Nec Corp 命令実行制御方式
EP0419105B1 (en) * 1989-09-21 1997-08-13 Texas Instruments Incorporated Integrated circuit formed on a surface of a semiconductor substrate and method for constructing such an integrated circuit
JP2835103B2 (ja) * 1989-11-01 1998-12-14 富士通株式会社 命令指定方法及び命令実行方式
DE69130723T2 (de) * 1990-10-05 1999-07-22 Koninkl Philips Electronics Nv Verarbeitungsgerät mit Speicherschaltung und eine Gruppe von Funktionseinheiten

Also Published As

Publication number Publication date
JP3552995B2 (ja) 2004-08-11
EP0547240B1 (en) 2000-01-12
KR930702719A (ko) 1993-09-09
JP2001067220A (ja) 2001-03-16
EP0547240A1 (en) 1993-06-23
HK1014783A1 (en) 1999-09-30
WO1993001547A1 (en) 1993-01-21
EP0945787A3 (en) 2008-12-31
KR100294276B1 (ko) 2001-09-17
DE69230554T2 (de) 2000-07-06
DE69230554D1 (de) 2000-02-17
EP0945787A2 (en) 1999-09-29
JP2001027949A (ja) 2001-01-30
JP3750743B2 (ja) 2006-03-01
JP3333196B2 (ja) 2002-10-07
JP2001022583A (ja) 2001-01-26
JPH06502035A (ja) 1994-03-03
JP2001022584A (ja) 2001-01-26
US5481685A (en) 1996-01-02
ATE188786T1 (de) 2000-01-15
JP2003330708A (ja) 2003-11-21
US5448705A (en) 1995-09-05

Similar Documents

Publication Publication Date Title
JP3879812B2 (ja) トラップ処理方法及びトラップ処理装置
JP3654138B2 (ja) スーパースカラー型マイクロプロセッサ及びデータ処理装置
JP3627735B2 (ja) スーパースカラープロセッサ及びデータ処理装置
JP3876443B2 (ja) マイクロプロセッサ装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040621

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050615

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050815

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061018

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061031

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091117

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101117

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101117

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121117

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121117

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121117

Year of fee payment: 6