JP3875409B2

JP3875409B2 - 補助電源の電圧監視方式

Info

Publication number: JP3875409B2
Application number: JP22668198A
Authority: JP
Inventors: 昇田中; 正好村田; 俊之森; 哲郎村尾; 知伸辻川; 有本圖; 祐司川越
Original assignee: Shindengen Electric Manufacturing Co Ltd; NTT Facilities Inc
Current assignee: Shindengen Electric Manufacturing Co Ltd; NTT Facilities Inc
Priority date: 1998-08-11
Filing date: 1998-08-11
Publication date: 2007-01-31
Anticipated expiration: 2018-08-11
Also published as: JP2000060012A

Description

【０００１】
【発明の属する技術分野】
本発明は補助電源に関し、特に、通信装置の商用電源に異常が生じたときに、この電源に代えて電源電圧を生成し、通信装置に供給する補助電源の電圧監視の改善に関する。
【０００２】
【従来の技術】
一般の電話交換機には、商用電源から供給される交流電圧から通信装置の電源電圧を生成する主電源のほかに、補助電源が設けられている。この補助電源は、通信装置の電源に異常が生じたときに、この電源に代わって電源電圧を通信装置に供給するための電源である。
【０００３】
この補助電源は、直列接続された蓄電池を有しており、これらの蓄電池は、通信装置の電源と並列に接続されている。そして、電源の動作中に充電して、電源電圧と同じ大きさの電圧を発生できるように構成されている。
【０００４】
かかる補助電源では、それを構成する蓄電池が劣化してしまうと、電源電圧と同じ大きさの電圧を通信装置に供給できなくなる。そこで、各蓄電池の正負端子間の電圧を測定することで各蓄電池が所定の電圧を正しく生成しているか否かを判断し、所定の電圧よりも低い電圧を生成している蓄電池があれば、その蓄電池を交換するなどして、常に電源電圧と同じ大きさの電圧を通信装置に供給できるようにしておく必要がある。
【０００５】
一般に蓄電池の数は複数個あり、蓄電池の数と同数の電圧測定器を用意することは無駄が多い。そこで、通常は電圧を測定すべき１個の蓄電池を指定し、指定された蓄電池と電圧測定器とを随時接続することで、指定された蓄電池の電圧を測定する。その後、次に測定すべき蓄電池を指定して、指定された蓄電池と電圧測定器を接続し、新たに指定された蓄電池の電圧を測定する。このような動作を繰り返して、１個の電圧測定器で全ての蓄電池の電圧を測定している。
【０００６】
このように、蓄電池の電圧を測定可能な補助電源の一例を図３(ａ)の符号１０１に示す。この補助電源１０１は、１枚のＣＰＵ基板１０２と、３枚の制御対象基板１０３₁〜１０３₃と、蓄電池群１０４と、図示しない１個の電圧測定器とを有している。各制御対象基板１０３₁〜１０３₃は、信号線群１１０を介して、ＣＰＵ基板１０２と接続されており、ＣＰＵ基板１０２から各制御対象基板１０３₁〜１０３₃に、同じデータが転送できるように構成されている。この信号線群１１０は、それぞれ後述する信号線群１１３、１１４によって構成されている。
【０００７】
このうち、蓄電池群１０４は、図示していない複数の蓄電池が直列接続されることで構成され、交換機電源から得られる電圧と並列に接続されており、交換機の商用電源を補助できるようになっている。
【０００８】
蓄電池群１０４は、信号線群１１１₁〜１１１₃によって、制御対象基板１０３₁〜１０３₃に接続されている。これらの制御対象基板１０３₁〜１０３₃のうちの１枚の、制御対象基板１０３₃を例にとって、その構成を図２(ｂ)に示す。この制御対象基板１０３₃は、比較器１０６、デコーダ１０７、ドライバ１０８、リレー１０９、ディップスイッチ１２０を有している。このうち、リレー１０９は、図示していない複数のスイッチから構成され、各スイッチは、蓄電池群１０４の各蓄電池の正負端子にそれぞれ１個ずつ接続されている。
【０００９】
各蓄電池の正負端子に接続された計２個のスイッチは、両方一緒にオン／オフし、オンしたときには各蓄電池の正負両極端子を、図示しない電圧測定器に接続できるように構成されている。
【００１０】
ＣＰＵ基板１０２から、信号線群１１３を介してデコーダ１０７にデータが入力されると、このデータが各制御対象基板１０３₁〜１０３₃のデコーダ１０７でそれぞれデコードされる。このデコード結果がドライバ１０８に出力されると、各制御対象基板１０３₁〜１０３₃の各リレー１０９中のスイッチのうち、いずれか一組がオンし、オンしたスイッチに接続された蓄電池の電圧が電圧測定器に伝達されることで、蓄電池が指定されるようにされている。
【００１１】
このとき、各制御対象基板１０３₁〜１０３₃には、信号線群１１３から同じデータが入力されており、各制御対象基板１０３₁〜１０３₃は同じ回路構成を有しているので、全ての制御対象基板１０３₁〜１０３₃のリレー１０９については、同じ位置に設けられたスイッチがオン可能な状態に置かれることになる。
【００１２】
全ての制御対象基板１０３₁〜１０３₃について、同じデコード結果が各ドライバ１０８に出力されるから、各制御対象基板１０３₁〜１０３₃について１組、合計３組のスイッチが指定されることになるが、電圧測定器が１つしかないときには、一度に電圧を測定することができる蓄電池は１個に限られ、１回でオンできるスイッチは１組に限られる。このため、制御対象基板１０３₁〜１０３₃のうち、いずれか１枚を選択して、選択された制御対象基板に設けられたリレー１０９中の１組のスイッチのみをオンさせる必要がある。
【００１３】
こうして１枚の制御対象基板を選択するために、ＣＰＵ基板１０２から信号線群１１４を介して比較器１０６の基板を指定するデータが入力される。
各制御対象基板１０３₁〜１０３₃には、同じ構成のディップスイッチ１２０が設けられているが、ディップスイッチ１２０の設定は、制御対象基板１０３₁〜１０３₃ごとに全て異なるようにされており、各制御対象基板１０３₁〜１０３₃の比較器１０６は、その設定を読み取れるようになっている。
【００１４】
そして、各比較器１０６は、ＣＰＵ基板１０２から入力されるデータと、ディップスイッチの設定とを比較し、この比較結果に基づいて、自分が選択されたか否かを判断する。こうして制御対象基板１０３₁〜１０３₃のいずれかが選択されると、選択された制御対象基板上の比較器１０６から、デコーダ１０７へ出力イネーブル信号が出力される。
【００１５】
すると、その比較器１０６に接続された１個のデコーダ１０７は、信号線群１１３を介してデコード結果をドライバ１０８に出力し、リレー１０９内のスイッチの状態を決定する。１組のスイッチがオンする場合は、そのスイッチに接続された１個の蓄電池の正負極間の電圧が不図示の電圧測定器に伝達され、その電圧が測定される。
【００１６】
上記した補助電源１０１では、制御対象基板の回路構成１０３₁〜１０３₃を同じにすることができるので、制御対象基板の回路構成はみな同じにできる。
従って、同一種類の基板を量産することができ、制御対象基板が故障したときには、手持ちの基板の設定を故障したものに合わせて交換することができる。
【００１７】
しかしながら、かかる補助電源１０１では、各制御対象基板１０３₁〜１０３₃は、上述したようにディップスイッチ１２０の設定を全て違えて、制御対象基板１０３₁〜１０３₃の識別をしているため、電池数が増え、制御対象基板の数を増やさなければならなくなった場合には、ディップスイッチ１２０の数を増やし、その設定を変更するというように、制御対象基板１０３₁〜１０３₃の設計を最初からやり直さなければならないので、容易に電池を増設することはできなかった。
【００１８】
また、ＣＰＵ基板１０２から、信号線１１０を介して各制御対象基板１０３₁〜１０３₃にパラレルに同じデータを送っているので、データ転送のための信号線の本数が多くなってしまうという問題があった。
【００１９】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、信号線の数を減らし、電池の増設にも容易に対応可能な補助電源の電圧監視方式を提供することにある。
【００２０】
【課題を解決するための手段】
以上説明したように、請求項１記載の発明は、互いに直列接続された複数の蓄電池を有し、前記直列接続された複数の蓄電池を交換機電源から供給される電圧に並列接続すると、負荷変動に応じて前記各蓄電池が放電するように構成された補助電源の監視方式において、電圧測定器と、複数の制御対象基板と、前記各制御対象基板の動作を制御するＣＰＵ基板とを有し、前記各制御対象基板には、２個１組の所定組数のスイッチと、ドライバ回路と、記憶回路と、入力端子と、出力端子とが設けられ、前記各組のスイッチは、前記電圧測定器の測定端子と前記各蓄電池の正負両極との間に設けられ、前記記憶回路は、前記入力端子から入力されたシリアルデータを所定時間記憶すると共に、前記所定時間経過したデータを前記出力端子から出力するように構成され、前記ドライバ回路は、前記記憶回路の記憶内容に応じ、前記各組のスイッチの状態を変更できるように構成され、前記各制御対象基板は直列接続され、前記ＣＰＵ基板が最前段の制御対象基板にシリアルデータを出力すると、前段側の制御対象基板から後段側の制御対象基板に向けて前記シリアルデータが順次伝達されるように構成されたことを特徴とする。
【００２１】
請求項２記載の発明は、請求項１記載の補助電源の監視方式であって、前記直列接続された制御対象基板のうち、最後段の制御対象基板の出力端子は、前記ＣＰＵ基板のデータ入力端子に接続されていることを特徴とする。
【００２２】
請求項３記載の発明は、請求項１又は請求項２のいずれか１項記載の補助電源であって、前記ドライバ回路は、前記各スイッチの状態を保持するラッチ回路を有することを特徴とする。
【００２３】
請求項４記載の発明は、請求項３記載の補助電源の監視方式であって、前記各制御対象基板には前記ＣＰＵ基板からストローブ信号が同時に入力されるように構成され、前記各制御対象基板上の前記ドライバ回路は、前記ストローブ信号が入力されると、前記各制御対象基板上の前記記憶回路の内容を前記各ラッチ回路に反映させるように構成されたことを特徴とする。
【００２４】
本発明では、各制御対象基板に設けられた記憶回路で、入力端子から入力されたシリアルデータが所定時間記憶された後に、所定時間経過したデータが出力端子から出力され、前段側の制御対象基板から後段側の制御対象基板へとシリアルデータが順次伝達されている。
【００２５】
このとき、例えば ”００…１…００”というように、所定位置にある１ビット分のデータだけが、他の位置のデータと異なるシリアルデータを記憶回路に転送すると、複数の記憶回路中の少なくとも１つには、１ビット(”１”)だけが残余のビット(”０”)と異なるシリアルデータが記憶されることになる。
【００２６】
各制御対象基板に設けられたドライバ回路は、記憶回路の記憶内容に応じて、各組のスイッチの状態を変更できるように構成されているので、例えば、残余のビットと異なる１ビット(”１”)に対応するスイッチの組をオンさせ、残余のビット(”０”)に対応するスイッチの組をオフさせるようにすることにより、各制御対象基板が同じ回路構成で同じ動作をしていても、複数組あるスイッチのうち一組だけをオンさせ、残余のスイッチをオフさせることができる。
【００２７】
このように、シリアルデータの内容だけでスイッチのオン／オフ状態を規定することができるため、制御対象基板を識別するために、ディップスイッチの接続関係を基板ごとに変える必要があった従来と異なり、全く同じ回路構成の制御対象基板で装置を構成することができる。従って、電池の数を増やし、これに対応するために制御対象基板の枚数をどれほど増やしても、従来のように制御対象基板内の信号線の数を増やしたり、回路設計を変更する必要が無いので、容易に電池の増設に対応することができる。
【００２８】
また、本発明ではシリアルデータを転送しているので、測定する蓄電池のアドレスを指定するのにパラレルデータを用いて蓄電池のアドレスを指定していた従来に比して、信号線の本数を少なくすることができる。
【００２９】
なお、本発明において、請求項２に記載するように、最後段の制御対象基板の出力端子は、前記ＣＰＵ基板のデータ入力端子に接続されているので、各制御対象基板を順次転送されてきたシリアルデータをＣＰＵ基板へと再入力させることができる。従って、最後の制御対象基板までシリアルデータが正しく転送されているか否かを、ＣＰＵ基板側で確認することができる。
【００３０】
また、本発明において、請求項３に記載するように、各ドライバ回路は、各スイッチの状態を保持するラッチ回路を有している。
記憶回路の記憶内容は時々刻々更新されており、それに応じてスイッチのオン／オフ状態も本来時々刻々変化する。しかし、実際にスイッチの状態が変化すると、例えば電圧測定が終了しないうちに次の蓄電池が指定されてしまうというように、電圧測定における不都合が生じてしまうおそれがある。
【００３１】
このような場合に備え、ラッチ回路で各スイッチのオン／オフ切換の際の状態を保持し、例えば、あるスイッチの組をオンさせて１つの電池の測定をした後、次のスイッチをオンさせて別の電池を測定するまでの間に、最初に測定した電池に接続されたスイッチの組をオンさせた状態を保持することができる。このようにすることで、電池の測定が終了した後に、次の蓄電池を指定することができるので、かかる不都合を防止することができる。
【００３２】
さらに、本発明では、請求項４に記載するように、各制御対象基板にはＣＰＵ基板からストローブ信号が同時に入力されるように構成されている。各ドライバ回路は、ストローブ信号が入力されると、記憶回路の内容を各ラッチ回路に反映させるように構成されている。
【００３３】
かかる構成をとらなくとも、例えば、各制御対象基板で、動作開始時から所定時間経過したときに、記憶回路の内容がラッチ回路に反映されるような構成にしてもよいが、このような構成にすると、制御対象基板を増設させる場合に、所定時間を各制御対象基板で一斉に調整し直さなければならなくなるので、容易に電池の増設に対応して制御対象基板を増設することができないので、請求項４に記載するような構成をとっている。
【００３４】
また、本発明では、請求項５に記載するように、記憶回路として、オーバフローデータ、すなわち記憶容量を超え、あふれだして消失すべきデータを出力することができるシフトレジスタで構成してもよい。
【００３５】
このように構成することで、クロックパルスに同期してシリアルデータを順次転送し、オーバーフローデータを次段の制御対象基板のシフトレジスタに入力させて、各制御対象基板間で１ビットずつシリアルデータを転送することができる。このとき、１ビットのデータで１組のスイッチのオン／オフを制御する場合には、各制御対象基板が有するスイッチの組数と同じビット数のシフトレジスタを各制御対象基板に設ければよい。
【００３６】
【発明の実施の形態】
以下で、本実施形態の補助電源の監視方式について説明する。図１の符号１は、本実施形態の補助電源の監視方式を示している。
【００３７】
この補助電源１は、１枚のＣＰＵ基板２と、４枚の制御対象基板３₁〜３₄と、蓄電池群９と、図１には示していない１個の電圧測定器とを有している。
蓄電池群９は、図１には示していない１６個の蓄電池が直列接続されることで構成されている。この蓄電池群９は、商用電源からの電圧より生成される通信装置の電源電圧と並列に接続されている。
【００３８】
ＣＰＵ基板２は、ラッチ出力端子ＬＳ、シリアルデータ出力端子ＳＤ、シフトクロック出力端子ＳＫ、シリアルデータ入力端子ＳＩを有しており、後述するアドレスデータを生成してシリアルデータ出力端子ＳＤから出力するように構成されている。
【００３９】
また、蓄電池群９には、信号線群１４₁〜１４₄をそれぞれ介して制御対象基板３₁〜３₄が接続されている。これらの制御対象基板３₁〜３₄は、それぞれ、シフトレジスタ４₁〜４₄と、ラッチ回路５₁〜５₄と、ドライバ６₁〜６₄と、リレー７₁〜７₄とを有している。
【００４０】
このうち各リレー７₁〜７₄内には、２個１組のスイッチが４組ずつ設けられているものとする。図２に、リレー７₁〜７₄のうちの一つであるリレー７₁と、蓄電池群９と、図１には示さなかった電圧測定器２０との接続関係を示す。なお蓄電池群９中に１６個の蓄電池が直列接続されているものとするが、図２には、その一部の４個の蓄電池９₁〜９₄のみ示している。
【００４１】
リレー７₁中には、８個のスイッチＳ₁₁〜Ｓ₄₂が設けられている。このうち、それぞれのスイッチＳ₁₁〜Ｓ₄₂の一端は信号線群１４₁を介して蓄電池９₁〜９₄の正極端子と負極端子にそれぞれ接続され、他端は電圧測定器２０に接続されている。そうして、スイッチＳ₁₁、Ｓ₁₂と、スイッチＳ₂₁、Ｓ₂₂と、スイッチＳ₃₁、Ｓ₃₂と、スイッチＳ₄₁、Ｓ₄₂とは、それぞれ２個で一組となり、一組のスイッチは、一方がオンすると、他方もオンして、蓄電池９₁〜９₄のうち、オンしたスイッチの組に接続された蓄電池を電圧測定器２０に接続するように構成されている。ここではリレー７₁のみ説明したが、他のリレー７₂〜７₄も同様に構成されている。
【００４２】
これらリレー７₁〜７₄内のスイッチのオン／オフは、リレー７₁〜７₄に信号線群１３₁〜１３₄を介してそれぞれ接続されたドライバ６₁〜６₄によって制御される。
【００４３】
ドライバ６₁〜６₄は、ラッチ回路５₁〜５₄とともにドライバ回路８₁〜８₄をそれぞれ構成するものであって、各々の入力にそれぞれ接続された信号線群１２₁〜１２₄からデータが入力されると、このデータに基づいて、リレー７₁〜７₄中の各スイッチをオン／オフさせる制御信号を生成し、信号線群１３₁〜１３₄を介してリレー７₁〜７₄に出力するように構成されている。
【００４４】
ドライバ６₁〜６₄には、各々の入力に接続された信号線群１２₁〜１２₄を介してラッチ回路５₁〜５₄がそれぞれ接続されている。これらのラッチ回路５₁〜５₄は、ストローブ信号が入力されたときに信号線群１１₁〜１１₄から入力される４ビットのデータを保持し、信号線群１３₁〜１３₄を介してドライバ６₁〜６₄へと出力できるように構成されている。
【００４５】
このラッチ回路５₁〜５₄の入力側には、信号線１１₁〜１１₄を介して第１〜第４のシフトレジスタ４₁〜４₄がそれぞれ接続されている。第１〜第４のシフトレジスタ４₁〜４₄は、クロック入力端子ｃｋ１〜ｃｋ４と、データ入力端子ｉｎ１〜ｉｎ４とをそれぞれ有する。
【００４６】
各クロック入力端子ｃｋ１〜ｃｋ４は、信号線１０₃を介してシフトクロック出力端子ＳＫに共通に接続されており、各クロック入力端子ｃｋ１〜ｃｋ４にシフトクロックが同時に入力できるように構成されている。
【００４７】
また、第１のシフトレジスタ４₁のデータ入力端子ｉｎ１は信号線１０₂を介してシリアルデータ出力端子ＳＤに接続されており、後述するアドレスデータをＣＰＵ基板２から第１のシフトレジスタ４₁に出力できるように構成されている。
【００４８】
第１〜第４のシフトレジスタ４₁〜４₄は、ここでは４ビットのシフトレジスタであるものとし、各データ入力端子ｉｎ１〜ｉｎ４からデータが入力されると、そのデータを、各クロック入力端子ｃｋ１〜ｃｋ４から入力されるシフトクロックパルスに同期して、１ビットずつ順次転送でき、かつデータ転送によってオーバーフローするデータを消失させず、各々の出力端子Ｈ１〜Ｈ４からそれぞれ出力できるように構成されている。
【００４９】
また、第１〜第３のシフトレジスタ４₁〜４₃の出力端子Ｈ１〜Ｈ３と、第２〜第４のシフトレジスタ４₂〜４₄の入力端子ｉｎ２〜ｉｎ３とは、それぞれ信号線２０₁〜２０₃を介して接続されており、第１〜第３のシフトレジスタ４₁〜４₃の出力端子Ｈ１〜Ｈ３から出力されたデータを、次段のシフトレジスタ４₂〜４₄に転送できるように構成されている。
【００５０】
さらに、第４のシフトレジスタ４₄の出力端子Ｈ４は、信号線２０₄を介してシリアルデータ入力端子ＳＩに接続されており、シフトレジスタ４₄の出力端子Ｈ４から出力されたデータを、ＣＰＵ基板２に再入力できるように構成されている。
【００５１】
上述したような構成の補助電源１で、蓄電池群９内の個々の蓄電池の電圧を測定する場合について、以下で説明する。
上記の補助電源１では、当初ＣＰＵ基板２のラッチ出力端子ＬＳ、シリアルデータ出力端子ＳＤ、シフトクロック出力端子ＳＫからはいかなる信号も出力されていないものとする。このときには、各ラッチ回路５₁〜５₄の出力からは何ら信号が出力されておらず、ドライバ６₁〜６₄からも何ら信号が出力されていないので、リレー７₁〜７₄中のスイッチは、全てオフしている。
【００５２】
蓄電池群９内の蓄電池の電圧を測定する際には、まず、ＣＰＵ基板２で、アドレスデータが生成される。
そして、シフトクロック出力端子ＳＫから、信号線１０₃を介して各シフトレジスタ４₁〜４₄のクロック入力端子ｃｋ１〜ｃｋ４に、シフトクロックが同時に入力される。すると、第１〜第４のシフトレジスタ４₁〜４₄は、同じシフトクロックに同期して、全て同じようにデータを転送できる。
【００５３】
ここでは１６ビットのアドレスデータが生成されたものとする。この１６ビットのアドレスデータは、前述した１６個の蓄電池に１ビットずつ対応している。そして１個目のクロックパルスが出力されると、アドレスデータの最上位ビットが第１のシフトレジスタ４₁へと出力される。
【００５４】
１〜４個目のシフトクロックのクロックパルスが第１のシフトレジスタ４₁のシフトクロック入力端子ｃｋ１に順次取り込まれると、アドレスデータがシフトクロックのクロックパルスに同期して、１ビットずつ転送され、アドレスデータの上位４ビットが、第１のシフトレジスタ４₁の最下位ビットに転送される。
【００５５】
その後５個目のクロックパルスが出力されると、アドレスデータの５ビット目が第１のシフトレジスタ４₁に取り込まれ、第１のシフトレジスタ４₁にはアドレスデータの上位２ビット〜５ビットが保持される。これとともに、第２のシフトレジスタ４₂の最下位ビットに、アドレスデータの最上位ビットが転送される。
【００５６】
引き続いてクロックパルスの出力に同期して、アドレスデータが第１、第２のシフトレジスタ４₁、４₂を順次１ビットずつ転送され、８個めのクロックパルスが出力されると、アドレスデータの上位５〜８ビットが、第１のシフトレジスタ４₁に順次取り込まれ、第１のシフトレジスタ４₁からオーバーフローしたアドレスデータの上位４ビットは、第２のシフトレジスタ４₂に取り込まれる。
【００５７】
その後も、アドレスデータはシフトクロックに同期して第１〜第４のシフトレジスタ４₁〜４₄内を１ビットずつ前段から後段へ向けて順次転送される。そして、１６個目のクロックパルスが出力されると、アドレスデータの上位４ビットは第４のシフトレジスタ４₄に、上位５〜８ビットは第３のシフトレジスタ４₃に、上位９〜１２ビットは第２のシフトレジスタ４₂に、上位１２〜１６ビットは第１のシフトレジスタ４₁に、それぞれ転送される。
【００５８】
アドレスデータの最上位ビットが第１のシフトレジスタ４₁の最前段ビットから第４のシフトレジスタ４₄の最後段ビットに入るまでの間、シフトレジスタ４₁〜４₄の各出力端子Ａ１〜Ａ４、Ｂ１〜Ｂ４、Ｃ１〜Ｃ４、Ｄ１〜Ｄ４からは、シフトクロックに同期して刻々と変化するデータが出力されているが、この間ストローブ信号は各ラッチ回路５₁〜５₄には入力されず、従って、ラッチ回路５₁〜５₄にはこのデータは取り込まれない。
【００５９】
このようにして１６個目のクロックパルスが出力された後、ラッチ出力端子ＬＳから、信号線１０₁を介して、各ラッチ回路５₁〜５₄に、ストローブ信号が入力される。
【００６０】
ストローブ信号が入力されると、その時点でシフトレジスタ４₁〜４₄の各出力端子Ａ１〜Ａ４、Ｂ１〜Ｂ４、Ｃ１〜Ｃ４、Ｄ１〜Ｄ４から出力されるデータが、各ラッチ回路５₁〜５₄に一斉に取り込まれ、各ラッチ回路５₁〜５₄から、信号線群１２₁〜１２₄を介して接続されたドライバ６₁〜６₄へと、一斉に出力される。
【００６１】
各ドライバ６₁〜６₄は、ラッチ回路５₁〜５₄から入力されたデータに基づいて、リレー７₁〜７₄中の各スイッチのオン／オフ状態を規定する制御信号を生成し、信号線群１３₁〜１３₄を介してリレー７₁〜７₄に出力する。この制御信号に基づいて、リレー７₁〜７₄中のスイッチが動作する。
【００６２】
アドレスデータは、１６ビット中１ビットだけがオン状態を示しているデータであるものとすると、１組のスイッチのみをオンさせることができる。従って、オンした１組のスイッチに接続された蓄電池の正負両極間の電圧が、電圧測定器２０に伝達され、電圧を測定することができる。
【００６３】
このとき、１６ビット中の１ビットが”１”であって、他のビットは”０”であるアドレスデータ”１０００００００００００００００”を用いた場合には、出力されるクロックパルスの個数と、各シフトレジスタ４₁〜４₄の各ビットに保持されたデータとの関係は、下記の表１に示すようになる。この表１は、シフトクロックの数と、各シフトレジスタ４₁〜４₄の各ビットに保持されたデータとの関係を示している。
【００６４】
【表１】

【００６５】
表１には、各シフトレジスタ４₁〜４₄の各ビットでは、シリアルデータ”１０００００００００００００００”が、クロックパルスに同期して１ビットずつ順次転送されることが示されている。
【００６６】
このようなデータを用いて、かつ、ドライバ６₁〜６₄で、ラッチ回路５₁〜５₄を介してシフトレジスタ４₁〜４₄から出力されるデータが”１”、”０”のときに、そのスイッチの組を、それぞれオン／オフさせるようにした場合には、１６個目のクロックパルスが出力された時刻では、表１の最下欄に示すように、シフトレジスタ４₄の最上位ビットの出力端子Ｄ４から出力されるデータのみが”１”であって、他のデータはすべて”０”になる。
【００６７】
従って、このときには”１”が入力されたリレー７₄に設けられた一組のスイッチのみをオンさせ、他のスイッチを全てオフさせて、オンした一組のスイッチに接続された１個の蓄電池の電圧を測定することができる。
【００６８】
こうして１個の蓄電池の電圧を測定した後、ＣＰＵ基板２で新たなアドレスデータが生成され、新たな１個目のクロックパルスが出力されると、新たなアドレスデータの最上位ビットが第１のシフトレジスタ４₁に転送される。このとき第４のシフトレジスタ４₄の最上位ビットに取り込まれていた、元のアドレスデータの最上位ビットは第４のシフトレジスタ４₄からオーバーフローして、出力端子Ｈ４からシリアルデータ入力端子ＳＩに入力される。
【００６９】
その後、新たな２個目のシフトクロックが順次出力されると、新たなアドレスデータの最上位から２ビット目のデータが第１のシフトレジスタ４₁に入力されて、順次転送されるとともに、元のアドレスデータの２ビット目のデータが出力端子Ｈ４から信号線１０₄を介して、シリアルデータ入力端子ＳＩに入力される。
【００７０】
こうして新たなアドレスデータは、シフトクロックに同期して順次転送されるが、その間、各ラッチ回路５₁〜５₄は、ストローブ信号が出力された時点での出力内容を、次のストローブ信号が出力されるまで保持しつづける。各ドライバ６₁〜６₄は、それぞれに接続されたラッチ回路５₁〜５₄の出力に基づいてリレー７₁〜７₄中のスイッチのオン／オフ状態を規定するので、新たな１個目のクロックパルスが出力されてから１６個目のクロックパルスが出力されるまでの間、各スイッチのオン／オフ状態は保持される。
【００７１】
このようにして、元のアドレスデータをＣＰＵ基板２に帰還させるとともに、新たなアドレスデータを、各シフトレジスタ４₁〜４₄間で転送し、新たな１６個目のシフトクロックが出力された後に新たなストローブ信号を出力して、リレー７₁〜７₄内の１組のスイッチをオンさせ、オンしたスイッチに接続された新たな蓄電池の電圧を測定する。以上のような測定動作を電池の個数だけ繰り返すと、全ての蓄電池の電圧を測定することができる。そして、上記の動作を経て測定した蓄電池の電圧が、所定の電圧よりも低かった場合には、その蓄電池を交換する等の措置をとる。
【００７２】
このように、シリアルデータの内容だけでスイッチのオン／オフ状態を規定できるので、ディップスイッチ１２０の設定を変えることで制御対象基板を識別していた従来と異なり、全く同じ回路構成の制御対象基板３₁〜３₄で補助電源１を構成することができる。
【００７３】
従って、例えば蓄電池の数を１６個から２０個に増やすような場合には、ＣＰＵ基板１が生成するアドレスデータのビット数を１６ビットから２０ビットに増やすとともに、４枚の制御対象基板３₁〜３₄に、これらと同じ構成の制御対象基板を１枚追加し、制御対象基板間の信号線の接続関係を変え、従来１６個目のクロックパルスで出力されていたストローブ信号を、２０個目のクロックパルスで出力するように変えるだけで対応することができる。
【００７４】
このため、蓄電池の数を増やし、これに対応するために制御対象基板の枚数をさらに増やしても、従来のように制御対象基板内の信号線の数を増やしたりして回路設計を一から変更し直す必要がない。このため、従来に比して電池の増減に容易に対応することができる。
【００７５】
また、アドレスデータをシリアルデータとして各制御対象基板３₁〜３₄を順次転送させているので、アドレスデータを転送する信号線を、従来の本数よりも減らすことができる。
【００７６】
さらにまた、本発明において、最後にアドレスデータが転送された制御対象基板３₄は、転送されたアドレスデータを出力端子Ｈ４から信号線１０₄を介してＣＰＵ基板２に再入力させているので、アドレスデータが最後段の制御対象基板３₄まで正しく転送されたか否かをＣＰＵ基板２側で確認することができる。
【００７７】
なお、上記実施形態では蓄電池の数を１６個としているが、本発明はこれに限らず、何個の電池を用いてもよい。
また、スイッチの組の総数を、蓄電池の数と同数の１６としているが、スイッチの組の総数が、蓄電池の数より多ければ全ての蓄電池の電圧を測定することができるので、蓄電池の数よりスイッチの総数が多くなるように制御対象基板の枚数を設定してもよい。
【００７８】
さらに、電圧測定器が１個の場合には、オンさせるスイッチは一組に限られる必要があるが、本発明はこれに限らず、電圧測定器を複数設けた場合には、電圧測定器の個数分だけの組のスイッチをオンさせるように構成してもよい。
【００７９】
【発明の効果】
アドレスデータ転送に必要な信号線の本数を少なくすることができる。また、複数ある制御対象基板の回路構成を全く同じにすることができ、電池の数を増やし、これに対応するために基板の枚数を増やしても、これに対応して制御対象基板内の回路設計を変更しなくとも良い。さらに、最後の制御対象基板までアドレスデータが正しく転送されたか否かをＣＰＵ基板側で確認することができる。
【図面の簡単な説明】
【図１】本発明の補助電源の構成を説明する図
【図２】本発明の補助電源の電圧測定器と、リレーと、蓄電池との接続関係を説明する図
【図３】(ａ)：従来の補助電源の構成を説明する図
(ｂ)：従来の制御対象基板の構成を説明する図
【符号の説明】
１…補助電源２…ＣＰＵ基板３₁〜３₄…制御対象基板４₁〜４₄…シフトレジスタ５₁〜５₄…ラッチ回路６₁〜６₄…ドライバ７₁〜７₄…リレー
８₁〜８₄…ドライバ回路９…蓄電池群(複数の蓄電池) ９₁〜９₄…蓄電池

Claims

互いに直列接続された複数の蓄電池を有し、
前記直列接続された複数の蓄電池を交換機電源から供給される電圧に並列接続すると、負荷変動に応じて前記各蓄電池が放電するように構成された補助電源の電圧監視方式において、
電圧測定器と、
複数の制御対象基板と、
前記各制御対象基板の動作を制御するＣＰＵ基板とを有し、
前記各制御対象基板には、２個１組の所定組数のスイッチと、ドライバ回路と、記憶回路と、入力端子と、出力端子とが設けられ、
前記各組のスイッチは、前記電圧測定器の測定端子と前記各蓄電池の正負両極との間に設けられ、
前記記憶回路は、前記入力端子から入力されたシリアルデータを所定時間記憶すると共に、前記所定時間経過したデータを前記出力端子から出力するように構成され、
前記ドライバ回路は、前記記憶回路の記憶内容に応じ、前記各組のスイッチの状態を変更できるように構成され、
前記各制御対象基板は直列接続され、
前記ＣＰＵ基板が最前段の制御対象基板にシリアルデータを出力すると、前段側の制御対象基板から後段側の制御対象基板に向けて前記シリアルデータが順次伝達されるように構成されたことを特徴とする補助電源の電圧監視方式。
前記直列接続された制御対象基板のうち、最後段の制御対象基板の出力端子は、前記ＣＰＵ基板のデータ入力端子に接続されていることを特徴とする請求項１記載の補助電源の電圧監視方式。
前記ドライバ回路は、前記各スイッチの状態を保持するラッチ回路を有することを特徴とする請求項１又は請求項２のいずれか１項記載の補助電源の電圧監視方式。
前記各制御対象基板には前記ＣＰＵ基板からストローブ信号が同時に入力されるように構成され、
前記各制御対象基板上の前記ドライバ回路は、前記ストローブ信号が入力されると、前記各制御対象基板上の前記記憶回路の内容を前記各ラッチ回路に反映させるように構成されたことを特徴とする請求項３記載の補助電源の電圧監視方式。
前記記憶回路は、オーバフローデータを出力可能なシフトレジスタで構成されたことを特徴とする請求項１乃至請求項４のいずれか１項記載の補助電源の電圧監視方式。