JP3846142B2 - Image data transfer apparatus and image display processing system - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、ＣＲＴ（Cathode Ray Tube）等のラスタースキャン型表示装置において、平面上に表現された画像を構成するデータの画像表示処理システムに関し、特に特定領域の画像データを転送する画像データ転送装置及び画像表示処理システムに関する。
【０００２】
【従来の技術】
従来より、ＣＲＴ等のラスタースキャン型表示装置を使用した２次元画像データ処理装置としては、例えば特開昭６０−２１４３９２号公報に開示されているものなどが知られている。
【０００３】
この種の画像表示処理システムは、中央演算処理装置（ＣＰＵ）の負担を軽減するため、画像表示処理のためのディスプレイコントローラが備えられる。
【０００４】
このような装置の構成は、例えば図３０に示すようなものになる。同図に示すディスプレイコントローラ（以下、ＤＣと略称する。）１０１内部の画像データ処理回路１１０は、ＣＲＴ表示装置１０５の画面の走査速度に対応してビデオＲＡＭ（以下、ＶＲＡＭと呼ぶ。）１０４内に記憶されている静止画像データ及び動画像データ等をインターフェイス１１１を介して読み出すと共に、ＣＲＴ表示装置１０５へ画像の走査に必要な同期信号ＳＹＮＣを出力する。
【０００５】
この場合の静止画及び動画像データは、表示画面上のドットの色を指定する２，４又は８ビットのカラーコードからなり、画像データ処理回路１１０は、読み出したカラーコードをカラーパレット１１２に出力する。カラーパレット１１２は、読み出したカラーコードをＲＧＢ（赤，緑，青）信号に変換してＣＲＴ表示装置に供給する。
【０００６】
また、画像データ処理回路１１０は、ＣＰＵ１０２からインターフェイス１１３を介して供給される画像データを、画面の非表示期間（垂直帰線期間等）にＶＲＡＭ１０４に書き込む。更に、ＶＲＡＭ１０４をアクセスしているとき（書き込み及び読み出し時）は、信号Ｓ１をコマンド処理回路１１５に供給してアクセス中であることを知らせる。
【０００７】
コマンド処理回路１１５は、ＣＰＵ２からインターフェイス１１３を介して供給される各種のコマンドに対応する処理を行う回路である。
【０００８】
上記の構成の画像表示処理システムにおいては、静止画像を含む矩形領域の移動を短時間でＣＰＵを介さずに行うことや、上述したカラーコードの転送に際して、転送すべきドットのカラーコードの各ビットと転送先のドットのカラーコードの各ビットとの間の論理演算を行い、この結果を転送先のドットに対応するＶＲＡＭ１０４の記憶エリアへ書き込む論理演算処理及び転送元領域の各ドットのカラーコードのうち透明のカラーコードについてはカラーコードの転送を行わず、それ以外のカラーコードについてのみ転送を行う透明処理（トランスペアレント処理）等を行うことができる。
【０００９】
また、このシステムでは、カラーコードをドット単位で転送するドット単位転送モードと、カラーコードをバイト単位で転送するバイト単位転送モードとを備えている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来の画像表示処理システムでは、高速転送を実現しつつ所定の論理演算処理や透明処理を実行することができなかった。特に現在では画像処理技術の著しい向上やそれに伴う画像データ転送量の急激な増大等によって、上述したような装置ではもはや高速転送と細かな画像処理の要請に答えることが困難になってきた。
【００１１】
この発明は、このような問題点に鑑みてなされたもので、更に効率的に画像処理及び転送データ制御等を行うことができる画像データ転送装置及び画像表示処理システムを提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る画像データ転送装置は、指定された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置において、前記画像データは、１ピクセルが１又は複数のバイトで構成された画像データであり、前記１ピクセルの画像データよりも大きい複数バイトからなるブロック単位で画像データを転送し、且つ転送元領域と転送先領域とでブロック内における位置合わせを行って前記演算処理を実行し、前記１ピクセル分の画像データは、バイト毎にカラータグが設定されたものであり、前記ブロック内の転送画像開始バイトアドレスに基づいて各バイトのカラータグが設定されるものであることを特徴とする。
【００１３】
また、本発明に係る画像表示処理システムは、画像データを記憶する画像データ記憶装置と、この画像データ記憶装置内に記憶された画像データの転送元領域及び転送先領域に関するパラメータを出力する中央処理装置と、この中央処理装置から出力された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置と、前記画像データ記憶装置に記憶された画像データを表示する画像データ表示装置と、を備えた画像表示処理システムにおいて、前記画像データは、１ピクセルが１又は複数のバイトで構成された画像データであり、前記中央処理装置は、前記１ピクセルを構成するバイト数を前記画像データ転送装置に出力し、前記画像データ転送装置は、前記１ピクセルの画像データよりも大きい複数バイトからなるブロック単位で画像データを転送し、且つ転送元領域と転送先領域とでブロック内における位置合わせを行って前記演算処理を実行したのち、前記画像データ記憶装置に格納するものであり、前記１ピクセル分の画像データは、バイト毎にカラータグが設定されたものであり、前記画像データ転送装置は、前記ブロック内の転送画像開始バイトアドレスに基づいて各バイトのカラータグを設定するものであることを特徴とする。
【００１４】
画像データ転送装置は、好ましくは前記指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのバイト数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始ブロックアドレス及び転送終了ブロックアドレスを算出し、前記転送開始ブロックアドレスを含む転送開始ブロックから前記転送終了ブロックアドレスを含む転送終了ブロックまで連続的に前記画像データを転送するものである。
【００１５】
また、画像データ転送装置においては、好ましくは前記各ブロック内の転送画像開始バイトアドレス及び転送画像終了バイトアドレスに基づいて前記転送元領域及び転送先領域以外の領域をマスクするマスクパターンを生成すると共に、このマスクパターンを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行う。
【００１７】
この発明によれば、指定された転送元及び転送先領域（以下、この段落のみ「転送領域」とする。）に関するパラメータに基づき、画像データ記憶装置に記憶された転送領域の画像データを演算処理し転送する際に、画像データを１ピクセルが１又は複数のバイトで構成された画像データであるとして、この１ピクセルの画像データよりも大きい複数バイトからなるブロック単位で画像データを転送し、転送領域でブロック内における位置合わせを行い演算処理を実行し、画像データ１ピクセル分のバイト毎にカラータグが設定され、ブロック内の転送画像開始バイトアドレスに基づき各バイトのカラータグが設定される画像データ転送装置を採用することで、画像データの高速転送をすることができると共に、画像表示処理効率を向上させることができる。また、この画像データ転送装置は、各走査ライン毎に転送開始及び転送終了ブロックアドレスを算出し、転送開始ブロックから転送終了ブロックまで連続的に画像データを転送するので、画像データを高速に転送することができる。更に、この画像データ転送装置では、各ブロック内の転送画像開始及び終了バイトアドレスに基づき転送領域以外をマスクするマスクパターンを生成し、転送領域でブロック内における位置合わせを行うので、高速に画像データを転送することができる。従って、画像表示処理システムにこの画像データ転送装置を組み込むことで、画像表示処理の高速化及び高効率化を図ることが可能となる。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明に係る画像表示処理システムの実施例を説明する。
【００１９】
図１は、この発明の一実施例に係る画像表示処理システムの基本構成を説明するためのブロック図である。
【００２０】
この画像表示処理システムは、表示すべき画像データが記憶されるＤＲＡＭ（Dynamic Random Access Memory）等からなるローカルメモリ４と、このローカルメモリ４に記憶された画像データの任意の矩形領域を転送するための種々のパラメータを出力するＣＰＵ１と、このＣＰＵ１から与えられるパラメータに基づいて前記ローカルメモリ４上の矩形領域の画像データを転送処理する画像データ転送装置２と、この画像データ転送装置２とローカルメモリ４との間のインターフェイスであって画像データのアクセスを制御するメモリコントローラ３と、ローカルメモリ４のスクリーンエリアの画像データを表示するＣＲＴディスプレイ、液晶ディスプレイ等の表示装置５とを備えて構成されている。
【００２１】
このうち画像データ転送装置２は、図２にその機能を概略的に示すように、ＣＰＵ１から与えられる転送元データ（以下、ソースデータと呼ぶ。）Ｓの矩形領域及び転送先データ（以下、デスティネーションデータと呼ぶ。）Ｄの矩形領域をそれぞれ定義するパラメータ、並びにソースデータＳに付加される任意のパターンデータＰの矩形領域を定義するパラメータを受け取り、ローカルメモリ４からソース、デスティネーション及びパターンの各データを取り込み、これらのデータ間で所定のラスタ演算処理を施してデスティネーションエリアに書き込む処理を実行する。
【００２２】
以下、この画像データ転送装置２について詳細に説明する。
図３は、この画像データ転送装置２の詳細な構成を示すブロック図である。
【００２３】
ＣＰＵ１から送られてくるデスティネーションエリア、ソースエリア及びパターンエリアに特定するパラメータは、インターフェイス１１を介してデスティネーションアドレス計算回路１２、ソースアドレス計算回路１３及びパターンアドレス計算回路１４にそれぞれ供給される。これらのアドレス計算回路１２，１３，１４では、１スキャンライン毎にデスティネーションエリア、ソースエリア及びパターンエリアのローカルメモリ４上での転送開始を示すスタートアドレスと転送終了を示すエンドアドレスとを次のように計算する。
【００２４】
即ち、図４（ａ）は、転送矩形領域を含む画像データの矩形（表示）領域を更に詳細に示す図である。この矩形領域は、ソースデータＳ及びデスティネーションデータＤについてはスクリーン領域、パターンデータＰについてはオフスクリーン領域に対応する。この例では、１ピクセルが１〜４バイトから構成される。この１ピクセルを構成するバイト数を、ここではＢＰＰ（バイト・パー・ピクセル）と呼ぶ。ここに表示された各パラメータは、前述したようにＣＰＵ１から画像データ転送装置２に与えられるものであって、次の通りである。
【００２５】
ＢＡＳＥ：転送矩形領域を含む矩形領域の基準位置（通常は領域の最も左上の画素の位置）に対応するローカルメモリ４上の座標値をバイトで表したデータ。スクリーンエリアの基点を示す場合もあれば、オフスクリーンエリアの基点を示す場合もある。
ＰＴＣＨ：転送矩形領域を含む矩形領域の１ラインの幅をバイト数で表したデータ。
ＸＳ：転送矩形領域の転送開始Ｘ座標値をピクセルで表したデータ。
ＹＳ：転送矩形領域の転送開始Ｙ座標値をスキャンラインで表したデータ。
ＸＥＸＴ：転送矩形領域のＸ方向の幅をピクセル数で表したデータ。
ＹＥＸＴ：転送矩形領域のＹ方向の幅をスキャンライン数で表したデータ。
ＸＤＩＲ：転送がＸの正・負のいずれの方向から行われるかを示したデータで、０のとき正（右向き）で、１のとき負（左向き）。即ち、図５に示すように、ＸＤＩＲが０の場合、ＸＳは転送矩形領域の左端となり、ＸはＸＳから正の方向に更新される。また、ＸＤＩＲが１の場合、ＸＳは転送矩形領域の右端となり、ＸはＸＳから負の方向に更新される。
ＹＤＩＲ：転送がＹの正・負のいずれの方向から行われるかを示したデータで、０のとき正（下向き）で、１のとき負（上向き）。即ち、図５に示すように、ＹＤＩＲが０の場合、ＹＳは転送矩形領域の上端となり、ＹはＹＳから正の方向に更新される。また、ＹＤＩＲが１の場合、ＹＳは転送矩形領域の下端となり、ＹはＹＳから負の方向に更新される。
【００２６】
なお、ＸＤＩＲ／ＹＤＩＲは、図５にも示すように、ソースエリアＳとデスティネーションエリアＤとが重なる場合に、転送すべきピクセルが転送前に書き替えられないように転送順序を指定するために必要になる。
【００２７】
ここで、スキャンラインＹ＝ｎで与えられたときの第ｎライン内のスタートアドレス（ＦＢＳＰｎ）及びエンドアドレス（ＦＢＥＰｎ）は、ＸＤＩＲ＝０のとき、次式で与えられる。
【００２８】
【数１】
ＦＢＳＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋ＸＳ×ＢＰＰ
ＦＢＥＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋（ＸＳ＋ＸＥＸＴ）×ＢＰＰ−１
【００２９】
また、ＸＤＩＲ＝１のときは、次式で与えられる。
【００３０】
【数２】
ＦＢＳＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋（ＸＳ＋１）×ＢＰＰ−１
ＦＢＥＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋（ＸＳ−ＸＥＸＴ＋１）×ＢＰＰ
【００３１】
図４（ｂ）は、ＢＡＳＥ＝０としたときのＹ＝Ｙｎにおけるスタートアドレス（ＦＢＳＰｎ）及びエンドアドレス（ＦＢＥＰｎ）をローカルメモリ４上の連続したデータとして示した図である。
【００３２】
このように、デスティネーションアドレス計算回路１２、ソースアドレス計算回路１３及びパターンアドレス計算回路１４でそれぞれ計算されたスタートアドレスとエンドアドレスとは、デスティネーションアドレスカウンタ１５、ソースアドレスカウンタ１６及びパターンアドレスカウンタ１７に１スキャンライン毎にセットされる。
【００３３】
一方、この画像データ転送装置２には、ローカルメモリ４から転送された画像データを一時格納するための３つのＳＲＡＭ（Static Random Access Memory）、即ち、デスティネーションＳＲＡＭ１８、ソースＳＲＡＭ１９及びパターンＳＲＡＭ２０が備えられている。各アドレスカウンタ１５，１６，１７は、ローカルメモリ４を階層化し、画像データ転送装置２とローカルメモリ４とのインターフェイスを、メモリコントローラ３を経由して一連の連続したデータ単位毎に行うことで、効率的にデータを転送する。このため、アドレスを次のように分解する。
【００３４】
即ち、各アドレスカウンタ１５，１６，１７は、受け取ったスタートアドレス（ＦＢＳＰｎ）とエンドアドレス（ＦＢＥＰｎ）とを、図６（ａ）に示すように、上位側からセクタアドレスＵビット、ブロックアドレスＶビット及びバイトアドレスＷビットに分解することで、ローカルメモリ４を階層化する。全体のビット数は、同図（ｂ）に示すように、Ｕ＋Ｖ＋Ｗビットとなり、ローカルメモリ４の容量は、最大２U+V+Wバイトとなる。換言すると、ローカルメモリ４は、２U個のセクタで構成され、１セクタは２V個のブロックで構成される。１ブロックは、２Wバイトから構成される。図６（ａ）の例は、Ｖ＝３，Ｗ＝３の例である。
【００３５】
１ブロックのバイト数２Wバイトは、ローカルメモリ４のデータバス幅と等しい。即ち、ローカルメモリ４への１アドレスのアクセスで２Wバイト（１ブロック）分のデータを転送することができる。ローカルメモリ４へのアクセスは、２Wバイト（１ブロック）を単位として連続的に行われる。２Wバイト（１ブロック）分のデータ転送が最小で１回、最大で２V回連続し、最大の場合には、１セクタ分のデータが連続して転送されることになる。各ＳＲＡＭのデータバス幅は、ローカルメモリ４のバス幅と等しい２Wバイトであり、アドレスはＶビットとなる。これは１セクタ分のデータのサイズと等しい。
【００３６】
図６（ｂ）に示すように、ローカルメモリ４のアドレスの上位をローアドレス、下位をカラムアドレスとし、ローアドレスを固定、カラムアドレスのみを連続的に変化させるページモード伝送によって更に高速のデータ転送が実現される。
【００３７】
また、転送開始と転送終了の際の１ブロックの転送データには、転送すべきピクセルデータ以外のデータが含まれることがあるので、各アドレスカウンタ１５，１６，１７は、これらのデータをマスクするためのマスクデータを生成し、マスク演算回路２３に供給する。マスク演算回路２３は、入力されたマスクデータに基づいて、各ＳＲＡＭ１８，１９，２０からデータを読み出して、ラスタ演算回路２１にデータを送るための計算を実行する。ラスタ演算回路２１は、各ＳＲＡＭ１８，１９，２０からセクタデータを１ブロック単位で読み出し、マスク演算回路２３からの演算結果も読み出してラスタ演算を行い、その演算結果を出力ＦＩＦＯ２２に格納する。コントローラ２４は、ＣＰＵ１からの制御命令に従い、各回路をコントロールする。
【００３８】
図７は、画像データ転送装置２の処理の流れを示すフローチャートである。
まず、各アドレス計算回路１２，１３，１４の内部に設定される転送スキャンラインＹの初期値としてＹ＝ＹＳがロードされる（Ｓ１）。次に、そのスキャンラインのスタートアドレス（ＦＢＳＰｎ）とエンドアドレス（ＦＢＥＰｎ）とが、それぞれアドレス計算回路１２，１３，１４で計算され（Ｓ２）、その値がそれぞれアドレスカウンタ１５，１６，１７に渡される。各アドレスカウンタ１５，１６，１７で生成されるアドレスに従ってローカルメモリ４から各ＳＲＡＭ１８，１９，２０に１セクタ分のデスティネーションデータＤ、ソースデータＳ及びパターンデータＰがそれぞれ転送される（Ｓ３，Ｓ４）。ＳＲＡＭ１８，１９，２０への転送後は、１ブロック単位で、各ＳＲＡＭ１８，１９，２０からデータを読み出す。読み出されたデータは、マスク演算回路２３による演算結果に従い、ラスタ演算回路２１にてラスタ演算され、出力ＦＩＦＯ２２にストアされる（Ｓ５）。
【００３９】
もし、ソースＳＲＡＭ１９にストアされているセクタデータの処理が終了した場合には（Ｓ７）、次のセクタデータを転送する（Ｓ４）。また、デスティネーションＳＲＡＭ１８にストアされているセクタデータの処理が終了した場合には、ラスタ演算終了後、出力ＦＩＦＯ２２にストアされたデータをローカルメモリ４に書き込み（Ｓ８）、新たなセクタデータをデスティネーションＳＲＡＭ１８に転送する（Ｓ２）。また、パターンＳＲＡＭ２０にストアされているセクタデータの処理が終了した場合には（Ｓ７）、次のセクタデータを転送する（Ｓ４）。
【００４０】
以上の処理を繰り返し、１ライン分のデータの処理が終了したら（Ｓ９）、Ｙを更新し（Ｓ１０）、次のラインの処理に移る。そして、最後のラインの処理を終了したら、矩形領域の処理は終了する（Ｓ１１）。
【００４１】
図８は、アドレスカウンタ１５〜１７内の基本構成を示す図である。なお、パターンアドレスカウンタ１７においてのみ、カラータグ計算用カウンタ４０はないものとする。
【００４２】
スタートアドレス（ＦＢＳＰ）は、スタートアドレスレジスタ３０にロードされる。同時にＦＢＳＰは、アドレス更新回路３１を経由して、上位Ｕビット（ＦＢＳＰ［Ｕ＋Ｖ＋Ｗ−１：Ｖ＋Ｗ］）がセクタアドレスレジスタ３２に、中央のＶビット（ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］）がブロックアドレスレジスタ３３に、下位Ｗビット（ＦＢＳＰ［Ｗ−１：０］）がバイトアドレスレジスタ３４にそれぞれロードされる。エンドアドレス（ＦＢＥＰ）は、エンドアドレスレジスタ３５にロードされる。
【００４３】
最初に、デスティネーションＳＲＡＭ１８，ソースＳＲＡＭ１９，パターンＳＲＡＭ２０にローカルメモリ４内のデータを転送するために、レジスタ３２に格納されたローカルメモリ４のセクタのアドレスを示すセクタアドレス（ＳＥＣ）がメモリコントローラ３に出力されると共に、そのセクタにおいて転送すべきブロック数（ＢＬＫＣＮＴ）及びセクタ内の転送すべき最初のブロックのアドレス（セクタ内のブロックがスタートするアドレス）を示すブロックスタートアドレス（ＢＬＫＳＴＲ）がセクタ内ブロック演算回路４５等で計算され、メモリコントローラ３に送られる。また、セクタ内ブロック演算回路４５は、上述したブロック数（ＢＬＫＣＮＴ）及びブロックスタートアドレス（ＢＬＫＳＴＲ）の他、セクタ内のブロックが終了するアドレスを示すブロックエンドアドレス（ＢＬＫＥＮＤ）も計算する。
【００４４】
このセクタ内ブロック演算回路４５での計算には、セクタスタートコンパレータ３７の出力であるセクタスタートフラグ（ＳＥＣＳＴＲＦ）、セクタエンドコンパレータ３６の出力であるセクタエンドフラグ（ＳＥＣＥＮＤＦ）、スタートアドレスレジスタ３０に格納されたブロックスタートアドレス（ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］）、エンドアドレスレジスタ３５に格納されたブロックエンドアドレス（ＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］）及び転送のＸの方向を表すＸＤＩＲ等が入力され用いられる。
【００４５】
セクタスタートコンパレータ３７はスタートアドレスレジスタ３０からのスタートアドレスのセクタアドレス（ＦＢＳＰ［Ｕ＋Ｖ＋Ｗ−１：Ｖ＋Ｗ］）とセクタアドレスレジスタ３２からのセクタアドレス（ＳＥＣ）とを比較し、等しいときはその出力データ（ＳＥＣＳＴＲＦ）を１とし、等しくないときは０とする。また、セクタエンドコンパレータ３６はエンドアドレスレジスタ３５からのエンドアドレスのセクタアドレス（ＦＢＥＰ［Ｕ＋Ｖ＋Ｗ−１：Ｖ＋Ｗ］）とセクタアドレスレジスタ３２からのセクタアドレス（ＳＥＣ）とを比較し、等しいときはその出力データ（ＳＥＣＥＮＤＦ）を１とし、等しくないときは０とする。
【００４６】
図９は、セクタアドレスレジスタ３２に格納されているセクタデータを説明するための図である。
【００４７】
例えば、ＸＤＩＲ＝０と定義され、ＳＥＣＳＴＲＦ，ＳＥＣＥＮＤＦが０のとき、セクタアドレスレジスタ３２に格納されているセクタアドレスは、図９（ａ）に示すように、矩形領域を構成するラインの最初のセクタではなく、最後のセクタでもないことがわかる。この場合、セクタ内にあるブロックの数（ＢＬＫＣＮＴ）は２V個で、ブロックのスタートアドレス（ＢＬＫＳＴＲ）は０、エンドアドレス（ＢＬＫＥＮＤ）は２V−１となる。
【００４８】
ＳＥＣＳＴＲＦが１でＳＥＣＥＮＤＦが０のとき、セクタアドレスレジスタ３２に格納されているセクタは、矩形領域を構成するラインの最初のセクタであることが同図（ｂ）から分かる。この場合、セクタ内にあるブロックの数は、２V−ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］個となり、ブロックのスタートアドレスはＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］、エンドアドレスは２V−１となる。
【００４９】
また、ＳＥＣＳＴＲＦが０でＳＥＣＥＮＤＦが１のとき、セクタアドレスレジスタ３２に格納されているセクタは、矩形領域を構成するラインの最後のセクタであることが同図（ｃ）から分かる。この場合、セクタ内にあるブロックの数はＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］＋１個となり、ブロックのスタートアドレスは０でエンドアドレスはＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］となる。
【００５０】
更に、ＳＥＣＳＴＲＦ，ＳＥＣＥＮＤＦともに１のとき、セクタアドレスレジスタ３２に格納されているセクタは、矩形領域を構成するラインの最初のセクタであり、最後のセクタでもあることが同図（ｄ）から分かる。この場合、ブロックの数は、ＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］−ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］＋１個となり、ブロックのスタートアドレスはＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］、エンドアドレスはＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］となるのである。上記の結果と、新たにＸＤＩＲ＝１のときのそれぞれの場合を追加した形で表にまとめると、図１０に示すようなものになる。
【００５１】
ブロックスタートコンパレータ３９は、スタートアドレスレジスタ３０のブロックアドレス（ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］）部分とブロックアドレスレジスタ３３に格納されたブロックアドレス（ＢＬＫ）とを比較し、等しいときはその出力データ（ＢＬＫＳＴＲＦ）を１、等しくないときは０として出力するものである。また、ブロックエンドコンパレータ３８は、エンドアドレスレジスタ３５のブロックアドレス（ＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］）部分とブロックアドレスレジスタ３３に格納されたブロックアドレス（ＢＬＫ）とを比較し、等しいときはその出力データ（ＢＬＫＥＮＤＦ）を１、等しくないときは０として出力するものである。
【００５２】
上述の各コンパレータ３６〜３９の出力ＳＥＣＥＮＤＦ，ＳＥＣＳＴＲＦ，ＢＬＫＥＮＤＦ，ＢＬＫＳＴＲＦに基づき、スタートマスク演算回路４６でスタートマスク（ＳＴＲＭＳＫ）、エンドマスク演算回路４７でエンドマスク（ＥＮＤＭＳＫ）がそれぞれ計算される。図１１に示すように、スタート及びエンドマスクは共に０又は１のデータからなる連続した２Wビットのパターンであり、各マスクの１ビットが各ＳＲＡＭ１８，１９，２０から読み出された１バイト分のデータに対応し、２Wビットのパターンは１ブロック分のデータに対応するものである。
【００５３】
マスク論理積演算回路４８は、スタート及びエンドマスク演算回路４６，４７からの出力データであるスタート及びエンドマスクを入力し、これらの論理積データ（ＡＭＳＫ）を計算することで、スタートアドレス（ＦＢＳＰ）とエンドアドレス（ＦＢＥＰ）との間に存在するバイトには１を、それ以外には０をフラグとして与える役割を担っている。
【００５４】
例えば、図１２（ａ）に示すように、スタートマスク演算回路４６でのスタートマスクの計算は、ＸＤＩＲ＝０のときは、Ｗビット内のすべて１である２進数パターン（２W−１）をバイトアドレスレジスタ３４内のバイトアドレス（ＢＹＴ）だけ右にシフトして左から０を詰めることで行われる。同様に、同図（ｂ）に示すように、ＸＤＩＲ＝１のときのスタートマスクの計算は、Ｗビット内のすべて１である２進数パターン（２W−１）を２W−１−ＢＹＴ（バイトアドレス）だけ左にシフトし、右から０を詰めることで行われる。この場合、スタートアドレス（ＦＢＳＰ）がブロック内にあるときはＳＥＣＳＴＲＦ及びＢＬＫＳＴＲＦが共に１となる。また、ブロック内スタートアドレス演算回路４９は、このときのマスクがスタートするブロック内のアドレス（ＢＹＴＳＴＲ）を計算する。
【００５５】
一方、同図（ｃ）に示すように、エンドマスク演算回路４７でのエンドマスクの計算は、ＸＤＩＲ＝０のとき、エンドアドレス（ＦＢＥＰ）のバイトアドレスがＦＢＥＰ［Ｗ−１：０］とすると、Ｗビット内のすべて１である２進数パターン（２W−１）を２W−１−ＦＢＥＰ［Ｗ−１：０］だけ左にシフトし、右から０を詰めることで行われる。同様に、同図（ｄ）に示すように、ＸＤＩＲ＝１のときのエンドマスクの計算は、Ｗビット内のすべて１である２進数パターン（２W−１）をＦＢＥＰ［Ｗ−１：０］だけ右にシフトし、左から０を詰めることで行われる。この場合もスタートアドレスがブロック内にあるときはＳＥＣＳＴＲＦ及びＢＬＫＳＴＲＦが共に１であるときといえる。このようにして計算された各マスクは、ブロック毎にマスク演算回路２３に送られるのである。
【００５６】
スタートフラグ回路５０は、セクタスタートコンパレータ３７の出力ＳＥＣＳＴＲＦ及びブロックスタートコンパレータ３９の出力ＢＬＫＳＴＲＦを入力してスタートフラグＸＳＴＲＦを出力する。エンドフラグ回路５１は、セクタエンドコンパレータ３６の出力ＳＥＣＥＮＤＦ及びブロックエンドコンパレータ３８の出力ＢＬＫＥＮＤＦを入力してエンドフラグＸＥＮＤＦを出力する。
【００５７】
次に、カラータグ計算用カウンタ４０とアドレス更新回路３１について説明する。カラータグ計算用カウンタ４０は、トランスペアレント処理（透明処理）の計算のために後段で用いられるものであり、スタートアドレス（ＦＢＳＰ）及びエンドアドレス（ＦＢＥＰ）が入力されるときに初期化するように設定されている。このカラータグ計算用カウンタ４０は、ブロックアドレスレジスタ３３からの出力ＢＬＫが更新されるのに同期して、その出力タグブロックアドレス（ＴＧＢＬＫ）を更新する。
【００５８】
その更新パターンは、ＢＰＰとＸＤＩＲとによって決まるもので、初期値と更新パターンとは、図１３に示すようなものになる。例えば、１ピクセル当たり２バイト（ＢＰＰが２）でＸＤＩＲが０のときは、ＴＧＢＬＫは０，１，０，１…を繰り返すように更新される。なお、デスティネーションアドレスカウンタ１５及びソースアドレスカウンタ１６内のカラータグ計算用カウンタ４０の出力ＴＧＢＬＫは、後述するように、それぞれデスティネーションＳＲＡＭ１８，ソースＳＲＡＭ１９へ送られ、各ＳＲＡＭ内にあるタグ選択回路９３の出力を選択するのに利用される。
【００５９】
アドレス更新回路３１は、セクタアドレスレジスタ３２からの出力セクタアドレス（ＳＥＣ）とブロックアドレスレジスタ３３からの出力ブロックアドレス（ＢＬＫ）とを一連の値として捉え、コントローラ２４からの指示によりエンドアドレスレジスタ３５内の値と一致するまでＢＬＫ単位でアドレスをインクリメントし、上記セクタアドレス（ＳＥＣ）とブロックアドレス（ＢＬＫ）を更新する。この場合、エンドアドレスレジスタ３５内の値と一致するかどうかは、エンドフラグ回路５１にてＳＥＣＥＮＤＦ及びＢＬＫＥＮＤＦが共に１であることにより検出される。
【００６０】
次に、この画像データ転送装置２内のマスク演算回路２３について説明する。
【００６１】
マスク演算回路２３は、主に各アドレスカウンタ１５，１６，１７から送られてきたデスティネーション，ソース，パターンの各マスクデータＡＭＳＫ（以下、これをそれぞれＤＳＴＭＳＫ，ＳＲＣＭＳＫ，ＰＡＴＭＳＫと呼ぶ。）及び各ブロック内スタートアドレスＢＹＴＳＴＲ（以下、これをそれぞれＤＢＹＴＳＴＲ，ＳＢＹＴＳＴＲ，ＰＢＹＴＳＴＲと呼ぶ。）等に基づき、画像表示装置５のデータ転送を制御するための計算を行うものである。なお、各スタートアドレスは、そのときのマスクがスタートするアドレスを表しているものである。
【００６２】
図１４に示すように、デスティネーション，ソース，パターンの各スタートアドレス（ＦＢＳＰ）は、ローカルメモリ４内の任意のアドレスを指している。マスク演算回路２３は、これらのアドレスに基づいて、データ転送時にデスティネーション，ソース，パターンの各バイトが転送のスタートバイトからそれぞれ１対１で転送されるように対応させ、転送を制御している。
【００６３】
図１５は、このマスク演算回路２３の内部構成を示すブロック図である。
マスク演算回路２３は、ローカルメモリ４からＳＲＡＭ１８〜２０にそれぞれ転送されたデスティネーション，ソース，パターンのいずれかのセクタデータがなくなるまで、各ＳＲＡＭ１８，１９，２０からそのデータを読み出してラスタ演算回路２１に出力するための計算を行う。
【００６４】
はじめに、図１６（ａ）に示すように、デスティネーションアドレスカウンタ１５からのＤＳＴＭＳＫと、ソースアドレスカウンタ１６からのＳＲＣＭＳＫと、パターンアドレスカウンタ１７からのＰＡＴＭＳＫとがマスク演算回路２３に入力され、各マスクセレクタ５３，５４，５５を通過し、それぞれのレジスタ５６，５７，５８に格納される。一方、上記各アドレスカウンタ１５，１６，１７からの各ブロック内スタートアドレスＤＢＹＴＳＴＲ，ＳＢＹＴＳＴＲ，ＰＢＹＴＳＴＲは、各アドレスセレクタ６０，６１，６２を通って後段の減算器６３，６４，６５，６６に入力される。
【００６５】
減算器６３は、ＤＳＴＭＳＫとＳＲＣＭＳＫのマスクがスタートする１ブロック内のアドレス差（ＳＲＣＳＦＴ）を計算しレジスタ６７に出力する。同様に減算器６５は、ＤＳＡＴＭＳＫとＰＡＴＭＳＫのマスクがスタートする１ブロック内のアドレス差（ＰＡＴＳＦＴ）を計算しレジスタ６９に出力する。減算器６３，６５から出力されレジスタ６７，６９に格納されたアドレス差ＳＲＣＳＦＴ，ＰＡＴＳＦＴとＸＤＩＲとをシフタ７１，７２は入力し、シフタ７１がソースマスクデータＳＲＣＭＳＫを、シフタ７２がパターンマスクデータＰＡＴＭＳＫをそれぞれそのマスクのスタートがＤＳＴＭＳＫに一致するまでシフトする。このときのシフトは、ＤＳＴＭＳＫに対して正・負の両方向に可能なものである。そして、その結果は、マスクデータ（ＳＲＣＡＤＪ，ＰＡＴＡＤＪ）としてそれぞれシフタ７１，７２から論理演算回路７３に出力される。論理演算回路７３は、これらのマスクデータの他、ＤＳＴＭＳＫを入力し論理積を計算することでＤＳＴＭＳＫ内で処理すべきバイトを決定する役割を担っている。
【００６６】
同時に、減算器６４，６６は、シフタ７１，７２がアドレス差ＳＲＣＳＦＴ，ＰＡＴＳＦＴに基づきシフトした方向と反対の方向へのシフトにあたるシフト数（ＳＲＣＲＥＶ，ＰＡＴＲＥＶ）を計算してレジスタ６８，７０に出力する。シフタ７４，７５は、レジスタ６８，７０から格納されたシフト数ＳＲＣＲＥＶ，ＰＡＴＲＥＶを入力し、論理演算回路７３からの出力マスクデータ（ＰＲＣＭＳＫ）をそれぞれ上記シフト数だけシフトしてマスク（ＳＲＣＲＭＶ，ＰＡＴＲＭＶ）を算出しソースマスク論理演算回路７７，パターンマスク論理演算回路７９にそれぞれ出力している。このマスクＳＲＣＲＭＶ，ＰＡＴＲＭＶは、ソースマスクＳＲＣＭＳＫとパターンマスクＰＡＴＭＳＫのうち、デスティネーションマスクＤＳＴＭＳＫとの計算に寄与した部分を示している。
【００６７】
図１６（ｃ）及び（ｄ）に示すように、ソースマスク論理演算回路７７及びパターンマスク論理演算回路７９は、ソースマスクＳＲＣＭＳＫ，パターンマスクＰＡＴＭＳＫから、それぞれマスクＳＲＣＲＥＶ及びＰＡＴＲＥＶに対応する部分のマスクを取り除く演算をする。その結果、取り除かれ出力されたマスク（ＳＲＣＵＤＴ，ＰＡＴＵＤＴ）が次に計算すべきＳＲＣＭＳＫ，ＰＡＴＭＳＫとして更新されると共に、これらはそれぞれソースマスクセレクタ５４及びパターンマスクセレクタ５５を通り、レジスタ５７，５８に格納される。また、両論理演算回路７７，７９は、マスクが存在しないことが分かった時点でマスクがゼロとなったことを表す信号（ＳＲＣＺＲ，ＰＡＴＺＲ）をそれぞれコントローラ２４に対して出力する。この信号ＳＲＣＺＲ及びＰＡＴＺＲを受けたコントローラ２４は、新たな１ブロック分のマスクデータをソース及びパターンマスクセレクタ５４，５５を通してレジスタ５７，５８に格納するように制御を行う。
【００６８】
また、このときコントローラ２４は、ソース及びパターンアドレスカウンタ１６，１７にブロックを更新するように指示を出し、各アドレスカウンタ１６，１７から出力された新たな１ブロック分のマスクデータがレジスタ５７，５８に格納される。このマスクデータがレジスタ５７，５８に格納されるのと同時に、新たなスタートアドレスＳＢＹＴＳＴＲ，ＰＢＹＴＳＴＲが各アドレスカウンタ１６，１７からソース及びパターンアドレスセレクタ６１，６２に入力され、その後マスクスタートアドレス（ＳＳＴＡＤ，ＰＳＴＡＤ）として前述のように減算器６３〜６６に出力される。
【００６９】
このように更新されたソース及びパターンマスク（ＳＲＣＭＳＫ，ＰＡＴＭＳＫ）は、それぞれソースプライオリティエンコーダ（ＳＰＲＩＥＮＣ）８１，パターンプライオリティエンコーダ（ＰＰＲＩＥＮＣ）８０に入力され、マスクがスタートするアドレスＳＸＵＤＴ，ＰＸＵＤＴが計算される。また、更新されたマスクがゼロでない場合、ソース及びパターンアドレスセレクタ６１，６２は、先に計算されたアドレスＳＸＵＤＴ，ＰＸＵＤＴをマスクスタートアドレスＳＳＴＡＤ，ＰＳＴＡＤとして、ＳＳＴＡＤは減算器６３，６４へ、ＰＳＴＡＤは減算器６５，６６へとそれぞれ出力する。
【００７０】
一方、図１６（ｂ）に示すように、デスティネーションマスク論理演算回路７６は、入力したデスティネーションマスクデータＤＳＴＭＳＫの論理演算回路７３からのＰＲＣＭＳＫと一致する部分を取り除く処理をする。その出力である取り除かれたマスクＤＳＴＵＤＴは、次に計算すべきＤＳＴＭＳＫとして更新され、デスティネーションマスクセレクタ５３を通ってレジスタ５６に格納されるものである。この論理演算回路７６もまた、マスクが存在しないとわかった場合、マスクがゼロとなったことを表す信号ＤＳＴＺＲをコントローラ２４に出力する。この信号ＤＳＴＺＲを受けたコントローラ２４は、デスティネーションアドレスカウンタ１５にブロックを更新させ、新たな１ブロック分のマスクデータを出力させる。このマスクデータは、デスティネーションマスクセレクタ５３に入力され、レジスタ５６に格納される。
【００７１】
この更新されたデスティネーションマスクＤＳＴＭＳＫは、デスティネーションプライオリティエンコーダ（ＤＰＲＩＥＮＣ）８２に入力され、そこでマスクがスタートするアドレスＤＸＵＤＴが計算される。更新されたマスクがゼロでない場合、デスティネーションアドレスセレクタ６０は、先に計算されたアドレスＤＸＵＤＴをマスクスタートアドレスＤＳＴＡＤとして、減算器６３〜６６へとそれぞれ出力する。
【００７２】
上述のようなマスク演算処理過程において、例えばソースのマスクがゼロとなり、且つソースＳＲＡＭ１９にローカルメモリ４から転送された１セクタ内の全ブロックの更新が終了した場合、コントローラ２４は、次のセクタデータをソースＳＲＡＭ１９に転送するように制御を行う。また、デスティネーションのマスクがゼロとなり、且つデスティネーションＳＲＡＭ１８にローカルメモリ４から転送された１セクタ内の全ブロックの更新が終了した場合、コントローラ２４は、ラスタ演算回路２１によるラスタ演算の終了を待って出力ＦＩＦＯ２２に格納された更新後のデスティネーションデータをローカルメモリ４に書き込み、次のセクタデータをデスティネーションＳＲＡＭ１８に転送する制御を行う。更に、パターンのマスクがゼロとなり、且つパターンＳＲＡＭ２０にローカルメモリ４から転送された１セクタ内の全ブロックの更新が終了した場合、コントローラ２４は、次のセクタデータをパターンＳＲＡＭ２０に転送するように制御を行う。
【００７３】
また、このとき論理演算回路７８は、ソースデータのバイトパターンの中で、ＰＲＣＭＳＫに寄与のある部分を示すマスク（ＳＲＣＰＲＣ）を計算する。このマスクＳＲＣＰＲＣは、以下のような計算によって得ることができる。即ち、ＳＲＣＰＲＣがゼロのバイトはＰＲＣＭＳＫに対して寄与しないが、ＳＲＣＰＲＣが１のバイトはＰＲＣＭＳＫに対して寄与することが前提としてある場合は、ＳＲＣＰＲＣ＝ＳＲＣＭＳＫ＆ＳＲＣＲＭＶとして求めることができる。これは、後段のラスタ演算回路２１にて、イネーブルフラグの計算に用いられるものである。
【００７４】
次に、この画像データ転送装置２内の各ＳＲＡＭ１８〜２０で行われるカラータグ演算処理について、各ＳＲＡＭ１８〜２０の内部構成を示す図である図１７を参照しながら説明する。但し、パターンＳＲＡＭ２０内には、スタートバイトレジスタ９０，タグブロックレジスタ９１，タグ計算回路９２，タグ選択回路９３及びトランスペアレントフラグ計算回路（ＴＲＰ）９５はないものとする。
【００７５】
デスティネーション，ソース及びパターンＳＲＡＭ１８〜２０内のラインアドレスカウンタ（ＣＮＴＲ）８５は、それぞれ対応するデスティネーション，ソース及びパターンアドレスカウンタ１５，１６，１７からブロックスタート信号（ＢＬＫＳＴＲ）及びブロックカウンタ信号（ＢＬＫＣＮＴ）を受け取る。これらの信号は、同時にメモリコントローラ３へも出力される。
【００７６】
メモリコントローラ３は、ローカルメモリ４からセクタアドレスＳＥＣと、ＢＬＫＳＴＲにより指定されるアドレスからＢＬＫＣＮＴで指定されるだけのデータを読み出し、画像表示装置５内にあるＳＲＡＭ等のメモリ（図示せず）にこのデータを転送する。このＢＬＫＳＴＲは、ＳＲＡＭ８８のライトアドレスのスタートとなり、そのアドレスからＢＬＫＣＮＴで与えられるアドレス分だけローカルメモリ４からデータが転送され、その転送されたデータがＳＲＡＭ８８に書き込まれる。データがＳＲＡＭ８８に転送された後に、今度はデータの読み出しが行われる。このデータは、各アドレスカウンタ１５，１６，１７から送られるそれぞれの対応するブロックアドレス（ＢＬＫ）により読み出される。
【００７７】
このとき、ＳＲＡＭ８８のアドレスは、コントローラ２４からの指示により、セレクタ８６で各アドレスカウンタ１５〜１７のそれぞれが出力するＢＬＫ側に切り換えられ、このＢＬＫによりＳＲＡＭ８８から読み出された１ブロック分のデータは、後段のラスタ演算回路２１に転送される。
【００７８】
またこのとき、カラータグを用いて、各ＳＲＡＭ１８〜２０でトランスペアレント処理（透明処理）のための計算も同時に行われる。以下にこれを説明する。
【００７９】
スタートバイトレジスタ９０は、矩形領域を構成する１ラインの最初のＦＢＳＰのバイトアドレスを１ラインの処理が継続する間中保持し続ける。タグブロックレジスタ９１は、各ブロックごとのタグブロックを保持するレジスタであり、ブロックの処理ごとに更新されるものである。このスタートバイトレジスタ９０の出力データＢＹＴＳＴＲは、続くタグ計算回路（ＴＡＧＴＢＬ）９２をアクセスし、タグブロックレジスタ９１の出力データＴＧＢＬＫは、タグ選択回路（ＭＵＸ）９３をアクセスする。このタグ選択回路９３は、タグ計算回路９２からの複数の出力データＴＡＧＴＢＬのうちの１つを選択する役割を担っている。
【００８０】
ここで、図１８に示すように、１ピクセルは最大４バイトのデータで構成され、この最大４バイトのピクセルデータに対して、各バイトに０から３までのカラータグ（ＣＴ）を定義すると、１ピクセルが１バイトのときカラータグは０となることが分かる。同図より、１ピクセルが２バイトのときは上位側のバイトが１で下位側が０、３バイトのときは上位側から２，１，０、４バイトのときは上位側から３，２，１，０となることが分かる。
【００８１】
このカラータグは、図１９に示すように、スタートアドレスＦＢＳＰで指定される最初のバイトから順番に割り付けられ、ＢＰＰの単位でエンドアドレスＦＢＥＰまで繰り返される。ここで、ＢＰＰの最大が４バイトであることから、タグ計算回路９２は、最大で２W×４バイト分のカラータグを出力することが分かる。２Wバイトのデータを同時に処理することから、２Wバイト分ごとのカラータグをタグブロックＴＧＢＬＫとすると、その構成は図２０に示すように定義される。
【００８２】
このようにして定義されたカラータグ，タグブロック，ＢＰＰの関係をタグ計算回路９２の出力ＴＡＧＴＢＬとして考えると、図２１〜２３に示すようになる。なお、この場合の下位ビットＷは、Ｗ＝３とする。
【００８３】
図２１（ａ）に示すように、ＢＰＰが１バイトのときのカラータグの値は常にゼロとなる。ＢＰＰが２バイトのときのカラータグの値は、ＸＤＩＲ及びスタートアドレスのバイト部分ＢＹＴＳＴＲのＬＳＢ（Least Significant Bit/Byte）により決まる。
ＸＤＩＲ＝０でＢＹＴＳＴＲ［０］＝０のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［０］＝１のときは同図（ｂ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［０］＝１のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［０］＝０のときは同図（ｃ）に示すようになる。
【００８４】
また、ＢＰＰが３バイトのときのカラータグの値は、図２２に示すようにＸＤＩＲ及びスタートアドレスのバイト部分ＢＹＴＳＴＲのＬＳＢ側３ビットにより決まる。
ＸＤＩＲ＝０でＢＹＴＳＴＲ［２：０］＝０，３，６のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［２：０］＝１，４，７のときは同図（ａ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［２：０］＝２，５のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［２：０］＝０，３，６のときは同図（ｂ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［２：０］＝１，４，７のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［２：０］＝２，５のときは同図（ｃ）に示すようにそれぞれ定義される。
【００８５】
更に、ＢＰＰが４バイトのときのカラータグの値は、図２３に示すようにＸＤＩＲ及びＢＹＴＳＴＲのＬＳＢ側２ビットにより決まる。
ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝０のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］＝３のときは同図（ａ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝３のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］＝２のときは同図（ｂ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝２のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］＝１のときは同図（ｃ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝１のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］＝０のときは同図（ｄ）に示すようにそれぞれ定義されるのである。
【００８６】
タグ計算回路９２の出力であるＴＡＧＴＢＬは、タグ選択回路９３に入力され、そこでデスティネーション及びソースアドレスカウンタ１５，１６内のカラータグ計算用カウンタ４０で計算されたＴＧＢＬＫで指定された部分が選択され、カラータグ（ＣＴ）となる。カラータグは、２ビットから構成される２W個のデータであり、１ブロック内の各バイトデータのカラータグを示す。このカラータグは、トランスペアレント計算のためにトランスペアレント計算回路（ＴＲＰ）９５に出力される。
【００８７】
ここで、トランスペアレント計算回路（ＴＲＰ）９５について説明する。
図２４は、このトランスペアレント計算回路９５の内部構成を示す図である。
【００８８】
トランスペアレント計算回路９５は、主にＦＧ／ＢＧセレクタ１２０，２W個のセレクタ１２１〜１２６，２W個の比較器１２７〜１３２，２W個のレジスタ１３３〜１３８，２W個の演算器１３９〜１４４，レジスタ１４５及びＲ／Ｌセレクタ１４６から構成される。なお、２W個からなるセレクタ，比較器，レジスタ，演算器は、それぞれ１ブロック内にある各バイトデータに対応して設けられているものである。
【００８９】
ＦＧ／ＢＧセレクタ１２０は、図示しないインターフェイスから送られてくる転送先領域の背景色（ＦＧ：フォアグラウンドカラー）と転送元領域の背景色（ＢＧ：バックグラウンドカラー）とを、同じく送られてくる前トランスペアレントカラーデータ（ＦＧＴＲ）を利用して選択し、どちらをトランスペアレントカラーとするかを決定する。その結果、このＦＧ／ＢＧセレクタ１２０の出力ＴＲＣＯＬが、新たなトランスペアレントカラーとなる。このトランスペアレント計算回路９５は、デスティネーション領域又はソース領域に格納されているピクセルデータとトランスペアレントカラーとをピクセル単位で比較し、その結果等しい場合は、そのピクセルデータはトランスペアレントであるとし、図１７に示すように新しいデータに書き換えないようにするためのフラグ（ＴＲＰＦ）を後段に出力する。
【００９０】
ＦＧ／ＢＧセレクタ１２０から出力されたＴＲＣＯＬは、ＢＰＰの定義より、最大で４バイトとなる。各セレクタ１２１〜１２６は、カラータグ（ＣＴ０〜ＣＴ２W−１）により、ＴＲＣＯＬを構成するバイト成分をカラータグの値で選択し、各比較器１２７〜１３２に出力する。これを受けて各比較器１２７〜１３２は、図示しないメモリからの出力データ（ＲＤＴ）と選択されたトランスペアレントカラー成分とをバイト単位で比較し、等しいときには１、等しくないときには０と定義して、比較結果ＮＥＱを出力する。各レジスタ１３３〜１３８は、各比較器１２７〜１３２で比較された結果ＮＥＱとそれに対応するカラータグ（ＣＴ）とを一時的に保持し、保持されたＮＥＱとＣＴとをカレントデータのＣＥＱ，ＣＣＴとして出力する。レジスタ１４５は、このカレントの比較結果ＣＥＱを保持し、それらをＰＥＱとしてＲ／Ｌセレクタ１４６に出力する。
【００９１】
ここで、図２５に示すように、１ブロック内でバイトアドレスのゼロバイトに近づく方向を左、２W−１バイトに近づく方向を右とすると、ＢＰＰの最大が４バイトであることから、現在のカラータグを含めて最大で左右に３バイト分の各比較器１２７〜１３２での比較結果を参照すれば、そのピクセルがトランスペアレントとして与えられたカラーと等しいかどうかを判断することができる。
【００９２】
また、このとき、１ピクセル内のバイトデータがブロック間をまたぐ場合があり、この場合、図２６に示すように、現在処理中のブロックの一つ前又は一つ後のブロックデータの各比較器１２７〜１３２での比較結果を参照する。
【００９３】
更に、ＰＥＱは、現在の処理に対して一つ前に処理されたブロックの各比較器１２７〜１３２での比較結果となり、ＮＥＱは、現在の処理に対して一つ後に処理されるブロックの各比較器１２７〜１３２での比較結果となる。現在の処理の各比較器１２７〜１３２での比較結果ＣＥＱのゼロバイトから２W−１バイトまでの各バイトに対する左右に隣接するそれぞれ３バイトは、図２７で示すように表すことができる。
【００９４】
この図２７の表（ａ），（ｂ）から、
ＣＥＱ０に対するｌｅｆｔ３，ｌｅｆｔ２，ｌｅｆｔ１と、
ＣＥＱ１に対するｌｅｆｔ３，ｌｅｆｔ２と、
ＣＥＱ２に対するｌｅｆｔ３と、
ＣＥＱ２W−３に対するｒｉｇｈｔ３と、
ＣＥＱ２W−２に対するｒｉｇｈｔ３，ｒｉｇｈｔ２と、
ＣＥＱ２W−１に対するｒｉｇｈｔ３，ｒｉｇｈｔ２，ｒｉｇｈｔ１とが、ＸＤＩＲにより異なっているということが導き出せる。
【００９５】
Ｒ／Ｌセレクタ１４６は、上述のＮＥＱ，ＰＥＱ及びＸＤＩＲを入力して選択し、適切なものをＣＥＱ２W−１，ＣＥＱ２W−２，ＣＥＱ２W−３，ＣＥＱ２，ＣＥＱ１，ＣＥＱ０の各演算器１３９〜１４４に出力する。各演算器１３９〜１４４は、入力したＣＣＴとＢＰＰにより、左右のどの各比較器１２７〜１３２での比較結果を参照すればよいかを知ることができる。例えば、ＢＰＰが１のとき、ゼロバイトから２W−１バイトまでの各比較器１２７〜１３２での比較結果が、そのままトランスペアレントかどうかを示しているということができる。このとき、０ならトランスペアレントではなく、１ならトランスペアレントであるといえる。
【００９６】
例えば、図２８（ａ）に示すように、ＢＰＰが２のときは、現在の処理に対して左右に１バイトずつの各比較器１２７〜１３２での比較結果を参照すれば、左右どちらかの比較結果を参照すべきかは、現在処理中のカラータグの値により決まる。現在の処理のカラータグがゼロの場合、右の１バイトが同一ピクセルであり、現在の処理のカラータグが１の場合、左の１バイトが同一ピクセルであることが分かる。もし、各比較器１２７〜１３２での比較結果が共に１であるならば、このピクセルはトランスペアレントであるということができる。図２８では、白地以外の部分が同一ピクセルであることを示している。
【００９７】
また、ＢＰＰが３のときは、現在の処理に対して最大２バイトずつの各比較器１２７〜１３２での比較結果を参照することができる。もし、同一ピクセル部分の各比較器１２７〜１３２での比較結果がすべてならば、このピクセルはトランスペアレントであるということができる。
【００９８】
更に、ＢＰＰが４のときは、現在の処理に対して左右に最大３バイトずつの各比較器１２７〜１３２での比較結果を参照することができる。従って、上記と同様に同一ピクセル部分の各比較器１２７〜１３２での比較結果がすべて１であるならば、このピクセルはトランスペアレントであるということができる。以上のように各比較器１２７〜１３２で計算された結果が、ＴＲＰＦとしてラスタ演算回路２１に出力される。
【００９９】
最後に、この画像データ転送装置２内のラスタ演算回路２１について簡単に説明する。図２９は、ラスタ演算回路２１の内部構成を示す図であり、このラスタ演算回路２１は、デスティネーション，ソース，パターンの各ＳＲＡＭ１８，１９，２０から読み出したデータに対してラスタ演算するものである。
【０１００】
ラスタ演算回路２１は、主にソースＳＲＡＭ１９からの１ブロック分のデータを、バイトデータを単位としてシフトするＳＢシフタ１５０，パターンＳＲＡＭ２０からの１ブロック分のデータを、同じくバイトデータを単位としてシフトするＰＢシフタ１５１，８ビットのラスタ演算を実行する２W個の８ビットラスタ演算回路１５２1〜１５２n，書き込みイネーブルのデータを計算するイネーブルデータ計算回路１５３，このイネーブルデータ計算回路１５３内で、ソーストランスペアレントフラグをシフトするシフタ（図示せず），ラスタ演算の結果を格納する２W個のレジスタ１５４1〜１５４n等から構成されている。
【０１０１】
まず、デスティネーションＳＲＡＭ１８から読み出された２Wバイトのデスティネーションデータは、それぞれ対応する８ビットラスタ演算回路１５２1〜１５２nに入力される。ソースＳＲＡＭ１９から読み出された２Wバイトのソースデータは、マスク演算回路２３で計算されたシフト分データである１ブロック内のアドレス差ＳＲＣＳＦＴと等しい分だけＳＢシフタ１５０にてバイト単位でシフトされ、デスティネーションデータと対応させられる。同様に、パターンＳＲＡＭ２０から読み出された２Wバイトのパターンデータも、マスク演算回路２３で計算されたＰＡＴＳＦＴと等しい分だけＰＢシフタ１５１にてバイト単位でシフトされ、デスティネーションデータと対応させられる。８ビットラスタ演算回路１５２1〜１５２nは、指定されたコードにより、これらのデスティネーション，ソース，パターンデータでラスタ演算を行い、この結果をレジスタ１５４1〜１５４nに格納する。このとき、マスク演算回路２３で計算されたＰＲＣＭＳＫを各レジスタ１５４1〜１５４nは入力し、ＰＲＣＭＳＫが１になるデータのみを格納している。
【０１０２】
イネーブルデータ計算回路１５３は、デスティネーションＳＲＡＭ１８からのトランスペアレントフラグ（ＤＴＲＰＦ），ソースＳＲＡＭ１９からのトランスペアレントフラグ（ＳＴＲＰＦ），マスク演算回路２３からのＳＲＣＰＲＣ，ＳＲＣＳＦＴ，ＰＲＣＭＳＫ等を入力する。これらの入力情報に基づき、イネーブルデータ計算回路１５３は、各バイトデータ毎のローカルメモリ４への書き込みが行われるかどうかを決定するイネーブルフラグＥＮを計算する。トランスペアレントの場合は、ローカルメモリ４への書き込みが行われず、以前の値がそのままローカルメモリ４内で維持されるように、イネーブルフラグＥＮを変更する。
【０１０３】
このラスタ演算回路２１の後段にある出力ＦＩＦＯ２２は、１ブロック内のすべてのバイトデータのラスタ演算が終了したところで、レジスタ１５４1〜１５４nに格納されている結果を自身のメモリ（図示せず）に書き込む。デスティネーションの１セクタ分のデータがすべて出力ＦＩＦＯ２２内にあるメモリに書き込まれたところで、メモリコントローラ３に１セクタ分のデータを連続的に出力し、そのデータをローカルメモリ４に書き込むことで、データの転送を行っている。
【０１０４】
【発明の効果】
以上述べたように、この発明によれば、(1)画像データを演算処理し転送する際に、画像データを１ピクセルが１又は複数のバイトで構成された画像データとして、この１ピクセルの画像データよりも大きい複数バイトからなるブロック単位で画像データを転送し位置合わせを行い演算処理を実行する、(2)各走査ライン毎に転送開始及び転送終了ブロックアドレスを算出し転送開始ブロックから転送終了ブロックまで連続的に画像データを転送する、(3)各ブロック内の転送画像開始及び終了バイトアドレスに基づき転送領域以外をマスクするマスクパターンを生成し転送領域でブロック内における位置合わせを行う、(4)画像データ１ピクセル分のバイト毎にカラータグが設定されブロック内の転送画像開始バイトアドレスに基づき各バイトのカラータグが設定される、という画像データ転送装置を採用し画像表示処理システムにこの画像データ転送装置を組み込むことで、画像表示処理の高速化及び高効率化を図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の一実施例に係る画像表示処理システムの基本構成を説明するためのブロック図である。
【図２】 同システムにおける画像データ転送装置の機能を概略的に示す図である。
【図３】 同装置の詳細な構成を示すブロック図である。
【図４】 同装置における転送矩形領域を含む画像データの矩形（表示）領域を更に詳細に示す図である。
【図５】 同装置における転送矩形領域のＸＤＩＲ，ＹＤＩＲを概略的に示す図である。
【図６】 同装置におけるローカルメモリ内に構築されている画像データの構成を示す図である。
【図７】 同装置の処理の流れを示すフローチャートである。
【図８】 同装置内のアドレスカウンタ内部の基本構成を示す図である。
【図９】 同カウンタ内部のセクタアドレスレジスタに格納されているセクタデータを説明するための図である。
【図１０】 同カウンタ内部のセクタアドレスレジスタに格納されているセクタデータを示す図である。
【図１１】 同カウンタ内部におけるマスク演算処理時の各データの構成を説明するための図である。
【図１２】 同カウンタ内部におけるマスク演算処理の結果を説明するための図である。
【図１３】 同カウンタ内部におけるカラータグ計算用カウンタの初期値と更新パターンとを示す図である。
【図１４】 同装置におけるデスティネーション，ソース，パターンの各スタートアドレスのローカルメモリ内の構成を示す図である。
【図１５】 同装置におけるマスク演算回路の内部構成を示すブロック図である。
【図１６】 同装置におけるマスク演算回路での各データの処理を説明するための図である。
【図１７】 同装置における各ＳＲＡＭの内部構成を示す図である。
【図１８】 同装置における各ＳＲＡＭでのカラータグ演算処理のデータ構成を説明するための図である。
【図１９】 同処理のデータ構成を説明するための図である。
【図２０】 同処理のデータ構成を説明するための図である。
【図２１】 同処理におけるカラータグ，タグブロック，ＢＰＰの関係を示す図である。
【図２２】 同処理におけるカラータグ，タグブロック，ＢＰＰの関係を示す図である。
【図２３】 同カラータグ演算処理におけるカラータグ，タグブロック，ＢＰＰの関係示す図である。
【図２４】 同装置における各ＳＲＡＭにあるトランスペアレント計算回路の内部構成を示す図である。
【図２５】 同回路におけるトランスペアレント計算処理のデータの構成を説明するための図である。
【図２６】 同処理におけるデータの比較方法を説明するための図である。
【図２７】 同処理におけるデータの比較結果の構成を表した図である。
【図２８】 同処理におけるデータの比較結果を表した図である。
【図２９】 同装置におけるラスタ演算回路の内部構成を示す図である。
【図３０】 従来の画像表示処理システムの構成を示すブロック図である。
【符号の説明】
１…ＣＰＵ、２…画像データ転送装置、３…メモリコントローラ、４…ローカルメモリ、５…表示装置、１１…インターフェイス、１２…デスティネーションアドレス計算回路、１３…ソースアドレス計算回路、１４…パターンアドレス計算回路、１５…デスティネーションアドレスカウンタ、１６…ソースアドレスカウンタ、１７…パターンアドレスカウンタ、１８…デスティネーションＳＲＡＭ、１９…ソースＳＲＡＭ、２０…パターンＳＲＡＭ、２１…ラスタ演算回路、２２…出力ＦＩＦＯ、２３…マスク演算回路、２４…コントローラ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image display processing system for data constituting an image expressed on a plane in a raster scan type display device such as a CRT (Cathode Ray Tube), and more particularly to image data conversion for transferring image data of a specific area. Sending Place as well as The present invention relates to an image display processing system.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as a two-dimensional image data processing apparatus using a raster scan type display device such as a CRT, for example, one disclosed in Japanese Patent Application Laid-Open No. 60-214392 is known.
[0003]
This type of image display processing system includes a display controller for image display processing in order to reduce the burden on the central processing unit (CPU).
[0004]
The configuration of such an apparatus is as shown in FIG. 30, for example. The image data processing circuit 110 in the display controller (hereinafter abbreviated as DC) 101 shown in FIG. 1 corresponds to the scanning speed of the screen of the CRT display device 105 in the video RAM (hereinafter referred to as VRAM) 104. In addition to reading out still image data, moving image data, and the like stored in the image data via the interface 111, a synchronization signal SYNC necessary for image scanning is output to the CRT display device 105.
[0005]
The still image and moving image data in this case is composed of a 2, 4 or 8-bit color code that specifies the color of the dot on the display screen, and the image data processing circuit 110 outputs the read color code to the color palette 112. To do. The color palette 112 converts the read color code into RGB (red, green, blue) signals and supplies them to the CRT display device.
[0006]
Further, the image data processing circuit 110 writes the image data supplied from the CPU 102 via the interface 113 to the VRAM 104 during a non-display period (such as a vertical blanking period) of the screen. Further, when accessing the VRAM 104 (during writing and reading), the signal S1 is supplied to the command processing circuit 115 to notify that it is being accessed.
[0007]
The command processing circuit 115 is a circuit that performs processing corresponding to various commands supplied from the CPU 2 via the interface 113.
[0008]
In the image display processing system having the above-described configuration, each bit of the color code of the dot to be transferred can be performed without moving the rectangular area including the still image in a short time without using the CPU, or when the color code is transferred. And a logical operation between each bit of the color code of the transfer destination dot and write the result to the storage area of the VRAM 104 corresponding to the transfer destination dot, and the color code of each dot of the transfer source area Among them, the transparent color code is not transferred, and a transparent process (transparent process) for transferring only the other color codes can be performed.
[0009]
In addition, this system includes a dot unit transfer mode in which a color code is transferred in units of dots and a byte unit transfer mode in which a color code is transferred in units of bytes.
[0010]
[Problems to be solved by the invention]
However, the above-described conventional image display processing system cannot execute predetermined logical operation processing and transparency processing while realizing high-speed transfer. In particular, nowadays, due to the remarkable improvement in image processing technology and the accompanying rapid increase in the amount of image data transfer, it has become difficult for the apparatus as described above to meet the demands for high-speed transfer and fine image processing.
[0011]
The present invention has been made in view of such problems, and image data transfer capable of performing image processing and transfer data control more efficiently. Sending Place as well as An object is to provide an image display processing system.
[0012]
[Means for Solving the Problems]
Image data transfer according to the present invention Sending The image processing unit calculates the transfer destination area image data and the transfer destination area image data stored in the image data storage device on the basis of the designated transfer source area and transfer destination area parameters, and then transfers the transfer destination area. In the image data transfer device for transferring to an area, the image data is image data in which one pixel is composed of one or a plurality of bytes, and the image data is a block unit composed of a plurality of bytes larger than the image data of one pixel. , And the above processing is executed by aligning the blocks in the transfer source area and transfer destination area. In the image data for one pixel, a color tag is set for each byte, and a color tag for each byte is set based on the transfer image start byte address in the block. It is characterized by that.
[0013]
The image display processing system according to the present invention includes an image data storage device that stores image data, and a central processing that outputs parameters relating to a transfer source region and a transfer destination region of the image data stored in the image data storage device. And processing the image data of the transfer source area and the image data of the transfer destination area stored in the image data storage device based on the parameters relating to the transfer source area and the transfer destination area output from the central processing unit In the image display processing system comprising: an image data transfer device that transfers the image data to the transfer destination area; and an image data display device that displays the image data stored in the image data storage device. The pixel is image data composed of one or a plurality of bytes, and the central processing unit configures the one pixel. The number of bytes is output to the image data transfer device, and the image data transfer device transfers the image data in units of blocks composed of a plurality of bytes larger than the image data of one pixel, and includes a transfer source area, a transfer destination area, In the block, alignment is performed in the block and the arithmetic processing is executed, and then stored in the image data storage device. The image data for one pixel has a color tag set for each byte, and the image data transfer device sets the color tag for each byte based on the transfer image start byte address in the block. To do It is characterized by that.
[0014]
The image data transfer apparatus preferably includes a transfer start block for each scan line including the transfer source area and the transfer destination area, based on the parameters related to the designated transfer source area and the transfer destination area and the number of bytes per pixel. An address and a transfer end block address are calculated, and the image data is continuously transferred from a transfer start block including the transfer start block address to a transfer end block including the transfer end block address.
[0015]
Also, image data transfer Sending Preferably, a mask pattern for masking areas other than the transfer source area and the transfer destination area is generated based on the transfer image start byte address and the transfer image end byte address in each block, and the mask pattern is In use, the transfer source area and the transfer destination area are aligned in the block.
[0017]
According to the present invention, the image data in the transfer area stored in the image data storage device is processed based on the parameters relating to the designated transfer source and transfer destination areas (hereinafter referred to as “transfer area” only in this paragraph). When transferring, assuming that the image data is image data in which one pixel is composed of one or a plurality of bytes, the image data is transferred in units of blocks consisting of a plurality of bytes larger than the image data of one pixel and transferred. Performs arithmetic processing by aligning the blocks within the area. A color tag is set for each byte of image data, and a color tag for each byte is set based on the transfer image start byte address in the block. Image data transfer Sending Image data can be transferred at high speed. In addition, the image display processing efficiency can be improved. . Further, this image data transfer apparatus calculates transfer start and transfer end block addresses for each scanning line and continuously transfers the image data from the transfer start block to the transfer end block, so that the image data is transferred at high speed. be able to. In addition, this image data transfer Sending Since the mask pattern for masking the areas other than the transfer area is generated based on the start and end byte addresses of the transfer image in each block and the alignment in the block is performed in the transfer area, the image data can be transferred at high speed. . Obedience Thus, by incorporating this image data transfer device into the image display processing system, it is possible to increase the speed and efficiency of the image display processing.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of an image display processing system according to the present invention will be described below with reference to the drawings.
[0019]
FIG. 1 is a block diagram for explaining the basic configuration of an image display processing system according to an embodiment of the present invention.
[0020]
This image display processing system transfers a local memory 4 composed of a DRAM (Dynamic Random Access Memory) or the like in which image data to be displayed is stored, and an arbitrary rectangular area of the image data stored in the local memory 4. The CPU 1 that outputs various parameters of the above, the image data transfer device 2 that transfers the image data of the rectangular area on the local memory 4 based on the parameters given from the CPU 1, the image data transfer device 2 and the local memory 4, a memory controller 3 that controls access to image data and a display device 5 such as a CRT display or a liquid crystal display that displays image data in the screen area of the local memory 4. Yes.
[0021]
Among these, the image data transfer apparatus 2 has a rectangular area of transfer source data (hereinafter referred to as source data) S given from the CPU 1 and transfer as schematically shown in FIG. Ahead Data (hereinafter referred to as destination data) D are received as parameters for defining a rectangular area of D and a parameter for defining a rectangular area of arbitrary pattern data P added to source data S. Destination and pattern data are fetched, a predetermined raster calculation process is performed between these data, and a process of writing to the destination area is executed.
[0022]
Hereinafter, the image data transfer apparatus 2 will be described in detail.
FIG. 3 is a block diagram showing a detailed configuration of the image data transfer apparatus 2.
[0023]
The parameters specifying the destination area, source area, and pattern area sent from the CPU 1 are supplied to the destination address calculation circuit 12, the source address calculation circuit 13, and the pattern address calculation circuit 14 via the interface 11, respectively. In these address calculation circuits 12, 13, and 14, for each scan line, the start address indicating the start of transfer on the local memory 4 in the destination area, source area and pattern area and the end address indicating the end of transfer are Calculate as follows.
[0024]
That is, FIG. 4A is a diagram showing the rectangular (display) area of the image data including the transfer rectangular area in more detail. This rectangular area corresponds to the screen area for the source data S and the destination data D, and corresponds to the off-screen area for the pattern data P. In this example, one pixel is composed of 1 to 4 bytes. This number of bytes constituting one pixel is referred to herein as BPP (byte per pixel). Each parameter displayed here is given from the CPU 1 to the image data transfer apparatus 2 as described above, and is as follows.
[0025]
BASE: Data representing the coordinate value on the local memory 4 in bytes corresponding to the reference position of the rectangular area including the transfer rectangular area (usually, the position of the upper leftmost pixel of the area). It may indicate the base point of the screen area, or it may indicate the base point of the off-screen area.
PTCH: Data representing the width of one line of a rectangular area including a transfer rectangular area in bytes.
XS: Data representing the transfer start X coordinate value of the transfer rectangular area in pixels.
YS: Data representing the transfer start Y coordinate value of the transfer rectangular area as a scan line.
XEXT: Data representing the width in the X direction of the transfer rectangular area in the number of pixels.
YEXT: Data representing the width of the transfer rectangular area in the Y direction by the number of scan lines.
XDIR: Data indicating whether the transfer is performed from the positive or negative direction of X. 0 is positive (rightward) and 1 is negative (leftward). That is, as shown in FIG. 5, when XDIR is 0, XS is the left end of the transfer rectangular area, and X is updated in the positive direction from XS. When XDIR is 1, XS is the right end of the transfer rectangular area, and X is updated in the negative direction from XS.
YDIR: Data indicating whether the transfer is performed from the positive or negative direction of Y. Positive (downward) when 0 and negative (upward) when 1. That is, as shown in FIG. 5, when YDIR is 0, YS is the upper end of the transfer rectangular area, and Y is updated from YS in the positive direction. When YDIR is 1, YS becomes the lower end of the transfer rectangular area, and Y is updated in a negative direction from YS.
[0026]
As shown in FIG. 5, XDIR / YDIR is used to specify the transfer order so that pixels to be transferred are not rewritten before transfer when the source area S and the destination area D overlap. I need it.
[0027]
Here, the start address (FBSPn) and end address (FBEPn) in the n-th line when given by the scan line Y = n are given by the following equations when XDIR = 0.
[0028]
[Expression 1]
FBSPn = BASE + n × PTCH + XS × BPP
FBEPn = BASE + n × PTCH + (XS + XEXT) × BPP-1
[0029]
When XDIR = 1, it is given by the following equation.
[0030]
[Expression 2]
FBSPn = BASE + n × PTCH + (XS + 1) × BPP-1
FBEPn = BASE + n × PTCH + (XS−XEXT + 1) × BPP
[0031]
FIG. 4B is a diagram showing the start address (FBSPn) and end address (FBEPn) at Y = Yn when BASE = 0, as continuous data on the local memory 4.
[0032]
As described above, the start address and the end address calculated by the destination address calculation circuit 12, the source address calculation circuit 13, and the pattern address calculation circuit 14 are the destination address counter 15, the source address counter 16, and the pattern address counter 17, respectively. Is set for each scan line.
[0033]
On the other hand, the image data transfer device 2 includes three SRAMs (Static Random Access Memory) for temporarily storing the image data transferred from the local memory 4, that is, a destination SRAM 18, a source SRAM 19, and a pattern SRAM 20. ing. Each of the address counters 15, 16, and 17 hierarchizes the local memory 4, and performs an interface between the image data transfer device 2 and the local memory 4 for each series of continuous data units via the memory controller 3. Transfer data efficiently. For this reason, the address is decomposed as follows.
[0034]
That is, each of the address counters 15, 16, and 17 converts the received start address (FBSPn) and end address (FBEPn) from the upper side to the sector address U bit and block address V bit as shown in FIG. And the local memory 4 is hierarchized by breaking it down into byte addresses W bits. The total number of bits is U + V + W bits as shown in FIG. 2B, and the capacity of the local memory 4 is 2 at the maximum. U + V + W It becomes a byte. In other words, the local memory 4 is 2 U It consists of 1 sector, 1 sector is 2 V Consists of blocks. 1 block is 2 W Consists of bytes. The example of FIG. 6A is an example where V = 3 and W = 3.
[0035]
Number of bytes in one block 2 W The byte is equal to the data bus width of the local memory 4. That is, 2 is obtained by accessing one address to the local memory 4. W Data for one byte (one block) can be transferred. Access to local memory 4 is 2 W It is continuously performed in units of bytes (one block). 2 W Byte (1 block) data transfer is at least once and at most 2 V In the maximum case, data for one sector is continuously transferred. The data bus width of each SRAM is equal to the bus width of the local memory 2 2 W It is a byte and the address is V bits. This is equal to the size of data for one sector.
[0036]
As shown in FIG. 6B, higher-speed data transfer is performed by page mode transmission in which the upper address of the local memory 4 is a row address, the lower address is a column address, the row address is fixed, and only the column address is continuously changed. Is realized.
[0037]
In addition, since one block of transfer data at the start and end of transfer may contain data other than the pixel data to be transferred, each address counter 15, 16, 17 masks these data. Mask data is generated and supplied to the mask operation circuit 23. The mask calculation circuit 23 reads out data from each of the SRAMs 18, 19, and 20 based on the input mask data, and executes a calculation for sending the data to the raster calculation circuit 21. The raster calculation circuit 21 reads sector data from each SRAM 18, 19, 20 in units of blocks, reads the calculation result from the mask calculation circuit 23, performs raster calculation, and stores the calculation result in the output FIFO 22. The controller 24 controls each circuit in accordance with a control command from the CPU 1.
[0038]
FIG. 7 is a flowchart showing a process flow of the image data transfer apparatus 2.
First, Y = YS is loaded as an initial value of the transfer scan line Y set in each address calculation circuit 12, 13, and 14 (S1). Next, the start address (FBSPn) and end address (FBEPn) of the scan line are respectively calculated by the address calculation circuits 12, 13, and 14 (S2), and the values are passed to the address counters 15, 16, and 17, respectively. It is. Destination data D, source data S, and pattern data P for one sector are transferred from the local memory 4 to the SRAMs 18, 19, and 20 in accordance with the addresses generated by the address counters 15, 16, and 17, respectively (S3, S4). ). After transfer to the SRAMs 18, 19, and 20, data is read from the SRAMs 18, 19, and 20 in units of blocks. The read data is subjected to raster calculation by the raster calculation circuit 21 according to the calculation result by the mask calculation circuit 23 and stored in the output FIFO 22 (S5).
[0039]
If it is stored in the source SRAM 19, This When the processing of the sector data being completed is completed (S7), the next sector data is transferred (S4). When the processing of the sector data stored in the destination SRAM 18 is completed, the data stored in the output FIFO 22 is written to the local memory 4 after the raster operation is completed (S8), and new sector data is stored in the destination. The data is transferred to the SRAM 18 (S2). If the processing of the sector data stored in the pattern SRAM 20 is completed (S7), the next sector data is transferred (S4).
[0040]
The above processing is repeated, and when processing of data for one line is completed (S9), Y is updated (S10), and the processing for the next line is started. Then, when the processing of the last line is finished, the processing of the rectangular area is finished (S11).
[0041]
FIG. 8 is a diagram showing a basic configuration in the address counters 15 to 17. Note that only the pattern address counter 17 does not have the color tag calculation counter 40.
[0042]
The start address (FBSP) is loaded into the start address register 30. At the same time, the FBSP passes through the address update circuit 31 and the upper U bit (FBSP [U + V + W−1: V + W]) is in the sector address register 32 and the central V bit (FBSP [V + W−1: W]) is the block address. The low-order W bits (FBSP [W−1: 0]) are loaded into the byte address register 34 in the register 33, respectively. The end address (FBEP) is loaded into the end address register 35.
[0043]
First, in order to transfer the data in the local memory 4 to the destination SRAM 18, the source SRAM 19, and the pattern SRAM 20, a sector address (SEC) indicating the address of the sector of the local memory 4 stored in the register 32 is sent to the memory controller 3. A block start address (BLKSTR) indicating the number of blocks to be transferred in the sector (BLKCNT) and the address of the first block to be transferred in the sector (address where the block in the sector starts) is output. It is calculated by the arithmetic circuit 45 or the like and sent to the memory controller 3. The intra-sector block calculation circuit 45 also calculates a block end address (BLKEND) indicating an address at which the block in the sector ends, in addition to the number of blocks (BLKCNT) and the block start address (BLKSTR) described above.
[0044]
In the calculation by the intra-sector block arithmetic circuit 45, the sector start flag (SECSTRF) that is the output of the sector start comparator 37, the sector end flag (SECENDF) that is the output of the sector end comparator 36, and the start address register 30 are stored. Block stored in the block start address (FBSP [V + W-1: W]) and end address register 35 End An address (FBEP [V + W-1: W]), XDIR indicating the X direction of transfer, and the like are input and used.
[0045]
The sector start comparator 37 compares the sector address (FBSP [U + V + W−1: V + W]) of the start address from the start address register 30 with the sector address (SEC) from the sector address register 32. (SECSTRF) is set to 1, and is set to 0 when they are not equal. The sector end comparator 36 compares the sector address (FBEP [U + V + W-1: V + W]) of the end address from the end address register 35 with the sector address (SEC) from the sector address register 32, and outputs the output if they are equal. Data (SECENDF) is set to 1, and is set to 0 when they are not equal.
[0046]
FIG. 9 is a diagram for explaining sector data stored in the sector address register 32.
[0047]
For example, when XDIR = 0 is defined and SECSTRF and SECENDF are 0, the sector address stored in the sector address register 32 is the first sector of the line constituting the rectangular area as shown in FIG. It turns out that it is not the last sector. In this case, the number of blocks in the sector (BLKCNT) is 2 V The block start address (BLKSTR) is 0 and the end address (BLKEND) is 2. V -1.
[0048]
When SECSTRF is 1 and SECENDF is 0, it can be seen from FIG. 4B that the sector stored in the sector address register 32 is the first sector of the line constituting the rectangular area. In this case, the number of blocks in the sector is 2 V -FBSP [V + W-1: W], the block start address is FBSP [V + W-1: W], and the end address is 2. V -1.
[0049]
Also, when SECSTRF is 0 and SECENDF is 1, it can be seen from FIG. 5C that the sector stored in the sector address register 32 is the last sector of the line constituting the rectangular area. In this case, the number of blocks in the sector is FBEP [V + W−1: W] +1, the start address of the block is 0, and the end address is FBEP [V + W−1: W].
[0050]
Further, when both SECSTRF and SECENDF are 1, it can be seen from FIG. 4D that the sector stored in the sector address register 32 is the first sector and the last sector of the line constituting the rectangular area. In this case, the number of blocks is FBEP [V + W−1: W] −FBSP [V + W−1: W] +1, the block start address is FBSP [V + W−1: W], and the end address is FBEP [V + W−. 1: W]. When the above results and the cases when XDIR = 1 are newly added are summarized in a table, the result is as shown in FIG.
[0051]
The block start comparator 39 compares the block address (FBSP [V + W−1: W]) portion of the start address register 30 with the block address (BLK) stored in the block address register 33, and if the block address is equal, the output data ( BLKSTRF) is output as 1, and when not equal, 0 is output. The block end comparator 38 compares the block address (FBEP [V + W−1: W]) portion of the end address register 35 with the block address (BLK) stored in the block address register 33, and outputs an output if they are equal. The data (BLKENDF) is output as 1, and when it is not equal, 0 is output.
[0052]
Based on the outputs SECENDF, SECSTRF, BLKENDF, and BLKSTRF of each of the above-described comparators 36 to 39, the start mask calculation circuit 46 calculates a start mask (STRMSK), and the end mask calculation circuit 47 calculates an end mask (ENDMSK). As shown in FIG. 11, the start and end masks are both continuous 2 consisting of 0 or 1 data. W It is a bit pattern, and 1 bit of each mask corresponds to 1 byte of data read from each SRAM 18, 19, 20 and 2 bits. W The bit pattern corresponds to one block of data.
[0053]
The mask logical product operation circuit 48 receives the start and end masks, which are output data from the start and end mask operation circuits 46 and 47, and calculates the logical product data (AMSK), thereby starting address (FBSP). 1 is assigned to the byte existing between the address and the end address (FBEP), and 0 is assigned to the other byte as a flag.
[0054]
For example, as shown in FIG. 12A, the calculation of the start mask in the start mask calculation circuit 46 is performed when the binary pattern (2) in which X bits are all 1 when XDIR = 0. W -1) is shifted to the right by the byte address (BYT) in the byte address register 34, and zeros are padded from the left. Similarly, as shown in FIG. 4B, the calculation of the start mask when XDIR = 1 is performed by using a binary pattern (2 W -1) to 2 W This is done by shifting to the left by -1-BYT (byte address) and padding with zeros from the right. In this case, when the start address (FBSP) is in the block, both SECSTRF and BLKSTRF are 1. The intra-block start address calculation circuit 49 calculates an address (BYTSTR) in the block where the mask starts at this time.
[0055]
On the other hand, as shown in FIG. 6C, the end mask calculation in the end mask calculation circuit 47 is performed when the byte address of the end address (FBEP) is FBEP [W-1: 0] when XDIR = 0. , A binary pattern (2 W -1) to 2 W This is done by shifting left by -1-FBEP [W-1: 0] and padding with zeros from the right. Similarly, as shown in FIG. 4D, the calculation of the end mask when XDIR = 1 is the binary number pattern (2 W -1) is shifted to the right by FBEP [W-1: 0], and zeros are padded from the left. Also in this case, when the start address is in the block, it can be said that both SECSTRF and BLKSTRF are 1. Each mask calculated in this way is sent to the mask calculation circuit 23 for each block.
[0056]
The start flag circuit 50 inputs the output SECSTRF of the sector start comparator 37 and the output BLKSTRF of the block start comparator 39 and outputs a start flag XSTRF. The end flag circuit 51 inputs the output SECENDF of the sector end comparator 36 and the output BLKENDF of the block end comparator 38 and outputs an end flag XENDF.
[0057]
Next, the color tag calculation counter 40 and the address update circuit 31 will be described. The color tag calculation counter 40 is used in a subsequent stage for calculation of transparent processing (transparency processing), and is set to be initialized when a start address (FBSP) and an end address (FBEP) are input. Has been. The color tag calculation counter 40 updates the output tag block address (TGBLK) in synchronization with the output BLK from the block address register 33 being updated.
[0058]
The update pattern is B P It is determined by P and XDIR, and the initial value and the update pattern are as shown in FIG. For example, 2 bytes per pixel (B P When P is 2) and XDIR is 0, TGBLK is updated to repeat 0, 1, 0, 1. The output TGBLK of the color tag calculation counter 40 in the destination address counter 15 and the source address counter 16 is sent to the destination SRAM 18 and the source SRAM 19, respectively, as will be described later, and a tag selection circuit 93 in each SRAM. Used to select the output of.
[0059]
The address update circuit 31 recognizes the output sector address (SEC) from the sector address register 32 and the output block address (BLK) from the block address register 33 as a series of values, and in the end address register 35 according to an instruction from the controller 24. The address is incremented in increments of BLK until it matches the value of, and the sector address (SEC) and block address (BLK) are updated. In this case, whether the value matches the value in the end address register 35 is detected by the end flag circuit 51 when both SECENDF and BLKENDF are 1.
[0060]
Next, the mask calculation circuit 23 in the image data transfer apparatus 2 will be described.
[0061]
The mask operation circuit 23 mainly receives mask data AMSK (hereinafter referred to as DSTMSK, SRCMSK, PATMSK, respectively) and blocks sent from the address counters 15, 16, and 17, respectively. Based on the internal start address BYTSTR (hereinafter referred to as DBYTSTR, SBYTSTR, and PBYTSTR), calculations for controlling the data transfer of the image display device 5 are performed. Each start address represents an address at which the mask at that time starts.
[0062]
As shown in FIG. 14, the destination, source, and pattern start addresses (FBSP) point to arbitrary addresses in the local memory 4. Based on these addresses, the mask operation circuit 23 controls the transfer by making the destination, source, and pattern bytes be transferred one-to-one from the transfer start byte at the time of data transfer. .
[0063]
FIG. 15 is a block diagram showing the internal configuration of the mask arithmetic circuit 23. As shown in FIG.
The mask operation circuit 23 reads out the data from each of the SRAMs 18, 19, and 20 until the sector data of any one of the destination, the source, and the pattern transferred from the local memory 4 to the SRAMs 18 to 20, respectively, is lost. Calculate to output to.
[0064]
First, as shown in FIG. 16 (a), DSTMSK from the destination address counter 15, SRCMSK from the source address counter 16, and PATMSK from the pattern address counter 17 are input to the mask operation circuit 23, and each mask is inputted. It passes through the selectors 53, 54, 55 and is stored in the respective registers 56, 57, 58. On the other hand, the in-block start addresses DBYTSTR, SBYTSTR, and PBYTSTR from the address counters 15, 16, and 17 are input to the subsequent subtractors 63, 64, 65, and 66 through the address selectors 60, 61, and 62, respectively. The
[0065]
The subtractor 63 calculates an address difference (SRCSFT) within one block where the masking of DSTMSK and SRCMSK starts and outputs it to the register 67. Similarly, the subtractor 65 calculates an address difference (PATSFT) within one block where the DSATMSK and PATMSK masks start and outputs the calculated difference to the register 69. The shifters 71 and 72 input the address differences SRCSFT, PATSFT and XDIR output from the subtractors 63 and 65 and stored in the registers 67 and 69, the shifter 71 receives the source mask data SRCMSK, and the shifter 72 receives the pattern mask data PATMSK. Each shifts until the start of the mask matches DSTMSK. The shift at this time is possible in both positive and negative directions with respect to DSTMSK. The result is output from the shifters 71 and 72 to the logical operation circuit 73 as mask data (SRCADJ, PATADJ), respectively. The logical operation circuit 73 plays a role of determining bytes to be processed in DSTMSK by inputting DSTMSK in addition to the mask data and calculating a logical product.
[0066]
At the same time, the subtracters 64 and 66 calculate the shift numbers (SRCREV and PATREV) corresponding to the shifts in the direction opposite to the direction shifted by the shifters 71 and 72 based on the address differences SRCSFT and PATSFT, and output them to the registers 68 and 70. . The shifters 74 and 75 receive the shift numbers SRCREV and PATREV stored from the registers 68 and 70, respectively, and shift the output mask data (PRCMSK) from the logical operation circuit 73 by the shift numbers to mask (SRCRMV, PATRMV). And is output to the source mask logic operation circuit 77 and the pattern mask logic operation circuit 79, respectively. The masks SRCRMV and PATRMV indicate portions of the source mask SRCMSK and the pattern mask PATMSK that contribute to the calculation of the destination mask DSTMSK.
[0067]
As shown in FIGS. 16C and 16D, the source mask logic operation circuit 77 and the pattern mask logic operation circuit 79 perform masks corresponding to the masks SRCREV and PATREV from the source mask SRCMSK and the pattern mask PATMSK, respectively. Calculate the removal. As a result, the masks (SRCUDT, PATUDT) removed and output are updated as SRCMSK and PATMSK to be calculated next, and these are stored in the registers 57 and 58 through the source mask selector 54 and the pattern mask selector 55, respectively. Is done. Both logical operation circuits 77 and 79 output signals (SRCZR and PATZR) indicating that the mask has become zero to the controller 24 when it is determined that there is no mask. Upon receiving the signals SRCZR and PATZR, the controller 24 performs control so that new one block of mask data is stored in the registers 57 and 58 through the source and pattern mask selectors 54 and 55.
[0068]
At this time, the controller 24 instructs the source and pattern address counters 16 and 17 to update the block, and the mask data for one new block output from the address counters 16 and 17 is stored in the registers 57 and 58. Stored in At the same time that the mask data is stored in the registers 57 and 58, new start addresses SBYTSTR and PBYTSTR are sent from the address counters 16 and 17 to the source and pattern address selectors. 61, 62 And then output to the subtracters 63 to 66 as mask start addresses (SSTAD, PSTAD) as described above.
[0069]
The updated source and pattern masks (SRCMSK, PATMSK) are input to the source priority encoder (SPRIENC) 81 and pattern priority encoder (PPRIENC) 80, respectively, and addresses SXUDT and PXUDT at which the mask starts are calculated. If the updated mask is not zero, the source and pattern address selectors 61 and 62 use the previously calculated addresses SXUDT and PXUDT as the mask start addresses SSTAD and PSTAD, SSTAD to the subtracters 63 and 64, and PSTAD Output to the subtracters 65 and 66, respectively.
[0070]
On the other hand, as shown in FIG. 16B, the destination mask logic operation circuit 76 performs processing for removing a portion of the input destination mask data DSTMSK that matches the PRCMSK from the logic operation circuit 73. The removed mask DSTUDT that is the output is updated as DSTMSK to be calculated next, and is stored in the register 56 through the destination mask selector 53. The logic operation circuit 76 also outputs a signal DSTZR indicating that the mask has become zero to the controller 24 when it is determined that the mask does not exist. Upon receiving this signal DSTZR, the controller 24 causes the destination address counter 15 to update the block and output mask data for a new block. This mask data is input to the destination mask selector 53 and stored in the register 56.
[0071]
This updated destination mask DSTMSK is input to a destination priority encoder (DPRIENC) 82, where an address DXUDT at which the mask starts is calculated. If the updated mask is not zero, the destination address selector 60 outputs the previously calculated address DXUDT to the subtracters 63 to 66 as the mask start address DSTAD.
[0072]
In the above mask calculation processing process, for example, when the source mask becomes zero and the update of all blocks in one sector transferred from the local memory 4 to the source SRAM 19 is completed, the controller 24 Is transferred to the source SRAM 19. When the destination mask becomes zero and the update of all the blocks in one sector transferred from the local memory 4 to the destination SRAM 18 is completed, the controller 24 waits for the raster operation by the raster operation circuit 21 to end. Then, the updated destination data stored in the output FIFO 22 is written to the local memory 4 and the next sector data is transferred to the destination SRAM 18. Further, when the pattern mask becomes zero and the update of all blocks in one sector transferred from the local memory 4 to the pattern SRAM 20 is completed, the controller 24 controls to transfer the next sector data to the pattern SRAM 20. I do.
[0073]
At this time, the logic operation circuit 78 calculates a mask (SRCPRC) indicating a part contributing to PRCMSK in the byte pattern of the source data. This mask SRCPRC can be obtained by the following calculation. That is, if SRCPRC has a zero byte does not contribute to PRCMSK, but SRCPRC has a premise that one byte contributes to PRCMSK, then SRCPRC = SRCMSK & SRCRMV can be obtained. This is used for the calculation of the enable flag in the subsequent raster operation circuit 21.
[0074]
Next, color tag calculation processing performed in each of the SRAMs 18 to 20 in the image data transfer apparatus 2 will be described with reference to FIG. 17 which is a diagram showing an internal configuration of each of the SRAMs 18 to 20. However, it is assumed that the pattern SRAM 20 does not include the start byte register 90, the tag block register 91, the tag calculation circuit 92, the tag selection circuit 93, and the transparent flag calculation circuit (TRP) 95.
[0075]
The line address counter (CNTR) 85 in the destination, source and pattern SRAMs 18 to 20 receives the block start signal (BLKSTR) and block counter signal (BLKCNT) from the corresponding destination, source and pattern address counters 15, 16, and 17, respectively. Receive. These signals are also output to the memory controller 3 at the same time.
[0076]
The memory controller 3 reads the sector address SEC from the local memory 4 and the data specified by BLKCNT from the address specified by BLKSTR, and reads this data to a memory (not shown) such as SRAM in the image display device 5. Transfer data. This BLKSTR is the start of the write address of the SRAM 88, data is transferred from the local memory 4 by the address given by BLKCNT, and the transferred data is written to the SRAM 88. After the data is transferred to the SRAM 88, the data is read out this time. This data is read by the corresponding block address (BLK) sent from each address counter 15, 16, and 17.
[0077]
At this time, the address of the SRAM 88 is switched to the BLK side output from each of the address counters 15 to 17 by the selector 86 according to an instruction from the controller 24, and the data for one block read from the SRAM 88 by this BLK is Then, it is transferred to the raster operation circuit 21 at the subsequent stage.
[0078]
At this time, calculation for transparent processing (transparency processing) is simultaneously performed in each of the SRAMs 18 to 20 using the color tag. This will be described below.
[0079]
The start byte register 90 keeps holding the byte address of the first FBSP of one line constituting the rectangular area throughout the process of one line. The tag block register 91 is a register that holds a tag block for each block, and is updated every time the block is processed. The output data BYTSTR of the start byte register 90 accesses a subsequent tag calculation circuit (TAGTBL) 92, and the output data TGBLK of the tag block register 91 accesses a tag selection circuit (MUX) 93. The tag selection circuit 93 plays a role of selecting one of the plurality of output data TAGTBL from the tag calculation circuit 92.
[0080]
Here, as shown in FIG. 18, one pixel is composed of data of up to 4 bytes, and when a color tag (CT) from 0 to 3 is defined for each byte for the pixel data of up to 4 bytes, It can be seen that the color tag is 0 when 1 pixel is 1 byte. From the figure, when one pixel is 2 bytes, the upper byte is 1, and the lower side is 0, 3 bytes are 2, 1, 0 from the upper side, and 4 bytes are 3, 2, 1 from the upper side. , 0.
[0081]
As shown in FIG. 19, the color tags are allocated in order from the first byte specified by the start address FBSP, and are repeated up to the end address FBEP in units of BPP. Here, since the maximum BPP is 4 bytes, the tag calculation circuit 92 has a maximum of 2 bytes. W It can be seen that a color tag of × 4 bytes is output. 2 W Since 2 bytes of data are processed simultaneously, 2 W If the color tag for each byte is a tag block TGBLK, the configuration is defined as shown in FIG.
[0082]
When the relationship between the color tag, tag block, and BPP defined in this way is considered as an output TAGTBL of the tag calculation circuit 92, it is as shown in FIGS. In this case, the lower bit W is W = 3.
[0083]
As shown in FIG. 21A, the value of the color tag when the BPP is 1 byte is always zero. The value of the color tag when BPP is 2 bytes is determined by the XSB and the LSB (Least Significant Bit / Byte) of the byte part BYTSTR of the start address.
When XDIR = 0 and BYTSTR [0] = 0, or
When XDIR = 1 and BYTSTR [0] = 1, as shown in FIG.
When XDIR = 0 and BYTSTR [0] = 1, or
When XDIR = 1 and BYTSTR [0] = 0, the result is as shown in FIG.
[0084]
Further, as shown in FIG. 22, the value of the color tag when the BPP is 3 bytes is determined by 3 bits on the LSB side of the byte part BYTSTR of the XDIR and the start address.
When XDIR = 0 and BYTSTR [2: 0] = 0, 3, 6 or
When XDIR = 1 and BYTSTR [2: 0] = 1, 4, 7 as shown in FIG.
When XDIR = 0 and BYTSTR [2: 0] = 2, 5, or
When XDIR = 1 and BYTSTR [2: 0] = 0, 3, 6 as shown in FIG.
When XDIR = 0 and BYTSTR [2: 0] = 1, 4, 7 or
When XDIR = 1 and BYTSTR [2: 0] = 2,5, c ) Are defined respectively.
[0085]
Further, when the BPP is 4 bytes, the value of the color tag is determined by 2 bits on the LSB side of XDIR and BYTSTR as shown in FIG.
When XDIR = 0 and BYTSTR [1: 0] = 0, or
When XDIR = 1 and BYTSTR [1: 0] = 3, as shown in FIG.
When XDIR = 0 and BYTSTR [1: 0] = 3, or
When XDIR = 1 and BYTSTR [1: 0] = 2, as shown in FIG.
When XDIR = 0 and BYTSTR [1: 0] = 2, or
When XDIR = 1 and BYTSTR [1: 0] = 1, as shown in FIG.
When XDIR = 0 and BYTSTR [1: 0] = 1, or
XDIR = 1 and BYTSTR [1: 0] = 0 Are defined as shown in FIG.
[0086]
TAGTBL, which is the output of the tag calculation circuit 92, is input to the tag selection circuit 93, where the portion specified by TGBLK calculated by the color tag calculation counter 40 in the destination and source address counters 15 and 16 is selected. Color tag (CT). The color tag consists of 2 bits W The color tag of each byte data in one block. This color tag is output to a transparent calculation circuit (TRP) 95 for transparent calculation.
[0087]
Here, the transparent calculation circuit (TRP) 95 will be described.
FIG. 24 is a diagram showing an internal configuration of the transparent calculation circuit 95.
[0088]
The transparent calculation circuit 95 is mainly composed of FG / BG selectors 120 and 2. W Selectors 121 to 126, 2 W Comparators 127 to 132, 2 W Registers 133-138,2 W Each of the calculators 139 to 144, the register 145, and the R / L selector 146 is configured. 2 W Each of the selectors, comparators, registers, and arithmetic units is provided corresponding to each byte data in one block.
[0089]
The FG / BG selector 120 transmits the background color (FG: foreground color) of the transfer destination area and the background color (BG: background color) of the transfer source area sent from an interface (not shown) before being sent in the same way. Selection is made using transparent color data (FGTR), and which one is to be made transparent color is determined. As a result, the output TRCOL of the FG / BG selector 120 becomes a new transparent color. The transparent calculation circuit 95 compares the pixel data stored in the destination area or the source area with the transparent color in units of pixels, and if the result is equal, the pixel data is assumed to be transparent, as shown in FIG. Thus, a flag (TRPF) for preventing rewriting to new data is output to the subsequent stage.
[0090]
TRCOL output from the FG / BG selector 120 is 4 bytes at the maximum according to the definition of BPP. Each selector 121-126 has a color tag (CT0-CT2). W -1), the byte component constituting TRCOL is selected by the value of the color tag, and is output to each of the comparators 127 to 132. In response to this, each of the comparators 127 to 132 compares output data (RDT) from a memory (not shown) with the selected transparent color component in byte units, and defines 1 when they are equal and 0 when they are not equal. The comparison result NEQ is output. Each of the registers 133 to 138 temporarily holds the result NEQ and the corresponding color tag (CT) compared with each of the comparators 127 to 132, and the held NEQ and CT are the CEQ and CCT of the current data. Output as. The register 145 holds the current comparison result CEQ and outputs them to the R / L selector 146 as a PEQ.
[0091]
Here, as shown in FIG. 25, the direction in which one byte approaches the zero byte of the byte address is left, 2 W If the direction approaching -1 byte is on the right, the maximum BPP is 4 bytes, so refer to the comparison results of each comparator 127-132 for 3 bytes at the maximum including the current color tag. For example, it can be determined whether the pixel is equal to the color given as transparent.
[0092]
At this time, there is a case where byte data in one pixel straddles between blocks. In this case, as shown in FIG. 26, each comparator of block data before or after the block currently being processed is compared. Reference is made to the comparison results at 127-132.
[0093]
Further, the PEQ is a comparison result of each of the comparators 127 to 132 of the block processed immediately before the current process, and the NEQ is each block of the block processed immediately after the current process. The comparison results in the comparators 127 to 132 are obtained. From the zero byte of the comparison result CEQ in each comparator 127 to 132 of the current process to 2 W Each three bytes adjacent to the left and right for each byte up to -1 byte can be represented as shown in FIG.
[0094]
From the tables (a) and (b) of FIG.
Left3, left2, left1 for CEQ0,
Left3, left2 for CEQ1,
Left3 for CEQ2,
CEQ2 W -3 for right-3,
CEQ2 W -Right3, -right2 for -2,
CEQ2 W It can be derived that right3, right2, and right1 for -1 are different depending on XDIR.
[0095]
The R / L selector 146 inputs and selects the above-described NEQ, PEQ, and XDIR, and selects an appropriate one from the CEQ2 W -1, CEQ2 W -2, CEQ2 W -3, CEQ2, CEQ1, and CEQ0 are output to the calculators 139 to 144. Each of the calculators 139 to 144 can know which of the left and right comparators 127 to 132 should be referred to based on the input CCT and BPP. For example, when BPP is 1, zero bytes to 2 W It can be said that the comparison results of the comparators 127 to 132 up to −1 byte indicate whether or not they are transparent. At this time, it can be said that 0 is not transparent, and 1 is transparent.
[0096]
For example, as shown in FIG. 28A, when the BPP is 2, referring to the comparison result of each of the comparators 127 to 132 of 1 byte to the left and right with respect to the current process, either the left or the right Whether to refer to the comparison result depends on the value of the color tag currently being processed. When the color tag of the current process is zero, the right byte is the same pixel, and when the color tag of the current process is 1, the left byte is the same pixel. If the comparison results of the comparators 127 to 132 are both 1, it can be said that this pixel is transparent. FIG. 28 shows that portions other than the white background are the same pixel.
[0097]
B P When P is 3, it is possible to refer to the comparison results in the respective comparators 127 to 132 of up to 2 bytes for the current process. If the comparison results of the comparators 127 to 132 in the same pixel portion are all, it can be said that the pixel is transparent.
[0098]
Further, when the BPP is 4, the comparison result of each of the comparators 127 to 132 of up to 3 bytes on the left and right with respect to the current process can be referred to. Therefore, if the comparison results of the comparators 127 to 132 in the same pixel portion are all 1 as described above, it can be said that this pixel is transparent. As described above, the results calculated by the comparators 127 to 132 are output to the raster operation circuit 21 as TRPF.
[0099]
Finally, the raster operation circuit 21 in the image data transfer device 2 will be briefly described. FIG. 29 is a diagram showing the internal configuration of the raster operation circuit 21. This raster operation circuit 21 performs raster operation on the data read from the destination SRAM 18, 18, and 20 of the pattern. .
[0100]
The raster arithmetic circuit 21 mainly shifts data for one block from the source SRAM 19 in units of byte data, and shifts the data for one block from the pattern SRAM 20 in the same way. Shifter 151, 2 to perform 8-bit raster operation W 8-bit raster arithmetic circuit 152 1 ~ 152 n , An enable data calculation circuit 153 for calculating write enable data, a shifter (not shown) for shifting the source transparent flag in the enable data calculation circuit 153, and 2 for storing the result of the raster operation. W Registers 154 1 ~ 154 n Etc.
[0101]
First, 2 read from the destination SRAM 18 W The byte destination data is stored in the corresponding 8-bit raster arithmetic circuit 152. 1 ~ 152 n Is input. 2 read from the source SRAM 19 W The byte source data is shifted in byte units by the SB shifter 150 by an amount equal to the address difference SRCSFT in one block which is the shift data calculated by the mask arithmetic circuit 23, and is made to correspond to the destination data. Similarly, 2 read from the pattern SRAM 20 W The byte pattern data is also shifted in units of bytes by the PB shifter 151 by an amount equal to the PATSFT calculated by the mask operation circuit 23, and is made to correspond to the destination data. 8-bit raster arithmetic circuit 152 1 ~ 152 n Performs a raster operation on the destination, source, and pattern data according to the specified code, and stores the result in the register 154. 1 ~ 154 n To store. At this time, the PRCMSK calculated by the mask arithmetic circuit 23 is stored in each register 154. 1 ~ 154 n Is stored, and only the data for which PRCMSK becomes 1 is stored.
[0102]
The enable data calculation circuit 153 receives a transparent flag (DTRPF) from the destination SRAM 18, a transparent flag (STRPF) from the source SRAM 19, SRCPRC, SRCSFT, PRCMSK, etc. from the mask calculation circuit 23. Based on the input information, the enable data calculation circuit 153 calculates an enable flag EN that determines whether or not each byte data is written to the local memory 4. In the case of transparent, the enable flag EN is changed so that writing to the local memory 4 is not performed and the previous value is maintained in the local memory 4 as it is.
[0103]
The output FIFO 22 in the subsequent stage of the raster operation circuit 21 is set in the register 154 when the raster operation of all the byte data in one block is completed. 1 ~ 154 n The result stored in is stored in its own memory (not shown). When all the data for one destination sector has been written to the memory in the output FIFO 22, the data for one sector is continuously output to the memory controller 3, and the data is written to the local memory 4. Is doing the transfer.
[0104]
【The invention's effect】
As described above, according to the present invention, (1) When image data is processed and transferred, the image data is converted into image data in which one pixel is composed of one or more bytes, and the image data is transferred in units of blocks that are larger than the one-pixel image data. Align and execute arithmetic processing (2) Calculate the transfer start and transfer end block addresses for each scan line and transfer the image data continuously from the transfer start block to the transfer end block (3) A mask pattern for masking other than the transfer area is generated based on the transfer image start and end byte addresses in each block, and alignment within the block is performed in the transfer area. (Four) A color tag is set for each byte of image data, and a color tag for each byte is set based on the transfer image start byte address in the block. Sending By incorporating the image data transfer device into the image display processing system, it is possible to increase the speed and efficiency of the image display processing.
[Brief description of the drawings]
FIG. 1 is a block diagram for explaining a basic configuration of an image display processing system according to an embodiment of the present invention.
FIG. 2 is a diagram schematically illustrating a function of an image data transfer apparatus in the system.
FIG. 3 is a block diagram showing a detailed configuration of the apparatus.
FIG. 4 is a diagram showing in more detail a rectangular (display) area of image data including a transfer rectangular area in the apparatus.
FIG. 5 is a diagram schematically showing XDIR and YDIR of a transfer rectangular area in the apparatus.
FIG. 6 is a diagram showing a configuration of image data built in a local memory in the apparatus.
FIG. 7 is a flowchart showing a processing flow of the apparatus.
FIG. 8 is a diagram showing a basic configuration inside an address counter in the apparatus.
FIG. 9 is a diagram for explaining sector data stored in a sector address register in the counter.
FIG. 10 is a diagram showing sector data stored in a sector address register in the counter.
FIG. 11 is a diagram for explaining a configuration of each data at the time of mask calculation processing in the counter.
FIG. 12 is a diagram for explaining a result of mask calculation processing in the counter.
FIG. 13 is a diagram showing an initial value and an update pattern of a color tag calculation counter inside the counter.
FIG. 14 is a diagram showing a configuration in a local memory of each start address of destination, source, and pattern in the same device.
FIG. 15 is a block diagram showing an internal configuration of a mask arithmetic circuit in the same device.
FIG. 16 is a diagram for explaining processing of each data in a mask arithmetic circuit in the same device.
FIG. 17 is a diagram showing an internal configuration of each SRAM in the same device.
FIG. 18 is a diagram for explaining a data configuration of color tag calculation processing in each SRAM in the same device;
FIG. 19 is a diagram for explaining a data configuration of the same process.
FIG. 20 is a diagram for explaining a data configuration of the same process.
FIG. 21 is a diagram showing the relationship among color tags, tag blocks, and BPPs in the same processing.
FIG. 22 is a diagram showing the relationship among color tags, tag blocks, and BPPs in the same processing.
FIG. 23 is a diagram showing a relationship among color tags, tag blocks, and BPPs in the color tag calculation process.
FIG. 24 is a diagram showing an internal configuration of a transparent calculation circuit in each SRAM in the same device.
FIG. 25 is a diagram for explaining a data configuration of transparent calculation processing in the circuit;
FIG. 26 is a diagram for explaining a data comparison method in the processing;
FIG. 27 is a diagram showing a configuration of a data comparison result in the same processing.
FIG. 28 is a diagram showing a comparison result of data in the same processing.
FIG. 29 is a diagram showing an internal configuration of a raster operation circuit in the same device.
FIG. 30 is a block diagram illustrating a configuration of a conventional image display processing system.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... CPU, 2 ... Image data transfer apparatus, 3 ... Memory controller, 4 ... Local memory, 5 ... Display apparatus, 11 ... Interface, 12 ... Destination address calculation circuit, 13 ... Source address calculation circuit, 14 ... Pattern address calculation Circuit: 15 ... Destination address counter, 16 ... Source address counter, 17 ... Pattern address counter, 18 ... Destination SRAM, 19 ... Source SRAM, 20 ... Pattern SRAM, 21 ... Raster arithmetic circuit, 22 ... Output FIFO, 23 ... Mask arithmetic circuit, 24... Controller.

Claims (6)

指定された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置において、
前記画像データは、１ピクセルが１又は複数のバイトで構成された画像データであり、前記１ピクセルの画像データよりも大きい複数バイトからなるブロック単位で画像データを転送し、且つ転送元領域と転送先領域とでブロック内における位置合わせを行って前記演算処理を実行し、
前記１ピクセル分の画像データは、バイト毎にカラータグが設定されたものであり、前記ブロック内の転送画像開始バイトアドレスに基づいて各バイトのカラータグが設定されるものである
ことを特徴とする画像データ転送装置。The image data in the transfer source area and the image data in the transfer destination area stored in the image data storage device are calculated based on the parameters relating to the designated transfer source area and transfer destination area, and then transferred to the transfer destination area. In the image data transfer device to
The image data is image data in which one pixel is composed of one or a plurality of bytes, and the image data is transferred in block units each having a plurality of bytes larger than the image data of one pixel, and is transferred to a transfer source area. Perform the above-mentioned arithmetic processing by performing alignment within the block with the destination area ,
The image data for one pixel has a color tag set for each byte, and a color tag for each byte is set based on a transfer image start byte address in the block. An image data transfer device. 前記指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのバイト数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始ブロックアドレス及び転送終了ブロックアドレスを算出し、
前記転送開始ブロックアドレスを含む転送開始ブロックから前記転送終了ブロックアドレスを含む転送終了ブロックまで連続的に前記画像データを転送するものである
ことを特徴とする請求項１記載の画像データ転送装置。Based on the parameters related to the designated transfer source area and transfer destination area and the number of bytes per pixel, a transfer start block address and a transfer end block address are calculated for each scanning line including the transfer source area and the transfer destination area. And
The image data transfer device according to claim 1, wherein the image data is continuously transferred from a transfer start block including the transfer start block address to a transfer end block including the transfer end block address. 前記各ブロック内の転送画像開始バイトアドレス及び転送画像終了バイトアドレスに基づいて前記転送元領域及び転送先領域以外の領域をマスクするマスクパターンを生成すると共に、このマスクパターンを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行う
ことを特徴とする請求項１又は２記載の画像データ転送装置。Based on the transfer image start byte address and the transfer image end byte address in each block, a mask pattern for masking an area other than the transfer source area and the transfer destination area is generated, and the transfer source is used using the mask pattern. The image data transfer apparatus according to claim 1 or 2, wherein the area and the transfer destination area are aligned in a block. 画像データを記憶する画像データ記憶装置と、
この画像データ記憶装置内に記憶された画像データの転送元領域及び転送先領域に関するパラメータを出力する中央処理装置と、
この中央処理装置から出力された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置と、
前記画像データ記憶装置に記憶された画像データを表示する画像データ表示装置と、
を備えた画像表示処理システムにおいて、
前記画像データは、１ピクセルが１又は複数のバイトで構成された画像データであり、
前記中央処理装置は、前記１ピクセルを構成するバイト数を前記画像データ転送装置に出力し、
前記画像データ転送装置は、前記１ピクセルの画像データよりも大きい複数バイトからなるブロック単位で画像データを転送し、且つ転送元領域と転送先領域とでブロック内における位置合わせを行って前記演算処理を実行したのち、前記画像データ記憶装置に格納するものであり、
前記１ピクセル分の画像データは、バイト毎にカラータグが設定されたものであり、
前記画像データ転送装置は、前記ブロック内の転送画像開始バイトアドレスに基づいて各バイトのカラータグを設定するものである
ことを特徴とする画像表示処理システム。An image data storage device for storing image data;
A central processing unit for outputting parameters relating to a transfer source area and a transfer destination area of image data stored in the image data storage device;
After the arithmetic processing of the image data of the transfer source area and the image data of the transfer destination area stored in the image data storage device based on the parameters relating to the transfer source area and the transfer destination area output from the central processing unit, An image data transfer device for transferring to the transfer destination area;
An image data display device for displaying the image data stored in the image data storage device;
In an image display processing system comprising:
The image data is image data in which one pixel is composed of one or a plurality of bytes,
The central processing unit outputs the number of bytes constituting the one pixel to the image data transfer device,
The image data transfer device transfers the image data in units of blocks each having a plurality of bytes larger than the image data of one pixel, and performs alignment in the block between a transfer source area and a transfer destination area, and the arithmetic processing After the execution state, and are not to be stored in the image data storage device,
The image data for one pixel is a color tag set for each byte,
The image display processing system, wherein the image data transfer device sets a color tag for each byte based on a transfer image start byte address in the block . 前記画像データ転送装置は、
前記指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのバイト数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始ブロックアドレス及び転送終了ブロックアドレスを算出し、
前記転送開始ブロックアドレスを含む転送開始ブロックから前記転送終了ブロックアドレスを含む転送終了ブロックまで連続的に前記画像データを転送するものである
ことを特徴とする請求項４記載の画像表示処理システム。The image data transfer device includes:
Based on the parameters related to the designated transfer source area and transfer destination area and the number of bytes per pixel, a transfer start block address and a transfer end block address are calculated for each scanning line including the transfer source area and the transfer destination area. And
The image display processing system according to claim 4 , wherein the image data is continuously transferred from a transfer start block including the transfer start block address to a transfer end block including the transfer end block address. 前記画像データ転送装置は、
前記各ブロック内の転送画像開始バイトアドレス及び転送画像終了バイトアドレスに基づいて前記転送元領域及び転送先領域以外の領域をマスクするマスクパターンを生成すると共に、このマスクパターンを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行うものである
ことを特徴とする請求項４又は５記載の画像表示処理システム。The image data transfer device includes:
Based on the transfer image start byte address and the transfer image end byte address in each block, a mask pattern for masking an area other than the transfer source area and the transfer destination area is generated, and the transfer source is used using the mask pattern. The image display processing system according to claim 4 or 5, wherein alignment in the block is performed between the area and the transfer destination area.
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