JP3834922B2 - エラー訂正装置および方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、積符号を用いてエラー訂正符号化されたディジタルデータを復号化するために用いられるエラー訂正装置に関する。
【0002】
【従来の技術】
現在、DVCR(ディジタルビデオカセットレコーダ)などの、A/V(オーディオ/ビデオ)信号をディジタル的に磁気テープなどの記録媒体に対して記録/再生する装置においては、エラー訂正のために積符号による符号化が多く用いられている。
【0003】
この積符号による符号化においては、1シンボル(例えば1バイト)単位でマトリクス状に配列されたデータに対して、その列方向に対して例えばリードソロモン符号によってそれぞれ符号化がなされ、外符号パリティが生成される。そして、データおよび外符号パリティに対して、行方向に対して符号化がなされ、内符号パリティが生成される。このように、列方向に対して外符号パリティが生成され、行方向に対して内符号パリティが生成されることによって、積符号によるエラー訂正符号化が行われる。このとき、データの時系列の順序は、例えば行方向に一致している。
【0004】
図12は、この積符号による符号化を用いた、従来技術によるディジタル記録/再生装置の構成の一例を示す。例えばディジタルビデオデータが記録データとしてインターフェイス100を介してBRR(Bit Rate Reduction)エンコーダ101に供給される。このBRRエンコーダ101では、供給された記録データに対してデータ圧縮が施される。圧縮された記録データは、上述した積符号によるエラー訂正符号化を行うエラー訂正エンコーダ102に供給される。
【0005】
このエラー訂正エンコーダ102は、RAM(図示しない)と接続されており、供給された記録データは、このRAMに書き込まれる。そして、供給されRAMメモリに書き込まれたたこの記録データに対して、上述のように、外符号パリティおよび内符号パリティが生成され、積符号のエラー訂正符号化がなされる。符号化されたこの記録データは、上述の行方向に従ってRAMから読み出され、記録のためのアンプなどを含む記録駆動部103に供給され、磁気ヘッド104によって磁気テープ105に記録される。
【0006】
このときの記録は、例えば、磁気ヘッド104が回転ドラム上に設けられ、この磁気ヘッド104によって磁気テープ105に対して斜めにトラックを形成するような、ヘリカルスキャン方式で以て行われる。
【0007】
磁気テープ105に記録されたデータが磁気ヘッド106によって読み出され、再生データとされる。この再生データは、イコライザ107を介して内符号デコーダ108に供給され、内符号によるエラー訂正が行われる。すなわち、データの各行に対して配された内符号パリティに基づき、各行毎にエラー訂正が行われる。そして、エラー訂正結果として、エラーフラグが各行のシンボルに対して付される。これは、例えば、エラー数が符号の持つエラー訂正能力を上回り、エラーが訂正されずに残っている場合、エラーが存在することを示すために、その行の全シンボルに対してエラーフラグが付される。
【0008】
内符号のエラー訂正がなされたこの再生データは、RAM109に書き込まれる。この内符号デコーダ108は、RAM109に対するアドレス制御を行うことができるもので、このRAM109に書き込まれる再生データは、内符号デコーダ108によってアドレス制御され、RAM109におけるアドレス空間内に配置される。
【0009】
このようにして、内符号デコーダ108において内符号によるエラー訂正が行われると、このエラー訂正された再生データがRAM109から読み出される。このとき、デコーダ108によるアドレス制御によって、再生データは、RAM109の積符号の列方向に向かって読み出される。したがって、このRAM109において、外符号の方向にデータの順序が読み替えられる。
【0010】
こうして外符号方向に読み替えられた再生データは、外符号デコーダ110に供給され、外符号デコーダ110によって外符号によるエラー訂正が行われる。すなわち、データの各列に対して配された外符号パリティに基づき、各列毎にエラー訂正が行われる。この外符号によるエラー訂正の際には、外符号と共に、内符号デコーダ108における復号化の際に各シンボルに対して付されたエラーフラグも用いられる。
【0011】
外符号デコーダ110においてエラー訂正されたこの再生データは、RAM111に書き込まれる。この外符号デコーダ110は、RAM111に対するアドレス制御を行うことができるもので、このRAM111に書き込まれる再生データは、外符号デコーダ110によってアドレス制御され、RAM109におけるアドレス空間内に配置される。
【0012】
そして、エラー訂正結果として、エラーフラグが各シンボルに対して付される。これは、例えば、エラー数が符号の持つエラー訂正能力を上回り、エラー訂正が行われなかった場合、エラーが存在することを示すために付される。
【0013】
外符号デコーダ110において外符号によるエラー訂正が行われると、このエラー訂正された再生データがRAM111から読み出される。このとき、デコーダ110によるアドレス制御によって、再生データは、RAM111のアドレス空間における行方向に向かって読み出される。したがって、このRAM111において、RAM109からの読み出しの際に読み替えられた読み出し方向が再び読み替えられ、最初の読み出し方向、すなわち、本来のデータ順に戻される。
【0014】
このようにして、内符号および外符号によるエラー訂正が行われたこの再生データは、BRRデコーダ112に供給される。このBRRデコーダ112において、記録時にデータに施されたデータ圧縮が解かれる。圧縮を解かれたこの再生データは、インターフェイス113を介してディジタルビデオデータとして外部に出力される。
【0015】
なお、外符号デコーダ110においてエラー訂正しきれずに、エラーフラグが付されたデータに関しては、この後、例えば補間などの手法を用いてエラー修整がなされる。
【0016】
上述のようなディジタル記録/再生装置において、実際的には、記録側のBRRエンコーダ101およびエラー訂正エンコーダ102は、それぞれ1つの集積回路で構成される。また、再生側において、内符号デコーダ108,外符号デコーダ110,およびBRRデコーダ112がそれぞれ1つの集積回路で構成される。
【0017】
【発明が解決しようとする課題】
上述のように、積符号によって符号化されたディジタルデータは、先ず内符号によるエラー訂正が行われ、その結果に基づいて外符号によるエラー訂正が行われることによって、復号化されると共に、内符号および外符号によるそれぞれのエラー訂正の際には、データの読み替えが行われる。そのため、上述したように、積符号の列方向にに読み替えを行うためのRAM108および行方向に読み替えを行うためのRAM110がそれぞれ必要とされていた。
【0018】
そのため、これらRAM109,111と内符号デコーダ108,外符号デコーダ110とをそれぞれ結線しなければいけないために、内符号デコーダ108および外符号デコーダ110それぞれの集積回路においてピン数が多くなってしまい、またそれに伴い消費電力も大きくなってしまうという問題点があった。
【0019】
さらに、独立した外付けRAMがRAM109,111のように2つ必要となるために、コスト的にも不利になってしまうという問題点があった。
【0020】
したがって、この発明の目的は、積符号の列方向および行方向に読み替えを行うために2つのRAMが用いられていたことによる、無駄な電力消費、ピン数の増加、およびコストアップなどの問題が解消されたエラー訂正装置を提供することにある。
【0021】
【課題を解決するための手段】
この発明は、上述した課題を解決するために、積符号によってエラー訂正符号化されたデータを復号化するようにしたエラー訂正装置において、内符号によるエラー訂正を行う内符号デコーダと、内符号によるエラー訂正が行われた後に外符号によるエラー訂正を行う外符号デコーダと、第1の領域および第2の領域とからなり、内符号デコーダによるエラー訂正が行われたデータおよび外符号デコーダによるエラー訂正が行われたデータとを格納し、所定数のデータを連続的に入出力可能なメモリとを有し、メモリに対するデータの格納は、同一の内符号の系列のデータが外符号の系列の順番に基づき所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、外符号の系列に基づき第1の領域と第2の領域とに交互に配置することを特徴とするエラー訂正装置である。
【0022】
また、この発明は、上述した課題を解決するために、積符号によってエラー訂正符号化されたデータを復号化するようにしたエラー訂正方法において、内符号によるエラー訂正を行う第1のステップと、内符号によるエラー訂正が行われた後に外符号によるエラー訂正を行う第2のステップと、第1の領域および第2の領域とからなり、第1のステップによるエラー訂正が行われたデータおよび第2のステップによるエラー訂正が行われたデータとを格納し、所定数のデータを連続的に入出力可能なメモリとを有し、メモリに対するデータの格納は、同一の内符号の系列のデータが外符号の系列の順番に基づき所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、外符号の系列に基づき第1の領域と第2の領域とに交互に配置することを特徴とするエラー訂正方法である。上述したように、この発明は、内符号によるエラー訂正がなされたデータならびに外符号によるエラー訂正がなされたデータが共通のメモリに格納され、この格納の際に、同一の内符号の系列のデータが外符号の系列の順番に基づき所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、外符号の系列に基づき、メモリの第1の領域と第2の領域とに交互に配置するようになされているため、内符号方向と外符号方向のそれぞれに対して、連続的にデータの書き込みならびに読み出しを行うことができる。
【0023】
【発明の実施の形態】
以下、この発明の実施の一形態を、図面を参照しながら説明する。図1は、この発明によるエラー訂正装置が適用されたディジタルビデオ記録/再生装置の構成の一例を概略的に示す。この発明においては、積符号によって符号化されたデータの復号化の際の、内符号によるエラー訂正を行う内符号デコーダ、および、外符号によるエラー訂正を行う外符号デコーダとを、1つの集積回路内に構成するものである。また、従来内符号デコーダおよび外符号デコーダに対してそれぞれ必要だったデータ読み替え用のRAMを、RAMに対するアクセスを時分割制御することで1つに共用化する。さらに、このRAMに対するデータのアドレス制御を工夫することで、より速く、データの書き込みおよび読み出しができるようにする。
【0024】
図1において、例えばビデオデータおよび4チャンネルのオーディオデータが含まれる記録データがインターフェイス1を介してBRRエンコーダ2に供給される。このBRRエンコーダ2では、供給された記録データに対してデータ圧縮が施される。この圧縮は、例えば、BRRエンコーダ2に供給されたデータがブロック化されDCT変換され、量子化され、可変長符号化されることによって行われる。このようにして圧縮された記録データは、エラー訂正エンコーダ3に供給される。
【0025】
このエラー訂正エンコーダ3は、RAM(図示しない)と接続されており、供給された記録データは、このRAMに書き込まれる。そして、供給されRAMメモリに書き込まれたこの記録データに対して、上述の従来技術において説明したように、外符号パリティおよび内符号パリティが生成され、積符号のエラー訂正符号化される。この、内符号および外符号の積符号が完結するデータの大きさを、エラー訂正ブロックと称する。
【0026】
エラー訂正エンコーダからの符号化データは、上述の行方向に従ってRAMから読み出され、記録のためのアンプなどを含む記録駆動部4に供給され、磁気ヘッド5によって磁気テープ6に記録される。この記録は、回転ドラム上に設けられた磁気ヘッド5によって磁気テープ6に対して斜めにトラックが形成される、ヘリカルスキャン方式で以て行われ、さらに、互いに異なる角度を有する1組の磁気ヘッドによって、隣接するトラックにおいてアジマスが異ならされ記録される、アジマス方式が用いられる。
【0027】
この記録方式の一例として、回転ドラム上に4個の磁気ヘッド5が設けられ、各ヘッドに対応するチャンネルをA,B,C,Dとした場合、これら4個の磁気ヘッド4によってA,B,C,Dの順でトラックが形成される。また、これらのうち、AおよびC,BおよびDがそれぞれアジマスが一致するトラックである。このとき、互いにアジマスの異なる、隣接した2トラック(AおよびBチャンネル、並びにCおよびDチャンネル)を1組としてセグメントが構成される。また、4チャンネルあるオーディオデータは、例えば、トラックに対して中央部に、ビデオデータに挟まれるように配される。
【0028】
磁気テープ6に記録されたデータが磁気ヘッド7によって、上述した、記録データが記録された順序に従って読み出され、再生データとされる。この読み出された再生データは、イコライザ8を介してエラー訂正デコーダ9に供給される。このエラー訂正デコーダ9は、内符号デコーダおよび外符号デコーダが1つの集積回路として構成されたもので、接続されたRAM10に対するアドレス制御を行うことができる。
【0029】
エラー訂正デコーダ9に供給された再生データは、内符号によるエラー訂正を施され、アドレス制御されRAM10に書き込まれる。こうして、1エラー訂正ブロック分のデータがRAM10にたまると、外符号によるエラー訂正を行うために、外符号方向にデータが読み出され、エラー訂正デコーダ9に供給される。供給されたこのデータは、外符号によるエラー訂正を施され、再びRAM10に書き込まれる。このようにして1エラー訂正ブロック分のエラー訂正が終了すると、エラー訂正デコーダ9の制御によってRAM10からデータが内符号方向(元のデータの順序)に読み出され、出力される。このとき、エラーが符号の持つエラー訂正能力を超えて存在したときには、データに対して所定の位置にエラーフラグが付され出力される。
【0030】
このRAM10におけるこれら内符号および外符号によるエラー訂正時のデータ入出力の際には、A/Vデータにおけるビデオデータおよびオーディオデータのそれぞれにおける処理単位の違いがあり、また、1つのRAMで外符号によるエラー訂正のためおよびエラー訂正後の出力のためのデータの読み替えが生じるため、RAM10に対するデータの書き込みおよび読み出しのタイミングが交錯する。そのため、このRAM10に対するデータの書き込みおよび読み出しのタイミングの制御は、エラー訂正デコーダ9の制御により時分割で行われる。この制御の詳細については、後述する。
【0031】
このエラー訂正デコーダ9から出力された再生データは、BRRデコーダ11に供給される。このBRRデコーダ11において、記録時にデータに施されたデータ圧縮が解かれる。例えば、BRRデコーダ11に供給されたデータが可変長復号化され逆量子化され、逆DCT変換され逆ブロック変換されることによって圧縮が解かれる。このようにして圧縮を解かれたこの再生データは、インターフェイス12を介してディジタルビデオデータとして外部に出力される。
【0032】
なお、エラー訂正デコーダ9においてエラー訂正しきれずに、エラーフラグが付されたデータに関しては、この後、例えば補間などの手法を用いてエラー修整がなされる。
【0033】
図2および図3は、上述のエラー訂正ブロックの構成の一例を概略的に示す。この例では、1フレームのデータが磁気テープ上に形成された12トラックによって構成される。また、上述したように、互いにアジマスの異なる、隣接した2トラックを1組としてセグメントが構成されており、1フレームは、12トラック=6セグメントから成る。これらセグメントには、0〜5までセグメント番号が付けられる。
【0034】
図2に示されるビデオデータの例においては、図2Aの如くこの12フレーム中の1トラックが図2Bに示される1エラー訂正ブロックを形成する。例えば217バイト×226バイトのデータ配列から成るビデオデータに対して、矢印bの方向に、各列のデータが例えば(250,226)リードソロモン符号によって符号化され、24バイトの外符号パリティが生成される。さらに、これらビデオデータおよび外符号パリティに対して、矢印aの方向に、各行のデータが例えば(229,217)リードソロモン符号によって符号化され、12バイトの内符号パリティが生成される。また、各々のデータ行の先頭には、それぞれ2バイトの大きさを有するシンクデータおよびIDが配される。
【0035】
図3は、オーディオデータにおけるエラー訂正ブロックの構成の一例を示す。図3Aに示されるように、オーディオデータは、1フレーム分の12トラックのうち6トラックで1エラー訂正ブロックを形成する。例えば217バイト×12バイトのデータ配列から成るオーディオデータに対して、矢印bの方向に、例えば(24,12)リードソロモン符号によって符号化され、12バイトの外符号パリティが生成される。さらに、これらビデオデータおよび外符号パリティに対して、矢印aの方向に、例えば(229,217)リードソロモン符号によって符号化され、12バイトの内符号パリティが生成される。また、それぞれのデータ行の先頭には、シンクデータおよびIDが配される。
【0036】
図4は、これらエラー訂正ブロックにおける1シンクブロックの構成を、ビデオデータを例にとって概略的に示す。先頭の2バイトはシンクデータである。続く2バイトはIDであって、この1シンクブロックの1トラック内での番号(セグメント番号)やシンクブロック番号などが記される。このIDに217バイトのビデオデータ(または外符号パリティ)および内符号パリティが続く。磁気テープに対する記録データは、このシンクブロックが連続したものである。
【0037】
図5は、上述のエラー訂正デコーダ9の構成の一例を示す。このエラー訂正デコーダ9は、1つの集積回路として構成される。このエラー訂正デコーダ9は、磁気ヘッドの2つのアジマスのうちの片アジマスに対応している。すなわち、1つのエラー訂正デコーダ9には、例えばAおよびCチャンネルのデータが供給される。そのため、上述のディジタルビデオ記録/再生装置においては、BおよびDチャンネルのデータの処理のためのエラー訂正デコーダが設けられる。この他方のエラー訂正デコーダは、図5に示すエラー訂正デコーダ9と同一の構成であるので、その説明を省略する。
【0038】
オーディオデータおよびビデオデータから成る再生データがイコライザ8からシリアル/パラレル変換回路(以降、S/Pと称する)20に供給される。イコライザ8から例えば94MHzのビットレートのビットシリアルデータとして出力された再生データは、このS/P20において、例えば11.7MHzの8ビットパラレルデータとされる。このパラレルデータがシンク検出回路21に供給されシンクデータを検出され、レートコンバータ22に供給される。
【0039】
このレートコンバータ22は、内部にメモリを有しており、供給されたデータをためてクロックの乗せ替えを行うことによりデータのレートを変換する。この例では、再生データのデータレート11.7MHzがより高いレート、例えば46.4MHzに変換される。このように高いレートに変換するのは、後述のメモリコントローラでデータの書き込みおよび読み出しを時分割処理で以て行うためである。
【0040】
レートコンバータ22でレートを上げられた再生データは、内符号デコーダ23に供給される。そして、この内符号デコーダ23において、1シンクブロック毎に内符号によるエラー訂正が行われる。このとき、符号の持つエラー訂正能力を超えたエラーがデータに含まれるときには、エラー訂正は行われず、エラーがあることを示すフラグがデータに付される。
【0041】
また、このときのエラー訂正情報がエラーカウンタ24に供給される。そして、このエラーカウンタ24において内符号エラー訂正デコーダ23におけるエラー数がカウントされ、カウント結果がバス25を介してインターフェイス26に供給される。一方、内符号エラー訂正デコーダ23でエラー訂正された再生データは、ID補間回路27に供給される。
【0042】
ID補間回路27に供給された再生データは、内部処理のためのIDの付け替えなどが行われ、デスクランブル回路28は、エンコーダ側のスクランブル回路によるスクランブルと逆の処理を行うもので、例えば‘1111’や‘0000’といったような同レベルの信号の連続が起きないようにされる。このデスクランブル回路28の出力は、メモリコントローラ29に供給される。
【0043】
このメモリコントローラ29には、SDRAM30が接続される。このSDRAM30に対するアドレス制御やデータの書き込み,読み出しの制御がこのメモリコントローラ29によって行われる。なお、SDRAM30は、クロック同期式のRAMであり、例えば16Mbitの容量のものが用いられる。なお、このメモリコントローラ29によるSDRAM30の制御の詳細については、後述する。
【0044】
また、このメモリコントローラ29において、供給された再生データをSDRAM30に書き込むか、ビデオ外符号デコーダ31に供給するか、また、そのまま出力するかなどの判断もなされる。この判断は、例えば、再生データに対してこのエラー訂正デコーダ内部で付加された情報に基づいて行ってもよい。また、外部からインターフェイス26を介して供給された情報に基づいて行うこともできる。
【0045】
再生データに対して外符号によるエラー訂正が必要な場合には、このメモリコントローラ29の制御によって、供給されたこのデータがSDRAM30に書き込まれ、外符号方向に読み替えられビデオ外符号デコーダ31に供給される。供給されたこのデータは、ビデオ外符号デコーダ31により外符号によるエラー訂正がなされ、エラー訂正結果として外符号エラーフラグが付される。そして、エラー訂正されたこの再生データがメモリコントローラ29を介してSDRAM30に書き込まれる。そして、SDRAM30から時系列方向にデータが読み出され、メモリコントローラ29を介して外部に出力される。
【0046】
また、再生データに対してエラー訂正が必要無い場合には、このデータは、メモリコントローラ29からビデオ外符号デコーダ31に送られること無く外部に出力される。この場合、データがSDRAM30から読み出されて出力される場合と、メモリコントローラ29からそのまま出力される場合とがある。このデータのエラー訂正の制御については、後述する。
【0047】
読み出されたオーディオデータは、オーディオ外符号エラー訂正デコーダ32に供給される。そして、このデコーダ32で外符号によるエラー訂正が行われる。このとき、この1つのエラー訂正デコーダ9には例えばAおよびCチャンネルといった、片アジマスのデータしか供給されない。上述のビデオデータと異なり、6トラックで1エラー訂正ブロックが形成されるオーディオデータについては、片アジマスのデータだけではエラー訂正ブロックが形成されず、エラー訂正を行うことができない。そのため、他方のエラー訂正デコーダ(図示しない)からこのエラー訂正デコーダ9のオーディオ外符号デコーダ32に対して、例えばBおよびDチャンネルのデータが供給される。一方、AおよびCチャンネルの再生オーディオデータが他方のエラー訂正デコーダのオーディオ外符号デコーダに対して供給される。
【0048】
なお、このオーディオデータに対する外符号によるエラー訂正の際にも、データに符号が持つエラー訂正能力を超えてエラーが存在した場合には、エラーフラグがオーディオ再生データに対して付される。
【0049】
このようにして、エラー訂正された再生オーディオデータは、レートコンバータ33に供給され、例えば256fs(12.3MHz)であるオーディオ信号のクロックに乗せ替えられる。レートコンバータ33からのオーディオデータがデシャッフリング回路34において時間軸方向に正しく並べ替えられコンシール回路35に供給される。このコンシール回路35では、データに付されたエラーフラグに基づいてデータ修整が行われる。そして、この修整された再生オーディオデータが外部に出力される。
【0050】
なお、メモリコントローラ29に供給されたビデオデータから、ビデオVAUX回路36によってVAUXデータが抜き出される。また、オーディオAUX回路37によってオーディオ外符号デコーダ32の出力からAAUXデータが抜き出される。抜き出されたこのVAUXデータおよびAAUXデータがバス25およびインターフェイス26とを介して、外部の機器などに送られる。ここで、VAUXデータおよびAAUXデータは、それぞれビデオデータおよびオーディオデータに関連する補助的なデータである。
【0051】
なお、エラー訂正デコーダ9において用いられる、各種タイミング信号は、タイミング信号発生回路38によって生成される。また、エラーカウンタ24には、上述したように、内符号エラー訂正デコーダ23およびビデオ外符号デコーダ31における、デコード時のエラー数が供給されている。供給されたこれらの信号に基づいてこのエラーカウンタ24でカウントされたエラー数は、バス25およびインターフェイス26を介して外部に送られる。これにより、エラーレートの計測などを行うことができる。
【0052】
図6は、SDRAM30におけるデータの書き込みおよび読み出しの時分割処理の一例を示す。SDRAM30では、内符号によるエラー訂正後のビデオデータ書き込み,外符号によるエラー訂正処理のための読み出しおよび書き込み,ビデオデータの出力のための読み出し,およびオーディオデータの書き込みならびに読み出しという、複数の処理が並行して行われる。30フレーム/1秒である場合、1フレームは、46.4MHzのクロックで1,546,872クロックに相当する。このクロックに対して、1008クロック単位で時分割処理を行うことによって、上述の複数の処理を並行して行うことができる。
【0053】
この1008クロックに対して、各々の処理に必要なクロックが予め割り当てられることによって時分割処理が行われる。例えば、図15Bに示されるように、154クロックが内符号および外符号によるエラー訂正処理後のビデオデータ出力に対して割り当てられる。16クロックがオーディオ外符号デコーダ32によるエラー訂正のためのオーディオデータ読み出しに対して割り当てられる。256クロックがビデオ外符号デコーダ31によるエラー訂正のためのビデオデータの書き込みおよび読み出しに割り当てられる。また、582クロックが内符号によるエラー訂正後のSDRAM30に対するA/Vデータの書き込みに割り当てられる。
【0054】
このようなクロック割り当てに対して、先ず、内符号および外符号によるエラー訂正処理後のビデオデータ出力およびオーディオ外符号デコーダ32によるエラー訂正のためのオーディオデータ読み出しがそれぞれ154クロックおよび16クロックのうちに行われる。そして、続く256クロックでビデオ外符号デコーダ31によるエラー訂正のためのビデオデータの書き込みおよび読み出しが行われ、最後に、内符号によるエラー訂正後のSDRAM30に対するA/Vデータの書き込みが行われる。この書き込まれたデータは、次の周期で読み出され、同様の処理が行われる。
【0055】
次に、この発明の主題を成す、SDRAM30に対する制御について説明する。上述したように、SDRAM30は、メモリコントローラ29によってアドレス制御や書き込み,読み出しの制御がなされる。なお、以下の説明は、ビデオデータに対する処理を中心に行う。
【0056】
理解を容易とするために、図7に、上述の図2に示したビデオデータのエラー訂正ブロックにおけるデータ配列の一例について詳細に示す。データは、8ビットからなる1シンボルを単位として構成される。この図7において、Sx−Dyは、それぞれ1シンボルのデータを表す。互いに同じxが同一の系列の内符号方向のデータであることを示し、互いに同じyが同一の系列の外符号方向のデータであることを示す。すなわち、Sx−D0,Sx−D1,SxD2,・・・,Sx−D216が同一の系列の内符号方向のデータである。同様に、S0−Dy,S1−Dy,S2−Dy,・・・,S249−Dyが同一の系列の外符号方向のデータである。
【0057】
なお、以下では、「同一の系列の内符号方向のデータ」を「内符号系列のデータ」と称し、「同一の系列の外符号方向のデータ」を「外符号系列のデータ」と称する。
【0058】
SDRAM30でのアドレス割り当ては、カラム(行)アドレスおよびロー(列)アドレスとでマトリクス状になされる。図8は、これらカラムアドレスおよびローアドレスとから成るSDRAM30のアドレス空間に対する、上述の図7に示されるエラー訂正ブロックのデータ配置の一例を概略的に示す。
【0059】
図8Aに概略的に示されるように、SDRAM30は、メモリ領域として、切り替えて使用されるバンクAおよびバンクBの2つの領域を有する。これらバンクAおよびバンクBのそれぞれにおいて、ビット’0’〜’5’で表される6ビットからなるローアドレスが設けられる。このSDRAM30は、16ビットのデータ幅を有し、この16ビットを1ワードとして、ローアドレスのそれぞれに対して、256ワードからなるカラムアドレスが配される。
【0060】
このSDRAM30は、1度の指定で複数のカラムアドレスに対して連続的にアクセスして、書き込みあるいは読み出しを連続的に行う、所謂バーストライト/バーストリードを行うことができる。書き込みまたは読み出しで連続して出力または入力されるワード数をバースト長と称する。このバースト長は、例えば’1’,’2’,’4’,’8’,フルページといったように、各種設定可能である。この例では、バースト長は、’4’に設定される。
【0061】
この発明では、同一の内符号系列のデータがバースト長に対応する数毎に外符号系列の順番にそれぞれまとめられ、同一のローアドレスに対して配置される。それと共に、内符号系列のデータは、前半と後半とに分けられ、それぞれがローアドレス毎にバンクAとバンクBとに対して交互に配置される。したがって、内符号方向でのデータの書き込み/読み出しの際には、カラムに対してランダムにアクセスが行われる。また、外符号方向でのデータの書き込み/読み出しを行う際には、バースト長単位でバンクAとBとがインターリーブされアクセスがなされる。
【0062】
1つのローアドレスに対して、内符号方向のデータが4系列分、バースト長に対応する数毎にまとめられて割り当てられる。すなわち、アドレス’0’から開始されるローアドレスにおいて、ローアドレス’0’に対してS0−Dy,S1−Dy,S2−Dy,およびS3−Dyの4系列のデータが割り当てられる。ローアドレス’1’には、S4−Dy,S5−Dy,S6−Dy,およびS7−Dyの4系列のデータが割り当てられる。同様に、ローアドレス’2’には、S8−Dy,S9−Dy,S10−Dy,およびS11−Dyの4系列のデータが割り当てられる。以下同様にして、ローアドレス’61’まで、4系列ずつデータが割り当てられる。
【0063】
なお、内符号データは、上述の図2Bに示されるように、250シンクブロックからなり、内符号方向のデータ系列が系列S0〜系列S249まで250ある。そのため、このように1ローアドレスに対して、内符号方向のデータを4系列ずつ割り当てると、最後の2系列(S248−DyおよびS249−Dy)が余る。そこで、ローアドレス’62’には、これらS248−DyおよびS249−Dyが割り当てられると共に、余った2系列分がダミーデータで埋められる。
【0064】
一方、カラムアドレスについては、内符号方向のデータが前半と後半(すなわち、前半のSx−D0〜Sx−D109と、後半のSx−D110〜Sx−216)とに分けられ、1ローアドレス毎に、これら前半と後半とがバンクAおよびバンクBとで入れ替えられ配置される。すなわち、ローアドレス’0’については、バンクAでは内符号方向のデータ系列S0〜S3の前半が配置され、バンクBでは後半が配置される。次のローアドレス’1’では、バンクAとバンクBとで配置が入れ替えられ、バンクAにデータ系列S4〜S7の後半が配置され、バンクBに前半が配置される。
【0065】
図8Bは、それぞれのローアドレスに対するデータの配置の一例を詳細に示す。ここでは、ローアドレス’0’〜’2’について示されている。1ワードすなわち16ビットを有する1カラムアドレスで示される領域に対して、データの1データが8ビットからなるため、2シンボルが1組とされて配置される。便宜上、図8Bにおける1カラムアドレスで示される領域の上側の8ビットを上カラム、下側の8ビットを下カラムとそれぞれ称する。外符号方向の系列Dyにおいて、yが奇数であるデータが上カラムに配置され、yが偶数であるデータが下カラムに配置される。
【0066】
内符号方向のデータ系列の前半が配置されるバンクの最初の4カラムアドレス(カラムアドレス’0’〜’3’)には、同一のローアドレスに配置されるデータの識別を行うためのIDが配置される。このIDに続けて、カラムアドレス’4’からデータが格納される。
【0067】
上述したように、シンボルがバースト長単位でまとめられて配置される。このとき、外符号方向の系列(Dy)が同一で、内符号方向の系列(Sx)が連続するようにまとめられる。この例では、バースト長が4とされているため、上カラムおよび下カラムのそれぞれにおいて、4データがまとめられる。
【0068】
IDに続く4カラムアドレス(カラムアドレス’4’〜’7’)には、下カラムにはxが0〜3でyが0であるデータ、すなわち、データS0−D0,S1−D0,S2−D0,およびS3−D0が順に配置される。同カラムアドレスの上カラムにはxが下カラムと同一の0〜3でyが1であるデータ、すなわち、S0−D1,S1−D1,S2−D1,およびS3−D1が順に配置される。以下同様にして、4カラムアドレス毎に同一の外符号方向のデータ系列がまとめられ、メモリ空間内にデータが配置される。なお、バンクAおよびBのそれぞれの、カラムアドレス’224’以降には、ダミーデータが配置される。
【0069】
ところで、SDRAM30の制御は、コマンドによってなされる。例えば、SDRAM30の所定のコマンド入力端子と、パラレルに12ビットの入力端を有するアドレス入力端子とに対して供給された信号の組み合わせによって、SDRAM30に対する所定のコマンド入力がなされる。このコマンドは、メモリコントローラ29によって生成され出力され、SDRAM30に対して供給される。
【0070】
SDRAM30を制御する際には、コマンド入力の際に、この同期式メモリであるSDRAM30が有する非同期特性に基づく幾つかの制約事項が存在する。SDRAM30に対する書き込みや、SDRAM30からの読み出しを効率良く制御する際には、この制約事項を十分考慮に入れる必要がある。以下に、このSDRAM30の制御ならびに制約事項について、概略的な説明を行う。
【0071】
SDRAM30を使用するに当たって、先ず、モードレジスタが設定される。このモードレジスタを設定することで、SDRAM30の動作モードが設定される。モードレジスタは、モードレジスタ設定コマンドによって設定される。モードレジスタによって、CASレーテンシ,ラップタイプ,およびバースト長が設定される。このモードレジスタの設定後は、20ns以上経過するまで次のコマンドの入力ができない。
【0072】
CASレーテンシは、これらのパラメータの中でも最も重要なもので、コマンド入力からデータリードまでのレーテンシ(クロック数)を設定する。すなわち、コマンドが入力されてから、このCASレーテンシだけ待ってデータリードが開始される。CASレーテンシは、例えば’1’,’2’,または’3’から何れかの値が選択され設定される。この例では、CASレーテンシを’2’に設定する。
【0073】
ラップタイプは、バーストライト/バーストリードを行う際の、バーストデータのアドレスがインクリメントされる順序を指定する。シーケンシャルまたはインターリーブのうち何れかが選択できる。また、バースト長は、’1’,’2’,’4’,’8’,またはフルページのうち何れかが選択され設定される。この例では、バースト長を’4’に設定する。
【0074】
SDRAM30において、アクティブコマンドにより、対象バンクの所定のローアドレスがアクティブとされ、書き込み/読み出しが可能な状態とされる。そして、このアクティブとされたバンクのローアドレスに対するデータライト/データリードコマンドが入力されると共に、データが入力され、対象バンクの対象ローアドレスに対するデータの書き込み/読み出しが行われる。データの書き込み/読み出し後には、プリチャージを行う必要がある。オートプリチャージ付きライト/リードコマンドを実行することによって、データの書き込み/読み出しがなされた後の所定期間後に、自動的にプリチャージを行うことができる。
【0075】
ライトコマンド同士の間隔は、1クロック分である。すなわち、ライトコマンドは、1クロック毎に制限無しに入力することができる。同様に、リードコマンド同士の間隔は、1クロック分であって、リードコマンドも1クロック毎に制限無しに入力することができる。但し、読み出しの際には、CASレーテンシが存在するため、リードコマンドが入力されてから実際にデータが出力されるまでには、CASレーテンシ分だけ遅延が生ずる。CASレーテンシが’2’と指定されたこの例では、リードコマンドが入力された2クロック分後に、データの出力がなされる。
【0076】
また、これらライトコマンドおよびリードコマンドは、それぞれ別のライトコマンドあるいはリードコマンドでインタラプトが可能である。これにより、ライトあるいはリードを行うカラムアドレスを1クロック単位で指定することができる。
【0077】
SDRAM30では、非同期特性に基づく制約事項として、これら各コマンド入力ならびに動作の間には、それぞれ所定の間隔が必要とされる。この制限事項の違反は、SDRAM30の誤動作を引き起こす。図9は、この制約条件の一例を一覧して示す。最上段に示される数値は、SDRAM30の動作の最小間隔とされるサイクルである。ここでは、サイクルが13nsであるSDRAMを20nsのクロックで動作させる例について説明する。
【0078】
リフレッシュコマンドから次のリフレッシュコマンドあるいはアクティブコマンドまでの間隔は、間隔tRCと称され、最小で、7クロック分に相当する130nsが必要である。アクティブコマンドからプリチャージコマンドまでの間隔は、間隔tRAS と称され、最小で91nsが必要である。これは、5クロック分に相当する。逆に、プリチャージコマンドとアクティブコマンドまでの間隔は、間隔tRPと称され、39nsが必要とされる。これは、2クロック分に相当する。アクティブコマンドとデータリード/データライトコマンドまでの間隔は、間隔tRCD と称され、2クロック分に相当する39nsが必要とされる。一方のバンクをアクティブにした後に他方のバンクをアクティブにする際の各アクティブコマンド間の間隔は、間隔tRRD と称され、39ns必要とされる。これは、2クロック分に相当する。
【0079】
データ入力とプリチャージコマンドとの間隔は、間隔tDPL と称される。データの書き込みをオートプリチャージ付きライトコマンドで以て行い、オートプリチャージを指定した場合の、最後のデータ入力と次のアクティブコマンドとの間隔は、間隔tDAL と称される。これら間隔tDPL および間隔tDAL は、CASレーテンシによって左右される。間隔tDPL において、CASレーテンシが3の場合、1クロック+13nsが必要とされる。これは、2クロック分に相当する。CASレーテンシが1または2では、共に、1クロック分に相当する19.5nsが必要とされる。また、間隔tDAL において、CASレーテンシが3の場合、2クロック+39nsが必要とされる。これは、4クロック分に相当する。CASレーテンシが1または2では、1クロック+39nsが必要とされる。これは、3クロック分に相当する。
【0080】
次に、このような制約事項を考慮した上での、SDRAM30に対するデータの書き込み/読み出し制御について、図10および図11、さらに上述の図8を用いて説明する。
【0081】
先ず、内符号系列ついて説明する。この内符号系列の書き込み/読み出しでは、バンクAから開始される系列とバンクBから開始される系列とが存在する。これは、内符号方向の前半と後半とがバンクAおよびバンクBに対して、ローアドレス毎に交互に配置されているためである。図10AがバンクAから開始される内符号系列の書き込みを示し、図10BがバンクAから開始される読み出しを示す。同様に、図10CがバンクBから開始される内符号系列の書き込みを示し、図10DがバンクBから開始される読み出しを示す。また、図10および後述する図11の各図に共通して、上段がコントロールコマンドを示し、下段がデータを示す。
【0082】
図10Aにおいて、バンクAの所定のローアドレスxをアクティブにするために、アクティブコマンドRAxが供給される。このコマンドRAxによって、x行目のローアドレスがアクティブとされる。上述の図8に示されるように、最初のデータ(S0−D0)は、ローアドレス’0’,カラムアドレス’1’にで表されるアドレスに書き込まれる。そこで、ここでは、xを’0’として、ローアドレス’0’がアクティブにされる。このアクティブコマンドRAxから間隔tRCD (すなわち2クロック分)経過後に、ライトコマンドが実行され、データの書き込みを行うためのカラムアドレスが指定される。
【0083】
上述したように、このSDRAM30では、ライトコマンドの入力が1クロック毎に制限無く行える。これを利用し、カラムアドレスの指定を行う際にライトコマンドを1クロック毎に次々にインタラプトする。これにより、カラムアドレスがCA0,CA1,CA2,・・・,CA55というように、ワード単位で連続的に指定される。なお、アドレスCA55に続けて、空き領域であるカラムアドレスCAdumへの書き込みが指定され、ダミーデータが4ワード分書き込まれる。このダミーデータの書き込みは、バンクAに続けてバンクBへの書き込みがなされる際に、プリチャージが実行されるために指定される。
【0084】
バンクAの最後のアドレスであるこのCAdumの指定の際に、オートプリチャージ付きライトコマンドで以てカラムアドレスCAdumの指定がなされる。CASレーテンシが’2’とされたこの例では、コマンドCAdumが入力された1クロック後にプリチャージが自動的に開始される。
【0085】
各々のカラムアドレスは、同じ内符号系列同士が連続して、外符号系列がデータの順序に従い書き込まれるように指定される。すなわち、上述の図8Bを参照し、ローアドレスに対してデータがバースト長単位で、外符号方向の系列(Dy)が同一で、内符号方向の系列(Sx)が連続するようにまとめられ配置されている。そこで、最初に指定されたカラムアドレスに対して、カラムアドレスをバースト長単位でインクリメントして順次指定する。例えばカラムアドレスCA0の指定の際にカラムアドレス’4’を指定し、アドレスCA1ではカラムアドレス’8’を指定する。
【0086】
このようにカラムアドレスの指定を行うことによって、Sx−D0,Sx−D1,Sx−D2,・・・,Sx−D108,Sx−D109というように、ローアドレスRAxに対して連続的にデータを書き込むことができる。
【0087】
カラムアドレスCAdumの指定がなされたら、2クロック分の間隔を置いて、同一のローアドレスで以て、バンクBをアクティブにするアクティブコマンドRBxが入力される。以下、バンクAへの書き込みと同様の制御によってアドレス指定がなされ、データの書き込みがなされる。このローアドレスに対応する最終データの次には、カラムアドレスCBdumによって空き領域が指定され、ダミーデータが連続的に4ワード分書き込まれる。
【0088】
バンクBまで書き込み終わったら、再びバンクAから、開始のカラムアドレスが1つ隣に移され、同様の制御が行われる。例えば、上述ではカラムアドレス’4’を最初のアドレスとしたので、ここでは、隣のカラムアドレス’5’が最初のアドレスとされる。この制御は、バースト長分、すなわち4回繰り返される。これにより、例えば上述の図8に示される、ローアドレス’0’へのデータの書き込みがすべて終了したことになる。
【0089】
バンクAから開始される内符号系列の書き込みが終了すると、ローアドレスが1つインクリメントされ、図10Cに示されるように、バンクBから開始される内符号系列の書き込みがなされる。なお、このバンクBから開始される内符号系列の書き込みは、アドレス指定がバンクAとバンクBとで入れ替わっているだけで、図10AのバンクAから開始される書き込みと同一の処理なので、説明を省略する。
【0090】
こうして、順次ローアドレスをインクリメントしながら、図10Aおよび図10Cに示される制御を交互に行う。このような制御を行うことによって、内符号系列の順序に従い、データが上述の図8Aおよび図8Bに示されるような配置に書き込まれる。ローアドレス’62’への書き込みが終了した時点で、全てのデータの書き込みが終了される。
【0091】
内符号系列の読み出しも、書き込みと略同様な制御によって行われる。すなわち、図10Bに示されるように、バンクAの所定のローアドレスがアクティブコマンドRAxによってアクティブにされ、間隔tRCD 経過後にリードコマンドが入力され、カラムアドレスが指定される。バースト長単位でデータの読み出しが行われ、バンクAの読み出しが終了すると共に、プリチャージが実行される。そして、間隔tRP後にバンクBがアクティブにされ、バンクBからの読み出しが行われる。これをバースト長分繰り返した後、ローアドレスがインクリメントされ、図10Dに示される、バンクBからの内符号系列の読み出しが開始される。こうして、順次ローアドレスをインクリメントしながら図10Bおよび図10Dに示される制御を交互に行う。
【0092】
なお、読み出しの場合には、CASレーテンシの存在によって、アクティブコマンドの入力に対してCASレーテンシ分遅延してデータが読み出される。図10Bに示される例では、バンクAの所定のローアドレスxをアクティブにするためのアクティブコマンドRAxが入力され、間隔tRCD すなわち2クロック後にリードコマンドが入力され、カラムアドレスCA0が指定される。このカラムアドレスCA0からのデータの読み出しは、CASレーテンシ分、すなわち、CASレーテンシが’2’に設定されているこの例では、リードコマンドによるカラムアドレスCA0の指定よりも2クロック後に、データが読み出される。
【0093】
また、読み出しの際にも、バンクを切り替える際のプリチャージに対応してダミーの読み出しアドレスが指定される。読み出しの際には、書き込みと異なりダミーデータへのアクセスによってデータの破壊などが起きないため、バースト長より短い3カラムアドレス分のダミーデータが読み出される。
【0094】
読み出しの際の制御をこのように行うことで、図8のように書き込まれたデータを、内符号方向に順次読み出すことができる。
【0095】
上述のように、この実施の一形態によれば、内符号系列について、データの書き込み時にはダミーデータの書き込みに要した8クロック分、また、読み出し時には同じくダミーデータの読み出しに要した6クロック分しかクロックに無駄が生じず効率的である。
【0096】
次に、外符号系列について、図11を参照しながら説明する。外符号系列の書き込み/読み出しについても、バンクAから開始される系列とバンクBから開始される系列とが存在する。バンクAから開始される系列は、内符号系列の前半に対するもので、バンクBから開始される系列は、後半に対するものである。図11AがバンクAから開始される内符号系列の書き込みを示し、図11BがバンクAから開始される読み出しを示す。同様に、図11CがバンクBから開始される内符号系列の書き込みを示し、図11DがバンクBから開始される読み出しを示す。
【0097】
上述の内符号方向では、図8に示されるアドレス空間に対して横方向、すなわち、カラム方向にデータの書き込み/読み出しが行われていた。これに対して、この外符号系列では、アドレス空間に対して縦方向、すなわち、ロー方向にデータの書き込み/読み出しがなされる。ローアドレスをインクリメントすると共に、バンクAとバンクBとを交互に切り替えインターリーブしながらアドレスの指定を行うことで、同一の外符号系列毎に、内符号系列が連続されるようにデータの書き込み/読み出しを行うことができる。
【0098】
先ず、書き込みについて説明する。上述の図8に示されるように、最初に書き込むデータ(S0−D0)は、バンクAのローアドレス’0’,カラムアドレス’1’に配置される。そこで、図11Aに示されるように、書き込みはバンクAから開始され、バンクAのローアドレス’0’をアクティブにするために、アクティブコマンドRA0が入力される。次に、カラムアドレスが指定される。このアクティブコマンドRA0から間隔tRCD (すなわち2クロック分)経過後に、オートプリチャージ付きライトコマンドが入力され、データの書き込みを行うためのカラムアドレスCAyが指定される。このライトコマンドによって、バースト長単位でデータの書き込みがなされる。また、このSDRAM30では、1ワードが16ビットとされているため、8ビットからなるシンボルが2シンボルずつ書き込まれる。
【0099】
例えばy=1とされ、カラムアドレス’1’から’4’まで、同一カラムアドレスに書き込まれるデータの組、すなわち、データS0−D0とS0−D1,S1−D0とS1−D1,S2−D0とS2−D1,およびS3−D0とS3−D1とが連続的に書き込まれる。この書き込みが終了されると、自動的にプリチャージが開始される。
【0100】
次のデータが書き込まれるべきアドレスは、図8に示されるように、バンクBにおける1つ上のローアドレスである。そこで、バンクがバンクAからバンクBへと切り替えられる。バンクAに対する書き込みが行われている間に、バンクBのローアドレス’1’をアクティブにするためのアクティブコマンドRB1が入力される。このアクティブコマンドRB1は、上述の、カラムアドレスCAyを指定するオートプリチャージ付きライトコマンドが入力されてから、2クロックの後に入力される。
【0101】
アクティブコマンドRB1が入力されてから間隔tRCD (2クロック分)経過後に、オートプリチャージ付きライトコマンドが入力され、データの書き込みを行うためのカラムアドレスCByが指定される。ここでは、カラムアドレス’0’が指定される。そして、上述のバンクAの場合と同様に、バースト長単位で内符号方向に連続して4データ×2(S4−D0とS4−D1,S5−D0とS5−D1,S6−D0とS6−D1,S7−D0とS7−D1)が書き込まれ、書き込まれた後に、プリチャージが自動的に実行される。
【0102】
また、このバンクBに対して書き込みが行われている間に、バンクAのアクティブコマンドRA2が入力され、バンクAの次のローアドレス’2’がアクティブにされる。このアクティブコマンドRA2は、先にバンクAに対してなされたデータ入力から(上述の例では、S3−D0の入力があったクロックから)間隔tDAL 、すなわち3クロック分の経過を待って入力される。そして、このアクティブコマンドRA2から2クロック後に、オートプリチャージ付きライトコマンドが入力され、バンクAのカラムアドレスCAyが指定される。この例では、カラムアドレス’0’が指定される。
【0103】
以下、このように、ローアドレスをインクリメントすると共に、バンクAとバンクBとを交互に切り替えながらアドレスの指定が行われる。ローアドレス’62’への書き込みまで、カラムアドレスは、固定的に指定される。なお、バースト長が4であるのに対して外符号方向のデータ数が250個であるため、最後尾の書き込み時に2データ分余りが生じる。ここには、ダミーデータが2データ分書き込まれる。
【0104】
ローアドレス’62’への書き込みが終了したら、ローアドレスがアドレス’0’に戻され、カラムアドレスCAyがインクリメントされ、次のカラムアドレスへの書き込みが開始される。これが繰り返され、ローアドレス’62’およびカラムアドレス’223’とで指定されるアドレスに対して書き込みがなされると、内符号系列の前半の書き込みが全て終了する。すると、次に、内符号系列の後半の書き込みが開始される。この内符号系列の後半の書き込みは、バンクBから開始される。
【0105】
このバンクBから開始される書き込みも、上述のバンクAから開始される書き込みと同様にして行われる。図11Cに示されるように、バンクBをアクティブにするためのアクティブコマンドRB0が入力される。そして、このアクティブコマンドRB0から間隔tRCD だけ待って、オートプリチャージ付きライトコマンドが入力され、カラムアドレスCByが指定される。バンクBから開始される書き込みは、カラムアドレス’0’から開始されるので、y=0とされカラムアドレス’0’が指定される。そして、ローアドレスをインクリメントすると共に、バンクBとバンクAとを交互に切り替えながら、これらバンクAおよびBに対して、カラムアドレスが固定的にされてアドレスの指定が行われ、同一内符号系列のデータが外符号系列に連続して、バースト長単位で書き込まれる。
【0106】
外符号系列の読み出しは、書き込みと略同様な制御によって行われる。すなわち、バンクAから開始される読み出しについては、図11Bに示されるように、バンクAのローアドレス’0’がアクティブコマンドRA0によってアクティブとされ、間隔tRCD 経過後にオートプリチャージ付きリードコマンドが入力され、カラムアドレスCAyが指定され、指定されたカラムアドレスCAyからバースト長単位でデータが読み出される。また、このリードコマンドの2クロック後にアクティブコマンドRB1が入力され、バンクBがアクティブとされ、ローアドレスがインクリメントされる。このアクティブコマンドRB1から間隔tRCD 経過後にオートプリチャージ付きリードコマンドが入力され、カラムアドレスCByが指定され、指定されたカラムアドレスCByからバースト長単位でデータが読み出される。
【0107】
このように、読み出しの際にも、ローアドレスをインクリメントすると共に、バンクAとバンクBとを交互に切り替えながら、これらバンクAおよびBとに対して、それぞれ対応するカラムアドレスが固定的に指定されてアドレスの指定が行われ、同一内符号系列のデータが外符号方向に連続して、バースト長単位で読み出される。そして、ローアドレス’62’までの読み出しが終了されると、カラムアドレスがインクリメントされ、ローアドレス’0’から同様に読み出しが開始される。こうして、バンクAから開始される読み出しが全て終了されると、次に、図11Dに示される、バンクBからの読み出しが開始される。バンクBからの読み出しは、バンクAから開始される読み出しと略同様な制御で以てなされる。
【0108】
なお、読み出しの際には、CASレーテンシの制限を受け、リードコマンドが入力されてからCASレーテンシで指定されたクロックが経過してから読み出しが開始される。したがって、この例では、リードコマンドによってカラムアドレスCAyが指定されてから2クロック後に、データの読み出しが開始される。
【0109】
また、オートプリチャージ付きライトコマンドによるオートプリチャージは、CASレーテンシが2の場合、最後に出力されるバーストデータよりも1クロック前に開始される。例えば、図11Aの最初のオートプリチャージ付きライトコマンド(CAy)によるオートプリチャージは、S2のデータ出力のタイミングで開始される。同一のバンクにおいて、プリジャージが開始されてからアクティブコマンドが入力されるまでは、間隔tRP(2クロック分)必要とされる。この2クロックの経過後に、次のアクティブコマンドRA1が入力される。
【0110】
このように、この実施の一形態によれば、外符号系列について、データの書き込み時にはダミーデータの書き込みに要した2クロック分、また、読み出し時にも同じくダミーデータの読み出しに要した2クロック分しかクロックに無駄が生じず効率的である。
【0111】
なお、上述の説明では、SDRAM30において、バースト長が4、CASレーテンシが2としたが、これはこの例に限定されるものではない。この発明は、他のバースト長、他のCASレーテンシの条件の下でも適用させることが可能である。例えば、CASレーテンシを3に設定した場合には、アクティブコマンドとライト/リードコマンドとの間隔をレーテンシに対応して適切(例えば3クロック)に設定すれば、上述の説明と同様に、間断無く効率的にSDRAM30に対するアクセスを行うことができる。
【0112】
また、SDRAM30の容量の効率化を図るために、バースト長を4以外の値(例えば、バースト長を8にした場合)にした場合でも、SDRAM30におけるデータの配置を変更することで対応することが可能である。すなわち、同一の内符号系列のデータを、バースト長に対応する数毎に順番にまとめ、同一のローアドレスに配置すると共に、バンクAおよびバンクBとで交互に書き込み/読み出しができるように配置する。このようにすることで、上述の説明と同様に、間断無く効率のよいアクセスを実現することができる。
【0113】
【発明の効果】
以上説明したように、この発明によれば、積符号によるエラー訂正ブロックを構成する各データにおいて、同一の内符号系列のデータがバースト長に対応する数毎に順番にまとめられ、同一のローアドレスに配置されると共に、バンクAおよびバンクBとで交互に書き込み/読み出しができるように配置されている。そのため、内符号系列では、カラムに対してランダムアクセスを行い、外符号系列では、バースト長単位でバンクAとBとでインターリーブすることで、データの書き込み/読み出しが間断無く効率的に、且つ高速に行える効果がある。
【0114】
また、このようなデータ配置とされているために、内符号系列および外符号系列とで同じアドレス配置とすることができる効果がある。
【0115】
またそのため、外符号デコーダで用いられるメモリと、内符号デコーダで用いられるメモリとを共通化でき、積符号によるエラー訂正を、1つのメモリで以て行うことができる効果がある。
【図面の簡単な説明】
【図1】この発明によるエラー訂正装置が適用されたディジタルビデオ記録/再生装置の構成の一例を概略的に示すブロック図である。
【図2】エラー訂正ブロックの構成の一例を概略的に示す略線図である。
【図3】エラー訂正ブロックの構成の一例を概略的に示す略線図である。
【図4】1シンクブロックの構成を概略的に示す略線図である。
【図5】エラー訂正デコーダの構成の一例を示すブロック図である。
【図6】データの書き込みおよび読み出しの時分割処理の一例を示す略線図である。
【図7】ビデオデータのエラー訂正ブロックにおけるデータ配列の一例を示す略線図である。
【図8】SDRAMのアドレス空間に対するエラー訂正ブロックのデータ配置の一例を概略的に示す略線図である。
【図9】SDRAMの非同期特性に基づく制約事項の一例を一覧で示す図である。
【図10】内符号系列の書き込み/読み出しを説明するためのタイミングチャートである。
【図11】外符号系列の書き込み/読み出しを説明するためのタイミングチャートである。
【図12】符号による符号化を用いた、従来技術によるディジタル記録/再生装置の構成の一例を示すブロック図である。
【符号の説明】
9・・・エラー訂正デコーダ、23・・・内符号デコーダ、29・・・メモリコントローラ、30・・・SDRAM、31・・・ビデオ外符号デコーダ、32・・・オーディオ外符号デコーダ
Claims (5)
- 積符号によってエラー訂正符号化されたデータを復号化するようにしたエラー訂正装置において、
内符号によるエラー訂正を行う内符号デコーダと、
上記内符号によるエラー訂正が行われた後に外符号によるエラー訂正を行う外符号デコーダと、
第1の領域および第2の領域とからなり、上記内符号デコーダによるエラー訂正が行われたデータおよび上記外符号デコーダによるエラー訂正が行われたデータとを格納し、所定数のデータを連続的に入出力可能なメモリと
を有し、
上記メモリに対するデータの上記格納は、同一の上記内符号の系列のデータが上記外符号の系列の順番に基づき上記所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、上記外符号の系列に基づき上記第1の領域と上記第2の領域とに交互に配置することを特徴とするエラー訂正装置。 - 請求項1に記載のエラー訂正装置において、
上記メモリに対する上記内符号方向へのデータの書き込みあるいは読み出しは、上記メモリのカラムアドレスに対するランダムアクセスによって連続的に行うことを特徴とするエラー訂正装置。 - 請求項1に記載のエラー訂正装置において、
上記メモリに対する上記外符号方向へのデータの書き込みあるいは読み出しは、上記所定数毎に、上記第1の領域と上記第2の領域とを交互に選択し、連続的に行うことを特徴とするエラー訂正装置。 - 請求項1に記載のエラー訂正装置において、
上記メモリでは、上記メモリに対する書き込みならびに読み出しの指令と共に指令される所定のコマンドにより、自動的にプリチャージが行われることを特徴とするエラー訂正装置。 - 積符号によってエラー訂正符号化されたデータを復号化するようにしたエラー訂正方法において、
内符号によるエラー訂正を行う第1のステップと、
上記内符号によるエラー訂正が行われた後に外符号によるエラー訂正を行う第2のステップと、
第1の領域および第2の領域とからなり、上記第1のステップによるエラー訂正が行われたデータおよび上記第2のステップによるエラー訂正が行われたデータとを格納し、所定数のデータを連続的に入出力可能なメモリと
を有し、
上記メモリに対するデータの上記格納は、同一の上記内符号の系列のデータが上記外符号の系列の順番に基づき上記所定数毎にそれぞれまとめられ同一のローアドレスに対して配置されると共に、上記外符号の系列に基づき上記第1の領域と上記第2の領域とに交互に配置することを特徴とするエラー訂正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08952397A JP3834922B2 (ja) | 1997-04-08 | 1997-04-08 | エラー訂正装置および方法 |
Applications Claiming Priority (1)
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