JP3822532B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、パッケージ内に複数の半導体メモリチップを内蔵したICカードやメモリシステムなどの半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置の一つとして、電気的書替えを可能にしたEEPROM(Electrically Erasable Programmable Read Only Memory)が知られている。なかでも、メモリセルを複数個直列接続してNANDセルを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。
【0003】
このようなNANDセル型EEPROMなどのメモリデバイスでは、通常、電源投入後に、チップの初期化動作が行われる。
【0004】
NANDセル型EEPROMのように非常に多くのメモリセルを集積したメモリチップは、チップ製造時に全てのメモリセルが正常に製造されるとは限らず、欠陥のある不良メモリセルが発生する可能性が高い。1個でも不良メモリセルがあると、そのチップは不良品となり、捨てなければならない。しかしながら、そのようにするとメモリチップの製造コストが非常に高価なものになってしまう。
【0005】
そこで、NANDセル型EEPROM等では、不良置き換え用のスペアブロックを予め設けておき、不良メモリセルが発生しているブロックを例えばブロック単位でスペアブロックに置き換えることにより、不良メモリセルが発生しているメモリチップを救済して、チップ良品率を高めるようにしている。
【0006】
先のメモリチップの初期化動作の一例として、上記のような不良メモリセルが発生しているブロックのスペアブロックへの置き換え動作や、メモリチップ内で使用される種々の電圧を最適値に設定するための電圧トリミング動作などが挙げられる。
【0007】
この初期化動作が行われる期間は、通常、電源投入時に電源電圧が規定範囲の値に到達した後からある一定時間、例えば数百マイクロ秒程度経過するまでの間に設定されており、この初期化動作期間には外部からメモリチップを制御することができない。
【0008】
従来では、メモリチップを使用するシステム側で、上記の初期化動作期間に相当する時間を計測して初期化動作期間の終了を認識し、その後、メモリチップを制御するようにしていた。
【0009】
しかし、この場合には、メモリチップを使用するシステム側で時間を計測するという余分な作業が必要となり、メモリチップの制御が複雑になるという問題があった。
【0010】
この問題を解決する手段の一つとして、電源投入時に、電源電圧が規定範囲の値に到達した後からメモリチップを外部で制御可能となるまでの期間がビジー(Busy)状態であることを示すビジー信号をメモリチップから出力させる方法がある。ビジー状態出力に関しては、例えばNANDセル型EEPROMは、従来から、データ読出し/データ書込み/データ消去の各動作中にメモリチップがビジー状態にあることを出力するという機能を有している。ビジー状態にあるか否かを出力する方法としては、(A)ビジー状態出力専用のパッドから出力する、あるいは(B)ビジー状態出力用コマンド入力後、データ出力イネーブル状態となった時にI/Oパッドから出力する、という方法が使用されてきた。
【0011】
通常は、システムやユーザによりビジー状態の検知方法が異なるため、(A)、(B)の両方が使用できるようにすることにより利便性を高めている。つまり、(A)、(B)両方の実現が不可欠である。
【0012】
一方、EEPROMやEEPROMなどのメモリチップを含むICカードやメモリシステムでは、従来から複数のメモリチップを実装したパッケージ製品を使用していた。すなわち、ICカードやメモリシステム等においてメモリ容量を増加させるために、一つのパッケージ内に複数個のメモリチップを内蔵させる方法が広く採用されており、一例として複数の不揮発性メモリチップを内蔵させたパッケージ製品がある。
【0013】
複数のメモリチップを含むパッケージ製品では、電源投入時に、パッケージ内の全ての不揮発性メモリチップにおいてチップ初期化動作が完了するまでビジー状態が出力されなければならない。
【0014】
図36は、複数のメモリチップを内蔵し、パッケージ化された従来のメモリデバイスの概略的な構成を示すブロック図である。ここでは一例として、2個のメモリチップMC1 、MC2 を内蔵したものを示している。メモリデバイス10内の上記両メモリチップMC1 、MC2 にはそれぞれ電源電圧Vccと接地電圧GNDとが供給される。また、上記両メモリチップMC1 、MC2 のビジー状態出力専用パッドは、ビジー状態出力専用端子11に共通に接続されている。この出力専用端子11は負荷抵抗12を介して電源電圧Vccのノードに接続されている。さらに上記両メモリチップMC1 、MC2 のI/OパッドはともにI/O端子13に接続されている。このI/O端子13はI/Oバス14に接続されている。
【0015】
上記出力専用端子11からは、メモリチップMC1 、MC2 のうち少なくともいずれか一方がビジー状態のときに“L”レベルとなるビジー信号/BusyA(/は反転信号を意味する)が出力される。
【0016】
メモリデバイス10にビジー状態出力用コマンドが入力された時に、上記I/O端子13からは対応するメモリチップがビジー状態ならば“L”レベルとなるビジー信号/Busy1または/Busy2が出力される。
【0017】
複数のメモリチップを内蔵したパッケージ製品では、電源投入後に、パッケージ内の全てのメモリチップの初期化動作が完了するまでの間中、ビジー状態が出力されなければならない。従って、パッケージ内の全てのメモリチップからビジー状態を出力する必要があり、個々のメモリチップからI/Oパッド及びI/O端子13を介してビジー状態を表す信号が出力される。
【0018】
しかし、電源投入時のビジー信号の出力時間幅は、一般にはチップ毎にばらつきがあるため、実際には個々のチップ毎で異なる。つまり、一方のチップはビジー状態、他方のチップはレディー(Ready)状態、つまりビジー状態でない状態がある時が存在する。
【0019】
図37は、図36に示す従来のメモリデバイスにおいて、電源投入後から各チップが外部制御可能状態となるまでの動作の一例を示すタイミングチャートである。電源が投入され、電源電圧の値が所定値を超えると、メモリチップMC1 、MC2 でそれぞれ初期化動作が開始される。この初期化動作が行われる期間は“H”レベルで示されている。ここでは、例えばメモリチップMC1 に比べてメモリチップMC2 の初期化動作に要する時間が長くかかったとする。
【0020】
また、初期化動作の開始後に、メモリチップMC1 とMC2 からI/O端子13を介してビジー状態を表すビジー信号/Busy1、/Busy2が出力される。ビジー信号/Busy1、/Busy2が“L”レベルにされている期間がビジー状態に対応している。ビジー状態は各チップの初期化動作が完了すると解除されるので、ビジー信号/Busy1に対し、/Busy2がレディー状態に変わる時間が遅れる。つまり、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となる期間(図37中のTx)が生じる。このTxの期間に、メモリチップMC1 から出力されるビジー信号/Busy1は“H”レベル、メモリチップMC2 から出力されるビジー信号/Busy2は“L”レベルなので、もし、このTxの期間に、ビジー状態出力用コマンドが入力され、ビジー信号/Busy1、/Busy2がメモリチップMC1 とMC2 から出力されると、メモリチップMC1 、MC2 を介して、電源電圧Vccと接地電圧GNDとの間がショートする。このショートにより、各チップ内の接地電圧のレベルが上がる、または電源電圧のレベルが下がるなどが原因で、チップが誤動作する恐れがある。また、各チップにおいて、I/Oパッドから流れ出る出力電流の値は一般に大きく設定されているので、I/Oバス14を介してチップ相互間に大電流が流れ、デバイスそのものが破壊される危険性も出てくる。
【0021】
【発明が解決しようとする課題】
この発明は上記のような事情を考慮してなされたものであり、その目的は、複数のメモリチップを有し、これら複数のメモリチップ間で初期化動作期間にばらつきが生じたとしても、それぞれのビジー状態を示すビジー信号を出力するI/O端子を介して複数のメモリチップ間で電源電圧と接地電圧との間がショートすることを防止できる半導体記憶装置を提供することである。
【0022】
【課題を解決するための手段】
この発明の半導体記憶装置は、それぞれビジー状態を出力するI /O 端子を有する複数のメモリチップが同一パッケージ内に設けられ、前記複数のメモリチップはそれぞれ前記同一パッケージ内の他のメモリチップのビジー状態を検知する検知回路を有し、電源投入後に電源電圧の値が所定値に達した際にビジー状態にされ、前記複数のメモリチップの初期化動作が完了するまでの間中ビジー状態が維持され、前記複数のメモリチップの初期化動作が全て完了した後にビジー状態が解除されることを特徴とする。
【0023】
また、この発明の半導体記憶装置は、パッケージ内に設けられた複数のメモリチップと、前記複数のメモリチップ内にそれぞれ設けられ、それぞれ他のメモリチップにおけるビジー状態を検知してビジー信号を出力する検知回路を有し、電源投入後に電源電圧の値が所定値に達した際にビジー状態にされ、それぞれの初期化動作が完了するまでの間中ビジー状態が維持され、前記複数のメモリチップの初期化動作が全て完了した後にビジー状態を解除する複数のビジー制御回路と、前記複数のビジー制御回路に接続され、入力コマンドに応じて各ビジー制御回路から出力されるビジー信号をパッケージの外部に出力する複数のI/O端子とを具備したことを特徴とする。
【0024】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【0025】
図1は、この発明に係るメモリデバイスの概略的な基本構成を示すブロック図である。このメモリデバイス10では、同一のパッケージ内に複数のNANDセル型EEPROMからなるメモリチップが内蔵されている。ここでは一例として、2個のメモリチップMC1 、MC2 が内蔵される場合を示しているが、2個以上のメモリチップを内蔵させてもよい。
【0026】
メモリデバイス10内の上記両メモリチップMC1 、MC2 にはそれぞれ電源電圧Vccと接地電圧GNDとが供給される。また、上記両メモリチップMC1 、MC2 のビジー状態出力専用パッドはビジー状態出力専用端子11に共通に接続されている。この出力専用端子11は負荷抵抗12を介して電源電圧Vccのノードに接続されている。さらに上記両メモリチップMC1 、MC2 のI/OパッドはともにI/O端子13に接続されている。このI/O端子13はI/Oバス14に接続されている。
【0027】
上記出力専用端子11からは、メモリチップMC1 、MC2 のうちビジー状態となっている期間が長い方のメモリチップのビジー期間中、“L”レベルとなるようなビジー信号/BusyA(/は反転信号を意味する)が出力される。
【0028】
上記両メモリチップMC1 、MC2 相互間には少なくとも1本以上の配線16が設けられる場合があり、この配線16を介して各メモリチップのビジー状態が相互に伝えられる。
【0029】
上記I/O端子13からはビジー信号/Busy1、/Busy2が出力される。
【0030】
複数のメモリチップを内蔵したパッケージ製品では、電源投入時に、パッケージ内の全てのメモリチップの初期化動作が完了するまでビジー状態が出力されなければならない。従って、パッケージ内の全てのメモリチップからビジー状態を出力する必要があり、個々のメモリチップからI/O端子13を介してビジー状態を表す信号が出力される。
【0031】
なお、I/O端子13からのビジー状態出力はデータ出力イネーブル状態の時のみ行われ、データ出力ディセーブル状態の時は常にI/O端子13はフローティング状態にある。従って、ビジー信号/Busy1、/Busy2はデータ出力ディセーブル状態の時は常にフローティング状態となる。このデータ出力イネーブル/ディセーブル状態の制御は通常、制御専用ピン(チップ内ではパッド電圧)により行われる。以下、/Busy1、/Busy2のビジー出力について論じる場合には、基本的に前記した(B)ビジー状態出力用コマンド入力後のデータ出力イネーブル状態での/Busy1、/Busy2の状態を指すことにする。
【0032】
図2は、図1中のメモリチップMC1 、MC2 それぞれの内部構成を示すブロック図である。
【0033】
図2において、メモリセルアレイ21には、それぞれ制御ゲート、浮遊ゲート、選択ゲートを有するNAND型メモリセルが複数設けられている。これら複数のNANDセルはブロック分けされている。メモリセルアレイ21には、ビット線制御回路22、ロウデコーダ回路23、ウェル電位制御回路24、ソース線制御回路25、高電圧・中間電圧発生回路26が接続されている。
【0034】
上記ビット線制御回路22には、アドレスバッファ27から出力されるアドレス信号を受けるカラムデコーダ回路28及びデータ入出力バッファ29が接続されている。このビット線制御回路22は、カラムデコーダ回路28の出力信号に応じて、データの読み出し、書き込み、再書き込み、書き込みベリファイ、読み出しベリファイ及び消去を行う。すなわち、このビット線制御回路22は、主にCMOSフリップフロップ回路により構成されており、メモリセルに書き込み込むためのデータのラッチや、ビット線の電位を読み出すためのセンス動作及び書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチ動作を行う。
【0035】
ロウデコーダ回路23には、アドレスバッファ27、ワード線制御回路30、ロウデコーダ電源制御回路31が接続されている。ロウデコーダ回路23は、メモリセルの制御ゲート及び選択ゲートを制御する。ワード線制御回路30は選択されたブロック内のワード線の電位を制御し、ロウデコーダ電源制御回路31はロウデコーダ回路23の電源電位を制御する。
【0036】
ウェル電位制御回路24は、メモリセルアレイ21が形成されるp型ウェル領域、またはp型基板の電位を制御し、ソース線制御回路25はメモリセルアレイ21内のソース線の電圧を制御する。さらに、高電圧・中間電圧発生回路26は、消去用高電圧、書き込み用高電圧及び中間電圧を発生し、消去動作中のp型ウェル領域に供給したり、ワード線制御回路30、ロウデコーダ電源制御回路31、ロウデコーダ回路23を介して書き込み中のワード線に供給するととともに、ビット線制御回路22を介してビット線に供給する。
【0037】
各メモリチップにはさらにビジー制御回路32が設けられている。このビジー制御回路32は、電源投入時に、電源電圧が仕様保証範囲の値に到達した後からメモリチップを外部で制御可能となるまでの期間、または電源投入後の通常動作時に、データ読み出し/データ書き込み/データ消去の各動作中に、ビジー状態であることを示す前記2種類のビジー信号/BusyA、/Busy1(または/Busy2)を出力する。
【0038】
図3(a)は、図2中のメモリセルアレイ21内の1つのNAND型メモリセルの平面図を示し、図3(b)は、図3(a)の等価回路を示している。また、図4(a)は図3(a)に示す4A−4A線に沿った断面図を示し、図4(b)は図3(a)に示す4B−4B線に沿った断面図を示している。なお、図3(a)、(b)及び図4(a)、(b)において同一部分には同一符号を付す。
【0039】
図3(a)、(b)及び図4(a)、(b)に示すように、素子分離酸化膜42により囲まれたp型シリコン基板(またはp型ウェル領域)41内に複数のNANDセルからなるメモリセルが形成されている。1つのNANDセルには、例えば8個のメモリセルM1〜M8が設けられている。これら8個のメモリセルM1〜M8は直列接続されている。
【0040】
各メモリセルにおいて、基板41上にはゲート絶縁膜43を介して浮遊ゲート44(441、442、…、448)が形成されている。この浮遊ゲート44(441、442、…、448)の上部にはゲート絶縁膜45を介して制御ゲート46(461、462、…、468)が形成されている。これらメモリセルのソース、ドレインを構成するn型拡散層491、492、…、498は、隣接するもの同士が共有され、これにより各メモリセルが直列接続されている。
【0041】
各NANDセルのドレイン側及びソース側には、それぞれ選択ゲート449、469及び4410、4610が設けられている。これら選択ゲートは、メモリセルの浮遊ゲート及び制御ゲートと同時に形成される。これらメモリセルが形成された基板41上は例えばCVD酸化膜からなる層間絶縁膜47により覆われており、この層間絶縁膜47の上にビット線48が形成されている。このビット線48はNANDセルの一端側のドレイン拡散層490に接続されている。
【0042】
行方向に配置されたNANDセルの制御ゲート46(461、462、…、468)は、図3(a)、(b)に示すように、共通に制御ゲート線CG1、CG2、…、CG8として配置されている。これらの制御ゲート線はワード線となる。選択ゲート449、469及び4410、4610もそれぞれ行方向に連続的に配置され、選択ゲート線SG1、SG2とされる。
【0043】
図5は、上記のようなNANDセルがマトリクス状に配置されたメモリセルアレイの等価回路を示している。ここで、ワード線や選択ゲート線を共有するNANDセル群をブロックと呼び、図5中、破線で囲まれた領域を1個のブロックとする。メモリセルにおけるデータ読み出し、書き込み等の動作は、通常、複数のブロックのうち1個のブロックを選択して実行される。
【0044】
次に、上記NANDセル型EEPROMにおけるデータ書き込み、消去、読み出し動作について説明する。
【0045】
データ書込みの動作は、ビット線コンタクトから最も離れた位置のメモリセルから順に行なわれる。選択されたメモリセルの制御ゲートには高電圧Vpgm(例えば18V程度)が印加され、それよりビット線側のメモリセルの制御ゲート及び選択ゲートには中間電位Vmw(例えば10V程度)が印加され、ビット線にはデータに応じて0Vまたは中間電位Vmb(例えば8V程度)が印加される。
【0046】
ビット線に0Vが与えられた時、その電位は選択メモリセルのドレインまで伝達され、ドレインから浮遊ゲートにトンネル電流による電子注入が生じる。これにより、選択されたメモリセルの閾値電圧は正方向にシフトする。この状態を例えば“1”とする。ビット線に中間電位Vmbが与えられた時は電子注入が起こらず、従って閾値電圧は変化せず、負の状態に止まる。この状態は“0”である。
【0047】
データ消去はブロック単位で行われる。すなわち、選択されたNANDセルブロック内の全てのメモリセルに対して同時にデータ消去が行なわれる。すなわち、選択されたNANDセルブロック内の全ての制御ゲートが0Vとされ、p型ウェル領域(またはp型基板)に高電圧Vera(例えば22V程度)の電圧が印加される。ビット線、ソース線、非選択NANDセルブロック内の制御ゲート及び全ての選択ゲート線はフローティング状態にされる。これにより、選択されたNANDセルブロック内の全てのメモリセルで、トンネル電流による浮遊ゲートの電子がp型ウェル領域(またはp型基板)に放出され、閾値電圧が負方向にシフトする。
【0048】
データ読み出し動作は、選択されたメモリセルの制御ゲートが0Vとされ、それ以外のメモリセルの制御ゲート及び選択ゲートが、例えばほぼ電源電圧Vccもしくは電源電圧より少し高い読出し用電圧VH(通常はVccの2倍以下の電圧レベルであり、値としては5V以下)とされる。この状態で、選択メモリセルに電流が流れるか否かが検出されることにより、データセンスが行なわれる。
【0049】
ところで、図1のメモリデバイス10において、2個のメモリチップMC1 、MC2 の初期化動作が完了するまでは2個のチップともにビジー状態となるように制御するためには、同一パッケージ内の他のメモリチップのビジー状態を検知する必要がある。これを実現する方法として、(1)ビジー状態出力専用端子11から出力されるビジー信号/BusyAを用いて他のメモリチップのビジー状態を検知する方法と、(2)パッケージ内の全てのチップに共通に接続される専用の配線16を用い、この配線16を介して他のメモリチップのビジー状態を検知する方法との2つの方法が考えられる。
【0050】
(1)の方法は、パッケージ内の配線やチップ内のパッドの増加が避けられる長所があるが、ビジー信号/BusyAが出力されるビジー状態出力専用端子11がチップの外部にあるために、システム中の配線容量、電圧印加などの影響を受けることになり、これらの詳細な検討が必要である。
【0051】
一方、(2)の方法は、専用配線はパッケージ内にのみ設けられ、パッケージの外部に出す必要がないので、システム中の配線容量、電圧印加などの詳細な検討は不要であるが、パッケージ内の配線やチップ内のパッド数が増加するという短所がある。従って、パッケージ製品の用途に応じて(1)、(2)どちらかの方法を採用するかを検討する必要がある。
【0052】
図6は、上記の(2)の方法を採用したこの発明の第1の実施の形態によるメモリデバイスにおける図1中の2個のメモリチップMC1 、MC2 にそれぞれ設けられた図2中のビジー制御回路32の一部の構成を具体的に示す回路図である。
【0053】
両メモリチップMC1 、MC2 に設けられたビジー制御回路32は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号32−1、32−2で示している。
【0054】
ビジー制御回路32−1、32−2において、電源投入時にメモリチップMC1、MC2の内部で発生される内部ビジー信号busy1、busy2は、NチャネルのMOSトランジスタ51のゲート及び2入力NOR回路52の一方の入力端子に供給される。上記トランジスタ51のソースは接地電圧のノードに接続されており、ドレインはチップ上のパッドを介してビジー状態出力専用端子11に接続されている。この端子11は、先に説明したように負荷抵抗12を介して電源電圧Vccのノードに接続されている。
【0055】
上記2入力NOR回路52の他方の入力端子には、他方のビジー制御回路で発生される内部ビジー信号が、2本の配線16のそれぞれ一方を介して相互に供給される。このNOR回路52は、他のメモリチップにおけるビジー状態を検知する検知回路を構成している。そして、ビジー状態出力用コマンド入力時に、各NOR回路52からはチップ上のI/Oパッドを介して対応するI/O端子13にビジー信号/Busy1、/Busy2が出力される。
【0056】
なお、上記NOR回路52の出力ノードとI/O端子13との間には、電源投入時に電源電圧が仕様保証範囲の値に到達した後からメモリチップを外部で制御可能となるまでの期間(この期間をパワーオンリセット期間と称する)にビジー信号を出力すると共に、パワーオンリセット期間が終了した後の通常動作時のデータ読み出し/データ書き込み/データ消去の各動作期間に、コマンド入力に応じてビジー信号を出力する出力制御回路53が設けられている。
【0057】
図7(a)、(b)及び図8(a)、(b)は、図6の回路に設けられた出力制御回路53の異なる詳細な回路構成を示している。
【0058】
次に、図6に示す回路の動作の説明の前に、図7(a)、(b)及び図8(a)、(b)に示す出力制御回路53の詳細について説明する。
【0059】
図7(a)、(b)は、ビジー制御回路32−1、32−2に設けられた出力制御回路53の詳細な回路構成を示している。ここで、ビジー制御回路32−1が設けられているメモリチップMC1 にはチップアドレス0が、ビジー制御回路32−2が設けられているメモリチップMC2 にはチップアドレス1が割り振られているとする。
【0060】
ビジー制御回路32−1内に設けられた出力制御回路53は、図7(a)に示すように、Pチャネル及びNチャネルのMOSトランジスタのソース・ドレイン間が並列に接続されたCMOSトランスファゲート100と、パワーオンリセット期間に“H”レベルとなるパワーオンリセット信号PORをそれぞれ反転するインバータ101、102と、インバータ102の出力とこのビジー制御回路32−1が設けられているメモリチップMC1 が選択される際に“H”レベルとなるチップ選択信号chip select0とが供給されるNAND回路103と、上記インバータ101とNAND回路103の出力が供給されるNAND回路104と、このNAND回路104の出力と信号Busy Status Outputとが供給されるAND回路105と、このAND回路105の出力を反転するインバータ106とから構成されている。そして、上記AND回路105の出力及びインバータ106の出力は、上記CMOSトランスファゲート100のNチャネル及びPチャネルのMOSトランジスタのゲートに供給される。ただし、上記信号Busy Status Outputは、ビジー状態出力用コマンド入力後のデータ出力イネーブル時に“H”となる信号である。従って、この信号Busy Status Outputが“H”の時のみ、ビジー信号/Busy1、/Busy2がI/O端子13に出力されることになる。
【0061】
図7(b)に示すビジー制御回路32−2内に設けられた出力制御回路53は図7(a)に示す回路と基本的には同じ構成にされており、図7(a)と異なる点は、チップ選択信号chip select0の代わりにchip select1がNAND回路103に供給される点である。ここで、このチップ選択信号chip select1はビジー制御回路32−2が設けられているメモリチップMC2 が選択される際に“H”レベルとなる信号である。
【0062】
パワーオンリセット期間ではパワーオンリセット信号PORが“H”レベルとなる。このとき、インバータ101の出力は“L”レベルとなり、NAND回路104の出力は“H”レベルとなる。従って、ビジー状態出力用コマンド入力後のデータ出力イネーブル時には、ビジー制御回路32−1、32−2内の各CMOSトランスファゲート100がオンし、図6中のNOR回路52から出力されるビジー信号/Busy1、/Busy2は、各出力制御回路53を経由し、各チップ上のI/Oパッドを介してI/O端子13に出力される。
【0063】
このように、出力制御回路53として図7(a)、(b)に示す構成のものを用いる場合には、パワーオンリセット期間中のI/O端子からのビジー信号はメモリデバイス10内の全てのメモリチップから出力されることになる。
【0064】
このI/O端子からのビジー信号出力は必ずしもメモリデバイス10内の全てのメモリチップから行う必要はなく、メモリデバイス10内の1個のチップ、例えばチップアドレス0のチップのみにて行うことも可能である。このように1個のチップにて行う場合にも、出力を行うチップが他のチップのビジー状態を配線16の信号によって検知し、この検知結果を反映したビジー状態の出力を行うため、メモリデバイス10としての正しいビジー状態の出力を行うことが可能となる。このような、ビジー状態出力をチップアドレス0の1個のチップにて行う方法を実現する出力制御回路53の回路構成例を図8(a)、(b)に示す。
【0065】
図8(a)、(b)は、ビジー制御回路32−1、32−2に設けられた出力制御回路53の詳細な回路構成を示している。ここで、ビジー制御回路32−1が設けられているメモリチップMC1 にはチップアドレス0が、ビジー制御回路32−2が設けられているメモリチップMC2 にはチップアドレス1が割り振られているとする。
【0066】
ビジー制御回路32−1内に設けられた出力制御回路53は、図8(a)に示すように、Pチャネル及びNチャネルのMOSトランジスタのソース・ドレイン間が並列に接続されたCMOSトランスファゲート100と、パワーオンリセット期間に“H”レベルとなるパワーオンリセット信号POR及びチップアドレス0のチップのみにおいて“H”レベルとなる(他のチップアドレスのチップでは“L”レベルとなる)信号chip Add0が供給されるNAND回路107と、上記パワーオンリセット信号PORを反転するインバータ102と、このインバータ102の出力とこのビジー制御回路32−1が設けられているメモリチップMC1 が選択される際に“H”レベルとなるチップ選択信号chip select0とが供給されるNAND回路103と、上記両NAND回路107、103の出力が供給されるNAND回路104と、このNAND回路104の出力と信号Busy Status Outputとが供給されるAND回路105と、このAND回路105を反転するインバータ106とから構成されている。そして、上記AND回路105の出力及びインバータ106の出力は、上記CMOSトランスファゲート100のNチャネル及びPチャネルのMOSトランジスタのゲートに供給される。
【0067】
図8(b)に示すビジー制御回路32−2内に設けられた出力制御回路53は、図8(a)に示す回路と基本的には同じ構成にされており、図8(a)と異なる点は、チップ選択信号chip select0の代わりにchip select1がNAND回路103に供給される点である。図8(b)に示すように、NAND回路107にはチップアドレス信号として、図8(a)と同様にchip Add0が入力される。このチップアドレス信号chip Add0は、メモリチップMC1 内、つまりビジー制御回路32−1内では“H”レベル、メモリチップMC2 内、つまりビジー制御回路32−2内では“L”レベルとなるため、パワーオンリセット期間中はI/O端子13に対してはメモリチップMC1 からのみビジー信号が出力されることになる。
【0068】
パワーオンリセット期間が終了した後は、図7の出力制御回路を用いる場合と図8の出力制御回路を用いる場合で同じ動作となる。パワーオンリセット期間が終了した後は、インバータ102の出力が“H”レベルとなる。そして、データ読み出し/データ書き込み/データ消去の各動作期間に、コマンド入力に応じてビジー信号を出力する際に、選択されたチップのチップ選択信号のみが“H”レベルにされる。そして、選択状態のチップ選択信号が入力するNAND回路103の出力が“L”レベルとなり、チップ選択状態のメモリチップ内のNAND回路104の出力が“H”レベルとなる。この場合、ビジー状態出力用コマンド入力後のデータ出力イネーブル時には、チップ選択状態のメモリチップのビジー制御回路内のCMOSトランスファゲート100のみがオンし、NOR回路52から出力されるビジー信号/Busy1または/Busy2がその出力制御回路53を経由し、チップ上のI/Oパッドを介してI/O端子13に出力されるようになる。
【0069】
次に、図6に示す第1の実施の形態のメモリデバイスにおいて、電源投入から2個のメモリチップMC1 、MC2 が外部制御可能状態となるまでの動作の一例を、図9、図10に示すタイミングチャートを参照して説明する。図9、図10では、I/O端子13からのデータ出力がイネーブル状態となった時のI/O端子13からのデータの出力レベルを/Busy1、/Busy2のレベルとして示しており、データ出力ディセーブル状態では、I/O端子13は常にフローティング状態となる。なお、この場合はパワーオンリセット期間に相当するので、ビジー信号/Busy1、/Busy2の出力は、データ出力イネーブル時には、出力制御回路53として図7の回路を用いた場合にはビジー制御回路32−1、32−2内の両方の出力制御回路53から行われ(図9に相当)、一方、出力制御回路53として図8の回路を用いた場合にはビジー制御回路32−1内の出力制御回路53のみから行われる(図10に相当)。
【0070】
電源が投入され、電源電圧の値が所定値を超えると、メモリチップMC1 、MC2 でそれぞれ初期化動作が開始される。この初期化動作が行われる期間は“H”レベルで示されている。内部ビジー信号busy1、busy2は初期化動作が行われる期間中“H”レベルを維持する。ここで、例えばメモリチップMC1 に比べてメモリチップMC2 の初期化動作に要する時間が長くかかったとする。
【0071】
一方のメモリチップMC1 における初期化動作が完了し、内部ビジー信号busy1が“H”レベルから“L”レベルに変化しても、他方のメモリチップMC2 における初期化動作はまだ完了しておらず、内部ビジー信号busy2は“H”レベルのままなので、一方のメモリチップMC1側のビジー制御回路33−1内のNOR回路52の出力、つまりビジー信号/Busy1は“L”レベルのままである。そして、他方のメモリチップMC2 における初期化動作が完了し、内部ビジー信号busy2が“H”レベルから“L”レベルに変化すると、一方のメモリチップMC1 側のビジー信号/Busy1が“H”レベルに変化する。
【0072】
他方のメモリチップMC2 では、図9の場合(図7に示す回路使用時)には、初期化動作が完了し、内部ビジー信号busy2が“H”レベルから“L”レベルに変化すると、ビジー信号/Busy2が“H”レベルに変化する。つまり、ビジー信号/Busy1と/Busy2のビジー期間(“L”レベル)は同じになる。また、図10の場合(図8に示す回路使用時)には、メモリチップMC2 では、初期化動作期間中は出力ノード(ビジー信号/Busy2のノード)はフローティング状態が保たれる。
【0073】
なお、メモリチップMC1 、MC2 における内部ビジー信号busy1、busy2が“H”レベルの期間では、トランジスタ51が導通し、ビジー状態出力専用端子11が“L”レベルに落とされるので、このビジー状態出力専用端子11から出力されるビジー信号/BusyAは、内部ビジー信号busy1、busy2のうちビジー状態となっている期間が長い方の内部ビジー信号に対応したビジー期間中“L”レベルに設定される(図7、図8どちらの回路使用時にも共通)。つまり、ビジー信号/BusyAの信号波形はビジー信号/Busy1、/Busy2の信号波形と実質的に同じになる。
【0074】
このように、図6に示すようなビジー制御回路を有するメモリデバイスでは、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となる期間が存在しなくなり、メモリチップMC1 、MC2 を介して電源電圧Vccと接地電圧GNDとの間がショートすることが防止される。従って、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となる期間が存在することによって生じる先に説明したような種々の問題は全て解消される。
【0075】
図11は、上記の(1)の方法を採用したこの発明の第2の実施の形態によるメモリデバイスにおけるビジー制御回路32の一部の構成を具体的に示す回路図である。
【0076】
両メモリチップMC1 、MC2 に設けられたビジー制御回路32は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号32−1、32−2で示している。ビジー制御回路32−1、32−2にはそれぞれ、NチャネルのMOSトランジスタ51、出力制御回路53及び2入力のAND回路54が設けられている。MOSトランジスタ51のゲートには、メモリチップMC1 、MC2 の内部で発生される内部ビジー信号busy1、busy2が供給される。上記トランジスタ51のソースは接地電圧のノードに接続されており、ドレインはチップ上のビジー状態出力専用パッドを介してビジー状態出力専用端子11に接続されている。この端子11は、負荷抵抗12を介して電源電圧Vccのノードに接続されている。
【0077】
上記AND回路54の入力端子には、内部ビジー信号busy1の反転信号/busy1と、ビジー状態出力専用端子11から出力されるビジー信号/BusyAとが入力される。AND回路54の出力は出力制御回路53を介してI/O端子13に出力される。
この場合には、AND回路54が他のメモリチップのビジー状態を検知する検知回路を構成しており、ビジー状態出力用コマンドの入力後にデータ出力イネーブル状態となった時に、各AND回路54からI/O端子13にビジー信号/Busy1または/Busy2が出力される。
【0078】
図11に示す第2の実施の形態のメモリデバイスにおいて、AND回路54の出力信号は、2つの入力信号のいずれか一方が“L”レベルのときに“L”レベルとなるので、ビジー信号/Busy1、/Busy2の“L”レベル期間は、内部ビジー信号/busy1、/busy2それぞれとビジー信号/BusyAのうち“L”レベル期間が長い方の信号によって決定される。
【0079】
従って、この場合にも、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となる期間が存在しなくなり、I/Oバス14(図1に図示)を介してメモリチップMC1 とMC2 との間で電源電圧Vccと接地電圧GNDとの間がショートすることが防止される。なお、図11の場合にも、ビジー信号/Busy1、/Busy2の信号波形は図9や図10と同様になる。
【0080】
図12は、上記の(2)の方法を採用したこの発明の第3の実施の形態によるメモリデバイスにおけるビジー制御回路32の一部の構成を具体的に示す回路図である。
【0081】
両メモリチップMC1 、MC2 に設けられたビジー制御回路32は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号32−1、32−2で示している。
【0082】
ビジー制御回路32−1、32−2にはそれぞれ、NチャネルのMOSトランジスタ51、出力制御回路53、2入力のAND回路55、NチャネルのMOSトランジスタ56及び負荷抵抗57が設けられている。MOSトランジスタ51のゲートには、メモリチップMC1 、MC2 の内部で発生される内部ビジー信号busy1、busy2が供給される。上記トランジスタ51のソースは接地電圧のノードに接続されており、ドレインはチップ上のビジー状態出力専用パッドを介してビジー状態出力専用端子11に接続されている。この端子11は、負荷抵抗12を介して電源電圧Vccのノードに接続されている。
【0083】
上記AND回路55の一方の入力端子には内部ビジー信号busy1の反転信号/busy1が入力される。上記AND回路55の他方の入力端子と接地電圧のノードとの間にはスイッチとして機能するMOSトランジスタ56のドレイン、ソース間が挿入されており、このMOSトランジスタ56のゲートには内部ビジー信号busy1が入力される。また、AND回路55の他方の入力端子と電源電圧Vccのノードとの間には負荷抵抗57が接続されている。上記MOSトランジスタ56のドレイン、すなわちAND回路55の他方の入力端子は、配線16を介して互いに異なるチップ間で共通に接続されている。AND回路55の出力は出力制御回路53を介してI/O端子13に出力される。
【0084】
この場合には、AND回路55、MOSトランジスタ56及び負荷抵抗57からなる回路が、他のメモリチップにおけるビジー状態を検知する検知回路を構成している。そして、ビジー信号出力用コマンドの入力後のデータ出力イネーブル状態の時には、各AND回路55から出力制御回路53を経由し、チップ上のI/Oパッドを介してI/O端子13からビジー信号/Busy1または/Busy2が出力される。
【0085】
図12に示す第3の実施の形態のメモリデバイスにおいて、MOSトランジスタ56は、内部ビジー信号busy1、busy2に応じて導通制御される。MOSトランジスタ56のドレイン、すなわちAND回路55の他方の入力端子は、配線16を介して互いに異なるチップ間で共通に接続されているので、AND回路55の他方の入力端子の入力信号は、内部ビジー信号busy1、busy2のうち“H”レベル期間が長い方の内部ビジー信号によって、その“H”レベル期間中“L”レベルに設定される。
【0086】
電源投入後に、AND回路55の出力信号は、2つの入力信号が共に“H”レベルとなったときに“H”レベルとなるので、この場合にも、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となるような期間は存在しなくなる。従って、I/O端子13(図1に図示)を介してメモリチップMC1 とMC2 との間で電源電圧Vccと接地電圧GNDとの間がショートすることが防止される。
【0087】
図13は、第3の実施の形態の変形例によるメモリデバイスを示している。この変形例によるメモリデバイス内のビジー制御回路32−1、32−2は、基本的な構成は図12と同じなので、図12と対応する箇所には同じ符号を付してその説明は省略し、図12と異なる箇所のみを以下に説明する。
【0088】
この変形例によるメモリデバイス内のビジー制御回路32−1、32−2では図12中のMOSトランジスタ51が省略され、またビジー状態出力専用端子11が図12中の配線16と兼用されるため、負荷抵抗12がMOSトランジスタ56の共通ドレイン、つまり配線17に接続されている。
【0089】
この図13に示す第3の実施の形態の変形例によるメモリデバイスでは、図12と同様の効果が得られる上に、さらに、トランジスタ51が無い分だけ、図12の場合よりも素子数を減らすことができるという効果も得られる。
【0090】
ところで、上記第1ないし第3の各実施の形態及びその変形例では、ビジー信号/BusyAが出力されるビジー状態出力専用端子11もしくは配線17には、チップ外部で負荷抵抗12が接続されており、この端子11もしくは配線17は常に“H”レベル(Vcc)にプルアップされる場合を説明した。
【0091】
しかし、この発明は、ビジー状態出力専用端子11もしくは配線17がチップ外部で常に“H”レベルにプルアップされていない場合にも実施することができる。
【0092】
通常、パッケージ品のビジー状態を検知する方法としては、(A)ビジー状態出力専用端子の信号を検出するために、この端子を常に“H”レベルにプルアップする場合と、(B)ビジー状態出力コマンド入力後のデータ出力イネーブル状態としてI/Oパッドから出力させる場合と、の2通りが考えられる。上記(B)のみを用いるユーザやシステムの場合には、ビジー状態出力専用端子11を用いたビジー状態の検出を行わないので、チップ外部でビジー状態出力専用端子11を“H”レベルにプルアップする必要もない。
【0093】
図14は、上記の(B)の方法を採用したこの発明の第4の実施の形態によるメモリデバイスを示しており、図1中の2個のメモリチップMC1 、MC2 にそれぞれ設けられている図2中のビジー制御回路32の一部の構成を具体的に示す回路図である。
【0094】
両メモリチップMC1 、MC2 に設けられたビジー制御回路32は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号32−1、32−2で示している。なお、この第4の実施の形態によるメモリデバイス内のビジー制御回路32−1、32−2は、基本的な構成は図13と同じなので、図13と対応する箇所には同じ符号を付してその説明は省略し、図13と異なる箇所のみを以下に説明する。
【0095】
先に説明したように、この第4の実施の形態のメモリデバイスでは、ビジー状態出力の配線17はユーザやシステムによってモニタされないので、この配線17に接続される負荷抵抗12は設けられていない。そして、配線17によって相互に接続されるメモリチップMC1 、MC2 それぞれのビジー信号/BusyAが出力されるビジー状態出力専用パッドは、チップ外部では基本的には非接続状態となる。
【0096】
各チップのビジー状態出力専用パッドが共通に接続されている配線17の信号を検出してビジー状態の検出を行うためには、この配線17のノードを“H”レベルにプルアップする必要がある。この配線17のノードをプルアップする素子として、各ビジー制御回路32−1、32−2内に設けられた負荷抵抗57が用いられる。
【0097】
この実施の形態のメモリデバイスの場合にも、配線17を介して異なるビジー制御回路相互間でビジー信号がやり取りされるので、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となる期間が存在しなくなり、I/O端子13(図1に図示)を介してメモリチップMC1 とMC2 との間で電源電圧Vccと接地電圧GNDとの間がショートすることが防止される。
【0098】
図15は、ビジー状態出力用の配線17をユーザやシステムにてモニタしない場合の上記の(B)の方法を採用したこの発明の第5の実施の形態によるメモリデバイスを示しており、図1中の2個のメモリチップMC1 、MC2 にそれぞれ設けられている図2中のビジー制御回路32の一部の構成を具体的に示す回路図である。
【0099】
両メモリチップMC1 、MC2 に設けられたビジー制御回路32は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号32−1、32−2で示している。なお、この第5の実施の形態によるメモリデバイス内のビジー制御回路32−1、32−2は、基本的な構成は図14と同じなので、図14と対応する箇所には同じ符号を付してその説明は省略し、図14と異なる箇所のみを以下に説明する。
【0100】
この実施の形態のメモリデバイスが図14のものと異なる点は、ビジー制御回路32−1、32−2内の負荷抵抗57と電源電圧Vccのノードとの間にPチャネルのMOSトランジスタ58のソース、ドレイン間が挿入されており、このMOSトランジスタ58のゲートを制御信号P1もしくはP2で制御するようにした点である。
【0101】
このような構成において、PチャネルのMOSトランジスタ58は、制御信号P1もしくはP2により、電源投入時のチップ初期化開始時から全てのメモリチップが初期化動作を完了するまでの期間中、オン状態となるように制御される。配線17のノードはパッケージ品の初期化動作期間中にのみ“H”レベルにプルアップされ、初期化動作が完了した後はMOSトランジスタ58がオフ状態にされるので無駄な電流が消費されることがない。
【0102】
なお、メモリチップMC1 、MC2 ではそれぞれ、ビジー状態のときに、ビジー信号/Busy1または/Busy2を出力するI/Oパッドをそれぞれ“L”レベルにするために、PチャネルのMOSトランジスタ58と負荷抵抗57からなる直列接続回路の電流駆動力に対してNチャネルのMOSトランジスタ56の電流駆動力が高くなるように、MOSトランジスタ58、56のサイズなどが設定されている。
つまり、この実施の形態によるメモリデバイスでは、先の第1ないし第4の各実施の形態及びその変形例と同様の効果が得られる上に、初期化動作の完了後では無駄な電流が消費されることがないという効果が得られる。
【0103】
なお、パッケージ内に1個のメモリチップのみが設けられるような場合には、他のメモリチップのビジー状態を検知する必要がないので、ビジー信号/BusyAのノードをプルアップする機能も不要となる。この場合には、ビジー信号/BusyAのノードをプルアップする動作そのものを停止させる方法が有効である。
【0104】
図16は、ビジー状態出力専用端子11をユーザやシステムにおいてモニタしない場合の上記の(B)の方法を採用したこの発明の第6の実施の形態によるメモリデバイスを示しており、図1中の2個のメモリチップMC1 、MC2 のいずれか一方のみが内蔵されている場合の図2中のビジー制御回路32の一部の構成を具体的に示す回路図である。
【0105】
なお、この第6の実施の形態によるメモリデバイス内のビジー制御回路32の基本的な構成は図15と同じなので、図15と対応する箇所には同じ符号を付してその説明は省略する。
【0106】
この実施の形態のメモリデバイスでは、メモリチップが1個しか設けられていないので、PチャネルのMOSトランジスタ58のゲートに入力される制御信号P1は常に“H”レベルにされ、このMOSトランジスタ58は常にオフ状態にされる。
【0107】
ところで、図15に示すように、メモリデバイス中に複数のメモリチップが設けられる場合、電源投入時の初期化動作中に、ビジー信号/BusyAのノードを、メモリデバイス中の全てのメモリチップにおいて同時にプルアップさせることができる。この場合にはメモリデバイス中の複数のメモリチップを区別する必要がないため、制御が簡単になるという利点がある。半面、メモリデバイス中の全てのメモリチップで電流が消費されるため、消費電流が増加する。
【0108】
そこで、メモリデバイス中の一部のメモリチップでのみビジー信号/BusyAのノードをプルアップするように制御すれば、消費電流が削減され、電力消費の点で極めて有効となる。
【0109】
この場合、メモリデバイス内の複数のメモリチップのうち、どのチップでビジー信号/BusyAのノードをプルアップするかを制御する方法としては、以下の方法が考えられる。
【0110】
通常、パッケージ内に複数のメモリチップが設けられる場合には、チップを区別して選択するために、各チップ毎に異なるチップアドレスが割り振られる。そして、割り振られたチップアドレスの値が最も小さいチップ(例えば0アドレスチップ)でのみビジー信号/BusyAのノードをプルアップする方法や、チップアドレスが偶数(もしくは奇数)のチップでのみビジー信号/BusyAのノードをプルアップする方法がある。
【0111】
このようにパッケージ内に複数のメモリチップが設けられる場合に、全てのメモリチップ内でビジー信号/BusyAのノードを同時にプルアップせずに、一部のメモリチップ内で行わせるようにすれば、消費電流の点で極めて有効である。このような方法を実現するためには、チップアドレスに従ってMOSトランジスタ58のオン/オフ状態を制御するために、先の制御信号P1、P2の論理レベルをチップアドレスに基づいて設定するための制御回路を追加すればよい。
【0112】
図17(a)、(b)は、図15の実施の形態において、チップアドレスの値が最も小さいチップ内のPチャネルのMOSトランジスタ58のみ、つまりビジー制御回路32−1内のPチャネルのMOSトランジスタ58のみを導通させるための制御回路の構成を示している。
【0113】
図17(a)に示す制御回路はビジー制御回路32−1内に設けられる。この制御回路は、制御信号P1を反転するインバータ111と、このインバータ111の出力及びチップアドレスchip Add0が供給されるNAND回路112とから構成されている。そして、NAND回路112の出力がビジー制御回路32−1内のPチャネルのMOSトランジスタ(PMOS)58のゲートに供給される。
【0114】
図17(b)に示す制御回路は図17(a)のものと基本的には同じ回路構成であり、インバータ111に制御信号P2が入力される点のみが異なる。そして、NAND回路112の出力がビジー制御回路32−2内のPチャネルのMOSトランジスタ(PMOS)58のゲートに供給される。
【0115】
ここで、ビジー制御回路32−1が設けられているメモリチップMC1 にチップアドレスchip Add0が、ビジー制御回路32−2が設けられているメモリチップMC2 にチップアドレスchip Add1が割り振られているとすると、ビジー制御回路32−1側に供給されるチップアドレスchip Add0は“H”レベル、ビジー制御回路32−2側に供給されるチップアドレスchip Add0は“L”レベルとなる。従って、制御信号P1が“L”レベルのとき、つまりチップ初期化動作時に、ビジー制御回路32−1側のNAND回路112の出力が“L”レベルとなり、ビジー制御回路32−1側のPチャネルのMOSトランジスタ58が導通する。すなわち、メモリチップMC1 側でのみMOSトランジスタ58が導通し、ビジー信号/BusyAのノードがプルアップされる。
【0116】
このように、図15に示す第5の実施の形態のメモリデバイスでは、実装されるメモリチップの数やチップアドレスに応じてMOSトランジスタ58のオン/オフ状態を制御することにより、消費電流を削減することができる。
【0117】
なお、通常、複数のメモリチップが実装されたパッケージ品内のチップアドレスは、所定のパッドに対しボンディングによって所定電位を供給するボンディングオプションによる方法や、チップ内に設けられたヒューズの選択溶断による方法で設定できる。
【0118】
図18は、図15に示す実施の形態において、チップアドレスに従っていずれか1つのチップ内のPチャネルのMOSトランジスタ58のみを導通させるための他の制御回路の構成を示している。
【0119】
図18は、例えばメモリチップMC1 内のビジー制御回路32−1の一部の構成を示している。メモリチップMC1 に対応したチップアドレスchip Add0は、スイッチ回路113を介してNOR回路114の一方の入力端子に供給される。メモリチップMC2 に対応したチップアドレスchip Add1は、スイッチ回路115を介してNOR回路114の他方の入力端子に供給される。上記NOR回路114の出力はインバータ116を介してNAND回路117の一方の入力端子に供給される。上記NAND回路117の他方の入力端子には、インバータ118を介して制御信号P1が供給される。
【0120】
このような構成において、スイッチ回路113、115のうち一方のスイッチ回路113がオンするように制御される場合、チップアドレスchip Add0が入力すると、スイッチ回路113を介してこのチップアドレスchip Add0がNOR回路114に入力され、NOR回路114の出力は“L”レベルとなる。このとき、インバータ116の出力は“H”レベルとなり、制御信号P1が“L”レベルのとき、つまりチップ初期化動作時にNAND回路117の出力が“L”レベルとなり、図15中のビジー制御回路32−1側のPチャネルのMOSトランジスタ58が導通する。
【0121】
一方、スイッチ回路115もオンするように制御される場合には、チップアドレスchip Add0、chip Add1の両方がスイッチ回路113、115を介してNOR回路114に入力される。
【0122】
図19は、図18中のスイッチ回路113、115の詳細な回路構成を示している。このスイッチ回路は、ボンディングオプションによる方法によってチップアドレスを出力制御するものであり、Pチャネル及びNチャネルのMOSトランジスタのソース・ドレイン間が並列に接続されたCMOSトランスファゲート200と、抵抗201を介してVccにプルアップされたパッド202と、上記パッド202に入力端子が接続されたインバータ203と、CMOSトランスファゲート200の出力ノードと接地電圧のノードとの間にソース、ドレイン間が接続され、ゲートに上記インバータ203の出力が供給されるNチャネルのMOSトランジスタ204とから構成されている。そして、上記パッド202の信号及びインバータ203の出力が上記CMOSトランスファゲート200のNチャネル、PチャネルのMOSトランジスタのゲートに供給される。
【0123】
このような構成において、パッド202をボンディングワイヤによって接地電圧のノードに接続しなければ、パッド202は抵抗201を介して“H”レベルにプルアップされ、CMOSトランスファゲート200がオンする。CMOSトランスファゲート200がオン状態のときは、このCMOSトランスファゲート200を介してチップアドレスchip Add0またはchip Add1がNOR回路114に入力される。
【0124】
一方、図示のようにパッド202をボンディングワイヤ205によって接地電圧のノードに接続すれば、パッド202は“L”レベルとなり、CMOSトランスファゲート200はオフする。このとき、インバータ203の出力は“H”レベルとなり、NチャネルのMOSトランジスタ204がオンするので、CMOSトランスファゲート200の出力ノードは接地電圧に設定される。
【0125】
このように、図19の回路によれば、パッド202をボンディングワイヤ205によって接地電圧のノードに接続する、または接続しないことにより、チップアドレスを選択的に出力制御することができる。
【0126】
図20は、図18中のスイッチ回路113、115の他の詳細な回路構成を示している。このスイッチ回路は、チップ内に設けられたヒューズの選択溶断による方法によってチップアドレスを出力制御するものである。このスイッチ回路は、一部の構成が図19に示したスイッチ回路と異なるだけなので、図19と異なる箇所のみ説明し、図19と同じ箇所は説明を省略する。
【0127】
このスイッチ回路では、図19からパッド202が削除され、代わりにヒューズ206が追加されている。このヒューズ206は、例えばエネルギー線の照射などによる方法で溶断することができる。
【0128】
このような構成において、ヒューズ206が溶断されていれば、インバータ203の入力ノードは抵抗201を介して“H”レベルにプルアップされ、CMOSトランスファゲート200がオンする。CMOSトランスファゲート200がオン状態のときは、このCMOSトランスファゲート200を介してチップアドレスchip Add0またはchip Add1がNOR回路114に入力される。
【0129】
一方、ヒューズ206が溶断されていなければ、インバータ203の入力ノードは“L”レベルとなり、CMOSトランスファゲート200はオフする。このとき、インバータ203の出力は“H”レベルとなり、NチャネルのMOSトランジスタ204がオンするので、CMOSトランスファゲート200の出力ノードは接地電圧に設定される。
【0130】
このように、図20の回路によれば、ヒューズ206を溶断する、または溶断しないことにより、チップアドレスを選択的に出力制御することができる。
【0131】
また、チップ初期化動作中に、上記PMOSトランジスタ58を、chip Add0のチップではオフ状態とし、chip Add1以上の特定もしくは全てのチップではオン状態となるように設定する方法も有効である。
【0132】
通常、図16のように1個のチップしかパッケージ内に含まれていない場合には、このチップアドレスは0に設定される。この場合、もし、チップアドレス1のチップにて上記PMOSトランジスタ58が常にオン状態となるように設定されるならば、自動的に単一チップ品では上記PMOSトランジスタ58はオフ状態に設定され、複数チップ品(通常チップアドレス0、1の2チップは必ず存在している)ではチップアドレス1内のPMOSトランジスタ58がオン状態となるため、上記したプルアップ動作、つまり複数チップ品のみにてプルアップ動作を実現させる方法が自動的に実現されることになる。このように、常にチップアドレス1のチップではチップ初期化動作中にプルアップ動作が行われるように設定することは、図18ないし図20の回路を導入した上でチップアドレス1に対してのみプルアップされるようにボンディングやヒューズにて設定することは容易である。また、図17の回路においてchip Add0をchip Add1に変更した図21の回路を全チップ内に設けることによっても、常にチップアドレス1のチップではチップ初期化動作中にプルアップ動作が行われるように設定することができ、この場合にはボンディングオプションやヒューズが不要になるという効果が得られる。
【0133】
図22は、ビジー状態出力用の配線17がユーザやシステムにてモニタされない場合の上記の(B)の方法を採用したこの発明の第7の実施の形態によるメモリデバイスを示しており、図1中の2個のメモリチップMC1 、MC2 にそれぞれ設けられている図2中のビジー制御回路32の一部の構成を具体的に示す回路図である。
【0134】
両メモリチップMC1 、MC2 に設けられたビジー制御回路32は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号32−1、32−2で示している。なお、この第7の実施の形態によるメモリデバイス内のビジー制御回路32−1、32−2は、基本的な構成は図15に示すものと同じなので、図15と対応する箇所には同じ符号を付してその説明は省略し、図15と異なる箇所のみを以下に説明する。
【0135】
図15のメモリデバイスでは、負荷抵抗57と電源電圧Vccのノードとの間にPチャネルのMOSトランジスタ58を接続する場合について説明したが、この実施の実施の形態の場合にはNチャネルのMOSトランジスタ59を接続するようにしたものである。従って、NチャネルのMOSトランジスタ59のゲートには制御信号として先のP1、P2の替わりに、それぞれ論理が反転した制御信号/P1、/P2が供給される。
【0136】
なお、この発明は上記実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば上記各実施の形態ではメモリチッブがNANDセル型EEPROMからなるメモリチップであり、各NANDセルが直列接続された8個のメモリセルで構成される場合について説明したが、これは各NANDセル内メモリセルの数が1個、2個、4個、16個、32個、64個の場合であっても実施可能であることはいうまでもない。
【0137】
また、NANDセル型EEPROMからなるメモリチップの他に、例えば図23の等価回路に示すようなNORセル型EEPROMからなるメモリチップ、図24の等価回路に示すようなDINORセル型EEPROMからなるメモリチップ、図25の等価回路に示すようなANDセル型EEPROMからなるメモリチップ、さらには図26の等価回路に示すような選択トランジスタ付きNORセル型EEPROMからなるメモリチップなどを用いるようにしてもよい。なお、DINORセル型EEPROMの詳細に関しては「H.Onoda et al.,IEDM Technical Digest Paper, 1992, pp.599-602」に記載されており、ANDセル型EEPROMの詳細に関しては「H.Kume et al.,IEDM Technical Digest Paper, 1992, pp.991-993」に記載されている。
【0138】
また、上記各実施の形態では、電気的にデータの書き替えが可能な不揮発性半導体記憶装置を例にして説明したが、これは他の半導体記憶装置に対しても同様に実施することができる。
【0139】
さらに、上記各実施の形態では、メモリチップ内において、ビジー信号/BusyAのノードのプルアップ動作を電源投入時の初期化動作中のみに行う場合を説明したが、これは他の場合、例えば通常動作期間中においても、またメモリチップ内に1個のメモリチッブのみが設けられる場合においても、ビジー信号/BusyAのノードのプルアップ動作を行わせることができる。この場合には、ビジー信号/BusyAをモニタするシステムにおいてもパッケージの外部にプルアップ回路を設ける必要がないという効果が得られる。
【0140】
また、上記各実施の形態では、プルアップ動作を行わせるように選択されたメモリチップがビジー状態にあるかレディー状態にあるかに関らず、プルアップ動作を行わせる場合について説明したが、これは他の場合、例えばプルアップ動作を行わせるように選択されたメモリチップがビジー状態にある場合にはプルアップ動作を行わせないように制御することができる。選択されたメモリチップがビジー状態のとき、例えば図15中のビジー制御回路32−1内のトランジスタ56はオン状態にされている。この状態で、トランジスタ58をオン状態にさせると、電源電圧Vccと接地電圧GNDとの間で電流が流れ、無駄な消費電流を増加させるだけである。従って、プルアップ動作を行わせるように選択されたメモリチップがレディー状態にある場合にのみ、電源投入時の初期化動作中のみ、もしくは通常動作中も含めて、ビジー信号/BusyAのノードのプルアップ動作を行わせる方法を用いることにより、低消費電流を実現することができる。この場合の実施例を図27に示す。また、この方法と図17(a)、(b)を組み合わせた場合の実施例を図28(a)、(b)に、この方法と図18を組み合わせた場合の実施例を図29に、この方法と図21(a)、(b)を組み合わせた場合の実施例を図30(a)、(b)にそれぞれ示す。
【0141】
また、図11ないし図15の各実施例回路を図31ないし図35のように変形した場合も本発明は有効である。図31ないし図35の各変形例回路では、図11ないし図15の各実施例回路におけるAND回路54、55を直列接続された2個のインバータ60に置き換えた場合の構成例を示している。
【0142】
図31ないし図35の各変形例回路でも図11ないし図15の各実施例回路と同様の動作が可能であり、さらにAND回路は一般にNAND回路とインバータとから構成されるので、AND回路が2個のインバータになったことにより、素子数を削減することができる。
【0143】
さらに、ビジー状態出力専用パッドの信号レベルの極性が反転した場合にも本発明が有効であることはいうまでもない。
【0144】
【発明の効果】
以上説明したようにこの発明によれば、複数のメモリチップを有し、これら複数のメモリチップ間で初期化動作期間にばらつきが生じたとしても、それぞれのビジー状態を示すビジー信号を出力するI/O端子を介して複数のメモリチップ間で電源電圧と接地電圧との間がショートすることを防止できる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】この発明に係るメモリデバイスの概略的な基本構成を示すブロック図。
【図2】図1中のメモリチップの内部構成を示すブロック図。
【図3】図2中のメモリセルアレイ内の1つのNANDセルの平面図及びその等価回路図。
【図4】図3に示すNANDセルの断面図。
【図5】図2中のメモリセルアレイの等価回路図。
【図6】第1の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図7】図6のビジー制御回路に設けられた出力制御回路の詳細な構成を示す回路図。
【図8】図6のビジー制御回路に設けられた出力制御回路の他の詳細な構成を示す回路図。
【図9】図7の出力制御回路を用いた場合の図6のビジー制御回路の動作の一例を示すタイミングチャート。
【図10】図8の出力制御回路を用いた場合の図6のビジー制御回路の動作の一例を示すタイミングチャート。
【図11】第2の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図12】第3の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図13】第3の実施の形態の変形例によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図14】第4の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図15】第5の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図16】第6の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図17】図15に示す実施の形態回路に設けられる制御回路の構成を示す回路図。
【図18】図15に示す実施の形態回路に設けられる他の制御回路の構成を示す回路図。
【図19】図18中のスイッチ回路の詳細な構成を示す回路図。
【図20】図18中のスイッチ回路の他の詳細な構成を示す回路図。
【図21】図15に示す実施の形態回路に設けられる制御回路の構成を示す回路図。
【図22】第7の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図23】図2中のメモリセルアレイの他の構成を示す等価回路図。
【図24】図2中のメモリセルアレイのさらに他の構成を示す等価回路図。
【図25】図2中のメモリセルアレイのまたさらに他の構成を示す等価回路図。
【図26】図2中のメモリセルアレイの別のまたさらに他の構成を示す等価回路図。
【図27】図15に示す実施の形態回路に設けられる制御回路の他の構成を示す回路図。
【図28】図15に示す実施の形態回路に設けられる制御回路の他の構成を示す回路図。
【図29】図15に示す実施の形態回路に設けられる制御回路の他の構成を示す回路図。
【図30】図15に示す実施の形態回路に設けられる制御回路の他の構成を示す回路図。
【図31】図11の実施例回路の変形例の構成を示す回路図。
【図32】図12の実施例回路の変形例の構成を示す回路図。
【図33】図13の実施例回路の変形例の構成を示す回路図。
【図34】図14の実施例回路の変形例の構成を示す回路図。
【図35】図15の実施例回路の変形例の構成を示す回路図。
【図36】従来のメモリデバイスの概略的な構成を示すブロック図。
【図37】図36のメモリデバイスの動作の一例を示すタイミングチャート。
【符号の説明】
10…メモリデバイス、
11…ビジー状態出力専用端子、
12…負荷抵抗、
13…I/O端子、
14…I/Oバス、
16、17…配線、
MC1 、MC2 …メモリチップ、
21…メモリセルアレイ、
22…ビット線制御回路、
23…ロウデコーダ回路、
24…ウェル電位制御回路、
25…ソース線制御回路、
26…高電圧・中間電圧発生回路、
27…アドレスバッファ、
28…カラムデコーダ回路、
29…データ入出力バッファ、
30…ワード線制御回路、
31…ロウデコーダ電源制御回路、
32、32−1、32−2…ビジー制御回路。
Claims (16)
- それぞれビジー状態を出力するI/O端子を有する複数のメモリチップが同一パッケージ内に設けられ、前記複数のメモリチップはそれぞれ前記同一パッケージ内の他のメモリチップのビジー状態を検知する検知回路を有し、電源投入後に電源電圧の値が所定値に達した際にビジー状態にされ、前記複数のメモリチップの初期化動作が完了するまでの間中ビジー状態が維持され、前記複数のメモリチップの初期化動作が全て完了した後にビジー状態が解除される
ことを特徴とする半導体記憶装置。 - 前記複数のメモリチップのI/O端子が、前記パッケージの内部で共通に接続されていることを特徴とする請求項1記載の半導体記憶装置。
- 前記I/O端子と異なるビジー信号専用端子をさらに具備し、前記ビジー信号専用端子は前記複数のメモリチップに対して共通に接続されると共に、前記ビジー状態に対応したビジー信号が前記ビジー信号専用端子から出力されることを特徴とする請求項1記載の半導体記憶装置。
- 前記検知回路は、
同一パッケージ内の他のメモリチップのビジー状態を反映したビジー信号を出力することを特徴とする請求項1記載の半導体記憶装置。 - 前記検知回路は、
対応するメモリチップの前記ビジー状態に応じた信号と、他のメモリチップのビジー状態に応じた信号とが入力され、両信号の論理をとって前記ビジー信号を出力することを特徴とする請求項1記載の半導体記憶装置。 - 前記検知回路がNOR回路であることを特徴とする請求項5記載の半導体記憶装置。
- 前記検知回路がAND回路であることを特徴とする請求項5記載の半導体記憶装置。
- 前記検知回路は、
一端に他のメモリチップのビジー状態を反映した信号が供給され、他端が所定電位のノードに接続され、対応するメモリチップの前記ビジー状態に応じた信号に応じて導通制御されるスイッチと、
上記スイッチの一端の信号が入力される論理回路とから構成されていることを特徴とする請求項4記載の半導体記憶装置。 - パッケージ内に設けられた複数のメモリチップと、
前記複数のメモリチップ内にそれぞれ設けられ、それぞれ他のメモリチップにおけるビジー状態を検知してビジー信号を出力する検知回路を有し、電源投入後に電源電圧の値が所定値に達した際にビジー状態にされ、それぞれの初期化動作が完了するまでの間中ビジー状態が維持され、前記複数のメモリチップの初期化動作が全て完了した後にビジー状態を解除する複数のビジー制御回路と、
前記複数のビジー制御回路に接続され、入力コマンドに応じて各ビジー制御回路から出力されるビジー信号をパッケージの外部に出力する複数のI/O端子
とを具備したことを特徴とする半導体記憶装置。 - 前記複数のI/O端子が、前記パッケージの内部で共通に接続されていることを特徴とする請求項9記載の半導体記憶装置。
- 前記I/O端子と異なるビジー信号専用端子をさらに具備し、前記ビジー信号専用端子は前記複数のメモリチップに対して共通に接続されると共に、前記ビジー状態に対応したビジー信号が前記ビジー信号専用端子から出力されることを特徴とする請求項9記載の半導体記憶装置。
- 前記検知回路は、
他のメモリチップのビジー状態を反映した信号が入力され、前記反映した信号に応じて前記ビジー信号を出力することを特徴とする請求項9記載の半導体記憶装置。 - 前記検知回路は、
対応するメモリチップの前記ビジー状態に応じた信号と、他のメモリチップのビジー状態を反映した信号とが入力され、両信号に応じて前記ビジー信号を出力することを特徴とする請求項12記載の半導体記憶装置。 - 前記検知回路がNOR回路であることを特徴とする請求項13記載の半導体記憶装置。
- 前記検知回路がAND回路であることを特徴とする請求項13記載の半導体記憶装置。
- 前記検知回路は、
一端に他のメモリチップのビジー状態を反映した信号が供給され、他端が所定電位のノードに接続され、対応するメモリチップの前記ビジー状態に応じた信号に応じて導通制御されるスイッチと、
上記スイッチの一端の信号が入力される論理回路とから構成されていることを特徴とする請求項12記載の半導体記憶装置。
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