JP3821854B2 - Ａｔｍ交換システムでのアドレス低減方法 - Google Patents

Description

本発明は、情報部分並びに当該情報部分の前に置かれたセルヘッドを有するＡＴＭセルを有しており、その際、比較的最後の論理コネクションパラメータ内に配置されており、多数のノードを有するアクセスツリーを有しており、該アクセスツリーは、各ノードがコネクション線を介して少なくとも２つの後続ノードとコネクトされていて、各ノードに数値が割り当てられているようにして組織構成されるＡＴＭ交換系でのアドレス低減方法に関する。
ＡＴＭ交換（非同期転送モード）の場合、情報は、送信局から１つ又は複数の受信局に伝送される。これは、伝送すべき情報をＡＴＭセルにパッキングして、伝送されるようにして行われる。その際、有効情報は、当該ＡＴＭセルの情報部分内に記憶され、コネクションに関するシグナリング情報は、情報部分に先行するセルヘッド内に記憶される。このシグナリング情報は、バーチャルチャネルナンバー乃至バーチャルパスナンバー（ＶＰＩ／ＶＣＩコネクションバラメータ）として構成されている。
ＶＰＩ／ＶＣＩコネクションバラメータは、２８ビットの長さであり、どのコネクションに当該セルが所属するか指示される。一般的には、ＡＴＭ交換システム内に、テーブルが設けられており、このテーブル内に、コネクションデータ、つまり、所定コネクションの全てを特徴付けるデータ、例えば、セル速度監視又はルーチングに関するデータが記憶されており、場合によっては、ダイナミックに変えることができる。しかし、所定時点では、数Ｎのコネクションを確立することができ、その際、Ｎ≪２^２８である。一般には、数Ｎは、約２^１３の大きさである。
テーブルの各コネクションに関する各データを得るために、所属のメモリセルを、相応のようにしてアドレッシングする必要がある。原理的には、これは、ＶＰＩ／ＶＣＩコネクションを用いて行うことができる。しかし、２^２８のアドレスをコネクトするのは実際的ではない。この理由から、公知技術では、一連の方法でアドレスが低減される。その際、２８ビットの長さのＶＰＩ／ＶＣＩアドレスが、約１３ビットの比較的短いアドレスに変換される。このアドレスを用いて、コネクションデータにアドレッシングされて、当該テーブルに入れられる。
ＶＰＩ／ＶＣＩコネクションパラメータを比較的短い内部アドレス（例えば、１３ビット）に変換するために、比較的短い時間しか利用できないので（例えば、１５５Ｍｂｉｔの伝送速度で２．８μｓｅｃ）、従来技術では、内容参照可能（アドレッシング）メモリ（ＣＡＭ）が使用されている。その際、このメモリには、２８ビット幅の入力データ（つまり、ＣＰＩ／ＶＣＩコネクションパラメータ値）が提供される。このデータと全ての内部エントリとの内部比較に応じて、発見されたエントリに所属するデータ、即ち、この場合には、１３ビットの内部アドレスが出力される。基本的には、その際、３つの場合が発生することがある：
１．メモリ内に、適合するエントリが見つけられない場合（ミスマッチ）。
２．厳密に１つのエントリ（シングルマッチ）が見つけられた場合か、又は、
３．１つ以上のエントリ（マルチマッチ）が、所定の入力データで見つけられた場合。
しかし、その種の解決手段の欠点は、内容参照可能（アドレッシング）メモリは高価であり、コスト高であるということである。と言うのは、これは、特殊な条件に基づいて、ＡＳＩＣモジュールとしてしか実施できないからである。更に、ハードウェア及びソフトウエア構成要素の拡張には困難が伴い、その結果、実際に使用するのは問題となることが屡々である。
本発明の課題は、例えば、ＡＴＭセルのコネクションパラメータから、内部アドレスに変換するのを、簡単な手段によって、大きなコストを掛けずに高速且つ効率的に実行することができ、その際、ダイナミックな拡張可能性を損なわないようにする方法を提供することにある。
有利には、本発明は、殊に、この変換をシーケンスなサーチ方法を使用して、２進アクセスツリーで実行することにある。これは、本発明によると、ＡＴＭセルのセルヘッドで取り出されたＶＰＩ／ＶＣＩコネクションパラメータが、入力量として多数のノードを有している２進アクセスツリーに供給され、最上ノードで開始して、それから、上昇する列シーケンスで、別のノード内に記憶されている数値と比較され、比較演算の１つで同じになる迄比較が行われる。従って、高価なメモリモジュール、例えば、従来技術で使用されている内容参照可能（アドレッシング）なメモリを使用する必要はないという利点が得られる。
本発明の有利な実施例は、従属請求項に記載されている。
請求項２によると、メモリシステムを設け、該メモリシステムを、論理部及びメモり部に分割し、その際、比較演算を論理部で実行し、ノードを、リストエントリとして前記メモり部内で構成し、当該各リストエントリ内で、複数のフィールドを定義し、該フィールドを、その都度コネクション確立乃至解除時に実行することが提案されている。それによると、メモリ部をハードウェアにより容易に拡張することができるという利点が得られる。更に、アクセスツリーを構成するアルゴリズムをソフトウエアにより同様に容易に変えることができる。ハードウエア及びソフトウエアでの容易な拡張可能性は、論理チャネルとメモリ部とを厳密に分離することによって得られる。
請求項３によると、解除の判定基準は、比較演算時に結合された値が等しいことであるようにされている。それによると初めて、短縮されたアドレスが完全に検出されて、コネクションに関連するデータを含むメモリのアドレッシングのために利用することができるという利点が得られる。
請求項４によると、各リストエントリの少なくとも２つのフィールド内に、前記各リストエントリへ分岐すべき当該各リストエントリの指示オペレータを定義するようにされている。それによると、効率的な、高速サーチを、アクセスツリーを構成するアルゴリズムの内部で行うことができるという利点が得られる。
請求項５によると、少なくとも２つのサーチアクセスを、メモリ部で時間シーケンスで相互にインターリーブするようにされている。それによると、アクセスによって得られた時間間隔を最適に利用することができ、それにより、この方法を更にダイナミックにすることができるという利点が得られる。
請求項６によると、リストエントリを、少なくとも２つのデータレイヤとによって変え、その際、当該データレイヤをアクティブな作動状態にし、それ以外のデータレイヤをパッシブな作動状態にし、固定定義された時点で、両データレイヤを当該データレイヤによってそれぞれ配属すべき作動状態から、前述のような、それ以外のデータレイヤに変えるようにされている。それによると、定義すべき時点だけを変て、切換時点に作用を及ぼすことができるという利点が得られる。常に比較的大きなデータが移動するエントリを挿入したり除去したりするので、従って、この方法の別のダイナミック化も達成することができる。
本発明について、以下、図示の実施例を用いて詳述する。
その際：
図１は、２進アクセスツリーによる抽象的に図示したサーチストラテジーを用いる本発明の方法を示す図、
図２は、本発明の方法の実施例を示す図、
図３は、ダイナミック化用の相互にコネクトされるサーチアクセスを示す図、
図４は、サーチメモリ内の変化を示す図である。
図１には、抽象的に図示した２進アクセスツリーによるサーチストラテジーを用いた本発明の方法が図示されている。その際、高バランス化２進ＡＶＬツリーが用いられている。その種のツリーは、”Ａｌｇｏｒｉｔｈｍｅｎ ＆ Ｄａｔｅｎｓｔｒｕｋｔｕｒｅｎ，Ｎ．Ｗｉｒｔｈ”に記載されている。アクセスツリー自体は、多数のノードから形成されており、その際、ノードのそれぞれは、グラフ理論の意味ではノードと呼ばれるコネクション線を介して、最大２個の後続ノードとコネクトされる。最上ノードと、全てのノードとの間隔（深さ（Ｔｉｅｆｅ）とも呼ばれる）は、小さく保持される。従って、その際、サーチ期間は、同様に小さく保持される。サーチ期間を２．８μｓｅｃよりも小さく保持することができるようにするために、このようにする必要がある。更に、各ノードに、コネクションパラメータＶＰＩ／ＶＣＩのＶＰＩ部の高い値のビット桁及びＶＣＩ部の比較的低い値のビット桁から形成された数値が割り当てられる（これについては、更に詳細に後述する）。その際、アクセスツリーの左側の部分ツリー内の全てのノードの数値は小さく、アクセスツリーの右側の部分ツリー内では、その上に位置しているそれぞれのノードの数値よりも大きい。
ＡＴＭ交換システム内に入っているＡＴＭセルＺは、場合によっては、メモリＳのテーブルＴ内に記憶されているコネクションに関するデータを取り出して、処理することができるようにするために、このセルが、どのコネクションに属しているのかについて検査される。このために、セルヘッドＫから、コネクションパラメータＶＰＩ／ＶＣＩが取り出されて、アクセスツリーの最も上に配置されたノードの数値と比較される。セルＺから取り出されたコネクションパラメータ値ＶＰＩ／ＶＣＩが、ここに記録されている数値よりも高い場合には、右側の直ぐ次の低いノード点に割り当てられる。そうでない場合には、左側の直ぐ次の低いノード点に割り当てられる。その際、そこで、それぞれ更に比較される。その結果に応じて、場合によっては、同じになる迄、更に分岐される。その際、この同じであることは、既に最上ノードで確認することができるということに注意すべきである。同じであることが確認された場合には、低減されたアドレスが出力される。このアドレスは、一般には、１３ビット桁から形成されており、それにより、冒頭に記載した２８ビット桁に対して著しく低減することができる。前述の比較の際に同じにならなかった場合には、このことは、つまり、存在しないコネクション用のセルが到来し、相応の報知信号を受け取ってサーチが中断されるということである。
図２には、ＡＴＭ交換システムのメモリシステムＳＰでのアクセスツリー（以下、サーチメモリＳＰと呼ぶ）の構成の仕方について示されている。サーチメモリＳＰは、論理部ＡＳＩＣ及びメモり部ＲＡＭに分割されている。論理部ＡＳＩＣでは、比較演算が行われ、メモリ部ＲＡＭでは、コネクションパラメータＶＰＩ／ＶＣＩ、並びに、更に詳細な別の特定の値が記録されている。このように分割することによって、サーチアルゴリズムを容易に構成することができ、並びに、メモリ部ＲＡＭをハードウエアにより容易に拡張することができるという利点が得られる。メモリ部ＲＡＭでのエントリは、リストの形式で組織構成され、コネクションの確立の際に形成される。コネクションの終了の際、このエントリが再度消去される。従って、メモリ部ＲＡＭには、当該ＡＴＭ交換システム内にある全てのコネクションの実際の状態のイメージが記憶されている。
更に、コネクションの確立乃至コネクションの解除の結果、メモリ部ＲＡＭ内のエントリを再構成する必要がある。その際、変化の回数は、ツリーの深さによって制限されている。図２によると、メモリ部ＲＡＭ内でエントリが指示される。このエントリのそれぞれは、全部で８フィールドである。最初のフィールドは、コネクションパラメータ値ＶＰＩによって形成され、１２ビットの桁の大きさを有している（場合によっては、１６ビット迄）。ここでは、ノードの数値（高い値の部分）が定義されている。それに続くフィールドは、コネクションパラメータ値ＶＣＩであり、この値は、１６ビット桁の大きさであり、ノードの数値の低い値の部分を定義する。続いて、フィールドＰが続き、このフィールドＰは、単に１ビットの大きさであり、コネクションパラメータＶＣＩが比較の際に考慮されるべきか否かのインジケーターとして機能する。このことは、ＡＴＭアプリケーションで、組み合わせたＶＰＩ／ＶＣＩ評価の他にＶＰＩ部だけをサーチすることができるようにする必要がある場合には重要である。直ぐ次のものとしては、１３ビット桁長のフィールドＬＰＴＲが続き、このフィールドは、左側の後続ノードの指示部を定義する。フィールドＬＶは、１ビットで、この左側の後続ノードが存在するかどうか示す。フィールドＰＲＴＲ（右側の後続ノードの指示部、１３ビット桁）、ＲＶ（１ビット、右側の後続ノードが存在するかどうかの指示部）に対しても同様である。
図２によると、更に、ＡＴＭ交換ノードに入っているＡＴＭセルＺ（情報部Ｉ及びセルヘッドＫを有している）が指示されている。セルヘッドＫには、コネクションパラメータＶＰＩ／ＶＣＩが記憶されている。更に、冒頭で既述のように、サーチメモリＳＰは、論理部ＡＳＩＣ及びメモり部ＲＡＭで指示される。最後に、図１に示されているアクセスツリーが、ノードで構成されている。更に、メモリＳ（テーブルＴ内にコネクションに関するデータを有している）が示されている。
以下、本発明の方法の内部シーケンスについて詳述する。その際、ＡＴＭ交換システムに到来したセルＺから、コネクションパラメータＶＰＩ／ＶＣＩが取り出され、コネクションパラメータ値ＶＰＩの高値部分とコネクションパラメータ値ＶＣＩの低値部分とから構成されている数値と比較される。この数値は、図１に示されているアクセスツリーのノード内に記録される。比較演算の結果に応じて、問題になっているリストエントリの方に分岐される。その際、この分岐は、フィールドＬＰＴＲ乃至ＲＰＴＲ内に記録された値に応じて行われる。図２には、例えば、リストエントリ３及びＮの方への分岐が示されている。
従って、アクセスツリーの最上ノードに基づいて、ここに記録されている数値が、フィールドＰ内に含まれているビットの値に依存して、コネクションパラメータ値ＶＰＩ／ＶＣＩ又はコネクションパラメータ値ＶＰＩと比較される。その際、アクセスツリーの、この最上ノードは、必ずしも第１の最上エントリと（図２の実施例では、数１のエントリ）サーチメモリＳＰ内で一致している必要はない。寧ろ、サーチは、任意のエントリから行うことができるが、常に最上ノードから開始される（このノードがメモリＲＡＭの何処に構成されているかに拘わらず）。この比較の結果「大きい」、「小さい」、又は「等しい」に依存して、右側又は左側の後続ノードでのサーチが続く。この分岐は、メモリ部ＲＡＭ内にフィールドＬＰＴＲ又はＲＰＴＲによって構成される。その中に記憶されている値は、他のエントリフィールド（例えば、２．．．Ｎ）上の指示オペレータ（ポインタ）を示す。同じであることが検出されると、サーチは中断される。更に、返送値として、このノードのリストアドレスが送信される。従って、その際、メモリＳ内には、テーブルＴのテーブルエントリがアドレスされている。同じであることが未だ確認されないので、サーチが続けられると、後続ノードの選択は、更にフィールドＲＰＴＲ、ＬＰＴＲの指示オペレータを用いて、フィールドＲＶ及びＬＶ内に記憶されたビットを考慮して行われる。サーチ過程が、所定数のステップの後終了されると、このサーチ過程は、エラー報知（”不整合（Ｍｉｓｍａｔｃｈ）”、即ち、適合なエントリが見つからない）で中断される。処理されたノード用の検査和ＰＲに誤差がある場合にも同様である。マルチエントリ（”マルチ整合（Ｍｕｌｔｉｍａｔｃｈ）”）は、サーチの際に検査されない。と言うのは、これは、この種のリスト構造では、従来技術での内容アドレス可能なメモリとは異なって生じないからである。ここでは、これは、既にリスト構造の際に検出され、従って、メモリＲＡＭのエラーのある内容は、全く許容されない。
図３によると、本発明の有利な実施例が示されている。シーケンシャルなサーチの各サーチステップの間、それぞれのノードの読み込み後、各後続ノードのどれをアドレスする必要があるのかについての判断をすることができる。しかし、後続ノードのアドレスの検出と比較演算との間で、メモリ部ＲＡＭへのアクセスによって溝が生じ、これは、ダイナミック性の損失（パフォーマンスの損失）を意味する。２つのサーチアクセス（Ａ及びＢ）を相互にインターリーブ構成することによって、このダイナミック性の損失を回避することができる。図３には、ｎ＃ｉステップがサーチアクセスｎに記載されている。メモリ部ＲＡＭのアクセスシェーマでは、リフレッシュ（ＤＲＡＭ）用の十分な時間と、変化用のアクセス部がメモリ内に空けられている必要がある。
図４によると、本発明の有利な実施例が示されている。その中には、コネクションの確立乃至コネクションの解除時に、メモリ部ＲＡＭ内のエントリが再構成される様子について示されている。これは、サーチメモリ内でのエントリの付加又は除去が同時に行われるので必要である。その後、２つのデータレイヤが使用されている（図４では、レイヤ１，レイヤ２で示されている）。更に、図４では、参照記号Ｍは、サーチメモリＳＰのエントリ内の元の内容を意味し、参照記号ｄＭは、メモリ内容内の差を意味する。データレイヤ、例えば、データレイヤＢａｎｋ１は、サーチ用アクセスのためだけに使用され、それにより、アクティブな作動状態を有している必要がある。残りのデータレイヤ、データレイヤＢａｎｋ２は、新たなサーチリスト内に記録されることができて、パッシブな作動状態を有している変化のためだけに設ける必要がある。パッシブ作動状態を有しているデータレイヤ内での変化のエントリ後、このデータレイヤは、アクティブな作動状態に移行し、前回アクティブのデータレイヤには同じ変化が設けられる。データレイヤの切換を障害なく行うために、図３の相互に入り組んだサーチアクセスＡ，Ｂが、できる限り隣接した時間スリット内で開始される必要がある。切換は、サーチアクセスの間に行わないようにする必要がある。
前述の実施例では、特に高バランス化２進ＡＶＬツリーが使用されている。しかし、本発明は、この種のアクセスツリーに制限されない。寧ろ、サーチは、他のアクセスツリーを用いて制限なく行うことができる。

Claims (6)

1. 情報部分（Ｉ）並びに当該情報部分の前に置かれたセルヘッド（Ｋ）を有するＡＴＭセル（Ｚ）を有しており、その際、比較的最後の論理コネクションパラメータ（ＶＰＩ／ＶＣＩ）内に配置されており、多数のノードを有するアクセスツリーを有しており、該アクセスツリーは、各ノードがコネクション線を介して少なくとも２つの後続ノードとコネクトされていて、各ノードに数値が割り当てられているようにして組織構成されるＡＴＭ交換系でのアドレス低減方法において、
   セルヘッド（Ｋ）から、コネクション毎に論理コネクションパラメータ（ＶＰＩ／ＶＣＩ）を取り出し、最上ノードで開始して、上昇する列シーケンス内で該ノード内に記憶されている数値と比較し、当該比較の結果に応じて、別のノードへの分岐を実行し、当該別のノードで、新たに、当該別のノードに記録されている数値を前記論理コネクションパラメータ（ＶＰＩ／ＶＣＩ）と比較し、該比較を、中止判定基準に応じて、比較演算が中止される迄行うことを特徴とするアドレス低減方法。
2. メモリシステム（ＳＰ）を設け、該メモリシステムを、論理部（ＡＳＩＣ）及びメモり部（ＲＡＭ）に分割し、その際、比較演算を論理部（ＡＳＩＣ）で実行し、ノードを、リストエントリ（Ｌｉｓｔｅｎｅｉｎｔｒａｅｇｅ）（１．．．Ｎ）として前記メモり部（ＲＡＭ）内で構成し、
   当該各リストエントリ内で、複数のフィールドを定義し、該フィールドを、その都度コネクション確立乃至解除時に実行する請求項１記載の方法。
3. 解除の判定基準は、比較演算時に結合された値が等しいことである請求項１又は２記載の方法。
4. 各リストエントリ（１．．．Ｎ）の少なくとも２つのフィールド（ＬＰＴＲ，ＲＰＴＲ）内に、前記各リストエントリ（１．．．Ｎ）へ分岐すべき当該各リストエントリ（１．．．Ｎ）の指示オペレータを定義する請求項１〜３までのいずれか１記載の方法。
5. 少なくとも２つのサーチアクセス（Ａ，Ｂ）を、メモリ部（ＲＡＭ）で時間シーケンスで相互にインターリーブする請求項１〜４までのいずれか１記載の方法。
6. リストエントリを、少なくとも２つのデータレイヤ（Ｂａｎｋ１，Ｂａｎｋ２）とによって変え、その際、当該データレイヤをアクティブな作動状態にし、それ以外のデータレイヤをパッシブな作動状態にし、
   固定定義された時点で、両データレイヤを当該データレイヤによってそれぞれ配属すべき作動状態から、前述のような、それ以外のデータレイヤに変える請求項１〜５までのいずれか１記載の方法。

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