JP3818846B2

JP3818846B2 - 固体撮像装置及び固体撮像装置におけるラインセンサ

Info

Publication number: JP3818846B2
Application number: JP2000395976A
Authority: JP
Inventors: 匡白石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-12-26
Filing date: 2000-12-26
Publication date: 2006-09-06
Anticipated expiration: 2020-12-26
Also published as: JP2002198509A

Description

【０００１】
【発明の属する技術分野】
本発明は、一次元配置された画素を有し、高速読み出しを行うことのできる固体撮像装置及びその固体撮像装置に搭載されるラインセンサに関する。
【０００２】
【従来の技術】
一次元固体撮像装置の従来例について説明する。図２は、従来の一次元固体撮像装置を示した概略構成図である。図２には、入射光を電荷に変換する画素１、画素１に蓄積された信号電荷を読み出すためのトランスファゲート２、画素１から読み出された信号電荷を転送する電荷結合素子（以降、「ＣＣＤ」と呼ぶ）３〜６及び各ＣＣＤ３〜６に対応付けして配設され、各ＣＣＤ３〜６から転送された信号電荷を電圧に変換し外部に出力する出力アンプ７〜１０が示されている。
【０００３】
次に、従来の一次元固体撮像装置の動作について説明する。画素１は、千鳥配列され、トランスファゲート２にオン信号が印加されたとき画素１に蓄積されていた電荷は４本のＣＣＤ３〜６に一斉に読み出される。ＣＣＤ３，４は、出力アンプ７，８が配設されている右方向に、ＣＣＤ５，６は出力アンプ９，１０が配設されている左方向に電荷を転送する。ＣＣＤ３〜６で転送された電荷は出力アンプ７〜１０により電圧に変換され外部に出力される。
【０００４】
例えば、総画素数が１００００、読み出し時間が１ｍｓｅｃとするとデータレートは１０ＭＨｚとなる。この例においては、４本のＣＣＤ３〜６で読み出すためＣＣＤ３〜６の転送周波数は２．５ＭＨｚとなる。出力アンプ７〜１０を左右に配置することで、中央部、すなわちＣＣＤ３，５、ＣＣＤ４，６間の継ぎ目部分における画素ピッチを一定に保持するレイアウトができる。更に、許容される読み出し時間が短くなると、データレートは大きくなる。例えば、読み出し時間が０．１ｍｓｅｃになると、他の条件が同じである場合、ＣＣＤ３〜６の駆動周波数は２５ＭＨｚとなり、駆動することが困難となる。
【０００５】
図３（ａ）は、従来においてＣＣＤの駆動周波数を低減した一次元固体撮像装置の概略構成図である。図３には、半導体基板１１に４本のＣＣＤから構成される４本読出しＣＣＤブロック１２が３組搭載されている例が示されている。つまり、図２に示した構成をＣＣＤブロックとし、これを３組縦列配置することで構成することができる。領域１３は、隣接する４本読出しＣＣＤブロック１２の継ぎ目を示しており、この領域１３の拡大図を図３（ｂ）に示す。図３（ｂ）には、図２に示した画素１、トランスファゲート２、ＣＣＤ４，６、出力アンプ８，１０及びＣＣＤ電極１４が示されている。また、ｐ１は画素ピッチ、ｐ４はＣＣＤ４，６の電極ピッチであり、画素ピッチｐ１とＣＣＤの電極ピッチｐ４とは等しい。
【０００６】
図３に示した従来例においては、１２本のＣＣＤで読み出すため、４本のＣＣＤで読み出す図２に示した例よりＣＣＤの転送速度を１／３に低減できる。総画素数１００００、読出し時間０．１ｍｓｅｃの場合ＣＣＤの駆動周波数は８．３ＭＨｚとなるので容易に駆動できる。従来においては、このようにしてデータレートを大きくすることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の一次元固体撮像装置においてデータレートを大きくするために図３に示したように構成したのでは、読出しＣＣＤブロックの継ぎ目部分に各ブロックに含まれる各出力アンプが配置されてしまうため各ブロック間の画素の欠落が避けられない。すなわち、従来においては、全画素が同一ピッチで欠落がないことと、データレートを大きくすることを両立することができなかった。
【０００８】
この発明は上記のような問題点を解消するためになされたもので、全画素が同一ピッチで欠落がないこととデータレートを大きくすることを両立できる固体撮像装置及び固体撮像装置におけるラインセンサを得ることを目的としている。
【０００９】
【課題を解決するための手段】
以上のような目的を達成するために、本発明に係る固体撮像装置におけるラインセンサは、同一ピッチで一次元配置された複数の画素と、前記画素に蓄積された信号電荷を読み出すためのトランスファゲートと、前記トランスファゲートにより前記各画素から読み出された信号電荷を転送する電荷結合素子と、前記電荷結合素子の端部側に配設され、前記電荷結合素子から転送されてくる信号電荷を電圧に変換して外部に出力する出力アンプとを有する固体撮像装置におけるラインセンサにおいて、前記電荷結合素子の少なくとも一方の端部近傍の電極ピッチを、画素ピッチと同一ピッチである前記電荷結合素子の中央部の電極ピッチより小さくしたものである。
【００１０】
また、本発明に係る固体撮像装置は、上記発明の固体撮像装置におけるラインセンサが複数に縦列配置され、かつ隣接した前記各ラインセンサの前記画素が欠落なく同一ピッチで一次元配置されているものである。
【００１１】
【発明の実施の形態】
以下、図面に基づいて、本発明の好適な実施の形態について説明する。なお、従来例と同じ構成要素には、同じ符号を付ける。
【００１２】
図１は、本発明に係るラインセンサを搭載した固体撮像装置の一実施の形態を示した概略構成図である。このうち、図１（ａ）は、ＣＣＤの駆動周波数を低減した一次元固体撮像装置の概略構成図であり、半導体基板１１とＣＣＤ１５，１６の継ぎ目を含む領域１７とＣＣＤブロック１８が示されている。なお、ＣＣＤブロック１８には、１本のＣＣＤのみが含まれるため特にブロック化する必要はないが、従来例において示した４本読出しＣＣＤブロック１２との対応関係を明瞭にするためにブロックと称している。半導体基板１１に縦列配置される各ＣＣＤブロック１８は、全て同じ構成である。
【００１３】
図１（ｂ）は、図１（ａ）に示した領域１７の拡大図である。図１（ｂ）には、各ＣＣＤブロック１８において欠落なく同一ピッチで一次元配置された複数の画素１と、画素１に蓄積された信号電荷を読み出すためのトランスファゲート２と、トランスファゲート２により各画素１から読み出された信号電荷を転送する電荷結合素子であるＣＣＤ１５と、ＣＣＤ１５から転送されてくる信号電荷を電圧に変換して外部に出力する出力アンプ１０とが示されている。本実施の形態における出力アンプ１０は、隣接するＣＣＤ１６側のＣＣＤ１５の端部（終段部）に配設されている。また、ＣＣＤ電極１９はＣＣＤ初段付近の、ＣＣＤ電極２０はＣＣＤ終段付近の、ＣＣＤ電極２１はＣＣＤ中央部における各電極であり、各ＣＣＤ電極１９〜２１は、当然ながら各画素１と１対１に対応づけられている。なお、本実施の形態における各ＣＣＤブロックは、同じ構成を有しているので、図示されていないＣＣＤ１５の初段付近の構成は、ＣＣＤ１６の初段付近の構成と同じである。更に、図１（ｂ）において、ｐ１は画素ピッチ、ｐ２は初段付近あるいは終段付近のＣＣＤ電極ピッチ、ｐ３はＣＣＤ中央部のＣＣＤ電極ピッチである。
【００１４】
ところで、本実施の形態では、複数のＣＣＤ電極１９〜２１から構成される要素をＣＣＤと称しているが、一般に、画素１やトランスファゲート２等を含めた構成要素、すなわちＣＣＤブロック１８をＣＣＤと称する場合もある。そこで、本実施の形態では、一次元固体撮像装置に搭載されることからＣＣＤブロック１８に含まれる画素１、トランスファゲート２、ＣＣＤ１５及び出力アンプ１０を含めた構成を「ラインセンサ」と称することでＣＣＤ１５との相違を明確にする。
【００１５】
図１（ｂ）に示したように、ＣＣＤ中央部のＣＣＤ電極ピッチｐ３は、従来例と同様に画素ピッチｐ１と同じであるが、本実施の形態においては、ＣＣＤ１５の両端部の電極ピッチｐ２をＣＣＤ中央部のＣＣＤ電極ピッチｐ３より小さくしたことを特徴としている。そして、各画素１が欠落なく同一ピッチで一次元配置されるようにＣＣＤ１５，１６を縦列配置したときでも、電極ピッチｐ２，ｐ３が上述した関係となるようにすることで、ＣＣＤ１５の終段部とＣＣＤ１６の初段部との間にスペースができ、ここに出力アンプ１０の配置することができる。これにより、複数のＣＣＤ１５，１６を縦列配置することで固体撮像装置におけるデータレートを大きくしたときでも一次元配置される全ての画素１を欠落なく同一ピッチで配置することができる。
【００１６】
なお、ＣＣＤのうちどこまでを初段、終段、中央部とするかは、ＣＣＤ電極、画素等各構成要素のサイズ、画素ピッチ等によって適宜決めることができる。
【００１７】
また、本実施の形態では、ＣＣＤ１５の終段部と、ＣＣＤ１５に隣接するＣＣＤ１６の初段部の双方の電極ピッチを中央部より小さくしたが、最終的にＣＣＤ１５，１６の間に出力アンプが配設できればよいので、一方の電極のみを中央部の電極ピッチより小さくするようにしてもよい。また、ＣＣＤの初段部及び終段部双方の電極ピッチを必ずしも同じ値ｐ２とする必要はない。この値は、ラインセンサを実装する半導体基板１１の設計時に適宜決めることができる。
【００１８】
また、図１（ａ）には、１２本のＣＣＤブロック１８を配置した例を示したが、何ブロックでも縦列配置することができる。その数に関係なく上述した効果を得られることは言うまでもない。
【００１９】
また、本実施の形態では、ラインセンサを一次元固体撮像装置に採用した場合を例にしたが、ＣＣＤの端部の電極ピッチを中央部より小さくするという技術的思想は、電荷結合素子を搭載する他の装置にも応用することができる。
【００２０】
【発明の効果】
本発明によれば、ラインセンサにおける電荷結合素子の少なくとも一方の端部近傍の電極ピッチを、画素ピッチと同一ピッチである当該電荷結合素子の中央部の電極ピッチより小さくするようにしたので、固体撮像装置におけるデータレートを大きくするためにラインセンサを縦列配置したときでもラインセンサの各電荷結合素子間にスペースを形成することができる。このスペースに出力アンプを配設すれば、複数のラインセンサの全ての画素を欠落なく同一ピッチで配設することができる。すなわち、本発明においては、データレートの向上と一次元配置される全画素を欠落なく同一ピッチで配設することの双方を両立することができる。
【図面の簡単な説明】
【図１】本発明に係るラインセンサを搭載した固体撮像装置の一実施の形態を示した概略構成図である。
【図２】従来の一次元固体撮像装置を示した概略構成図である。
【図３】図２に示した一次元固体撮像装置を構成する４本読出しＣＣＤブロックのつなぎ目の拡大図である。
【符号の説明】
１画素、２トランスファゲート、１０出力アンプ、１１半導体基板、１５，１６ＣＣＤ、１７領域、１８ＣＣＤブロック、１９（ＣＣＤ初段付近の）ＣＣＤ電極、２０ＣＣＤ終段付近のＣＣＤ電極、２１ＣＤＤ中央部におけるＣＣＤ電極、ｐ１画素ピッチ、ｐ２ＣＤＤ初段付近あるいは終段付近のＣＣＤ電極ピッチ、ｐ３ＣＣＤ中央部のＣＣＤ電極ピッチ。

Claims

同一ピッチで一次元配置された複数の画素と、
前記画素に蓄積された信号電荷を読み出すためのトランスファゲートと、
前記トランスファゲートにより前記各画素から読み出された信号電荷を転送する電荷結合素子と、
前記電荷結合素子の端部側に配設され、前記電荷結合素子から転送されてくる信号電荷を電圧に変換して外部に出力する出力アンプと、
を有する固体撮像装置におけるラインセンサにおいて、
前記電荷結合素子の少なくとも一方の端部近傍の電極ピッチを、画素ピッチと同一ピッチである前記電荷結合素子の中央部の電極ピッチより小さくしたことを特徴とする固体撮像装置におけるラインセンサ。
請求項１記載の固体撮像装置におけるラインセンサが複数に縦列配置され、かつ隣接した前記各ラインセンサの前記画素が欠落なく同一ピッチで一次元配置されていることを特徴とする固体撮像装置。