JP3809124B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、高速動作する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体メモリ等のＬＳＩチップをプリント回路基板（ＰＣＢ）に搭載して構成される情報処理システムはますます高速化が図られている。これらのシステムが扱う信号周波数が１ＧＨｚ更に１０ＧＨｚに達すると、ＰＣＢ上の伝送線路を伝送される電気信号は、信号波（電磁波）となり、ＬＳＩチップの信号入力端子での反射が問題になる。具体的には、伝送線路上で前進波と後進波の干渉によりリンギングを生じる。その結果、信号が供給されるＬＳＩチップでは信号の識別ができなくなるおそれがある。
【０００３】
【発明が解決しようとする課題】
ＬＳＩチップの信号入力端子での信号波の反射を防止するためには、伝送線路の端部即ちＬＳＩチップの入力端子を無反射終端とすること、具体的には送線路の特性インピーダンスと整合する終端抵抗を接続することが必要になる。しかし、伝送線路に終端抵抗を設けると、これに定常的に電流が流れるため、システムは無駄な電力を消費することになる。
また、終端抵抗と伝送線路の間にスイッチ素子を挿入し、信号が伝送されたときにのみ選択的にスイッチ素子をオンにすることが考えられる。しかし、これでも終端抵抗の電力消費は存在するから、その分当該ＬＳＩチップを駆動する回路に大きな駆動能力が要求されることになる。
【０００４】
この発明は、上記事情を考慮してなされたもので、外部から見て信号波の反射が抑制され、消費電流が削減された入力バッファを備えた半導体集積回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明は、信号入力端子に入力バッファが設けられた半導体集積回路において、前記入力バッファは、一端が転送ゲートを介して前記信号入力端子に接続される伝送線路と、前記転送ゲートを定常状態でオンとし、前記信号入力端子の入力信号のレベル遷移を検出してその入力信号が前記転送ゲートを転送された後前記伝送線路を往復する時間の経過前に前記転送ゲートを所定時間オフ駆動するコントロール回路と、を備えたことを特徴とする。
【０００６】
この発明によると、入力信号を伝送線路に取り込んで、その伝送線路を信号が往復する時間の経過前に信号入力端の転送ゲートをオフにすることによって、この集積回路チップを駆動する外部の伝送線路から見ると、信号波の反射はなく、また終端電流が流れることもない。これにより、この発明による集積回路チップを組み込んだシステムは、無駄な電力を消費することなく、高速信号処理を行うことが可能になる。
【０００７】
この発明において好ましくは、前記伝送線路の他端に接続され前記コントロール回路により制御されて、前記入力信号の低レベルから高レベルへの遷移後及び高レベルから低レベルへの遷移後の前記転送ゲートがオフの期間にそれぞれ、前記伝送線路に高電位及び低電位を与える終端回路を更に備える。
この様な終端回路を設けることによって、伝送線路に閉じ込められ、内部に転送される信号の伝送線路での往復により生じるリンギングを抑制することができる。
【０００８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の一実施の形態による高速動作のＬＳＩチップの入力バッファ１の構成を示している。外部伝送線路２が接続される信号入力端子Ｂには、転送ゲート１１の一端が接続され、他端Ｃに所定の長さの伝送線路１２が接続される。転送ゲート１１は、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ１を並列接続したＣＭＯＳスイッチである。
【０００９】
転送ゲート１１は、定常状態でオンであり、信号入力端子Ｂに入力信号が供給されたときに、その入力信号が伝送線路１２を伝送されて往復する時間の経過前にオフにされる。これにより転送ゲート１１は、取り込まれた信号を外部伝送線路２に戻すことなく入力バッファ内部に閉じ込める働きをする。そのために、信号入力端子Ｂに供給される入力信号のレベル遷移を検出して転送ゲート１１を制御するコントロール回路１４が設けられている。具体的にコントロール回路１４は、入力信号の低レベルから高レベルへの遷移、高レベルから低レベルへの遷移を検出して、それぞれのレベル遷移時に所定時間、転送ゲート１１をオフにする制御信号Ｇ，／Ｇを発生する。
【００１０】
伝送線路１２の終端部Ｄには、伝送線路１２の信号波の往復によるリンギングを抑制するための終端回路１３が設けられている。具体的に終端回路１３は、供給された入力信号が低レベルから高レベルへの遷移後の転送ゲート１１のオフ駆動と同期して、伝送線路１２の端部Ｄに高電位ＶＨを与えるためのＰＭＯＳトランジスタＱＰ２と、入力信号が高レベルから低レベルへの遷移後の転送ゲート１１のオフ駆動と同期して、伝送線路１２の端部Ｄに低電位ＶＬを与えるためのＮＭＯＳトランジスタＱＮ２とから構成される。これらのトランジスタＱＰ２，ＱＮ２を駆動するのも、コントロール回路１４である。
【００１１】
この実施の形態の入力バッファ１の動作を、図２を参照して説明する。外部伝送線路２の一端部Ａから信号がＬＳＩチップの信号入力端子Ｂに供給される。図２では、その伝搬遅延時間をτ１としている。コントロール回路１４は、入力端子Ｂでの入力信号の低レベルから高レベルへの立ち上がり遷移を検出して、転送ゲート１１を所定時間オフにする制御信号Ｇ，／Ｇを発生する。コントロール回路１４はまた、端子Ｂでの入力信号の高レベルから低レベルへの立ち下がり遷移をも同様に検出して、転送ゲート１１を所定時間オフにする制御信号Ｇ，／Ｇを発生する。
【００１２】
ここで、図２に示すように、入力信号のレベル遷移の検出から転送ゲート１１をオフにするまでの遅れ時間τ３は、転送ゲート１１を通り、伝送線路１２に伝えられた入力信号が伝送線路１２を往復するに要する時間τ２より短いことが重要である。言い換えれば、入力信号レベル遷移の検出から転送ゲート１１をオフにするまでの時間τ３の間に、入力バッファ１に取り込まれた入力信号が再び転送ゲート１１を通り、外部伝送線路２に戻ることがないように、伝送線路１２の長さが予め設定される。これにより、入力バッファ１に取り込まれた入力信号が反射されて外部伝送線路２に戻ることはなくなる。
【００１３】
入力バッファ１の例えば端子Ｃの信号が、ＬＳＩチップの内部回路に転送されることになる。このとき、図２に示したように、端子Ｃの信号は、伝送線路１２の往復によりリンギングを含むことになる。このリンギングを抑えるために、伝送線路１２の端部Ｄには終端回路１３が接続されている。
【００１４】
終端回路１３もコントロール回路１４により制御される。即ちコントロール回路１４は、入力端子Ｂでの入力信号の低レベルから高レベルへの立ち上がり遷移を検出して、転送ゲート１１をオフにする制御信号Ｇ，／Ｇを発生すると共に、これと同期して低レベルになる、ＰＭＯＳトランジスタＱＰ２のゲート駆動信号Ｒ２を発生する。これによりＰＭＯＳトランジスタＱＰ２がオンして、閉じ込められた入力信号の高レベル時、端部Ｄに高電位ＶＨが強制的に与えられる。この結果、閉じ込められた入力信号の高レベルが、反射波との干渉により低レベルに遷移しようとする動作が抑制されて、リンギングが抑制される。
【００１５】
コントロール回路１４はまた、入力端子Ｂでの入力信号の高レベルから低レベルへの立ち下がり遷移を検出して、転送ゲート１１をオフにする制御信号Ｇ，／Ｇと同期して高レベルになる、ＮＭＯＳトランジスタＱＮ２のゲート駆動信号Ｒ１を発生する。これによりＮＭＯＳトランジスタＱＮ２がオンして、端部Ｄに低電位ＶＬが強制的に与えられ、閉じ込められた入力信号の低レベル側のリンギングが抑制される。
【００１６】
以上のような、転送ゲート１１と伝送線路１２による信号閉じ込めを有効ならしめるためには、伝送線路１２が一定以上の長さを有することが必要である。図１においては、コントロール回路１４から伝送線路１２の端部Ｄの終端回路１３への制御信号Ｒ１，Ｒ２の信号線路長を短く保ちながら、伝送線路１２として一定値以上の伝搬遅延時間を得るに必要な長さを確保するために、伝送線路１２を折り返しパターンとしている。即ちこの実施の形態では、制御信号Ｒ１，Ｒ２の信号線路長に比べて、伝送線路１２が長い。
【００１７】
図３（ａ）（ｂ）は、伝送線路１２の他のパターン例を示している。小さいスペースで伝送線路１２の長さを確保するためには、図３（ａ）（ｂ）に示したような、蛇行パターンを用いることも有効である。
【００１８】
以上のようにこの実施の形態によれば、入力信号を内部伝送線路１２に取り込んで、その伝送線路１２を信号が往復する時間の経過前に転送ゲート１１をオフにしている。これにより、この集積回路チップを駆動する外部の伝送線路２から見ると、実質的に信号波の反射がない無反射終端となり、しかも終端抵抗を用いた場合と異なり終端電流が流れることはない。従って、この集積回路チップを組み込んだシステムは、無駄な電力を消費することなく、高速信号処理を行うことが可能になる。
更に、終端回路１３によって、伝送線路１２に閉じ込められた信号のレベル遷移に応じて、その端部Ｄに強制的に高電位ＶＨ及び低電位ＶＬを与えることによって、リンギングを効果的に抑制することが可能になる。
【００１９】
【発明の効果】
以上述べたようにこの発明によれば、外部から見て信号波の反射が抑制され、消費電流削減が図られた入力バッファを備えた半導体集積回路を提供することがてきる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるバッファ回路の構成を示す図である。
【図２】同実施の形態のバッファ回路の動作を説明するためのタイミング図である。
【図３】伝送線路の他のパターン例を示す図である。
【符号の説明】
１…バッファ回路、２…伝送線路、１１…転送ゲート、１２…伝送線路、１３…終端回路、１４…コントロール回路、Ｂ…信号入力端子。
【発明の属する技術分野】
この発明は、高速動作する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体メモリ等のＬＳＩチップをプリント回路基板（ＰＣＢ）に搭載して構成される情報処理システムはますます高速化が図られている。これらのシステムが扱う信号周波数が１ＧＨｚ更に１０ＧＨｚに達すると、ＰＣＢ上の伝送線路を伝送される電気信号は、信号波（電磁波）となり、ＬＳＩチップの信号入力端子での反射が問題になる。具体的には、伝送線路上で前進波と後進波の干渉によりリンギングを生じる。その結果、信号が供給されるＬＳＩチップでは信号の識別ができなくなるおそれがある。
【０００３】
【発明が解決しようとする課題】
ＬＳＩチップの信号入力端子での信号波の反射を防止するためには、伝送線路の端部即ちＬＳＩチップの入力端子を無反射終端とすること、具体的には送線路の特性インピーダンスと整合する終端抵抗を接続することが必要になる。しかし、伝送線路に終端抵抗を設けると、これに定常的に電流が流れるため、システムは無駄な電力を消費することになる。
また、終端抵抗と伝送線路の間にスイッチ素子を挿入し、信号が伝送されたときにのみ選択的にスイッチ素子をオンにすることが考えられる。しかし、これでも終端抵抗の電力消費は存在するから、その分当該ＬＳＩチップを駆動する回路に大きな駆動能力が要求されることになる。
【０００４】
この発明は、上記事情を考慮してなされたもので、外部から見て信号波の反射が抑制され、消費電流が削減された入力バッファを備えた半導体集積回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明は、信号入力端子に入力バッファが設けられた半導体集積回路において、前記入力バッファは、一端が転送ゲートを介して前記信号入力端子に接続される伝送線路と、前記転送ゲートを定常状態でオンとし、前記信号入力端子の入力信号のレベル遷移を検出してその入力信号が前記転送ゲートを転送された後前記伝送線路を往復する時間の経過前に前記転送ゲートを所定時間オフ駆動するコントロール回路と、を備えたことを特徴とする。
【０００６】
この発明によると、入力信号を伝送線路に取り込んで、その伝送線路を信号が往復する時間の経過前に信号入力端の転送ゲートをオフにすることによって、この集積回路チップを駆動する外部の伝送線路から見ると、信号波の反射はなく、また終端電流が流れることもない。これにより、この発明による集積回路チップを組み込んだシステムは、無駄な電力を消費することなく、高速信号処理を行うことが可能になる。
【０００７】
この発明において好ましくは、前記伝送線路の他端に接続され前記コントロール回路により制御されて、前記入力信号の低レベルから高レベルへの遷移後及び高レベルから低レベルへの遷移後の前記転送ゲートがオフの期間にそれぞれ、前記伝送線路に高電位及び低電位を与える終端回路を更に備える。
この様な終端回路を設けることによって、伝送線路に閉じ込められ、内部に転送される信号の伝送線路での往復により生じるリンギングを抑制することができる。
【０００８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の一実施の形態による高速動作のＬＳＩチップの入力バッファ１の構成を示している。外部伝送線路２が接続される信号入力端子Ｂには、転送ゲート１１の一端が接続され、他端Ｃに所定の長さの伝送線路１２が接続される。転送ゲート１１は、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ１を並列接続したＣＭＯＳスイッチである。
【０００９】
転送ゲート１１は、定常状態でオンであり、信号入力端子Ｂに入力信号が供給されたときに、その入力信号が伝送線路１２を伝送されて往復する時間の経過前にオフにされる。これにより転送ゲート１１は、取り込まれた信号を外部伝送線路２に戻すことなく入力バッファ内部に閉じ込める働きをする。そのために、信号入力端子Ｂに供給される入力信号のレベル遷移を検出して転送ゲート１１を制御するコントロール回路１４が設けられている。具体的にコントロール回路１４は、入力信号の低レベルから高レベルへの遷移、高レベルから低レベルへの遷移を検出して、それぞれのレベル遷移時に所定時間、転送ゲート１１をオフにする制御信号Ｇ，／Ｇを発生する。
【００１０】
伝送線路１２の終端部Ｄには、伝送線路１２の信号波の往復によるリンギングを抑制するための終端回路１３が設けられている。具体的に終端回路１３は、供給された入力信号が低レベルから高レベルへの遷移後の転送ゲート１１のオフ駆動と同期して、伝送線路１２の端部Ｄに高電位ＶＨを与えるためのＰＭＯＳトランジスタＱＰ２と、入力信号が高レベルから低レベルへの遷移後の転送ゲート１１のオフ駆動と同期して、伝送線路１２の端部Ｄに低電位ＶＬを与えるためのＮＭＯＳトランジスタＱＮ２とから構成される。これらのトランジスタＱＰ２，ＱＮ２を駆動するのも、コントロール回路１４である。
【００１１】
この実施の形態の入力バッファ１の動作を、図２を参照して説明する。外部伝送線路２の一端部Ａから信号がＬＳＩチップの信号入力端子Ｂに供給される。図２では、その伝搬遅延時間をτ１としている。コントロール回路１４は、入力端子Ｂでの入力信号の低レベルから高レベルへの立ち上がり遷移を検出して、転送ゲート１１を所定時間オフにする制御信号Ｇ，／Ｇを発生する。コントロール回路１４はまた、端子Ｂでの入力信号の高レベルから低レベルへの立ち下がり遷移をも同様に検出して、転送ゲート１１を所定時間オフにする制御信号Ｇ，／Ｇを発生する。
【００１２】
ここで、図２に示すように、入力信号のレベル遷移の検出から転送ゲート１１をオフにするまでの遅れ時間τ３は、転送ゲート１１を通り、伝送線路１２に伝えられた入力信号が伝送線路１２を往復するに要する時間τ２より短いことが重要である。言い換えれば、入力信号レベル遷移の検出から転送ゲート１１をオフにするまでの時間τ３の間に、入力バッファ１に取り込まれた入力信号が再び転送ゲート１１を通り、外部伝送線路２に戻ることがないように、伝送線路１２の長さが予め設定される。これにより、入力バッファ１に取り込まれた入力信号が反射されて外部伝送線路２に戻ることはなくなる。
【００１３】
入力バッファ１の例えば端子Ｃの信号が、ＬＳＩチップの内部回路に転送されることになる。このとき、図２に示したように、端子Ｃの信号は、伝送線路１２の往復によりリンギングを含むことになる。このリンギングを抑えるために、伝送線路１２の端部Ｄには終端回路１３が接続されている。
【００１４】
終端回路１３もコントロール回路１４により制御される。即ちコントロール回路１４は、入力端子Ｂでの入力信号の低レベルから高レベルへの立ち上がり遷移を検出して、転送ゲート１１をオフにする制御信号Ｇ，／Ｇを発生すると共に、これと同期して低レベルになる、ＰＭＯＳトランジスタＱＰ２のゲート駆動信号Ｒ２を発生する。これによりＰＭＯＳトランジスタＱＰ２がオンして、閉じ込められた入力信号の高レベル時、端部Ｄに高電位ＶＨが強制的に与えられる。この結果、閉じ込められた入力信号の高レベルが、反射波との干渉により低レベルに遷移しようとする動作が抑制されて、リンギングが抑制される。
【００１５】
コントロール回路１４はまた、入力端子Ｂでの入力信号の高レベルから低レベルへの立ち下がり遷移を検出して、転送ゲート１１をオフにする制御信号Ｇ，／Ｇと同期して高レベルになる、ＮＭＯＳトランジスタＱＮ２のゲート駆動信号Ｒ１を発生する。これによりＮＭＯＳトランジスタＱＮ２がオンして、端部Ｄに低電位ＶＬが強制的に与えられ、閉じ込められた入力信号の低レベル側のリンギングが抑制される。
【００１６】
以上のような、転送ゲート１１と伝送線路１２による信号閉じ込めを有効ならしめるためには、伝送線路１２が一定以上の長さを有することが必要である。図１においては、コントロール回路１４から伝送線路１２の端部Ｄの終端回路１３への制御信号Ｒ１，Ｒ２の信号線路長を短く保ちながら、伝送線路１２として一定値以上の伝搬遅延時間を得るに必要な長さを確保するために、伝送線路１２を折り返しパターンとしている。即ちこの実施の形態では、制御信号Ｒ１，Ｒ２の信号線路長に比べて、伝送線路１２が長い。
【００１７】
図３（ａ）（ｂ）は、伝送線路１２の他のパターン例を示している。小さいスペースで伝送線路１２の長さを確保するためには、図３（ａ）（ｂ）に示したような、蛇行パターンを用いることも有効である。
【００１８】
以上のようにこの実施の形態によれば、入力信号を内部伝送線路１２に取り込んで、その伝送線路１２を信号が往復する時間の経過前に転送ゲート１１をオフにしている。これにより、この集積回路チップを駆動する外部の伝送線路２から見ると、実質的に信号波の反射がない無反射終端となり、しかも終端抵抗を用いた場合と異なり終端電流が流れることはない。従って、この集積回路チップを組み込んだシステムは、無駄な電力を消費することなく、高速信号処理を行うことが可能になる。
更に、終端回路１３によって、伝送線路１２に閉じ込められた信号のレベル遷移に応じて、その端部Ｄに強制的に高電位ＶＨ及び低電位ＶＬを与えることによって、リンギングを効果的に抑制することが可能になる。
【００１９】
【発明の効果】
以上述べたようにこの発明によれば、外部から見て信号波の反射が抑制され、消費電流削減が図られた入力バッファを備えた半導体集積回路を提供することがてきる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるバッファ回路の構成を示す図である。
【図２】同実施の形態のバッファ回路の動作を説明するためのタイミング図である。
【図３】伝送線路の他のパターン例を示す図である。
【符号の説明】
１…バッファ回路、２…伝送線路、１１…転送ゲート、１２…伝送線路、１３…終端回路、１４…コントロール回路、Ｂ…信号入力端子。
Claims (3)
- 信号入力端子に入力バッファが設けられた半導体集積回路において、前記入力バッファは、
一端が転送ゲートを介して前記信号入力端子に接続される伝送線路と、
前記転送ゲートを定常状態でオンとし、前記信号入力端子の入力信号のレベル遷移を検出してその入力信号が前記転送ゲートを転送された後前記伝送線路を往復する時間の経過前に前記転送ゲートを所定時間オフ駆動するコントロール回路と、
を備えたことを特徴とする半導体集積回路。 - 前記伝送線路の他端に接続され前記コントロール回路により制御されて、前記入力信号の低レベルから高レベルへの遷移後及び高レベルから低レベルへの遷移後の前記転送ゲートがオフの期間にそれぞれ、前記伝送線路に高電位及び低電位を与える終端回路を備えた
ことを特徴とする請求項１記載の半導体集積回路。 - 前記終端回路は、
前記入力信号が低レベルから高レベルへの遷移後の前記転送ゲートのオフ駆動と同期して前記信号伝送線路の他端に高電位を与えるＰＭＯＳトランジスタと、
前記入力信号が高レベルから低レベルへの遷移後の前記転送ゲートのオフ駆動と同期して前記伝送線路の他端に低電位を与えるＮＭＯＳトランジスタとを有する
ことを特徴とする請求項２記載の半導体集積回路。
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099061A JP3809124B2 (ja) | 2002-04-01 | 2002-04-01 | 半導体集積回路 |
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2002
- 2002-04-01 JP JP2002099061A patent/JP3809124B2/ja not_active Expired - Fee Related
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2003
- 2003-04-01 US US10/403,099 patent/US6828608B2/en not_active Expired - Lifetime
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|---|---|
| US6828608B2 (en) | 2004-12-07 |
| JP2003298407A (ja) | 2003-10-17 |
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