JP2003298407A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0286—Provision of wave shaping within the driver
- H04L25/0288—Provision of wave shaping within the driver the shape being matched to the transmission line
-
- H—ELECTRICITY
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 外部から見て信号波の反射が抑制され、消費
電流も削減された入力バッファを備えた半導体集積回路
を提供する。 【解決手段】 ＬＳＩチップの入力バッファ１は、一端
Ｃが転送ゲート１１を介して信号入力端子Ｂに接続され
る伝送線路１２を有する。コントロール回路１４は、転
送ゲート１１を定常状態でオンとし、信号入力端子Ｂの
入力信号のレベル遷移を検出してその入力信号が転送ゲ
ート１１を転送された後伝送線路１２を往復する時間の
経過前に、転送ゲート１１を所定時間オフ駆動する制御
を行う。これにより、外部から見て信号入力端子Ｂは、
無反射終端となり、終端電流も流れない。伝送線路１２
の他端Ｄには、終端回路１３が設けられ、入力信号の低
レベルから高レベルへの遷移後、及び高レベルから低レ
ベルへの遷移後の転送ゲート１１がオフの期間にそれぞ
れ、伝送線路１２に高電位ＶＨ及び低電位ＶＬを与え
て、リンギングを抑制する。
電流も削減された入力バッファを備えた半導体集積回路
を提供する。 【解決手段】 ＬＳＩチップの入力バッファ１は、一端
Ｃが転送ゲート１１を介して信号入力端子Ｂに接続され
る伝送線路１２を有する。コントロール回路１４は、転
送ゲート１１を定常状態でオンとし、信号入力端子Ｂの
入力信号のレベル遷移を検出してその入力信号が転送ゲ
ート１１を転送された後伝送線路１２を往復する時間の
経過前に、転送ゲート１１を所定時間オフ駆動する制御
を行う。これにより、外部から見て信号入力端子Ｂは、
無反射終端となり、終端電流も流れない。伝送線路１２
の他端Ｄには、終端回路１３が設けられ、入力信号の低
レベルから高レベルへの遷移後、及び高レベルから低レ
ベルへの遷移後の転送ゲート１１がオフの期間にそれぞ
れ、伝送線路１２に高電位ＶＨ及び低電位ＶＬを与え
て、リンギングを抑制する。
Description
【０００１】
【発明の属する技術分野】この発明は、高速動作する半
導体集積回路に関する。
導体集積回路に関する。
【０００２】
【従来の技術】半導体メモリ等のＬＳＩチップをプリン
ト回路基板（ＰＣＢ）に搭載して構成される情報処理シ
ステムはますます高速化が図られている。これらのシス
テムが扱う信号周波数が１ＧＨｚ更に１０ＧＨｚに達す
ると、ＰＣＢ上の伝送線路を伝送される電気信号は、信
号波（電磁波）となり、ＬＳＩチップの信号入力端子で
の反射が問題になる。具体的には、伝送線路上で前進波
と後進波の干渉によりリンギングを生じる。その結果、
信号が供給されるＬＳＩチップでは信号の識別ができな
くなるおそれがある。
ト回路基板（ＰＣＢ）に搭載して構成される情報処理シ
ステムはますます高速化が図られている。これらのシス
テムが扱う信号周波数が１ＧＨｚ更に１０ＧＨｚに達す
ると、ＰＣＢ上の伝送線路を伝送される電気信号は、信
号波（電磁波）となり、ＬＳＩチップの信号入力端子で
の反射が問題になる。具体的には、伝送線路上で前進波
と後進波の干渉によりリンギングを生じる。その結果、
信号が供給されるＬＳＩチップでは信号の識別ができな
くなるおそれがある。
【０００３】
【発明が解決しようとする課題】ＬＳＩチップの信号入
力端子での信号波の反射を防止するためには、伝送線路
の端部即ちＬＳＩチップの入力端子を無反射終端とする
こと、具体的には送線路の特性インピーダンスと整合す
る終端抵抗を接続することが必要になる。しかし、伝送
線路に終端抵抗を設けると、これに定常的に電流が流れ
るため、システムは無駄な電力を消費することになる。
また、終端抵抗と伝送線路の間にスイッチ素子を挿入
し、信号が伝送されたときにのみ選択的にスイッチ素子
をオンにすることが考えられる。しかし、これでも終端
抵抗の電力消費は存在するから、その分当該ＬＳＩチッ
プを駆動する回路に大きな駆動能力が要求されることに
なる。
力端子での信号波の反射を防止するためには、伝送線路
の端部即ちＬＳＩチップの入力端子を無反射終端とする
こと、具体的には送線路の特性インピーダンスと整合す
る終端抵抗を接続することが必要になる。しかし、伝送
線路に終端抵抗を設けると、これに定常的に電流が流れ
るため、システムは無駄な電力を消費することになる。
また、終端抵抗と伝送線路の間にスイッチ素子を挿入
し、信号が伝送されたときにのみ選択的にスイッチ素子
をオンにすることが考えられる。しかし、これでも終端
抵抗の電力消費は存在するから、その分当該ＬＳＩチッ
プを駆動する回路に大きな駆動能力が要求されることに
なる。
【０００４】この発明は、上記事情を考慮してなされた
もので、外部から見て信号波の反射が抑制され、消費電
流が削減された入力バッファを備えた半導体集積回路を
提供することを目的としている。
もので、外部から見て信号波の反射が抑制され、消費電
流が削減された入力バッファを備えた半導体集積回路を
提供することを目的としている。
【０００５】
【課題を解決するための手段】この発明は、信号入力端
子に入力バッファが設けられた半導体集積回路におい
て、前記入力バッファは、一端が転送ゲートを介して前
記信号入力端子に接続される伝送線路と、前記転送ゲー
トを定常状態でオンとし、前記信号入力端子の入力信号
のレベル遷移を検出してその入力信号が前記転送ゲート
を転送された後前記伝送線路を往復する時間の経過前に
前記転送ゲートを所定時間オフ駆動するコントロール回
路と、を備えたことを特徴とする。
子に入力バッファが設けられた半導体集積回路におい
て、前記入力バッファは、一端が転送ゲートを介して前
記信号入力端子に接続される伝送線路と、前記転送ゲー
トを定常状態でオンとし、前記信号入力端子の入力信号
のレベル遷移を検出してその入力信号が前記転送ゲート
を転送された後前記伝送線路を往復する時間の経過前に
前記転送ゲートを所定時間オフ駆動するコントロール回
路と、を備えたことを特徴とする。
【０００６】この発明によると、入力信号を伝送線路に
取り込んで、その伝送線路を信号が往復する時間の経過
前に信号入力端の転送ゲートをオフにすることによっ
て、この集積回路チップを駆動する外部の伝送線路から
見ると、信号波の反射はなく、また終端電流が流れるこ
ともない。これにより、この発明による集積回路チップ
を組み込んだシステムは、無駄な電力を消費することな
く、高速信号処理を行うことが可能になる。
取り込んで、その伝送線路を信号が往復する時間の経過
前に信号入力端の転送ゲートをオフにすることによっ
て、この集積回路チップを駆動する外部の伝送線路から
見ると、信号波の反射はなく、また終端電流が流れるこ
ともない。これにより、この発明による集積回路チップ
を組み込んだシステムは、無駄な電力を消費することな
く、高速信号処理を行うことが可能になる。
【０００７】この発明において好ましくは、前記伝送線
路の他端に接続され前記コントロール回路により制御さ
れて、前記入力信号の低レベルから高レベルへの遷移後
及び高レベルから低レベルへの遷移後の前記転送ゲート
がオフの期間にそれぞれ、前記伝送線路に高電位及び低
電位を与える終端回路を更に備える。この様な終端回路
を設けることによって、伝送線路に閉じ込められ、内部
に転送される信号の伝送線路での往復により生じるリン
ギングを抑制することができる。
路の他端に接続され前記コントロール回路により制御さ
れて、前記入力信号の低レベルから高レベルへの遷移後
及び高レベルから低レベルへの遷移後の前記転送ゲート
がオフの期間にそれぞれ、前記伝送線路に高電位及び低
電位を与える終端回路を更に備える。この様な終端回路
を設けることによって、伝送線路に閉じ込められ、内部
に転送される信号の伝送線路での往復により生じるリン
ギングを抑制することができる。
【０００８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の一実施の
形態による高速動作のＬＳＩチップの入力バッファ１の
構成を示している。外部伝送線路２が接続される信号入
力端子Ｂには、転送ゲート１１の一端が接続され、他端
Ｃに所定の長さの伝送線路１２が接続される。転送ゲー
ト１１は、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトラ
ンジスタＱＰ１を並列接続したＣＭＯＳスイッチであ
る。
の実施の形態を説明する。図１は、この発明の一実施の
形態による高速動作のＬＳＩチップの入力バッファ１の
構成を示している。外部伝送線路２が接続される信号入
力端子Ｂには、転送ゲート１１の一端が接続され、他端
Ｃに所定の長さの伝送線路１２が接続される。転送ゲー
ト１１は、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトラ
ンジスタＱＰ１を並列接続したＣＭＯＳスイッチであ
る。
【０００９】転送ゲート１１は、定常状態でオンであ
り、信号入力端子Ｂに入力信号が供給されたときに、そ
の入力信号が伝送線路１２を伝送されて往復する時間の
経過前にオフにされる。これにより転送ゲート１１は、
取り込まれた信号を外部伝送線路２に戻すことなく入力
バッファ内部に閉じ込める働きをする。そのために、信
号入力端子Ｂに供給される入力信号のレベル遷移を検出
して転送ゲート１１を制御するコントロール回路１４が
設けられている。具体的にコントロール回路１４は、入
力信号の低レベルから高レベルへの遷移、高レベルから
低レベルへの遷移を検出して、それぞれのレベル遷移時
に所定時間、転送ゲート１１をオフにする制御信号Ｇ，
／Ｇを発生する。
り、信号入力端子Ｂに入力信号が供給されたときに、そ
の入力信号が伝送線路１２を伝送されて往復する時間の
経過前にオフにされる。これにより転送ゲート１１は、
取り込まれた信号を外部伝送線路２に戻すことなく入力
バッファ内部に閉じ込める働きをする。そのために、信
号入力端子Ｂに供給される入力信号のレベル遷移を検出
して転送ゲート１１を制御するコントロール回路１４が
設けられている。具体的にコントロール回路１４は、入
力信号の低レベルから高レベルへの遷移、高レベルから
低レベルへの遷移を検出して、それぞれのレベル遷移時
に所定時間、転送ゲート１１をオフにする制御信号Ｇ，
／Ｇを発生する。
【００１０】伝送線路１２の終端部Ｄには、伝送線路１
２の信号波の往復によるリンギングを抑制するための終
端回路１３が設けられている。具体的に終端回路１３
は、供給された入力信号が低レベルから高レベルへの遷
移後の転送ゲート１１のオフ駆動と同期して、伝送線路
１２の端部Ｄに高電位ＶＨを与えるためのＰＭＯＳトラ
ンジスタＱＰ２と、入力信号が高レベルから低レベルへ
の遷移後の転送ゲート１１のオフ駆動と同期して、伝送
線路１２の端部Ｄに低電位ＶＬを与えるためのＮＭＯＳ
トランジスタＱＮ２とから構成される。これらのトラン
ジスタＱＰ２，ＱＮ２を駆動するのも、コントロール回
路１４である。
２の信号波の往復によるリンギングを抑制するための終
端回路１３が設けられている。具体的に終端回路１３
は、供給された入力信号が低レベルから高レベルへの遷
移後の転送ゲート１１のオフ駆動と同期して、伝送線路
１２の端部Ｄに高電位ＶＨを与えるためのＰＭＯＳトラ
ンジスタＱＰ２と、入力信号が高レベルから低レベルへ
の遷移後の転送ゲート１１のオフ駆動と同期して、伝送
線路１２の端部Ｄに低電位ＶＬを与えるためのＮＭＯＳ
トランジスタＱＮ２とから構成される。これらのトラン
ジスタＱＰ２，ＱＮ２を駆動するのも、コントロール回
路１４である。
【００１１】この実施の形態の入力バッファ１の動作
を、図２を参照して説明する。外部伝送線路２の一端部
Ａから信号がＬＳＩチップの信号入力端子Ｂに供給され
る。図２では、その伝搬遅延時間をτ１としている。コ
ントロール回路１４は、入力端子Ｂでの入力信号の低レ
ベルから高レベルへの立ち上がり遷移を検出して、転送
ゲート１１を所定時間オフにする制御信号Ｇ，／Ｇを発
生する。コントロール回路１４はまた、端子Ｂでの入力
信号の高レベルから低レベルへの立ち下がり遷移をも同
様に検出して、転送ゲート１１を所定時間オフにする制
御信号Ｇ，／Ｇを発生する。
を、図２を参照して説明する。外部伝送線路２の一端部
Ａから信号がＬＳＩチップの信号入力端子Ｂに供給され
る。図２では、その伝搬遅延時間をτ１としている。コ
ントロール回路１４は、入力端子Ｂでの入力信号の低レ
ベルから高レベルへの立ち上がり遷移を検出して、転送
ゲート１１を所定時間オフにする制御信号Ｇ，／Ｇを発
生する。コントロール回路１４はまた、端子Ｂでの入力
信号の高レベルから低レベルへの立ち下がり遷移をも同
様に検出して、転送ゲート１１を所定時間オフにする制
御信号Ｇ，／Ｇを発生する。
【００１２】ここで、図２に示すように、入力信号のレ
ベル遷移の検出から転送ゲート１１をオフにするまでの
遅れ時間τ３は、転送ゲート１１を通り、伝送線路１２
に伝えられた入力信号が伝送線路１２を往復するに要す
る時間τ２より短いことが重要である。言い換えれば、
入力信号レベル遷移の検出から転送ゲート１１をオフに
するまでの時間τ３の間に、入力バッファ１に取り込ま
れた入力信号が再び転送ゲート１１を通り、外部伝送線
路２に戻ることがないように、伝送線路１２の長さが予
め設定される。これにより、入力バッファ１に取り込ま
れた入力信号が反射されて外部伝送線路２に戻ることは
なくなる。
ベル遷移の検出から転送ゲート１１をオフにするまでの
遅れ時間τ３は、転送ゲート１１を通り、伝送線路１２
に伝えられた入力信号が伝送線路１２を往復するに要す
る時間τ２より短いことが重要である。言い換えれば、
入力信号レベル遷移の検出から転送ゲート１１をオフに
するまでの時間τ３の間に、入力バッファ１に取り込ま
れた入力信号が再び転送ゲート１１を通り、外部伝送線
路２に戻ることがないように、伝送線路１２の長さが予
め設定される。これにより、入力バッファ１に取り込ま
れた入力信号が反射されて外部伝送線路２に戻ることは
なくなる。
【００１３】入力バッファ１の例えば端子Ｃの信号が、
ＬＳＩチップの内部回路に転送されることになる。この
とき、図２に示したように、端子Ｃの信号は、伝送線路
１２の往復によりリンギングを含むことになる。このリ
ンギングを抑えるために、伝送線路１２の端部Ｄには終
端回路１３が接続されている。
ＬＳＩチップの内部回路に転送されることになる。この
とき、図２に示したように、端子Ｃの信号は、伝送線路
１２の往復によりリンギングを含むことになる。このリ
ンギングを抑えるために、伝送線路１２の端部Ｄには終
端回路１３が接続されている。
【００１４】終端回路１３もコントロール回路１４によ
り制御される。即ちコントロール回路１４は、入力端子
Ｂでの入力信号の低レベルから高レベルへの立ち上がり
遷移を検出して、転送ゲート１１をオフにする制御信号
Ｇ，／Ｇを発生すると共に、これと同期して低レベルに
なる、ＰＭＯＳトランジスタＱＰ２のゲート駆動信号Ｒ
２を発生する。これによりＰＭＯＳトランジスタＱＰ２
がオンして、閉じ込められた入力信号の高レベル時、端
部Ｄに高電位ＶＨが強制的に与えられる。この結果、閉
じ込められた入力信号の高レベルが、反射波との干渉に
より低レベルに遷移しようとする動作が抑制されて、リ
ンギングが抑制される。
り制御される。即ちコントロール回路１４は、入力端子
Ｂでの入力信号の低レベルから高レベルへの立ち上がり
遷移を検出して、転送ゲート１１をオフにする制御信号
Ｇ，／Ｇを発生すると共に、これと同期して低レベルに
なる、ＰＭＯＳトランジスタＱＰ２のゲート駆動信号Ｒ
２を発生する。これによりＰＭＯＳトランジスタＱＰ２
がオンして、閉じ込められた入力信号の高レベル時、端
部Ｄに高電位ＶＨが強制的に与えられる。この結果、閉
じ込められた入力信号の高レベルが、反射波との干渉に
より低レベルに遷移しようとする動作が抑制されて、リ
ンギングが抑制される。
【００１５】コントロール回路１４はまた、入力端子Ｂ
での入力信号の高レベルから低レベルへの立ち下がり遷
移を検出して、転送ゲート１１をオフにする制御信号
Ｇ，／Ｇと同期して高レベルになる、ＮＭＯＳトランジ
スタＱＮ２のゲート駆動信号Ｒ１を発生する。これによ
りＮＭＯＳトランジスタＱＮ２がオンして、端部Ｄに低
電位ＶＬが強制的に与えられ、閉じ込められた入力信号
の低レベル側のリンギングが抑制される。
での入力信号の高レベルから低レベルへの立ち下がり遷
移を検出して、転送ゲート１１をオフにする制御信号
Ｇ，／Ｇと同期して高レベルになる、ＮＭＯＳトランジ
スタＱＮ２のゲート駆動信号Ｒ１を発生する。これによ
りＮＭＯＳトランジスタＱＮ２がオンして、端部Ｄに低
電位ＶＬが強制的に与えられ、閉じ込められた入力信号
の低レベル側のリンギングが抑制される。
【００１６】以上のような、転送ゲート１１と伝送線路
１２による信号閉じ込めを有効ならしめるためには、伝
送線路１２が一定以上の長さを有することが必要であ
る。図１においては、コントロール回路１４から伝送線
路１２の端部Ｄの終端回路１３への制御信号Ｒ１，Ｒ２
の信号線路長を短く保ちながら、伝送線路１２として一
定値以上の伝搬遅延時間を得るに必要な長さを確保する
ために、伝送線路１２を折り返しパターンとしている。
即ちこの実施の形態では、制御信号Ｒ１，Ｒ２の信号線
路長に比べて、伝送線路１２が長い。
１２による信号閉じ込めを有効ならしめるためには、伝
送線路１２が一定以上の長さを有することが必要であ
る。図１においては、コントロール回路１４から伝送線
路１２の端部Ｄの終端回路１３への制御信号Ｒ１，Ｒ２
の信号線路長を短く保ちながら、伝送線路１２として一
定値以上の伝搬遅延時間を得るに必要な長さを確保する
ために、伝送線路１２を折り返しパターンとしている。
即ちこの実施の形態では、制御信号Ｒ１，Ｒ２の信号線
路長に比べて、伝送線路１２が長い。
【００１７】図３（ａ）（ｂ）は、伝送線路１２の他の
パターン例を示している。小さいスペースで伝送線路１
２の長さを確保するためには、図３（ａ）（ｂ）に示し
たような、蛇行パターンを用いることも有効である。
パターン例を示している。小さいスペースで伝送線路１
２の長さを確保するためには、図３（ａ）（ｂ）に示し
たような、蛇行パターンを用いることも有効である。
【００１８】以上のようにこの実施の形態によれば、入
力信号を内部伝送線路１２に取り込んで、その伝送線路
１２を信号が往復する時間の経過前に転送ゲート１１を
オフにしている。これにより、この集積回路チップを駆
動する外部の伝送線路２から見ると、実質的に信号波の
反射がない無反射終端となり、しかも終端抵抗を用いた
場合と異なり終端電流が流れることはない。従って、こ
の集積回路チップを組み込んだシステムは、無駄な電力
を消費することなく、高速信号処理を行うことが可能に
なる。更に、終端回路１３によって、伝送線路１２に閉
じ込められた信号のレベル遷移に応じて、その端部Ｄに
強制的に高電位ＶＨ及び低電位ＶＬを与えることによっ
て、リンギングを効果的に抑制することが可能になる。
力信号を内部伝送線路１２に取り込んで、その伝送線路
１２を信号が往復する時間の経過前に転送ゲート１１を
オフにしている。これにより、この集積回路チップを駆
動する外部の伝送線路２から見ると、実質的に信号波の
反射がない無反射終端となり、しかも終端抵抗を用いた
場合と異なり終端電流が流れることはない。従って、こ
の集積回路チップを組み込んだシステムは、無駄な電力
を消費することなく、高速信号処理を行うことが可能に
なる。更に、終端回路１３によって、伝送線路１２に閉
じ込められた信号のレベル遷移に応じて、その端部Ｄに
強制的に高電位ＶＨ及び低電位ＶＬを与えることによっ
て、リンギングを効果的に抑制することが可能になる。
【００１９】
【発明の効果】以上述べたようにこの発明によれば、外
部から見て信号波の反射が抑制され、消費電流削減が図
られた入力バッファを備えた半導体集積回路を提供する
ことがてきる。
部から見て信号波の反射が抑制され、消費電流削減が図
られた入力バッファを備えた半導体集積回路を提供する
ことがてきる。
【図１】この発明の実施の形態によるバッファ回路の構
成を示す図である。
成を示す図である。
【図２】同実施の形態のバッファ回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図３】伝送線路の他のパターン例を示す図である。
１…バッファ回路、２…伝送線路、１１…転送ゲート、
１２…伝送線路、１３…終端回路、１４…コントロール
回路、Ｂ…信号入力端子。
１２…伝送線路、１３…終端回路、１４…コントロール
回路、Ｂ…信号入力端子。
フロントページの続き
Ｆターム(参考） 5F038 AZ01 BE08 DF01 EZ20
5J055 AX21 BX17 CX25 CX26 DX22
DX74 EY21 EZ00 EZ51 FX18
GX01 GX02 GX04 GX05
5J056 AA11 BB21 CC00 CC04 DD13
DD28 EE06 FF08 GG09 KK01
Claims (3)
- 【請求項１】 信号入力端子に入力バッファが設けられ
た半導体集積回路において、前記入力バッファは、 一端が転送ゲートを介して前記信号入力端子に接続され
る伝送線路と、 前記転送ゲートを定常状態でオンとし、前記信号入力端
子の入力信号のレベル遷移を検出してその入力信号が前
記転送ゲートを転送された後前記伝送線路を往復する時
間の経過前に前記転送ゲートを所定時間オフ駆動するコ
ントロール回路と、を備えたことを特徴とする半導体集
積回路。 - 【請求項２】 前記伝送線路の他端に接続され前記コン
トロール回路により制御されて、前記入力信号の低レベ
ルから高レベルへの遷移後及び高レベルから低レベルへ
の遷移後の前記転送ゲートがオフの期間にそれぞれ、前
記伝送線路に高電位及び低電位を与える終端回路を備え
たことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記終端回路は、 前記入力信号が低レベルから高レベルへの遷移後の前記
転送ゲートのオフ駆動と同期して前記信号伝送線路の他
端に高電位を与えるＰＭＯＳトランジスタと、 前記入力信号が高レベルから低レベルへの遷移後の前記
転送ゲートのオフ駆動と同期して前記伝送線路の他端に
低電位を与えるＮＭＯＳトランジスタとを有することを
特徴とする請求項２記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099061A JP3809124B2 (ja) | 2002-04-01 | 2002-04-01 | 半導体集積回路 |
| US10/403,099 US6828608B2 (en) | 2002-04-01 | 2003-04-01 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099061A JP3809124B2 (ja) | 2002-04-01 | 2002-04-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003298407A true JP2003298407A (ja) | 2003-10-17 |
| JP3809124B2 JP3809124B2 (ja) | 2006-08-16 |
Family
ID=29388069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002099061A Expired - Fee Related JP3809124B2 (ja) | 2002-04-01 | 2002-04-01 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6828608B2 (ja) |
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