JP3804061B2 - フィードバック制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入出力にむだ時間が存在する制御対象に対してフィードバック制御を行う制御装置に関する。
【０００２】
【従来の技術】
サーボやプロセスなどほとんどの制御系において入力あるいは出力にむだ時間が存在する。図４は従来のフィードバック制御系のブロック線図である。図４において、２は通常の制御器（例えばPID制御器など）、３はむだ時間を含む制御対象である。このような制御系では、むだ時間要素の位相が遅れるため、制御器のゲインを上げられなく、十分な応答特性が得られない。ここで、むだ時間に対する補償制御が必要になってくる。
従来、むだ時間に対する補償のために図５のようなスミス補償器がよく用いられている。図５において、５は制御対象の予測モデル、６はむだ時間要素である。制御入力とフィードバック信号に注目すると、図５の制御系を等価的に図２のように書き直すことができる。図２により、フィードバック系の安定性はむだ時間がない系と同様になり、制御器Ｃ（ｓ）のゲインを上げられ、制御出力ｙを目標入力ｒに精度よく追従することができる。
【０００３】
【発明が解決しようとする課題】
前記従来のスミス法の外乱除去特性を考察してみる。図６のように制御入力端に外乱ｄが存在するとし、外乱ｄから制御出力ｙまでの伝達関数は
【０００４】
【数１】
【０００５】
が成り立つ。もし、Ｐ（ｓ）がｓ＝０に極をもつならば、ｙsd≠０となる。すなわち、前記スミス法では、ｓ＝０の極をもつ制御対象に対して、定常偏差が生じる。また、式（１）より、Ｐ（ｓ）が不安定ならば、どのような小さな外乱があっても出力は発散してしまう。
この発明は、前記従来技術の有する問題点を解消するため、ｓ＝０の極をもつ制御対象に対して、定常偏差が生じず、不安定な制御対象に対しても安定な制御系を構成できるむだ時間補償フィードバック制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記の目的を達成するために、本発明は、入力あるいは出力にむだ時間が存在する制御対象に対して、制御出力を目標入力に追従させるようにしたフィードバック制御装置において、
前記制御出力と制御対象の無駄時間要素の出力との差をオブザーバの補償器に入力し、このオブザーバの補償器の出力と制御入力を加算して前記制御対象の予測モデルに入力し、前記制御対象の予測モデルの出力を、一方では前記制御対象のむだ時間要素に入力し、他方では前記制御出力の予測値とするように前記オブザーバを構成し、前記目標入力から前記制御出力の予測値を減じて制御器に入力し、前記制御器の出力を前記制御入力とすることを特徴とする。
【０００７】
【発明の実施の形態】
本発明の実施形態を図において説明する。図１は本発明制御系の構成原理を示すブロック線図である。図１において、２は制御器、３はむだ時間を含む制御対象、５は制御対象の予測モデル、６はむだ時間要素、８はオブザーバ１０の補償器である。
図１より、制御入力ｕからフィードバック信号ｙfまでの伝達関数は
【０００８】
【数２】
【０００９】
であるため、図１の制御系を等価的に図２のように書き直すことができる。図１により、フィードバック系の安定性はむだ時間がない系と同様になり、制御器Ｃ（ｓ）のゲインを上げることができる。また、目標入力ｒから制御出力ｙまでの伝達関数は
【００１０】
【数３】
【００１１】
となるので、制御器Ｃ（ｓ）のゲインを上げることにより出力ｙを目標入力ｒに精度よく追従することができる。
外乱除去特性を考察するため、図３のように制御入力端に外乱ｄを入れる。図３より、外乱ｄから制御出力ｙまでの伝達関数は
【００１２】
【数４】
【００１３】
となる。すなわち、ｓ＝０の極をもつ制御対象に対しても、定常偏差が生じない。また、式（６）より、Ｐ（ｓ）が不安定であっても、Ｃ（ｓ）がＰ（ｓ）を、Ｃo（ｓ）がＰ（ｓ）ｅ-Lsを安定すれば、出力は発散しない。なお、式（５）より、入出力特性はＣo（ｓ）と関係しないので、Ｐ（ｓ）ｅ-Lsを安定するようにＣo（ｓ）のゲインを低く設定することができる。
【００１４】
【発明の効果】
以上のように本発明は、むだ時間システムのオブザーバを構成し、制御出力の予測値をフィードバック信号とすることにより、フィードバック制御部分とオブザーバ部分に分離され、フィードバックループの安定性はむだ時間がない系と同様となり、制御ゲインを上げられるため、制御系の応答性能をアップすることができる。しかも、オブザーバが構成されているので、安定な対象に限らず、外乱にも強い。
【図面の簡単な説明】
【図１】 本発明の制御系の構成原理を示すブロック線図
【図２】 図１および図５の等価ブロック線図
【図３】 図１において外乱を考慮した場合のブロック線図
【図４】 従来のフィードバック制御系のブロック線図
【図５】 スミス補償器を用いた制御系のブロック線図
【図６】 図４において外乱を考慮した場合のブロック線図
【符号の説明】
１、７ 減算器
２ 制御器
３ むだ時間を含む制御対象
４、９ 加算器
５ 制御対象の予測モデル
６ 制御対象のむだ時間要素
８ オブザーバの補償器
１０ オブザーバ
【発明の属する技術分野】
本発明は、入出力にむだ時間が存在する制御対象に対してフィードバック制御を行う制御装置に関する。
【０００２】
【従来の技術】
サーボやプロセスなどほとんどの制御系において入力あるいは出力にむだ時間が存在する。図４は従来のフィードバック制御系のブロック線図である。図４において、２は通常の制御器（例えばPID制御器など）、３はむだ時間を含む制御対象である。このような制御系では、むだ時間要素の位相が遅れるため、制御器のゲインを上げられなく、十分な応答特性が得られない。ここで、むだ時間に対する補償制御が必要になってくる。
従来、むだ時間に対する補償のために図５のようなスミス補償器がよく用いられている。図５において、５は制御対象の予測モデル、６はむだ時間要素である。制御入力とフィードバック信号に注目すると、図５の制御系を等価的に図２のように書き直すことができる。図２により、フィードバック系の安定性はむだ時間がない系と同様になり、制御器Ｃ（ｓ）のゲインを上げられ、制御出力ｙを目標入力ｒに精度よく追従することができる。
【０００３】
【発明が解決しようとする課題】
前記従来のスミス法の外乱除去特性を考察してみる。図６のように制御入力端に外乱ｄが存在するとし、外乱ｄから制御出力ｙまでの伝達関数は
【０００４】
【数１】
が成り立つ。もし、Ｐ（ｓ）がｓ＝０に極をもつならば、ｙsd≠０となる。すなわち、前記スミス法では、ｓ＝０の極をもつ制御対象に対して、定常偏差が生じる。また、式（１）より、Ｐ（ｓ）が不安定ならば、どのような小さな外乱があっても出力は発散してしまう。
この発明は、前記従来技術の有する問題点を解消するため、ｓ＝０の極をもつ制御対象に対して、定常偏差が生じず、不安定な制御対象に対しても安定な制御系を構成できるむだ時間補償フィードバック制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記の目的を達成するために、本発明は、入力あるいは出力にむだ時間が存在する制御対象に対して、制御出力を目標入力に追従させるようにしたフィードバック制御装置において、
前記制御出力と制御対象の無駄時間要素の出力との差をオブザーバの補償器に入力し、このオブザーバの補償器の出力と制御入力を加算して前記制御対象の予測モデルに入力し、前記制御対象の予測モデルの出力を、一方では前記制御対象のむだ時間要素に入力し、他方では前記制御出力の予測値とするように前記オブザーバを構成し、前記目標入力から前記制御出力の予測値を減じて制御器に入力し、前記制御器の出力を前記制御入力とすることを特徴とする。
【０００７】
【発明の実施の形態】
本発明の実施形態を図において説明する。図１は本発明制御系の構成原理を示すブロック線図である。図１において、２は制御器、３はむだ時間を含む制御対象、５は制御対象の予測モデル、６はむだ時間要素、８はオブザーバ１０の補償器である。
図１より、制御入力ｕからフィードバック信号ｙfまでの伝達関数は
【０００８】
【数２】
であるため、図１の制御系を等価的に図２のように書き直すことができる。図１により、フィードバック系の安定性はむだ時間がない系と同様になり、制御器Ｃ（ｓ）のゲインを上げることができる。また、目標入力ｒから制御出力ｙまでの伝達関数は
【００１０】
【数３】
となるので、制御器Ｃ（ｓ）のゲインを上げることにより出力ｙを目標入力ｒに精度よく追従することができる。
外乱除去特性を考察するため、図３のように制御入力端に外乱ｄを入れる。図３より、外乱ｄから制御出力ｙまでの伝達関数は
【００１２】
【数４】
となる。すなわち、ｓ＝０の極をもつ制御対象に対しても、定常偏差が生じない。また、式（６）より、Ｐ（ｓ）が不安定であっても、Ｃ（ｓ）がＰ（ｓ）を、Ｃo（ｓ）がＰ（ｓ）ｅ-Lsを安定すれば、出力は発散しない。なお、式（５）より、入出力特性はＣo（ｓ）と関係しないので、Ｐ（ｓ）ｅ-Lsを安定するようにＣo（ｓ）のゲインを低く設定することができる。
【００１４】
【発明の効果】
以上のように本発明は、むだ時間システムのオブザーバを構成し、制御出力の予測値をフィードバック信号とすることにより、フィードバック制御部分とオブザーバ部分に分離され、フィードバックループの安定性はむだ時間がない系と同様となり、制御ゲインを上げられるため、制御系の応答性能をアップすることができる。しかも、オブザーバが構成されているので、安定な対象に限らず、外乱にも強い。
【図面の簡単な説明】
【図１】 本発明の制御系の構成原理を示すブロック線図
【図２】 図１および図５の等価ブロック線図
【図３】 図１において外乱を考慮した場合のブロック線図
【図４】 従来のフィードバック制御系のブロック線図
【図５】 スミス補償器を用いた制御系のブロック線図
【図６】 図４において外乱を考慮した場合のブロック線図
【符号の説明】
１、７ 減算器
２ 制御器
３ むだ時間を含む制御対象
４、９ 加算器
５ 制御対象の予測モデル
６ 制御対象のむだ時間要素
８ オブザーバの補償器
１０ オブザーバ
Claims (1)
- 入力あるいは出力にむだ時間が存在する制御対象に対して、制御出力を目標入力に追従させるようにしたフィードバック制御装置において、前記制御出力と制御対象の無駄時間要素の出力との差をオブザーバの補償器に入力し、このオブザーバの補償器の出力と制御入力を加算して前記制御対象の予測モデルに入力し、前記制御対象の予測モデルの出力を、一方では前記制御対象のむだ時間要素に入力し、他方では前記制御出力の予測値とするように前記オブザーバを構成し、前記目標入力から前記制御出力の予測値を減じて制御器に入力し、前記制御器の出力を前記制御入力とすることを特徴とするフィードバック制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001026766A JP3804061B2 (ja) | 2001-02-02 | 2001-02-02 | フィードバック制御装置 |
| TW90130959A TW569084B (en) | 2000-12-14 | 2001-12-13 | Feedback control apparatus |
| US10/450,301 US7725201B2 (en) | 2000-12-14 | 2001-12-13 | Feedback control device |
| PCT/JP2001/010951 WO2002048806A1 (fr) | 2000-12-14 | 2001-12-13 | Dispositif de commande a retroaction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001026766A JP3804061B2 (ja) | 2001-02-02 | 2001-02-02 | フィードバック制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002229605A JP2002229605A (ja) | 2002-08-16 |
| JP3804061B2 true JP3804061B2 (ja) | 2006-08-02 |
Family
ID=18891528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001026766A Expired - Fee Related JP3804061B2 (ja) | 2000-12-14 | 2001-02-02 | フィードバック制御装置 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010022145A (ja) * | 2008-07-11 | 2010-01-28 | Yaskawa Electric Corp | 同期制御装置 |
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|---|---|---|---|---|
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| WO2006046500A1 (ja) * | 2004-10-29 | 2006-05-04 | Keio University | 通信遅延を有する通信路を介して信号を送受信する遠隔制御システム |
| JP2008097390A (ja) * | 2006-10-13 | 2008-04-24 | Fuji Electric Systems Co Ltd | むだ時間を含む制御対象に適用するモデル追従制御装置 |
| DE102009019298A1 (de) * | 2009-04-27 | 2010-11-04 | Siemens Aktiengesellschaft | Verfahren zum Regeln eines Umrichters unter Berücksichtigung von Stell- und Messverzögerungen |
| JP5540586B2 (ja) * | 2009-07-01 | 2014-07-02 | ソニー株式会社 | 信号処理回路、ａｇｃ回路、および記録再生装置 |
| JP6244622B2 (ja) * | 2012-12-14 | 2017-12-13 | オムロン株式会社 | 制御装置、制御プログラムおよび制御方法 |
| JP6616158B2 (ja) * | 2015-11-02 | 2019-12-04 | Ｎｔｎ株式会社 | スリップ制御装置 |
| JP6979330B2 (ja) * | 2017-10-30 | 2021-12-15 | 株式会社日立産機システム | フィードバック制御方法、及びモータ制御装置 |
-
2001
- 2001-02-02 JP JP2001026766A patent/JP3804061B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010022145A (ja) * | 2008-07-11 | 2010-01-28 | Yaskawa Electric Corp | 同期制御装置 |
Also Published As
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|---|---|
| JP2002229605A (ja) | 2002-08-16 |
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