JP3803213B2 - Icパッケージ - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910000679 solder Inorganic materials 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000010931 gold Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000007596 consolidation process Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10439—Position of a single component
- H05K2201/10477—Inverted
Description
【発明の属する技術分野】
この発明はフリップ・チップ集積回路(IC)パッケージに関し、特に、ICチップがそれぞれ相互配線基板のキャビティに埋め込まれるICパッケージに関する。なお、特に、1個のICチップがトランスレータと相互配線され、高い相互配線密度を供する埋め込み型チップ相互配線構造に関することが注目される。
【0002】
【従来の技術】
チップ埋込み型ICパッケージ(recessed chip IC package)は、それによって相互配線基板領域の効率的使用、全体として薄型のパッケージ及び短い相互配線が得られるため、ICデバイス相互配線技術で受け入れられつつある。埋め込み型チップ・パッケージの種々のオプションが、ここでの開示のために参考に供する、1997年3月4日に発行された米国特許第5,608,262号に記述され、かつ、請求されている。
【0003】
埋め込み型チップ・パッケージは3つの構成要素、即ち、この説明のために第1段構成要素と定義される1個あるいは複数個の首位のICチップ、従来のパッケージではICチップあるいは非能動相互配線基板の何れかであり、ここでは第2段構成要素と定義される中間部相互配線基板(intermediate interconnection substrate;IIS)、及び代表的にはプリント回路板 (printed circuit board ;PCB)であり、ここでは第3段構成要素と定義されるシステム相互配線基板 (system interconnection substrate ;SIS)に特徴が有る。これらの構成要素は面積が順々に広くなっており、第2段構成要素が1以上のICチップを支持することができ、第3段構成要素が1以上の第2段構成要素に適応することができる。3構成要素パッケージでは、第1段構成要素が代表的には第2段構成要素にフリップ・チップ接合され、第2段構成要素が第3段構成要素にフリップ接合され、その結果、第1段構成要素が第3段構成要素に形成されたキャビティに埋め込まれる。
【0004】
この基本概念を使用する多数の変形例が可能であり、例えばシステム相互配線基板自体が中間部相互配線基板として機能して第4段ボードに付設することができ、その結果、第2段構成要素がその第4段構成要素中のキャビティに埋め込まれる。
【0005】
【発明が解決しようとする課題】
凹状キャビティ構造は、効果的な相互配線構造を有するが、より高密度の相互配線及びより高い相互配線性能をに対する要望が絶えず増している。本発明はこのように、1個のICチップがトランスレータと相互配線され、高い相互配線密度を供する埋め込み型チップ相互配線構造を改善することを目的とする。
【0006】
【課題を解決するための手段】
本発明によれば、チップ埋込み型ICパッケージ(recessed chip IC package)に対する改善された相互配線方法が開発された。それらの改善の中に、隔離して多段構成相互配線トランスレータに造られた電源段(レベル)と接地段とを使用する改善された電源及び接地相互配線構造が有る。本発明の好適な実施例では、トランスレータがシリコンであり、電源段と接地段とがそのトランスレータ上に数段の隔離した相互配線段を具備する。トランスレータが持つ多段構成相互配線フィーチャによって、数個の電源用及び接地用相互配線がこのボード段で整理統合され、かつ、電源用入/出力や接地用入/出力及び信号入/出力が次のボード段へ更に結線される。また、本発明のトランスレータは1個の多ピンICチップを収容し、従ってそのICチップよりも充分に大きく作られる。この大きなトランスレータ領域により、シリコン製トランスレータ上でのパターンの引き回し及び四方への展開の双方が可能になる。
【0007】
【発明の実施の形態】
最新技術のICチップは現在400を超える入/出力数を持つものが作成されている。要求される必要な相互配線数がこのように大きいとき、従来の構成でははんだ接合相互配線のピッチは狭くなり、実現不可能である。従来の相互配線方策ではこのように多数のICアレイを持つ相互配線を相互に連結する課題に対処することはできない。
【0008】
広い表面面積(領域)のアレーの相互配線サイトを有するICチップが図1に示されている。このICチップが11で示され、上記領域アレー相互配線サイトが12及び13で示されている。それらの相互配線サイトは方形として示されているが、円形であることもできる。代表的な例証ではボンディングパッドが示されており、これらは方形であってもよいが、多くの場合円形である。図1のICチップ構成(design)では、“x”で示されている3列の端縁部に配列された相互配線サイト12が信号入/出力であり、“x”無しで示されている内側の各相互配線サイト13は電源用及び接地用サイトである。これらの割り当て方は回路設計に従って変更することが可能である。即ち、それらのピンは信号入/出力用と電源/接地用入/出力用とを取り混ぜることができる。図1は総計で400個のICチップ相互配線サイトを示し、そのうち196個は電源及び接地用入/出力であり、204個は信号入/出力である。最新技術のICチップでは、合算した数で400個を超える入/出力相互配線を持つことができ、より厳密には本発明によって扱われる相互配線の課題を代表している。
【0009】
本発明による改善された相互配線方法は第2の相互配線段、即ちICチップが接合される基板にトランスレータを使用し、かつ、そのトランスレータを多段構成相互配線を有する大型モジュールとして構成することであり、その結果、広いアレーの相互配線を収容することができ、それらを交差し、再引き回しし、かつ、四方へ展開することができる。トランスレータのための付加領域は領域アレーの相互配線の数及びこれら相互配線で要望されるピッチに依存する。本発明による代表的な構成では、トランスレータの領域(表面面積)はICチップの少なくとも4倍であり、望ましくは6倍である。
【0010】
本発明による図1のICチップを相互に連結するためのトランスレータが図2に示されている。トランスレータ21の中央部にはこのトランスレータ21にフリップ・チップ接合されたICチップが収容されている。そのICチップの位置が想像線15で示されている。トランスレータ上のIC相互配線サイトアレイはICチップ上の上記アレイと鏡像(mirror)関係にある。図2に示されているトランスレータ21はICチップの領域の約7倍の領域を有する。ICチップの領域の外側の付加領域には相互配線サイト22が収容されている。この付加領域はここでは外側の領域と呼ばれ、この領域の相互配線サイト22は次のボード段へ接続するためのものである。
【0011】
図2の実施例では、上記外側の領域に320個の相互配線サイト22が収容されている。この数はICチップ上の400個の相互配線サイトより少なく、かつ、後で述べる理由で熟慮の上での選択(deliberate choice)された数である。ピン・サイトのピンは図2のトランスレータ21の外側の領域に収容することができ、かつ、更にICチップ相互配線のピッチより充分に大きいピッチを持っている。この構成はまた、チップ取付けサイトの外側にあるトランスレータ21の広い領域を使用して広大なアレーの相互配線を四方へ展開している。即ち、この構成は次のボード段へ進む外側の相互配線のピッチを増加させている。パッケージ中のこのボード段で大きなピッチを持つ利点は、トランスレータが大きなはんだバンプまたははんだボールを使用してプリント配線板またはボール・グリッド・アレイ(BGA)にフリップ接合可能であることである。大きなはんだ相互配線が更に高い信頼性が有り、より高い歩留まりで作ることが可能である。相互配線サイト22のバンプ・パッドあるいはボール・パッドは、例えば銅(Cu)−クロム(Cr)合金あるいはチタン(Ti)−白金(Pt)−金(Au)合金のはんだ濡れ性パッドである。
【0012】
本発明による代表的なトランスレータ構造では、その外側の相互配線のピッチはIC相互配線のピッチよりも大きくなる。もし外側の領域がICチップ領域の4倍より大きければ、その外側の領域の相互配線サイトのピッチは、通常、ICチップ取付けサイトのIC相互配線のピッチの少なくとも2倍になる。そのピッチは相互配線サイト間の中心間距離である。
【0013】
上記中央領域の領域相互配線サイトの5個分を含む、図2のトランスレータの一部断面図が図3に示されている。図3は図2の断面3−3の中央の一部分の詳細図である。このパッケージ設計の重要な特徴は、多段構成の相互配線が示されているこの図3から明らかである。U字状の各相互配線36〜41は通常のはんだ濡れ性金属を表している。
【0014】
図3の相互配線構造では、ICチップ取付けサイトの中央の領域アレーは電源用及び接地用相互配線用である。本発明によるトランスレータは、電源用及び接地用相互配線にための特別機能を持っている。1個の相互配線段が電源用相互配線用に留保され、望ましくは介在段によってその第1段から隔離されているもう1つの相互配線段が接地用相互配線用に留保されている。
【0015】
図3は4個の相互配線段31,32,33及び34を示している。明確化のため、段間誘電体層は個別的には図中に示されていないが、当業者には、導電層33と34、即ち相互配線段33と34との間に第1の段間誘電体層が有り、導電層32と33、即ち相互配線段32と33との間に第2の段間誘電体層が有り、導電層31と32、即ち相互配線段31と32との間に第3の段間誘電体層が有り、導電層、即ち相互配線段31とパッド、即ち相互配線サイト36〜41との間に最上部の誘電体層が有ることは明らかであろう。
【0016】
最下部の導電段、即ち相互配線段34は接地段であり、最上部の導電段、即ち相互配線段31は電源段である。2個の中間部導電段32と33、即ち相互配線段32と33は信号入/出力用に割り当てられている。導電段、即ち相互配線段31〜33は、多段構成コンセプトを例証するため、各々が導電パターンを有するように示されている。
【0017】
図示の構成において、もし上記領域アレー内の相互配線が全て電源用及び接地用相互配線であれば、第2段及び第3段の導電パターンはこの図中では省略されている。しかし、中央区画に導電パターンを形成することによって、設計者がICチップ上の任意の位置、従ってトランスレータの中央の任意の対応する位置の信号入/出力系統と電源用及び接地用入/出力系統と混在させることができるオプションが与えられる。信号入/出力用に割り当てられた中間段とそれぞれ電源用入/出力及び接地用入/出力に割り当てられた最上部の段及び最下部の段を持つ図示の構成は電源用入/出力系統と接地用入/出力系統とが隔離される利点を持っているが、その他の割り当て方も有益であることは明らかである。
【0018】
最下部相互配線段34は、電源段または接地段の何れか一方あるいはその両方に割り当てることもできるが、接地段に割り当てる方が望ましく、この段を通る相互配線は構成されないので連続シートとして示されている。接地段を、基板、例えば、不純物ドーピング処理されたシリコン基板とすることができるが、より高い導電性を得るため、その基板をより高い導電性の材料、例えばアルミニウム(Al)や (Ti)−白金(Pt)−金(Au)合金あるいは金(Au)で被覆することもできる。相互配線段31は図示のような凹みを有する網目状の導電材料である。相互配線サイト36及び37は接地段34に接続され、相互配線サイト38、39及び41は電源段、即ち相互配線段31に接続されている。電源段及び接地段はトランスレータ領域全体に渡って広がっており、その結果、パッド、即ち相互配線サイト22のうちの任意の1つが上記トランスレータの上記外側の領域の所望の相互配線サイトで相互配線段31かまたは34にバイアを形成することによって電源段及び接地段に接続されるようにすることができる。
【0019】
上記アレーの端縁部で数列の相互配線サイト、即ち、図2に“x”で示され、かつ、本実施例では信号入/出力用に割り当てられている相互配線サイト列の断面図が、図2の線4−4に沿う断面を示す図4中に示されている。ここで端縁部に配列された相互配線サイト42、43及び44は図示のようなバイアを使用して相互配線段32に接続され、相互配線サイト45及び46は相互配線段32に接続されている。相互配線段32及び33の導電パターンは、通常的なパターン、即ち、相互配線サイト42を外側の領域の選択された相互配線サイト22に接続している1個の引き回し線(runner)である。これに対し、ICチップからの電源用及び接地用の各相互配線は電源段及び接地段層上で集合している。上述の如く、接地段は連続シートであり、電源段は網目状シートである。各相互配線は適切なバイアを使用して外側の領域の所望の相互配線サイト22でこれらのシートに為されている。これにより、回路設計者は電源段及び接地段へ配線を再引き回しし、かつ、トランスレータから出て行く電源用及び接地用相互配線の数をそこへ入って来る相互配線の数とは自由に違えることができる。
【0020】
図2は204個のICチップ信号入/出力相互配線サイト及び196個の電源用及び接地用相互配線サイトを示している。しかし、トランスレータの外側の領域に丁度320個の相互配線サイト22が有る。代表的には、ICチップからの各信号入/出力は320個の相互配線サイトのうちの204個が各ボード段のピンと互いにピンを突き合せて相互に接続され、116個が電源用及び接地用に残されている。上記記述から明らかな如く、ボード段間の電源用及び接地用相互配線は不連続(discrete)ではない。
【0021】
代表的な回路設計では外側の領域の周囲に間隔をおいて大きな数の電源用及び接地用相互配線サイトに対する需要が有るが、代表的にはこの数はICチップから出て行く電源用及び接地用相互配線の数より顕著に少ない数である。従って、本発明のトランスレータは電源用及び接地用配線を整理統合し、かつ、それらを空間的に再分配することの双方に貢献する。従来技術では元来は1対1対応の受け渡し段であったボード段でのこの整理統合機能は埋め込みフリップ・チップ・パッケージ実装において重要な進歩である。電源用及び接地用相互配線を、例えば、少なくとも10%だけ削減することが意味が有ると見なされている。更に、このボード段での配線交差を盛り込み、パターンの再引き回しを達成し、電源系統及び接地系統を隔離し、かつ、四方への展開を達成できることは、相互配線技術での大きな進歩を象徴している。
【0022】
図5に示されるように、そのときトランスレータ21は一群の相互配線51によって次段のボード52にボールはんだ付けあるいはバンプはんだ付けされ、ICチップが図示のように埋設される。ボード52は、好ましくはトランスレータ21からその次段のボードへの多数の入/出力リードの確実な接合を供するボール・グリッド・アレイである。ボード段52は、中間ボード段であることができ、あるいはシステム・プリント配線板 (PWB)、即ち、マザー・ボードであることもできる。いずれのケースでも、凹みがこの段に形成され、そこにICチップが埋設される。なお、トランスレータ21をボード52と相互連結するダイ接合はんだボールはICチップをトランスレータと相互連結するダイ接合はんだボールより充分に大きいことに注目しなければならない。ICチップ相互配線は、代表的には例えば50〜200ミクロンの直径を持つフリップ・チップ・マイクロ・ジョイントであり、一方、BGAはんだボールは、代表的には例えば20〜100ミルの直径を持つフリップ・チップ・マイクロ・ジョイントである。
【0023】
本発明は明らかに、ICチップを収容すキャビティがボードの厚み方向の全体に渡って伸張し、かつ、ICチップがボードの表面より下方へ相当埋め込まれるように装着されるPWB相互配線構造に適用することができ、その結果、パッケージ形状を縮小することができる。それら各構成体及び上記ICチップが入るキャビティは矩形であり、多くの場合、正方形である。基本的に、埋め込み型チップ・パッケージは、ICチップが凹部に埋め込まれるように構成される。即ち、ICチップが入るキャビティは専らトランスレータが付設されるプリント配線板の一部分を通って伸びる。プリント配線板なる語は、本発明を定義するために使用するときは、標準的なエポキシ・ボードを言い、例えばボール・グリッド・アレイ相互配線基板及びその他の適切な相互配線基板に対するFR4を言う。
【0024】
トランスレータの材料は、ICチップの熱膨張係数 (coefficient of thermal expansion;CTE)と一致させるため、半導体であることが好ましい。最も代表的な材料はシリコンであろう。シリコンを使用する利点は、それが最下部導電段としての用を果たすために充分な導電性を持つようにすることができることである。シリコンを使用するもう1つの利点は、そのシリコン上に多段構成の相互配線を形成するための相互配線技術がよく知られており、かつ、原則的にICチップ自体を製造する際に使用されていることである。従って、シリコンIC技術で標準的に使用されている如く、多段構成相互配線は石英(SiO2)を段間誘電体に使用し、アルミニウムを金属被覆に使用して作成することができる。しかし、トランスレータ上の相互配線はICチップ上の相互配線より極めて大きく、従って低い精度及び低コストの技術で製造可能である。
【0025】
従って、トランスレータ上に多段構成相互配線パターン、即ち図3及び図4における相互配線段31〜34のような多段構成相互配線パターンを作成する好適な方法は段間誘電体にスピン・オン塗布法材料(spin-on material)を使用する方法である。スピン・オン塗布法材料はスピン・オン塗布法基板ガラス (spin-on-glass;SOG)とポリイミドのような種々のよく知られた高分子材料とを包含する。多層構成導電パターンは任意の適当な金属、例えば銅(Cu)やアルミニウム(Al)、金(Au)、チタン(Ti)−白金(Pt)−金(Au)等を用いて作成することができる。バイアは任意の適当な被覆技術、例えばスパッタリングによって形成することができる。相互配線段31〜34の各層及び段間誘電体の厚さは薄く、従って従来のスパッタリング処理を用いて行うバイアの被覆は困難ではない。必要に応じてバイア・プラグを使用することも可能である。
【0026】
然るに、シリコン(即ち、半導体)はトランスレータに好適な材料であり、本発明の利点、例えば、多段構成相互配線を有する広い領域の相互配線基板を得ることは、他の材料、特にセラミックを使用することによって実現することができる。もしセラミックのような絶縁材料が使用される場合、金属層をその絶縁材料上に形成(deposit)して最下部相互配線段とすることができる。
【0027】
【発明の効果】
本発明は主に400個を超える量の入/出力を持つICに対するICパッケージを得ることができる利点が有る。既に述べた如く、トランスレータのサイズはそのICより充分に大きくして、その大きな数の相互配線をそのトランスレータの外側の領域に収容する必要が有る。トランスレータを使用する殆どのパッケージ設計では、トランスレータの最長寸法(長さ)がICの最長寸法の少なくとも2倍、好ましくは2.5倍を超える。ICチップの領域に対するトランスレータの領域に関しては、殆どの場合トランスレータ領域がICチップ領域の少なくとも4倍、好ましくは6倍を超える。
【0028】
本発明の種々のその他の変形例が、本技術分野の当業者によって実施することが可能である。本明細書の特定の教示からの変更であって、進歩しつつある本技術による原理及びそれらと同等の原理に基本的に依存する全ての変更は、当然にここに記載され、かつ、請求されている本発明の範囲の内にあるものと考えられる。
【図面の簡単な説明】
【図1】 多ピンICチップの平面図である。
【図2】 本発明によるトランスレータの平面図である。
【図3】 図2の線3−3を通る一部断面図である。
【図4】 図2の線4−4を通る一部断面図である。
【図5】 図2のトランスレータを有する組込み型ICパッケージ(assembled IC package)の一部正面図である。
【図8】 本発明の実施例に関連する図である。
【図9】 本発明の実施例に関連する図である。
【符号の説明】
11 ICチップ
12 端縁部相互配線サイト
13 内部相互配線サイト
15 想像線
21 トランスレータ
22 相互配線サイト
31−34 相互配線段
36−39 相互配線サイト
41−46 相互配線サイト
51 相互配線サイト群
52 ボード段
Claims (7)
- (a)上面と下面、及び前記上面中に形成された少なくとも1個の四辺形のキャビティを有するプリント配線板(PWB)であって、前記四辺形のキャビティがこのプリント配線板を少なくとも部分的に通って伸びるプリント配線板と、
(b)前記キャビティの端縁部を包囲する、前記プリント配線板の前記上面上の一群のプリント配線板ボンディングパッドと
(c)前記プリント配線板に付設され、かつ、前記キャビティを充分に覆うトランスレータとを具備し、
前記トランスレータが、
(i)上面と下面、及び表面面積Atを有し、その下面上に中央のICチップ相互配線領域とこの中央のICチップ相互配線領域を包囲する外側相互配線領域とを有する基板と、
(ii)前記基板の下面上に形成された第1の段間誘電体層と、
(iii)前記段間誘電体層上に形成された第1のパターンが形成された導電層と、
(iv)前記第1のパターンが形成された導電層上に形成された絶縁層と、
(v)前記絶縁層上に形成され、それが更に前記ICチップ領域に設けられ、かつ、中心間距離Sを有する第1のグループのトランスレータボンディングパッドと、
(vi)前記絶縁層上に形成され、それが更に前記中央のICチップ相互配線領域に設けられ、かつ、中心間距離Sを有する第2のグループのトランスレータボンディングパッドと、
(vii)前記絶縁層上に形成され、それが更に前記外側の相互配線領域に設けられ、かつ、2Sを超える(>2S)中心間距離を有する第3のグループのトランスレータボンディングパッドと、
(viii)前記絶縁層上に形成され、それが更に前記外側の相互配線領域に設けられ、かつ、2Sを超える中心間距離を有する第4のグループのトランスレータボンディングパッドと、
(ix)前記第1のグループのトランスレータボンディングパッドを前記基板と電気的に相互連結する手段と、
(x)前記第2のグループのトランスレータボンディングパッドを前記第1のパターンが形成された導電層と電気的に相互連結する手段と、
(xi)前記第3のグループのトランスレータボンディングパッドを前記基板と電気的に相互連結する手段と、
(xii)前記第3のグループのトランスレータボンディングパッドをプリント配線板ボンディングパッドと電気的に相互連結する手段と、
(xiii)前記第4のグループのトランスレータボンディングパッドを前記第1のパターンが形成された導電層と電気的に相互連結する手段と、
(xiv)前記第4のグループのトランスレータボンディングパッドをプリント配線板ボンディングパッドと電気的に相互連結する手段と、
を具備し、
(d)上面と下面、及びAt>4AIなる関係式で与えられる表面面積AIを有し、更にその上面上に形成され、かつ、前記キャビティ内に伸びる前記ICチップを有する前記第1及び第2のグループのトランスレータボンディングパッドにICチップを電気的に相互連結するICチップ相互配線の配列を有するICチップ
を具備する
ことを特徴とするICパッケージ。 - 前記基板がシリコンである
ことを特徴とする、請求項1記載のICパッケージ。 - 前記基板が金属の導電層で被覆されている
ことを特徴とする、請求項2記載のICパッケージ。 - 前記プリント配線板がボール・グリッド・アレイである
ことを特徴とする、請求項1記載のICパッケージ。 - 前記第1のグループのトランスレータボンディングパッドが電源用相互配線あるいは接地用相互配線を構成する
ことを特徴とする、請求項1記載のICパッケージ。 - 前記ICチップボンディングパッドを前記トランスレータボンディングパッドに接合する手段がはんだを具備する
ことを特徴とする、請求項1記載のICパッケージ。 - 第1のグループのトランスレータボンディングパッドと第2のグループのトランスレータボンディングパッドの結合数が、第3のグループのトランスレータボンディングパッドと第4のグループのトランスレータボンディングパッドの結合数より実質的に多い
ことを特徴とする、請求項1記載のICパッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/149804 | 1998-09-08 | ||
US09/149,804 US6160715A (en) | 1998-09-08 | 1998-09-08 | Translator for recessed flip-chip package |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000091462A JP2000091462A (ja) | 2000-03-31 |
JP3803213B2 true JP3803213B2 (ja) | 2006-08-02 |
Family
ID=22531866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25301799A Expired - Lifetime JP3803213B2 (ja) | 1998-09-08 | 1999-09-07 | Icパッケージ |
Country Status (4)
Country | Link |
---|---|
US (1) | US6160715A (ja) |
EP (1) | EP0986099A3 (ja) |
JP (1) | JP3803213B2 (ja) |
KR (1) | KR100754752B1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000223657A (ja) * | 1999-02-03 | 2000-08-11 | Rohm Co Ltd | 半導体装置およびそれに用いる半導体チップ |
US6972379B2 (en) * | 2000-05-26 | 2005-12-06 | Visteon Global Technologies, Inc. | Circuit board and a method for making the same |
US6775906B1 (en) * | 2000-10-20 | 2004-08-17 | Silverbrook Research Pty Ltd | Method of manufacturing an integrated circuit carrier |
US6818545B2 (en) * | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
US7902679B2 (en) | 2001-03-05 | 2011-03-08 | Megica Corporation | Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump |
US20030089998A1 (en) * | 2001-11-09 | 2003-05-15 | Chan Vincent K. | Direct interconnect multi-chip module, method for making the same and electronic package comprising same |
US20030102159A1 (en) * | 2001-12-04 | 2003-06-05 | Loo Mike C. | Optimum power and ground bump pad and bump patterns for flip chip packaging |
JP2003204209A (ja) * | 2002-01-07 | 2003-07-18 | Kyocera Corp | 高周波用配線基板 |
US7276802B2 (en) * | 2002-04-15 | 2007-10-02 | Micron Technology, Inc. | Semiconductor integrated circuit package having electrically disconnected solder balls for mounting |
US7087988B2 (en) | 2002-07-30 | 2006-08-08 | Kabushiki Kaisha Toshiba | Semiconductor packaging apparatus |
US6744131B1 (en) * | 2003-04-22 | 2004-06-01 | Xilinx, Inc. | Flip chip integrated circuit packages accommodating exposed chip capacitors while providing structural rigidity |
US7269813B2 (en) * | 2004-11-19 | 2007-09-11 | Alcatel | Off-width pitch for improved circuit card routing |
CN104245203B (zh) * | 2012-03-05 | 2016-10-12 | 株式会社村田制作所 | 接合方法、电子装置的制造方法和电子部件 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2657429B2 (ja) * | 1990-04-09 | 1997-09-24 | 株式会社ミクロ技術研究所 | 基板の回路実装方法及びその方法に使用する回路基板 |
JP3110922B2 (ja) * | 1993-08-12 | 2000-11-20 | 富士通株式会社 | マルチチップ・モジュール |
US5490324A (en) * | 1993-09-15 | 1996-02-13 | Lsi Logic Corporation | Method of making integrated circuit package having multiple bonding tiers |
US5616958A (en) * | 1995-01-25 | 1997-04-01 | International Business Machines Corporation | Electronic package |
US5608262A (en) * | 1995-02-24 | 1997-03-04 | Lucent Technologies Inc. | Packaging multi-chip modules without wire-bond interconnection |
US5906042A (en) * | 1995-10-04 | 1999-05-25 | Prolinx Labs Corporation | Method and structure to interconnect traces of two conductive layers in a printed circuit board |
US5796170A (en) * | 1996-02-15 | 1998-08-18 | Northern Telecom Limited | Ball grid array (BGA) integrated circuit packages |
-
1998
- 1998-09-08 US US09/149,804 patent/US6160715A/en not_active Expired - Lifetime
-
1999
- 1999-08-31 EP EP99306922A patent/EP0986099A3/en not_active Ceased
- 1999-09-07 JP JP25301799A patent/JP3803213B2/ja not_active Expired - Lifetime
- 1999-09-08 KR KR1019990038064A patent/KR100754752B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2000091462A (ja) | 2000-03-31 |
EP0986099A2 (en) | 2000-03-15 |
EP0986099A3 (en) | 2005-06-29 |
US6160715A (en) | 2000-12-12 |
KR20000022977A (ko) | 2000-04-25 |
KR100754752B1 (ko) | 2007-09-05 |
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Legal Events
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