JP3793050B2

JP3793050B2 - Multiple arithmetic circuit

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Publication number: JP3793050B2
Application number: JP2001203530A
Authority: JP
Inventors: 孝西町; 圭二中村; 嘉之中井; 洋田中; 剛村上; 時行岡野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-07-04
Filing date: 2001-07-04
Publication date: 2006-07-05
Anticipated expiration: 2021-07-04
Also published as: JP2003015864A

Description

【０００１】
【発明の属する技術分野】
本発明は、任意の被演算値が５の整数倍であるか否かを判定する倍数演算回路に関する。
【０００２】
【従来の技術】
一般に、パターンマッチング等の画像処理においては、自然数ａが特定の整数値の整数倍であるか否かを判定することが多い。例えば、自然数ａが２ⁿの整数倍であるか否かを判定することがある。この場合は、自然数ａを示すビット列の下位のｎビットが全て０であるか否かにより判定を行う。
【０００３】
ただし、通常は、その様な簡単な処理だけでは、判定を行うことができない。例えば、自然数ａが５の整数倍であるか否かを判定する場合は、除算回路によって自然数ａを５で除算し、その剰余（あまり）が０であるか否かにより判定を行う。
【０００４】
【発明が解決しようとする課題】
しかしながら、除算回路（あるいは乗算回路）の回路規模は、加算回路の１００倍程度である。このため、自然数ａが特定の整数値の整数倍であるか否かを判定するための回路規模が大きくなり、製造コスト及び運転コスト（消費電力等）が高くなるという問題があった。また、回路構成も複雑化するので、回路設計のミスが多くなったり、製品のバグが出易くなった。更に、回路構成の複雑化により、信号の入力から演算結果の出力までの時間が非常に長くなり、回路の動作クロックを高速化したとしても、演算時間を満足し得る程には短くすることはできなかった。
【０００５】
このため、従来より、除算回路の回路規模を低減するための種々の提案がなされている。例えば、特開昭６１−９５４４４号公報に記載の装置では、ガウス関数を用いて、ｎビットの列をｍ桁のビット列部分に分解し、各ビット列部分毎に演算を行うことにより、ｎビットの列をｍで割ったときの剰余を求めている。
【０００６】
また、特開平８−２０２５３３号公報に記載の装置では、被除数をｎビットずつに区画し、それぞれのｎビット毎に、ｎビットに全て０の幾つかの下位ビットを連結したビット列を生成し、このビット列を（２ⁿ−１）の値を持つ除数で割って、その商及び剰余を求め、それぞれのｎビット毎に求められた各商を加算し、また各剰余を加算することにより、各商の加算値の桁上げ値を算出し、各商の加算値と桁上げ値を加算することにより、被除数を（２ⁿ−１）の値を持つ除数で割ったときの商を求めている。
【０００７】
ところが、この様な従来の回路は、任意の被演算値が特定値の整数倍であるか否かを判定するだけのものではないため、この判定のために適用するならば、無駄な回路部分が多く、演算動作の高速化やコストの点で好ましくなかった。
【０００８】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであり、任意の被演算値が５の整数倍であるか否かを判定することを前提とし、回路規模が小さく、回路構成が簡単であり、コストの低減や高速動作を実現することが可能な倍数演算回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、被演算値を示す２進数のビット列をｎビットの各ビット列部分に区切る区画手段と、各ビット列部分によって示されるそれぞれの値の総和を求める加算手段と、この総和が予め設定された基準値以下であるか否かを判定し、基準値以下である場合は、この総和と予め設定された倍数情報とを比較して、被演算値が５の整数倍であるか否かを判定し、基準値以下でない場合は、この総和を新たな被演算値として加算手段に与えるデコーダ手段とを備えている。
【００１０】
この様な構成の本発明によれば、加算手段による加算を行っているものの、除算や乗算を行っていない。また、デコーダ手段は、加算手段によって求められた総和と倍数情報を比較するだけであって、複雑な処理を行っていない。このため、回路規模を小さくしたり、処理速度を高速化することができる。
【００１１】
また、本発明においては、区画手段は、加算手段において扱い得るビット幅以下のｎビットを設定している。
【００１２】
この様に加算手段において扱い得るビット幅以下のｎビットを設定すれば、加算手段による処理に無駄が無くなり、加算処理の効率を向上させることができる。
【００１３】
更に、本発明においては、加算手段は、各ビット列部分によって示されるそれぞれの値の重み付けを行ってから、重み付けされた該各値の総和を求めて、この総和をデコーダ手段に与えている。
【００１４】
この様な重み付けを行なえば、被演算値が５の整数倍であるときに、各ビット列部分によって示される各値の総和が５の倍数となる。これにより、加算手段によって求められた総和と比較される倍数情報の情報量を少なくすることができる。
【００１５】
また、本発明においては、デコーダ手段は、基準値以下の５の倍数の全てを倍数情報として記憶する記憶手段を備え、総和が基準値以下である場合は、この総和が記憶手段内の各倍数のいずれかに一致するか否かにより、被演算値が５の整数倍であるか否かを判定している。
【００１６】
この様に基準値以下の５の倍数の全てを倍数情報として記憶するのであれば、倍数情報の情報量が少なく、記憶手段の記憶容量が小さくて済む。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。
【００１８】
図１は、本発明の倍数演算回路の一実施形態を適用したディジタル複写機を示す側面図である。図１に示す様に、このディジタル複写機３０は、スキャナ部３１とレーザー記録部３２から構成されている。
【００１９】
スキャナ部３１は、透明ガラスからなる原稿載置台３５、原稿を原稿載置台３５へと自動的に搬送するための両面対応自動原稿送り装置（ＲＡＤＦ）３６、及び原稿載置台３５上の原稿の画像を走査して読み取るためのスキャナユニット４０を備えている。
【００２０】
両面対応自動原稿送り装置３６は、図示しない原稿トレイ上に複数枚の原稿を置くと、これらの原稿を１枚ずつ自動的に引き出して原稿載置台３５へと搬送する。また、この両面対応自動原稿送り装置３６は、いずれも図示していないが、２つの搬送経路を選択的に切り替える搬送経路切替え手段、これらの搬送経路を通過する原稿を検出するセンサー群、この装置３６を制御する制御部等を備えている。２つの搬送経路は、オペレータによって選択され、一方が原稿の片面のみを読み取るときに選択され、他方が原稿の両面を読み取るときに選択される。
【００２１】
スキャナユニット４０は、第１走査ユニット４０ａ、第２走査ユニット４０ｂ、光学レンズ４３及びＣＣＤ４４を備えている。第１走査ユニット４０ａは、原稿載置台３５上の原稿面を露光するランプリフレクターアッセンブリ４１と、原稿からの反射光を反射する第１ミラー４２ａとを含む。第２走査ユニット４０ｂは、第１ミラー４２ａからの反射光を更に反射する第２及び第３ミラー４２ｂ、４２ｃを含む。光学レンズ４３は、第１、第２及び第３ミラー４２ａ、４２ｂ、４２ｃによって反射された反射光を集光して、光像（原稿画像）をＣＣＤ４４の受光面に形成する。ＣＣＤ４４は、この光像を読み取って、原稿画像を示す画像信号を出力する。
【００２２】
スキャナユニット４０と両面対応自動原稿送り装置３６は、相互に関連して動作している。これにより、原稿載置台３５に原稿が載置される度に、この原稿載置台３５の下面に沿ってスキャナユニット４０が移動され、この原稿の画像が読み取られる。
【００２３】
第１走査ユニット４０ａは、原稿載置台３５に沿って、図面上左から右へと一定速度Ｖで移動し、また第２走査ユニット４０ｂは、速度１／２Ｖで同一方向に移動する。これに伴い、ＣＣＤ４４による各主走査ラインの読み取りが繰り返され、ＣＣＤ４４からは原稿画像を示す画像信号が順次出力される。
【００２４】
この画像信号は、Ａ／Ｄ変換されてから、画像データとして後述する画像処理部へと送られ、各種の処理を施されてからメモリに一旦記憶される。そして、画像データがメモリから適宜に読み出されてレーザプリンター部３２に与えられる。レーザプリンター部３２は、この画像データによって示される画像を記録用紙に記録する。
【００２５】
このレーザープリンター部３２は、記録用紙を搬送する搬送機構５０、レーザー書き込みユニット（ＬＳＵ）４６、及び電子写真プロセス部４７を備えている。レーザー書き込みユニット４６は、いずれも図示していないが、レーザー光を出射する半導体レーザ光源、このレーザー光を等角速度で偏向するポリゴンミラー、及びこの偏向されたレーザー光が電子写真プロセス部４７の感光体ドラム４８１上で等角速度で移動する様に補正するｆ−θレンズ等を備えている。このレーザー書き込みユニット４６では、メモリから読み出された画像データ、又は外部装置から転送されてきた画像データを受け取り、この画像データに応じて半導体レーザ光源から出射されるレーザー光の強度を制御する。
【００２６】
電子写真プロセス部４７は、静電潜像を形成する感光体ドラム４８１、感光体ドラム４８１を一様に帯電させる帯電器４８２、感光体ドラム４８１の静電潜像にトナーを付着させる現像器４８３、感光体ドラム４８１のトナー像を記録用紙に転写する転写器４８４、感光体ドラム４８１から記録用紙を剥離する剥離器、感光体ドラム４８１の残留トナーを除去するクリーニング器４８６、及び感光体ドラム４８１を除電する除電器等を備えている。
【００２７】
尚、電子写真プロセス部４７による記録画素密度は、１０００×１０００ｄｐｉである。
【００２８】
記録用紙を搬送する搬送機構５０は、記録用紙を収納する各カセット給紙装置５１、５２、５３、手差しされた記録用紙を供給する手差し供給装置５４、各カセット給紙装置５１、５２、５３及び手差し供給装置５４のいずれかからの記録用紙を電子写真プロセス部４７の転写器４８４へと導く搬送部５６、電子写真プロセス部４７によって記録用紙に転写されたトナー像を定着させる定着器４９、及び記録用紙の裏面にも画像を記録するときに、記録用紙を電子写真プロセス部４７に再度導く再供給部５５を備えている。
【００２９】
更に、定着器４９の下流側には、画像が記録された記録用紙を受け取り、この記録用紙を処理するフィニッシャー３４が配置されている。
【００３０】
ここで、レーザー書き込みユニット４６は、メモリから読み出された画像データを与えられ、この画像データに応じてレーザー光の強度を制御しつつ、このレーザー光によって電子写真プロセス部４７の感光体ドラム４８１を繰り返し主走査する。これによって感光体ドラム４８１に静電潜像が形成され、この静電潜像が現像されてトナー像となり、このトナー像が記録用紙に転写されて、記録用紙上のトナー像が定着される。そして、この記録用紙は、定着器４９から排紙ローラ５７を経由してフィニッシャー３４へと搬送される。
【００３１】
一方、ディジタル複写機３０は、ファクシミリ受信装置１０１を有している。このファクシミリ受信装置１０１は、回線網を通じてファクシミリ通信されてきた画像データを受信したり、レーザー制御部３２を制御して、画像データによって示される画像を記録用紙に記録して出力させる。
【００３２】
図２は、ファクシミリ受信装置１０１の構成を示すブロック図である。図２に示す様に、このファクシミリ受信装置１０１は、ファクシミリインターフェース（ファクシミリＩ／Ｏ）１０２、入力データ処理部１０３、第１バッファ１０４、パターンマッチング部１０５、第２バッファ１０６、及び微調整部１０７を備えている。
【００３３】
ファクシミリＩ／Ｏ１０２は、回線網を通じてファクシミリ通信されてきた画像データ（例えばＧIII ；２０４×１９６ｄｐｉ）を受信するためのインターフェースである。入力データ処理部１０３は、この受信した画像データを該ファクシミリ受信装置１０１において扱い易い形態に変換する。
【００３４】
第１バッファ１０４は、入力データ処理部１０３とパターンマッチング部１０５との間に処理速度の差があっても、パターンマッチング部１０５による処理が滞りなく行われる様に、画像データを一時的に記憶する。従って、第１バッファ１０４は、画像データを入力データ処理部１０３から受け取って記憶し、パターンマッチング部１０５の処理速度に応じて、この画像データをパターンマッチング部１０５に順次出力する。
【００３５】
パターンマッチング部１０５は、２０４×１９６ｄｐｉの画像データをパターンマッチング手法を用いた変倍処理によって５×５倍に拡大し、１０２０×９８０ｄｐｉの拡大画像データを生成する。この変倍処理については、後で詳しく述べる。
【００３６】
第２バッファ１０６は、パターンマッチング部１０５と微調整部１０７との間に処理速度の差があっても、微調整部１０７による処理が滞りなく行われる様に、拡大画像データを一時的に記憶する。従って、第２バッファ１０６は、拡大画像データをパターンマッチング部１０５から受け取って記憶し、微調整部１０７の処理速度に応じて、この拡大画像データを微調整部１０７に順次出力する。
【００３７】
微調整部１０７は、拡大画像データを変倍し、電子写真プロセス部４７による記録画素密度に整合する様に、拡大画像データを１０００×１０００ｄｐｉの記録画像データに変換する。そして、微調整部１０７は、記録画像データをレーザプリンター部３２のＬＳＵ４６に出力する。この変換処理については、後で詳しく述べる。
【００３８】
ＬＳＵ４６は、記録画像データに応じて半導体レーザ光源から出射されるレーザー光の強度を制御し、感光体ドラム４８１上に静電潜像を形成する。
【００３９】
次に、パターンマッチング部１０５による画像データの変倍処理について詳しく説明する。
【００４０】
パターンマッチング部１０５は、例えば図３に示す様な画像を示す画像データを入力して、この画像の各画素毎に、画素を５×５の画素群に拡張するという処理を画像データに施し、これによって拡大画像を示す拡大画像データを生成する。また、元の画像の注目画素の色（白又は黒）と、その周囲の他の各画素の色に基づいて、５×５の各画素の色を求めて設定する。
【００４１】
ここで、例えば図３に示す画像の画素Ａに注目し、この注目画素Ａを５×５の画素群に拡張する。この場合は、まず注目画素Ａの周辺領域１２１に含まれる３２の各画素を抽出する。図４は、注目画素Ａ及び周辺領域１２１に含まれる３２の各画素を拡大して示している。そして、黒の画素を１と認識し、白の画素を０と認識して、注目画素Ａの値及び３２の各画素の値にそれぞれの重み付けを行い、図５に示す様な３３ビットのデータを生成する。
【００４２】
また、重み付けされた３３ビットのデータとして、多様なデータパターンを予め想定し、各データパターンに対応する５×５の画素群のそれぞれのパターンを予め設定しておく。図６は、重み付けされた３３ビットの多様なデータパターンと、各データパターンに対応するそれぞれの識別番号を記録したルックアップテーブルを示している。図７は、各識別番号に対応する５×５の画素群のそれぞれのパターンを記録したパターンテーブルを示している。
【００４３】
パターンマッチング部１０５は、図５に示す３３ビットのデータを図６に示すルックアップテーブルの各データパターンと照合し、各データパターンのうちから図５に示す３３ビットのデータに一致するものを検索し、一致したデータパターンに対応する識別番号を図６に示すルックアップテーブルから読み出し、この識別番号に対応する５×５の画素群のパターンを図７に示すパターンテーブルから読み出す。
【００４４】
例えば、図５に示す３３ビットのデータ（S8,S7,S6,S5,S4,S3,S2,S1,S0,T5,T4,T3,T2,T1,T0,B5,B4,B3,B2,B1,B0,L5,L4,L3,L2,L1,L0,R5,R4,R3,R2,R1,R0）＝（0,0,1,0,1,1,0,1,1,0,0,0,0,0,1,0,1,1,1,1,1,0,0,0,0,0,0,1,0,1,0,0,0 ）とすると、このデータパターンに対応する識別番号１５を図６に示すルックアップテーブルから読み出し、この識別番号１５に対応する５×５の画素群のパターンを図７に示すパターンテーブルから読み出す。
【００４５】
こうしてパターンマッチング部１０５は、各画素を順次注目し、各注目画素毎に、注目画素を５×５の画素群に拡張し、５×５の画素群のパターン（各画素の値）を第２バッファ１０６に出力する。
【００４６】
次に、微調整部１０７による画像データの変換処理について詳しく説明する。
【００４７】
微調整部１０７は、電子写真プロセス部４７による記録画素密度に整合する様に、１０２０×９８０ｄｐｉの拡大画像データに対して補間及び間引き処理を施して、１０００×１０００ｄｐｉの記録画像データを生成する。すなわち、横方向には、拡大画像データをＢＸ倍率（ＢＸ＝１０００／１０２０）だけ縮小し、縦方向には、拡大画像データをＢＹ倍率（ＢＹ＝１０００／９８０）だけ拡大し、これにより記録画像データを生成する。
【００４８】
ここで、微調整部１０７は、図８に示す様な座標系を有している。この座標系は、それぞれの基準位置に配置された各○の間を４０９６分割したＸＹ座標系である。
【００４９】
微調整部１０７は、次式（１）、次式（２）、ＢＸ倍率、及びＢＹ倍率に基づいて、解像度を変換された記録画像データによって示される各記録画素の位置（ＨＸ，ＨＹ）を設定する。
【００５０】
ＨＸ＝ｎ・４０９６／ＢＸ（ｎは整数） …（１）
ＨＹ＝ｍ・４０９６／ＢＹ（ｍは整数） …（２）
ただし、実際には、４０９６／ＢＸの値及び４０９６／ＢＹの値をそれぞれの整数値に丸め込む。
【００５１】
ここでは、ＢＸ＝１０００／１０２０であるから、上式（１）により、各記録画素の位置ＨＸ＝０、４１７８、８３５６、１２５３４、１６７１２、…となる。また、ＢＹ＝１０００／９８０であるから、上式（２）により、各記録画素の位置ＨＹ＝０、４０１４、８０２８、１２０４２、１６０５６、…となる。
【００５２】
微調整部１０７は、拡大画像データを先に述べた拡張された５×５の画素群の単位で第２バッファ１０６から順次読み出し、５×５の各画素を図８に示す座標系の各○の基準位置に配置する。また、微調整部１０７は、各記録画素を図８に示す座標系の各□の位置（ＨＸ，ＨＹ）に配置しつつ、各記録画素の色を最寄りの○の画素と同一色に設定する。例えば、記録画素の位置が（４１７８，０）であれば、最も近い基準位置が（４０９６，０）であるので、記録画素の色を該基準位置の画素と同一色に設定する。同様に、記録画素の位置が（８３５６，０）であれば、記録画素の色を最も近い基準位置（８１９２，０）の画素と同一色に設定し、記録画素の位置が（４１７８，４０１５）であれば、記録画素の色を最も近い基準位置（４０９６，４０９６）の画素と同一色に設定する。
【００５３】
一方、５×５の画素群を第２バッファ１０６から順次読み出しつつ、各記録画素の色を設定するに際しては、記録画素に最も近い基準位置の画素が読み出されていなければ、記録画素の色を設定することができない。そこで、記録画素に最も近い基準位置の座標を４０９６で割って、その商が５の倍数であるか否かを判定し、５の倍数であれば、次の５×５の画素群のうちに記録画素に最も近い基準位置の画素が含まれるので、次の５×５の画素群を第２バッファ１０６から読み出している。
【００５４】
こうして生成された各記録画素を示す記録画像データは、微調整部１０７からレーザプリンター部３２のＬＳＵ４６に送出され、記録画像データに応じたレーザー光がＬＳＵ４６から感光体ドラム４８１上に照射される。
【００５５】
ところで、本実施形態の倍数演算回路は、ディジタル複写機３０におけるファクシミリ受信装置１０１の微調整部１０７に内蔵されており、先に述べた記録画素に最も近い基準位置の座標を４０９６で割った商が５の倍数であるか否かを判定するために用いられている。
【００５６】
図９は、本実施形態の倍数演算回路１０８の構成を示すブロック図である。尚、この倍数演算回路１０８においては、２進数のビット列を扱う。
【００５７】
図９に示す様に、この倍数演算回路１０８は、区画設定部１０９と、加算回路１１０と、デコーダ部１１１とを備えている。
【００５８】
区画設定部１０９は、記録画素に最も近い基準位置の座標値をｎビット単位（例えばｎ＝４）で区切り、４ビットの各ビット列を生成し、これらのビット列を加算回路１１０に出力する。
【００５９】
加算回路１１０は、４ビットの各ビット列によって示されるそれぞれの値の総和を求め、この総和をデコーダ部１１１に出力する。
【００６０】
デコーダ部１１１は、予め設定された基準値「１１１１０００」（１０進数で１２０）以下であって、かつ値「１０１」（１０進数で５）の倍数の全て（１０進数で５、１０、１５、２０、……、１１５、１２０）を記憶部１１２に予め記憶している。そして、デコーダ部１１１は、加算回路１１０によって求められた総和が基準値以下であるか否かを判定し、基準値以下であれば、この総和を記憶部１１２内の各倍数と照合して、この総和が各倍数のいずれかに一致すると、記録画素に最も近い基準位置の座標値が５の倍数であると判定し、この総和が各倍数のいずれにも一致しなければ、記録画素に最も近い基準位置の座標値が５の倍数でないと判定し、この５の倍数であるか否かの判定結果を出力する。
【００６１】
また、デコーダ部１１１は、総和が基準値以下でなければ、この総和を区画設定部１０９に出力する。この場合、この総和が区画設定部１０９によって４ビット単位の各ビット列に区切られ、加算回路１１０によって４ビットの各ビット列の値の総和が再び求められ、この総和がデコーダ部１１１に与えられる。従って、総和が基準値以下となるまで、この総和がデコーダ部１１１から区画設定部１０９に戻され、区画設定部１０９及び加算回路１１０による処理が繰り返される。
【００６２】
図１０は、倍数演算回路１０８による演算処理過程を例示している。ここでは、記録画素に最も近い基準位置の座標値として、２進数の「１１００１０００」が区画設定部１０９に与えれられる。区画設定部１０９は、この座標値を４ビットの各ビット列「１１００」と「１０００」（１０進数で１２と８）に区画する。そして、加算回路１１０は、各ビット列「１１００」と「１０００」によって示されるそれぞれの値の総和として「１０１００」（１０進数で２０）を求める。更に、デコーダ部１１１は、この総和「１０１００」が基準値「１１１１０００」以下であると判定し、この総和を記憶部１１２内の各倍数と照合して、この総和「１０１００」が記憶部１１２内の１つの倍数「１０１００」（１０進数で２０）に一致することから、記録画素に最も近い基準位置の座標値が５の倍数であると判定する。
【００６３】
この様に本実施形態の倍数演算回路１０８では、座標値を４ビットの各ビット列に区画し、各ビット列の値の総和を求め、この総和を予め設定された各倍数と照合することにより、座標値が５の倍数であるか否かを判定している。このため、除算回路や乗算回路を用いたり、商及び剰余を求める従来の演算回路と比較すると、回路規模が極めて小さく、回路構成が簡単であり、製造コスト及び運転コストが低く、処理の高速動作を実現することができる。
【００６４】
尚、本発明は、上記実施形態に限定されるものではなく、多様に変形することができる。例えば、デコーダ部１１１の記憶部１１２の記憶容量に応じて、記憶部１１２に予め記憶しておく５の倍数の個数を増減しても良い。例えば、８ビットで表わし得る５の倍数の全てを記憶部１１２に記憶しても良い。５の倍数の個数を減少すれば、記憶部１１２の記憶容量が小さくて済み、また５の倍数の個数を増大すれば、総和を区画設定部１０９に戻す回数が減少し、演算量が減って、処理動作が高速化する。
【００６５】
また、倍数演算回路と他の簡単な演算回路との組みあわせにより、５以外の倍数を判定することができる。例えば、被演算値の最下位ビットが０であるか否かを判定する他の演算回路を組みあわせれば、被演算値が偶数及び奇数のいずれであるかを判定することができるので、被演算値が１０の倍数であるか否かを判定することが可能になる。
【００６６】
更に、区画設定部１０９においては、被演算値を４ビットの各ビット列に区画するのではなく、加算回路１１０により扱い得るビット幅の各ビット列に区画しても良い。例えば、被演算値を６ビットの各ビット列に区画しても構わない。この場合は、各ビット列に対して、その最下位ビットから４、１、４、１、…という重み付け、あるいは１、４、１、４、…という重み付けを行ない、この重み付けをなされた各ビット列の値の総和を加算回路１１０により求める。これにより、被演算値が５の倍数であるか否かの判定をデコーダ部１１１により行なうことが可能になる。ただし、被演算値を４ビットの各ビット列に区画した場合は、その様な重み付けを行なう必要がない。
【００６７】
更に、ここでは、倍数演算回路をファクシミリ受信装置１０１の微調整部１０７に適用しているが、これに限定されるものではなく、その用途は多様である。例えば、複数のメモリＡ〜Ｅのアドレスとして、メモリＡのアドレス０〜４、メモリＢのアドレス５〜９、メモリＣのアドレス１０〜１４、メモリＤのアドレス１５〜１９、メモリＥのアドレス２０〜２４が設定されている場合は、倍数演算回路によってアドレスが５の倍数であるか否かを判定し、５の倍数であれば、メモリを切り替えるという用途がある。
【００６８】
【発明の効果】
以上説明した様に本発明によれば、加算手段による加算を行っているものの、除算や乗算を行っていない。また、デコーダ手段は、加算手段によって求められた総和と倍数情報を比較するだけであって、複雑な処理を行っていない。このため、回路規模を小さくしたり、処理速度を高速化することができる。
【００６９】
また、本発明によれば、加算手段において扱い得るビット幅以下のｎビットを設定することにより、加算手段による処理に無駄を無くして、加算処理の効率を向上させている。
【００７０】
更に、本発明によれば、加算手段は、各ビット列部分によって示されるそれぞれの値の重み付けを行ってから、重み付けされた該各値の総和を求めて、この総和をデコーダ手段に与えている。この様な重み付けを行なえば、被演算値が５の整数倍であるときに、各ビット列部分によって示される各値の総和が５の倍数となる。これにより、加算手段によって求められた総和と比較される倍数情報の情報量を少なくすることができる。
【００７１】
また、本発明によれば、デコーダ手段は、基準値以下の５の倍数の全てを倍数情報として記憶する記憶手段を備え、この総和が記憶手段内の各倍数のいずれかに一致するか否かにより、被演算値が５の整数倍であるか否かを判定している。この様に基準値以下の５の倍数の全てを倍数情報として記憶するのであれば、倍数情報の情報量が少なく、記憶手段の記憶容量が小さくて済む。
【図面の簡単な説明】
【図１】本発明の倍数演算回路の一実施形態を適用したディジタル複写機を示す側面図である。
【図２】図１のディジタル複写機におけるファクシミリ受信装置の構成を示すブロック図である。
【図３】画像を例示する図である。
【図４】図３の画像を部分的に拡大して示す図である。
【図５】図４の画像部分の各画素のビットを示す図である。
【図６】重み付けされた３３ビットの多様なデータパターンと、各データパターンに対応するそれぞれの識別番号を記録したルックアップテーブルを示す図である。
【図７】各識別番号に対応する５×５の画素群のそれぞれのパターンを記録したパターンテーブルを示す図である。
【図８】図２のファクシミリ受信装置における微調整部により扱われる座標系を示す図である。
【図９】本実施形態の倍数演算回路の構成を示すブロック図である。
【図１０】図９の倍数演算回路による演算処理過程を例示する図である。
【符号の説明】
１０１ファクシミリ受信装置
１０２ファクシミリインターフェース（ファクシミリＩ／Ｏ）
１０３入力データ処理部
１０４第１バッファ
１０５パターンマッチング部
１０６第２バッファ
１０７微調整部
１０８倍数演算回路
１０９区画設定部
１１０加算回路
１１１デコーダ部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multiple arithmetic circuit that determines whether or not an arbitrary operand value is an integer multiple of 5.
[0002]
[Prior art]
In general, in image processing such as pattern matching, it is often determined whether or not the natural number a is an integer multiple of a specific integer value. For example, the natural number a is 2 ⁿ It may be determined whether or not it is an integer multiple of. In this case, the determination is made based on whether all the lower n bits of the bit string indicating the natural number a are 0 or not.
[0003]
However, usually, determination cannot be performed only by such simple processing. For example, when determining whether or not the natural number a is an integer multiple of 5, the division number divides the natural number a by 5 and determines whether or not the remainder (too much) is 0.
[0004]
[Problems to be solved by the invention]
However, the circuit scale of the divider circuit (or multiplier circuit) is about 100 times that of the adder circuit. For this reason, there is a problem that the circuit scale for determining whether or not the natural number a is an integer multiple of a specific integer value increases, and the manufacturing cost and the operating cost (power consumption, etc.) increase. Also, since the circuit configuration is complicated, circuit design mistakes and product bugs are likely to occur. Furthermore, due to the complexity of the circuit configuration, the time from signal input to calculation result output becomes very long, and even if the operation clock of the circuit is increased, the time required to satisfy the calculation time cannot be shortened. could not.
[0005]
For this reason, conventionally, various proposals have been made to reduce the circuit scale of the divider circuit. For example, in the apparatus described in Japanese Patent Application Laid-Open No. 61-95444, an n-bit string is decomposed into m-digit bit string parts using a Gaussian function, and an operation is performed for each bit string part. Find the remainder when the column is divided by m.
[0006]
Further, in the apparatus described in JP-A-8-202533, the dividend is divided into n bits, and for each n bits, a bit string in which some lower bits of all 0s are connected to n bits is generated, This bit string is (2 ⁿ -1) Divide by a divisor having a value to obtain its quotient and remainder, add each quotient obtained for each n bits, and add each remainder to add the digit of the added value of each quotient By calculating the carry value and adding the addition value and carry value of each quotient, the dividend is calculated as (2 ⁿ The quotient obtained by dividing by a divisor having a value of -1) is obtained.
[0007]
However, such a conventional circuit is not only for determining whether or not an arbitrary operand value is an integer multiple of a specific value. In many cases, it was not preferable in terms of high-speed operation and cost.
[0008]
Therefore, the present invention has been made in view of the above-described conventional problems, and is based on the premise that it is determined whether or not an arbitrary operation value is an integer multiple of 5. An object of the present invention is to provide a multiple arithmetic circuit that is simple and can realize cost reduction and high-speed operation.
[0009]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the present invention provides partition means for dividing a binary bit string indicating an operand value into n bit string parts, and adding means for calculating the sum of the values indicated by the bit string parts. Then, it is determined whether or not the sum is less than or equal to a preset reference value. If the sum is less than or equal to the reference value, the sum is compared with preset multiple information, and the operand value is an integer of 5 Decoder means is provided for determining whether or not the value is double and if the sum is not less than or equal to the reference value, the sum is given to the adding means as a new operand value.
[0010]
According to the present invention having such a configuration, although addition is performed by the adding means, division and multiplication are not performed. The decoder means only compares the sum obtained by the adding means with the multiple information, and does not perform complicated processing. For this reason, the circuit scale can be reduced and the processing speed can be increased.
[0011]
In the present invention, the partitioning means sets n bits that are less than or equal to the bit width that can be handled by the adding means.
[0012]
If n bits that are smaller than the bit width that can be handled by the adding means are set in this way, the processing by the adding means is not wasted, and the efficiency of the adding process can be improved.
[0013]
Further, in the present invention, the adding means weights each value indicated by each bit string portion, obtains the sum of the weighted values, and gives the sum to the decoder means.
[0014]
If such weighting is performed, when the operand value is an integer multiple of 5, the sum of the values indicated by the bit string portions is a multiple of 5. Thereby, the information amount of the multiple information compared with the sum total calculated | required by the addition means can be decreased.
[0015]
In the present invention, the decoder means comprises storage means for storing all multiples of 5 less than or equal to the reference value as multiple information, and when the sum is less than or equal to the reference value, this sum is a multiple of each of the storage means. It is determined whether or not the operand value is an integer multiple of 5 depending on whether or not it matches any of the above.
[0016]
If all the multiples of 5 below the reference value are stored as multiple information in this way, the information amount of the multiple information is small and the storage capacity of the storage means is small.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0018]
FIG. 1 is a side view showing a digital copying machine to which an embodiment of a multiple arithmetic circuit of the present invention is applied. As shown in FIG. 1, the digital copying machine 30 includes a scanner unit 31 and a laser recording unit 32.
[0019]
The scanner unit 31 includes a document placing table 35 made of transparent glass, a double-sided automatic document feeder (RADF) 36 for automatically transporting a document to the document placing table 35, and an image of the document on the document placing table 35. Is provided with a scanner unit 40 for scanning and reading.
[0020]
When a plurality of documents are placed on a document tray (not shown), the double-sided automatic document feeder 36 automatically pulls out these documents one by one and conveys them to the document table 35. Further, although not shown in the figure, this double-sided automatic document feeder 36 includes a conveyance path switching unit that selectively switches between two conveyance paths, a sensor group that detects a document passing through these conveyance paths, and this apparatus. And a control unit for controlling 36. The two transport paths are selected by the operator, one is selected when reading only one side of the document, and the other is selected when reading both sides of the document.
[0021]
The scanner unit 40 includes a first scanning unit 40a, a second scanning unit 40b, an optical lens 43, and a CCD 44. The first scanning unit 40a includes a lamp reflector assembly 41 that exposes a document surface on the document placing table 35, and a first mirror 42a that reflects light reflected from the document. The second scanning unit 40b includes second and third mirrors 42b and 42c that further reflect the reflected light from the first mirror 42a. The optical lens 43 collects the reflected light reflected by the first, second, and third mirrors 42 a, 42 b, 42 c and forms an optical image (original image) on the light receiving surface of the CCD 44. The CCD 44 reads this optical image and outputs an image signal indicating a document image.
[0022]
The scanner unit 40 and the double-sided automatic document feeder 36 operate in association with each other. Thus, each time a document is placed on the document placement table 35, the scanner unit 40 is moved along the lower surface of the document placement table 35, and an image of the document is read.
[0023]
The first scanning unit 40a moves at a constant speed V from the left to the right on the drawing along the document placement table 35, and the second scanning unit 40b moves in the same direction at a speed of 1 / 2V. Along with this, reading of each main scanning line by the CCD 44 is repeated, and image signals indicating document images are sequentially output from the CCD 44.
[0024]
This image signal is A / D converted and then sent as image data to an image processing unit, which will be described later. After various processing, the image signal is temporarily stored in the memory. Then, the image data is appropriately read from the memory and given to the laser printer unit 32. The laser printer unit 32 records an image indicated by the image data on a recording sheet.
[0025]
The laser printer unit 32 includes a transport mechanism 50 that transports recording paper, a laser writing unit (LSU) 46, and an electrophotographic process unit 47. Although not shown, the laser writing unit 46 is a semiconductor laser light source that emits laser light, a polygon mirror that deflects the laser light at an equiangular speed, and the deflected laser light is used as a photosensitivity of the electrophotographic process unit 47. An f-θ lens that corrects the body drum 481 so as to move at a constant angular velocity is provided. The laser writing unit 46 receives image data read from the memory or image data transferred from an external device, and controls the intensity of the laser light emitted from the semiconductor laser light source according to the image data.
[0026]
The electrophotographic process unit 47 includes a photosensitive drum 481 that forms an electrostatic latent image, a charger 482 that uniformly charges the photosensitive drum 481, and a developing device 483 that attaches toner to the electrostatic latent image on the photosensitive drum 481. , A transfer device 484 for transferring the toner image on the photosensitive drum 481 to the recording paper, a peeling device for peeling the recording paper from the photosensitive drum 481, a cleaning device 486 for removing residual toner on the photosensitive drum 481, and a photosensitive drum 481. It is equipped with a static eliminator and the like.
[0027]
The recording pixel density by the electrophotographic process unit 47 is 1000 × 1000 dpi.
[0028]
The transport mechanism 50 for transporting the recording paper includes cassette feeding devices 51, 52, and 53 for storing the recording paper, a manual feeding device 54 for supplying the manually fed recording paper, cassette feeding devices 51, 52, and 53, and A transport unit 56 that guides the recording paper from any of the manual feeding devices 54 to the transfer unit 484 of the electrophotographic process unit 47; a fixing unit 49 that fixes the toner image transferred to the recording paper by the electrophotographic process unit 47; A refeeding unit 55 is provided for guiding the recording sheet to the electrophotographic process unit 47 again when an image is recorded on the back side of the recording sheet.
[0029]
Further, a finisher 34 for receiving a recording sheet on which an image is recorded and processing the recording sheet is disposed on the downstream side of the fixing device 49.
[0030]
Here, the laser writing unit 46 is given the image data read from the memory, and controls the intensity of the laser light according to the image data, and the photoconductive drum 481 of the electrophotographic process unit 47 is controlled by this laser light. Is repeated for main scanning. As a result, an electrostatic latent image is formed on the photosensitive drum 481, and this electrostatic latent image is developed into a toner image. This toner image is transferred to the recording paper, and the toner image on the recording paper is fixed. The recording sheet is conveyed from the fixing device 49 to the finisher 34 via the paper discharge roller 57.
[0031]
On the other hand, the digital copying machine 30 has a facsimile receiving apparatus 101. The facsimile receiving apparatus 101 receives image data that has been subjected to facsimile communication through a line network, or controls the laser control unit 32 to record and output an image indicated by the image data on a recording sheet.
[0032]
FIG. 2 is a block diagram illustrating a configuration of the facsimile receiving apparatus 101. As shown in FIG. 2, the facsimile receiving apparatus 101 includes a facsimile interface (facsimile I / O) 102, an input data processing unit 103, a first buffer 104, a pattern matching unit 105, a second buffer 106, and a fine adjustment unit 107. It has.
[0033]
The facsimile I / O 102 is an interface for receiving image data (for example, GIII; 204 × 196 dpi) that has been subjected to facsimile communication through a line network. The input data processing unit 103 converts the received image data into a form that can be easily handled by the facsimile receiving apparatus 101.
[0034]
The first buffer 104 temporarily stores image data so that the processing by the pattern matching unit 105 can be performed without delay even if there is a difference in processing speed between the input data processing unit 103 and the pattern matching unit 105. To do. Therefore, the first buffer 104 receives the image data from the input data processing unit 103 and stores it, and sequentially outputs the image data to the pattern matching unit 105 according to the processing speed of the pattern matching unit 105.
[0035]
The pattern matching unit 105 enlarges 204 × 196 dpi image data to 5 × 5 times by a scaling process using a pattern matching method, and generates 1020 × 980 dpi enlarged image data. This scaling process will be described in detail later.
[0036]
The second buffer 106 temporarily stores enlarged image data so that the processing by the fine adjustment unit 107 can be performed without delay even if there is a difference in processing speed between the pattern matching unit 105 and the fine adjustment unit 107. To do. Accordingly, the second buffer 106 receives and stores the enlarged image data from the pattern matching unit 105, and sequentially outputs the enlarged image data to the fine adjustment unit 107 according to the processing speed of the fine adjustment unit 107.
[0037]
The fine adjustment unit 107 scales the enlarged image data and converts the enlarged image data into 1000 × 1000 dpi recorded image data so as to match the recording pixel density by the electrophotographic process unit 47. Then, the fine adjustment unit 107 outputs the recorded image data to the LSU 46 of the laser printer unit 32. This conversion process will be described in detail later.
[0038]
The LSU 46 controls the intensity of the laser light emitted from the semiconductor laser light source according to the recorded image data, and forms an electrostatic latent image on the photosensitive drum 481.
[0039]
Next, image data scaling processing by the pattern matching unit 105 will be described in detail.
[0040]
The pattern matching unit 105, for example, receives image data indicating an image as shown in FIG. 3, and performs a process for expanding the pixels into a 5 × 5 pixel group for each pixel of the image. Thus, enlarged image data indicating the enlarged image is generated. Further, the color of each pixel of 5 × 5 is obtained and set based on the color (white or black) of the pixel of interest in the original image and the colors of other pixels around it.
[0041]
Here, for example, attention is paid to the pixel A of the image shown in FIG. 3, and the target pixel A is expanded to a 5 × 5 pixel group. In this case, first, 32 pixels included in the peripheral area 121 of the target pixel A are extracted. FIG. 4 is an enlarged view of 32 pixels included in the target pixel A and the peripheral region 121. Then, the black pixel is recognized as 1, the white pixel is recognized as 0, the value of the pixel of interest A and the value of each pixel of 32 are respectively weighted, and 33-bit data as shown in FIG. Is generated.
[0042]
Also, various data patterns are assumed in advance as the weighted 33-bit data, and each pattern of a 5 × 5 pixel group corresponding to each data pattern is set in advance. FIG. 6 shows a look-up table in which various weighted 33-bit data patterns and respective identification numbers corresponding to the respective data patterns are recorded. FIG. 7 shows a pattern table in which each pattern of a 5 × 5 pixel group corresponding to each identification number is recorded.
[0043]
The pattern matching unit 105 collates the 33-bit data shown in FIG. 5 with each data pattern of the lookup table shown in FIG. 6, and searches the data patterns that match the 33-bit data shown in FIG. Then, the identification number corresponding to the matched data pattern is read from the look-up table shown in FIG. 6, and the pattern of the 5 × 5 pixel group corresponding to this identification number is read from the pattern table shown in FIG.
[0044]
For example, the 33-bit data (S8, S7, S6, S5, S4, S3, S2, S1, S0, T5, T4, T3, T2, T1, T0, B5, B4, B3, B2, B1 shown in FIG. , B0, L5, L4, L3, L2, L1, L0, R5, R4, R3, R2, R1, R0) = (0,0,1,0,1,1,0,1,1,0,0) , 0,0,0,1,0,1,1,1,1,1,0,0,0,0,0,0,1,0,1,0,0,0) The identification number 15 corresponding to the pattern is read from the lookup table shown in FIG. 6, and the pattern of the 5 × 5 pixel group corresponding to the identification number 15 is read from the pattern table shown in FIG.
[0045]
In this way, the pattern matching unit 105 sequentially pays attention to each pixel, expands the pixel of interest into a 5 × 5 pixel group for each pixel of interest, and sets the pattern (value of each pixel) of the 5 × 5 pixel group to the second. The data is output to the buffer 106.
[0046]
Next, image data conversion processing by the fine adjustment unit 107 will be described in detail.
[0047]
The fine adjustment unit 107 performs interpolation and thinning processing on the enlarged image data of 1020 × 980 dpi so as to match the recording pixel density by the electrophotographic process unit 47, and generates 1000 × 1000 dpi recorded image data. That is, in the horizontal direction, the enlarged image data is reduced by the BX magnification (BX = 1000/1020), and in the vertical direction, the enlarged image data is enlarged by the BY magnification (BY = 1000/980). Generate data.
[0048]
Here, the fine adjustment unit 107 has a coordinate system as shown in FIG. This coordinate system is an XY coordinate system obtained by dividing 4096 spaces between the circles arranged at the respective reference positions.
[0049]
The fine adjustment unit 107 determines the position (HX, HY) of each recording pixel indicated by the recording image data whose resolution has been converted based on the following equations (1), (2), BX magnification, and BY magnification. Set.
[0050]
HX = n · 4096 / BX (n is an integer) (1)
HY = m · 4096 / BY (m is an integer) (2)
However, in practice, the value of 4096 / BX and the value of 4096 / BY are rounded to the respective integer values.
[0051]
Here, since BX = 1000/1020, the positions HX = 0, 4178, 8356, 12534, 16712,... Since BY = 1000/980, the position HY = 0, 4014, 8028, 12042, 16056,... Of each recording pixel is obtained by the above equation (2).
[0052]
The fine adjustment unit 107 sequentially reads the enlarged image data from the second buffer 106 in units of the expanded 5 × 5 pixel group described above, and each pixel of 5 × 5 is displayed in each coordinate system of FIG. Placed at the reference position. Further, the fine adjustment unit 107 sets the color of each recording pixel to the same color as the nearest ○ pixel while arranging each recording pixel at each square position (HX, HY) in the coordinate system shown in FIG. . For example, if the position of the recording pixel is (4178,0), the closest reference position is (4096,0), so the color of the recording pixel is set to the same color as the pixel at the reference position. Similarly, if the position of the recording pixel is (8356, 0), the color of the recording pixel is set to the same color as the pixel at the nearest reference position (8192, 0), and the position of the recording pixel is (4178, 4015). If so, the color of the recording pixel is set to the same color as the pixel at the closest reference position (4096, 4096).
[0053]
On the other hand, when setting the color of each recording pixel while sequentially reading out the 5 × 5 pixel group from the second buffer 106, if the pixel at the reference position closest to the recording pixel is not read, the color of the recording pixel Cannot be set. Therefore, the coordinate of the reference position closest to the recording pixel is divided by 4096 to determine whether or not the quotient is a multiple of 5, and if it is a multiple of 5, it is included in the next 5 × 5 pixel group. Since the pixel at the reference position closest to the recording pixel is included, the next 5 × 5 pixel group is read from the second buffer 106.
[0054]
The recording image data indicating each recording pixel generated in this way is sent from the fine adjustment unit 107 to the LSU 46 of the laser printer unit 32, and laser light corresponding to the recording image data is emitted from the LSU 46 onto the photosensitive drum 481.
[0055]
By the way, the multiple arithmetic circuit of this embodiment is built in the fine adjustment unit 107 of the facsimile receiving apparatus 101 in the digital copying machine 30, and the quotient obtained by dividing the coordinates of the reference position closest to the recording pixel described above by 4096. Is used to determine whether is a multiple of 5.
[0056]
FIG. 9 is a block diagram showing the configuration of the multiple arithmetic circuit 108 of the present embodiment. The multiple arithmetic circuit 108 handles a binary bit string.
[0057]
As shown in FIG. 9, the multiple arithmetic circuit 108 includes a partition setting unit 109, an adder circuit 110, and a decoder unit 111.
[0058]
The partition setting unit 109 divides the coordinate value of the reference position closest to the recording pixel in n-bit units (for example, n = 4), generates 4-bit bit strings, and outputs these bit strings to the adder circuit 110.
[0059]
The adder circuit 110 obtains the sum of the respective values indicated by each 4-bit bit string and outputs the sum to the decoder unit 111.
[0060]
The decoder unit 111 is equal to or less than a preset reference value “1111000” (120 in decimal) and all multiples of the value “101” (5 in decimal) (decimal numbers 5, 10, 15, 20, ..., 115, 120) are stored in the storage unit 112 in advance. Then, the decoder unit 111 determines whether or not the sum obtained by the adder circuit 110 is equal to or less than a reference value. If this sum matches one of the multiples, it is determined that the coordinate value of the reference position closest to the recording pixel is a multiple of 5, and if this sum does not match any of the multiples, the recording pixel is the most. It is determined that the coordinate value of the near reference position is not a multiple of 5, and a determination result as to whether it is a multiple of 5 is output.
[0061]
In addition, the decoder unit 111 outputs the total to the partition setting unit 109 if the total is not less than the reference value. In this case, the sum is divided into 4-bit unit bit strings by the partition setting unit 109, and the sum of the values of the 4-bit bit strings is obtained again by the adder circuit 110, and this sum is given to the decoder unit 111. Therefore, this sum is returned from the decoder unit 111 to the partition setting unit 109 until the total becomes equal to or less than the reference value, and the processing by the partition setting unit 109 and the addition circuit 110 is repeated.
[0062]
FIG. 10 exemplifies a calculation process performed by the multiple calculation circuit 108. Here, a binary number “11001000” is given to the partition setting unit 109 as the coordinate value of the reference position closest to the recording pixel. The partition setting unit 109 partitions this coordinate value into 4-bit bit strings “1100” and “1000” (decimal numbers 12 and 8). Then, the adding circuit 110 obtains “10100” (decimal number 20) as the sum of the respective values indicated by the bit strings “1100” and “1000”. Further, the decoder unit 111 determines that the sum “10100” is equal to or less than the reference value “1111000”, compares this sum with each multiple in the storage unit 112, and the sum “10100” is stored in the storage unit 112. Therefore, it is determined that the coordinate value of the reference position closest to the recording pixel is a multiple of 5.
[0063]
As described above, in the multiple arithmetic circuit 108 of the present embodiment, the coordinate value is partitioned into 4-bit bit strings, the sum of the values of the bit strings is obtained, and the sum is compared with each preset multiple to obtain the coordinate. It is determined whether or not the value is a multiple of 5. For this reason, the circuit scale is extremely small, the circuit configuration is simple, the manufacturing cost and the operating cost are low, and the processing speed is high compared with the conventional arithmetic circuit that uses a division circuit or a multiplication circuit or obtains a quotient and a remainder. Can be realized.
[0064]
In addition, this invention is not limited to the said embodiment, It can deform | transform variously. For example, the number of multiples of 5 stored in advance in the storage unit 112 may be increased or decreased according to the storage capacity of the storage unit 112 of the decoder unit 111. For example, all multiples of 5 that can be represented by 8 bits may be stored in the storage unit 112. If the number of multiples of 5 is reduced, the storage capacity of the storage unit 112 can be reduced, and if the number of multiples of 5 is increased, the number of times the sum is returned to the partition setting unit 109 is reduced, and the amount of calculation is reduced. , Processing operation speeds up.
[0065]
Further, multiples other than 5 can be determined by a combination of a multiple arithmetic circuit and another simple arithmetic circuit. For example, if another arithmetic circuit that determines whether or not the least significant bit of the operand value is 0 can be combined, it can be determined whether the operand value is even or odd. It becomes possible to determine whether or not the value is a multiple of 10.
[0066]
Further, the partition setting unit 109 may partition the operand value into each bit string having a bit width that can be handled by the adder circuit 110, instead of partitioning the operand value into each bit string of 4 bits. For example, the operand value may be partitioned into 6-bit bit strings. In this case, each bit string is weighted with 4, 1, 4, 1,... Or 1, 4, 1, 4,... From the least significant bit, and each weighted bit string is weighted. The sum of values is obtained by the adder circuit 110. This makes it possible for the decoder unit 111 to determine whether or not the operand value is a multiple of 5. However, when the operand value is partitioned into 4-bit bit strings, it is not necessary to perform such weighting.
[0067]
Further, here, the multiple arithmetic circuit is applied to the fine adjustment unit 107 of the facsimile receiving apparatus 101. However, the present invention is not limited to this, and there are various uses. For example, as addresses of a plurality of memories A to E, addresses 0 to 4 of the memory A, addresses 5 to 9 of the memory B, addresses 10 to 14 of the memory C, addresses 15 to 19 of the memory D, addresses 20 to 20 of the memory E If 24 is set, the multiple arithmetic circuit determines whether or not the address is a multiple of 5, and if it is a multiple of 5, the memory is switched.
[0068]
【The invention's effect】
As described above, according to the present invention, although addition is performed by the adding means, division and multiplication are not performed. The decoder means only compares the sum obtained by the adding means with the multiple information, and does not perform complicated processing. For this reason, the circuit scale can be reduced and the processing speed can be increased.
[0069]
In addition, according to the present invention, by setting n bits that are equal to or smaller than the bit width that can be handled by the adding means, the processing by the adding means is eliminated and the efficiency of the adding process is improved.
[0070]
Further, according to the present invention, the adding means weights each value indicated by each bit string portion, obtains the sum of the weighted values, and gives the sum to the decoder means. If such weighting is performed, when the operand value is an integer multiple of 5, the sum of the values indicated by the bit string portions is a multiple of 5. Thereby, the information amount of the multiple information compared with the sum total calculated | required by the addition means can be decreased.
[0071]
Further, according to the present invention, the decoder means comprises storage means for storing all multiples of 5 below the reference value as multiple information, and whether or not this sum matches any of the multiples in the storage means. Thus, it is determined whether the operand value is an integer multiple of 5. If all the multiples of 5 below the reference value are stored as multiple information in this way, the information amount of the multiple information is small and the storage capacity of the storage means is small.
[Brief description of the drawings]
FIG. 1 is a side view showing a digital copying machine to which an embodiment of a multiple arithmetic circuit of the present invention is applied.
2 is a block diagram showing a configuration of a facsimile receiving apparatus in the digital copying machine of FIG. 1. FIG.
FIG. 3 is a diagram illustrating an image.
4 is a partially enlarged view showing the image of FIG. 3. FIG.
5 is a diagram illustrating a bit of each pixel in the image portion of FIG. 4;
FIG. 6 is a diagram showing a look-up table in which various weighted 33-bit data patterns and respective identification numbers corresponding to the data patterns are recorded.
FIG. 7 is a diagram showing a pattern table in which respective patterns of 5 × 5 pixel groups corresponding to respective identification numbers are recorded.
8 is a diagram showing a coordinate system handled by a fine adjustment unit in the facsimile receiving apparatus of FIG. 2;
FIG. 9 is a block diagram showing a configuration of a multiple arithmetic circuit according to the present embodiment.
10 is a diagram exemplifying an arithmetic processing process by a multiple arithmetic circuit in FIG. 9;
[Explanation of symbols]
101 Facsimile receiver
102 Facsimile interface (facsimile I / O)
103 Input data processing unit
104 First buffer
105 Pattern matching section
106 Second buffer
107 Fine adjustment section
108 multiple arithmetic circuit
109 Section setting section
110 Adder circuit
111 Decoder part

Claims

Partition means for dividing a binary bit string indicating an operand value into each bit string portion of n bits;
Adding means for calculating the sum of the respective values indicated by each bit string portion;
It is determined whether or not the sum is equal to or less than a preset reference value. If the sum is equal to or less than the reference value, the sum is compared with preset multiple information, and the operand value is an integer multiple of 5 A multiple arithmetic circuit comprising: decoder means for determining whether or not the sum is not equal to or less than a reference value and providing the sum to the adding means as a new operand value.

2. The multiple arithmetic circuit according to claim 1, wherein the partitioning means sets n bits less than a bit width that can be handled by the adding means.

2. The adding means according to claim 1, wherein the adding means weights each value indicated by each bit string portion, obtains the sum of the weighted values, and gives the sum to the decoder means. Multiple arithmetic circuit.

The decoder means comprises storage means for storing all multiples of 5 below the reference value as multiple information, and if the sum is less than or equal to the reference value, does this sum match any of the multiples in the storage means? The multiple arithmetic circuit according to claim 1, wherein it is determined whether or not the operand value is an integer multiple of 5 based on whether or not.