JP3783892B2

JP3783892B2 - Digital analog converter

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Inventors: 泰秀清水
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Publication date: 2006-06-07
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Description

【０００１】
【目次】
以下の順序で本発明を説明する。
【０００２】
発明の属する技術分野
従来の技術（図５〜図１３）
発明が解決しようとする課題
課題を解決するための手段
発明の実施の形態（図１〜図４）
発明の効果
【０００３】
【発明の属する技術分野】
本発明はデイジタルアナログ変換器に関し、例えば電流源セル・マトリクス型デイジタルアナログコンバータに適用して好適なものである。
【０００４】
【従来の技術】
従来、この種の電流源セル・マトリクス型デイジタルアナログコンバータ（以下、これを電流源セル・マトリクス型Ｄ／Ａコンバータと呼ぶ）においては、ｎビツトのＤ／Ａ変換に対して「２ⁿ−１」個の定電流回路（以下、これを電流源セルと呼ぶ）が「ｎ×ｎ」個のマトリクス状に配置して形成され、このうち、デコードされたデイジタル入力データに対応する数の電流源がオンされ、これらオンされた電流源の電流を加算して出力した後、出力端に接続された外部抵抗での電圧降下により出力電圧を得、これをＤ／Ａ変換アナログ出力としている。
【０００５】
図５に示すように、例えば４ビツトのシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１においては、１５個の電流源セル（Ｃ１〜Ｃ１５）が「４×４」個のマトリクス状に配置して形成されている。このシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１は、４ビツトのデイジタル入力データ（Ｓ１〜Ｓ４）のうち、上位２ビツトのデイジタル入力データＳ１及びＳ２をロー・デコーダ２に入力し、下位２ビツトのデイジタル入力データＳ３及びＳ４をカラム・デコーダ３に入力する。ロー・デコーダ２はデイジタル入力データＳ１及びＳ２を所定ビツト数のラインデータ（Ｓ５〜Ｓ７）にデコードしてラツチ４に出力する。一方、カラム・デコーダ３はデイジタル入力データＳ３及びＳ４を所定ビツト数のラインデータ（Ｓ８〜Ｓ１０）にデコードしてラツチ５に出力する。
【０００６】
ロー・デコーダ２及びカラム・デコーダ３は、デイジタル入力データ（Ｓ１〜Ｓ４）に対して、図６に示すようなデコードを施すことにより、ラインデータ（Ｓ５〜Ｓ１０）にデコードする。例えば、デイジタル入力データ（Ｓ１〜Ｓ４）が論理レベル「００００」のとき、当該デイジタル入力データ（Ｓ１〜Ｓ４）は論理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１０）にデコードされ、論理レベル「０００１」のとき論理レベル「０００００１」にデコードされ、論理レベル「００１０」のとき論理レベル「００００１１」にデコードされる。なお、論理レベル「１」は論理レベル「Ｈ」を示し、論理レベル「０」は論理レベル「Ｌ」を示している。
【０００７】
このようにデイジタル入力データ（Ｓ１〜Ｓ４）がインクリメントされることに伴つてラインデータ（Ｓ５〜Ｓ１０）もインクリメントされ、デイジタル入力データ（Ｓ１〜Ｓ４）が論理レベル「１１１０」のとき、当該デイジタル入力データ（Ｓ１〜Ｓ４）は論理レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１０）にデコードされ、論理レベル「１１１１」のとき論理レベル「１１１１１１」にデコードされる。
【０００８】
ラツチ４はラインデータ（Ｓ５〜Ｓ７）を取り込み一時的に保持した後、ラインデータＳ５を電流源セル（Ｃ８〜Ｃ１５）に出力し、ラインデータＳ６を電流源セル（Ｃ４〜Ｃ１１）に出力し、ラインデータＳ７を電流源セル（Ｃ１〜Ｃ７）に出力する。また電流源セル（Ｃ１〜Ｃ３）は電源６に接続されるので、常に論理レベル「１」のラインデータＳ１１が入力されており、さらに電流源セル（Ｃ１２〜Ｃ１５）はアースラインＧＮＤに接続されるので、常に論理レベル「０」のラインデータＳ１２が入力されている。
【０００９】
一方、ラツチ５はラインデータ（Ｓ８〜Ｓ１０）を取り込み一時的に保持した後、ラインデータＳ８を電流源セル（Ｃ３、Ｃ７、Ｃ１１、Ｃ１５）に出力し、ラインデータＳ９を電流源セル（Ｃ２、Ｃ６、Ｃ１０、Ｃ１４）に出力し、ラインデータＳ１０を電流源セル（Ｃ１、Ｃ５、Ｃ９、Ｃ１３）に出力する。また電流源セル（Ｃ４、Ｃ１２）は電源６に接続されるので、常に論理レベル「１」のラインデータＳ１１が入力されており、さらに電流源セルＣ８は電源７に接続されるので、常に論理レベル「１」のラインデータＳ１３が入力されている。
【００１０】
電流源セル（Ｃ１〜Ｃ１５）は入力されるラインデータ（Ｓ５〜Ｓ１３）に基づいて各電流源セルのオン・オフ動作を行い、オンされたとき所定の電流Ｉ₁を抵抗Ｒに流し、オフされたときは電流を流さない。図６に示すように、例えば論理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１０）が入力され電流源セル（Ｃ１〜Ｃ１５）が全てオフ（図中、論理レベル「０」で示す。）されている状態において、論理レベル「０００００１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ１がオン（図中、論理レベル「１」で示す）され、論理レベル「００００１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ１及びＣ２がオンされる。
【００１１】
このようにラインデータ（Ｓ５〜Ｓ１０）がインクリメントされることに伴つて電流源セル（Ｃ１〜Ｃ１５）は「Ｃ１、Ｃ２、・・」の順にオンされ、論理レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セル（Ｃ１〜Ｃ１４）がオンされ、論理レベル「１１１１１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セル（Ｃ１〜Ｃ１５）が全てオンされる。従つて電流源セル（Ｃ１〜Ｃ１５）は、デイジタル入力データ（Ｓ１〜Ｓ４）がインクリメントされることに伴つて、図７に示すように、「Ｃ１、Ｃ２、・・、Ｃ１５」の順にオンされる。
【００１２】
かくしてシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１においては、電流源セル（Ｃ１〜Ｃ１５）のうちオンされた電流源セルから所定の大きさの電流が出力され、これらを加算して得た出力電流Ｉ₁が抵抗Ｒを流れることにより、当該抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ₁を得る。図６に示すように、例えば電流源セル（Ｃ１〜Ｃ１５）が全てオフされ抵抗Ｒからアナログ出力電圧Ｖ₁「０．０００Ｉ₁Ｒ」を得ている状態において、電流源セルＣ１がオンされると、アナログ出力電圧Ｖ₁「０．０６７Ｉ₁Ｒ」を得、電流源セルＣ１及びＣ２がオンされると、アナログ出力電圧Ｖ₁「０．１３３Ｉ₁Ｒ」を得る。
【００１３】
このようにアナログ出力電圧Ｖ₁は、電流源セル（Ｃ１〜Ｃ１５）が順にオンされることに伴つて、約「０．０６７Ｉ₁Ｒ」ずつ加算される。従つて電流源セル（Ｃ１〜Ｃ１４）がオンされると、アナログ出力電圧Ｖ₁「０．９３３Ｉ₁Ｒ」を得、電流源セル（Ｃ１〜Ｃ１５）が全てオンされると、アナログ出力電圧Ｖ₁「１．０００Ｉ₁Ｒ」を得る。
【００１４】
ところで電流源セル（Ｃ１〜Ｃ１５）は全て同じ回路構成になつているため、これらのうち電流源セルＣ１についてのみ図８を用いて説明する。この電流源セルＣ１においては、ラツチ５から送出されるラインデータＳ１０と、電源６から送出されるラインデータＳ１１とをアンド回路１１に入力すると共に、ラツチ４から送出されるラインデータＳ７をノア回路１２に入力する。アンド回路１１はラインデータＳ１０とラインデータＳ１１の論理積をとり、その結果得られるアンド出力データＳ２１をノア回路１２に出力する。ノア回路１２はアンド出力データＳ２１とラインデータＳ７との論理積否定をとり、その結果得られる制御データＳ２２をラッチ１３に出力する。ラツチ１３は制御データＳ２２を取り込み一時的に保持した後、スイツチＳＷ１に出力する。
【００１５】
スイツチＳＷ１は電界効果トランジスタ（以下、これをＦＥＴと呼ぶ）Ｑ１でなり、制御データＳ２２をＦＥＴＱ１のゲートに入力する。このＦＥＴＱ１のドレインは出力端に接続され、一方、ソースはカスケード型電流源１４を形成するＦＥＴＱ２のドレインに接続される。カスケード型電流源１４はＦＥＴＱ２及びＦＥＴＱ３の直列回路でなり、ＦＥＴＱ２及びＦＥＴＱ３のゲートにはバイアス電圧が印加され、ＦＥＴＱ２のソースはＦＥＴＱ３のドレインに接続され、一方、ＦＥＴＱ３のソースは電源１５に接続される。
【００１６】
このカスケード型電流源１４は、印加されるバイアス電圧によつて電流を決定し、スイツチＳＷ１のオン・オフ動作に連動してオン・オフ動作を行う。すなわち電流源セルＣ１においては、スイツチＳＷ１に入力される制御データＳ２２が論理レベル「０」のとき、当該スイツチＳＷ１をオンしてカスケード型電流源１４を立ち上げることにより電流ｉ₁を流し、スイツチＳＷ１に入力される制御データＳ２２が論理レベル「１」のとき、当該スイツチＳＷ１をオフしてカスケード型電流源１４をオフすることにより電流ｉ₁を流さないようになされている。
【００１７】
例えば論理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ１〜Ｃ１５）に入力されると、電流源セルＣ１は論理レベル「０」のラインデータＳ１０と論理レベル「１」のラインデータＳ１１をアンド回路１１に入力すると共に、論理レベル「０」のラインデータＳ７をノア回路１２に入力する。アンド回路１１は、論理レベル「０」のラインデータＳ１０と、論理レベル「１」のラインデータＳ１１との論理積をとり、その結果得た論理レベル「０」のアンド出力データＳ２１をノア回路１２に出力する。ノア回路１２は、論理レベル「０」のアンド出力データＳ２１と、論理レベル「０」のラインデータＳ７との論理和否定をとり、その結果得た論理レベル「１」の制御データＳ２２をラツチ１３を介してスイツチＳＷ１に出力する。これによりスイツチＳＷ１がオフされ、電流ｉ₁が出力されない。
【００１８】
また、例えば論理レベル「０００００１」のラインデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ１〜Ｃ１５）に入力されると、電流源セルＣ１は論理レベル「１」のラインデータＳ１０と論理レベル「１」のラインデータＳ１１をアンド回路１１に入力すると共に、論理レベル「０」のラインデータＳ７をノア回路１２に入力する。アンド回路１１は、論理レベル「１」のラインデータＳ１０と、論理レベル「１」のラインデータＳ１１との論理積をとり、その結果得た論理レベル「１」のアンド出力データＳ２１をノア回路１２に出力する。ノア回路１２は、論理レベル「１」のアンド出力データＳ２１と、論理レベル「０」のラインデータＳ７との論理和否定をとり、その結果得た論理レベル「０」の制御データＳ２２をラツチ１３を介してスイツチＳＷ１に出力する。これによりスイツチＳＷ１がオンされ、電流ｉ₁が出力される。
【００１９】
ここでシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１のタイミングチヤートを図９に示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論理レベル「００００」（０番目）から「１１１１」（１５番目）まで１ビツトずつインクリメントして入力する場合、（ｎ−１）番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されている状態で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されるときのシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１の動作を説明する。
【００２０】
図９（Ａ）はラツチ（４、５、１３）に与えるクロツク（ＣＬＫ）を示し、図９（Ｂ）はデイジタル入力データ（Ｓ１〜Ｓ４）を示す。図９（Ｃ）及び（Ｄ）に示すように、ラツチ４及び５は、（ｎ−１）番目のラインデータ（Ｓ５〜Ｓ１０）を保持して出力しているホールド状態において、クロツクの立ち下がりタイミングｔa に同期してｎ番目のラインデータ（Ｓ５〜Ｓ１０）を取り込みデータを書き換えて出力する。このスルー状態において、ラツチ４及び５は、クロツクの立ち上がりタイミングｔb に同期してｎ番目のラインデータ（Ｓ５〜Ｓ１０）を保持してこれらを出力する。
【００２１】
続いて図９（Ｅ）及び（Ｆ）に示すように、ラツチ１３は、（ｎ−１）番目の制御データＳ２２を保持しこれらを出力しているホールド状態において、クロツクの立ち上がりタイミングｔb に同期してｎ番目の制御データＳ２２を取り込みデータを書き換えてスイツチＳＷ１に出力する。このスルー状態において、ラツチ１３は、クロツクの立ち下がりタイミングｔc に同期してｎ番目の制御データＳ２２を保持してこれらをスイツチＳＷ１に出力する。
【００２２】
従つて図９（Ｇ）〜（Ｉ）に示すように、ｎ番目（電流源セルＣ「ｎ」）のスイツチＳＷ１は、クロツクの立ち上がりタイミングｔb でオンされ、同タイミングｔb でｎ番目のカスケード型電流源１４がオンされるので、合計してｎ個のカスケード型電流源１４がオンされることになる。かくして図９（Ｊ）に示すように、シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１は、オンされた電流源セル（Ｃ１〜Ｃ「ｎ」）から出力される電流ｉ₁をそれぞれ加算し、その結果得た出力電流Ｉ₁（＝ｎｉ₁）を抵抗Ｒに流すことにより、抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ₁（＝Ｉ₁Ｒ）を得る。
【００２３】
ところでシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１においては、スイツチＳＷ１のオン・オフ動作と同タイミングでカスケード型電流源１４がオン・オフ動作を行うことから、オフ状態にあるカスケード型電流源１４が完全にオン状態になつてアナログ出力電圧Ｖ₁が安定するまで、またオン状態にあるカスケード型電流源１４が完全にオフ状態になつてアナログ出力電圧Ｖ₁が安定するまでに一定の時間を必要とし、高速動作を行えないという問題があつた。
【００２４】
さらにシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１においては、図８に示すように、ＦＥＴＱ３とＦＥＴＱ２の接続点Ｖａや、ＦＥＴＱ２とＦＥＴＱ１の接続点Ｖｂに電荷が蓄積されるため、スイツチＳＷ１のオン・オフ動作を行つたとき、切り換えノイズであるグリツチがアナログ出力電圧Ｖ₁に発生する問題があつた。
【００２５】
このようなグリツジの発生を回避するものとして、電源１５と電流源１４の間にスイツチを接続したシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ２０が提案されている。図８との対応部分に同一符号を付して示す図１０は、シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ２０の電流源セルＣ２１を示し、スイツチＳＷ２とカスケード型電流源２１の構成を除いて、シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１の電流源セルＣ１と同様に構成され、この場合スイツチＳＷ２は電源１５とカスケード型電流源２１の間に接続されている。
【００２６】
スイツチＳＷ２はＦＥＴＱ４でなり、制御データＳ２２をＦＥＴＱ４のゲートに入力する。このＦＥＴＱ４のソースは電源１５に接続され、ドレインはカスケード型電流源２１を形成するＦＥＴＱ５のソースに接続される。カスケード型電流源２１はＦＥＴＱ５とＦＥＴＱ６の直列回路でなり、ＦＥＴＱ５及びＦＥＴＱ６のゲートにはバイアス電圧が印加され、ＦＥＴＱ５のドレインはＦＥＴＱ６のソースに接続され、一方ＦＥＴＱ６のドレインは出力端に接続される。このようにカスケード型電流源２１と電源１５をスイツチＳＷ２を介して接続することにより、電荷がＦＥＴ（Ｑ４〜Ｑ６）の接続点に蓄積されることを防止し得、従つてグリツチの発生を回避することができる。
【００２７】
ところでこのシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ２０においては、カスケード型電流源２１を形成するＦＥＴＱ５のソース電位を電源１５に固定できないことから、カスケード型電流源１４を形成するＦＥＴＱ３のソース電位を電源１５に固定した電流源セルＣ１に比して、カスケード型電流源２１の動作が安定するまでに一定の時間を必要としていた。またこのシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ２０においては、カスケード型電流源２１のドレイン容量がアナログ出力電圧に現れるため、高速動作ができず、使用し得るカスケード型電流源２１のサイズや種類にも制限があつた。
【００２８】
これらの問題を解決するものとして、全ての電流源を常にオン状態にしている差動出力電流源セル・マトリクス型Ｄ／Ａコンバータが提案されている。図５との対応部分に同一符号を付して示す図１１は、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０を示し、電流源セル（Ｃ２１〜Ｃ３５）の構成を除いてシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１と同様に構成されている。
【００２９】
この場合、電流源セル（Ｃ２１〜Ｃ３５）においては、抵抗Ｒを介してアースラインＧＮＤに接続される出力端（以下、これをＩＯ端と呼ぶ）と、直接アースラインに接続される出力端（以下、これをＸＩＯ端と呼ぶ）とが設けられる。そこで電流源セル（Ｃ２１〜Ｃ３５）においては、全ての電流源が常にオン状態に維持され、入力されるラインデータ（Ｓ５〜Ｓ１３）に基づいて出力端をＩＯ端又はＸＩＯ端に切り換えることにより、出力電流Ｉ₃が抵抗Ｒを流れ当該抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ₃を得る。
【００３０】
例えば、論理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１０）が入力され電流源セル（Ｃ２１〜Ｃ３５）は全てＸＩＯ端に出力している状態において、論理レベル「０００００１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ２１の出力端はＸＩＯ端からＩＯ端に切り換えられ、論理レベル「００００１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ２２の出力端はＸＩＯ端からＩＯ端に切り換えられる。
【００３１】
このようにラインデータ（Ｓ５〜Ｓ１０）がインクリメントされることに伴つて電流源セル（Ｃ２１〜Ｃ３５）の出力端は「Ｃ２１、Ｃ２２、・・」の順にＸＩＯ端からＩＯ端に切り換えられ、論理レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ３４の出力端はＸＩＯ端からＩＯ端に切り換えられ、論理レベル「１１１１１１」のラインデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ３５の出力端はＸＩＯ端からＩＯ端に切り換えられ電流源セル（Ｃ２１〜Ｃ３５）の出力端は全てＩＯ端に切り換えられる。従つて電流源セル（Ｃ２１〜Ｃ３５）の出力端は、入力データ（Ｓ１〜Ｓ４）がインクリメントされることに伴つて、「Ｃ２１、Ｃ２２、・・、Ｃ３５」の順にＸＩＯ端からＩＯ端に切り換えられる。
【００３２】
ところで図８との対応部分に同一符号を付して示す図１２は、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０の電流源セルＣ２１を示し、スイツチＳＷ１１及びＳＷ１２の構成を除いてシングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１の電流源セルＣ１と同様に構成され、電流源セル（Ｃ２１〜Ｃ３５）は全て同じ回路構成になつているため、これらのうち電流源セルＣ２１についてのみ説明する。
【００３３】
この場合、ノア回路１２は制御データＳ３１をラツチ１３を介してスイツチＳＷ１１に出力すると共に、インバータ３１に出力する。インバータ３１は制御データＳ３１の極性を反転し、これを制御データＳ３２としてスイツチＳＷ１２に出力する。スイツチＳＷ１１はＦＥＴＱ１１でなり、制御データＳ３１をＦＥＴＱ１１のゲートに入力する。このＦＥＴＱ１１のドレインはＩＯ端に接続され、ソースはカスケード型電流源１４に接続される。一方、スイツチＳＷ１２はＦＥＴＱ１２でなり、制御データＳ３２をＦＥＴＱ１２のゲートに入力する。このＦＥＴＱ１２のドレインはＸＩＯ端に接続され、ソースはカスケード型電流源１４に接続される。
【００３４】
従つて電流源セルＣ２１においては、論理レベル「０」の制御データＳ３１がスイツチＳＷ１１に入力されると、当該スイツチＳＷ１１がオンされると共に、インバータ３１によつて極性が反転された論理レベル「１」の制御データＳ３２がスイツチＳＷ１２に入力され、当該スイツチＳＷ１２がオフされる。これにより電流ｉ₃はＩＯ端に出力される。これに対して、論理レベル「１」の制御データＳ３１がスイツチＳＷ１１に入力されると、当該スイツチＳＷ１１がオフされると共に、インバータ３１によつて極性が反転された論理レベル「０」の制御データＳ３２がスイツチＳＷ１２に入力され、当該スイツチＳＷ１２がオンされる。これにより電流ｉ₃はＸＩＯ端に出力される。
【００３５】
ここで差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０のタイミングチヤートを図１３に示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論理レベル「００００」から「１１１１」まで１ビツトずつインクリメントして入力する場合、（ｎ−１）番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されている状態で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されるときの差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０の動作を説明する。
【００３６】
差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０においても同様に、図１３（Ａ）〜（Ｆ）の動作は、図９（Ａ）〜（Ｆ）の動作と同タイミングで行われる。従つて図１３（Ｇ）及び（Ｈ）に示すように、ｎ番目のスイツチＳＷ１２がオンされ電流ｉ₃をＸＩＯ端に出力している状態において、ｎ番目のスイツチＳＷ１１がクロツクの立ち上がりタイミングｔb でオンされると共に、同タイミングでｎ番目のスイツチＳＷ１２がオフされるので、ｎ番目の電流源セルは出力端をＸＩＯ端からＩＯ端に切り換えて電流ｉ₃をＩＯ端に出力する。図１３（Ｉ）はｎ番目のカスケード型電流源１４が常にオン状態にあることを示し、図１３（Ｊ）は全てのカスケード型電流源１４が常にオン状態にあることを示す。
【００３７】
かくして図１３（ｋ）に示すように、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０においては、スイツチＳＷ１１がオンされた電流源セルから出力される電流ｉ₃が加算され、その結果得た出力電流ｎｉ₃が抵抗Ｒに流れることにより、抵抗Ｒでの電圧降下からアナログ出力電圧ｎｉ₃Ｒを得る。
【００３８】
このように電流源セル（Ｃ２１〜Ｃ３５）においては、スイツチＳＷ１１及びＳＷ１２のオン・オフ動作によつて、オン状態にあるカスケード型電流源１４の出力端をＩＯ端又はＸＩＯ端に切り換えるようになされている。従つて、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０においては、スイツチＳＷ１１及びＳＷ１２のオン・オフ動作をするときカスケード型電流源１４がオン状態で安定していることから、シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１に比して、出力時のセトリングタイムを小さくすることができ、高速動作が可能になる。
【００３９】
またこの電流源セル（Ｃ２１〜Ｃ３５）においては、カスケード型電流源１４をスイツチＳＷ１１及びＳＷ１２を介して出力端に接続しているため、カスケード型電流源１４のドレイン容量がアナログ出力電圧Ｖ₃に現れず、使用し得るカスケード型電流源１４のサイズや種類に制限がない。
【００４０】
【発明が解決しようとする課題】
ところでかかる構成の差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０においては、全ての電流源セル（Ｃ２１〜Ｃ３５）が常にオン状態にあつて、各電流源セル（Ｃ２１〜Ｃ３５）の電流ｉ₃がＩＯ端又はＸＩＯ端のいずれかに出力されていることから、合計して常に１５ｉ₃の電流が出力されていることになる。このように差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０は、全ての電流源セル（Ｃ２１〜Ｃ３５）を常に立ち上げているので、消費電力が大きくなる問題があつた。
【００４１】
本発明は以上の点を考慮してなされたもので、高速動作を維持した上で従来に比して一段と消費電力を低減し得るデイジタルアナログ変換器を提案しようとするものである。
【００４２】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、複数の電流発生手段を有し、デイジタルデータに応じて複数の電流発生手段を動作させ、発生した電流を加算して出力することによりデイジタルデータに応じたアナログ信号を出力するデイジタルアナログ変換器において、入力されたデイジタルデータを所定ビツト数のラインデータに変換するデコード手段と、ラインデータに基づいて所望の電流発生手段を動作させ、発生した電流を第１の出力端に出力した後、基準クロツクの半クロツク分後に第２の出力端に切り換えて電流を出力することにより当該第２の出力端にデイジタルデータに応じたアナログ信号を出力する複数の電流発生手段とを設けるようにした。
【００４３】
このようにラインデータに基づいて所望の電流発生手段を動作させ、発生した電流を第１の出力端に出力した後、基準クロツクの半クロツク分後に第２の出力端に切り換えて電流を出力するようにしたことにより、電流発生手段を動作させ、発生した電流の出力端を第１の出力端から第２の出力端に切り換えるまでに限り、電流が増加することによつて電流発生手段を安定させることができる。
【００４４】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００４５】
図１１との対応部分に同一符号を付して示す図１は、実施例による電流源セル・マトリクス型Ｄ／Ａコンバータ４０を示し、ロー・デコーダ２及びカラム・デコーダ３の構成を除いて、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０と異なつて構成されている。
【００４６】
この電流源セル・マトリクスＤ／Ａコンバータ４０においては、４ビツトのデイジタル入力データ（Ｓ１〜Ｓ４）のうち、上位２ビツトのデイジタル入力データＳ１及びＳ２をロー・デコーダ２に入力し、下位２ビツトのデイジタル入力データＳ３及びＳ４をカラム・デコーダ３に入力する。ロー・デコーダ２及びカラム・デコーダ３は、デイジタル入力データ（Ｓ１〜Ｓ４）に対して、上述した図６に示すようなデコードを施すことにより、所定ビツト数のラインデータ（Ｓ５〜Ｓ１０）にデコードする。例えば、入力データ（Ｓ１〜Ｓ４）が論理レベル「０１０１」のとき、これは論理レベル「００１００１」のラインデータ（Ｓ５〜Ｓ１０）にデコードされる。
【００４７】
ロー・デコーダ２はラインデータＳ５を電流源セル（Ｃ４８〜Ｃ５５）に出力し、ラインデータＳ６を電流源セル（Ｃ４４〜Ｃ５１）に出力し、ラインデータＳ７を電流源セル（Ｃ４１〜Ｃ４７）に出力する。また電流源セル（Ｃ４１〜Ｃ４３）は電源６に接続されて論理レベル「１」のラインデータＳ１１が入力されており、さらに電流源セル（Ｃ５２〜Ｃ５５）はアースラインＧＮＤに接続されて論理レベル「０」のラインデータＳ１２が入力されている。
【００４８】
一方、カラム・デコーダ３はラインデータＳ８を電流源セル（Ｃ４３、Ｃ４７、Ｃ５１、Ｃ５５）に出力し、ラインデータＳ９を電流源セル（Ｃ４２、Ｃ４６、Ｃ５０、Ｃ５４）に出力し、ラインデータＳ１０を電流源セル（Ｃ４１、Ｃ４５、Ｃ４９、Ｃ５３）に出力する。また電流源セル（Ｃ４４、Ｃ５２）は電源６に接続されて論理レベル「１」のラインデータＳ１１が入力されており、さらに電流源セルＣ４８は電源７に接続されて論理レベル「１」のラインデータＳ１３が入力されている。
【００４９】
電流源セル（Ｃ４１〜Ｃ５５）は入力されるラインデータ（Ｓ５〜Ｓ１３）に基づいてオン・オフ動作を行い、オンされた電流源セルは所定の電流をまず第１の出力端（以下、これをＸＩＯ端と呼ぶ）に出力して電流源を安定させた後、第２の出力端（以下、これをＩＯ端と呼ぶ）に切り換える。従つて電流源セル・マトリクスＤ／Ａコンバータ４０においては、電流源セル（Ｃ４１〜Ｃ５５）のうち、オンされた電流源セルから出力される電流を加算し、その結果得た出力電流Ｉ₄が抵抗Ｒに流れることにより、抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ₄を得る。
【００５０】
ところで電流源セル（Ｃ４１〜Ｃ５５）は全て同じ回路構成になつているため、これらのうち電流源セルＣ４１についてのみ図２を用いて説明する。この電流源セルＣ４１においては、カラム・デコーダ３から送出されるラインデータＳ１０と、電源６から送出されるラインデータＳ１１とをアンド回路４１に入力すると共に、ロー・デコーダ２から送出されるラインデータＳ７をノア回路４２に入力する。
【００５１】
アンド回路４１はラインデータＳ１０とラインデータＳ１１の論理積をとり、その結果得られるアンド出力データＳ４１をノア回路４２に出力する。ノア回路４２はアンド出力データＳ４１とラインデータＳ７との論理積否定をとり、その結果得られる制御データＳ４２をラッチ４３に出力する。ラツチ４３は制御データＳ４２を取り込みデータを書き換えてラツチ４４及びインバータ４５に出力する。
【００５２】
インバータ４５は制御データＳ４２の極性を反転し、その結果得たインバータ出力データＳ４３をナンド回路４６に出力する。ナンド回路４６は、このインバータ出力データＳ４３と、ラツチ４４に保持されていた制御データＳ４２との論理積否定をとり、その結果得た制御データＳ４４をスイツチＳＷ１２に出力する。その後、ラツチ４４はラツチ４３から送出される制御データＳ４２を取り込むことにより、保持されていた制御データＳ４２を書き換え一時的に保持した後、スイツチＳＷ１１及びナンド回路４６に出力する。ナンド回路４６は、書き換えられた制御データＳ４２と、インバータ出力データＳ４３との論理積否定をとり、その結果得た制御データＳ４４をスイツチＳＷ１２に出力する。
【００５３】
スイツチＳＷ１１はＦＥＴＱ１１でなり、制御データＳ４２をＦＥＴＱ１１のゲートに入力する。このＦＥＴＱ１１のドレインはＩＯ端に接続され、ソースはカスケード型電流源１４を形成するＦＥＴＱ２のドレインに接続される。一方スイツチＳＷ１２はＦＥＴＱ１２でなり、制御データＳ４４をＦＥＴＱ１２のゲートに入力する。このＦＥＴＱ１２のドレインはＸＩＯ端に接続され、ソースはカスケード型電流源１４を形成するＦＥＴＱ２のドレインに接続される。
【００５４】
カスケード型電流源１４はＦＥＴＱ２及びＦＥＴＱ３の直列回路でなり、ＦＥＴＱ２及びＦＥＴＱ３のゲートにはバイアス電圧が印加され、一方、ＦＥＴＱ２のソースはＦＥＴＱ３のドレインに接続され、ＦＥＴＱ３のソースは電源１５に接続される。
【００５５】
例えば論理レベル「０００００１」のラインデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ４１〜Ｃ５５）に入力されると、電流源セルＣ４１は論理レベル「１」のラインデータＳ１０と論理レベル「１」のラインデータＳ１１をアンド回路４１に入力すると共に、論理レベル「０」のラインデータＳ７をノア回路４２に入力する。アンド回路４１は、論理レベル「１」のラインデータＳ１０と、論理レベル「１」のラインデータＳ１１との論理積をとり、その結果得た論理レベル「１」のアンド出力データＳ４１をノア回路４２に出力する。
【００５６】
ノア回路４２は、論理レベル「１」のアンド出力データＳ４１と、論理レベル「０」のラインデータＳ７との論理和否定をとり、その結果得た論理レベル「０」の制御データＳ４２をラツチ４３に出力する。ラツチ４３は制御データＳ４２を取り込みデータを書き換えてラツチ４４及びインバータ４５に出力する。インバータ４５は論理レベル「０」の制御データＳ４２の極性を反転し、その結果得た論理レベル「１」のナンド出力データＳ４３をナンド回路４６に出力する。
【００５７】
ナンド回路４６は、論理レベル「１」のナンド出力データＳ４３と、ラツチ４４に保持されていた論理レベル「１」の制御データＳ４２との論理積否定をとり、その結果得た論理レベル「０」の制御データＳ４４をスイツチＳＷ１２に出力する。これにより電流源セルＣ４１においては、スイツチＳＷ１２がオンされＸＩＯ端に電流ｉ₄を出力する。
【００５８】
ラツチ４４はラツチ４３から送出される論理レベル「０」の制御データＳ４２を取り込むことにより、保持されていた論理レベル「１」の制御データＳ４２を書き換え一時的に保持した後、当該論理レベル「０」の制御データＳ４２をスイツチＳＷ１１及びナンド回路４６に出力する。ナンド回路４６は、書き換えられた論理レベル「０」の制御データＳ４２と、論理レベル「１」のナンド出力データＳ４３との論理積否定をとり、その結果得た論理レベル「１」の制御データＳ４４をスイツチＳＷ１２に出力する。これにより電流源セルＣ４１においては、スイツチＳＷ１２がオフされると共にスイツチＳＷ１１がオンされるので、電流ｉ₄の出力端をＸＩＯ端からＩＯ端に切り換える。
【００５９】
ここで電流源セル・マトリクス型Ｄ／Ａコンバータ４０のタイミングチヤートを図３に示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論理レベル「００００」（０番目）から「１１１１」（１５番目）まで１ビツトずつインクリメントして入力する場合、（ｎ−１）番目のデジタル入力データ（Ｓ１〜Ｓ４）が入力されている状態で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入力されるときの電流源セル・マトリクス型Ｄ／Ａコンバータ４０の動作を説明する。
【００６０】
図３（Ａ）はラツチ４３及び４４に与えるクロツク（ＣＬＫ）を示し、図３（Ｂ）はデイジタル入力データ（Ｓ１〜Ｓ４）を示す。図３（Ｃ）及び（Ｄ）に示すように、ラツチ４３は、（ｎ−１）番目の制御データＳ４２（論理レベル「１」）を保持してこれらを出力しているホールド状態において、クロツクの立ち下がりタイミングｔa に同期してｎ番目の制御データＳ４２（論理レベル「０」）を取り込みデータを書き換えてラツチ４４及びインバータ４５に出力する。
【００６１】
インバータ４５はｎ番目の制御データＳ４２（論理レベル「０」）の極性を反転し、その結果得たｎ番目のナンド出力データＳ４３（論理レベル「１」）をナンド回路４６に出力する。ナンド回路４６は、ｎ番目のナンド出力データＳ４３（論理レベル「１」）と、ラツチ４４に保持されていた（ｎ−１）番目の制御データＳ４２（論理レベル「１」）との論理積否定をとり、その結果得た論理レベル「０」の制御データＳ４４をスイツチＳＷ１２に出力する。これにより、スイツチＳＷ１２がオンされ（図３（Ｈ））、ＸＩＯ端に電流ｉ₄を出力する。この状態において、ラツチ４３は、クロツクの立ち上がりタイミングｔb に同期してｎ番目の制御データＳ４２（論理レベル「０」）を保持してこれらをラツチ４４及びインバータ４５に出力する。
【００６２】
続いて図３（Ｅ）及び（Ｆ）に示すように、ラツチ４４は、（ｎ−１）番目の制御データＳ４２（論理レベル「１」）を保持してこれらを出力しているホールド状態において、クロツクの立ち上がりタイミングｔb に同期してｎ番目の制御データＳ４２（論理レベル「０」）を取り込むことにより、保持されていた（ｎ−１）番目の制御データＳ４２（論理レベル「１」）をｎ番目の制御データＳ４２（論理レベル「０」）に書き換え一時的に保持した後、当該ｎ番目の制御データＳ４２（論理レベル「０」）をスイツチＳＷ１１及びナンド回路４６に出力する。ナンド回路４６は、書き換えられたｎ番目の制御データＳ４２（論理レベル「０」）と、ｎ番目のナンド出力データＳ４３（論理レベル「１」）との論理積否定をとり、その結果得た論理レベル「１」の制御データＳ４４をスイツチＳＷ１２に出力する。これにより、スイツチＳＷ１２がオフされる（図３（Ｈ））と共に、スイツチＳＷ１１がオンされる（図３（Ｇ））ので、電流ｉ₄の出力端をＸＩＯ端からＩＯ端に切り換える。
【００６３】
従つて図３（Ｉ）及び（Ｊ）に示すように、タイミングｔa に同期してｎ番目のカスケード型電流源１４がオンされるので、全体としてｎ個のカスケード型電流源１４がオンされる。かくして図３（ｋ）に示すように、電流源セル・マトリクス型Ｄ／Ａコンバータ４０においては、オンされた電流源セルから出力される電流ｉ₄が加算され、その結果得た出力電流ｎｉ₄が抵抗Ｒを流れることにより、抵抗Ｒでの電圧降下からアナログ出力電圧ｎｉ₄Ｒを得る。
【００６４】
以上の構成において、電流源セル（Ｃ４１〜Ｃ５５）は、まずクロツクの立ち下がりタイミングｔa に同期してスイツチＳＷ１２をオンすることにより、カスケード型電流源１４を立ち上げて電流ｉ₄をＸＩＯ端に出力する。この状態において、電流源セル（Ｃ４１〜Ｃ５５）は、次のクロツクの立ち上りタイミングｔb に同期してスイツチＳＷ１２をオフすると共にスイツチＳＷ１１をオンすることにより、電流ｉ₄の出力端をＸＩＯ端からＩＯ端に切り換える。従つて電流源セル・マトリクスＤ／Ａコンバータ４０においては、出力電流Ｉ₄をＩＯ端に出力するとき、立ち上がつたカスケード型電流源１４はオン状態で既に安定しているので、高速動作できる。
【００６５】
また電流源セル・マトリクスＤ／Ａコンバータ４０においては、電流Ｉ₄の出力端をＸＩＯ端からＩＯ端に切り換える直前（ハーフクロツク前）にカスケード型電流源１４を立ち上げるようにしたことにより、常にカスケード型電流源１４を立ち上げている差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０の約半分に消費電力を低減できる。
【００６６】
因みに、この電流源セル・マトリクスＤ／Ａコンバータ４０においては、電流源セル（Ｃ４１〜Ｃ５５）内にロジツク回路を増やすことになるが、ロジツク回路の動作に必要な消費電力は全体の消費電力に比して非常に小さいので無視することができる。また電流源セル（Ｃ４１〜Ｃ５５）のセルサイズに占めるロジツク回路の割合は非常に小さいので、当該電流源セル（Ｃ４１〜Ｃ５５）のセルサイズに影響を与えず、セルサイズが大きくなることはない。
【００６７】
以上の構成によれば、カスケード型電流源１４の出力をＸＩＯ端からＩＯ端に切り換える直前（ハーフクロツク前）に当該カスケード型電流源１４を立ち上げるようにしたことにより、カスケード型電流源１４を立ち上げて電流ｉ₄の出力端をＸＩＯ端からＩＯ端に切り換えるまでに限り、電流ｉ₄が増加することによつてカスケード型電流源１４を安定させることができ、かくして高速動作を維持した上で従来に比して一段と消費電力を低減し得る。
【００６８】
なお上述の実施例においては、本発明を電流源セル・マトリクス型Ｄ／Ａコンバータ４０に適用するようにした場合について述べたが、本発明はこれに限らず、図２との対応部分に同一符号を付して示す図４のように、インバータ４５をナンド回路５１に代えて当該ナンド回路５１の一方の入力端子にスイツチＳＷ２１を接続し、当該スイツチＳＷ２１の第１の入力端子を電源に接続し、第２の入力端子をアースラインＧＮＤに接続することにより、スイツチＳＷ２１が第１の入力端子に接続されているとき、電流源セル・マトリクスＤ／Ａコンバータ４０として動作し、これに対して第２の入力端子に接続されているとき、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０として動作するようにしても良い。
【００６９】
スイツチＳＷ２１が第１の入力端子に接続されているとき、論理レベル「１」の切換データＳ５１がナンド回路５１に入力される。ナンド回路５１は、論理レベル「１」の切換データＳ５１と、ラツチ４３から送出される制御データＳ４２との論理積否定をとり、その結果得たナンド出力データＳ５２をナンド回路４６に出力する。この場合、制御データＳ４２が論理レベル「１」のとき、ナンド出力データＳ５２は論理レベル「０」となり、一方、制御データＳ４２が論理レベル「０」のとき、ナンド出力データＳ５２は論理レベル「１」となるので、インバータと同じ動作を行うことになる。これにより、スイツチＳＷ２１が第１の入力端子に接続されているとき、電流源セル・マトリクス型Ｄ／Ａコンバータ４０と同じ動作を行う。
【００７０】
これに対して、スイツチＳＷ２１が第２の入力端子に接続されているとき、論理レベル「０」の切換データＳ５１がナンド回路５１に入力される。ナンド回路５１は、論理レベル「０」の切換データＳ５１と、ラツチ４３から送出される制御データＳ４２との論理積否定をとり、その結果得たナンド出力データＳ５２をナンド回路４６に出力する。この場合、制御データＳ４２が論理レベル「０」のとき、ナンド出力データＳ５２は論理レベル「１」となり、一方、制御データＳ４２が論理レベル「１」のときも、ナンド出力データＳ５２は論理レベル「１」となる。これにより、スイツチＳＷ２１が第２の入力端子に接続されているとき、ナンド回路５１は入力される制御データＳ４２に関係なく、論理レベル「１」のナンド出力データＳ５２をナンド回路４６に出力する。
【００７１】
従つてナンド回路４６は、論理レベル「１」のナンド出力データＳ５２と、ラツチ４４から送出される制御データＳ４２との論理積否定をとり、その結果得た制御データＳ５３をスイツチＳＷ１２に出力する。この場合、制御データＳ４２が論理レベル「１」のとき、ナンド出力データＳ５３は論理レベル「０」となり、一方、制御データＳ４２が論理レベル「０」のとき、ナンド出力データＳ５３は論理レベル「１」となるので、インバータと同じ動作を行うことになる。これにより、スイツチＳＷ２１が第２の入力端子に接続されているとき、差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０と同じ動作を行う。
【００７２】
かくしてユーザはスイツチＳＷ２１を切り換えるだけで、上述した電流源セルＣ６１を有する電流源セル・マトリクスＤ／Ａコンバータを、電流源セル・マトリクスＤ／Ａコンバータ４０として、或いは差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０として使用することができる。
【００７３】
また上述の実施例においては、まずクロツクの立ち下がりタイミングｔa に同期してカスケード型電流源１４を立ち上げ、続いて半クロツク後のクロツクの立ち上がりタイミングｔb に同期して出力端をＸＩＯ端からＩＯ端に切り換えるようにした場合について述べたが、本発明はこれに限らず、クロツクのデユーテイを変更してクロツクの立ち下りタイミングｔa から立ち上がりタイミングｔb までの時間をできるだけ短くすれば、さらに消費電力を削減できる。
【００７４】
さらに上述の実施例においては、電流発生手段としてカスケード型電流源１４からなる電流源セル（Ｃ４１〜Ｃ５５）を適用するようにした場合について述べたが、本発明はこれに限らず、例えばカレントミラー型電流源からなる電流源セルのように、この他種々の電流発生手段を適用するようにしても良い。
【００７５】
さらに上述の実施例においては、スイツチ素子としてＦＥＴＱ１１及び１２を適用するようにした場合について述べたが、本発明はこれに限らず、例えばバイポーラトランジスタ等のように、この他種々のスイツチ素子を適用するようにしても良い。
【００７６】
さらに上述の実施例においては、インバータ４５及びナンド回路４６を用いてスイツチＳＷ１２のオン・オフ動作をするようにした場合について述べたが、本発明はこれに限らず、まずクロツクの立ち下りタイミングｔa に同期してスイツチＳＷ１２をオンし、続いて半クロツク後のクロツクの立ち上がりタイミングｔb に同期してスイツチＳＷ１２をオフすることができれば、この他種々のロジツク回路の組合せを用いるようにしても良い。
【００７７】
【発明の効果】
上述のように本発明によれば、ラインデータに基づいて所望の電流発生手段を動作させ、発生した電流を第１の出力端に出力した後、基準クロツクの半クロツク分後に第２の出力端に切り換えて電流を出力するようにしたことにより、電流発生手段を動作させ、発生した電流の出力端を第１の出力端から第２の出力端に切り換えるまでに限り、当該電流が増加することによつて電流発生手段を安定させることができ、かくして高速動作を維持した上で従来に比して一段と消費電力を低減し得る。
【図面の簡単な説明】
【図１】本発明の一実施例による電流源セル・マトリクス型Ｄ／Ａコンバータの構成を示すブロツク図である。
【図２】電流源セルの回路構成を示す接続図である。
【図３】電流源セル・マトリクス型Ｄ／Ａコンバータのタイミングチヤートを示す略線図である。
【図４】他の実施例による電流源セルの回路構成である。
【図５】シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータの構成を示す略線図である。
【図６】デイジタル入力データとアナログ出力電圧の関係を示す図表である。
【図７】電流源セルのスイツチング順序を示す略線図である。
【図８】電流源セルの回路構成を示す接続図である。
【図９】シングルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバータのタイミングチヤートを示す略線図である。
【図１０】電流源セルの回路構成を示す接続図である。
【図１１】差動出力電流源セル・マトリクス型Ｄ／Ａコンバータの構成を示すブロツク図である。
【図１２】電流源セルの回路構成を示す接続図である。
【図１３】差動出力電流源セル・マトリクス型Ｄ／Ａコンバータのタイミングチヤートを示す略線図である。
【符号の説明】
２……ロー・デコーダ、３……カラム・デコーダ、４０……実施例による電流源セル・マトリクス型Ｄ／Ａコンバータ、Ｃ４１〜Ｃ５５……電流源セル、４３、４４……ラツチ、４５……インバータ、４６……ナンド回路。[0001]
【table of contents】
The present invention will be described in the following order.
[0002]
TECHNICAL FIELD OF THE INVENTION
Conventional technology (FIGS. 5 to 13)
Problems to be solved by the invention
Means for solving the problem
BEST MODE FOR CARRYING OUT THE INVENTION (FIGS. 1 to 4)
The invention's effect
[0003]
BACKGROUND OF THE INVENTION
The present invention relates to a digital / analog converter, and is suitable for application to, for example, a current source cell / matrix type digital / analog converter.
[0004]
[Prior art]
Conventionally, in this type of current source cell / matrix type digital analog converter (hereinafter referred to as a current source cell / matrix type D / A converter), “2” is used for n-bit D / A conversion. ⁿ −1 ”constant current circuits (hereinafter referred to as“ current source cells ”) are arranged in an“ n × n ”matrix, of which the number corresponding to the decoded digital input data After the current sources are turned on and the currents of these turned on currents are added and output, an output voltage is obtained by a voltage drop at an external resistor connected to the output terminal, and this is used as a D / A conversion analog output .
[0005]
As shown in FIG. 5, in a 4-bit single-ended output current source cell / matrix type D / A converter 1, for example, 15 current source cells (C1 to C15) are arranged in a matrix of “4 × 4”. It is arranged and formed. This single-ended output current source cell matrix type D / A converter 1 inputs the upper two bits of digital input data S1 and S2 out of the four bits of digital input data (S1 to S4) to the row decoder 2, The lower two bits of digital input data S3 and S4 are input to the column decoder 3. The row decoder 2 decodes the digital input data S1 and S2 into line data (S5 to S7) having a predetermined number of bits and outputs the decoded data to the latch 4. On the other hand, the column decoder 3 decodes the digital input data S3 and S4 into line data (S8 to S10) of a predetermined number of bits, and outputs it to the latch 5.
[0006]
The row decoder 2 and the column decoder 3 decode the digital input data (S1 to S4) into line data (S5 to S10) by performing decoding as shown in FIG. For example, when the digital input data (S1 to S4) is the logical level “0000”, the digital input data (S1 to S4) is decoded into the line data (S5 to S10) of the logical level “000000” and the logical level “0001”. "Is decoded to a logical level" 000001 ", and when the logical level is" 0010 ", it is decoded to a logical level" 0000011 ". The logical level “1” indicates the logical level “H”, and the logical level “0” indicates the logical level “L”.
[0007]
As the digital input data (S1 to S4) is incremented in this way, the line data (S5 to S10) is also incremented. When the digital input data (S1 to S4) is at the logic level “1110”, the digital input is performed. The data (S1 to S4) is decoded to the line data (S5 to S10) of the logical level “111011”, and is decoded to the logical level “111111” when the logical level is “1111”.
[0008]
The latch 4 captures and temporarily holds the line data (S5 to S7), outputs the line data S5 to the current source cells (C8 to C15), and outputs the line data S6 to the current source cells (C4 to C11). The line data S7 is output to the current source cells (C1 to C7). Further, since the current source cells (C1 to C3) are connected to the power source 6, the line data S11 of the logic level “1” is always input, and the current source cells (C12 to C15) are connected to the ground line GND. Therefore, the line data S12 having the logic level “0” is always input.
[0009]
On the other hand, the latch 5 takes in the line data (S8 to S10) and temporarily holds it, then outputs the line data S8 to the current source cells (C3, C7, C11, C15), and the line data S9 as the current source cell (C2). , C6, C10, C14) and the line data S10 are output to the current source cells (C1, C5, C9, C13). Further, since the current source cells (C4, C12) are connected to the power source 6, the line data S11 of the logic level “1” is always input, and the current source cell C8 is connected to the power source 7, so Line data S13 of level “1” is input.
[0010]
The current source cells (C1 to C15) perform on / off operation of each current source cell based on the input line data (S5 to S13). ₁ Is passed through the resistor R, and when it is turned off, no current flows. As shown in FIG. 6, for example, line data (S5 to S10) of logic level “000000” is input and all current source cells (C1 to C15) are turned off (indicated by logic level “0” in the figure). When the line data (S5 to S10) of the logic level “000001” is input in the state, the current source cell C1 is turned on (indicated by the logic level “1” in the figure), and the line of the logic level “0000011” When data (S5 to S10) is input, the current source cells C1 and C2 are turned on.
[0011]
As the line data (S5 to S10) are thus incremented, the current source cells (C1 to C15) are turned on in the order of “C1, C2,...”, And the line data (S5 To S10), the current source cells (C1 to C14) are turned on. When line data (S5 to S10) of the logic level “111111” is input, all the current source cells (C1 to C15) are input. Turned on. Accordingly, as the digital input data (S1 to S4) are incremented, the current source cells (C1 to C15) are turned on in the order of “C1, C2,..., C15” as shown in FIG. The
[0012]
Thus, in the single-ended output current source cell / matrix type D / A converter 1, a predetermined amount of current is output from the current source cells (C1 to C15) which are turned on, and these are added together. Obtained output current I ₁ Flows through the resistor R, the analog output voltage V ₁ Get. As shown in FIG. 6, for example, the current source cells (C1 to C15) are all turned off and the analog output voltage V is output from the resistor R. ₁ "0.000I ₁ When the current source cell C1 is turned on in the state of obtaining “R”, the analog output voltage V ₁ "0.067I ₁ R "and the current source cells C1 and C2 are turned on, the analog output voltage V ₁ "0.133I ₁ R "is obtained.
[0013]
Thus, the analog output voltage V ₁ Is approximately “0.067I as the current source cells (C1 to C15) are sequentially turned on. ₁ R "is added. Therefore, when the current source cells (C1 to C14) are turned on, the analog output voltage V ₁ "0.933I ₁ R ”and when all the current source cells (C1 to C15) are turned on, the analog output voltage V ₁ "1.000I ₁ R "is obtained.
[0014]
By the way, since all the current source cells (C1 to C15) have the same circuit configuration, only the current source cell C1 will be described with reference to FIG. In the current source cell C1, the line data S10 sent from the latch 5 and the line data S11 sent from the power source 6 are input to the AND circuit 11, and the line data S7 sent from the latch 4 is supplied to the NOR circuit. 12 is input. The AND circuit 11 calculates the logical product of the line data S10 and the line data S11, and outputs the AND output data S21 obtained as a result to the NOR circuit 12. The NOR circuit 12 negates the logical product of the AND output data S21 and the line data S7, and outputs the control data S22 obtained as a result to the latch 13. The latch 13 takes in the control data S22 and temporarily holds it, and then outputs it to the switch SW1.
[0015]
The switch SW1 is composed of a field effect transistor (hereinafter referred to as an FET) Q1, and inputs control data S22 to the gate of the FET Q1. The drain of the FET Q1 is connected to the output terminal, while the source is connected to the drain of the FET Q2 forming the cascade type current source 14. The cascade type current source 14 is a series circuit of FETQ2 and FETQ3, a bias voltage is applied to the gates of FETQ2 and FETQ3, the source of FETQ2 is connected to the drain of FETQ3, and the source of FETQ3 is connected to the power supply 15. The
[0016]
The cascade current source 14 determines the current based on the applied bias voltage, and performs an on / off operation in conjunction with the on / off operation of the switch SW1. That is, in the current source cell C1, when the control data S22 input to the switch SW1 is at the logic level “0”, the switch i is turned on and the cascade current source 14 is started up to thereby generate the current i. ₁ When the control data S22 input to the switch SW1 is at the logic level “1”, the switch SW1 is turned off and the cascade current source 14 is turned off to turn on the current i. ₁ It is made not to flow.
[0017]
For example, when line data (S5 to S10) of a logic level “000000” is input to the current source cells (C1 to C15), the current source cell C1 has the line data S10 of the logic level “0” and the logic level “1”. The line data S 11 is input to the AND circuit 11, and the line data S 7 having the logic level “0” is input to the NOR circuit 12. The AND circuit 11 performs a logical product of the line data S10 having the logic level “0” and the line data S11 having the logic level “1”, and the AND output data S21 having the logic level “0” obtained as the result is the NOR circuit 12. Output to. The NOR circuit 12 negates the logical sum of the AND output data S21 having the logic level “0” and the line data S7 having the logic level “0”, and the control data S22 having the logic level “1” obtained as a result is latched 13. To the switch SW1. As a result, the switch SW1 is turned off, and the current i ₁ Is not output.
[0018]
For example, when line data (S5 to S10) having a logic level “000001” is input to the current source cells (C1 to C15), the current source cell C1 has the line data S10 having the logic level “1” and the logic level “1”. ”Is input to the AND circuit 11, and line data S 7 having a logic level“ 0 ”is input to the NOR circuit 12. The AND circuit 11 performs a logical product of the line data S10 having the logic level “1” and the line data S11 having the logic level “1”, and the AND output data S21 having the logic level “1” obtained as a result is the NOR circuit 12. Output to. The NOR circuit 12 negates the logical sum of the AND output data S21 having the logic level “1” and the line data S7 having the logic level “0”, and the control data S22 having the logic level “0” obtained as a result is latched 13. To the switch SW1. As a result, the switch SW1 is turned on and the current i ₁ Is output.
[0019]
Here, the timing chart of the single-ended output current source cell matrix type D / A converter 1 is shown in FIG. 9, and the digital input data (S1 to S4) is changed from the logic level “0000” (0th) to “1111” (15th). ), The nth digital input data (S1 to S4) are input while the (n-1) th digital input data (S1 to S4) are input. The operation of the single-ended output current source cell matrix type D / A converter 1 will be described.
[0020]
FIG. 9A shows the clock (CLK) applied to the latches (4, 5, 13), and FIG. 9B shows the digital input data (S1 to S4). As shown in FIGS. 9C and 9D, the latches 4 and 5 indicate the falling edge of the clock in the hold state in which the (n-1) th line data (S5 to S10) is held and output. In synchronization with the timing ta, the nth line data (S5 to S10) is fetched and the data is rewritten and output. In this through state, the latches 4 and 5 hold the nth line data (S5 to S10) in synchronization with the clock rising timing tb and output them.
[0021]
Subsequently, as shown in FIGS. 9E and 9F, the latch 13 is synchronized with the clock rising timing tb in the hold state in which the (n-1) th control data S22 is held and output. Then, the nth control data S22 is fetched and the data is rewritten and output to the switch SW1. In this through state, the latch 13 holds the nth control data S22 in synchronization with the clock fall timing tc and outputs them to the switch SW1.
[0022]
Therefore, as shown in FIGS. 9G to 9I, the switch SW1 of the nth (current source cell C “n”) is turned on at the rising timing tb of the clock, and the nth cascade type at the same timing tb. Since the current source 14 is turned on, a total of n cascade current sources 14 are turned on. Thus, as shown in FIG. 9J, the single-ended output current source cell / matrix type D / A converter 1 has the current i output from the turned-on current source cells (C1 to C “n”). ₁ And the resulting output current I ₁ (= Ni ₁ ) Through the resistor R, the analog output voltage V ₁ (= I ₁ R) is obtained.
[0023]
By the way, in the single-ended output current source cell matrix type D / A converter 1, since the cascade type current source 14 performs the on / off operation at the same timing as the on / off operation of the switch SW1, the cascade type in the off state. When the current source 14 is completely turned on, the analog output voltage V ₁ Until the current is stabilized and the cascaded current source 14 in the on state is completely turned off. ₁ It took a certain amount of time to stabilize, and there was a problem that high-speed operation could not be performed.
[0024]
Further, in the single-ended output current source cell matrix type D / A converter 1, as shown in FIG. 8, since charges are accumulated at the connection point Va between the FETQ3 and the FETQ2 and the connection point Vb between the FETQ2 and the FETQ1, When SW1 is turned on / off, the glitch that is the switching noise is the analog output voltage V ₁ There was a problem that occurred.
[0025]
As a means for avoiding the occurrence of such a wedge, a single-ended output current source cell / matrix type D / A converter 20 in which a switch is connected between the power source 15 and the current source 14 has been proposed. FIG. 10, in which parts corresponding to those in FIG. 8 are assigned the same reference numerals, shows the current source cell C21 of the single-ended output current source cell / matrix type D / A converter 20, and the configuration of the switch SW2 and the cascade type current source 21. The switch SW2 is connected between the power source 15 and the cascade type current source 21 in this case. The switch SW2 is connected in the same way as the current source cell C1 of the single-end output current source cell / matrix type D / A converter 1.
[0026]
The switch SW2 is an FET Q4, and the control data S22 is input to the gate of the FET Q4. The source of the FET Q4 is connected to the power supply 15, and the drain is connected to the source of the FET Q5 forming the cascade type current source 21. The cascade type current source 21 is a series circuit of FETQ5 and FETQ6. A bias voltage is applied to the gates of FETQ5 and FETQ6, the drain of FETQ5 is connected to the source of FETQ6, and the drain of FETQ6 is connected to the output terminal. . By connecting the cascade type current source 21 and the power source 15 through the switch SW2 in this way, it is possible to prevent electric charges from being accumulated at the connection point of the FETs (Q4 to Q6), and thus avoid the occurrence of glitches. can do.
[0027]
By the way, in this single-end output current source cell matrix type D / A converter 20, the source potential of the FET Q5 forming the cascade type current source 21 cannot be fixed to the power source 15, so that the FET Q3 forming the cascade type current source 14 is not connected. Compared to the current source cell C1 in which the source potential is fixed to the power supply 15, a certain time is required until the operation of the cascade current source 21 is stabilized. Further, in this single-ended output current source cell / matrix type D / A converter 20, since the drain capacity of the cascade type current source 21 appears in the analog output voltage, it cannot operate at high speed and can be used. There were also restrictions on size and type.
[0028]
In order to solve these problems, a differential output current source cell matrix type D / A converter in which all current sources are always turned on has been proposed. FIG. 11 in which the same reference numerals are assigned to the parts corresponding to those in FIG. 5 shows a differential output current source cell / matrix type D / A converter 30, which is single-ended except for the configuration of the current source cells (C21 to C35). The output current source cell matrix type D / A converter 1 is configured in the same manner.
[0029]
In this case, in the current source cells (C21 to C35), an output terminal (hereinafter referred to as an IO terminal) connected to the earth line GND via the resistor R and an output terminal (referred to as an IO terminal) directly connected to the earth line ( Hereinafter, this is referred to as an XIO end). Therefore, in the current source cells (C21 to C35), all the current sources are always kept in the ON state, and by switching the output terminal to the IO terminal or the XIO terminal based on the input line data (S5 to S13), Output current I _Three Flows through the resistor R and the analog output voltage V from the voltage drop at the resistor R. _Three Get.
[0030]
For example, in a state where line data (S5 to S10) of logic level “000000” is input and all current source cells (C21 to C35) are output to the XIO terminal, line data (S5 to S10) of logic level “000001” are output. ) Is input, the output terminal of the current source cell C21 is switched from the XIO terminal to the IO terminal. When line data (S5 to S10) of the logic level “000011” is input, the output terminal of the current source cell C22. Is switched from the XIO end to the IO end.
[0031]
As the line data (S5 to S10) are thus incremented, the output terminals of the current source cells (C21 to C35) are switched from the XIO terminal to the IO terminal in the order of “C21, C22,. When line data (S5 to S10) of level “1111011” is input, the output terminal of the current source cell C34 is switched from the XIO terminal to the IO terminal, and line data (S5 to S10) of the logic level “111111” is input. Then, the output terminal of the current source cell C35 is switched from the XIO terminal to the IO terminal, and the output terminals of the current source cells (C21 to C35) are all switched to the IO terminal. Therefore, the output terminals of the current source cells (C21 to C35) are switched from the XIO terminal to the IO terminal in the order of “C21, C22,..., C35” as the input data (S1 to S4) is incremented. It is done.
[0032]
FIG. 12, in which parts corresponding to those in FIG. 8 are assigned the same reference numerals, shows the current source cell C21 of the differential output current source cell / matrix type D / A converter 30, except for the configuration of the switches SW11 and SW12. The single-ended output current source cell / matrix type D / A converter 1 is configured in the same manner as the current source cell C1, and the current source cells (C21 to C35) all have the same circuit configuration. Only C21 will be described.
[0033]
In this case, the NOR circuit 12 outputs the control data S31 to the switch SW11 via the latch 13 and also to the inverter 31. The inverter 31 inverts the polarity of the control data S31 and outputs this as control data S32 to the switch SW12. The switch SW11 is composed of an FET Q11, and the control data S31 is input to the gate of the FET Q11. The drain of the FET Q11 is connected to the IO terminal, and the source is connected to the cascade current source 14. On the other hand, the switch SW12 is an FET Q12, and the control data S32 is input to the gate of the FET Q12. The drain of the FET Q12 is connected to the XIO terminal, and the source is connected to the cascade current source 14.
[0034]
Therefore, in the current source cell C21, when the control data S31 having the logic level “0” is input to the switch SW11, the switch SW11 is turned on, and the logic level “1” whose polarity is inverted by the inverter 31 is set. "Is input to the switch SW12, and the switch SW12 is turned off. As a result, the current i _Three Is output to the IO terminal. On the other hand, when the control data S31 having the logic level “1” is input to the switch SW11, the switch SW11 is turned off and the control data having the logic level “0” whose polarity is inverted by the inverter 31. S32 is input to the switch SW12, and the switch SW12 is turned on. As a result, the current i _Three Is output to the XIO end.
[0035]
Here, the timing chart of the differential output current source cell matrix type D / A converter 30 is shown in FIG. 13, and the digital input data (S1 to S4) is incremented by 1 bit from the logic level "0000" to "1111". When inputting, the differential output current source cell when the nth digital input data (S1 to S4) is input in the state where the (n-1) th digital input data (S1 to S4) is input. The operation of the matrix type D / A converter 30 will be described.
[0036]
Similarly, in the differential output current source cell matrix type D / A converter 30, the operations of FIGS. 13A to 13F are performed at the same timing as the operations of FIGS. 9A to 9F. Accordingly, as shown in FIGS. 13G and 13H, the n-th switch SW12 is turned on and the current i _Three Since the nth switch SW11 is turned on at the clock rising timing tb and the nth switch SW12 is turned off at the same timing, the nth current source cell is output. The current i is switched from the XIO end to the IO end. _Three Is output to the IO terminal. FIG. 13 (I) shows that the nth cascade current source 14 is always on, and FIG. 13 (J) shows that all cascade current sources 14 are always on.
[0037]
Thus, as shown in FIG. 13 (k), in the differential output current source cell / matrix type D / A converter 30, the current i output from the current source cell in which the switch SW11 is turned on. _Three And the resulting output current ni _Three Flows through the resistor R, so that the analog output voltage ni from the voltage drop at the resistor R _Three Get R.
[0038]
As described above, in the current source cells (C21 to C35), the on / off operation of the switches SW11 and SW12 switches the output terminal of the cascade type current source 14 in the on state to the IO terminal or the XIO terminal. ing. Therefore, in the differential output current source cell matrix type D / A converter 30, since the cascade type current source 14 is stable in the ON state when the switches SW11 and SW12 are turned on / off, the single-end Compared with the output current source cell matrix type D / A converter 1, the settling time at the time of output can be reduced, and high-speed operation becomes possible.
[0039]
In this current source cell (C21 to C35), since the cascade type current source 14 is connected to the output terminal via the switches SW11 and SW12, the drain capacity of the cascade type current source 14 is the analog output voltage V. _Three There is no limit to the size and type of the cascade current source 14 that can be used.
[0040]
[Problems to be solved by the invention]
By the way, in the differential output current source cell / matrix type D / A converter 30 having such a configuration, all the current source cells (C21 to C35) are always in the ON state, and the currents of the current source cells (C21 to C35). i _Three Are always output to either the IO end or the XIO end, _Three Current is output. Thus, since the differential output current source cell / matrix type D / A converter 30 always starts up all the current source cells (C21 to C35), there is a problem that the power consumption increases.
[0041]
The present invention has been made in view of the above points, and an object of the present invention is to propose a digital analog converter capable of further reducing power consumption as compared with the conventional technique while maintaining high-speed operation.
[0042]
[Means for Solving the Problems]
In order to solve such a problem, the present invention has a plurality of current generation means, operates a plurality of current generation means according to digital data, adds the generated currents, and outputs the added currents. In a digital-to-analog converter for outputting an analog signal, a decoding means for converting input digital data into line data of a predetermined number of bits, a desired current generating means is operated based on the line data, and the generated current is first After output to the output end of Half clock of the reference clock A plurality of current generating means for outputting an analog signal corresponding to the digital data is provided at the second output terminal by switching to the second output terminal later and outputting a current.
[0043]
After operating the desired current generating means based on the line data and outputting the generated current to the first output terminal, Half clock of the reference clock By switching to the second output terminal later and outputting the current, the current generating means is operated, and only when the output terminal of the generated current is switched from the first output terminal to the second output terminal. The current generating means can be stabilized by increasing the current.
[0044]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
[0045]
FIG. 1, in which parts corresponding to those in FIG. 11 are given the same reference numerals, shows a current source cell matrix type D / A converter 40 according to the embodiment, except for the configuration of the row decoder 2 and the column decoder 3. The differential output current source cell / matrix type D / A converter 30 is configured differently.
[0046]
In this current source cell matrix D / A converter 40, of the 4-bit digital input data (S1 to S4), the upper 2 bits of digital input data S1 and S2 are input to the row decoder 2 and the lower 2 bits. The digital input data S3 and S4 are input to the column decoder 3. The row decoder 2 and the column decoder 3 decode the digital input data (S1 to S4) into the line data (S5 to S10) having a predetermined number of bits by performing the decoding as shown in FIG. To do. For example, when the input data (S1 to S4) is the logic level “0101”, this is decoded into the line data (S5 to S10) of the logic level “001001”.
[0047]
The row decoder 2 outputs the line data S5 to the current source cells (C48 to C55), the line data S6 to the current source cells (C44 to C51), and the line data S7 to the current source cells (C41 to C47). Output. The current source cells (C41 to C43) are connected to the power source 6 and the line data S11 having the logic level “1” is input. Further, the current source cells (C52 to C55) are connected to the earth line GND and have the logic level. Line data S12 of “0” is input.
[0048]
On the other hand, the column decoder 3 outputs the line data S8 to the current source cells (C43, C47, C51, C55), outputs the line data S9 to the current source cells (C42, C46, C50, C54), and the line data S10. Is output to the current source cells (C41, C45, C49, C53). The current source cells (C44, C52) are connected to the power source 6 and are input with the logic level “1” line data S11. Further, the current source cell C48 is connected to the power source 7 and the logic level “1” line. Data S13 is input.
[0049]
The current source cells (C41 to C55) perform an on / off operation based on the input line data (S5 to S13), and the turned on current source cell first supplies a predetermined current to the first output terminal (hereinafter referred to as this). Is output to the XIO end) and the current source is stabilized, and then switched to the second output end (hereinafter referred to as the IO end). Therefore, in the current source cell matrix D / A converter 40, the currents output from the current source cells which are turned on among the current source cells (C41 to C55) are added, and the output current I obtained as a result is added. _Four Flows through the resistor R, and the analog output voltage V from the voltage drop at the resistor R. _Four Get.
[0050]
Incidentally, since all of the current source cells (C41 to C55) have the same circuit configuration, only the current source cell C41 will be described with reference to FIG. In the current source cell C41, the line data S10 sent from the column decoder 3 and the line data S11 sent from the power source 6 are input to the AND circuit 41, and the line data sent from the row decoder 2 are input. S 7 is input to the NOR circuit 42.
[0051]
The AND circuit 41 calculates the logical product of the line data S10 and the line data S11, and outputs the AND output data S41 obtained as a result to the NOR circuit 42. The NOR circuit 42 performs a NAND operation on the AND output data S41 and the line data S7, and outputs the control data S42 obtained as a result to the latch 43. The latch 43 takes in the control data S42, rewrites the data, and outputs it to the latch 44 and the inverter 45.
[0052]
The inverter 45 inverts the polarity of the control data S42 and outputs the inverter output data S43 obtained as a result to the NAND circuit 46. The NAND circuit 46 negates the logical product of the inverter output data S43 and the control data S42 held in the latch 44, and outputs the control data S44 obtained as a result to the switch SW12. Thereafter, the latch 44 takes in the control data S42 sent from the latch 43, rewrites and temporarily holds the held control data S42, and then outputs it to the switch SW11 and the NAND circuit 46. The NAND circuit 46 performs a logical NAND operation between the rewritten control data S42 and the inverter output data S43, and outputs the control data S44 obtained as a result to the switch SW12.
[0053]
The switch SW11 is composed of an FET Q11, and the control data S42 is input to the gate of the FET Q11. The drain of the FET Q11 is connected to the IO terminal, and the source is connected to the drain of the FET Q2 forming the cascade type current source 14. On the other hand, the switch SW12 is composed of the FET Q12, and the control data S44 is input to the gate of the FET Q12. The drain of the FET Q12 is connected to the XIO terminal, and the source is connected to the drain of the FET Q2 forming the cascade type current source 14.
[0054]
The cascade type current source 14 is a series circuit of FETQ2 and FETQ3, and a bias voltage is applied to the gates of FETQ2 and FETQ3, while the source of FETQ2 is connected to the drain of FETQ3, and the source of FETQ3 is connected to the power supply 15. The
[0055]
For example, when line data (S5 to S10) having a logic level “000001” is input to the current source cells (C41 to C55), the current source cell C41 has the line data S10 having the logic level “1” and the logic level “1”. The line data S11 is input to the AND circuit 41, and the line data S7 of logic level “0” is input to the NOR circuit. The AND circuit 41 calculates the logical product of the line data S10 having the logic level “1” and the line data S11 having the logic level “1”, and the AND output data S41 having the logic level “1” obtained as a result is the NOR circuit 42. Output to.
[0056]
The NOR circuit 42 negates the logical sum of the AND output data S41 having the logic level “1” and the line data S7 having the logic level “0”, and the control data S42 having the logic level “0” obtained as a result is latched 43. Output to. The latch 43 takes in the control data S42, rewrites the data, and outputs it to the latch 44 and the inverter 45. The inverter 45 inverts the polarity of the control data S42 having the logic level “0”, and outputs the NAND output data S43 having the logic level “1” obtained as a result to the NAND circuit 46.
[0057]
The NAND circuit 46 performs a NAND operation between the NAND output data S43 having the logic level “1” and the control data S42 having the logic level “1” held in the latch 44, and the logic level “0” obtained as a result. The control data S44 is output to the switch SW12. As a result, in the current source cell C41, the switch SW12 is turned on and the current i is connected to the XIO terminal. _Four Is output.
[0058]
The latch 44 takes in the control data S42 of the logical level “0” sent from the latch 43, rewrites and temporarily holds the control data S42 of the logical level “1”, and then stores the logical level “0”. Control data S42 is output to the switch SW11 and the NAND circuit 46. The NAND circuit 46 performs a logical AND negation between the rewritten control data S42 having the logic level “0” and the NAND output data S43 having the logic level “1”, and the control data S44 having the logic level “1” obtained as a result. Is output to the switch SW12. As a result, in the current source cell C41, the switch SW12 is turned off and the switch SW11 is turned on. _Four Is switched from the XIO end to the IO end.
[0059]
Here, the timing chart of the current source cell matrix type D / A converter 40 is shown in FIG. 3, and the digital input data (S1 to S4) is 1 from the logic level "0000" (0th) to "1111" (15th). When the bit is incremented and input, the current when the nth digital input data (S1 to S4) is input while the (n-1) th digital input data (S1 to S4) is input. The operation of the source cell matrix type D / A converter 40 will be described.
[0060]
3A shows the clock (CLK) applied to the latches 43 and 44, and FIG. 3B shows the digital input data (S1 to S4). As shown in FIGS. 3C and 3D, the latch 43 holds the (n-1) th control data S42 (logic level “1”) and outputs the clock in the hold state. The nth control data S42 (logic level “0”) is fetched in synchronization with the falling timing ta of the signal, and the data is rewritten and output to the latch 44 and the inverter 45.
[0061]
The inverter 45 inverts the polarity of the nth control data S42 (logic level “0”) and outputs the nth NAND output data S43 (logic level “1”) obtained as a result to the NAND circuit 46. The NAND circuit 46 performs a NAND operation on the nth NAND output data S43 (logic level “1”) and the (n−1) th control data S42 (logic level “1”) held in the latch 44. The control data S44 of the logical level “0” obtained as a result is output to the switch SW12. As a result, the switch SW12 is turned on (FIG. 3 (H)), and the current i is supplied to the XIO terminal. _Four Is output. In this state, the latch 43 holds the nth control data S42 (logic level “0”) in synchronization with the clock rising timing tb and outputs them to the latch 44 and the inverter 45.
[0062]
Subsequently, as shown in FIGS. 3E and 3F, the latch 44 holds the (n−1) th control data S42 (logic level “1”) and outputs them in the hold state. The nth control data S42 (logic level “0”) is taken in synchronization with the clock rising timing tb, so that the held (n−1) th control data S42 (logic level “1”) is stored. After being rewritten and temporarily stored in the nth control data S42 (logic level “0”), the nth control data S42 (logic level “0”) is output to the switch SW11 and the NAND circuit 46. The NAND circuit 46 performs a logical AND operation between the rewritten nth control data S42 (logic level “0”) and the nth NAND output data S43 (logic level “1”), and obtains the logic obtained as a result. The control data S44 of level “1” is output to the switch SW12. As a result, the switch SW12 is turned off (FIG. 3 (H)) and the switch SW11 is turned on (FIG. 3 (G)). _Four Is switched from the XIO end to the IO end.
[0063]
Therefore, as shown in FIGS. 3I and 3J, the n-th cascade current source 14 is turned on in synchronization with the timing ta, so that the n cascade current sources 14 are turned on as a whole. . Thus, as shown in FIG. 3 (k), in the current source cell matrix type D / A converter 40, the current i output from the turned-on current source cell. _Four And the resulting output current ni _Four Flows through the resistor R, and the analog output voltage ni from the voltage drop at the resistor R _Four Get R.
[0064]
In the above configuration, the current source cells (C41 to C55) first turn on the switch SW12 in synchronization with the clock fall timing ta, thereby starting up the cascade current source 14 and supplying the current i. _Four Is output to the XIO terminal. In this state, the current source cells (C41 to C55) turn off the switch SW12 and turn on the switch SW11 in synchronization with the rising timing tb of the next clock. _Four Is switched from the XIO end to the IO end. Therefore, in the current source cell matrix D / A converter 40, the output current I _Four Is output to the IO terminal, the cascaded current source 14 that has risen is already in an on state and is stable, so that it can operate at high speed.
[0065]
In the current source cell matrix D / A converter 40, the current I _Four The differential output current source cell matrix that always starts up the cascade type current source 14 by starting up the cascade type current source 14 immediately before switching the output terminal from the XIO end to the IO end (before half clock). Power consumption can be reduced to about half of the type D / A converter 30.
[0066]
Incidentally, in this current source cell matrix D / A converter 40, the number of logic circuits is increased in the current source cells (C41 to C55), but the power consumption necessary for the operation of the logic circuit is reduced to the total power consumption. It is so small that it can be ignored. Further, since the proportion of the logic circuit in the cell size of the current source cells (C41 to C55) is very small, the cell size of the current source cells (C41 to C55) is not affected and the cell size is not increased. .
[0067]
According to the above configuration, the cascade type current source 14 is started up immediately before switching the output of the cascade type current source 14 from the XIO end to the IO end (before half clock). Raise current i _Four Only when the output terminal is switched from the XIO terminal to the IO terminal. _Four As the current increases, the cascade type current source 14 can be stabilized, and thus the power consumption can be further reduced as compared with the conventional one while maintaining the high speed operation.
[0068]
In the above-described embodiment, the case where the present invention is applied to the current source cell matrix type D / A converter 40 has been described. However, the present invention is not limited to this and is the same as the corresponding portion in FIG. 4, the inverter 45 is replaced with the NAND circuit 51, the switch SW21 is connected to one input terminal of the NAND circuit 51, and the first input terminal of the switch SW21 is connected to the power source. When the switch SW21 is connected to the first input terminal by connecting the second input terminal to the ground line GND, the current source cell matrix D / A converter 40 operates. When connected to the second input terminal, the differential output current source cell / matrix type D / A converter 30 may be operated.
[0069]
When the switch SW21 is connected to the first input terminal, the switching data S51 having the logic level “1” is input to the NAND circuit 51. The NAND circuit 51 negates the logical product of the switching data S51 of the logic level “1” and the control data S42 sent from the latch 43, and outputs the NAND output data S52 obtained as a result to the NAND circuit 46. In this case, when the control data S42 is at the logic level “1”, the NAND output data S52 is at the logic level “0”. On the other hand, when the control data S42 is at the logic level “0”, the NAND output data S52 is at the logic level “1”. Therefore, the same operation as the inverter is performed. Thus, when the switch SW21 is connected to the first input terminal, the same operation as that of the current source cell matrix type D / A converter 40 is performed.
[0070]
On the other hand, when the switch SW21 is connected to the second input terminal, the switching data S51 having the logic level “0” is input to the NAND circuit 51. The NAND circuit 51 negates the logical product of the switching data S51 having the logic level “0” and the control data S42 transmitted from the latch 43, and outputs the NAND output data S52 obtained as a result to the NAND circuit 46. In this case, when the control data S42 is at the logic level “0”, the NAND output data S52 is at the logic level “1”. On the other hand, when the control data S42 is at the logic level “1”, the NAND output data S52 is at the logic level “1”. 1 ". Thus, when the switch SW21 is connected to the second input terminal, the NAND circuit 51 outputs the NAND output data S52 having the logic level “1” to the NAND circuit 46 regardless of the control data S42 input thereto.
[0071]
Accordingly, the NAND circuit 46 obtains the logical product of the NAND output data S52 having the logic level “1” and the control data S42 sent from the latch 44, and outputs the control data S53 obtained as a result to the switch SW12. In this case, when the control data S42 is at the logic level “1”, the NAND output data S53 is at the logic level “0”. On the other hand, when the control data S42 is at the logic level “0”, the NAND output data S53 is at the logic level “1”. Therefore, the same operation as the inverter is performed. Thus, when the switch SW21 is connected to the second input terminal, the same operation as that of the differential output current source cell / matrix type D / A converter 30 is performed.
[0072]
Thus, the user simply switches the switch SW21 so that the current source cell matrix D / A converter having the current source cell C61 described above is used as the current source cell matrix D / A converter 40 or the differential output current source cell matrix. The type D / A converter 30 can be used.
[0073]
In the above-described embodiment, the cascade type current source 14 is first started in synchronization with the clock fall timing ta, and then the output terminal is connected to the IO terminal from the XIO terminal in synchronization with the clock rise timing tb after half a clock. Although the present invention is not limited to this, the present invention is not limited to this. If the clock duty is changed so that the time from the clock fall timing ta to the rise timing tb is as short as possible, the power consumption can be further reduced. Can be reduced.
[0074]
Further, in the above-described embodiment, the case where the current source cells (C41 to C55) including the cascade type current source 14 are applied as the current generating means has been described. However, the present invention is not limited to this, and for example, a current mirror Various other current generating means may be applied as in the case of a current source cell composed of a type current source.
[0075]
Further, in the above-described embodiments, the case where the FETs Q11 and 12 are applied as the switch elements has been described. However, the present invention is not limited to this, and various other switch elements such as bipolar transistors can be applied. You may make it do.
[0076]
Further, in the above-described embodiment, the case where the switch SW12 is turned on / off using the inverter 45 and the NAND circuit 46 has been described. However, the present invention is not limited to this, and the clock fall timing ta is first described. Any other combination of logic circuits may be used as long as the switch SW12 can be turned on in synchronization with the switch SW12 and then turned off in synchronization with the rising timing tb of the clock after half a clock.
[0077]
【The invention's effect】
As described above, according to the present invention, a desired current generating unit is operated based on the line data, and the generated current is output to the first output terminal. Half clock of the reference clock By switching to the second output terminal later and outputting the current, the current generating means is operated, and only when the output terminal of the generated current is switched from the first output terminal to the second output terminal. As the current increases, the current generating means can be stabilized, and thus the power consumption can be further reduced as compared with the prior art while maintaining high speed operation.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a current source cell matrix type D / A converter according to an embodiment of the present invention.
FIG. 2 is a connection diagram showing a circuit configuration of a current source cell.
FIG. 3 is a schematic diagram showing a timing chart of the current source cell matrix type D / A converter.
FIG. 4 is a circuit configuration of a current source cell according to another embodiment.
FIG. 5 is a schematic diagram showing a configuration of a single-ended output current source cell / matrix type D / A converter;
FIG. 6 is a chart showing the relationship between digital input data and analog output voltage.
FIG. 7 is a schematic diagram showing a switching order of current source cells.
FIG. 8 is a connection diagram showing a circuit configuration of a current source cell.
FIG. 9 is a schematic diagram showing a timing chart of a single-ended output current source cell matrix type D / A converter.
FIG. 10 is a connection diagram showing a circuit configuration of a current source cell.
FIG. 11 is a block diagram showing a configuration of a differential output current source cell matrix type D / A converter.
FIG. 12 is a connection diagram showing a circuit configuration of a current source cell.
FIG. 13 is a schematic diagram showing a timing chart of the differential output current source cell matrix type D / A converter.
[Explanation of symbols]
2 ... row decoder, 3 ... column decoder, 40 ... current source cell matrix type D / A converter according to the embodiment, C41 to C55 ... current source cells, 43, 44 ... latch, 45 ... Inverter, 46 ... NAND circuit.

Claims

A digital-analog converter having a plurality of current generation means, operating the plurality of current generation means according to digital data, and adding and outputting the generated currents to output an analog signal according to the digital data In
Decoding means for converting the input digital data into line data of a predetermined number of bits;
A desired current generating means is operated based on the line data, the generated current is output to the first output terminal, and then switched to the second output terminal after half a clock of the reference clock to output the current. And a plurality of current generating means for outputting an analog signal corresponding to the digital data to the second output terminal.

Switching means for switching the operation mode to the first or second operation mode;
The plurality of current generating means are:
In the first operation mode, a desired current generating means is operated based on the line data, the generated current is output to the first output terminal, and then the second output terminal is half a clock of the reference clock. By switching and outputting the current, an analog signal corresponding to the digital data is output to the second output terminal, and in the second operation mode, the current generated by operating all the plurality of current generating means Is output to the first output terminal, the output terminal of the desired current generating means based on the line data is switched to the second output terminal, and the current generated by the desired current generating means is The digital-analog converter according to claim 1, wherein an analog signal corresponding to the digital data is output to the second output terminal by outputting.