JP4253735B2

JP4253735B2 - Digital / analog converter

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Publication number: JP4253735B2
Application number: JP2000139831A
Authority: JP
Inventors: 貴志今野
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2000-05-12
Filing date: 2000-05-12
Publication date: 2009-04-15
Anticipated expiration: 2020-05-12
Also published as: JP2001320276A

Description

【０００１】
【発明の属する技術分野】
本発明は、電流加算型のディジタル／アナログ変換器（以下、「ＤＡＣ」という）、特にそのアナログ出力信号のノイズ低減技術に関するものである。
【０００２】
【従来の技術】
図２（ａ），（ｂ）は、従来の電流加算型のＤＡＣの一例を示す構成図であり、同図（ａ）は全体構成図、及び同図（ｂ）は同図（ａ）中の定電流セル３０_ｉ，ｊの構成図である。
このＤＡＣは、図２（ａ）に示すように、６ビットのディジタル信号Ｄ０，Ｄ１，…，Ｄ５を、アナログ電圧ＶＡに変換するもので、列デコーダ１０、行デコーダ２０、８行８列のマトリクス状に配置された６３個の定電流セル３０_ｉ，ｊ（但し、ｉ，ｊ＝１〜８）、及び出力端子４０を有している。
【０００３】
列デコーダ１０は、ディジタル信号の下位３ビットＤ０，Ｄ１，Ｄ２を解読し、その値の応じて信号Ｘ１，Ｘ２，…，Ｘ７を出力するものである。即ち、下位３ビットＤ０〜Ｄ２の値がｉであれば、信号Ｘ１〜Ｘｉをレベル“Ｈ”、信号Ｘｉ＋１〜Ｘ７をレベル“Ｌ”にして出力するものである。但し、下位３ビットＤ０〜Ｄ２の値が０の時には、信号Ｘ１〜Ｘ７はすべて“Ｌ”となる。
【０００４】
行デコーダ２０は、同様に、ディジタル信号の上位３ビットＤ３，Ｄ４，Ｄ５を解読し、その値の応じて信号Ｙ１，Ｙ２，…，Ｙ７を出力するものである。即ち、上位３ビットＤ３〜Ｄ５の値がｊであれば、信号Ｙ１〜Ｙｊを“Ｈ”、信号Ｙｊ＋１〜Ｙ７を“Ｌ”にして出力するものである。但、上位３ビットＤ３〜Ｄ５の値が０の時には、信号Ｙ〜Ｙ７はすべて“Ｌ”となる。
【０００５】
定電流セル３０_ｉ，ｊは、列デコーダ１０から信号Ｘｉが与えられ、行デコーダ２０から信号Ｙｊ−１，Ｙｊが、それぞれ信号ＹＡｊ，ＹＢｊとして与えられるようになっている。但し、信号Ｘ８，ＹＢ８は共通電位（例えば、接地電圧）ＧＮＤ、信号ＹＡ１は電源電圧ＶＤＤに固定接続されている。また、６４個目の定電流セル３０_８，８は、配置されていない。各定電流セル３０_ｉ，ｊの出力側は、ノードＮ１に共通接続され、このノードＮ１と出力端子４０の間は、寄生インダクタンス成分を有する配線４１で接続されている。出力端子４０と接地電圧ＧＮＤの間には、抵抗４２が接続されている。
【０００６】
定電流セル３０_ｉ，ｊは、いずれも同様の構成であり、図２（ｂ）に示すように、論理和ゲート（以下、「ＯＲ」という）３１、否定的論理積ゲート（以下、「ＮＡＮＤ」という）３２及びインバータ３３で構成されるデコーダと、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３４，３５，３６で構成される出力回路とを備えている。
【０００７】
ＯＲ３１の入力側には、信号Ｘｉ，ＹＢｊが入力されるようになっており、このＯＲ３１の出力側がＮＡＮＤ３２の第１の入力側に接続されている。ＮＡＮＤ３２の第２の入力側には信号ＹＡｊが与えられ、このＮＡＮＤ３２の出力側がインバータ３３に接続されている。インバータ３３の出力側及び入力側は、出力回路のＰＭＯＳ３４，３５のゲートにそれぞれ接続されている。
【０００８】
ＰＭＯＳ３４，３５のソースは、定電流源を構成するＰＭＯＳ３６のドレインに接続され、このＰＭＯＳ３６のソースは電源電圧ＶＤＤに接続されている。ＰＭＯＳ３６のゲートには、一定電流ＩＣを流すためのバイアス電圧ＶＢが与えられている。ＰＭＯＳ３４のドレインは接地電圧ＧＮＤに接続され、ＰＭＯＳ３５のドレインはノードＮ１に接続されている。
【０００９】
このようなＤＡＣに、ディジタル信号Ｄ０〜Ｄ５が与えられると、このディジタル信号Ｄ０〜Ｄ５の値ｎに対応して、列デコーダ１０及び行デコーダ２０から出力される信号Ｘ１〜Ｘｉ及び信号Ｙ１〜Ｙｊが“Ｈ”となり、各定電流セル３０_ｉ，ｊに与えられる。
【００１０】
各定電流セル３０_ｉ，ｊのデコーダによって、信号Ｘ１〜Ｘ８，ＹＡ１〜ＹＡ８，ＹＢ１〜ＹＢ８が解読され、ディジタル信号Ｄ０〜Ｄ５の値ｎと同数の定電流セル３０_ｉ，ｊが選択される。選択された定電流セル３０_ｉ，ｊでは、ＰＭＯＳ３４がオフ状態となり、ＰＭＯＳ３５がオン状態となる。これにより、ＰＭＯＳ３６を流れる一定電流ＩＣは、ＰＭＯＳ３５を介してノードＮ１に出力される。
【００１１】
ノードＮ１には、ｎ個の定電流セル３０_ｉ，ｊからそれぞれ一定電流ＩＣが出力されるので、抵抗４２には、一定電流ＩＣのｎ倍の電流が流れる。従って、出力端子４０には、ディジタル信号Ｄ０〜Ｄ５の値ｎに対応したアナログ電圧ＶＡが出力される。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のＤＡＣでは、次のような課題があった。
定電流セル３０のＰＭＯＳ３４，３５は、ＮＡＮＤ３２の出力信号によって相補的にオン／オフ制御されるように構成されている。このため、オンからオフへ、またはオフからオンの切り替え時に、ＰＭＯＳ３４，３５が共に不完全なオン状態となる瞬間が生じる。これにより、ＰＭＯＳ３６のドレイン電圧が一時的に高くなり、このノードの寄生容量（図２（ｂ）中にキャパシタＣＳとして記載）が充電される。その後、ＰＭＯＳ３５が完全にオン状態になると、寄生容量からこのＰＭＯＳ３５を介してノードＮ１に、一時的に一定電流ＩＣよりも大きな電流が流れる。更に、この過剰電流を含む電流変化は、インダクタンス成分を有する配線４１を介して抵抗４２に流れる。これにより、出力端子４０の電圧には、リンギングやオーバーシュートが発生する。特に速度が速くかつ大振幅出力が必要なビデオ信号処理用のＤＡＣの場合には、出力されるアナログ電圧ＶＡが一定の値に安定するまでの収束時間が大きくなったり、或いは収束しないという問題が生じることがあった。
【００１３】
本発明は、前記従来技術が持っていた課題を解決し、安定したアナログ電圧を出力できるＤＡＣを提供するものである。
【００１６】
本発明の内の第１の発明は、ＤＡＣにおいて、入力されたディジタル信号を解読して該ディジタル信号の値に応じた選択信号を出力するデコーダと、前記選択信号で選択されたときにそれぞれ所定の電流を出力する複数の定電流セルと、前記定電流セルの出力側が共通接続される出力ノードと共通電位との間に接続されて該出力ノードに出力される電流に応じた電圧を生成する抵抗と、前記出力ノードの電圧を反転してキャパシタを介して該出力ノードに帰還させる反転増幅器とを備えている。
【００１７】
第１の発明によれば、次のような作用が行われる。
入力されたディジタル信号はデコーダによって解読され、該当する選択信号が出力されて複数の定電流セルに与えられる。選択信号で選択された定電流セルから出力ノードに所定の電流が出力され、この出力ノードと共通電位との間に接続された抵抗には、それに流れる電流に応じた電圧が生成される。更に、出力ノードの電圧は反転増幅器によって反転され、キャパシタを介してこの出力ノードに帰還される。
【００１８】
第２の発明は、入力されたディジタル信号を解読して該ディジタル信号の値に応じた選択信号を出力するデコーダと、前記選択信号で選択されたときにそれぞれ所定の電流を出力する複数の定電流セルと、前記定電流セルの出力側が共通接続される出力ノードと共通電位との間に接続されて該出力ノードに出力される電流に応じた電圧を生成する抵抗とを備えたＤＡＣにおいて、前記定電流セルを次のように構成している。
【００１９】
即ち、この定電流セルは、電源電圧と第１のノードとの間に接続されて前記選択信号で選択されたときにオフ状態となる第１のトランジスタと、前記第１のノードと前記共通電位との間に接続されて前記選択信号で選択されたときにオン状態となる第２のトランジスタと、前記電源電圧と第２のノードとの間に接続されて前記選択信号で選択されたときにオン状態となる第３のトランジスタと、前記第２のノードと前記共通電位との間に接続されて前記選択信号で選択されたときにオフ状態となる第４のトランジスタとを有している。
【００２０】
更にこの定電流セルは、前記電源電圧から第３のノードに所定の電流を供給する第５のトランジスタと、前記第３のノードと前記出力ノードとの間に接続されて前記第１のノードの電圧によって前記所定の電流をオン／オフ制御する第６のトランジスタと、前記第３のノードと前記共通電位との間に接続されて前記第２のノードの電圧によって前記第６のトランジスタと相補的に前記所定の電流をオン／オフ制御する第７のトランジスタとを有している。
【００２１】
第３の発明は、第３の発明のＤＡＣにおける定電流セル中の第２及び第４のトランジスタの駆動能力を、第１及び第３のトランジスタの駆動能力よりも大きく設定している。
【００２２】
第４の発明は、第２または第３の発明のＤＡＣにおける定電流セルに、第１及び第４のトランジスタをオン／オフ制御する第１のインバータと、前記第１のインバータよりも大きな駆動能力に設定されて第２及び第３のトランジスタをオン／オフ制御する第２のインバータとを設けている。
【００２３】
第２〜第４の発明によれば、次のような作用が行われる。
入力されたディジタル信号はデコーダによって解読され、該当する選択信号が出力されて複数の定電流セルに与えられる。選択信号で選択された定電流セルから出力ノードに所定の電流が出力され、この出力ノードと共通電位との間に接続された抵抗には、それに流れる電流に応じた電圧が生成される。
【００２４】
選択信号で選択された定電流セルでは、第２と第３のトランジスタがオン状態となり、第１のノードが共通電位となって第６のトランジスタがオン状態となり、第５のトランジスタから供給された電流が出力ノードに出力される。一方、選択されない定電流セルでは、第１と第４のトランジスタがオン状態となり、第２のノードが共通電位となって第７のトランジスタがオン状態となり、第５のトランジスタから供給された電流が共通電位に出力される。
【００２５】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示すＤＡＣの構成図であり、同図（ａ）は全体構成図、及び同図（ｂ）は同図（ａ）中の電流セル３０Ａ_ｉ，ｊの構成図である。この図１（ａ），（ｂ）において、図２中の要素と共通の要素には共通の符号が付されている。
【００２６】
このＤＡＣは、図１（ａ）に示すように、６ビットのディジタル信号Ｄ０，Ｄ１，…，Ｄ５を、アナログ電圧ＶＡに変換するもので、列デコーダ１０、行デコーダ２０、８行８列のマトリクス状に配置された６３個の定電流セル３０Ａ_ｉ，ｊ（但し、ｉ，ｊ＝１〜８）、及び出力端子４０ａ，４０ｂを有している。
列デコーダ１０は、図２（ａ）中のものと同様に、ディジタル信号の下位３ビットＤ０，Ｄ１，Ｄ２を解読し、その値の応じて出力端子Ｏ１，Ｏ２，…，Ｏ７から、信号Ｘ１，Ｘ２，…，Ｘ７を出力するものである。即ち、下位３ビットＤ０〜Ｄ２の値がｉであれば、信号Ｘ１〜Ｘｉをレベル“Ｈ”、信号Ｘｉ＋１〜Ｘ７をレベル“Ｌ”にして出力するものである。但し、下位３ビットＤ０〜Ｄ２の値が０の時には、信号Ｘ１〜Ｘ７はすべて“Ｌ”となる。
【００２７】
行デコーダ２０は、図２（ａ）中のものと同様に、ディジタル信号の上位３ビットＤ３，Ｄ４，Ｄ５を解読し、その値の応じて出力端子Ｏ１，Ｏ２，…，Ｏ７から、信号Ｙ１，Ｙ２，…，Ｙ７を出力するものである。即ち、上位３ビットＤ３〜Ｄ５の値がｊであれば、信号Ｙ１〜Ｙｊを“Ｈ”、信号Ｙｊ＋１〜Ｙ７を“Ｌ”にして出力するものである。但、上位３ビットＤ３〜Ｄ５の値が０の時には、信号Ｙ〜Ｙ７はすべて“Ｌ”となる。
【００２８】
定電流セル３０Ａ_ｉ，ｊは、列デコーダ１０から信号Ｘｉが与えられ、行デコーダ２０から信号Ｙｊ−１，Ｙｊが、それぞれ信号ＹＡｊ，ＹＢｊとして与えられるようになっている。但し、信号Ｘ８，ＹＢ８は接地電圧ＧＮＤ、信号ＹＡ１は電源電圧ＶＤＤに固定接続されている。また、６４個目の定電流セル３０Ａ_８，８は、配置されていない。各定電流セル３０Ａ_ｉ，ｊの２つの出力側は、それぞれノードＮ１，Ｎ２に共通接続されている。
【００２９】
ノードＮ１と出力端子４０ａの間は、寄生インダクタンス成分を有する配線４１ａで接続されている。出力端子４０ａと接地電圧ＧＮＤの間には、抵抗４２ａが接続されている。また、ノードＮ２と出力端子４０ｂの間は、寄生インダクタンス成分を有する配線４１ｂで接続されている。出力端子４０ｂと接地電圧ＧＮＤの間には、抵抗４２ａと同じ抵抗値の抵抗４２ｂが接続されている。更に、ノードＮ１，Ｎ２間には、キャパシタ４３が接続されている。
【００３０】
定電流セル３０Ａ_ｉ，ｊは、いずれも同様の構成であり、図１（ｂ）に示すように、ＯＲ３１、ＮＡＮＤ３２及びインバータ３３で構成されるデコーダと、ＰＭＯＳ３４，３５，３６で構成される出力回路とを備えている。
ＯＲ３１の入力側には、信号Ｘｉ，ＹＢｊが入力されるようになっており、このＯＲ３１の出力側がＮＡＮＤ３２の第１の入力側に接続されている。ＮＡＮＤ３２の第２の入力側には信号ＹＡｊが与えられ、このＮＡＮＤ３２の出力側がインバータ３３に接続されている。インバータ３３の出力側及び入力側は、出力回路のＰＭＯＳ３４，３５のゲートにそれぞれ接続されている。
【００３１】
ＰＭＯＳ３４，３５のソースは、定電流源を構成するＰＭＯＳ３６のドレインに接続され、このＰＭＯＳ３６のソースは電源電圧ＶＤＤに接続されている。ＰＭＯＳ３６のゲートには、一定電流ＩＣを流すためのバイアス電圧ＶＢが与えられている。ＰＭＯＳ３４のドレインはノードＮ２に接続され、ＰＭＯＳ３５のドレインはノードＮ１に接続されている。
【００３２】
次に、動作を説明する。
ディジタル信号Ｄ０〜Ｄ５が与えられると、このディジタル信号Ｄ０〜Ｄ５の値ｎに対応して、列デコーダ１０及び行デコーダ２０から出力される信号Ｘ１〜Ｘｉ及び信号Ｙ１〜Ｙｊが“Ｈ”となり、各定電流セル３０Ａ_ｉ，ｊに与えられる。
【００３３】
各定電流セル３０Ａ_ｉ，ｊのデコーダによって、信号Ｘ１〜Ｘ８，ＹＡ１〜ＹＡ８，ＹＢ１〜ＹＢ８が解読され、ディジタル信号Ｄ０〜Ｄ５の値ｎと同数の定電流セル３０Ａ_ｉ，ｊが選択される。選択された定電流セル３０Ａ_ｉ，ｊでは、ＰＭＯＳ３４がオフ状態となり、ＰＭＯＳ３５がオン状態となる。これにより、ＰＭＯＳ３６を流れる一定電流ＩＣは、ＰＭＯＳ３５を介してノードＮ１に出力される。ノードＮ１には、ｎ個の定電流セル３０Ａ_ｉ，ｊからそれぞれ一定電流ＩＣが出力されるので、抵抗４２ａには、一定電流ＩＣのｎ倍の電流が流れる。従って、出力端子４０には、ディジタル信号Ｄ０〜Ｄ５の値ｎに対応したアナログ電圧ＶＡが出力される。
【００３４】
一方、選択されていない定電流セル３０Ａでは、ＰＭＯＳ３６を流れる一定電流ＩＣがＰＭＯＳ３４を介してノードＮ２へ流れる。ノードＮ２には、選択されていない（６３−ｎ）個の定電流セル３０Ａから、それぞれ一定電流ＩＣが出力されるので、抵抗４２ｂには一定電流ＩＣの（６３−ｎ）倍の電流が流れる。
【００３５】
ここで、ディジタル信号Ｄ０〜Ｄ５の値がｎからｍに変化すると、選択された定電流セル３０Ａの数は（ｍ−ｎ）個増加し、ノードＮ１に流れる電流は（ｍ−ｎ）ＩＣだけ増加する。一方、ノードＮ２に流れる電流は（ｍ−ｎ）ＩＣだけ減少する。即ち、出力端子４０ａ，４０ｂは、逆位相の関係にある。これにより、配線４１ａ，４１ｂに含まれる寄生インダクタンス成分の自己誘導の影響は、ノードＮ１，Ｎ２間に接続されたキャパシタ４３によってキャンセルされ、アナログ電圧ＶＡの変化時に生じるリンギングやオーバーシュートが抑制される。
【００３６】
例えば、アナログ電圧ＶＡの出力周波数が１００ＭＨｚ、抵抗４２ａ，４２ｂが３７．５Ω、及び配線４１ａ，４１ｂの寄生インダクタンスが１０ｎＨ程度の場合、１ｐＦ程度のキャパシタ４３を付加することによって、１ＧＨｚ程度のリンギングを吸収することができる。
【００３７】
以上のように、この第１の実施形態のＤＡＣは、出力されるアナログ電圧ＶＡの変化に対して相補的な出力電流が流れるノードＮ１，Ｎ２と、その間を接続するキャパシタ４３を有している。これにより、寄生インダクタンス成分による影響を抑制して、安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００３８】
（第２の実施形態）
図３（ａ），（ｂ）は、本発明の第２の実施形態を示すＤＡＣの構成図であり、同図（ａ）は全体構成図、及び同図（ｂ）は同図（ａ）中の電流セル３０_ｉ，ｊの構成図である。この図３（ａ），（ｂ）において、図１中の要素と共通の要素には共通の符号が付されている。
【００３９】
このＤＡＣの電流セル３０_ｉ，ｊは、図３（ｂ）に示すように、図１（ｂ）の電流セル３０Ａ_ｉ，ｊとほぼ同様に、ＯＲ３１、ＮＡＮＤ３２及びインバータ３３で構成されるデコーダと、ＰＭＯＳ３４〜３６で構成される出力回路とを備えている。但し、出力回路のＰＭＯＳ３４のドレインは、ノードＮ２ではなく接地電圧ＧＮＤに接続されている。
【００４０】
ノードＮ１には、図３（ａ）に示すように、寄生インダクタンス成分を有する配線４１を介して出力端子４０が接続され、この出力端子４０と接地電圧ＧＮＤ間には、抵抗４２が接続されている。更に、ノードＮ１には、反転増幅回路５０が接続されている。即ち、ノードＮ１は抵抗５１を介して演算増幅器５２の反転入力端子に接続され、この演算増幅器５２の出力側が、抵抗５１と同じ抵抗値の抵抗５３を介して反転入力端子に接続されている。また、演算増幅器５２の非反転入力端子には、アナログ電圧ＶＡの最大値の１／２の電圧が基準電圧ＶＲとして与えられている。そして、演算増幅器５２の出力側がキャパシタ５４を介してノードＮ１に接続されている。その他の構成は、図１と同様である。
【００４１】
このようなＤＡＣでは、与えられたディジタル信号Ｄ０〜Ｄ５によって、その値ｎと同じ数の定電流セル３０が選択されてノードＮ１に、ディジタル信号Ｄ０〜Ｄ５に対応した電流が出力される。ノードＮ１に出力された電流は、抵抗４２を流れることによって電圧に変換され、出力端子４０にアナログ電圧ＶＡとして出力される。
【００４２】
一方、ノードＮ１の電圧は、反転増幅回路５０によって同じ振幅で電位が反転した信号となってキャパシタ５４に与えられる。これにより、キャパシタ５４の両端には逆位相の信号が印加される。この結果、アナログ電圧ＶＡの変化時に生じる寄生インダクタンス成分による影響が相殺され、安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００４３】
（第３の実施形態）
図４は、本発明の第３の実施形態を示す定電流セルの構成図である。
この定電流セルは、例えば、図３（ａ）中の定電流セル３０に代えて設けられるもので、図３（ｂ）中の要素と共通の要素には共通の符号が付されている。
【００４４】
この定電流セルは、図３（ｂ）におけるデコーダと出力回路の間に、駆動回路６０を設けたものである。駆動回路６０は、インバータ６１とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）６２，６３，６４，６５で構成されている。ＮＭＯＳ６２，６３、及びＮＭＯＳ６４，６５は、それぞれ電源電圧ＶＤＤと接地電圧ＧＮＤの間に、直列に接続されている。ＮＭＯＳ６３，６４は、インバータ３３の出力信号でオン／オフ制御され、ＮＭＯＳ６２，６５は、インバータ３３の出力信号を更にインバータ６１で反転した信号でオン／オフ制御されるようになっている。ＮＭＯＳ６４のドレインが出力回路のＰＭＯＳ３４のゲートに接続され、ＮＭＯＳ６２のドレインがＰＭＯＳ３５のゲートに接続されている。
【００４５】
このような定電流セルでは、駆動回路６０におけるレベル“Ｈ”の出力電圧は、電源電圧ＶＤＤよりもＮＭＯＳ６２，６４の閾値電圧ＶＴだけ低くなる。従って、駆動回路６０の出力電圧で制御される出力回路のＰＭＯＳ３４，３５のゲート電圧は、閾値電圧ＶＴだけ低くなる。これにより、デコーダの出力信号の変化時に、ＰＭＯＳ３４，３５が同時にオフ状態にある時間を短縮することができる。この結果、出力回路内のＰＭＯＳ３６のドレイン電圧の一時的な上昇量が少なくなり、図３のＤＡＣに比べて更に安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００４６】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す定電流セルの構成図である。
この定電流セルは、図４の定電流セルと同様に、例えば図３（ａ）中の定電流セル３０に代えて設けられるもので、この図４中の要素と共通の要素には共通の符号が付されている。
【００４７】
この定電流セルは、図４中の駆動回路６０を構成が若干異なる駆動回路６０Ａに代えたものである。デコーダ内のインバータ３３の出力側には、インバータ６１が接続され、このインバータ６１の出力側に駆動能力の大きなインバータ６１ａが接続されている。そして、インバータ６１ａの出力側に、駆動能力の小さなインバータ６１ｂが接続されている。更に、図４中のＮＭＯＳ６３，６５に代えて、駆動能力の大きなＮＭＯＳ６３ａ，６５ａが用いられている。なお、駆動能力の小さなインバータやＮＭＯＳは、駆動能力の大きなものに比べて、ゲート長を長く、またはゲート幅を小さく、或いは長いゲート長と小さいゲート幅を有するように形成したものである。その他の構成は、図４と同様である。
【００４８】
このような定電流セルでは、駆動能力の大きなインバータ６１ａによってＮＭＯＳ６３ａ，６４が駆動され、駆動能力の小さなインバータ６１ｂでＮＭＯＳ６２，６５ａが駆動される。駆動能力の小さなＮＭＯＳ６２，６４の閾値電圧は、駆動能力の大きなＮＭＯＳ６３ａ，６５ａの閾値電圧に比べて大きいので、出力回路のＰＭＯＳ３４，３５のゲート電圧は、図４に比べて更に低くなる。これにより、デコーダの出力信号の変化時に、ＰＭＯＳ３４，３５が同時にオフ状態にある時間を更に短縮することができる。この結果、出力回路内のＰＭＯＳ３６のドレイン電圧の一時的な上昇量が少なくなり、図４の定電流セルを用いたＤＡＣに比べて、更に安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００４９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ）ディジタル信号が６ビットのＤＡＣについて説明したが、ビット数はこれに限定されない。
（ｂ）図４中のＮＭＯＳ６３，６５の駆動能力を大きく設定しても良い。これにより、図４と図５の中間的な定電流セルが構成され、構成要素を増やさずに図５の定電流セルに近い利点を得ることができる。
【００５０】
（ｃ）図４及び図５の定電流セルを、図２（ａ）の従来のＤＡＣの定電流セル３０に代えて用いても良い。
（ｄ）定電流セル３０，３０Ａ等は、すべて同じ大きさの電流を出力するようにしているが、例えば、１，２，４，…のように異なる大きさの電流を出力するように構成しても良い。その場合は、デコーダの構成を変える必要があるが、少数の定電流セルでＤＡＣを構成することができる。
【００５２】
第１の発明によれば、出力ノードの電圧を反転してキャパシタを介してこの出力ノードに帰還させる反転増幅器を備えている。これにより、リンギングやオーバーシュートを抑制して安定したアナログ電圧を出力することができる。
【００５３】
第２の発明によれば、各定電流セルは、選択信号のレベルをトランジスタの閾値電圧だけ下げるための第１〜第４のトランジスタと、この閾値電圧だけレベルの低い信号で電流をオン／オフ制御する第６及び第７のトランジスタを有している。これにより、切り替え途中で第６及び第７のトランジスタが同時にオフ状態になる時間が短くなり、リンギングやオーバーシュートを抑制して安定したアナログ電圧を出力することができる。
【００５４】
第３の発明によれば、駆動能力の異なるトランジスタを組み合わせているので、第２の発明に比べて閾値電圧を低下させることができ、切り替え途中で第６及び第７のトランジスタが同時にオフ状態になる時間を、更に短くすることができる。これにより、リンギングやオーバーシュートを抑制して、より安定したアナログ電圧を出力することができる。
【００５５】
第４の発明によれば、第１〜第４のトランジスタを制御するために、駆動能力の異なるインバータを使用している。これにより、第２または第３の発明に比べて閾値電圧を低下させることができ、切り替え途中で第６及び第７のトランジスタが同時にオフ状態になる時間を、更に短くすることができる。これにより、リンギングやオーバーシュートを抑制して、より安定したアナログ電圧を出力することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＤＡＣの構成図である。
【図２】従来の電流加算型のＤＡＣの一例を示す構成図である。
【図３】本発明の第２の実施形態を示すＤＡＣの構成図である。
【図４】本発明の第３の実施形態を示す定電流セルの構成図である。
【図５】本発明の第４の実施形態を示す定電流セルの構成図である。
【符号の説明】
１０列デコーダ
２０行デコーダ
３０，３０Ａ定電流セル
３４，３５，３６ＰＭＯＳ
４０，４０ａ，４０ｂ出力端子
４２ａ，４２ｂ抵抗
４３，５４キャパシタ
５０反転増幅回路
６０，６０Ａ駆動回路
６１，６１ａ，６１ｂインバータ
６２，６３，６３ａ，６４，６５，６５ａＮＭＯＳ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a current addition type digital / analog converter (hereinafter referred to as “DAC”), and more particularly to a technique for reducing noise of an analog output signal.
[0002]
[Prior art]
2A and 2B are configuration diagrams showing an example of a conventional current addition type DAC, in which FIG. 2A is an overall configuration diagram, and FIG. 2B is a diagram in FIG. It is a block diagram of constant current cell 30 _{i, j} .
As shown in FIG. 2A, the DAC converts 6-bit digital signals D0, D1,..., D5 into an analog voltage VA, and includes a column decoder 10, a row decoder 20, 8 rows and 8 columns. It has 63 constant current cells 30 _{i, j} (where i, j = 1 to 8) and an output terminal 40 arranged in a matrix.
[0003]
The column decoder 10 decodes the lower 3 bits D0, D1, D2 of the digital signal and outputs signals X1, X2,..., X7 according to the value. That is, if the value of the lower 3 bits D0 to D2 is i, the signals X1 to Xi are output at the level “H” and the signals Xi + 1 to X7 are output at the level “L”. However, when the values of the lower 3 bits D0 to D2 are 0, the signals X1 to X7 are all “L”.
[0004]
Similarly, the row decoder 20 decodes the upper 3 bits D3, D4, D5 of the digital signal and outputs signals Y1, Y2,..., Y7 according to the value. That is, if the values of the upper 3 bits D3 to D5 are j, the signals Y1 to Yj are set to “H” and the signals Yj + 1 to Y7 are set to “L” and output. However, when the values of the upper 3 bits D3 to D5 are 0, the signals Y to Y7 are all “L”.
[0005]
The constant current cells 30 _{i, j} are supplied with the signal Xi from the column decoder 10 and the signals Yj−1, Yj from the row decoder 20 as signals YAj, YBj, respectively. However, the signals X8 and YB8 are fixedly connected to a common potential (for example, ground voltage) GND, and the signal YA1 is fixedly connected to the power supply voltage VDD. In addition, the 64th constant current cells ₃₀₈ , ₈ are not arranged. The output side of each constant current cell 30 _{i, j} is commonly connected to a node N1, and the node N1 and the output terminal 40 are connected by a wiring 41 having a parasitic inductance component. A resistor 42 is connected between the output terminal 40 and the ground voltage GND.
[0006]
Each of the constant current cells 30 _{i, j} has the same configuration, and as shown in FIG. 2B, an OR gate (hereinafter referred to as “OR”) 31, a negative AND gate (hereinafter referred to as “NAND”). ”) And an inverter 33, and an output circuit composed of P-channel MOS transistors (hereinafter referred to as“ PMOS ”) 34, 35, and 36.
[0007]
Signals Xi and YBj are input to the input side of the OR 31, and the output side of the OR 31 is connected to the first input side of the NAND 32. A signal YAj is given to the second input side of the NAND 32, and the output side of the NAND 32 is connected to the inverter 33. The output side and the input side of the inverter 33 are respectively connected to the gates of the PMOSs 34 and 35 of the output circuit.
[0008]
The sources of the PMOSs 34 and 35 are connected to the drain of the PMOS 36 constituting the constant current source, and the source of the PMOS 36 is connected to the power supply voltage VDD. A bias voltage VB for supplying a constant current IC is applied to the gate of the PMOS 36. The drain of the PMOS 34 is connected to the ground voltage GND, and the drain of the PMOS 35 is connected to the node N1.
[0009]
When digital signals D0 to D5 are supplied to such a DAC, signals X1 to Xi and signals Y1 to Yj output from the column decoder 10 and the row decoder 20 corresponding to the value n of the digital signals D0 to D5. Becomes “H” and is given to each constant current cell 30 _{i, j} .
[0010]
By the constant current cell _{30 i, j} of the decoder, the signal X1~X8, YA1~YA8, YB1~YB8 is decoded, the value n as many constant current cell _{30 i} of the digital signal _{D0-D5, j} is selected . In the selected constant current cell 30 _{i, j} , the PMOS 34 is turned off and the PMOS 35 is turned on. As a result, the constant current IC flowing through the PMOS 36 is output to the node N1 via the PMOS 35.
[0011]
Since the constant current IC is output from each of the n constant current cells 30 _{i, j} to the node N 1, a current n times the constant current IC flows through the resistor 42. Accordingly, the analog voltage VA corresponding to the value n of the digital signals D0 to D5 is output to the output terminal 40.
[0012]
[Problems to be solved by the invention]
However, the conventional DAC has the following problems.
The PMOSs 34 and 35 of the constant current cell 30 are configured to be complementarily turned on / off by the output signal of the NAND 32. For this reason, at the time of switching from on to off or from off to on, there occurs a moment when both the PMOSs 34 and 35 are incompletely on. As a result, the drain voltage of the PMOS 36 temporarily increases, and the parasitic capacitance of this node (described as the capacitor CS in FIG. 2B) is charged. Thereafter, when the PMOS 35 is completely turned on, a current larger than the constant current IC temporarily flows from the parasitic capacitance to the node N1 through the PMOS 35. Further, the current change including the excess current flows to the resistor 42 via the wiring 41 having an inductance component. As a result, ringing or overshoot occurs in the voltage of the output terminal 40. In particular, in the case of a video signal processing DAC that requires a high speed and a large amplitude output, there is a problem that the convergence time until the output analog voltage VA stabilizes to a constant value increases or does not converge. It sometimes occurred.
[0013]
The present invention solves the problems of the prior art and provides a DAC capable of outputting a stable analog voltage.
[0016]
According to a first aspect of the present invention , a DAC decodes an input digital signal and outputs a selection signal corresponding to the value of the digital signal, and a predetermined signal when selected by the selection signal. A plurality of constant current cells that output a current of the same, and an output node to which the output side of the constant current cell is connected in common and a common potential to generate a voltage corresponding to the current output to the output node A resistor and an inverting amplifier that inverts the voltage of the output node and feeds it back to the output node via a capacitor.
[0017]
According to the first invention, the following operation is performed.
The input digital signal is decoded by a decoder, and a corresponding selection signal is output and applied to a plurality of constant current cells. A predetermined current is output from the constant current cell selected by the selection signal to the output node, and a voltage corresponding to the current flowing through the resistor is generated between the output node and the common potential. Furthermore, the voltage at the output node is inverted by an inverting amplifier and fed back to this output node via a capacitor.
[0018]
A second invention decodes an input digital signal and outputs a selection signal corresponding to the value of the digital signal, and a plurality of constants that respectively output a predetermined current when selected by the selection signal. In a DAC comprising a current cell, and a resistor that is connected between an output node to which the output side of the constant current cell is commonly connected and a common potential and generates a voltage corresponding to a current output to the output node. The constant current cell is configured as follows.
[0019]
That is, the constant current cell is connected between the power supply voltage and the first node, and is turned off when selected by the selection signal, and the first node and the common potential. A second transistor which is turned on when selected by the selection signal and connected between the power supply voltage and a second node and selected by the selection signal A third transistor that is turned on; and a fourth transistor that is connected between the second node and the common potential and is turned off when selected by the selection signal.
[0020]
Further, the constant current cell is connected between a third transistor for supplying a predetermined current from the power supply voltage to the third node, and between the third node and the output node. A sixth transistor that controls on / off of the predetermined current by a voltage, and is connected between the third node and the common potential, and is complementary to the sixth transistor by a voltage of the second node And a seventh transistor for controlling on / off of the predetermined current.
[0021]
In the third invention, the drive capability of the second and fourth transistors in the constant current cell in the DAC of the third invention is set larger than the drive capability of the first and third transistors.
[0022]
According to a fourth aspect of the invention, the constant current cell in the DAC of the second or third aspect includes a first inverter that controls on / off of the first and fourth transistors, and a larger driving capability than the first inverter. And a second inverter that controls on / off of the second and third transistors.
[0023]
According to the second to fourth inventions, the following operation is performed.
The input digital signal is decoded by a decoder, and a corresponding selection signal is output and applied to a plurality of constant current cells. A predetermined current is output from the constant current cell selected by the selection signal to the output node, and a voltage corresponding to the current flowing through the resistor is generated between the output node and the common potential.
[0024]
In the constant current cell selected by the selection signal, the second and third transistors are turned on, the first node is at a common potential, the sixth transistor is turned on, and is supplied from the fifth transistor. Current is output to the output node. On the other hand, in the non-selected constant current cell, the first and fourth transistors are turned on, the second node is at a common potential, the seventh transistor is turned on, and the current supplied from the fifth transistor is Output to common potential.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
1A and 1B are configuration diagrams of a DAC showing a first embodiment of the present invention, where FIG. 1A is an overall configuration diagram, and FIG. 1B is the same diagram (a). It is a block diagram of middle current cell 30A _{i, j} . In FIGS. 1A and 1B, elements common to the elements in FIG.
[0026]
As shown in FIG. 1A, the DAC converts 6-bit digital signals D0, D1,..., D5 into an analog voltage VA, and includes a column decoder 10, a row decoder 20, 8 rows and 8 columns. It has 63 constant current cells 30A _{i, j} (where i, j = 1 to 8) and output terminals 40a and 40b arranged in a matrix.
The column decoder 10 decodes the lower 3 bits D0, D1, D2 of the digital signal in the same manner as in FIG. 2A, and outputs the signal X1 from the output terminals O1, O2,. , X2,..., X7 are output. That is, if the value of the lower 3 bits D0 to D2 is i, the signals X1 to Xi are output at the level “H” and the signals Xi + 1 to X7 are output at the level “L”. However, when the values of the lower 3 bits D0 to D2 are 0, the signals X1 to X7 are all “L”.
[0027]
The row decoder 20 decodes the upper 3 bits D3, D4, D5 of the digital signal in the same manner as in FIG. 2A, and outputs the signal Y1 from the output terminals O1, O2,. , Y2,..., Y7 are output. That is, if the values of the upper 3 bits D3 to D5 are j, the signals Y1 to Yj are set to “H” and the signals Yj + 1 to Y7 are set to “L” and output. However, when the values of the upper 3 bits D3 to D5 are 0, the signals Y to Y7 are all “L”.
[0028]
The constant current cells 30A _{i, j} are supplied with the signal Xi from the column decoder 10 and the signals Yj−1, Yj from the row decoder 20 as signals YAj, YBj, respectively. However, the signals X8 and YB8 are fixedly connected to the ground voltage GND, and the signal YA1 is fixedly connected to the power supply voltage VDD. Also, the 64th constant current cells 30A ₈ , ₈ are not arranged. The two output sides of each constant current cell 30A _{i, j} are commonly connected to nodes N1 and N2, respectively.
[0029]
The node N1 and the output terminal 40a are connected by a wiring 41a having a parasitic inductance component. A resistor 42a is connected between the output terminal 40a and the ground voltage GND. The node N2 and the output terminal 40b are connected by a wiring 41b having a parasitic inductance component. A resistor 42b having the same resistance value as that of the resistor 42a is connected between the output terminal 40b and the ground voltage GND. Further, a capacitor 43 is connected between the nodes N1 and N2.
[0030]
Each of the constant current cells 30A _{i, j} has the same configuration, and as shown in FIG. 1B, a decoder composed of an OR 31, NAND 32 and an inverter 33, and an output composed of PMOSs 34, 35, 36. Circuit.
Signals Xi and YBj are input to the input side of the OR 31, and the output side of the OR 31 is connected to the first input side of the NAND 32. A signal YAj is given to the second input side of the NAND 32, and the output side of the NAND 32 is connected to the inverter 33. The output side and the input side of the inverter 33 are respectively connected to the gates of the PMOSs 34 and 35 of the output circuit.
[0031]
The sources of the PMOSs 34 and 35 are connected to the drain of the PMOS 36 constituting the constant current source, and the source of the PMOS 36 is connected to the power supply voltage VDD. A bias voltage VB for supplying a constant current IC is applied to the gate of the PMOS 36. The drain of the PMOS 34 is connected to the node N2, and the drain of the PMOS 35 is connected to the node N1.
[0032]
Next, the operation will be described.
When the digital signals D0 to D5 are given, the signals X1 to Xi and the signals Y1 to Yj output from the column decoder 10 and the row decoder 20 become "H" corresponding to the value n of the digital signals D0 to D5, It is given to each constant current cell 30A _{i, j} .
[0033]
By the constant current cell _{30A i, j} of the decoder, the signal X1~X8, YA1~YA8, YB1~YB8 is decoded, the value n as many constant current cell _{30A i} of the digital signal _{D0-D5, j} is selected . In the selected constant current cell 30Ai _{, j} , the PMOS 34 is turned off and the PMOS 35 is turned on. As a result, the constant current IC flowing through the PMOS 36 is output to the node N1 via the PMOS 35. Since the constant current IC is output from each of the n constant current cells 30A _{i, j} to the node N1, a current n times the constant current IC flows through the resistor 42a. Accordingly, the analog voltage VA corresponding to the value n of the digital signals D0 to D5 is output to the output terminal 40.
[0034]
On the other hand, in the non-selected constant current cell 30A, the constant current IC flowing through the PMOS 36 flows to the node N2 via the PMOS 34. Since the constant current IC is output from the (63-n) constant current cells 30A that are not selected to the node N2, the current of (63-n) times the constant current IC flows through the resistor 42b. .
[0035]
Here, when the values of the digital signals D0 to D5 change from n to m, the number of selected constant current cells 30A increases by (mn), and the current flowing through the node N1 is only (mn) IC. To increase. On the other hand, the current flowing through the node N2 decreases by (mn) IC. That is, the output terminals 40a and 40b are in an antiphase relationship. Thereby, the influence of the self-induction of the parasitic inductance component included in the wirings 41a and 41b is canceled by the capacitor 43 connected between the nodes N1 and N2, and ringing and overshoot that occur when the analog voltage VA changes are suppressed. .
[0036]
For example, when the output frequency of the analog voltage VA is 100 MHz, the resistors 42a and 42b are 37.5Ω, and the parasitic inductances of the wirings 41a and 41b are about 10 nH, the ringing of about 1 GHz is performed by adding the capacitor 43 of about 1 pF. Can be absorbed.
[0037]
As described above, the DAC according to the first embodiment includes the nodes N1 and N2 through which output current complementary to the change in the output analog voltage VA flows, and the capacitor 43 that connects between them. . Thereby, there is an advantage that the influence of the parasitic inductance component can be suppressed and a stable analog voltage VA can be output.
[0038]
(Second Embodiment)
FIGS. 3A and 3B are block diagrams of the DAC showing the second embodiment of the present invention, where FIG. 3A is an overall configuration diagram, and FIG. 3B is the same diagram (a). It is a block diagram of middle current cell 30 _{i, j} . 3 (a) and 3 (b), elements common to the elements in FIG.
[0039]
As shown in FIG. 3B _{, the} DAC current cell 30 _{i, j} is substantially the same as the current cell 30A _{i, j} in FIG. 1B, and includes a decoder composed of an OR 31, NAND 32, and an inverter 33. And an output circuit composed of PMOSs 34 to 36. However, the drain of the PMOS 34 of the output circuit is connected not to the node N2 but to the ground voltage GND.
[0040]
As shown in FIG. 3A, an output terminal 40 is connected to the node N1 via a wiring 41 having a parasitic inductance component, and a resistor 42 is connected between the output terminal 40 and the ground voltage GND. Yes. Further, an inverting amplifier circuit 50 is connected to the node N1. That is, the node N1 is connected to the inverting input terminal of the operational amplifier 52 via the resistor 51, and the output side of the operational amplifier 52 is connected to the inverting input terminal via the resistor 53 having the same resistance value as that of the resistor 51. The non-inverting input terminal of the operational amplifier 52 is supplied with a voltage that is ½ of the maximum value of the analog voltage VA as the reference voltage VR. The output side of the operational amplifier 52 is connected to the node N1 through the capacitor 54. Other configurations are the same as those in FIG.
[0041]
In such a DAC, the same number of constant current cells 30 as the value n are selected by the given digital signals D0 to D5, and currents corresponding to the digital signals D0 to D5 are output to the node N1. The current output to the node N1 is converted into a voltage by flowing through the resistor 42, and is output to the output terminal 40 as an analog voltage VA.
[0042]
On the other hand, the voltage at the node N1 is applied to the capacitor 54 as a signal whose potential is inverted by the inverting amplifier circuit 50 with the same amplitude. As a result, opposite phase signals are applied to both ends of the capacitor 54. As a result, there is an advantage that the influence of the parasitic inductance component generated when the analog voltage VA is changed is canceled and the stable analog voltage VA can be output.
[0043]
(Third embodiment)
FIG. 4 is a configuration diagram of a constant current cell showing a third embodiment of the present invention.
This constant current cell is provided, for example, instead of the constant current cell 30 in FIG. 3A, and common elements to those in FIG. 3B are denoted by common reference numerals.
[0044]
In this constant current cell, a drive circuit 60 is provided between the decoder and the output circuit in FIG. The drive circuit 60 includes an inverter 61 and N-channel MOS transistors (hereinafter referred to as “NMOS”) 62, 63, 64, 65. The NMOSs 62 and 63 and the NMOSs 64 and 65 are connected in series between the power supply voltage VDD and the ground voltage GND, respectively. The NMOSs 63 and 64 are ON / OFF controlled by the output signal of the inverter 33, and the NMOSs 62 and 65 are ON / OFF controlled by a signal obtained by further inverting the output signal of the inverter 33 by the inverter 61. The drain of the NMOS 64 is connected to the gate of the PMOS 34 of the output circuit, and the drain of the NMOS 62 is connected to the gate of the PMOS 35.
[0045]
In such a constant current cell, the output voltage of level “H” in the drive circuit 60 is lower than the power supply voltage VDD by the threshold voltage VT of the NMOSs 62 and 64. Therefore, the gate voltages of the PMOSs 34 and 35 of the output circuit controlled by the output voltage of the drive circuit 60 are lowered by the threshold voltage VT. As a result, when the output signal of the decoder changes, the time during which the PMOSs 34 and 35 are simultaneously turned off can be shortened. As a result, the amount of temporary increase of the drain voltage of the PMOS 36 in the output circuit is reduced, and there is an advantage that a more stable analog voltage VA can be output as compared with the DAC of FIG.
[0046]
(Fourth embodiment)
FIG. 5 is a configuration diagram of a constant current cell showing a fourth embodiment of the present invention.
This constant current cell is provided in place of the constant current cell 30 in FIG. 3A, for example, as in the constant current cell in FIG. 4, and is common to the elements common to the elements in FIG. The code | symbol is attached | subjected.
[0047]
This constant current cell is obtained by replacing the drive circuit 60 in FIG. 4 with a drive circuit 60A having a slightly different configuration. An inverter 61 is connected to the output side of the inverter 33 in the decoder, and an inverter 61 a having a large driving capability is connected to the output side of the inverter 61. And the inverter 61b with small drive capability is connected to the output side of the inverter 61a. Furthermore, NMOSs 63a and 65a having a large driving capability are used in place of the NMOSs 63 and 65 in FIG. Note that an inverter or NMOS having a small driving capability is formed to have a longer gate length, a smaller gate width, or a longer gate length and a smaller gate width than those having a large driving capability. Other configurations are the same as those in FIG.
[0048]
In such a constant current cell, the NMOSs 63a and 64 are driven by the inverter 61a having a large driving capability, and the NMOSs 62 and 65a are driven by the inverter 61b having a small driving capability. Since the threshold voltages of the NMOSs 62 and 64 having a small driving capability are larger than the threshold voltages of the NMOSs 63a and 65a having a large driving capability, the gate voltages of the PMOSs 34 and 35 of the output circuit are further lower than those in FIG. Thereby, when the output signal of the decoder changes, the time during which the PMOSs 34 and 35 are simultaneously turned off can be further shortened. As a result, the amount of temporary increase in the drain voltage of the PMOS 36 in the output circuit is reduced, and the analog voltage VA can be output more stably than the DAC using the constant current cell of FIG. is there.
[0049]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible. Examples of such modifications include the following (a) to (d).
(A) Although a DAC having a digital signal of 6 bits has been described, the number of bits is not limited to this.
(B) The driving capability of the NMOSs 63 and 65 in FIG. 4 may be set large. Accordingly, an intermediate constant current cell shown in FIGS. 4 and 5 is configured, and an advantage close to that of the constant current cell shown in FIG. 5 can be obtained without increasing the number of components.
[0050]
(C) The constant current cell shown in FIGS. 4 and 5 may be used in place of the constant current cell 30 of the conventional DAC shown in FIG.
(D) The constant current cells 30, 30A and the like are all configured to output currents of the same magnitude, but are configured to output different magnitudes of current such as 1, 2, 4,... You may do it. In that case, it is necessary to change the configuration of the decoder, but the DAC can be configured with a small number of constant current cells.
[0052]
According to the first aspect of the invention, the inverting amplifier for inverting the voltage of the output node and feeding back to the output node via the capacitor is provided. As a result, a stable analog voltage can be output while suppressing ringing and overshoot.
[0053]
According to the second invention, each constant current cell turns on / off the current with the first to fourth transistors for lowering the level of the selection signal by the threshold voltage of the transistor and a signal whose level is lower by the threshold voltage. It has sixth and seventh transistors to be controlled. As a result, the time during which the sixth and seventh transistors are turned off simultaneously during switching is shortened, and a stable analog voltage can be output while suppressing ringing and overshoot.
[0054]
According to the third invention, since the transistors having different driving capabilities are combined, the threshold voltage can be lowered as compared with the second invention, and the sixth and seventh transistors are simultaneously turned off during switching. Can be further shortened. Thereby, ringing and overshoot can be suppressed, and a more stable analog voltage can be output.
[0055]
According to the fourth invention, inverters having different driving capabilities are used to control the first to fourth transistors. As a result, the threshold voltage can be reduced compared to the second or third invention, and the time during which the sixth and seventh transistors are turned off simultaneously during switching can be further shortened. Thereby, ringing and overshoot can be suppressed, and a more stable analog voltage can be output.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a DAC showing a first embodiment of the present invention.
FIG. 2 is a block diagram showing an example of a conventional current addition type DAC.
FIG. 3 is a block diagram of a DAC showing a second embodiment of the present invention.
FIG. 4 is a configuration diagram of a constant current cell showing a third embodiment of the present invention.
FIG. 5 is a configuration diagram of a constant current cell showing a fourth embodiment of the present invention.
[Explanation of symbols]
10 column decoder 20 row decoder 30, 30A constant current cells 34, 35, 36 PMOS
40, 40a, 40b Output terminals 42a, 42b Resistors 43, 54 Capacitor 50 Inverting amplifier circuit 60, 60A Drive circuit 61, 61a, 61b Inverter 62, 63, 63a, 64, 65, 65a NMOS

Claims

A decoder for decoding the input digital signal and outputting a selection signal corresponding to the value of the digital signal;
A plurality of constant current cells each outputting a predetermined current when selected by the selection signal;
A resistor that is connected between an output node to which the output side of the constant current cell is commonly connected and a common potential, and generates a voltage according to a current output to the output node;
An inverting amplifier for inverting the voltage of the output node and feeding back to the output node via a capacitor;
A digital / analog converter characterized by comprising.

A decoder that decodes the input digital signal and outputs a selection signal corresponding to the value of the digital signal, a plurality of constant current cells that output a predetermined current when selected by the selection signal, and the constant signal In a digital / analog converter comprising a resistor connected between an output node to which the output side of the current cell is commonly connected and a common potential and generating a voltage corresponding to the current output to the output node,
The constant current cell is
A first transistor connected between a power supply voltage and a first node and turned off when selected by the selection signal;
A second transistor connected between the first node and the common potential and turned on when selected by the selection signal;
A third transistor connected between the power supply voltage and a second node and turned on when selected by the selection signal;
A fourth transistor connected between the second node and the common potential and turned off when selected by the selection signal;
A fifth transistor for supplying a predetermined current from the power supply voltage to a third node;
A sixth transistor connected between the third node and the output node to control on / off of the predetermined current by a voltage of the first node;
A seventh transistor connected between the third node and the common potential and configured to ON / OFF control the predetermined current complementarily with the sixth transistor by the voltage of the second node;
A digital / analog converter characterized by comprising:

3. The digital / analog converter according to claim 2, wherein the drive capability of the second and fourth transistors is set larger than the drive capability of the first and third transistors.

A first inverter for controlling on / off of the first and fourth transistors, and a driving capability larger than that of the first inverter;
4. The digital / analog converter according to claim 2, further comprising a second inverter that controls on / off of the second and third transistors.