JP3772467B2 - チップ型サーミスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、温度センサ、あるいは電子回路における温度補償や電流の制御等に用いられるチップ型サーミスタに関し、より詳細には、サーミスタ素体内に内部電極が配置されている形式のチップ型サーミスタの改良に関する。
【0002】
【従来の技術】
サーミスタ素体内に内部電極が配置されているチップ型サーミスタの一例が、特開平5−243007号に開示されている。図10は、この先行技術に記載のチップ型サーミスタを説明するための断面図である。チップ型サーミスタ51では、半導体セラミックスよりなるサーミスタ素体52内に内部電極53a〜53cが形成されている。内部電極53a,53bは、サーミスタ素体52内の同じ高さ位置に形成されており、先端が所定の距離を隔てて対向されている。また、内部電極53a,53bは、サーミスタ素体52の端面52a,52bにそれぞれ引き出されている。
【0003】
他方、内部電極53cは、サーミスタ素体層を介して内部電極53a,53bに重なり合うように配置されており、かつ内部電極53cは、サーミスタ素体52の端面52a,52bには至らないように構成されている。端面52a,52bを覆うように、外部電極54a,54bが形成されている。
【0004】
チップ型サーミスタ51では、サーミスタ素体52の端面52a,52bにおいて、内部電極53a,53bが外部電極54a,54bにそれぞれ接続されている。従って、外部電極54a,54bを例えばメッキにより形成する場合、電解液が内部電極53a,53bの端面52a,52bに露出している部分からサーミスタ素体52内に侵入し、信頼性を低下させるという問題があった。
【0005】
また、実装に際し、フラックスが上記端面52a,52bの上記内部電極53a,53bが引き出された部分からサーミスタ素体52内に侵入し、信頼性を低下させる恐れがあった。
【0006】
そこで、上記のような問題を解決するものとして、特開平6−53009号公報には、図11に示すチップ型サーミスタ61が開示されている。チップ型サーミスタ61は、サーミスタ素体62内に内部電極63a〜63cをサーミスタ素体層を介して重なり合うように配置した構造を有する。なお、内部電極63a〜63cは、サーミスタ素体62の端面62a,62bには至らないように形成されている。端面62a,62bを覆うように外部電極64a,64bが形成されている。
【0007】
チップ型サーミスタ61では、内部電極63a〜63cの端部と外部電極64aまたは64bとの間の距離Lにより抵抗値が調整される。従って、内部電極63a〜63cを有せずに、外部電極64a,64bのみを形成したサーミスタに比べて抵抗値を低下させることができると共に、内部電極63a〜63cがサーミスタ素体62の端面62a,62bに露出していないため、外部電極形成時に電解液がサーミスタ素体62内に侵入する恐れがなく、かつ実装時にフラックスが侵入する恐れもない。
【0008】
【発明が解決しようとする課題】
しかしながら、特開平6−53009号に開示されているチップ型サーミスタでは、実際には、内部電極63a〜63cを有するサーミスタ素体62を得るためにマザーの積層体から個々のチップ型サーミスタ61のための積層体を切断する際の寸法バラツキにより、上記距離Lがバラツキがちであった。従って、上記距離Lのバラツキ、並びに、外部電極の寸法バラツキにより、得られる抵抗値のバラツキが大きくなり、歩留りが低下するという問題があった。
【0009】
本発明の目的は、製造時や実使用時の条件による信頼性の劣化が生じ難く、かつ抵抗値のバラツキが生じ難く、製造に際しての歩留りを高め得るチップ型サーミスタを提供することにある。
【0010】
【課題を解決するための手段】
請求項1に記載の発明に係るチップ型サーミスタは、サーミスタ素体と、前記サーミスタ素体の両端面に形成された第1,第2の外部電極と、前記サーミスタ素体の内部に形成されており、かつ前記第1,第2の外部電極と接続されていない複数の内部電極とを備え、前記複数の内部電極が、サーミスタ素体層を介して厚み方向に重なり合わないように配置された第1,第2の内部電極と、第1,第2の内部電極にサーミスタ素体層を介して重なり合うように配置された第3の内部電極とを有することを特徴とする。このチップ型サーミスタでは、第1,第2の内部電極に対して、第3の内部電極がサーミスタ素体層を介して重なり合うように配置されており、該第1,第2の内部電極と他の内部電極との重なり面積により抵抗値が調整されるので、これらの重なり面積を制御することによりサーミスタ素体の寸法や外部電極寸法の如何にかかわらず、抵抗値のバラツキを抑制することができる。また、第1〜第3の内部電極は、サーミスタ素体内において形成されており、第1,第2の外部電極に接続されていないため、外部電極形成時や実使用時の周囲の環境の変化により影響を受け難く、それによって信頼性が高められる。
【0011】
このチップ型サーミスタにおける第1〜第3の内部電極の配置については、第1,第2の内部電極がサーミスタ素体層を介して第3の内部電極に重なり合う限り特に限定されず、例えば、請求項2に記載のように、第1,第2の内部電極がサーミスタ素体内の同一高さ位置に形成されていてもよく、その場合には、好ましくは、第3の内部電極は、第1,第2の内部電極と異なる高さ位置に形成され、第1,第2の内部電極に部分的にサーミスタ素体層を介して重なり合うように配置される。
【0012】
また、請求項3に記載のように、第1,第2の内部電極が、サーミスタ素体の異なる高さ位置に形成されていてもよく、その場合には、第3の内部電極が、第1,第2の内部電極が形成されている高さ位置の中間高さ位置に形成され、第1,第2の内部電極にサーミスタ素体層を介して重なり合う。
【0013】
請求項4に記載のように、第3の内部電極は、中間で分断されて複数の内部電極部分を有するように構成されてもよく、その場合、各内部電極部分同士が対向されることになる。
【0014】
好ましくは、請求項5に記載のように、サーミスタ素体と、第1〜第3の内部電極とは、一体焼成された積層型サーミスタにより構成される。
【0015】
【発明の実施の形態】
以下、図面を参照しつつ本発明に係るチップ型サーミスタの非限定的な実施例を説明する。
【0016】
(第1の構造例)
図1及び図2は、本発明のチップ型サーミスタの第1の構造例を説明するための断面図及び平面断面図である。チップ型サーミスタ1は、半導体セラミックスよりなる直方体状のサーミスタ素体2を有する。サーミスタ素体2は、サーミスタとして動作し得る適宜の半導体セラミックスによりなり、例えば、Mn、Ni、Co、CuもしくはFeなどの酸化物を用いて調製することにより得られる。
【0017】
サーミスタ素体2内には、第1,第2の内部電極3a,3bが同じ高さ位置に形成されている。第1,第2の内部電極3a,3bは、サーミスタ素体2の対向二端面2a,2bには至らないように形成されている。
【0018】
他方、第3の内部電極3cが、サーミスタ素体2内に形成されている。内部電極3cは、第1,第2の内部電極3a,3bとサーミスタ素体層を介して重なり合うように配置されている。また、第3の内部電極3cも、端面2a,2bには至らないように形成されている。
【0019】
内部電極3a〜3cは、Ag、Ag−Pd合金などの適宜の導電性材料により構成され得る。
端面2a,2bを覆うように、第1,第2の外部電極4a,4bが形成されている。外部電極4a,4bは、メッキ、蒸着もしくはスパッタリングなどの適宜の方法により形成することができる。また、外部電極4a,4bの材料についても、Ag、Ni、Sn、Pbなどの適宜の導電性材料で構成することができ、また、これらの材料を複数用い、複数層構成としてもよい。例えば、第1層がAg、第2層がNi、第3層がSnまたはSn−Pb(半田)からなるものを例示することができる。
【0020】
チップ型サーミスタ1は、好ましくは、セラミック積層一体焼成技術を用いて製造することができる。すなわち、図3(a)及び図3(b)に示すセラミックグリーンシート5,6を用意する。セラミックグリーンシート5の上面には、第1,第2の内部電極3a,3bを形成するために、Ag−Pdペーストなどの導電ペーストを図示のように印刷する。また、セラミックグリーンシート6上には、第3の内部電極3cを形成するために、同じく導電ペーストをスクリーン印刷する。
【0021】
次に、セラミックグリーンシート6上にセラミックグリーンシート5を積層し、さらに上下に導電ペーストが印刷されていない無地のセラミックグリーンシートを適宜の枚数積層し、積層体を得る。得られた積層体を厚み方向に加圧し、焼成することにより、導電ぺーストを焼き付けると共に、セラミックグリーンシートを焼成し、図1、図2に示したサーミスタ素体2を得ることができる。
【0022】
チップ型サーミスタ1では、外部電極4a,4b間の抵抗値は、内部電極3a,3bと外部電極4a,4bとの間の距離よりも、内部電極3a,3bと内部電極3cとの重なり面積に大きく支配される。
【0023】
他方、サーミスタ素体2を量産する場合、通常マザーの積層体を得た後、該マザーの積層体を個々のチップ型サーミスタ1単位に厚み方向に切断し、個々の積層体を得、これを焼成する。この場合、切断寸法にバラツキがあったとしても、内部電極3a,3bと、内部電極3cとの重なり面積が高精度に保たれる限り、得られるチップ型サーミスタの抵抗値のバラツキを抑制することができる。他方、内部電極3a,3bと内部電極3cとの重なり面積については、マザーの積層体を得る段階で容易に制御し得る。すなわち、マザーのセラミックグリーンシート上に導電ペーストを正確に印刷し、マザーのセラミックグリーンシートを積層する際に注意を払うだけで、上記重なり面積を容易にかつ高精度に制御することができる。従って、チップ型サーミスタ1では、最終的に得られたサーミスタ素体2の寸法バラツキや外部電極4a,4bの形成位置のバラツキに余り影響を受けることなく、抵抗値のバラツキを確実に低減することができる。
【0024】
(第2の構造例)
図4は、本発明の第2の構造例に係るチップ型サーミスタを説明するための断面図である。
【0025】
チップ型サーミスタ11は、半導体セラミックスよりなるサーミスタ素体12内に、第1〜第3の内部電極13a〜13cを配置した構造を有する。第1の内部電極13aと、第2の内部電極13bとは、互いに重なり合わないように、かつ異なる高さ位置に形成されている。また、第3の内部電極13cは、内部電極13a,13bとサーミスタ素体層を介して重なり合うように、両者の中間高さ位置に形成されている。
【0026】
第1〜第3内部電極13a〜13cは、図示のようにサーミスタ素体12内に埋設されており、端面12a,12bには至らないように形成されている。
端面12a,12bには、外部電極14a,14bが形成されている。
【0027】
すなわち、内部電極13a〜13cの配置が、第1の構造例と異なる点を除いては、チップ型サーミスタ11は、図1に示したチップ型サーミスタ1と同様に構成されている。
【0028】
本構造例においても、抵抗値は、第1の内部電極13aと、第3の内部電極13cとの重なり面積及び第3の内部電極13cと第2の内部電極13bとの重なり面積に支配されるため、サーミスタ素体12の寸法や外部電極14a,14bの寸法バラツキの影響をほとんど受けることなく、抵抗値のバラツキを効果的に低減することができる。
【0029】
図5は、上記チップ型サーミスタ11を製造するに際し用いられるセラミックグリーンシート及びその上に形成される電極形状を示す分解斜視図である。
サーミスタ素体12についても、サーミスタ素体2と同様に、セラミック積層一体焼成技術を用いて製造することができる。すなわち、セラミックグリーンシート15a〜15eを用意する。セラミックグリーンシート15b〜15d上には、それぞれ、第2の内部電極13b、第3の内部電極13c及び第1の内部電極13aを形成するために導電ペーストをスクリーン印刷する。しかる後、セラミックグリーンシート15a〜15eを積層し、さらに必要に応じて上下に無地のセラミックグリーンシートを適宜の枚数積層し、積層体を得る。得られた積層体を厚み方向に加圧した後、焼成することにより、サーミスタ素体12を得ることができる。
【0030】
(他の変形例)
チップ型サーミスタ1,11では、それぞれ、第1〜第3の内部電極として、上述した3枚の内部電極を図示のように配置したが、本発明における第1〜第3の内部電極は、様々な態様で配置することができる。
【0031】
例えば、図6(a)に示すチップ型サーミスタ21では、第1,第2の内部電極3a,3bが異なる高さ位置に3組配置されており、ある組の第1,第2の内部電極3a,3bと、隣接する内部電極3a,3bとの間に、それぞれ、第3の内部電極3cが配置されている。
【0032】
また、図6(b)に示すチップ型サーミスタ22では、第1,第2の内部電極3a,3bの下方に第3の内部電極3cが形成されているだけでなく、上方にも第3の内部電極3cが形成されている。
【0033】
チップ型サーミスタ21,22に示したように、第1〜第3の内部電極は、複数層形成されていてもよく、その場合においても、第1,第2の外部電極4a,4b間の抵抗値は、第1,第2の内部電極と第3の内部電極との重なり面積により支配されるため、チップ型サーミスタ1と同様に抵抗値のバラツキを低減することができる。
【0034】
また、第2の構造例のチップ型サーミスタ11においても、第1〜第3の内部電極の配置については、図7(a)及び(b)に示すように適宜変更することができる。
【0035】
図7(a)に示すチップ型サーミスタ23では、第1の内部電極13aと、第2の内部電極13bとの間に、第3の内部電極13c,13c、すなわち2層の第3の内部電極が配置されている。
【0036】
また、図7(b)に示すチップ型サーミスタ24では、第1,第2の内部電極13a,13bの間に第3の内部電極13cが配置されており、第2の内部電極13bの下方に、さらに第3の内部電極13cを介して第1の内部電極13aが配置されている。
【0037】
図8(a)は、本発明のチップ型サーミスタのさらに他の変形例を説明するための平面断面図である。ここでは、第1,第2の内部電極3a,3bは、同一高さ位置に形成されているが、第1,第2の内部電極3a,3bがサーミスタ素体2の幅方向に沿って所定距離を隔てて配置されている。また、第3の内部電極3cは、第1,第2の内部電極3a,3bよりも下方に配置されている。チップ型サーミスタ25においても、第1,第2の内部電極3a,3bと第3の内部電極3cとの重なり面積により、外部電極4a,4b間の抵抗値が支配されるため、チップ型サーミスタ1と同様に、抵抗値のバラツキを低減することができる。
【0038】
図8(b)は、本発明のチップ型サーミスタの他の構造例を示す縦断面図である。
チップ型サーミスタ26では、第1,第2の内部電極3a,3bがサーミスタ素体2のある高さ位置において所定距離を隔てて形成されており、第3の内部電極3cが、第1,第2の内部電極3a,3bと異なる高さ位置に形成されている。なお、第3の内部電極3cは、サーミスタ素体2の中央で分断されており、それによって複数の内部電極部分3c1 ,3c2 を有する。すなわち、内部電極3cは、チップ型サーミスタ1(図1参照)における第3の内部電極3cを中央で分断した構造に相当する。この場合においても、外部電極4a,4b間の抵抗値は、第1の内部電極3aと、内部電極部分3c1 との重なり面積により及び第2の内部電極3bと、内部電極部分3c1 との重なり面積により支配されるため、チップ型サーミスタ1と同様に抵抗値のバラツキを低減することができる。
【0039】
チップ型サーミスタ26から明らかなように、第3の内部電極については、ある高さ位置において、複数の内部電極に分断された構成を有していてもよい。従って、図9(a)に示すチップ型サーミスタ27のように、第3の内部電極として、同じ高さ位置において3つに分断された内部電極部分3c1 〜3c3 を有するように構成してもよい。
【0040】
また、図9(b)に示すチップ型サーミスタ28のように、第2の構造例のチップ型サーミスタ11において、第3の内部電極13cを、2枚の内部電極部分13c1 ,13c2 に分断した構成としてもよい。
【0041】
さらに、図9(c)に示すチップ型サーミスタ29のように、第3の内部電極13c1 ,13c2 を、異なる高さ位置に配置した構成としてもよい。
【0042】
【実施例】
図1に示したチップ型サーミスタ1及び図4に示したチップ型サーミスタ11を、それぞれ以下の仕様で作成し、実施例1,実施例2とし、従来例として、図11に示したチップ型サーミスタを電極の位置を除いては同様にして作製した。
【0043】
すなわち、サーミスタ素体2,12,62として、1.6×0.8×厚み0.8mmの寸法を有し、かつ負の抵抗温度特性を有するセラミックからなるものを用いた。
【0044】
また、設計抵抗値が10Ωとなるように図1、図4及び図11に示したように複数の内部電極を形成し、それぞれ、サーミスタ素体を作製した。このようにして得られた実施例1,2及び従来例に従ったサーミスタ素体について、以下の要領で▲1▼高温放置試験、▲2▼湿中放置試験、▲3▼低温放置試験、▲4▼ヒートサイクル試験及び▲5▼湿中通電試験を行い、評価した。また、各サーミスタ素体の両端面にAgの厚膜電極を焼付け、その上にNiを1μm、Snを2μmの厚みに電解メッキし、外部電極を形成し、しかる後、得られたチップ型サーミスタについても上記各試験を行った。結果を下記の表1に示す。
【0045】
▲1▼高温放置試験…サーミスタ素体またはチップ型サーミスタを125℃の温度で5000時間放置した後、抵抗値の変化を測定した。
▲2▼湿中放置試験…60℃及び相対湿度95%の環境にサーミスタ素体またはチップ型サーミスタを5000時間放置した後、放置後の抵抗値の変化を測定した。
【0046】
3)低温放置試験…−40℃の温度にサーミスタ素体またはチップ型サーミスタを5000時間放置した後、抵抗値の変化を測定した。
4)ヒートサイクル試験…125℃から−55℃まで5分で降温し、−55℃から125℃まで5分で昇温する工程を1サイクルとして、該サイクルを100サイクル繰り返した後、25℃における抵抗値の変化を測定した。
【0047】
▲5▼湿中通電試験…サーミスタ素体またはチップ型サーミスタに相対湿度95%の雰囲気下で、10mAの電流を通電し、5000時間経過後の抵抗値の変化を測定した。
【0048】
また、上記実施例1,2及び従来例の各チップ型サーミスタについて、25℃における抵抗値R25と、25℃における抵抗値のバラツキと、25℃と50℃との間におけるB定数並びに該B定数のバラツキを測定した。結果を下記の表1に示す。
【0049】
【表1】
【0050】
なお、本発明は上記実施例のような負特性サーミスタに限定されるものではなく、正特性サーミスタであってもよい。
【0051】
【発明の効果】
請求項1に記載の発明によれば、サーミスタ素体の両端面に形成された第1,第2の外部電極間の抵抗値は、サーミスタ素体内に配置された第1,第2の内部電極と第3の内部電極との重なり面積により支配されるため、サーミスタ素体の寸法や第1,第2の外部電極の形成位置が若干ばらついたとしても、第1,第2の外部電極間の抵抗値がほとんどばらつかない。従って、チップ型サーミスタの抵抗値のバラツキを低減することができる。
【0052】
加えて、第1〜第3の内部電極は、サーミスタ素体内に埋設されており、第1,第2の外部電極と接続されていないため、例えば第1,第2の外部電極をメッキにより形成したとしても、電解液がサーミスタ素体内に侵入し難い。同様に、表面実装時に、フラックス等がサーミスタ素体内に侵入し難く、かつ実使用時に、周囲の湿度が高い場合であったも、サーミスタ素体内への湿気の侵入も生じ難い。よって、抵抗値のバラツキが小さいだけでなく、信頼性に優れた対環境特性の良好なチップ型サーミスタを提供することが可能となる。
【0053】
請求項5に記載の発明によれば、上記サーミスタ素体と、第1〜第3の内部電極が、一体焼成された積層型のサーミスタ素体により構成されているので、積層セラミック一体焼成技術を用いて請求項1に記載の発明に係るチップ型サーミスタを容易に量産することができると共に、小型化も容易である。
【図面の簡単な説明】
【図1】本発明に係るチップ型サーミスタの第1の構造例を説明するための断面図。
【図2】図1に示したチップ型サーミスタの平面断面図。
【図3】a及びbは、本発明の第1の構造例に係るチップ型サーミスタを得るのに用いられるセラミックグリーンシート及びその上に形成される電極形状を説明するための各平面図。
【図4】本発明の第2の構造例に係るチップ型サーミスタを説明するための縦断面図。
【図5】図4に示したチップ型サーミスタを得るのに用いられるセラミックグリーンシート及び電極形状を説明するための分解斜視図。
【図6】(a)及び(b)は、第1の構造例に係るチップ型サーミスタの変形例を説明するための各縦断面図。
【図7】(a)及び(b)は、第2の構造例のチップ型サーミスタの変形例を説明するための各縦断図。
【図8】(a)及び(b)は、本発明のチップ型サーミスタのさらに他の変形例を説明するための平面断面図及び縦断面図。
【図9】(a)、(b)及び(c)は、本発明のチップ型サーミスタの他の変形例を説明するための各縦断面図。
【図10】従来のチップ型サーミスタの一例を示す縦断面図。
【図11】従来のチップ型サーミスタの他の例を説明するための縦断面図。
【符号の説明】
1…チップ型サーミスタ
2…サーミスタ素体
2a,2b…端面
3a,3b…第1,第2の内部電極
3c…第3の内部電極
4a,4b…第1,第2の外部電極
11…チップ型サーミスタ
12…サーミスタ素体
12a,12b…端面
13a,13b…第1,第2の内部電極
13c…第3の内部電極
14a,14b…第1,第2の外部電極
21〜26…チップ型サーミスタ
Claims (5)
- サーミスタ素体と、
前記サーミスタ素体の両端面に形成された第1,第2の外部電極と、
前記サーミスタ素体の内部に形成されており、かつ前記第1,第2の外部電極と接続されていない複数の内部電極とを備え、前記複数の内部電極が、サーミスタ素体層を介して厚み方向に重なり合わないように配置された第1,第2の内部電極と、第1,第2の内部電極にサーミスタ素体層を介して重なり合うように配置された第3の内部電極とを有することを特徴とする、チップ型サーミスタ。 - 第1,第2の内部電極が、サーミスタ素体内の同一高さ位置に形成されている、請求項1に記載のチップ型サーミスタ。
- 第1,第2の内部電極が、前記サーミスタ素体の異なる高さ位置に形成されており、第3の内部電極が第1,第2の内部電極が形成されている高さ位置の中間高さ位置に形成されていることを特徴とする、請求項1に記載のチップ型サーミスタ。
- 第3の内部電極が中間で分断されて複数の内部電極部分を有するように構成されており、内部電極部分同士が対向されていることを特徴とする、請求項1に記載のチップ型サーミスタ。
- 前記サーミスタ素体と、第1〜第3の内部電極とが、一体焼成された積層型サーミスタにより構成されている、請求項1〜4の何れかに記載のチップ型サーミスタ。
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