JPH113807A - チップ型サーミスタ - Google Patents

Abstract

(57)【要約】 【課題】 サーミスタ素体の寸法が外部電極形成精度の
バラツキの影響をほとんど受けることなく、抵抗値のバ
ラツキが少なく、かつ製造時や実使用時の対環境特性等
に優れた信頼性の高いチップ型サーミスタを提供する。 【解決手段】 サーミスタ素体２の両端面２ａ，２ｂ
に、それぞれ、第１，第２のの外部電極４ａ，２ｂを形
成してなり、サーミスタ素体２の内部に第１〜第３の内
部電極３ａ〜３ｃが端面２ａ，２ｂに至らないように埋
設されており、かつ第１，第２の内部電極３ａ，３ｂが
厚み方向に重なり合わないように配置されており、第３
の内部電極３ｃが、第１，第２の内部電極にサーミスタ
素体層を介して重なり合うように配置されているチップ
型サーミスタ１。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、温度センサ、ある
いは電子回路における温度補償や電流の制御等に用いら
れるチップ型サーミスタに関し、より詳細には、サーミ
スタ素体内に内部電極が配置されている形式のチップ型
サーミスタの改良に関する。

【０００２】

【従来の技術】サーミスタ素体内に内部電極が配置され
ているチップ型サーミスタの一例が、特開平５−２４３
００７号に開示されている。図１０は、この先行技術に
記載のチップ型サーミスタを説明するための断面図であ
る。チップ型サーミスタ５１では、半導体セラミックス
よりなるサーミスタ素体５２内に内部電極５３ａ〜５３
ｃが形成されている。内部電極５３ａ，５３ｂは、サー
ミスタ素体５２内の同じ高さ位置に形成されており、先
端が所定の距離を隔てて対向されている。また、内部電
極５３ａ，５３ｂは、サーミスタ素体５２の端面５２
ａ，５２ｂにそれぞれ引き出されている。

【０００３】他方、内部電極５３ｃは、サーミスタ素体
層を介して内部電極５３ａ，５３ｂに重なり合うように
配置されており、かつ内部電極５３ｃは、サーミスタ素
体５２の端面５２ａ，５２ｂには至らないように構成さ
れている。端面５２ａ，５２ｂを覆うように、外部電極
５４ａ，５４ｂが形成されている。

【０００４】チップ型サーミスタ５１では、サーミスタ
素体５２の端面５２ａ，５２ｂにおいて、内部電極５３
ａ，５３ｂが外部電極５４ａ，５４ｂにそれぞれ接続さ
れている。従って、外部電極５４ａ，５４ｂを例えばメ
ッキにより形成する場合、電解液が内部電極５３ａ，５
３ｂの端面５２ａ，５２ｂに露出している部分からサー
ミスタ素体５２内に侵入し、信頼性を低下させるという
問題があった。

【０００５】また、実装に際し、フラックスが上記端面
５２ａ，５２ｂの上記内部電極５３ａ，５３ｂが引き出
された部分からサーミスタ素体５２内に侵入し、信頼性
を低下させる恐れがあった。

【０００６】そこで、上記のような問題を解決するもの
として、特開平６−５３００９号公報には、図１１に示
すチップ型サーミスタ６１が開示されている。チップ型
サーミスタ６１は、サーミスタ素体６２内に内部電極６
３ａ〜６３ｃをサーミスタ素体層を介して重なり合うよ
うに配置した構造を有する。なお、内部電極６３ａ〜６
３ｃは、サーミスタ素体６２の端面６２ａ，６２ｂには
至らないように形成されている。端面６２ａ，６２ｂを
覆うように外部電極６４ａ，６４ｂが形成されている。

【０００７】チップ型サーミスタ６１では、内部電極６
３ａ〜６３ｃの端部と外部電極６４ａまたは６４ｂとの
間の距離Ｌにより抵抗値が調整される。従って、内部電
極６３ａ〜６３ｃを有せずに、外部電極６４ａ，６４ｂ
のみを形成したサーミスタに比べて抵抗値を低下させる
ことができると共に、内部電極６３ａ〜６３ｃがサーミ
スタ素体６２の端面６２ａ，６２ｂに露出していないた
め、外部電極形成時に電解液がサーミスタ素体６２内に
侵入する恐れがなく、かつ実装時にフラックスが侵入す
る恐れもない。

【０００８】

【発明が解決しようとする課題】しかしながら、特開平
６−５３００９号に開示されているチップ型サーミスタ
では、実際には、内部電極６３ａ〜６３ｃを有するサー
ミスタ素体６２を得るためにマザーの積層体から個々の
チップ型サーミスタ６１のための積層体を切断する際の
寸法バラツキにより、上記距離Ｌがバラツキがちであっ
た。従って、上記距離Ｌのバラツキ、並びに、外部電極
の寸法バラツキにより、得られる抵抗値のバラツキが大
きくなり、歩留りが低下するという問題があった。

【０００９】本発明の目的は、製造時や実使用時の条件
による信頼性の劣化が生じ難く、かつ抵抗値のバラツキ
が生じ難く、製造に際しての歩留りを高め得るチップ型
サーミスタを提供することにある。

【００１０】

【課題を解決するための手段】請求項１に記載の発明に
係るチップ型サーミスタは、サーミスタ素体と、前記サ
ーミスタ素体の両端面に形成された第１，第２の外部電
極と、前記サーミスタ素体の内部に形成されており、か
つ前記第１，第２の外部電極と接続されていない複数の
内部電極とを備え、前記複数の内部電極が、サーミスタ
素体層を介して厚み方向に重なり合わないように配置さ
れた第１，第２の内部電極と、第１，第２の内部電極に
サーミスタ素体層を介して重なり合うように配置された
第３の内部電極とを有することを特徴とする。このチッ
プ型サーミスタでは、第１，第２の内部電極に対して、
第３の内部電極がサーミスタ素体層を介して重なり合う
ように配置されており、該第１，第２の内部電極と他の
内部電極との重なり面積により抵抗値が調整されるの
で、これらの重なり面積を制御することによりサーミス
タ素体の寸法や外部電極寸法の如何にかかわらず、抵抗
値のバラツキを抑制することができる。また、第１〜第
３の内部電極は、サーミスタ素体内において形成されて
おり、第１，第２の外部電極に接続されていないため、
外部電極形成時や実使用時の周囲の環境の変化により影
響を受け難く、それによって信頼性が高められる。

【００１１】このチップ型サーミスタにおける第１〜第
３の内部電極の配置については、第１，第２の内部電極
がサーミスタ素体層を介して第３の内部電極に重なり合
う限り特に限定されず、例えば、請求項２に記載のよう
に、第１，第２の内部電極がサーミスタ素体内の同一高
さ位置に形成されていてもよく、その場合には、好まし
くは、第３の内部電極は、第１，第２の内部電極と異な
る高さ位置に形成され、第１，第２の内部電極に部分的
にサーミスタ素体層を介して重なり合うように配置され
る。

【００１２】また、請求項３に記載のように、第１，第
２の内部電極が、サーミスタ素体の異なる高さ位置に形
成されていてもよく、その場合には、第３の内部電極
が、第１，第２の内部電極が形成されている高さ位置の
中間高さ位置に形成され、第１，第２の内部電極にサー
ミスタ素体層を介して重なり合う。

【００１３】請求項４に記載のように、第３の内部電極
は、中間で分断されて複数の内部電極部分を有するよう
に構成されてもよく、その場合、各内部電極部分同士が
対向されることになる。

【００１４】好ましくは、請求項５に記載のように、サ
ーミスタ素体と、第１〜第３の内部電極とは、一体焼成
された積層型サーミスタにより構成される。

【００１５】

【発明の実施の形態】以下、図面を参照しつつ本発明に
係るチップ型サーミスタの非限定的な実施例を説明す
る。

【００１６】（第１の構造例）図１及び図２は、本発明
のチップ型サーミスタの第１の構造例を説明するための
断面図及び平面断面図である。チップ型サーミスタ１
は、半導体セラミックスよりなる直方体状のサーミスタ
素体２を有する。サーミスタ素体２は、サーミスタとし
て動作し得る適宜の半導体セラミックスによりなり、例
えば、Ｍｎ、Ｎｉ、Ｃｏ、ＣｕもしくはＦｅなどの酸化
物を用いて調製することにより得られる。

【００１７】サーミスタ素体２内には、第１，第２の内
部電極３ａ，３ｂが同じ高さ位置に形成されている。第
１，第２の内部電極３ａ，３ｂは、サーミスタ素体２の
対向二端面２ａ，２ｂには至らないように形成されてい
る。

【００１８】他方、第３の内部電極３ｃが、サーミスタ
素体２内に形成されている。内部電極３ｃは、第１，第
２の内部電極３ａ，３ｂとサーミスタ素体層を介して重
なり合うように配置されている。また、第３の内部電極
３ｃも、端面２ａ，２ｂには至らないように形成されて
いる。

【００１９】内部電極３ａ〜３ｃは、Ａｇ、Ａｇ−Ｐｄ
合金などの適宜の導電性材料により構成され得る。端面
２ａ，２ｂを覆うように、第１，第２の外部電極４ａ，
４ｂが形成されている。外部電極４ａ，４ｂは、メッ
キ、蒸着もしくはスパッタリングなどの適宜の方法によ
り形成することができる。また、外部電極４ａ，４ｂの
材料についても、Ａｇ、Ｎｉ、Ｓｎ、Ｐｂなどの適宜の
導電性材料で構成することができ、また、これらの材料
を複数用い、複数層構成としてもよい。例えば、第１層
がＡｇ、第２層がＮｉ、第３層がＳｎまたはＳｎ−Ｐｂ
（半田）からなるものを例示することができる。

【００２０】チップ型サーミスタ１は、好ましくは、セ
ラミック積層一体焼成技術を用いて製造することができ
る。すなわち、図３（ａ）及び図３（ｂ）に示すセラミ
ックグリーンシート５，６を用意する。セラミックグリ
ーンシート５の上面には、第１，第２の内部電極３ａ，
３ｂを形成するために、Ａｇ−Ｐｄペーストなどの導電
ペーストを図示のように印刷する。また、セラミックグ
リーンシート６上には、第３の内部電極３ｃを形成する
ために、同じく導電ペーストをスクリーン印刷する。

【００２１】次に、セラミックグリーンシート６上にセ
ラミックグリーンシート５を積層し、さらに上下に導電
ペーストが印刷されていない無地のセラミックグリーン
シートを適宜の枚数積層し、積層体を得る。得られた積
層体を厚み方向に加圧し、焼成することにより、導電ぺ
ーストを焼き付けると共に、セラミックグリーンシート
を焼成し、図１、図２に示したサーミスタ素体２を得る
ことができる。

【００２２】チップ型サーミスタ１では、外部電極４
ａ，４ｂ間の抵抗値は、内部電極３ａ，３ｂと外部電極
４ａ，４ｂとの間の距離よりも、内部電極３ａ，３ｂと
内部電極３ｃとの重なり面積に大きく支配される。

【００２３】他方、サーミスタ素体２を量産する場合、
通常マザーの積層体を得た後、該マザーの積層体を個々
のチップ型サーミスタ１単位に厚み方向に切断し、個々
の積層体を得、これを焼成する。この場合、切断寸法に
バラツキがあったとしても、内部電極３ａ，３ｂと、内
部電極３ｃとの重なり面積が高精度に保たれる限り、得
られるチップ型サーミスタの抵抗値のバラツキを抑制す
ることができる。他方、内部電極３ａ，３ｂと内部電極
３ｃとの重なり面積については、マザーの積層体を得る
段階で容易に制御し得る。すなわち、マザーのセラミッ
クグリーンシート上に導電ペーストを正確に印刷し、マ
ザーのセラミックグリーンシートを積層する際に注意を
払うだけで、上記重なり面積を容易にかつ高精度に制御
することができる。従って、チップ型サーミスタ１で
は、最終的に得られたサーミスタ素体２の寸法バラツキ
や外部電極４ａ，４ｂの形成位置のバラツキに余り影響
を受けることなく、抵抗値のバラツキを確実に低減する
ことができる。

【００２４】（第２の構造例）図４は、本発明の第２の
構造例に係るチップ型サーミスタを説明するための断面
図である。

【００２５】チップ型サーミスタ１１は、半導体セラミ
ックスよりなるサーミスタ素体１２内に、第１〜第３の
内部電極１３ａ〜１３ｃを配置した構造を有する。第１
の内部電極１３ａと、第２の内部電極１３ｂとは、互い
に重なり合わないように、かつ異なる高さ位置に形成さ
れている。また、第３の内部電極１３ｃは、内部電極１
３ａ，１３ｂとサーミスタ素体層を介して重なり合うよ
うに、両者の中間高さ位置に形成されている。

【００２６】第１〜第３内部電極１３ａ〜１３ｃは、図
示のようにサーミスタ素体１２内に埋設されており、端
面１２ａ，１２ｂには至らないように形成されている。
端面１２ａ，１２ｂには、外部電極１４ａ，１４ｂが形
成されている。

【００２７】すなわち、内部電極１３ａ〜１３ｃの配置
が、第１の構造例と異なる点を除いては、チップ型サー
ミスタ１１は、図１に示したチップ型サーミスタ１と同
様に構成されている。

【００２８】本構造例においても、抵抗値は、第１の内
部電極１３ａと、第３の内部電極１３ｃとの重なり面積
及び第３の内部電極１３ｃと第２の内部電極１３ｂとの
重なり面積に支配されるため、サーミスタ素体１２の寸
法や外部電極１４ａ，１４ｂの寸法バラツキの影響をほ
とんど受けることなく、抵抗値のバラツキを効果的に低
減することができる。

【００２９】図５は、上記チップ型サーミスタ１１を製
造するに際し用いられるセラミックグリーンシート及び
その上に形成される電極形状を示す分解斜視図である。
サーミスタ素体１２についても、サーミスタ素体２と同
様に、セラミック積層一体焼成技術を用いて製造するこ
とができる。すなわち、セラミックグリーンシート１５
ａ〜１５ｅを用意する。セラミックグリーンシート１５
ｂ〜１５ｄ上には、それぞれ、第２の内部電極１３ｂ、
第３の内部電極１３ｃ及び第１の内部電極１３ａを形成
するために導電ペーストをスクリーン印刷する。しかる
後、セラミックグリーンシート１５ａ〜１５ｅを積層
し、さらに必要に応じて上下に無地のセラミックグリー
ンシートを適宜の枚数積層し、積層体を得る。得られた
積層体を厚み方向に加圧した後、焼成することにより、
サーミスタ素体１２を得ることができる。

【００３０】（他の変形例）チップ型サーミスタ１，１
１では、それぞれ、第１〜第３の内部電極として、上述
した３枚の内部電極を図示のように配置したが、本発明
における第１〜第３の内部電極は、様々な態様で配置す
ることができる。

【００３１】例えば、図６（ａ）に示すチップ型サーミ
スタ２１では、第１，第２の内部電極３ａ，３ｂが異な
る高さ位置に３組配置されており、ある組の第１，第２
の内部電極３ａ，３ｂと、隣接する内部電極３ａ，３ｂ
との間に、それぞれ、第３の内部電極３ｃが配置されて
いる。

【００３２】また、図６（ｂ）に示すチップ型サーミス
タ２２では、第１，第２の内部電極３ａ，３ｂの下方に
第３の内部電極３ｃが形成されているだけでなく、上方
にも第３の内部電極３ｃが形成されている。

【００３３】チップ型サーミスタ２１，２２に示したよ
うに、第１〜第３の内部電極は、複数層形成されていて
もよく、その場合においても、第１，第２の外部電極４
ａ，４ｂ間の抵抗値は、第１，第２の内部電極と第３の
内部電極との重なり面積により支配されるため、チップ
型サーミスタ１と同様に抵抗値のバラツキを低減するこ
とができる。

【００３４】また、第２の構造例のチップ型サーミスタ
１１においても、第１〜第３の内部電極の配置について
は、図７（ａ）及び（ｂ）に示すように適宜変更するこ
とができる。

【００３５】図７（ａ）に示すチップ型サーミスタ２３
では、第１の内部電極１３ａと、第２の内部電極１３ｂ
との間に、第３の内部電極１３ｃ，１３ｃ、すなわち２
層の第３の内部電極が配置されている。

【００３６】また、図７（ｂ）に示すチップ型サーミス
タ２４では、第１，第２の内部電極１３ａ，１３ｂの間
に第３の内部電極１３ｃが配置されており、第２の内部
電極１３ｂの下方に、さらに第３の内部電極１３ｃを介
して第１の内部電極１３ａが配置されている。

【００３７】図８（ａ）は、本発明のチップ型サーミス
タのさらに他の変形例を説明するための平面断面図であ
る。ここでは、第１，第２の内部電極３ａ，３ｂは、同
一高さ位置に形成されているが、第１，第２の内部電極
３ａ，３ｂがサーミスタ素体２の幅方向に沿って所定距
離を隔てて配置されている。また、第３の内部電極３ｃ
は、第１，第２の内部電極３ａ，３ｂよりも下方に配置
されている。チップ型サーミスタ２５においても、第
１，第２の内部電極３ａ，３ｂと第３の内部電極３ｃと
の重なり面積により、外部電極４ａ，４ｂ間の抵抗値が
支配されるため、チップ型サーミスタ１と同様に、抵抗
値のバラツキを低減することができる。

【００３８】図８（ｂ）は、本発明のチップ型サーミス
タの他の構造例を示す縦断面図である。チップ型サーミ
スタ２６では、第１，第２の内部電極３ａ，３ｂがサー
ミスタ素体２のある高さ位置において所定距離を隔てて
形成されており、第３の内部電極３ｃが、第１，第２の
内部電極３ａ，３ｂと異なる高さ位置に形成されてい
る。なお、第３の内部電極３ｃは、サーミスタ素体２の
中央で分断されており、それによって複数の内部電極部
分３ｃ₁ ，３ｃ₂ を有する。すなわち、内部電極３ｃ
は、チップ型サーミスタ１（図１参照）における第３の
内部電極３ｃを中央で分断した構造に相当する。この場
合においても、外部電極４ａ，４ｂ間の抵抗値は、第１
の内部電極３ａと、内部電極部分３ｃ₁ との重なり面積
により及び第２の内部電極３ｂと、内部電極部分３ｃ₁
との重なり面積により支配されるため、チップ型サーミ
スタ１と同様に抵抗値のバラツキを低減することができ
る。

【００３９】チップ型サーミスタ２６から明らかなよう
に、第３の内部電極については、ある高さ位置におい
て、複数の内部電極に分断された構成を有していてもよ
い。従って、図９（ａ）に示すチップ型サーミスタ２７
のように、第３の内部電極として、同じ高さ位置におい
て３つに分断された内部電極部分３ｃ₁ 〜３ｃ₃ を有す
るように構成してもよい。

【００４０】また、図９（ｂ）に示すチップ型サーミス
タ２８のように、第２の構造例のチップ型サーミスタ１
１において、第３の内部電極１３ｃを、２枚の内部電極
部分１３ｃ₁ ，１３ｃ₂ に分断した構成としてもよい。

【００４１】さらに、図９（ｃ）に示すチップ型サーミ
スタ２９のように、第３の内部電極１３ｃ₁ ，１３ｃ₂
を、異なる高さ位置に配置した構成としてもよい。

【００４２】

【実施例】図１に示したチップ型サーミスタ１及び図４
に示したチップ型サーミスタ１１を、それぞれ以下の仕
様で作成し、実施例１，実施例２とし、従来例として、
図１０（ｂ）に示したチップ型サーミスタを電極の位置
を除いては同様にして作製した。

【００４３】すなわち、サーミスタ素体２，１２，６２
として、１．６×０．８×厚み０．８ｍｍの寸法を有
し、かつ負の抵抗温度特性を有するセラミックからなる
ものを用いた。

【００４４】また、設計抵抗値が１０Ωとなるように図
１、図４及び図１１に示したように複数の内部電極を形
成し、それぞれ、サーミスタ素体を作製した。このよう
にして得られた実施例１，２及び従来例に従ったサーミ
スタ素体について、以下の要領で高温放置試験、湿
中放置試験、低温放置試験、ヒートサイクル試験及
び湿中通電試験を行い、評価した。また、各サーミス
タ素体の両端面にＡｇの厚膜電極を焼付け、その上にＮ
ｉを１μｍ、Ｓｎを２μｍの厚みに電解メッキし、外部
電極を形成し、しかる後、得られたチップ型サーミスタ
についても上記各試験を行った。結果を下記の表１に示
す。

【００４５】高温放置試験…サーミスタ素体またはチ
ップ型サーミスタを１２５℃の温度で５０００時間放置
した後、抵抗値の変化を測定した。 湿中放置試験…６０℃及び相対湿度９５％の環境にサ
ーミスタ素体またはチップ型サーミスタを５０００時間
放置した後、放置後の抵抗値の変化を測定した。

【００４６】低温放置試験…−４０℃の温度にサーミ
スタ素体またはチップ型サーミスタを５０００時間放置
した後、抵抗値の変化を測定した。 ヒートサイクル試験…１２５℃から−５５℃まで５分
で降温し、−５℃から１２５℃まで５分で昇温する工程
を１サイクルとして、該サイクルを１００サイクル繰り
返した後、２５℃における抵抗値の変化を測定した。

【００４７】湿中通電試験…サーミスタ素体またはチ
ップ型サーミスタに相対湿度９５％の雰囲気下で、１０
ｍＡの電流を通電し、５０００時間経過後の抵抗値の変
化を測定した。

【００４８】また、上記実施例１，２及び従来例の各チ
ップ型サーミスタについて、２５℃における抵抗値Ｒ₂₅
と、２５℃における抵抗値のバラツキと、２５℃と５０
℃との間におけるＢ定数並びに該Ｂ定数のバラツキを測
定した。結果を下記の表１に示す。

【００４９】

【表１】

【００５０】なお、本発明は上記実施例のような負特性
サーミスタに限定されるものではなく、正特性サーミス
タであってもよい。

【００５１】

【発明の効果】請求項１に記載の発明によれば、サーミ
スタ素体の両端面に形成された第１，第２の外部電極間
の抵抗値は、サーミスタ素体内に配置された第１，第２
の内部電極と第３の内部電極との重なり面積により支配
されるため、サーミスタ素体の寸法や第１，第２の外部
電極の形成位置が若干ばらついたとしても、第１，第２
の外部電極間の抵抗値がほとんどばらつかない。従っ
て、チップ型サーミスタの抵抗値のバラツキを低減する
ことができる。

【００５２】加えて、第１〜第３の内部電極は、サーミ
スタ素体内に埋設されており、第１，第２の外部電極と
接続されていないため、例えば第１，第２の外部電極を
メッキにより形成したとしても、電解液がサーミスタ素
体内に侵入し難い。同様に、表面実装時に、フラックス
等がサーミスタ素体内に侵入し難く、かつ実使用時に、
周囲の湿度が高い場合であったも、サーミスタ素体内へ
の湿気の侵入も生じ難い。よって、抵抗値のバラツキが
小さいだけでなく、信頼性に優れた対環境特性の良好な
チップ型サーミスタを提供することが可能となる。

【００５３】請求項５に記載の発明によれば、上記サー
ミスタ素体と、第１〜第３の内部電極が、一体焼成され
た積層型のサーミスタ素体により構成されているので、
積層セラミック一体焼成技術を用いて請求項１に記載の
発明に係るチップ型サーミスタを容易に量産することが
できると共に、小型化も容易である。

【図面の簡単な説明】

【図１】本発明に係るチップ型サーミスタの第１の構造
例を説明するための断面図。

【図２】図１に示したチップ型サーミスタの平面断面
図。

【図３】ａ及びｂは、本発明の第１の構造例に係るチッ
プ型サーミスタを得るのに用いられるセラミックグリー
ンシート及びその上に形成される電極形状を説明するた
めの各平面図。

【図４】本発明の第２の構造例に係るチップ型サーミス
タを説明するための縦断面図。

【図５】図４に示したチップ型サーミスタを得るのに用
いられるセラミックグリーンシート及び電極形状を説明
するための分解斜視図。

【図６】（ａ）及び（ｂ）は、第１の構造例に係るチッ
プ型サーミスタの変形例を説明するための各縦断面図。

【図７】（ａ）及び（ｂ）は、第２の構造例のチップ型
サーミスタの変形例を説明するための各縦断図。

【図８】（ａ）及び（ｂ）は、本発明のチップ型サーミ
スタのさらに他の変形例を説明するための平面断面図及
び縦断面図。

【図９】（ａ）、（ｂ）及び（ｃ）は、本発明のチップ
型サーミスタの他の変形例を説明するための各縦断面
図。

【図１０】従来のチップ型サーミスタの一例を示す縦断
面図。

【図１１】従来のチップ型サーミスタの他の例を説明す
るための縦断面図。

【符号の説明】

１…チップ型サーミスタ ２…サーミスタ素体 ２ａ，２ｂ…端面 ３ａ，３ｂ…第１，第２の内部電極 ３ｃ…第３の内部電極 ４ａ，４ｂ…第１，第２の外部電極 １１…チップ型サーミスタ １２…サーミスタ素体 １２ａ，１２ｂ…端面 １３ａ，１３ｂ…第１，第２の内部電極 １３ｃ…第３の内部電極 １４ａ，１４ｂ…第１，第２の外部電極 ２１〜２６…チップ型サーミスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 サーミスタ素体と、 前記サーミスタ素体の両端面に形成された第１，第２の
   外部電極と、 前記サーミスタ素体の内部に形成されており、かつ前記
   第１，第２の外部電極と接続されていない複数の内部電
   極とを備え、前記複数の内部電極が、サーミスタ素体層
   を介して厚み方向に重なり合わないように配置された第
   １，第２の内部電極と、第１，第２の内部電極にサーミ
   スタ素体層を介して重なり合うように配置された第３の
   内部電極とを有することを特徴とする、チップ型サーミ
   スタ。
2. 【請求項２】 第１，第２の内部電極が、サーミスタ素
   体内の同一高さ位置に形成されている、請求項１に記載
   のチップ型サーミスタ。
3. 【請求項３】 第１，第２の内部電極が、前記サーミス
   タ素体の異なる高さ位置に形成されており、第３の内部
   電極が第１，第２の内部電極が形成されている高さ位置
   の中間高さ位置に形成されていることを特徴とする、請
   求項１に記載のチップ型サーミスタ。
4. 【請求項４】 第３の内部電極が中間で分断されて複数
   の内部電極部分を有するように構成されており、内部電
   極部分同士が対向されていることを特徴とする、請求項
   １に記載のチップ型サーミスタ。
5. 【請求項５】 前記サーミスタ素体と、第１〜第３の内
   部電極とが、一体焼成された積層型サーミスタにより構
   成されている、請求項１〜４の何れかに記載のチップ型
   サーミスタ。