JP3771097B2

JP3771097B2 - Semiconductor integrated circuit device and semiconductor device using the same

Info

Publication number: JP3771097B2
Application number: JP35182199A
Authority: JP
Inventors: 淳村本
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-12-10
Filing date: 1999-12-10
Publication date: 2006-04-26
Anticipated expiration: 2019-12-10
Also published as: JP2001168274A

Description

【０００１】
【発明の属する技術分野】
本発明は、基板または他の半導体集積回路装置と組み合わせて用いられる半導体集積回路装置、および組み合わされた半導体装置に関し、特にその接続部の構成に関する。
【０００２】
【従来の技術】
従来、半導体集積回路の高集積度化に伴って、特性の異なる２種類の半導体集積回路装置、例えばバイポーラチップとＣＭＯＳチップ、アナログ系チップとディジタル系チップ、カスタムチップとスタンダードチップなど、を小さい空間に実装する手段として第１の半導体集積回路装置を第２の半導体集積回路装置の上に搭載するチップオンチップ方式の半導体装置が実用されている。
【０００３】
図５は、従来のチップオンチップ方式で実装された半導体装置の構造を示す図である。同図において、第１の半導体集積回路装置５１０には配線パッド５１１が形成され、この配線パッド５１１に突起電極、すなわちバンプ５１２が形成されている。第２の半導体集積回路装置５２０には、第１の半導体集積回路装置５１０の配線パッド５１１に対向するように、配線パッド５２１が形成され、この配線パッド５２１に突起電極、すなわちバンプ５２２が形成されている。
【０００４】
第１の半導体集積回路装置５１０と第２の半導体集積回路装置５２０との間は、対向するバンプ５１２とバンプ５２２で電気的に所要の接続が行われている。
【０００５】
このように第１の半導体集積回路装置５１０と接続された第２の半導体集積回路装置５２０が、基板５３０に載置される。そして、第２の半導体集積回路装置５２０の周辺部に形成されている電極５２３と基板５３０の周辺部に形成されている電極５３１とがワイヤーボンディングされたリードワイヤーＷで接続され、また、基板５３０の裏面側から、外部接続用半田バンプＢが導出される。
【０００６】
そして、樹脂によりモールドして、最終的にパッケージし、第１の半導体集積回路装置を第２の半導体集積回路装置の上に搭載し、一体化構成したチップオンチップ方式の半導体装置５０が形成されている。
【０００７】
また、図６は、従来のチップオンチップ方式で実装された、他の半導体装置の構造を示す図である。同図において、第１の半導体集積回路装置６１０には配線パッド６１１が形成され、この配線パッド６１１に突起電極すなわちバンプ６１２が形成されている。第２の半導体集積回路装置６２０には、第１の半導体集積回路装置６１０の配線パッド６１１に対向するように、配線パッド６２１が形成され、この配線パッド６２１に突起電極すなわちバンプ６２２が形成されている。
【０００８】
第１の半導体集積回路装置６１０と第２の半導体集積回路装置６２０との間は、対向するバンプ６１２とバンプ６２２で電気的に所要の接続が行われている。
【０００９】
このように第１の半導体集積回路装置６１０と接続された第２の半導体集積回路装置６２０に接続電極６２３が設けられる。この接続電極６２３から、ワイヤーボンディングされたリードワイヤーＷにより、外部接続用リード端子Ｔが導出される。
【００１０】
そして、樹脂によりモールドして、最終的にパッケージし、第１の半導体集積回路装置を第２の半導体集積回路装置の上に搭載し、一体化構成したチップオンチップ方式の半導体装置６０が形成されている。
【００１１】
このように、第２の半導体集積回路装置である親チップ５２０、６２０の上に第１の半導体集積回路装置である子チップ５１０、６１０が搭載され一体化されており、比較的小さい空間に実装することができる。
【００１２】
また、図示していないが、第２の半導体集積回路装置である親チップ５２０、６２０を用いず、第１の半導体集積回路装置である子チップ５１０、６１０を直に基板に取り付ける場合には、基板側に子チップ５１０、６１０のバンプ５１２、６１２と対向するバンプを形成して接続することになる。
【００１３】
【発明が解決しようとする課題】
しかし、この従来のチップオンチップ方式による一体化構成の半導体装置５０等では、対向して接続される双方のチップ或いは基板にそれぞれバンプを形成する必要があり、このバンプの形成に時間を要していた。
【００１４】
また、双方のチップのバンプの形成される位置は正確に対向している必要があり、その選択の自由度が制限されていた。
【００１５】
そこで、本発明は、チップオンチップ方式による一体化構成の半導体装置等を構成する半導体集積回路装置のバンプを不要とし、また組み合わされる基板または他の半導体集積回路装置の選択の自由度を向上することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１の半導体集積回路装置は、本体部の一面側に複数の配線パッドが形成されている半導体集積回路装置であって、
前記本体部の表面より所定深さの位置に各配線パッドが露出して設けられているとともに、前記各配線パッドの終端部から本体部の一方側端にかけて、前記配線パッドの幅と同等もしくは広い幅で且つ前記配線パッド毎に、それぞれ本体部に切り欠きが設けられていることを特徴とする。
【００１７】
請求項２の半導体装置は、本体部の一面側に複数の配線パッドが形成されている半導体集積回路装置であって、前記本体部の表面より所定深さの位置に各配線パッドが露出して設けられているとともに、前記各配線パッドの終端部から本体部の一方側端にかけて、前記配線パッドの幅と同等もしくは広い幅で且つ前記配線パッド毎に、それぞれ本体部に切り欠きが設けられている第１の半導体集積回路装置と、
一面側に複数の突起電極が設けられた基板もしくは第２の半導体集積回路装置であって、前記複数の突起電極は、前記第１の半導体集積回路装置の前記複数の配線パッドにそれぞれ対応して設けられ、且つ当接面の幅が前記切り欠きに収まる幅にされるとともに、前記当接面の長さが前記配線パッドの当接面よりも前記切り欠きの方向に長くされている基板もしくは第２の半導体集積回路装置とを備え、
前記第１の半導体集積回路装置の前記複数の配線パッドと前記基板もしくは第２の半導体集積回路装置の前記複数の突起電極がそれぞれ接合されていることを特徴とする。
【００１８】
本発明の半導体集積回路装置、半導体装置に依れば、請求項１の半導体集積回路装置、請求項２の第１の半導体集積回路装置には、配線パッドを形成するのみでよく、突起電極すなわちバンプを形成しなくとも良いから、バンプ形成の工程が簡略化できる。
【００１９】
またリードワイヤによる接続手段を採る場合には、切り欠けを設けていることによって、リードワイヤによる導出のためのループ高さを低くすることができる。したがって、半導体装置としての厚みに制限を受けることなく、薄型化を図ることができる。
【００２０】
また、配線パッドから本体部の一方側端にかけてそれぞれ本体部に切り欠きが設けられているから、組み合わされる基板または他の半導体集積回路装置の選択の自由度を向上することができる。
【００２１】
さらに、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して、順次説明する。
【００２３】
図１は、本発明の第１の実施の形態に係る、半導体集積回路装置１０の構造を示す図であり、同図（ａ）は断面図を、同図（ｂ）は平面図をそれぞれ模式的に示す図である。
【００２４】
図１において、半導体集積回路装置１０は、半導体集積回路装置本体１０１の一面側に、他の装置との電気的接続を行うための配線パッド１０２を複数設けている。通常、この配線パッド１０２にはその表面に接続用に突起電極すなわちバンプが設けられるが、本発明ではバンプは設けずに、配線パッド１０２のみを設けている。
【００２５】
この配線パッド１０２はそれ自体一定の厚みを有し、また半導体集積回路装置本体１０１の表面から所定の深さの位置に、露出して設けられている。
【００２６】
そして、配線パッド１０２の設けられている深さで、配線パッド１０２の位置から半導体集積回路装置本体１０１の一方の側端に向けて、半導体集積回路装置本体１０１が配線パッド１０２の幅と同等或いはやや広い幅で切り欠かれている。すなわち、配線パッド１０２ごとに切り欠き部１０４が形成されている。
【００２７】
また、切り欠け部１０４は、図１では同図（ｂ）に示されるように配線パッド１０２からほぼ同じ幅で設けられているが、これに代えて切り欠け部１０４の幅を配線パッド１０２の基部から図中破線で例示するように徐々に広くするなど、任意の形状に形成することができる。
【００２８】
半導体集積回路装置においては一般に、内部素子の形成後に、電極を配線し、その後に半導体集積回路を保護するためにパッシベーション膜を形成する。本発明では、切り欠き部１０４を形成する手段として、配線パッド１０２形成後にパッシベーション膜１０３を形成する際に、配線パッド１０２とこれに続く半導体集積回路装置本体１０１の側端方向を除いて、パッシベーション膜１０３を必要な厚さに形成することにより、配線パッド１０２の所定深さでの露出と、切り欠き部１０４の形成とを同時に行うことができる。
【００２９】
なお、この切り欠き部１０４の形成は上記パッシベーション膜１０３の形成と別に、半導体集積回路装置本体１０１に配線パッド１０２等を設けた後に、所要の部分を削り取ることに依って形成することもできる。
【００３０】
この半導体集積回路装置１０は、配線パッド１０２が、基板もしくは他の半導体集積回路装置の突起電極すなわちバンプと接合されて、使用される。或いは、配線パッド１０２からリードワイヤによって基板とか他の半導体集積回路装置の接続部位に接続される。
【００３１】
このリードワイヤによる接続手段を採る場合には、切り欠け部１０４を設けていることによって、リードワイヤによる導出のためのループ高さを低くすることができる。したがって、半導体装置としての厚みに制限を受けることなく、薄型化を図ることができる。
【００３２】
また、この切り欠け部１０４の幅を前述のように、配線パッド１０２の基部から徐々に広くする等の手段を採用することで、リードワイヤの配線方向をそのループ高さを低く保ったまま、任意に決定でき、リードワイヤによる接続の自由度を確保することができる。
【００３３】
図２は、本発明の第２の実施の形態に係り、図１の半導体集積回路装置１０を基板２０と組み合わせた半導体装置の構造を示す図である。
【００３４】
図２において、半導体集積回路装置本体１０１と配線パッド１０２とから構成される半導体集積回路装置１０は図１におけると同じものであるので、説明を省略する。
【００３５】
基板２０は、基板本体２０１と突起電極すなわちバンプ２０２と外部接続用半田バンプＢとから構成される。基板本体２０１の一面側にはバンプ２０２が形成されている。このバンプ２０２は、半導体集積回路装置１０の配線パッド１０２に対応して設けられており配線パッド１０２に当接し、電気的に接続される。そして、バンプ２０２の図中奥行き方向の幅は半導体集積回路装置本体１０１の切り欠け部１０４に収まるような幅とされており、図中横方向への長さは、配線パッド１０２の長さよりも長くされている。また、基板本体２０１の他面側から外部接続用半田バンプＢが導出されている。
【００３６】
そして、基板２０に半導体集積回路装置１０が載置され、基板２０のバンプ２０２が半導体集積回路装置１０の１０４にはまり込み、配線パッド１０２とバンプ２０２が当接し電気的に接続される。
【００３７】
この後、樹脂によりモールドして最終的にパッケージしても良いし、また別の容器に収納してもよく、半導体装置として完成される。
【００３８】
この本発明の半導体集積回路装置及び半導体装置はこのように構成されるから、半導体集積回路装置１０は、配線パッド１０２を形成するのみでよく、バンプを形成しなくとも良いから、その分バンプ形成の工程が簡略化できる。
【００３９】
また、配線パッド１０２から半導体集積回路装置本体１０１の一方側端にかけてそれぞれ半導体集積回路装置本体１０１に切り欠きが設けられているから、バンプ２０２の位置が多少配線パッド１０２の位置とずれていたとしても組み合わせることができ、バンプ２０２の長さが多少短く或いは長くとも組み合わせることができる。このように、組み合わされる基板２０の選択の自由度を向上することができ、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。また、製作上の位置ズレに対する許容値を大きくすることができる。
【００４０】
また、半導体集積回路装置１０と基板２０とを組み合わせた状態で、バンプ２０２が半導体集積回路装置本体１０１の側方に露出するように長く形成される場合には、このバンプ２０２を用いてプロービングを実施することができるから、組み合わせた状態での電気的特性の測定を容易に行うことができる。
【００４１】
図３は、本発明の第３の実施の形態に係り、図１の半導体集積回路装置１０を他の半導体集積回路装置３０と組み合わせた半導体装置の構造を示す図である。
【００４２】
図３において、図中半導体集積回路装置本体１０１と配線パッド１０２とから構成される半導体集積回路装置１０は図１におけると同じものであるので、説明を省略する。なお、説明の便宜のために、この半導体集積回路装置１０を第１の半導体集積回路装置または子チップと表現し、上記他の半導体集積回路装置３０を第２の半導体集積回路装置または親チップと表現する。
【００４３】
第２の半導体集積回路装置すなわち親チップ３０は、半導体集積回路装置本体３０１と配線パッド３０２と突起電極すなわちバンプ３０３とから構成される。半導体集積回路装置本体３０１の一面側には配線パッド３０２が、子チップ１０の配線パッド１０２に対応して設けられている。そして、突起電極すなわちバンプ３０３が形成されており、配線パッド１０２に当接し電気的に接続される。
【００４４】
そして、バンプ３０３の図中奥行き方向の幅は半導体集積回路装置本体１０１の切り欠け部１０４に収まるような幅とされており、図中横方向への長さは、配線パッド１０２の長さよりも長くされている。したがって、親チップ３０に子チップ１０が載置され、親チップ３０のバンプ３０３が子チップ１０の切り欠き部１０４にはまり込み、配線パッド１０２とバンプ３０３が当接し電気的に接続される。
【００４５】
なお、親チップ３０から外部へのリード端子の導出は、従来例の図５のように基板を用いて行うことも、或いは従来例の図６のようにリードワイヤで行うこともできる。その後、樹脂によりモールドして最終的にパッケージしても良いし、また別の容器に収納してもよく、半導体装置として完成される。
【００４６】
本実施の形態においても、半導体集積回路装置１０は、第１，第２の実施の形態と同様の効果を奏することができる。
【００４７】
また、配線パッド１０２から半導体集積回路装置本体１０１の一方側端にかけてそれぞれ半導体集積回路装置本体１０１に切り欠きが設けられているから、配線パッド３０２、バンプ３０３の位置が多少配線パッド１０２の位置とずれていたとしても組み合わせることができ、バンプ３０３の長さが多少短く或いは長くとも組み合わせることができる。
【００４８】
このように、組み合わされる親チップ３０の選択の自由度を向上することができ、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。また、製作上の位置ズレに対する許容値を大きくすることができる。
【００４９】
また、子チップ１０と親チップ３０とを組み合わせた状態で、バンプ３０３が半導体集積回路装置本体１０１の側方に露出するように長く形成される場合には、このバンプ３０３を用いてプロービングを実施することができるから、組み合わせた状態での電気的特性の測定を容易に行うことができる。
【００５０】
図４は、本発明の第４の実施の形態に係り、図１の半導体集積回路装置１０を他の半導体集積回路装置４０と組み合わせた半導体装置の構造を示す図である。
【００５１】
図４において、図中半導体集積回路装置本体１０１と配線パッド１０２とから構成される半導体集積回路装置すなわち子チップ１０は図１におけると同じものであるので、説明を省略する。
【００５２】
第２の半導体集積回路装置すなわち親チップ４０は、半導体集積回路装置本体４０１と配線パッド４０２と突起電極すなわちバンプ４０３とから構成される。半導体集積回路装置本体４０１の一面側には配線パッド４０２が、子チップ１０の配線パッド１０２に対応して、しかし、ずれた位置に設けられている。そして、突起電極すなわちバンプ４０３が形成されており、配線パッド１０２に当接し電気的に接続される。
【００５３】
そして、バンプ４０３の図中奥行き方向の幅は半導体集積回路装置本体１０１の切り欠け部１０４に収まるような幅とされており、図中横方向への長さは、配線パッド１０２と配線パッド４０２の位置のずれに応じて、配線パッド１０２の長さよりも長くされている。したがって、親チップ４０に子チップ１０が載置され、親チップ４０のバンプ４０３が子チップ１０の切り欠き部１０４にはまり込み、配線パッド１０２とバンプ３０３が当接し電気的に接続される。
【００５４】
なお、親チップ４０から外部へのリード端子の導出は、第３の実施の形態におけると同様に、従来例の図５のように基板を用いて行うことも、或いは従来例の図６のようにリードワイヤで行うこともできる。その後、樹脂によりモールドして最終的にパッケージしても良いし、また別の容器に収納してもよく、半導体装置として完成される。
【００５５】
本実施の形態においても、半導体集積回路装置１０は、第１，第２の実施の形態と同様の効果を奏することができる。
【００５６】
また、配線パッド１０２から半導体集積回路装置本体１０１の一方側端にかけてそれぞれ半導体集積回路装置本体１０１に切り欠きが設けられているから、配線パッド４０２、バンプ４０３の位置が多少配線パッド１０２の位置とずれていたとしても組み合わせることができ、バンプ４０３の長さが多少短く或いは長くとも組み合わせることができる。
【００５７】
このように、組み合わされる親チップ４０の選択の自由度を向上することができ、特に、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。また、製作上の位置ズレに対する許容値を大きくすることができる。
【００５８】
また、子チップ１０と親チップ４０とを組み合わせた状態で、バンプ４０３が半導体集積回路装置本体１０１の側方に露出するように長く形成される場合には、このバンプ４０３を用いてプロービングを実施することができるから、組み合わせた状態での電気的特性の測定を容易に行うことができる。
【００５９】
【発明の効果】
本発明の半導体集積回路装置、半導体装置に依れば、請求項１の半導体集積回路装置、請求項２の第１の半導体集積回路装置には、配線パッドを形成するのみでよく、突起電極すなわちバンプを形成しなくとも良いから、バンプ形成の工程が簡略化できる。
【００６０】
また、リードワイヤによる接続手段を採る場合には、切り欠けを設けていることによって、リードワイヤによる導出のためのループ高さを低くすることができ、半導体装置としての厚みに制限を受けることなく、薄型化を図ることができる。
【００６１】
また、配線パッドから本体部の一方側端にかけてそれぞれ本体部に切り欠きが設けられているから、組み合わされる基板または他の半導体集積回路装置の選択の自由度を向上することができる。
【００６２】
さらに、バンプの形状及び設置位置に種々のバリエーションを持たせることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置の構造を示す図。
【図２】本発明の第２の実施の形態に係る半導体装置の構造を示す図。
【図３】本発明の第３の実施の形態に係る半導体装置の構造を示す図。
【図４】本発明の第４の実施の形態に係る半導体装置の構造を示す図。
【図５】従来の一体化構成の半導体装置を示す図。
【図６】従来の他の一体化構成の半導体装置を示す図。
【符号の説明】
１０半導体集積回路装置、子チップ
１０１半導体集積回路装置本体
１０２配線パッド
２０基板
１０３パッシベーション膜
１０４切り欠き部
２０１基板本体
２０２バンプ
３０，４０親チップ
３０１，４０１半導体集積回路装置本体
３０２，４０２配線パッド
３０３，４０３バンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device used in combination with a substrate or another semiconductor integrated circuit device, and a combined semiconductor device, and more particularly to a configuration of a connection portion thereof.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as the degree of integration of semiconductor integrated circuits increases, two types of semiconductor integrated circuit devices having different characteristics, such as bipolar chips and CMOS chips, analog chips and digital chips, custom chips and standard chips, and the like are reduced in space. A chip-on-chip type semiconductor device in which a first semiconductor integrated circuit device is mounted on a second semiconductor integrated circuit device has been put to practical use as means for mounting on the semiconductor device.
[0003]
FIG. 5 is a diagram showing a structure of a semiconductor device mounted by a conventional chip-on-chip method. In the figure, a wiring pad 511 is formed in the first semiconductor integrated circuit device 510, and a protruding electrode, ie, a bump 512 is formed on the wiring pad 511. In the second semiconductor integrated circuit device 520, wiring pads 521 are formed so as to face the wiring pads 511 of the first semiconductor integrated circuit device 510, and bump electrodes 522 are formed on the wiring pads 521. ing.
[0004]
The first semiconductor integrated circuit device 510 and the second semiconductor integrated circuit device 520 are electrically connected with each other by the bumps 512 and the bumps 522 facing each other.
[0005]
Thus, the second semiconductor integrated circuit device 520 connected to the first semiconductor integrated circuit device 510 is placed on the substrate 530. Then, the electrode 523 formed in the peripheral part of the second semiconductor integrated circuit device 520 and the electrode 531 formed in the peripheral part of the substrate 530 are connected by a wire wire-bonded lead wire W, and the substrate 530 is also connected. The external connection solder bumps B are led out from the rear surface side of.
[0006]
Then, it is molded with resin, and finally packaged, and the first semiconductor integrated circuit device is mounted on the second semiconductor integrated circuit device, so that an integrated chip-on-chip semiconductor device 50 is formed. ing.
[0007]
FIG. 6 is a diagram showing the structure of another semiconductor device mounted by a conventional chip-on-chip method. In the figure, a wiring pad 611 is formed in the first semiconductor integrated circuit device 610, and bump electrodes 612 are formed on the wiring pad 611. In the second semiconductor integrated circuit device 620, wiring pads 621 are formed so as to face the wiring pads 611 of the first semiconductor integrated circuit device 610, and bump electrodes 622 are formed on the wiring pads 621. Yes.
[0008]
The first semiconductor integrated circuit device 610 and the second semiconductor integrated circuit device 620 are electrically connected to each other through the bumps 612 and 622 facing each other.
[0009]
Thus, the connection electrode 623 is provided in the second semiconductor integrated circuit device 620 connected to the first semiconductor integrated circuit device 610. An external connection lead terminal T is led out from the connection electrode 623 by a lead wire W wire-bonded.
[0010]
Then, it is molded with resin, and finally packaged, and the first semiconductor integrated circuit device is mounted on the second semiconductor integrated circuit device, thereby forming a chip-on-chip semiconductor device 60 that is integrally configured. ing.
[0011]
As described above, the child chips 510 and 610 as the first semiconductor integrated circuit device are mounted and integrated on the parent chips 520 and 620 as the second semiconductor integrated circuit device, and are mounted in a relatively small space. can do.
[0012]
Although not shown, when the parent chips 520 and 620 that are the second semiconductor integrated circuit devices are not used and the child chips 510 and 610 that are the first semiconductor integrated circuit devices are directly attached to the substrate, Bumps facing the bumps 512 and 612 of the child chips 510 and 610 are formed and connected to the substrate side.
[0013]
[Problems to be solved by the invention]
However, in the conventional semiconductor device 50 or the like having an integrated configuration by the chip-on-chip method, it is necessary to form bumps on both chips or substrates connected to face each other, and it takes time to form the bumps. It was.
[0014]
Further, the positions where the bumps of both chips are formed need to face each other accurately, and the degree of freedom of selection is limited.
[0015]
Therefore, the present invention eliminates the need for bumps of a semiconductor integrated circuit device constituting a semiconductor device or the like having an integrated configuration by a chip-on-chip method, and improves the degree of freedom in selecting a substrate to be combined or another semiconductor integrated circuit device. For the purpose.
[0016]
[Means for Solving the Problems]
The semiconductor integrated circuit device according to claim 1 is a semiconductor integrated circuit device in which a plurality of wiring pads are formed on one surface side of the main body,
With each interconnect pad is provided exposed at the position of a predetermined depth from the surface of the body portion, said toward one side edge of the body portion from the end portion of each wiring pad width equal to or wider of the wiring pads A width is provided for each of the wiring pads, and a notch is provided in the main body.
[0017]
The semiconductor device according to claim 2, in the semiconductor integrated circuit device is formed with a plurality of wiring pads on one side of the main body portion, to expose the respective wiring pads on the position of a predetermined depth from the surface of the body portion together provided, it said toward one side edge of the body portion from the end portion of the wiring pads, width and for each of the wiring pads at equal to or wider and the interconnection pads, the cutout in the main body portion respectively are provided A first semiconductor integrated circuit device,
A plurality of protruding electrodes the semiconductor integrated circuit device substrate or the second provided with on one side, the plurality of projecting electrodes, corresponding respectively to the plurality of wiring pads of said first semiconductor integrated circuit device Provided, and the width of the contact surface is set to a width that fits in the notch, and the length of the contact surface is longer in the direction of the notch than the contact surface of the wiring pad, or A second semiconductor integrated circuit device,
Wherein the plurality of projecting electrodes of the plurality of wiring pads the substrate or the second semiconductor integrated circuit device of the first semiconductor integrated circuit device is bonded, respectively.
[0018]
According to the semiconductor integrated circuit device and the semiconductor device of the present invention, the semiconductor integrated circuit device according to claim 1 and the first semiconductor integrated circuit device according to claim 2 only need to form wiring pads, Since it is not necessary to form bumps, the bump forming process can be simplified.
[0019]
Further, when the connection means using the lead wire is adopted, the height of the loop for lead-out by the lead wire can be lowered by providing the notch. Therefore, the thickness can be reduced without being limited by the thickness of the semiconductor device.
[0020]
Further, since the notches are provided in the main body portions from the wiring pads to one end of the main body portion, the degree of freedom in selecting a substrate to be combined or another semiconductor integrated circuit device can be improved.
[0021]
Furthermore, it is possible to give various variations to the shape and installation position of the bumps.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be sequentially described with reference to the drawings.
[0023]
1A and 1B are diagrams showing the structure of a semiconductor integrated circuit device 10 according to a first embodiment of the present invention. FIG. 1A is a cross-sectional view, and FIG. 1B is a plan view. FIG.
[0024]
In FIG. 1, a semiconductor integrated circuit device 10 is provided with a plurality of wiring pads 102 for electrical connection with other devices on one surface side of a semiconductor integrated circuit device main body 101. Usually, the wiring pads 102 are provided with protruding electrodes, ie, bumps, for connection on the surface thereof, but in the present invention, only the wiring pads 102 are provided without providing bumps.
[0025]
The wiring pad 102 itself has a constant thickness and is exposed from a surface of the semiconductor integrated circuit device body 101 at a predetermined depth.
[0026]
Then, the semiconductor integrated circuit device body 101 is equal in width to the wiring pad 102 from the position of the wiring pad 102 toward one side edge of the semiconductor integrated circuit device body 101 at the depth at which the wiring pad 102 is provided. It is cut out with a little wider width. That is, a notch 104 is formed for each wiring pad 102.
[0027]
Further, in FIG. 1, the cutout portion 104 is provided with substantially the same width from the wiring pad 102 as shown in FIG. 1B, but instead of this, the width of the cutout portion 104 is changed to the width of the wiring pad 102. It can be formed in an arbitrary shape such as gradually widening from the base as illustrated by a broken line in the figure.
[0028]
In a semiconductor integrated circuit device, generally, after forming an internal element, an electrode is wired, and then a passivation film is formed to protect the semiconductor integrated circuit. In the present invention, as a means for forming the cutout portion 104, when forming the passivation film 103 after the formation of the wiring pad 102, the passivation is performed except for the direction of the side edge of the wiring pad 102 and the semiconductor integrated circuit device body 101 following the wiring pad 102. By forming the film 103 to a required thickness, the wiring pad 102 can be exposed at a predetermined depth and the notch 104 can be formed at the same time.
[0029]
In addition to the formation of the passivation film 103, the cutout portion 104 can be formed by providing a wiring pad 102 or the like on the semiconductor integrated circuit device body 101 and then cutting off a required portion.
[0030]
This semiconductor integrated circuit device 10 is used with the wiring pads 102 bonded to the protruding electrodes or bumps of a substrate or another semiconductor integrated circuit device. Alternatively, the wiring pad 102 is connected to a connection portion of the substrate or other semiconductor integrated circuit device by a lead wire.
[0031]
When the connection means using the lead wire is adopted, the notch 104 is provided so that the loop height for the lead wire can be lowered. Therefore, the thickness can be reduced without being limited by the thickness of the semiconductor device.
[0032]
In addition, by adopting means such as gradually increasing the width of the notch 104 from the base of the wiring pad 102 as described above, the wiring direction of the lead wire is maintained at a low loop height. It can be determined arbitrarily, and the degree of freedom of connection by lead wires can be ensured.
[0033]
FIG. 2 is a diagram illustrating a structure of a semiconductor device in which the semiconductor integrated circuit device 10 of FIG. 1 is combined with a substrate 20 according to the second embodiment of the present invention.
[0034]
In FIG. 2, the semiconductor integrated circuit device 10 including the semiconductor integrated circuit device body 101 and the wiring pads 102 is the same as that in FIG.
[0035]
The substrate 20 includes a substrate body 201, protruding electrodes, that is, bumps 202, and external connection solder bumps B. Bumps 202 are formed on one side of the substrate body 201. The bumps 202 are provided corresponding to the wiring pads 102 of the semiconductor integrated circuit device 10 and are in contact with and electrically connected to the wiring pads 102. The width of the bump 202 in the depth direction in the drawing is set to fit in the cutout portion 104 of the semiconductor integrated circuit device main body 101, and the length in the horizontal direction in the drawing is larger than the length of the wiring pad 102. Have been long. Further, external connection solder bumps B are led out from the other surface side of the substrate body 201.
[0036]
Then, the semiconductor integrated circuit device 10 is mounted on the substrate 20, the bumps 202 of the substrate 20 fit into the 104 of the semiconductor integrated circuit device 10, and the wiring pads 102 and the bumps 202 are in contact with each other and are electrically connected.
[0037]
Thereafter, it may be molded with resin and finally packaged, or may be stored in another container, and a semiconductor device is completed.
[0038]
Since the semiconductor integrated circuit device and the semiconductor device of the present invention are configured as described above, the semiconductor integrated circuit device 10 only needs to form the wiring pads 102, and does not need to form bumps. This process can be simplified.
[0039]
In addition, since the semiconductor integrated circuit device body 101 is provided with a notch from the wiring pad 102 to one end of the semiconductor integrated circuit device body 101, the position of the bump 202 is slightly shifted from the position of the wiring pad 102. Can also be combined, and the length of the bump 202 can be combined even if it is slightly shorter or longer. As described above, the degree of freedom in selecting the substrate 20 to be combined can be improved, and various variations in the shape and installation position of the bumps can be provided. In addition, the tolerance for manufacturing positional deviation can be increased.
[0040]
Further, in the state where the semiconductor integrated circuit device 10 and the substrate 20 are combined, when the bump 202 is formed so as to be exposed to the side of the semiconductor integrated circuit device body 101, the bump 202 is used for probing. Since it can be implemented, it is possible to easily measure the electrical characteristics in the combined state.
[0041]
FIG. 3 is a diagram showing a structure of a semiconductor device in which the semiconductor integrated circuit device 10 of FIG. 1 is combined with another semiconductor integrated circuit device 30 according to the third embodiment of the present invention.
[0042]
In FIG. 3, the semiconductor integrated circuit device 10 including the semiconductor integrated circuit device body 101 and the wiring pads 102 in the drawing is the same as that in FIG. For convenience of explanation, the semiconductor integrated circuit device 10 is expressed as a first semiconductor integrated circuit device or a child chip, and the other semiconductor integrated circuit device 30 is expressed as a second semiconductor integrated circuit device or a parent chip. Express.
[0043]
The second semiconductor integrated circuit device, that is, the parent chip 30 includes a semiconductor integrated circuit device body 301, wiring pads 302, and protruding electrodes, that is, bumps 303. On one surface side of the semiconductor integrated circuit device body 301, wiring pads 302 are provided corresponding to the wiring pads 102 of the child chip 10. Projecting electrodes, that is, bumps 303 are formed, and are in contact with and electrically connected to the wiring pads 102.
[0044]
The width of the bump 303 in the depth direction in the drawing is set to fit in the cutout portion 104 of the semiconductor integrated circuit device main body 101, and the length in the horizontal direction in the drawing is larger than the length of the wiring pad 102. Have been long. Therefore, the child chip 10 is placed on the parent chip 30, the bump 303 of the parent chip 30 fits into the cutout portion 104 of the child chip 10, and the wiring pad 102 and the bump 303 are brought into contact and electrically connected.
[0045]
The lead terminals can be led out from the parent chip 30 by using a substrate as shown in FIG. 5 of the conventional example or by a lead wire as shown in FIG. 6 of the conventional example. Thereafter, it may be molded with resin and finally packaged, or may be housed in another container, and a semiconductor device is completed.
[0046]
Also in this embodiment, the semiconductor integrated circuit device 10 can achieve the same effects as those of the first and second embodiments.
[0047]
In addition, since the semiconductor integrated circuit device main body 101 is notched from the wiring pad 102 to one end of the semiconductor integrated circuit device main body 101, the positions of the wiring pads 302 and bumps 303 are slightly different from the positions of the wiring pads 102. Even if they are misaligned, they can be combined, and can be combined even if the length of the bump 303 is slightly shorter or longer.
[0048]
As described above, the degree of freedom in selecting the parent chip 30 to be combined can be improved, and various variations can be provided in the shape and installation position of the bump. In addition, the tolerance for manufacturing positional deviation can be increased.
[0049]
Further, when the bump 303 is formed so as to be exposed to the side of the semiconductor integrated circuit device body 101 in a state where the child chip 10 and the parent chip 30 are combined, probing is performed using the bump 303. Therefore, it is possible to easily measure the electrical characteristics in the combined state.
[0050]
FIG. 4 is a diagram showing the structure of a semiconductor device according to the fourth embodiment of the present invention, in which the semiconductor integrated circuit device 10 of FIG. 1 is combined with another semiconductor integrated circuit device 40.
[0051]
In FIG. 4, the semiconductor integrated circuit device constituted by the semiconductor integrated circuit device main body 101 and the wiring pads 102, that is, the child chip 10 is the same as that shown in FIG.
[0052]
The second semiconductor integrated circuit device, that is, the parent chip 40 includes a semiconductor integrated circuit device main body 401, wiring pads 402, and protruding electrodes, that is, bumps 403. On one surface side of the semiconductor integrated circuit device main body 401, wiring pads 402 are provided corresponding to the wiring pads 102 of the child chip 10, but at a shifted position. Projecting electrodes, that is, bumps 403 are formed, and are in contact with and electrically connected to the wiring pads 102.
[0053]
The width of the bump 403 in the depth direction in the drawing is set to fit in the cutout portion 104 of the semiconductor integrated circuit device main body 101, and the length in the horizontal direction in the drawing is the wiring pad 102 and the wiring pad 402. The length of the wiring pad 102 is longer than the length of the wiring pad 102 in accordance with the position shift. Therefore, the child chip 10 is placed on the parent chip 40, the bumps 403 of the parent chip 40 are fitted into the cutout portions 104 of the child chip 10, and the wiring pads 102 and the bumps 303 are brought into contact with and electrically connected.
[0054]
Note that the lead terminals from the parent chip 40 to the outside can be derived using the substrate as in the conventional example shown in FIG. 5 as in the third embodiment, or as in the conventional example shown in FIG. It is also possible to use a lead wire. Thereafter, it may be molded with resin and finally packaged, or may be housed in another container, and a semiconductor device is completed.
[0055]
Also in this embodiment, the semiconductor integrated circuit device 10 can achieve the same effects as those of the first and second embodiments.
[0056]
In addition, since the semiconductor integrated circuit device body 101 is notched from the wiring pad 102 to one end of the semiconductor integrated circuit device body 101, the positions of the wiring pads 402 and bumps 403 are slightly different from the positions of the wiring pads 102. Even if they are misaligned, they can be combined, and can be combined even if the length of the bump 403 is slightly shorter or longer.
[0057]
Thus, the degree of freedom in selecting the parent chip 40 to be combined can be improved, and in particular, it is possible to have various variations in the shape and installation position of the bumps. In addition, the tolerance for manufacturing positional deviation can be increased.
[0058]
Further, when the bump 403 is formed so as to be exposed to the side of the semiconductor integrated circuit device body 101 in a state where the child chip 10 and the parent chip 40 are combined, probing is performed using the bump 403. Therefore, it is possible to easily measure the electrical characteristics in the combined state.
[0059]
【The invention's effect】
According to the semiconductor integrated circuit device and the semiconductor device of the present invention, the semiconductor integrated circuit device according to claim 1 and the first semiconductor integrated circuit device according to claim 2 only need to form wiring pads, Since it is not necessary to form bumps, the bump forming process can be simplified.
[0060]
In addition, when the connection means using the lead wire is adopted, the notch is provided, so that the loop height for the lead wire can be lowered, and the thickness as a semiconductor device is not limited. It is possible to reduce the thickness.
[0061]
Further, since the notches are provided in the main body portions from the wiring pads to one end of the main body portion, the degree of freedom in selecting a substrate to be combined or another semiconductor integrated circuit device can be improved.
[0062]
Furthermore, it is possible to give various variations to the shape and installation position of the bumps.
[Brief description of the drawings]
FIG. 1 is a diagram showing a structure of a semiconductor integrated circuit device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a structure of a semiconductor device according to a second embodiment of the present invention.
FIG. 3 is a diagram showing a structure of a semiconductor device according to a third embodiment of the present invention.
FIG. 4 is a diagram showing a structure of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 5 is a diagram showing a conventional semiconductor device having an integrated configuration;
FIG. 6 is a view showing another conventional semiconductor device having an integrated configuration;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Semiconductor integrated circuit device, child chip 101 Semiconductor integrated circuit device main body 102 Wiring pad 20 Substrate 103 Passivation film 104 Notch 201 Substrate main body 202 Bump 30, 40 Parent chip 301, 401 Semiconductor integrated circuit device main body 302, 402 Wiring pad 303 , 403 Bump

Claims

A semiconductor integrated circuit device in which a plurality of wiring pads are formed on one surface side of the main body,
With each interconnect pad is provided exposed at the position of a predetermined depth from the surface of the body portion, said toward one side edge of the body portion from the end portion of each wiring pad width equal to or wider of the wiring pads A semiconductor integrated circuit device, characterized in that a notch is provided in the main body for each of the wiring pads .

A semiconductor integrated circuit device is formed with a plurality of wiring pads on one side of the main body portion, together with the respective wiring pads are provided is exposed to a position of a predetermined depth from the surface of the body portion, each A first semiconductor integrated circuit device in which a notch is provided in the main body portion for each of the wiring pads that is equal to or wider than the width of the wiring pad from the terminal portion of the wiring pad to one end of the main body portion. When,
A plurality of protruding electrodes the semiconductor integrated circuit device substrate or the second provided with on one side, the plurality of projecting electrodes, corresponding respectively to the plurality of wiring pads of said first semiconductor integrated circuit device Provided, and the width of the contact surface is set to a width that fits in the notch, and the length of the contact surface is longer in the direction of the notch than the contact surface of the wiring pad, or A second semiconductor integrated circuit device,
The semiconductor device, wherein the plurality of wiring pads of the first semiconductor integrated circuit device and the plurality of protruding electrodes of the substrate or the second semiconductor integrated circuit device are respectively joined.