JP3755277B2 - Electro-optical device drive circuit, electro-optical device, and electronic apparatus - Google Patents

Electro-optical device drive circuit, electro-optical device, and electronic apparatus Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、薄膜トランジスタ(TFT)駆動等によるアクティブマトリクス駆動方式の液晶パネル等の電気光学装置の駆動回路、該駆動回路を備えた電気光学装置、該駆動回路が基板上に設けられた電気光学装置、または当該電気光学装置を用いた電子機器の技術分野に属し、特に、シフトレジスタ回路を備えた駆動回路、電気光学装置、及び電子機器の技術分野に属する。
【0002】
【従来の技術】
従来、アクティブマトリクス駆動方式の液晶パネルにおいては、縦横に夫々配列された多数の走査線及びデータ線と、走査線及びデータ線の各交点に対応する多数の画素電極がTFTアレイ基板上に設けられている。そして、これらに加えて、走査線駆動回路、データ線駆動回路、サンプリング回路などのTFTを構成要素とする各種の周辺回路が、このようなTFTアレイ基板上に設けられる場合がある。
【0003】
これらの周辺回路のうち、走査線駆動回路は、シフトレジスタとバッファー回路とを備えており、シフトレジスタによりパルス状の走査信号を生成すると共に、この走査信号を走査線の配列方向に順次シフトさせ、バッファー回路により信号を増幅させ走査線に供給する。
【0004】
また、データ線駆動回路は、走査線駆動回路と同様にシフトレジスタとバッファー回路とを備えており、シフトレジスタにより生成したパルス状の駆動信号を、当該データ線駆動回路に接続されたサンプリング回路に供給すると共に、この駆動信号をサンプリング回路の配列方向に順次シフトさせる。そして、バッファー回路により増幅された駆動信号が、各データ線毎あるいは複数のデータ線毎の画像信号をサンプリングする各サンプリング回路に印加されると、各データ線毎あるいは複数のデータ線毎に画像信号が出力され、データ線に供給される。
【0005】
このように構成された走査線駆動回路とデータ線駆動回路及びサンプリング回路とを備えることにより、マトリクス状に配列された画素電極の夫々に対する電圧の印加を制御し、液晶パネルに所望の画像を表示させることができる。
【0006】
【発明が解決しようとする課題】
しかしながら、前記従来の液晶パネルにおいては、前記走査線駆動回路及びデータ線駆動回路を構成するシフトレジスタに、クロックドインバータ回路等の電源供給が必要な回路が用いられていたために、 TFTアレイ基板上において電源配線と信号配線との接続領域を設ける必要があり、シフトレジスタのパターンの占有面積を減少させることが困難であるという問題があった。
【0007】
一般に、走査線駆動回路のシフトレジスタを構成する夫々の信号転送部及び出力信号生成部は、隣り合う走査線間の距離、すなわち走査線の繰り返しパターン配列距離(以下、配列ピッチと称す。)内に形成されることが多い。また、データ線駆動回路のシフトレジスタを構成する夫々の信号転送部及び出力信号生成部についても、データ線の配列ピッチ内やシフトレジスタからのある1段の出力信号がデータ線に接続されるサンプリング回路何段を同時に選択するかで、その配列ピッチが決まることが多い。
【0008】
仮に前記夫々の信号転送部及び出力信号生成部を、前記走査線またはデータ線の配列ピッチ内に形成せず、走査線またはデータ線に平行な方向に何段かのブロックに分けて形成したような場合には、配列ピッチを拡大することができるが、パターンの引き回しによる信号波形のなまり、あるいは信号の遅延が発生することがあった。
【0009】
従って、前記夫々の信号転送部及び出力信号生成部は、前記走査線またはデータ線の配列ピッチ内に形成する構成が最も好ましい。
【0010】
しかし、前記夫々の信号転送部または信号生成部の少なくとも一方に、上述したようにクロックドインバータ回路等の電源配線の必要な回路が用いられていると、電源配線分だけ前記信号転送部及び出力信号生成部の占有面積が大きくなってしまい、周辺回路の集積化が困難になる。
【0011】
その結果、隣り合う画素間の距離、すなわち画素の繰り返しパターン配列距離(画素ピッチ)をより一層微細化しようとしても、前記各信号転送部及び各出力信号生成部等を含む駆動回路の配列ピッチが常に画素ピッチよりも大きくなり、実質的には画素ピッチは前記各信号転送部及び各出力信号生成部等の占有面積に依存することになり、画素ピッチの微細化を図ることができないという問題があった。
【0012】
本発明は上述した問題点に鑑みなされたものであり、走査線駆動回路またはデータ線駆動回路を、シフトレジスタにより構成した場合でも、画素ピッチの微細化が可能な液晶パネルの駆動装置、液晶装置、及び液晶装置を備えた電子機器を提供することを課題とする。
【0013】
【課題を解決するための手段】
上記課題を解決するために本発明は、基板上の画素領域に、画像信号が供給される複数のデータ線と、走査信号が供給される複数の走査線と、前記複数のデータ線及び前記複数の走査線の交差に対応して設けられた複数のスイッチング手段と、前記スイッチング手段に対応して設けられた画素電極とを備える電気光学装置の駆動回路であって、前記画像信号と走査信号を夫々前記データ線と走査線に供給するために制御信号を供給するシフトレジスタを有し、前記基板上に設けられたデータ線駆動手段と走査線駆動手段の少なくとも一方を備え、前記データ線駆動手段または走査線駆動手段の少なくとも一方の前記シフトレジスタは、送信号の転送方向が双方向である双方向性シフトレジスタであり、前記双方向性シフトレジスタの各段は、当該各段の前段から入力される転送信号の転送方向を方向制御信号に基づいて所定の一方向に制限する転送方向制御部と、クロック信号に同期して前記前段から入力される転送信号に基づいて当該各段の転送信号を生成する転送信号生成部とを備え、前記双方向性シフトレジスタの各段の前記転送信号生成部は、前記転送方向制御部によって前記前段から入力される転送信号を取り込む第1トランスミッションゲートと、当該第1トランスミッションゲートによって取り込まれた転送信号が入力される第1インバータ及び当該第1インバータの出力が入力される第2インバータと、前記第2インバータから出力される前記各段の転送信号の前記第1インバータへの帰還を行う第2トランスミッションゲートとを備え、前記双方向性シフトレジスタの各段から前記画素領域までの距離がそれぞれ等しいことを特徴とする。
【0014】
本発明に記載の電気光学装置の駆動回路によれば、データ線駆動手段または走査線駆動手段の少なくとも一方に双方向性シフトレジスタが備えられている場合には、外部から方向制御信号が双方向性シフトレジスタに入力されると、双方向性シフトレジスタの各段に設けられた転送方向制御部は、入力信号の転送方向を、順方向(例えば、左から右への方向)又は逆方向(例えば、右から左への方向)の何れかの一方向に制限する。この状態で、双方向性シフトレジスタに入力信号が供給され、更に所定周期のクロック信号が供給されると、双方向性シフトレジスタの初段において、転送信号生成部により前記クロック信号に同期して前記入力信号に基づく転送信号が生成され、当該転送信号は双方向性シフトレジスタの次段に出力される。次に、双方向性シフトレジスタの次段においては、前記クロック信号に同期して前記初段とは異なるタイミングで、前記初段から出力された転送信号に基づいて、次段における転送信号が生成される。以下、各段で生成された転送信号は次々に次段へ転送される。
【0015】
そして、データ線駆動手段においては、以上のように転送される転送信号に基づいて、画像信号がデータ線或いは複数のデータ線群に対して順次供給され、走査線駆動手段においては、以上のように転送される転送信号に基づいて、走査信号が走査線に対して順次供給されることができる
また、本発明の電気光学装置の駆動回路は、前記転送方向制御部と転送信号生成部に、入力信号の論理値に拘わらず入力信号と等しい極性の出力信号を得る論理のゲート手段を含むものでもよい。
【0016】
この電気光学装置の駆動回路によれば、双方向シフトレジスタの各段の占有面積を小さくすることができる。即ち、データ線駆動手段または走査線駆動手段の少なくとも何れか一方は、転送信号を双方向性シフトレジスタの初段から後段に向けて順次転送することにより、各配線の駆動を行う手段であり、双方向性シフトレジスタの各段の夫々にデータ線または走査線が接続されるのが基本的な構成となる。従って、双方向性シフトレジスタの各段の占有面積及び配列ピッチは、画素ピッチの設定に影響を与えることになる。しかしながら、データ線駆動手段または走査線駆動手段の少なくとも一方の双方向性シフトレジスタは、各段の前記転送方向制御部と転送信号生成部に、入力信号の論理値に拘わらず入力信号と等しい極性の出力信号を得る論理のゲート手段を含むので、転送方向制御部と転送信号生成部を基板上に形成する際には、当該ゲート手段に、入力信号線、出力信号線、上述したクロック信号線、及び方向制御信号線を接続すれば足り、これらの信号線以外に正電源供給線及び負電源供給線を接続する必要はない。従って、従来のように正電源供給線及び負電源供給線を必要とした場合に比べて、前記転送方向制御部と転送信号生成部の占有面積を減少することができ、双方向性シフトレジスタの各段の配列ピッチを減少させることができる。その結果、データ線または走査線の配列ピッチを小さくすることが可能となり、画素ピッチの微細化が実現できる。
【0020】
この電気光学装置の駆動回路によれば、トランスミッションゲートは、ゲート端子に入力される信号の極性が正の時に導通状態になるNチャネル型TFTと、ゲート端子に入力される信号の極性が負の時に導通状態になるPチャネル型TFTとを備えている。そして、前記転送方向制御部には、Nチャネル側のゲート端子に方向制御信号が入力され、Pチャネル側のゲート端子にこの信号の反転信号が入力されるトランスミッションゲートと、Pチャネル側のゲート端子に方向制御信号が入力され、Nチャネル側のゲート端子にこの信号の反転信号が入力されるトランスミッションゲートとの双方が備えられる。従って、方向制御信号の極性に応じて何れか一方のトランスミッションゲートが導通状態となり、転送信号の転送方向が何れか一方の方向に制限されることになる。また、前記転送信号生成部においては、Nチャネル側のゲート端子にクロック信号が入力され、Pチャネル側のゲート端子にこの信号の反転信号が入力されるトランスミッションゲートと、Pチャネル側のゲート端子にクロック信号が入力され、Nチャネル側のゲート端子にこの信号の反転信号が入力されるトランスミッションゲートとが接続され、隣り合う転送信号生成部において、前記各トランスミッションゲートの配列順序が互いに逆になるように構成される。従って、前段の転送信号生成部においてクロック信号の立ち上がりでトランスミッションゲートが導通状態となって転送信号が取り込まれたとすると、次段の転送信号生成部においてはクロック信号の立ち下がりでトランスミッションゲートが導通状態となって転送信号が取り込まれるので、各段の転送信号生成部においては、クロック信号の半周期分ずれたタイミングで前段の転送信号が取り込まれることになり、次々に転送信号が転送されることになる。
【0021】
このように、各段の転送信号生成部には、複数のトランスミッションゲートが備えられることになるが、各トランスミッションゲートは、入力信号の論理値に拘わらず、入力信号と等しい極性の出力信号を得る論理を有するので、前記各トランスミッションゲートの各TFTに対する信号線以外に正電源供給線及び負電源供給線を接続する必要がない。その結果、双方向性シフトレジスタの各段の占有面積を従来に比べて減少させることができ、画素ピッチの微細化を実現しつつ、適切な転送信号の転送により液晶パネルを良好に駆動可能な液晶パネルの駆動装置を提供することができる。
【0022】
また、本発明は、基板上の画素領域に、画像信号が供給される複数のデータ線と、走査信号が供給される複数の走査線と、前記複数のデータ線及び前記複数の走査線の交差に対応して設けられた複数のスイッチング手段と、前記スイッチング手段に対応して設けられた画素電極とを備える電気光学装置の駆動回路であって、前記画像信号と走査信号を夫々前記データ線と走査線に供給するために制御信号を供給するシフトレジスタを有し、前記基板上に設けられたデータ線駆動手段と走査線駆動手段の少なくとも一方を備え、前記データ線駆動手段または走査線駆動手段の少なくとも一方の前記シフトレジスタは、転送信号の転送方向が双方向である双方向性シフトレジスタであり、前記双方向性シフトレジスタの各段は、当該各段の前段から入力される転送信号の転送方向を方向制御信号に基づいて所定の一方向に制限する転送方向制御部と、クロック信号に同期して前記前段から入力される転送信号に基づいて当該各段の転送信号を生成する転送信号生成部とを備え、前記双方向性シフトレジスタの各段の前記転送信号生成部は、前記転送方向制御部に接続され前記前段から入力される転送信号を取り込む、Nチャネル型とPチャネル型とのうち一方の導電型の第1薄膜トランジスタと、当該第1薄膜トランジスタによって取り込まれた転送信号が入力される第1インバータ及び当該第1インバータの出力が入力される第2インバータと、当該第2インバータから出力された前記各段の転送信号の前記第1インバータへの帰還を行う、Nチャネル型とPチャネル型とのうち一方の導電型の第2薄膜トランジスタとを備え、前記双方向性シフトレジスタの各段から前記画素領域までの距離がそれぞれ等しいことを特徴とする。
【0023】
この電気光学装置の駆動回路によれば、前記転送方向制御部には、ゲート端子に方向制御信号が入力されるPチャネル型TFTとNチャネル型TFTのいずれか一方の導電型からなる片チャネル型TFTと、ゲート端子に該方向制御信号の反転信号が入力される片チャネル型TFTが備えられる。従って、方向制御信号の極性に応じて何れか一方の片チャネル型TFTが導通状態となり、転送信号の転送方向が何れか一方の方向に制限されることになる。また、前記転送信号生成部においては、ゲート端子にクロック信号が入力される片チャネル型TFTと、ゲート端子に該クロック信号の反転信号が入力される片チャネル型TFTとが接続され、隣り合う転送信号生成部において、前記各片チャネル型TFTの配列順序が互いに逆になるように構成される。従って、前段の転送信号生成部においてクロック信号の立ち上がりで片チャネル型TFTが導通状態となって転送信号が取り込まれたとすると、次段の転送信号生成部においてはクロック信号の立ち下がりで片チャネル型TFTが導通状態となって転送信号が取り込まれるので、各段の転送信号生成部においては、クロック信号の半周期分ずれたタイミングで前段の転送信号が取り込まれることになり、次々に転送信号が転送されることになる。
【0024】
このように、各段の転送信号生成部には、複数の片チャネル型TFTが備えられることになるが、各片チャネル型TFTは、入力信号の論理値に拘わらず、入力信号と等しい極性の出力信号を得る論理を有するので、前記各片チャネル型TFTには信号線以外に正電源供給線及び負電源供給線を接続する必要がない。その結果、双方向性シフトレジスタの各段の占有面積を従来に比べて減少させることができ、画素ピッチの微細化を実現しつつ、適切な転送信号の転送により液晶パネルを良好に駆動可能な電気光学装置の駆動回路を提供することができる。
【0025】
また、本発明の液晶パネルの駆動装置は、前記双方向性シフトレジスタの各段は前記複数の走査線とそれぞれ対応し、前記各段から画素領域までのパターン長さを等しくするとよい。
また、本発明の液晶パネルの駆動装置は、前記走査線駆動手段は前記走査線の両端に設けられ、各々の走査線駆動手段は双方向性シフトレジスタであるとよい。
また、本発明の電気光学装置は、上記電気光学装置の駆動回路を備えたことを特徴とする。
【0026】
この電気光学装置によれば、前記電気光学装置の駆動装置が備えられており、当該駆動回路には方向制御信号に応じて転送方向が順方向又は逆方向の何れか一方に制限される双方向性シフトレジスタを有するデータ線駆動手段や走査線駆動手段が備えられているので、表示画面上の走査方向が、方向制御信号に応じて少なくとも上下、或いは左右に反転される。また、データ線駆動手段と走査線駆動手段の少なくとも一方の双方向性シフトレジスタは、前記転送方向制御部と転送信号生成部に、入力信号の論理値に拘わらず入力信号と等しい極性の出力信号を得る論理のゲート手段を含むので、電気光学装置における前記駆動回路の占有面積を減少させることができ、微細な画素を有する液晶パネルとの組み合わせにより、小型の電気光学装置を提供する。
【0027】
また、本発明の電子機器は、上記電気光学装置を備えたことを特徴とする。
【0028】
この電子機器によれば、電子機器は、上述した本願発明の電気光学装置を備えており、表示画面上の走査方向を少なくとも上下、或いは左右に簡単に反転できる電気光学装置により、各種の画像表示が行われる。また、電気光学装置の画素の微細化が可能なので、高精細な画像表示が行われる。更に、電気光学装置の小型化が可能なので、電子機器の小型化を実現することができる。
【0029】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにする。
【0030】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【0031】
(液晶装置の構成)
液晶装置の実施の形態の構成について図1から図5に基づいて説明する。
【0032】
先ず、電気光学装置の一例として液晶装置の全体構成について、図1から図3を参照して説明する。図1は、液晶装置の実施の形態におけるTFTアレイ基板上に設けられた各種配線、周辺回路等の構成を示すブロック図であり、図2は、TFTアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図3は、対向基板を含めて示す図2のH−H’断面図である。
【0033】
図1において、液晶装置200は、例えば石英基板、ハードガラス等からなるTFTアレイ基板1を備えている。TFTアレイ基板1上には、マトリクス状に設けられた複数の画素電極11と、X方向に複数配列されており夫々がY方向に沿って伸びるデータ線35と、Y方向に複数配列されており夫々がX方向に沿って伸びる走査線31と、各データ線35と画素電極11との間に夫々介在すると共に該間における導通状態及び非導通状態を、走査線31を介して夫々供給される走査信号に応じて夫々制御するスイッチング素子の一例としての複数のTFT30とが形成されている。また、図示を省略しているが、TFTアレイ基板1上には、蓄積容量のための配線である容量線を走査線31に沿ってほぼ平行に形成しても良い。
【0034】
TFTアレイ基板1上には更に、複数のデータ線35に検査用の信号を供給する検査回路201と、画像信号をサンプリングして複数のデータ線35に夫々供給するサンプリング回路301と、データ線駆動回路101と、走査線駆動回路104とが形成されている。
【0035】
走査線駆動回路104は、外部制御回路から図1及び図2に示すように実装端子102を介して供給される、正電源VDDY及び負電源VSSY、基準クロック信号CLY及びその反転信号CLYINV 、並びにスタート信号SPY等に基づいて、所定タイミングで走査線31(ゲート電極線)に走査信号をパルス的に線順次で印加する。
【0036】
データ線駆動回路101は、外部制御回路から図1及び図2に示すように実装端子102を介して供給される、正電源VDDX及び負電源VSSX、基準クロック信号CLX及びその反転信号CLXINV 、スタート信号SPX、及び画像信号VID(例えば画像信号が6系統の場合は、VID1〜VID6)等に基づいて、走査線駆動回路104が走査信号を印加するタイミングに合わせて、例えば6系統の画像信号VID1〜VID6夫々について、データ線35毎にサンプリング回路駆動信号をサンプリング回路301にサンプリング回路駆動信号線306を介して供給する。
【0037】
サンプリング回路301は、TFT302を各データ線35毎に備えており、画像信号VID1〜VID6がTFT302のソース電極に入力されており、サンプリング回路駆動信号線306がTFT302のゲート電極に接続されている。従って、サンプリング回路駆動信号線306を介して、データ線駆動回路101からサンプリング回路駆動信号が入力されると、6つの画像信号VID1〜VID6の夫々がサンプリングされ、データ線35毎に順次印加される。即ち、データ線駆動回路101とサンプリング回路301とは、例えば、液晶装置の外部で画像信号処理IC等によりシリアルな画像信号を6相に展開し、TFTアレイ1上の画像信号の入力信号線に供給する。これら、6つのパラレルな画像信号VID1〜VID6は、サンプリング回路301を介してデータ線35に供給するように構成されている。このようなサンプリング回路301は、高周波数の画像信号を各データ線35に所定のタイミングで安定的に走査信号と同期して供給するために、画像信号をサンプリングする回路である。サンプリング回路301のサンプリング能力に応じて、当該サンプリング回路301に入力する画像信号の相展開の数が定まる。即ち、データ線35の数を固定して考えた場合には、このサンプリング能力が高い程、画像信号の相展開の数を減らすことが出来る。この結果、高解像度の表示を行うために前記画像信号処理回路等の画像信号の信号源にかかる負担が、サンプリング回路301により軽減される。
【0038】
以上説明した実施の形態では、サンプリング回路301は6相展開された画像信号を順次サンプリングしているが、この画像信号の相展開数は6に限られない。例えば、当該サンプリング回路301におけるサンプリング能力が高ければ、5相展開以下で構成しても良いし、画像信号の周波数が高ければ、7相展開以上でも良い。この際、少なくとも画像信号の相展開数分だけ画像信号の入力信号線が必要なことは言うまでもない。また、PAL信号やNTSC信号といったRGBがパラレルな信号を使用してビデオ表示を行う場合には、画像信号の相展開数を3の倍数で構成すると、最も効率が良い。
【0039】
なお、本実施の形態のようにサンプリング回路301のTFT302に順次サンプリング回路駆動信号を供給するのではなく、例えば隣接する6つのTFT302に同時にサンプリング回路駆動信号を供給し、6相展開された画像信号の位相タイミングを夫々前記画像信号処理等により合わせることにより、同様の表示を得ることができる。このような構成を採れば、サンプリング回路駆動信号を供給するためのシフトレジスタ回路の段数を少なくすることができ、駆動周波数を大幅に低減できる。この結果、液晶装置の低消費電力化が可能となり、また周辺回路の回路寿命を大幅に延ばすことができるため、信頼性が向上する利点がある。
【0040】
また、検査回路201は、製造途中や出荷時の液晶装置200の品質、欠陥等を検査するための回路である。検査回路201により、例えばTFTアレイ基板の工程終了時点で、検査を行えるため、不良品を次の対向基板2との組立工程に持ち込むことがなく、組立にかかる製造コストや表示検査工程の削減が実現できる。この検査回路201に加えて、或いは代えてデータ線35に画像信号を書き込む前に所定の電位レベルのプリチャージ信号(画像補助信号)を書き込むためのプリチャージ回路を設けてもよい。
【0041】
本実施の形態では、検査回路201及びサンプリング回路301は、図2及び図3に示すように、対向基板2に形成された遮光性の周辺見切り53に対向する位置においてTFTアレイ基板1上に設けられており、データ線駆動回路101及び走査線駆動回路104は、液晶層50に面しないTFTアレイ基板1の狭く細長い周辺領域上に設けられている。なお、遮光性の周辺見切り53をTFTアレイ基板1上に設けてもよい。この様な構成を採れば、TFTアレイ基板1と対向基板2の貼り合わせ精度が無視できるため、液晶パネルの光透過率がばらつかないという利点がある。
【0042】
図2及び図3において、TFTアレイ基板1の上には、複数の画素電極11により規定される画面表示領域(即ち、実際に液晶層50の配向状態変化により画像が表示される液晶パネルの領域)の周囲において両基板を貼り合わせて液晶層50を包囲するシール部材の一例としての光硬化性樹脂等からなるシール材52が、画面表示領域に沿って設けられている。そして、対向基板2上における画面表示領域とシール材52との間には、遮光性の周辺見切り53が設けられている。
【0043】
周辺見切り53は、後に画面表示領域に対応して開口部が設けられた遮光性のケースにTFTアレイ基板1が入れられた場合に、当該画面表示領域が製造誤差等により当該ケースの開口の縁に隠れてしまわないように、即ち、例えばTFTアレイ基板1のケースに対する数百μm程度のずれを許容するように、画面表示領域の周囲に少なくとも500μm以上の幅を持つ帯状の遮光性材料から形成されたものである。このような遮光性の周辺見切り53は、例えば、Cr(クロム)やNi(ニッケル)などの金属材料を用いたスパッタリング、フォトリソグラフィ及びエッチング等により対向基板2に形成される。或いは、カーボンやTi(チタン)をフォトレジストに分散した樹脂ブラックなどの材料から形成される。
【0044】
シール材52の外側の領域には、画面表示領域の下辺に沿ってデータ線駆動回路101及び実装端子102が設けられており、画面表示領域の左右の2辺に沿って走査線駆動回路104が画面表示領域の両側に設けられている。走査線31に供給される走査信号遅延が問題にならないのならば、走査線駆動回路104は片側だけでも良いことは言うまでもない。また、データ線駆動回路101を画面表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線は画面表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画面表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線35を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更に画面表示領域の上辺には、両側に設けられた走査線駆動回路104間に信号を供給するための複数の配線105が設けられている。また、対向基板2のコーナー部の少なくとも1箇所で、TFTアレイ基板1と対向基板2との間で電気的導通をとるための導通材からなる銀点106が設けられている。そして、シール材52とほぼ同じ輪郭を持つ対向基板2が当該シール材52によりTFTアレイ基板1に固着されている。
【0045】
(駆動回路の第1の実施の形態)
次に、駆動回路の第1の実施の形態について図4から図15を参照して説明する。なお、図4は、第1の実施の形態における走査線駆動回路を示した図である。図5(a)は本実施形態の走査線駆動回路における波形制御回路及びバッファー回路の概略構成を記すブロック図、図5(b)は本実施形態の走査線駆動回路における各種信号のタイミングチャートである。図6(a)は本実施形態の走査線駆動回路における波形制御回路及びバッファー回路の他の例の概略構成を記すブロック図、図6(b)は図6(a)の走査線駆動回路における各種信号のタイミングチャートである。
【0046】
先ず、走査線駆動回路について説明する。
【0047】
図4において、走査線駆動回路104は、双方向性シフトレジスタ111と、双方向性シフトレジスタ111の各段の出力に対応して夫々設けられた複数の波形制御回路112a及びバッファー回路112bとを備えて構成されている。
【0048】
本実施の形態では、走査線駆動手段の一例としての走査線駆動回路104は、図1に示すU→D方向、又はD→U方向に対応する転送方向で、双方向性シフトレジスタ111の各段から転送信号を順次出力させ、波形制御回路112a及びバッファー回路112bにより各転送信号のオン状態の期間が重複しないように波形を選択して走査信号を生成し、各走査線31に走査信号を順次供給するように構成されている。双方向性シフトレジスタ111には、上述したように転送信号の転送をスタートさせるためのスタート信号SPY(以下、単にSPとする)が入力されるように構成されており、U→D方向へ向かう転送信号の転送をスタートさせるためのスタート信号SP(D)が入力されるか、或いは、D→U方向へ向かう転送信号の転送をスタートさせるためのスタート信号SP(U)が入力される。そして、走査線駆動回路104は、図5(b)のタイミングチャートに示すタイミングで、このスタート信号SP(D)、SP(U)、クロック信号CL及びその反転信号CLINVが入力されると、クロック信号CLの半周期だけ順次遅れ、クロック信号CLのパルス幅よりも幅の狭いパルスから夫々なる走査信号S1、S2、S3、…、Snを、走査線31に供給するように構成されている。
【0049】
次に、双方向性シフトレジスタ111について詳述する。
【0050】
図4に示すように、双方向性シフトレジスタ111の各段は、方向制御信号の一例としての2値の転送方向制御信号D及びその反転信号DINVに応じて転送方向が固定される転送方向制御部と、所定周期のクロック信号の一例としての基準クロック信号CL及びその反転信号CLINVに基づいて転送信号を生成する転送信号生成部とから構成されている。また、転送信号生成部は、基準クロック信号CL及びその反転信号CLINVの2値レベルが変化する毎に、入力信号の取り込みを行う信号取込部と、取り込んだ信号の帰還を行って、各段における転送信号を生成すると共に、次段に転送する帰還部とを含んで構成されている。
【0051】
まず転送方向制御部は、ゲート手段の一例を構成するトランスミッションゲート114、115、116及び117を夫々含んで構成されている。
【0052】
トランスミッションゲート114及び116は、信号Dがハイレベルの時に転送可能となり転送方向を順方向の一例としてのU→D方向に制限するように構成及び接続されている。
【0053】
トランスミッションゲート115及び117は、信号DINVがハイレベルの時に転送可能となり転送方向を逆方向の一例としてのD→U方向に制限するように構成及び接続されている。
【0054】
そして、双方向性シフトレジスタ111の各段には、制限する転送方向が互いに異なるトランスミッションゲート114及び115またはトランスミッションゲート116及び117が交互に設けられている。
【0055】
次に、転送信号生成部は、信号取込部がトランスミッションゲート118及び120を、また、帰還部がトランスミッションゲート119及び121を含んで構成される。
【0056】
双方向性シフトレジスタ111の奇数段に設けられた信号取込部のトランスミッションゲート118は、前記転送方向制御部により転送方向がU→D方向に制限された場合には、トランスミッションゲート114を介して転送される前段の転送信号を、また、転送方向がD→U方向に制限された場合には、トランスミッションゲート117を介して転送される前段の転送信号を、信号CLがハイレベルの時に自段の転送信号として取り込むように構成及び接続されている。
【0057】
また、トランスミッションゲート118と接続される帰還部のトランスミッションゲート119は、トランスミッションゲート118を介して取り込まれた転送信号に、クロック信号CLの反転信号CLINVがハイレベルの期間に帰還をかけるように構成及び接続されている。
【0058】
従って、スタート信号SP(D)、SP(U)として、図5(b)に示すようなハイレベルに立ち上がるパルス信号が双方向性シフトレジスタ111の初段に供給された場合には、クロック信号CLの一周期Tの期間ハイレベルを維持する転送信号Q1あるいはQnを生成する。
【0059】
一方、双方向性シフトレジスタ111の偶数段の転送信号生成部における信号取り込み部のトランスミッションゲート120は、前記転送方向制御部により転送方向がU→D方向に制限された場合には、トランスミッションゲート116を介して転送される前段の転送信号を、また、転送方向がD→U方向に制限された場合には、トランスミッションゲート115を介して転送される前段の転送信号を、クロック信号CLの反転信号CLINVがハイレベルの時に自段の転送信号として取り込むように構成及び接続されている。
【0060】
また、トランスミッションゲート120と接続される帰還部のトランスミッションゲート121は、トランスミッションゲート120を介して取り込まれた転送信号に、クロック信号CLがハイレベルの期間に帰還をかけるように構成及び接続されている。
【0061】
従って、図5(b)に示すように、初段において生成された転送信号Q1は、二段目においてはクロック信号CLの半周期分遅れた信号Q2となり、以下後段に向かって順次クロック信号CLの半周期分ずつ遅れて転送信号が転送されることになる。このような転送動作は、転送方向に拘わらず行われ、転送方向がD→U方向に固定された場合には、転送信号のQnからQ1までについて、クロック信号CLの半周期分ずつ遅れた転送が行われることになる。
【0062】
次に、波形制御回路112a及びバッファー回路112bについて図5を用いて説明する。
【0063】
波形制御回路112aは、図5(a)に示すように、双方向性シフトレジスタ111の隣り合う各段における出力の論理積の否定を行うNAND回路から構成され、バッファー回路112bはNAND回路による出力結果を反転させるインバータ回路から構成されている。
【0064】
以上のような波形制御回路112a及びバッファー回路112bによれば、図5(b)に示すように、双方向性シフトレジスタ111の隣り合う各段における出力が共にハイレベルとなる期間にのみハイレベルとなる走査信号S1〜Snが走査線31に供給されることになる。このように、走査線31に供給される走査信号は、ハイレベルとなる期間、いわゆる選択期間が各走査線間で重複しないように構成されている。また、スタート信号SPの極性を反転して双方向性シフトレジスタに入力し、双方向性シフトレジスタ111の隣り合う各段から出力された信号がローレベルの時に動作するNOR回路で構成しても良い。NOR回路で構成した場合は、インバータ回路が少なくとも2個以上必要になる。
【0065】
なお、波形制御回路112a及びバッファー回路112bは、図6(a)に示すように構成しても良い。図6(a)の例では、第1イネーブル信号ENB1と第2イネーブル信号ENB2を波形制御回路112a及びバッファー回路112bに供給し、双方向性シフトレジスタ111の奇数段から出力される転送信号のパルス幅を、第1イネーブル信号ENB1のパルス幅に制限すると共に、双方向性シフトレジスタ111の偶数段から出力される転送信号のパルス幅を、第2イネーブル信号ENB2のパルス幅に制限するように構成されている。このように外部からのイネーブル信号で波形を制御することで走査信号の重なりを防止し、ゴースト等の表示品位の劣化を防ぐことができる。
【0066】
次に、データ線駆動回路101について説明する。データ線駆動回路101は、走査線駆動回路104と同様な構成の双方向性シフトレジスタ及び波形制御回路並びにバッファー回路を含んで構成されるが、サンプリング回路301の隣接する複数のTFT302に対して一度にサンプリング回路駆動信号を出力することが可能なため、双方向性シフトレジスタの段数、及び当該段数に対応する波形制御回路及びバッファー回路を構成するNAND回路及びインバータ回路の個数が、走査線駆動回路104の双方向性シフトレジスタに比べて少なくすることができる。但し、本発明はこのような構成に限られるものではなく、図1に示すように走査線駆動回路104と同様に、双方向性シフトレジスタの各段をサンプリング回路301のTFT302の夫々に対応するように設けて構成しても良く、この場合に本発明は特に有効となる。
【0067】
以上のように、データ線駆動回路101においては、双方向性シフトレジスタの段数をデータ線の本数よりも少なく構成することが可能であるが、走査線駆動回路104においては、シフトレジスタの系列数を増やしたり、波形制御のための特殊な回路を設けない限りは、走査線の本数と等しく構成する必要がある。その結果、走査線の配列ピッチ及びデータ線の配列ピッチによって規定される画素ピッチは、双方向性シフトレジスタの各段の回路の占有面積、特に走査線駆動回路104における双方向性シフトレジスタ111の各段の回路の占有面積の大きさに依存することになる。
【0068】
従って、従来から、双方向性シフトレジスタ111の各段の回路の配置について、様々な工夫がなされてきた。例えば、図7に示す比較例1のように、走査線31に平行な方向に走査線駆動回路104の双方向性シフトレジスタの奇数段と偶数段を並設させると共に、データ線35に平行な方向にデータ線駆動回路101の双方向性シフトレジスタの奇数段と偶数段を並設させる方式が提案された。なお、この例では、データ線駆動回路101の双方向性シフトレジスタの段数がデータ線35の本数と等しくなるように構成している。
【0069】
また、図7において例えばデータ線駆動回路101を構成するデータ線シフトレジスタ1は波形制御回路及びバッファー回路等を含む1段のラッチ回路を示しており、サンプリング回路S/H1を介してデータ線X1に接続される。次にデータ線シフトレジスタ2は波形制御回路及びバッファー回路等を含む1段のラッチ回路を示しており、サンプリング回路S/H2を介してデータ線X2に接続される。これらのデータ線シフトレジスタを図7に示すように奇数段のデータ線シフトレジスタと偶数段のデータ線シフトレジスタをブロックで構成している。あるいは、奇数段のデータ線シフトレジスタと偶数段のシフトレジスタを各々独立の系列にすることにより、多系列のシフトレジスタを構成することもできる。走査線駆動回路を構成する走査線シフトレジスタ1は波形制御回路及びバッファー回路等を含む1段のラッチ回路を示しており、走査線Y1に接続され走査信号を供給する。次に走査線シフトレジスタ2は制御回路及びバッファー回路を含む1段のラッチ回路を示しており、走査線Y2に接続され走査信号を供給する。
【0070】
この方式によれば、走査線31の間隔で規定される画素ピッチLVに対して、双方向性シフトレジスタの各段の占有領域における走査線31に垂直な方向の幅を2LVまでとることができ、また同様に、データ線35の間隔で規定される画素ピッチLHに対して、双方向性シフトレジスタの各段の占有領域におけるデータ線35に垂直な方向の幅を2LHまでとることができる。従って、双方向性シフトレジスタの各段の占有領域の幅を減少させることが困難な場合でも、画素ピッチLV、LHの微細化が比較的容易となる。しかしながら、この方式では、走査線駆動回路104の双方向性シフトレジスタの走査線31に平行な方向の幅WV、及びデータ線駆動回路101の双方向性シフトレジスタのデータ線35に平行な方向の幅WHが奇数段と偶数段の合計でそれぞれ2WV、2WHとなり、走査線駆動回路104及びデータ線駆動回路101の占有面積が大きくなり、液晶パネルの小型化が困難になるという問題があった。また、双方向性シフトレジスタの奇数段は、偶数段に比べて画素領域までの引き回し配線の長さが長くなり、配線抵抗や容量付加により、走査信号の遅延の問題を生じ、隣接する走査線またはデータ線に対応する画素間で表示ムラが発生する場合があった。
【0071】
次に、図8に示す比較例2においては、本実施形態と同様に、データ線駆動回路101の双方向性シフトレジスタの各段により、サンプリング回路301の複数のTFTを駆動するように構成した。例えば、図8に示すように、双方向性シフトレジスタの各段で6個のサンプリング回路S/Hを同時に駆動するように構成した場合には、各段の占有領域のデータ線35に垂直な方向の幅を6LHまでとることができる。
【0072】
このように画像信号の相展開数等を工夫することによってLHの領域を自由に広げることが可能なためデータ線駆動回路は比較的自由に占有面積が確保できる。
【0073】
一方、走査線駆動回路104は、走査線31の図8における左側の端部には双方向性シフトレジスタの奇数段のみを、また、図8における右側の端部には偶数段のみを設け、奇数段と偶数段とで交互に走査線31に接続するように構成した。このように、櫛歯状に双方向性シフトレジスタの各段を配置することにより、走査線31に平行な方向の各段の占有領域の幅WVを大きくすることなく、走査線31に垂直な方向の各段の占有領域の幅を2LVまでとることができる。
【0074】
しかし、この方式によれば、走査線31の片側のみに双方向性シフトレジスタの各段が接続されているため、双方向性シフトレジスタの各段が接続されていない側の走査線31の端部において、ゲート遅延が発生するという問題があった。
【0075】
そこで、本実施形態では、図9に示すように、双方向性シフトレジスタの各段と走査線31とをそれぞれ対応させ、各段から画素領域までのパターンの長さを等しくした。このような構成をとれば、走査線間のゲート遅延の差が無くなり表示ムラを抑制することができる。また、図9には図示を省略してあるが、走査線31の両端に双方向性シフトレジスタを設け、走査線31の端部におけるゲート遅延を無くすように構成すれば、更に表示ムラの低減に効果がある。なお、図9においては、データ線駆動回路101の双方向性シフトレジスタは、各段によりサンプリング回路301の各TFTを駆動する構成とした。このように構成すれば、走査線駆動回路104と同様に、双方向性シフトレジスタをブロック状や、多系列で構成する必要が無いため、表示ムラ等の画質品位の劣化が生じにくい。
【0076】
しかしながら、このように構成した場合には、双方向性シフトレジスタの各段の占有領域の幅が画素の幅LH及びLVと等しくなり、各段の占有面積を減少させることができない場合には、画素ピッチを微細化することが困難になるという問題があった。特に、従来においては、図13に示すように、転送信号生成部をクロックドインバータ130,131,133,134により構成していたため、双方向性シフトレジスタ111’の各段の占有面積を減少させることが困難であった。
【0077】
つまり、図14(a)に示す記号で表されるクロックドインバータ130,133は、図14(b)に示す回路構成となっており、クロック信号CL及び反転信号CLINVだけでなく、正電源VDD及び負電源VSSの供給が必要となる。つまり、図14(b)に示すように、クロックドインバータ130,133は、クロック信号CLがゲートに入力されるNチャネル型TFTと、信号CLINVが入力されるPチャネル型TFTと、ゲートに転送信号が夫々入力されるように並列に接続されたPチャネル型TFT及びNチャネル型TFTと、電源VSS(低電位電源)及びVDD(高電位電源)とが、図に示す如くに接続されている。また、クロックドインバータ131,134についても、 信号CLINVがNチャネル型TFTのゲートに入力され、クロック信号CLがPチャネル型TFTのゲートに入力される他はクロックドインバータ130,133と同様の構成であり、電源VSS及びVDDを必要とする。
【0078】
このように各クロックドインバータは、電源VSS及びVDDを必要とするため、図13に示した双方向性シフトレジスタ111’の全体に電源配線を引き回す必要がある。
【0079】
従って、図13にA−1及びA−2で示す領域のパターン図である図15に示すように、双方向性シフトレジスタの隣接する各段の間隔(配列ピッチ)Hが、正電源VDD及び負電源VSSの電源配線の引き回しの分だけ広くなるという問題があった。
【0080】
しかしながら、本実施形態においては、転送方向制御部だけでなく、転送信号生成部に、入力信号の論理値に拘わらず入力信号と等しい極性の出力信号を得る論理のゲート手段の一例として、図10(a)に示す記号で表され、図10(b)の回路構成を有するトランスミッションゲートを用いたので、図11に示すように、双方向性シフトレジスタの隣接する各段の間隔(配列ピッチ)Hを従来に比べて狭くすることができる。なお、図11、図12及び図15は同じ設計ルールを用いてレイアウトしたパターン例で、同じ拡大率で拡大した図である。
【0081】
つまり、トランスミッションゲートは、ゲート電極に印加される方向制御信号またはクロック信号と、転送信号の入力側電極または出力側電極に印加される転送信号との電位差に応じてNチャネル型TFTとPチャネル型TFTが同時に導通状態になるため、正電源VDD及び負電源VSSの供給を必要としない。従って、図11に示すように、これらの電源パターンを引き回す必要がなくなり、双方向性シフトレジスタの隣接する各段の間隔(配列ピッチ)Hを狭くすることができるので、液晶パネルの小型化に有利である。
【0082】
なお、図10(a),(b)には、Nチャネル型TFTにクロック信号CLが、また、Pチャネル型TFTにクロック信号CLの反転信号CLINVが入力され、クロック信号CLがハイレベルの時にNチャネル型TFTとPチャネル型TFTが共に導通するトランスミッションゲート118,121のみを示したが、図4に示すトランスミッションゲート119,120についても、クロック信号CLの反転信号であるCLINVがNチャネル型TFTに、クロック信号CLがPチャネル型TFTに入力される他はトランスミッションゲート118,121と同様の構成である。更に、方向制御信号D及び反転信号DINVが入力されるトランスミッションゲート114〜117についても上述したトランスミッションゲートと同様の構成である。
【0083】
具体的には、クロックドインバータ回路を用いた従来の駆動装置においては、画素ピッチ(図9に示すLV及びLH)が30μm以下では、設計ルールを例えば配線及び配線間隔を各々2μm程度で設計したとすると、パターン配置が困難になり、双方向性シフトレジスタの長さ(図9に示すWV及びWH)を長くする必要があったが、本実施形態の駆動装置によれば、同じ設計ルールで画素ピッチを20μm以下にすることも可能であり、かつ、双方向性シフトレジスタの長さWV、WHは従来のままに保つことができる。従って、周辺回路が同一基板上に内蔵された画素の微細化が可能になると共に、液晶パネル基板の小型化を実現することができる。
【0084】
なお、波形制御回路102a及びバッファー回路102bは、電源配線を必要とするが、クロック信号あるいは転送方向制御信号のような制御信号の入力ラインは不要なので、図12のパターン構成例に示すように、前記トランスミッションゲートによって規定される双方向性シフトレジスタの隣接する各段の間隔(配列ピッチ)H以内に形成することが可能である。
【0085】
(駆動回路の第2の実施形態)
次に、本発明の駆動回路の第2の実施形態を図16乃至図18に基づいて説明する。なお、駆動回路の第1の実施形態との共通箇所には同一符号を付して説明を省略する。
【0086】
本実施形態は、第1の実施形態で説明した双方向性シフトレジスタ111の代わりに、転送方向制御部及び転送信号生成部が図16に示すようにPチャネル型TFTとNチャネル型TFTの導電型である、片チャネル型TFT150〜157で構成された双方向性シフトレジスタ140を用いた例である。
【0087】
双方向性シフトレジスタ140においては、トランスミッションゲートの代わりに、入力信号の論理値に拘わらず入力信号と等しい極性の出力信号を得る論理のゲート手段の一例として、片チャネル型TFTが用いられており、図16にはNチャネル型TFT150〜157を用いた例を示す。Pチャネル型TFTのみ、或いは転送方向制御部をPチャネル型TFT、転送信号生成部をNチャネル型TFTといった具合に形成しても何ら問題はない。
【0088】
このように構成した場合でも、図17に示すように正電源及び負電源の電源配線が不要であり、双方向性シフトレジスタの隣接する各段の間隔(配列ピッチ)Hをクロックドインバータ回路を用いた場合よりも小さくすることができる。具体的には、上述の設計ルールで15μm以下にすることが可能である。また、このような構成により、図17に示すように、TFTの素子数を削減することができ、周辺回路の配列ピッチだけでなく、双方向性シフトレジスタの図17に示すX方向の長さを短くすることができるので、双方向性シフトレジスタの占有面積を減少させることができる。その結果、液晶パネル基板自体をより一層小型化することができる。
【0089】
また、Nチャネル型TFT150〜157を用いた場合には、図18に示すようにTFT素子の配置を変えることにより、双方向性シフトレジスタの隣接する各段の間隔(配列ピッチ)Hを変えずに、前記X方向の長さをより一層短くすることが可能であり、超小型の液晶パネルにも対応できる利点がある。
【0090】
また、本実施形態は、片チャネル型TFTであれば、Nチャネル型またはPチャネル型の何れのTFTでも用いることができる。なお、図17及び図18で示したパターン図は図11、図12及び図15と同じ設計ルールを用いてレイアウトしたパターン例で、同じ拡大率で拡大した図である。
【0091】
(液晶パネルの構成)
次に、液晶装置200が含むTFTアレイ基板1上の画面表示領域を構成する画素部分及び周辺回路の具体的構成について図19及び図20を参照して説明する。ここに、図19(a)はTFTアレイ基板上に形成される各種電極等のパターンの平面図であり、図19(b)は図19(a)に示すA−A’に沿った断面図で、画素スイッチング用TFTを示している。また、図20(a)はPチャネル型TFT或いはNチャネル型TFTといった片チャネル型TFTのパターンの平面図であり、図20(b)は図20(a)に示すB−B’に沿った断面図である。なお、図19(a)及び図20(a)においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【0092】
ここで、図19(a)の平面図に示すように、画素電極11は、TFTアレイ基板1上にマトリクス状に配列され、各画素電極11に隣接してTFT30が設けられており、また画素電極11の縦横の境界に夫々沿ってデータ線35(ソース電極)及び走査線31(ゲート電極)が設けられている。また、本実施例では画素電極11を制御する画素スイッチング用のTFT30は、各画素電極11に対して1個しか設けられていないが、TFT30のソース・ドレイン間、すなわちコンタクトホール37からコンタクトホール38の間でゲート電極(走査線)31を2個直列に配設し、デュアルゲート構造としても良いし、3個以上直列に配設しても良い。このように、TFT30にゲートを多段設けることにより、抵抗成分が大きくなり、TFT30がオフ時のリーク電流を低減できる利点がある。なお、図19(b)は、説明の都合上、画素電極11のマトリクス状配列等を簡略化して示すためのものであり、実際の各電極は層間絶縁層の間や上をコンタクトホール等を介して配線されており、図19(b)から分かるように3次元的により複雑な構成を有している。
【0093】
図19(b)の断面図において、液晶パネル10は、各画素に設けられるTFT30部分において、TFTアレイ基板1並びにその上に積層された第1層間絶縁層41、半導体層32、ゲート絶縁層33、走査線31(ゲート電極)、第2層間絶縁層42、データ線35(ソース電極)、画素電極11を備えている。
【0094】
TFT30の下地となるTFTアレイ基板1は、ガラスや石英等により形成される絶縁基板であり、このTFTアレイ基板1上に、走査線31からの電界によりチャネルが形成される半導体層32が設けられる。
【0095】
半導体層32は、例えば、下地としてのTFTアレイ基板1上にa−Si(アモルファスシリコン)膜を形成後、アニール処理を施して約500〜2000Åの厚さに固相成長させることにより形成する。その後、ゲート絶縁膜33を熱酸化等で形成し、ゲート絶縁膜33の上にゲート電極31を形成する。そしてNチャネル型TFT30を形成する場合には、半導体層32のソース・ドレイン領域となる部分に選択的にSb(アンチモン)、As(砒素)、P(リン)などのV族元素のドーパントを用いたイオン注入等によりドープを行って、ソース領域及びドレイン領域を形成する。また、Pチャネル型TFT30を形成する場合には、半導体層32のソース・ドレイン領域となる部分に選択的にAl(アルミニウム)、B(ボロン)、Ga(ガリウム)、In(インジウム)などのIII族元素のドーパントを用いたイオン注入等によりドープを行ってソース領域及びドレイン領域を形成する。そして、これらのドープは、ゲート電極31をマスクとして行われるため、ドープが行われなかった領域がチャネル領域32aとして形成される。特にTFT30をLDD(Lightly Doped Drain)構造を持つNチャネル型TFTとする場合、ソース領域及びドレイン領域のうちチャネル領域32a側に夫々隣接する一部にPなどのV族元素のドーパントにより低濃度ソース領域32b及び低濃度ドレイン領域32cを形成し、同じくPなどのV族元素のドーパントにより高濃度ソース領域32d及び高濃度ドレイン領域32eを形成する。また、Pチャネル型TFT30とする場合、ソース・ドレイン領域のうちチャネル領域32aの側に夫々隣接する一部に、 BなどのIII族元素のドーパントを用いて低濃度ソース領域32b及び高濃度ソース領域32dと、低濃度ドレイン領域32c及び高濃度ドレイン領域32eを形成する。 なお、Nチャネル型TFTは、動作速度が速いという利点があり、画素スイッチング用のTFT30として用いられることが多い。
【0096】
また、このようにLDD構造とした場合、ショートチャネル効果を低減できる利点が得られる。なお、TFT30は、低濃度ソース・ドレイン領域32b、32cに不純物のイオンを打ち込まないオフセット構造のTFTとしてもよいし、ゲート電極31をマスクとして高濃度な不純物イオンを打ち込み自己整合的に高濃度ソース・ドレイン領域32a、32eを形成するセルフアライン型のTFTとしてもよい。
【0097】
ゲート絶縁層33は、半導体層32を約900〜1300℃の温度により熱酸化することにより、300〜1500Å程度の比較的薄い厚さの熱酸化膜を形成して得る。
【0098】
また、第1層間絶縁層41及び第2層間絶縁層42は夫々、5000〜15000Å程度の厚みを持つNSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる。なお、第2層間絶縁層42の上に更に平坦化膜をスピンコート等で塗布してもよく、又はCMP処理を施してもよい。このように、画素電極11を形成する表面を平坦化することで、ラビング時の配向不良により生じる液晶のディスクリネーションの発生領域を極力低減することができる。
【0099】
第1層間絶縁層41には、高濃度ソース領域32dへ通じるコンタクトホール37が形成され、第1層間絶縁層41及び第2層間絶縁層42には、高濃度ドレイン領域32eへ通じるコンタクトホール38が夫々形成されている。この高濃度ソース領域32dへのコンタクトホール37を介して、データ線35(ソース電極)は高濃度ソース領域32dに電気的接続される。また、高濃度ドレイン領域32eへのコンタクトホール38を介して、画素電極11が高濃度ドレイン領域32eに電気的接続される。各コンタクトホールは、例えば、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成すれば、寸法精度よく開孔できる。
【0100】
なお、一般にはチャネルが形成される半導体層32を形成するポリシリコン膜等は、光が入射するとポリシリコン膜が有する光電変換効果により光電流が発生してしまいTFT30のトランジスタ特性が劣化するが、本実施の形態では、図3に示すように対向基板2に各TFT30に夫々対向する位置にCr膜から成るブラックマトリクス等の遮光層23が形成されているので、入射光が半導体層32に直接入射することが防止される。更にこれに加えて又は代えて、ゲート電極を上側から覆うようにデータ線35(ソース電極)をAl等の不透明な金属薄膜から形成すれば、遮光層23と共に又は単独で、半導体層32への入射光(即ち、図19(b)で上側からの光)の照射を効果的に防ぐことが出来る。
【0101】
走査線31(ゲート電極)は、減圧CVD法等によりポリシリコン膜を堆積した後、フォトリソグラフィ工程やエッチング工程等により形成される。或いは、W(タングステン)やMo(モリブデン)等の高融点金属膜又はその金属シリサイド膜等の合金膜から形成されてもよい。
【0102】
データ線35(ソース電極)は、スパッタリング処理等により、約1000〜5000Åの厚さに堆積されたAl等の低抵抗金属や金属シリサイド等の合金膜から形成する。
【0103】
画素電極11は例えば、ITO膜(Indium Tin Oxide膜)などの透明導電性薄膜からなり、上述した第2層間絶縁層42の上面に設けられている。この画素電極11は、スパッタリング処理等によりITO膜等を約500〜2000Åの厚さに堆積した後、フォトリソグラフィ工程、エッチング工程を施すこと等により形成される。なお、当該液晶パネル10を反射型の液晶装置に用いる場合には、Al等の反射率の高い不透明な材料から画素電極11を形成してもよい。
【0104】
一方、上述したデータ線駆動回路101、走査線駆動回路104等の周辺回路を制御するPチャネル型TFT及びNチャネル型TFTは、基本的に図20(a)に示すような平面構造をし、そのB−B’に沿った断面図は図20(b)に示す構造をしている。このように、TFT60と、図19(a)に示した画素スイッチング用のTFT30との違いは、 TFT30のドレイン電極としての画素電極11にはITOを用い、TFT60のドレイン電極にはアルミニウムを用いる点のみであり、画素領域におけるTFT30の形成時とほぼ同一な薄膜形成工程で形成できる。
【0105】
具体的には、まず、TFTアレイ基板1上に半導体層62が形成され、 半導体層62には、チャネル領域62a、低濃度ソース領域62b、高濃度ソース領域62d、低濃度ドレイン領域62c、及び高濃度ドレイン領域62eが形成される。また、半導体層62上にはゲート絶縁層63が形成され、当該ゲート絶縁層63上にはゲート電極61が形成される。そして、第1層間絶縁層41に形成されたコンタクトホール66を介してソース電極64及びドレイン電極65が、夫々高濃度ソース領域62d及び高濃度ドレイン領域62eに電気的に接続される。更に、ソース電極64及びドレイン電極65を覆うように、第2層間絶縁層42が形成される。
【0106】
そして、半導体層62は上述した画素領域のTFT30の半導体層32に、チャネル領域62aはTFT30のチャネル領域32aに、低濃度ソース領域62bはTFT30の低濃度ソース領域32b に、高濃度ソース領域62dはTFT30の高濃度ソース領域32dに 、低濃度ドレイン領域62cはTFT30の低濃度ドレイン領域32cに、及び高濃度ドレイン領域62eはTFT30の高濃度ドレイン領域32eに夫々対応しており同一の工程により形成される。なお、画素スイッチング用のTFT30をNチャネル型TFTで形成する場合、周辺回路を構成するTFT60のPチャネル型TFTを形成するために、III族元素のドーパントを用いたイオン注入等によりドープを行う工程を追加して、相補型TFTを形成することができる。
【0107】
本実施例では、周辺回路を構成するTFT60もLDD構造で形成したが、上述したオフセット構造のTFTでも良いし、セルフアライン構造のTFTでも良い。なお、TFT60をセルフアライン構造のTFTで形成すれば、高い移動度が得られるため高速な駆動回路が実現できる。
【0108】
更には、ゲート絶縁層63はTFT30のゲート絶縁層33に対応し、ゲート電極61はTFT30のゲート電極31に対応しており同一の工程により形成される。また、ソース電極66とドレイン電極65は、TFT30のソース電極35に対応し、同一の工程により形成される。
【0109】
従って、データ線駆動回路または走査線駆動回路のを、トランスミッションゲートやPチャネル型TFT或いはNチャネル型TFTといった片チャネル型TFTで構成することにより、上述したように画素ピッチの微細化が可能であるだけでなく、画素領域のTFTと同一の薄膜形成工程でトランスミッションゲートや片チャネル型TFTを形成することができ、製造上有利である。
【0110】
また、図19には示されていないが、対向基板2の投射光が入射する側及びTFTアレイ基板1の投射光が出射する側には夫々、例えば、TN(ツイステッドネマティック)モード、 STN(スーパーTN)モード、D−STN(ダブル−STN)モード等の動作モードや、ノーマリーホワイトモード/ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【0111】
以上説明した液晶パネル10は、カラー液晶プロジェクタに適用されるため、3つの液晶パネル10がRGB用のライトバルブとして夫々用いられ、各パネルには夫々RGB色分解用のダイクロイックミラーを介して分解された各色の光が入射光として夫々入射されることになる。従って、各実施の形態では、対向基板2に、カラーフィルタは設けられていない。しかしながら、液晶パネル10においても遮光層23の形成されていない画素電極11に対向する所定領域にRGBのカラーフィルタをその保護膜と共に、対向基板2上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に本実施の形態の液晶パネルを適用できる。
【0112】
また、液晶パネル10のスイッチング素子は、正スタガ型又はコプラナー型のポリシリコンTFTであるとして説明したが、逆スタガ型のTFTやアモルファスシリコンTFT等の他の形式のTFTに対しても、本実施の形態は有効である。
【0113】
更に、液晶パネル10においては、一例として液晶層50をネマティック液晶から構成したが、液晶を高分子中に微小粒として分散させた高分子分散型液晶を用いれば、配向膜、並びに前述の偏光フィルム、偏光板等が不要となり、光利用効率が高まることによる液晶パネルの高輝度化や低消費電力化の利点が得られる。更に、画素電極11をAl等の反射率の高い金属膜から構成することにより、液晶パネル10を反射型液晶装置に適用する場合には、電圧無印加状態で液晶分子がほぼ垂直配向されたSH(スーパーホメオトロピック)型液晶などを用いても良い。更にまた、液晶パネル10においては、液晶層50に対し垂直な電界(縦電界)を印加するように対向基板2の側に共通電極21を設けているが、液晶層50に平行な電界(横電界)を印加するように一対の横電界発生用の電極から画素電極11を夫々構成する(即ち、対向基板2の側には縦電界発生用の電極を設けることなく、TFTアレイ基板1の側に横電界発生用の電極を設ける)ことも可能である。このように横電界を用いると、縦電界を用いた場合よりも視野角を広げる上で有利である。その他、各種の液晶材料(液晶相)、動作モード、液晶配列、駆動方法等に本実施の形態を適用することが可能である。
【0114】
また、画素電極11に電圧が印加されると、液晶層50におけるこの画素電極11と共通電極21とに挟まれた部分における液晶の配向状態が変化し、ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶パネル10からは画像信号に応じたコントラストを持つ光が出射する。この際、本実施の形態では特に、多相展開された画像信号をサンプリング回路301によりサンプリングし、データ線に画像信号として供給するので、高周波数の画像信号を各データ線に所定のタイミングで安定的に走査信号と同期して供給できる。
【0115】
なお、データ線駆動回路101及び走査線駆動回路104は、TFTアレイ基板1の上に設ける代わりに、例えばTAB(テープオートメイテッドボンディング基板)上に実装された駆動用LSIに、TFTアレイ基板1の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
【0116】
更にまた、以上の実施の形態において、特開平9−127497号公報、特公平3−52611号公報、特開平3−125123号公報、特開平8−171101号公報等に開示されているように、TFTアレイ基板1上においてTFT30に対向する位置(即ち、TFT30の下側)にも、例えば高融点金属からなる遮光層を設けてもよい。このようにTFT30の下側にも遮光層を設ければ、TFTアレイ基板1の側からの戻り光等がTFT30に入射するのを未然に防ぐことができる。
【0117】
(電子機器)
次に、以上詳細に説明した液晶装置200を備えた電子機器の実施の形態について図21から図24を参照して説明する。
【0118】
先ず図21に、このように液晶装置200を備えた電子機器の概略構成を示す。
【0119】
図21において、電子機器は、表示情報出力源1000、表示情報処理回路1002、前述の走査線駆動回路104及びデータ線駆動回路101を含む表示駆動回路1004、液晶パネル10、クロック発生回路1008並びに電源回路1010を備えて構成されている。表示情報出力源1000は、ROM(Read Only Memory)、RAM(Random Access Memory)、光ディスク装置などのメモリ、テレビ信号を同調して出力する同調回路等を含んで構成され、クロック発生回路1008からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路1002に出力する。表示情報処理回路1002は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック発生回路1008からのクロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に表示駆動回路1004に出力する。表示駆動回路1004は、走査線駆動回路104及びデータ線駆動回路101によって前述の駆動方法により液晶パネル10を駆動する。電源回路1010は、上述の各回路に所定電源を供給する。なお、液晶パネル10を構成するTFTアレイ基板の上に、表示駆動回路1004を搭載してもよく、これに加えて表示情報処理回路1002を搭載してもよい。
【0120】
このような構成の電子機器として、図22に示す液晶プロジェクタ、図23に示すマルチメディア対応のパーソナルコンピユータ(PC)及びエンジニアリング・ワークステーション(EWS)、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテーブレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置などを挙げることができる。
【0121】
次に図22から図24に、このように構成された電子機器の具体例を夫々示す。
【0122】
図22において、電子機器の一例たる液晶プロジェクタ1100は、投射型の液晶プロジェクタであり、光源1110と、ダイクロイックミラー1113,1114と、反射ミラー1115,1116,1117と、入射レンズ1118,リレーレンズ1119,出射レンズ1120と、液晶ライトバルブ1122,1123,1124と、クロスダイクロイックプリズム1125と、投射レンズ1126とを備えて構成されている。液晶ライトバルブ1122,1123,1124は、上述した駆動回路1004がTFTアレイ基板上に搭載された液晶パネル10を含む液晶モジュールを3個用意し、夫々液晶ライトバルブとして用いたものである。また、光源1110はメタルハライド等のランプ1111とランプ1111の光を反射するリフレクタ1112とからなる。
【0123】
以上のように構成される液晶プロジェクタ1100においては、青色光・緑色光反射のダイクロイックミラー1113は、光源1110からの白色光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー1117で反射されて、赤色光用液晶ライトバルブ1122に入射される。一方、ダイクロイックミラー1113で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー1114によって反射され、緑色光用液晶ライトバルブ1123に入射される。また、青色光は第2のダイクロイックミラー1114も透過する。青色光に対しては、長い光路による光損失を防ぐため、入射レンズ1118、リレーレンズ1119、出射レンズ1120を含むリレーレンズ系からなる導光手段1121が設けられ、これを介して青色光が青色光用液晶ライトバルブ1124に入射される。各ライトバルブにより変調された3つの色光はクロスダイクロイックプリズム1125に入射する。このプリズムは4つの直角プリズムが貼り合わされ、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ1126によってスクリーン1127上に投射され、画像が拡大されて表示される。
【0124】
図23において、電子機器の他の例たるラップトップ型のパーソナルコンピュータ1200は、上述した液晶パネル10がトップカバーケース内に備えられた液晶ディスプレイ1206と、CPU、メモリ、モデム等を収容すると共にキーボード1202が組み込まれた本体部1204とを有する。
【0125】
また、図24に示すように、液晶を2枚の透明基板1304a,1304bの間に封入し、上述した駆動回路1004をTFTアレイ基板上に搭載した液晶装置用基板1304を備え、当該液晶装置用基板1304を構成する2枚の透明基板1304a,1304bの一方に、金属の導電膜が形成されたポリイミドテーブ1322にICチップ1324を実装したTCP(Tape Carrier Package)1320を接続して、電子機器用の一部品である液晶装置として生産、販売、使用することもできる。
【0126】
以上、図22から図24を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダー型またはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、POS端末、タッチパネルを備えた装置等が図21に示した電子機器の例として挙げられる。
【0127】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスブレ一装置にも適用可能である。
【0128】
以上説明したように、本実施の形態によれば、高精細な画素を有し、かつ、小型の液晶装置200を備えた各種の電子機器を実現できる。
【0129】
【発明の効果】
以上説明したように、本発明の電気光学装置によれば、走査線駆動手段とデータ線駆動手段の少なくともいずれか一方の双方向性シフトレジスタにおいて、転送方向制御部と転送信号生成部により、双方向が可能である。また、入力信号の論理値に拘わらず入力信号と等しい極性の出力信号を得るの論理のゲート手段を設けた場合、当該ゲート手段のパターンを形成する際に、電源配線を引き回す必要がなく、転送方向制御部と転送信号生成部の占有面積を減少させることができる。従って、走査線またはデータ線に一対一に対応させて双方向性シフトレジスタの各段を設けた場合でも、走査線またはデータ線の間隔、即ち、画素ピッチの微細化が可能であり、高精細の液晶パネルを提供することができる。
【図面の簡単な説明】
【図1】 液晶装置の実施の形態におけるTFTアレイ基板上に形成された各種配線、周辺回路等のブロック図である。
【図2】 図1の液晶装置の全体構成を示す平面図である。
【図3】 図1の液晶装置の全体構成を示す断面図である。
【図4】 図1の液晶装置における走査線駆動回路の双方向性シフトレジスタの回路図である。
【図5】 (a)は図1の液晶装置における走査線駆動回路の波形制御回路及びバッファー回路の一例を示す回路図、(b)は当該走査線駆動回路の動作のタイミングチャートである。
【図6】 (a)は図1の液晶装置における走査線駆動回路の波形制御回路及びバッファー回路の他の例を示す回路図、(b)は当該走査線駆動回路の動作のタイミングチャートである。
【図7】 本発明と比較される比較例1のデータ線駆動回路と走査線駆動回路の双方向性シフトレジスタの各段の配置例を示すブロック図である。
【図8】 本発明と比較される比較例2のデータ線駆動回路と走査線駆動回路の双方向性シフトレジスタの各段の配置例を示すブロック図である。
【図9】 本発明の実施形態におけるデータ線駆動回路と走査線駆動回路の双方向性シフトレジスタの各段の配置例を示すブロック図である。
【図10】 (a)は本発明の第1の実施形態の双方向性シフトレジスタを構成するトランスミッションゲートの回路記号を示す図、(b)は(a)のトランスミッションゲートの回路構成を示す回路図である。
【図11】 本発明の第1の実施形態における双方向性シフトレジスタのパターンを示す図である。
【図12】 本発明の第1の実施形態における波形制御回路及びバッファー回路のパターンを示す図である
【図13】 本発明と比較される比較例1の走査線駆動回路の双方向性シフトレジスタの回路図である。
【図14】 (a)は本発明と比較される比較例1の双方向性シフトレジスタを構成するクロックドインバータの回路記号を示す図、(b)は(a)のクロックドインバータの回路構成を示す回路図である。
【図15】 本発明と比較される比較例1の双方向性シフトレジスタのパターンを示す図である。
【図16】 本発明の第2の実施形態における走査線駆動回路の双方向性シフトレジスタの回路図である。
【図17】 本発明の第2の実施形態における双方向性シフトレジスタのパターンの一例を示す図である。
【図18】 本発明の第2の実施形態における双方向性シフトレジスタのパターンの他の例を示す図である。
【図19】 (a)は液晶装置に備えられた液晶パネルの画面表示領域を構成する画素の平面図、(b)は(a)のA−A’線に沿った断面図である。
【図20】 (a)は液晶装置に備えられた走査線駆動回路またはデータ線駆動回路を構成するTFTの構成を示す平面図、(b)は(a)のB−B’線に沿った断面図である。
【図21】 本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図22】 電子機器の一例としての液晶プロジェクタを示す断面図である。
【図23】 電子機器の他の例としてのパーソナルコンピュータを示す正面図である。
【図24】 電子機器の一例としてのTCPを用いた液晶装置を示す斜視図である。
【符号の説明】
1…TFTアレイ基板
2…対向基板
10…液晶パネル
11…画素電極
21…共通電極
23…遮光層
30…TFT
31…走査線(ゲート電極)
32…半導体層
32d…高濃度ソース領域
32e…高濃度ドレイン領域
33…ゲート絶縁層
35…データ線(ソース電極)
37、38…コンタクトホール
41…第1層間絶縁層
42…第2層間絶縁層
50…液晶層
52…シール材
53…周辺見切り
60…TFT
61…ゲート電極
62…半導体層
62d…高濃度ソース領域
62e…高濃度ドレイン領域
63…ゲート絶縁層
64…ソース電極
65…ドレイン電極
66…コンタクトホール
101…データ線駆動回路
102…実装端子(外部入出力端子)
111…双方向性シフトレジスタ
112a…波形制御回路
112b…バッファー回路
114〜121…トランスミッションゲート
150〜157…Nチャネル型TFT
200…液晶装置
201…検査回路
301…サンプリング回路
302…TFT
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving circuit for an electro-optical device such as an active matrix driving type liquid crystal panel driven by a thin film transistor (TFT), an electro-optical device provided with the driving circuit, and an electro-optical device provided with the driving circuit on a substrate Or belongs to a technical field of electronic equipment using the electro-optical device, and particularly belongs to a technical field of a drive circuit including a shift register circuit, an electro-optical device, and an electronic device.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in an active matrix liquid crystal panel, a large number of scanning lines and data lines arranged vertically and horizontally, and a large number of pixel electrodes corresponding to respective intersections of the scanning lines and data lines are provided on the TFT array substrate. ing. In addition to these, various peripheral circuits including TFTs such as a scanning line driving circuit, a data line driving circuit, and a sampling circuit may be provided on such a TFT array substrate.
[0003]
Among these peripheral circuits, the scanning line driving circuit includes a shift register and a buffer circuit, and generates a pulsed scanning signal by the shift register and sequentially shifts the scanning signal in the arrangement direction of the scanning lines. The signal is amplified by the buffer circuit and supplied to the scanning line.
[0004]
Similarly to the scanning line driving circuit, the data line driving circuit includes a shift register and a buffer circuit, and a pulsed driving signal generated by the shift register is supplied to a sampling circuit connected to the data line driving circuit. At the same time, the drive signal is sequentially shifted in the arrangement direction of the sampling circuits. When the drive signal amplified by the buffer circuit is applied to each sampling circuit that samples the image signal for each data line or each of the plurality of data lines, the image signal is output for each data line or for each of the plurality of data lines. Is output and supplied to the data line.
[0005]
By providing the scanning line driving circuit, the data line driving circuit, and the sampling circuit configured as described above, voltage application to each of the pixel electrodes arranged in a matrix is controlled, and a desired image is displayed on the liquid crystal panel. Can be made.
[0006]
[Problems to be solved by the invention]
However, in the conventional liquid crystal panel, a circuit that requires power supply such as a clocked inverter circuit is used for the shift register that constitutes the scanning line driving circuit and the data line driving circuit. In this case, it is necessary to provide a connection region between the power supply wiring and the signal wiring, and it is difficult to reduce the area occupied by the shift register pattern.
[0007]
In general, each signal transfer unit and output signal generation unit constituting the shift register of the scanning line driving circuit is within a distance between adjacent scanning lines, that is, within a repeating pattern arrangement distance of scanning lines (hereinafter referred to as an arrangement pitch). Often formed. Also, for each signal transfer unit and output signal generation unit constituting the shift register of the data line driving circuit, sampling in which the output signal of one stage from the arrangement pitch of the data line or from the shift register is connected to the data line The arrangement pitch is often determined by how many stages of the circuit are selected simultaneously.
[0008]
The signal transfer unit and the output signal generation unit are not formed within the arrangement pitch of the scanning lines or data lines, but are divided into several blocks in a direction parallel to the scanning lines or data lines. In such a case, the arrangement pitch can be increased, but the signal waveform may be rounded or the signal may be delayed due to the pattern routing.
[0009]
Therefore, it is most preferable that each of the signal transfer unit and the output signal generation unit is formed within the arrangement pitch of the scanning lines or data lines.
[0010]
However, if a circuit that requires power supply wiring such as a clocked inverter circuit is used for at least one of the signal transfer units or signal generation units as described above, the signal transfer unit and the output corresponding to the power supply wiring are used. The area occupied by the signal generator becomes large, and it becomes difficult to integrate peripheral circuits.
[0011]
As a result, even if the distance between adjacent pixels, that is, the repetitive pattern arrangement distance (pixel pitch) of the pixels is further reduced, the arrangement pitch of the drive circuits including the signal transfer units and the output signal generation units is There is a problem that the pixel pitch is always larger than the pixel pitch, and the pixel pitch substantially depends on the occupied area of each signal transfer unit, each output signal generation unit, etc., and the pixel pitch cannot be miniaturized. there were.
[0012]
The present invention has been made in view of the above-described problems, and a liquid crystal panel driving device and a liquid crystal device capable of miniaturizing the pixel pitch even when the scanning line driving circuit or the data line driving circuit is constituted by a shift register. Another object is to provide an electronic device including a liquid crystal device.
[0013]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a pixel region on a substrate.A plurality of data lines to which image signals are supplied, a plurality of scanning lines to which scanning signals are supplied, the plurality of data lines and the plurality of scanning lines.Provided for the intersection ofA plurality of switching means, and the switching meansCorrespondingly providedA drive circuit for an electro-optical device including a pixel electrode, the shift register supplying a control signal for supplying the image signal and the scanning signal to the data line and the scanning line, respectively.And provided on the substrateAt least one of a data line driving unit and a scanning line driving unit, and the shift register of at least one of the data line driving unit or the scanning line driving unit includes:RollSignal transmission directionIsA bidirectional shift register which is a direction, each stage of the bidirectional shift register isInput from the previous stage of each stageA transfer direction control unit that limits the transfer direction of the transfer signal to a predetermined direction based on the direction control signal;Based on the transfer signal input from the previous stage in synchronization with the clock signal,A transfer signal generator for generating a transfer signalThe transfer signal generation unit at each stage of the bidirectional shift register includes a first transmission gate that captures a transfer signal input from the previous stage by the transfer direction control unit, and a transfer that is captured by the first transmission gate. A first inverter to which a signal is input, a second inverter to which an output of the first inverter is input, and a second that performs feedback of the transfer signal of each stage output from the second inverter to the first inverter A transmission gate, and the distance from each stage of the bidirectional shift register to the pixel region is equal.It is characterized by that.
[0014]
According to the driving circuit of the electro-optical device described in the present invention, when at least one of the data line driving unit and the scanning line driving unit includes the bidirectional shift register, the direction control signal is bidirectional from the outside. When input to the directional shift register, the transfer direction control unit provided in each stage of the bidirectional shift register changes the transfer direction of the input signal in the forward direction (for example, the direction from left to right) or the reverse direction ( For example, it is limited to any one of the directions from right to left. In this state, when an input signal is supplied to the bidirectional shift register and a clock signal having a predetermined period is further supplied, the transfer signal generator synchronizes with the clock signal at the first stage of the bidirectional shift register. A transfer signal based on the input signal is generated, and the transfer signal is output to the next stage of the bidirectional shift register. Next, in the next stage of the bidirectional shift register, a transfer signal in the next stage is generated based on the transfer signal output from the first stage at a timing different from that in the first stage in synchronization with the clock signal. . Hereinafter, the transfer signals generated at each stage are sequentially transferred to the next stage.
[0015]
In the data line driving means, the image signal is sequentially supplied to the data lines or a plurality of data line groups based on the transfer signal transferred as described above. In the scanning line driving means, the above is performed. The scanning signal can be sequentially supplied to the scanning line based on the transfer signal transferred to the scanning line.
The drive circuit of the electro-optical device according to the invention includes a logic gate unit that obtains an output signal having the same polarity as the input signal regardless of the logic value of the input signal in the transfer direction control unit and the transfer signal generation unit. But you can.
[0016]
According to the drive circuit of this electro-optical device, the area occupied by each stage of the bidirectional shift register can be reduced. That is, at least one of the data line driving means and the scanning line driving means is means for driving each wiring by sequentially transferring a transfer signal from the first stage to the subsequent stage of the bidirectional shift register. The basic configuration is that a data line or a scanning line is connected to each stage of the directional shift register. Therefore, the occupied area and the array pitch of each stage of the bidirectional shift register affect the setting of the pixel pitch. However, at least one of the bidirectional shift registers of the data line driving means and the scanning line driving means has the same polarity as the input signal regardless of the logical value of the input signal in the transfer direction control section and the transfer signal generation section of each stage. Therefore, when the transfer direction control unit and the transfer signal generation unit are formed on the substrate, the gate unit includes an input signal line, an output signal line, and the clock signal line described above. It is sufficient to connect the direction control signal lines, and it is not necessary to connect the positive power supply line and the negative power supply line in addition to these signal lines. Therefore, the area occupied by the transfer direction control unit and the transfer signal generation unit can be reduced as compared with the conventional case where a positive power supply line and a negative power supply line are required. The arrangement pitch of each stage can be reduced. As a result, the arrangement pitch of data lines or scanning lines can be reduced, and the pixel pitch can be miniaturized.
[0020]
According to the driving circuit of the electro-optical device, the transmission gate includes an N-channel TFT that is turned on when the polarity of the signal input to the gate terminal is positive, and the polarity of the signal input to the gate terminal is negative. And a P-channel TFT that is sometimes conductive. The transfer direction control unit has a transmission gate in which a direction control signal is input to the gate terminal on the N channel side and an inverted signal of this signal is input to the gate terminal on the P channel side, and a gate terminal on the P channel side And a transmission gate to which an inverted signal of this signal is inputted to the gate terminal on the N channel side. Therefore, either one of the transmission gates becomes conductive according to the polarity of the direction control signal, and the transfer direction of the transfer signal is limited to any one direction. In the transfer signal generator, a clock signal is input to the gate terminal on the N channel side, a transmission gate in which an inverted signal of this signal is input to the gate terminal on the P channel side, and a gate terminal on the P channel side. A clock signal is input, and a transmission gate to which an inverted signal of this signal is input is connected to the gate terminal on the N channel side, and the arrangement order of the transmission gates is reversed in adjacent transfer signal generation units. Configured. Therefore, if the transmission signal is taken in at the rising edge of the clock signal in the preceding transfer signal generation unit and the transfer signal is taken in, the transmission gate is in the conducting state at the falling edge of the clock signal in the next transfer signal generation unit. Since the transfer signal is captured, the transfer signal generator at each stage captures the transfer signal of the previous stage at a timing shifted by a half cycle of the clock signal, and the transfer signal is transferred one after another. become.
[0021]
As described above, the transfer signal generation unit of each stage is provided with a plurality of transmission gates, and each transmission gate obtains an output signal having the same polarity as the input signal regardless of the logical value of the input signal. Since it has logic, it is not necessary to connect a positive power supply line and a negative power supply line in addition to the signal line for each TFT of each transmission gate. As a result, the area occupied by each stage of the bidirectional shift register can be reduced as compared with the prior art, and the liquid crystal panel can be driven satisfactorily by transferring appropriate transfer signals while realizing a finer pixel pitch. A driving device for a liquid crystal panel can be provided.
[0022]
  In addition, the present inventionCorresponding to the intersection of a plurality of data lines to which image signals are supplied to a pixel region on the substrate, a plurality of scanning lines to which scanning signals are supplied, and the plurality of data lines and the plurality of scanning lines. An electro-optical device drive circuit comprising a plurality of switching means provided and a pixel electrode provided corresponding to the switching means, wherein the image signal and the scanning signal are supplied to the data line and the scanning line, respectively. And a shift register for supplying a control signal, comprising at least one of a data line driving means and a scanning line driving means provided on the substrate, wherein at least one of the data line driving means or the scanning line driving means The shift register is a bidirectional shift register in which the transfer direction of a transfer signal is bidirectional, and each stage of the bidirectional shift register is input from a preceding stage of each stage. A transfer direction control unit that limits the transfer direction of a transmission signal to a predetermined direction based on a direction control signal, and generates a transfer signal for each stage based on a transfer signal input from the previous stage in synchronization with a clock signal A transfer signal generation unit configured to perform transfer, and the transfer signal generation unit at each stage of the bidirectional shift register is connected to the transfer direction control unit and takes in a transfer signal input from the previous stage, A first thin film transistor of one of the channel type, a first inverter to which a transfer signal taken in by the first thin film transistor is input, a second inverter to which an output of the first inverter is input, and the first The transfer signal of each stage output from the two inverters is fed back to the first inverter, and the N-channel type or P-channel type one of the conductivity type And a thin film transistor, a distance from each stage of the bidirectional shift register to the pixel region is equal to or equal to each other.
[0023]
According to the driving circuit of the electro-optical device, the transfer direction control unit includes a one-channel type composed of either one of a P-channel TFT and an N-channel TFT whose direction control signal is input to the gate terminal. A TFT and a single-channel TFT in which an inverted signal of the direction control signal is input to the gate terminal are provided. Accordingly, one of the single-channel TFTs is turned on according to the polarity of the direction control signal, and the transfer direction of the transfer signal is limited to one of the directions. In the transfer signal generation unit, a single-channel TFT whose clock signal is input to the gate terminal and a single-channel TFT whose clock signal is inverted are connected to the gate terminal, and adjacent transfer is performed. In the signal generation unit, the arrangement order of the single channel TFTs is reversed. Therefore, if the transfer signal is taken in at the rising edge of the clock signal in the preceding transfer signal generating section and the transfer signal is taken in, the transfer signal generating section in the next stage is switched to the one channel type at the falling edge of the clock signal. Since the TFT is turned on and the transfer signal is captured, the transfer signal generation unit at each stage captures the transfer signal of the previous stage at a timing shifted by a half cycle of the clock signal. Will be transferred.
[0024]
As described above, the transfer signal generation unit of each stage is provided with a plurality of single-channel TFTs. Each single-channel TFT has the same polarity as the input signal regardless of the logical value of the input signal. Since each of the single-channel TFTs has logic for obtaining an output signal, it is not necessary to connect a positive power supply line and a negative power supply line in addition to the signal line. As a result, the area occupied by each stage of the bidirectional shift register can be reduced as compared with the prior art, and the liquid crystal panel can be driven satisfactorily by transferring appropriate transfer signals while realizing a finer pixel pitch. A driving circuit for the electro-optical device can be provided.
[0025]
In the liquid crystal panel driving device of the present invention, each stage of the bidirectional shift register may correspond to each of the plurality of scanning lines, and the pattern length from each stage to the pixel region may be equal.
In the liquid crystal panel driving apparatus of the present invention, the scanning line driving means may be provided at both ends of the scanning line, and each scanning line driving means may be a bidirectional shift register.
According to another aspect of the invention, an electro-optical device includes a drive circuit for the electro-optical device.
[0026]
According to this electro-optical device, the driving device for the electro-optical device is provided, and the driving circuit has a bidirectional direction in which the transfer direction is limited to either the forward direction or the reverse direction according to the direction control signal. Since the data line driving means and the scanning line driving means having the directional shift register are provided, the scanning direction on the display screen is inverted at least up and down or left and right according to the direction control signal. In addition, at least one bidirectional shift register of the data line driving unit and the scanning line driving unit outputs an output signal having the same polarity as the input signal to the transfer direction control unit and the transfer signal generation unit regardless of the logical value of the input signal. Therefore, the area occupied by the drive circuit in the electro-optical device can be reduced, and a small-sized electro-optical device can be provided in combination with a liquid crystal panel having fine pixels.
[0027]
According to another aspect of the invention, an electronic apparatus includes the electro-optical device.
[0028]
According to this electronic apparatus, the electronic apparatus includes the above-described electro-optical device of the present invention, and various image displays can be performed by the electro-optical device that can easily reverse the scanning direction on the display screen at least vertically or horizontally. Is done. In addition, since the pixels of the electro-optical device can be miniaturized, high-definition image display is performed. Furthermore, since the electro-optical device can be reduced in size, the electronic device can be reduced in size.
[0029]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0031]
(Configuration of liquid crystal device)
The configuration of the embodiment of the liquid crystal device will be described with reference to FIGS.
[0032]
First, an overall configuration of a liquid crystal device as an example of an electro-optical device will be described with reference to FIGS. 1 to 3. FIG. 1 is a block diagram showing a configuration of various wirings, peripheral circuits and the like provided on the TFT array substrate in the embodiment of the liquid crystal device, and FIG. 2 shows each configuration in which the TFT array substrate is formed thereon. It is the top view seen from the counter substrate side with the element, and FIG. 3 is HH 'sectional drawing of FIG. 2 shown including a counter substrate.
[0033]
In FIG. 1, a liquid crystal device 200 includes a TFT array substrate 1 made of, for example, a quartz substrate or hard glass. On the TFT array substrate 1, a plurality of pixel electrodes 11 provided in a matrix, a plurality of data lines 35 arranged in the X direction and extending in the Y direction, and a plurality of data electrodes 35 arranged in the Y direction are arranged. The scanning lines 31 extending along the X direction, the data lines 35 and the pixel electrodes 11 are respectively interposed between the scanning lines 31 and the conductive and non-conductive states are supplied via the scanning lines 31. A plurality of TFTs 30 are formed as an example of switching elements that are controlled in accordance with scanning signals. Although not shown in the figure, on the TFT array substrate 1, a capacitor line that is a wiring for a storage capacitor may be formed substantially in parallel along the scanning line 31.
[0034]
On the TFT array substrate 1, an inspection circuit 201 that supplies inspection signals to a plurality of data lines 35, a sampling circuit 301 that samples image signals and supplies them to the plurality of data lines 35, and data line driving A circuit 101 and a scanning line driving circuit 104 are formed.
[0035]
The scanning line driving circuit 104 is supplied from the external control circuit via the mounting terminal 102 as shown in FIGS. 1 and 2, the positive power supply VDDY and the negative power supply VSSY, the reference clock signal CLY, and its inverted signal CLY.INV In addition, based on the start signal SPY and the like, the scanning signal is applied to the scanning line 31 (gate electrode line) in a pulse-like manner in a line sequential manner at a predetermined timing.
[0036]
The data line driving circuit 101 is supplied from the external control circuit via the mounting terminal 102 as shown in FIGS. 1 and 2, the positive power supply VDDX and the negative power supply VSSX, the reference clock signal CLX, and its inverted signal CLX.INV Based on the start signal SPX and the image signal VID (for example, VID1 to VID6 when the image signal is 6 systems), for example, 6 systems of images are synchronized with the timing at which the scanning line driving circuit 104 applies the scanning signal. For each of the signals VID1 to VID6, a sampling circuit drive signal is supplied to the sampling circuit 301 via the sampling circuit drive signal line 306 for each data line 35.
[0037]
The sampling circuit 301 includes a TFT 302 for each data line 35, the image signals VID 1 to VID 6 are input to the source electrode of the TFT 302, and the sampling circuit drive signal line 306 is connected to the gate electrode of the TFT 302. Therefore, when a sampling circuit driving signal is input from the data line driving circuit 101 via the sampling circuit driving signal line 306, each of the six image signals VID1 to VID6 is sampled and sequentially applied to each data line 35. . That is, the data line driving circuit 101 and the sampling circuit 301, for example, develop serial image signals into six phases by an image signal processing IC or the like outside the liquid crystal device and use them as input signal lines for image signals on the TFT array 1. Supply. These six parallel image signals VID1 to VID6 are configured to be supplied to the data line 35 via the sampling circuit 301. Such a sampling circuit 301 is a circuit for sampling an image signal in order to stably supply a high-frequency image signal to each data line 35 at a predetermined timing in synchronization with the scanning signal. In accordance with the sampling capability of the sampling circuit 301, the number of phase expansions of the image signal input to the sampling circuit 301 is determined. That is, when the number of data lines 35 is fixed, the number of phase developments of the image signal can be reduced as the sampling capability increases. As a result, the burden on the image signal signal source such as the image signal processing circuit in order to perform high-resolution display is reduced by the sampling circuit 301.
[0038]
In the embodiment described above, the sampling circuit 301 sequentially samples the image signals expanded in six phases, but the number of phase expansions of the image signals is not limited to six. For example, if the sampling capability of the sampling circuit 301 is high, it may be configured with five-phase expansion or less, and if the frequency of the image signal is high, it may be seven-phase expansion or more. At this time, it is needless to say that image signal input signal lines are required at least as many as the number of phase developments of the image signal. When video display is performed using RGB parallel signals such as PAL signals and NTSC signals, it is most efficient to configure the number of phase expansions of the image signal as a multiple of 3.
[0039]
Instead of sequentially supplying the sampling circuit drive signal to the TFTs 302 of the sampling circuit 301 as in this embodiment, for example, the sampling circuit drive signals are simultaneously supplied to the six adjacent TFTs 302, and the image signal developed in six phases. The same display can be obtained by adjusting the phase timings of the two by the image signal processing or the like. By adopting such a configuration, the number of stages of the shift register circuit for supplying the sampling circuit drive signal can be reduced, and the drive frequency can be greatly reduced. As a result, the power consumption of the liquid crystal device can be reduced, and the circuit life of the peripheral circuit can be greatly extended, so that there is an advantage that the reliability is improved.
[0040]
The inspection circuit 201 is a circuit for inspecting the quality, defects, and the like of the liquid crystal device 200 during manufacturing or at the time of shipment. Since the inspection circuit 201 can inspect the TFT array substrate at the end of the process, for example, the defective product is not brought into the assembly process with the next counter substrate 2, and the manufacturing cost and the display inspection process for assembly can be reduced. realizable. In addition to or instead of the inspection circuit 201, a precharge circuit for writing a precharge signal (image auxiliary signal) of a predetermined potential level before writing an image signal to the data line 35 may be provided.
[0041]
In the present embodiment, the inspection circuit 201 and the sampling circuit 301 are provided on the TFT array substrate 1 at a position facing the light-shielding peripheral parting 53 formed on the counter substrate 2 as shown in FIGS. 2 and 3. The data line driving circuit 101 and the scanning line driving circuit 104 are provided on a narrow and long peripheral region of the TFT array substrate 1 that does not face the liquid crystal layer 50. A light-shielding peripheral parting 53 may be provided on the TFT array substrate 1. By adopting such a configuration, the bonding accuracy between the TFT array substrate 1 and the counter substrate 2 can be ignored, and thus there is an advantage that the light transmittance of the liquid crystal panel does not vary.
[0042]
2 and 3, on the TFT array substrate 1, a screen display area defined by a plurality of pixel electrodes 11 (that is, a liquid crystal panel area in which an image is actually displayed by a change in the alignment state of the liquid crystal layer 50). A sealing material 52 made of a photo-curable resin or the like as an example of a sealing member that surrounds the liquid crystal layer 50 by adhering both substrates around () is provided along the screen display area. A light-shielding peripheral parting 53 is provided between the screen display area on the counter substrate 2 and the sealing material 52.
[0043]
When the TFT array substrate 1 is placed in a light-shielding case that is provided with an opening corresponding to the screen display area later, the peripheral parting 53 is limited to the edge of the opening of the case due to a manufacturing error or the like. In other words, it is made of a band-shaped light-shielding material having a width of at least 500 μm around the screen display area so as to allow, for example, a deviation of about several hundred μm from the case of the TFT array substrate 1. It has been done. Such a light-blocking peripheral parting 53 is formed on the counter substrate 2 by sputtering, photolithography, etching, or the like using a metal material such as Cr (chrome) or Ni (nickel), for example. Or it forms from materials, such as resin black which disperse | distributed carbon and Ti (titanium) in the photoresist.
[0044]
A data line driving circuit 101 and mounting terminals 102 are provided along the lower side of the screen display area in the area outside the sealing material 52, and the scanning line driving circuit 104 is provided along the left and right sides of the screen display area. It is provided on both sides of the screen display area. Needless to say, if the delay of the scanning signal supplied to the scanning line 31 is not a problem, the scanning line driving circuit 104 may be provided on only one side. Further, the data line driving circuit 101 may be arranged on both sides along the side of the screen display area. For example, an odd-numbered data line supplies an image signal from a data line driving circuit disposed along one side of the screen display area, and an even-numbered data line extends along the opposite side of the screen display area. An image signal may be supplied from the arranged data line driving circuit. If the data lines 35 are driven in a comb-like shape in this way, the area occupied by the data line driving circuit can be expanded, and a complicated circuit can be configured. Further, on the upper side of the screen display area, a plurality of wirings 105 are provided for supplying signals between the scanning line driving circuits 104 provided on both sides. Further, at least one corner of the counter substrate 2 is provided with a silver point 106 made of a conductive material for establishing electrical continuity between the TFT array substrate 1 and the counter substrate 2. The counter substrate 2 having substantially the same outline as the sealing material 52 is fixed to the TFT array substrate 1 by the sealing material 52.
[0045]
(First Embodiment of Driving Circuit)
Next, a first embodiment of the drive circuit will be described with reference to FIGS. FIG. 4 is a diagram showing the scanning line driving circuit in the first embodiment. FIG. 5A is a block diagram showing a schematic configuration of the waveform control circuit and the buffer circuit in the scanning line driving circuit of this embodiment, and FIG. 5B is a timing chart of various signals in the scanning line driving circuit of this embodiment. is there. FIG. 6A is a block diagram showing a schematic configuration of another example of the waveform control circuit and the buffer circuit in the scanning line driving circuit of this embodiment, and FIG. 6B is the scanning line driving circuit in FIG. It is a timing chart of various signals.
[0046]
First, the scanning line driving circuit will be described.
[0047]
In FIG. 4, the scanning line driving circuit 104 includes a bidirectional shift register 111 and a plurality of waveform control circuits 112 a and buffer circuits 112 b provided corresponding to the outputs of the respective stages of the bidirectional shift register 111. It is prepared for.
[0048]
In the present embodiment, the scanning line driving circuit 104 as an example of the scanning line driving unit has each of the bidirectional shift registers 111 in the transfer direction corresponding to the U → D direction or the D → U direction shown in FIG. The transfer signal is sequentially output from the stage, the waveform control circuit 112a and the buffer circuit 112b select the waveform so that the on-state period of each transfer signal does not overlap, generate the scan signal, and apply the scan signal to each scan line 31. It is configured to supply sequentially. The bidirectional shift register 111 is configured to receive a start signal SPY (hereinafter simply referred to as SP) for starting transfer of the transfer signal as described above, and is directed in the U → D direction. A start signal SP (D) for starting transfer of the transfer signal is input, or a start signal SP (U) for starting transfer of the transfer signal in the direction D → U is input. Then, the scanning line driving circuit 104 has the start signals SP (D), SP (U), the clock signal CL, and the inverted signal CL at the timing shown in the timing chart of FIG.INVAre sequentially delayed by a half cycle of the clock signal CL, and scanning signals S1, S2, S3,..., Sn, each having a pulse width narrower than the pulse width of the clock signal CL, are supplied to the scanning line 31. It is configured as follows.
[0049]
Next, the bidirectional shift register 111 will be described in detail.
[0050]
As shown in FIG. 4, each stage of the bidirectional shift register 111 includes a binary transfer direction control signal D and an inverted signal D as an example of the direction control signal.INVA transfer direction control unit in which the transfer direction is fixed in accordance with the reference clock signal CL as an example of a clock signal having a predetermined period and its inverted signal CL.INVAnd a transfer signal generator for generating a transfer signal based on the above. In addition, the transfer signal generation unit includes a reference clock signal CL and its inverted signal CL.INVEach time the binary level changes, a signal capturing unit that captures an input signal, and a feedback unit that performs feedback of the captured signal to generate a transfer signal in each stage and transfer it to the next stage, It is configured to include.
[0051]
First, the transfer direction control unit includes transmission gates 114, 115, 116, and 117 that constitute an example of gate means.
[0052]
The transmission gates 114 and 116 are configured and connected so that transfer is possible when the signal D is at a high level and the transfer direction is limited to the U → D direction as an example of the forward direction.
[0053]
Transmission gates 115 and 117 receive signal DINVIs configured and connected so that transfer is possible when the signal is at a high level, and the transfer direction is limited to the D → U direction as an example of the reverse direction.
[0054]
In each stage of the bidirectional shift register 111, transmission gates 114 and 115 or transmission gates 116 and 117 having different transfer directions are alternately provided.
[0055]
Next, the transfer signal generation unit is configured such that the signal capturing unit includes transmission gates 118 and 120 and the feedback unit includes transmission gates 119 and 121.
[0056]
The transmission gate 118 of the signal capturing unit provided in the odd-numbered stages of the bidirectional shift register 111 is connected via the transmission gate 114 when the transfer direction is restricted in the U → D direction by the transfer direction control unit. When the signal CL is at the high level, the transfer signal of the previous stage to be transferred, or the transfer signal of the previous stage to be transferred via the transmission gate 117 when the transfer direction is limited to the D → U direction, Configured and connected so as to be captured as a transfer signal.
[0057]
In addition, the transmission gate 119 of the feedback unit connected to the transmission gate 118 receives the inverted signal CL of the clock signal CL from the transfer signal taken in via the transmission gate 118.INVAre configured and connected to provide feedback during a high level period.
[0058]
Therefore, when a pulse signal that rises to a high level as shown in FIG. 5B is supplied to the first stage of the bidirectional shift register 111 as the start signals SP (D) and SP (U), the clock signal CL A transfer signal Q1 or Qn that maintains a high level for one period T is generated.
[0059]
On the other hand, the transmission gate 120 of the signal capturing unit in the even-numbered transfer signal generation unit of the bidirectional shift register 111 has a transmission gate 116 when the transfer direction is restricted in the U → D direction by the transfer direction control unit. The transfer signal of the previous stage transferred through the transmission gate 115, or the transfer signal of the previous stage transferred through the transmission gate 115 when the transfer direction is limited to the D → U direction, is an inverted signal of the clock signal CL. CLINVIs configured and connected so as to be taken in as a transfer signal of its own stage when is at a high level.
[0060]
Further, the transmission gate 121 of the feedback unit connected to the transmission gate 120 is configured and connected so that the transfer signal taken in via the transmission gate 120 is fed back during a period when the clock signal CL is at a high level. .
[0061]
Therefore, as shown in FIG. 5B, the transfer signal Q1 generated in the first stage becomes a signal Q2 delayed by a half cycle of the clock signal CL in the second stage, and thereafter the clock signal CL is sequentially transferred to the subsequent stage. The transfer signal is transferred with a delay of half a cycle. Such a transfer operation is performed regardless of the transfer direction, and when the transfer direction is fixed in the D → U direction, transfer is delayed by half a cycle of the clock signal CL from Qn to Q1 of the transfer signal. Will be done.
[0062]
Next, the waveform control circuit 112a and the buffer circuit 112b will be described with reference to FIG.
[0063]
As shown in FIG. 5A, the waveform control circuit 112a is composed of a NAND circuit that negates the logical product of outputs at adjacent stages of the bidirectional shift register 111, and the buffer circuit 112b is an output by the NAND circuit. It consists of an inverter circuit that inverts the result.
[0064]
According to the waveform control circuit 112a and the buffer circuit 112b as described above, as shown in FIG. 5B, the high level only when the outputs at the adjacent stages of the bidirectional shift register 111 are both high level. Thus, the scanning signals S1 to Sn are supplied to the scanning line 31. As described above, the scanning signal supplied to the scanning line 31 is configured such that a period during which the scanning signal is at a high level, that is, a so-called selection period does not overlap between the scanning lines. Alternatively, the polarity of the start signal SP may be inverted and input to the bidirectional shift register, and the NOR circuit may be configured to operate when signals output from adjacent stages of the bidirectional shift register 111 are at a low level. good. In the case of a NOR circuit, at least two inverter circuits are required.
[0065]
The waveform control circuit 112a and the buffer circuit 112b may be configured as shown in FIG. In the example of FIG. 6A, the first enable signal ENB1 and the second enable signal ENB2 are supplied to the waveform control circuit 112a and the buffer circuit 112b, and the pulse of the transfer signal output from the odd-numbered stage of the bidirectional shift register 111. The width is limited to the pulse width of the first enable signal ENB1, and the pulse width of the transfer signal output from the even-numbered stage of the bidirectional shift register 111 is limited to the pulse width of the second enable signal ENB2. Has been. In this way, by controlling the waveform with the enable signal from the outside, it is possible to prevent overlapping of scanning signals and to prevent display quality deterioration such as ghost.
[0066]
Next, the data line driving circuit 101 will be described. The data line driving circuit 101 includes a bidirectional shift register, a waveform control circuit, and a buffer circuit having a configuration similar to that of the scanning line driving circuit 104. However, the data line driving circuit 101 is provided once for a plurality of adjacent TFTs 302 of the sampling circuit 301. Since the sampling circuit driving signal can be output to the scanning line driving circuit, the number of stages of the bidirectional shift register and the number of NAND circuits and inverter circuits constituting the waveform control circuit and buffer circuit corresponding to the number of stages are determined by the scanning line driving circuit. The number can be reduced as compared with 104 bidirectional shift registers. However, the present invention is not limited to such a configuration, and each stage of the bidirectional shift register corresponds to each of the TFTs 302 of the sampling circuit 301 as in the scanning line driving circuit 104 as shown in FIG. In this case, the present invention is particularly effective.
[0067]
As described above, in the data line driver circuit 101, the number of bidirectional shift registers can be configured to be smaller than the number of data lines, but in the scanning line driver circuit 104, the number of shift register series Unless a special circuit for waveform control is provided, the number of scanning lines must be equal to the number of scanning lines. As a result, the pixel pitch defined by the array pitch of the scan lines and the array pitch of the data lines is the occupied area of each stage of the bidirectional shift register, particularly the bidirectional shift register 111 in the scan line driver circuit 104. It depends on the size of the area occupied by the circuit at each stage.
[0068]
Therefore, various devices have been conventionally devised for the circuit arrangement of each stage of the bidirectional shift register 111. For example, as in Comparative Example 1 shown in FIG. 7, the odd-numbered and even-numbered stages of the bidirectional shift register of the scanning line driving circuit 104 are arranged in parallel in the direction parallel to the scanning line 31 and parallel to the data line 35. A method has been proposed in which odd-numbered and even-numbered stages of the bidirectional shift register of the data line driving circuit 101 are arranged in parallel in the direction. In this example, the configuration is such that the number of stages of the bidirectional shift register of the data line driving circuit 101 is equal to the number of the data lines 35.
[0069]
In FIG. 7, for example, the data line shift register 1 constituting the data line driving circuit 101 shows a one-stage latch circuit including a waveform control circuit, a buffer circuit, and the like, and the data line X1 is connected via the sampling circuit S / H1. Connected to. Next, the data line shift register 2 shows a one-stage latch circuit including a waveform control circuit, a buffer circuit, and the like, and is connected to the data line X2 via the sampling circuit S / H2. As shown in FIG. 7, these data line shift registers are constituted by blocks of odd-numbered data line shift registers and even-numbered data line shift registers. Alternatively, a multi-series shift register can be configured by forming the odd-numbered data line shift register and the even-numbered shift register as independent series. The scanning line shift register 1 constituting the scanning line driving circuit is a one-stage latch circuit including a waveform control circuit and a buffer circuit, and is connected to the scanning line Y1 and supplies a scanning signal. Next, the scanning line shift register 2 shows a one-stage latch circuit including a control circuit and a buffer circuit, and is connected to the scanning line Y2 to supply a scanning signal.
[0070]
According to this method, the width in the direction perpendicular to the scanning line 31 in the occupied area of each stage of the bidirectional shift register can be set to 2 LV with respect to the pixel pitch LV defined by the interval between the scanning lines 31. Similarly, with respect to the pixel pitch LH defined by the interval between the data lines 35, the width in the direction perpendicular to the data lines 35 in the occupied area of each stage of the bidirectional shift register can be set to 2LH. Therefore, even when it is difficult to reduce the width of the area occupied by each stage of the bidirectional shift register, the pixel pitches LV and LH can be relatively miniaturized. However, in this method, the width WV in the direction parallel to the scanning line 31 of the bidirectional shift register of the scanning line driving circuit 104 and the direction of the data line 35 in the bidirectional shift register of the data line driving circuit 101 are parallel. The total width of the odd-numbered and even-numbered stages is 2 WW and 2 WH, respectively, and the occupied area of the scanning line driving circuit 104 and the data line driving circuit 101 is increased, which makes it difficult to reduce the size of the liquid crystal panel. In addition, the odd-numbered stages of the bidirectional shift register have a longer wiring length to the pixel region than the even-numbered stages, causing the problem of delay of scanning signals due to the addition of wiring resistance and capacitance, and adjacent scanning lines. Alternatively, display unevenness may occur between pixels corresponding to the data lines.
[0071]
Next, in the comparative example 2 shown in FIG. 8, similarly to the present embodiment, a plurality of TFTs of the sampling circuit 301 are driven by each stage of the bidirectional shift register of the data line driving circuit 101. . For example, as shown in FIG. 8, when six sampling circuits S / H are simultaneously driven in each stage of the bidirectional shift register, the vertical line is perpendicular to the data line 35 in the occupied area of each stage. The direction width can be up to 6LH.
[0072]
Thus, by devising the number of phase expansions of the image signal and the like, the LH region can be freely expanded, so that the data line driving circuit can secure an occupied area relatively freely.
[0073]
On the other hand, the scanning line driving circuit 104 is provided with only the odd-numbered stages of the bidirectional shift register at the left end of the scanning line 31 in FIG. 8, and only the even-numbered stages at the right end in FIG. The odd-numbered stages and the even-numbered stages are alternately connected to the scanning line 31. In this way, by arranging the stages of the bidirectional shift register in a comb-like shape, the width WV of the occupied area of each stage in the direction parallel to the scanning line 31 is not increased, and it is perpendicular to the scanning line 31. The width of the occupied area of each stage in the direction can be up to 2 LV.
[0074]
However, according to this method, each stage of the bidirectional shift register is connected to only one side of the scanning line 31, and therefore, the end of the scanning line 31 on the side where each stage of the bidirectional shift register is not connected. There is a problem that a gate delay occurs in the part.
[0075]
Therefore, in this embodiment, as shown in FIG. 9, each stage of the bidirectional shift register and the scanning line 31 are made to correspond to each other, and the pattern length from each stage to the pixel region is made equal. With such a configuration, there is no difference in gate delay between scanning lines, and display unevenness can be suppressed. Although not shown in FIG. 9, if a bidirectional shift register is provided at both ends of the scanning line 31 so as to eliminate the gate delay at the end of the scanning line 31, the display unevenness is further reduced. Is effective. In FIG. 9, the bidirectional shift register of the data line driving circuit 101 is configured to drive each TFT of the sampling circuit 301 by each stage. With such a configuration, as with the scanning line driving circuit 104, it is not necessary to configure the bidirectional shift register in a block form or in a multi-series, and therefore image quality such as display unevenness is hardly deteriorated.
[0076]
However, in such a configuration, when the width of the occupied area of each stage of the bidirectional shift register is equal to the width LH and LV of the pixel, and the occupied area of each stage cannot be reduced, There is a problem that it is difficult to reduce the pixel pitch. In particular, in the prior art, as shown in FIG. 13, since the transfer signal generator is configured by clocked inverters 130, 131, 133, and 134, the area occupied by each stage of the bidirectional shift register 111 ′ is reduced. It was difficult.
[0077]
That is, the clocked inverters 130 and 133 represented by the symbols shown in FIG. 14A have the circuit configuration shown in FIG. 14B, and the clock signal CL and the inverted signal CL.INVIn addition, it is necessary to supply a positive power supply VDD and a negative power supply VSS. That is, as shown in FIG. 14B, the clocked inverters 130 and 133 include an N-channel TFT in which the clock signal CL is input to the gate, and a signal CL.INVP-channel TFTs, P-channel TFTs and N-channel TFTs connected in parallel so that transfer signals are input to the gates, power supply VSS (low potential power supply) and VDD (high potential power supply) Are connected as shown in the figure. Further, the signal CL is also applied to the clocked inverters 131 and 134.INVIs input to the gate of the N-channel TFT and the clock signal CL is input to the gate of the P-channel TFT, and has the same configuration as the clocked inverters 130 and 133, and requires the power supply VSS and VDD.
[0078]
Thus, since each clocked inverter requires the power supply VSS and VDD, it is necessary to route the power supply wiring to the entire bidirectional shift register 111 ′ shown in FIG. 13.
[0079]
Therefore, as shown in FIG. 15 which is a pattern diagram of the areas indicated by A-1 and A-2 in FIG. 13, the interval (arrangement pitch) H between adjacent stages of the bidirectional shift register is set to the positive power supply VDD and There is a problem that the power supply wiring of the negative power supply VSS is widened.
[0080]
However, in this embodiment, as an example of logic gate means for obtaining an output signal having the same polarity as the input signal regardless of the logical value of the input signal, not only in the transfer direction control unit but also in the transfer signal generation unit, FIG. Since the transmission gate represented by the symbol shown in FIG. 10A and having the circuit configuration of FIG. 10B is used, as shown in FIG. 11, the spacing between adjacent stages (arrangement pitch) of the bidirectional shift register H can be made narrower than before. 11, 12, and 15 are examples of patterns laid out using the same design rule, and are enlarged at the same enlargement ratio.
[0081]
In other words, the transmission gate has an N-channel TFT and a P-channel type depending on the potential difference between the direction control signal or clock signal applied to the gate electrode and the transfer signal applied to the input electrode or output electrode of the transfer signal. Since the TFTs are turned on at the same time, it is not necessary to supply the positive power supply VDD and the negative power supply VSS. Therefore, as shown in FIG. 11, it is not necessary to route these power supply patterns, and the interval (arrangement pitch) H between adjacent stages of the bidirectional shift register can be reduced, so that the liquid crystal panel can be downsized. It is advantageous.
[0082]
10A and 10B, the clock signal CL is applied to the N-channel TFT, and the inverted signal CL of the clock signal CL is applied to the P-channel TFT.INVOnly the transmission gates 118 and 121 in which both the N-channel TFT and the P-channel TFT are turned on when the clock signal CL is at the high level are shown. However, the clock signal is also applied to the transmission gates 119 and 120 shown in FIG. CL which is an inverted signal of CLINVAre the same as the transmission gates 118 and 121 except that the N-channel TFT and the clock signal CL are input to the P-channel TFT. Further, the direction control signal D and the inversion signal DINVThe transmission gates 114 to 117 to which are inputted have the same configuration as the transmission gate described above.
[0083]
Specifically, in a conventional driving device using a clocked inverter circuit, when the pixel pitch (LV and LH shown in FIG. 9) is 30 μm or less, the design rule is designed with, for example, a wiring and a wiring interval of about 2 μm each. Then, the pattern arrangement becomes difficult, and it is necessary to increase the length of the bidirectional shift register (WV and WH shown in FIG. 9). However, according to the driving device of this embodiment, the same design rule is used. The pixel pitch can be set to 20 μm or less, and the lengths WV and WH of the bidirectional shift register can be kept as they are. Accordingly, it is possible to miniaturize the pixels in which the peripheral circuits are built on the same substrate, and it is possible to reduce the size of the liquid crystal panel substrate.
[0084]
Note that the waveform control circuit 102a and the buffer circuit 102b require power supply wiring, but an input line for a control signal such as a clock signal or a transfer direction control signal is not necessary, so as shown in the pattern configuration example in FIG. It can be formed within the interval (arrangement pitch) H between adjacent stages of the bidirectional shift register defined by the transmission gate.
[0085]
(Second Embodiment of Driving Circuit)
Next, a second embodiment of the drive circuit of the present invention will be described with reference to FIGS. In addition, the same code | symbol is attached | subjected to a common location with 1st Embodiment of a drive circuit, and description is abbreviate | omitted.
[0086]
In the present embodiment, instead of the bidirectional shift register 111 described in the first embodiment, the transfer direction control unit and the transfer signal generation unit perform the conduction of the P-channel TFT and the N-channel TFT as shown in FIG. This is an example in which a bidirectional shift register 140 composed of single-channel TFTs 150 to 157 is used.
[0087]
In the bidirectional shift register 140, a single channel TFT is used as an example of a logic gate means for obtaining an output signal having the same polarity as the input signal regardless of the logic value of the input signal, instead of the transmission gate. FIG. 16 shows an example using N-channel TFTs 150 to 157. There is no problem even if only the P-channel TFT is formed, or the transfer direction control section is formed as a P-channel TFT and the transfer signal generation section is formed as an N-channel TFT.
[0088]
Even in such a configuration, as shown in FIG. 17, the power supply wiring of the positive power supply and the negative power supply is not required, and the interval (arrangement pitch) H between adjacent stages of the bidirectional shift register is set to the clocked inverter circuit. It can be made smaller than when it is used. Specifically, it can be made 15 μm or less by the above-mentioned design rule. Also, with this configuration, as shown in FIG. 17, the number of TFT elements can be reduced, and not only the arrangement pitch of peripheral circuits but also the length of the bidirectional shift register in the X direction shown in FIG. Therefore, the area occupied by the bidirectional shift register can be reduced. As a result, the liquid crystal panel substrate itself can be further reduced in size.
[0089]
When N-channel TFTs 150 to 157 are used, the spacing (arrangement pitch) H between adjacent stages of the bidirectional shift register is not changed by changing the arrangement of the TFT elements as shown in FIG. In addition, the length in the X direction can be further reduced, and there is an advantage that it can be applied to an ultra-small liquid crystal panel.
[0090]
Further, in the present embodiment, any N-channel or P-channel TFT can be used as long as it is a single-channel TFT. The pattern diagrams shown in FIGS. 17 and 18 are examples of patterns laid out using the same design rules as those in FIGS. 11, 12, and 15, and are enlarged at the same magnification.
[0091]
(Configuration of LCD panel)
Next, a specific configuration of a pixel portion and a peripheral circuit constituting a screen display area on the TFT array substrate 1 included in the liquid crystal device 200 will be described with reference to FIGS. 19 and 20. Here, FIG. 19A is a plan view of patterns of various electrodes formed on the TFT array substrate, and FIG. 19B is a cross-sectional view along AA ′ shown in FIG. The pixel switching TFT is shown. FIG. 20A is a plan view of a pattern of a single-channel TFT such as a P-channel TFT or an N-channel TFT, and FIG. 20B is along BB ′ shown in FIG. It is sectional drawing. In FIGS. 19 (a) and 20 (a), the scale is different for each layer and each member so that each layer and each member can be recognized on the drawing.
[0092]
Here, as shown in the plan view of FIG. 19A, the pixel electrodes 11 are arranged in a matrix on the TFT array substrate 1, TFTs 30 are provided adjacent to the pixel electrodes 11, and the pixels A data line 35 (source electrode) and a scanning line 31 (gate electrode) are provided along the vertical and horizontal boundaries of the electrode 11, respectively. In this embodiment, only one pixel switching TFT 30 for controlling the pixel electrode 11 is provided for each pixel electrode 11. However, between the source and drain of the TFT 30, that is, from the contact hole 37 to the contact hole 38. Two gate electrodes (scanning lines) 31 may be arranged in series between them to form a dual gate structure, or three or more may be arranged in series. As described above, by providing the TFT 30 with multiple stages of gates, there is an advantage that the resistance component increases and the leakage current when the TFT 30 is off can be reduced. Note that FIG. 19B is for simplifying the matrix arrangement of the pixel electrodes 11 and the like for convenience of explanation, and each actual electrode has a contact hole or the like between or above the interlayer insulating layers. As shown in FIG. 19B, it has a three-dimensionally more complicated configuration.
[0093]
19B, the liquid crystal panel 10 includes a TFT array substrate 1 and a first interlayer insulating layer 41, a semiconductor layer 32, and a gate insulating layer 33 stacked on the TFT array substrate 1 in the TFT 30 portion provided in each pixel. , A scanning line 31 (gate electrode), a second interlayer insulating layer 42, a data line 35 (source electrode), and a pixel electrode 11.
[0094]
The TFT array substrate 1 serving as a base of the TFT 30 is an insulating substrate formed of glass, quartz, or the like, and a semiconductor layer 32 in which a channel is formed by an electric field from the scanning line 31 is provided on the TFT array substrate 1. .
[0095]
The semiconductor layer 32 is formed, for example, by forming an a-Si (amorphous silicon) film on the TFT array substrate 1 as a base, and then subjecting it to an annealing process to solid-phase growth to a thickness of about 500 to 2000 mm. Thereafter, the gate insulating film 33 is formed by thermal oxidation or the like, and the gate electrode 31 is formed on the gate insulating film 33. When the N-channel TFT 30 is formed, a dopant of a group V element such as Sb (antimony), As (arsenic), P (phosphorus) or the like is selectively used in a portion to be a source / drain region of the semiconductor layer 32. A source region and a drain region are formed by doping by ion implantation or the like. When the P-channel TFT 30 is formed, III (such as Al (aluminum), B (boron), Ga (gallium), In (indium), etc.) is selectively formed in a portion to be a source / drain region of the semiconductor layer 32. A source region and a drain region are formed by doping by ion implantation using a dopant of a group element. Since these dopings are performed using the gate electrode 31 as a mask, a region where no doping is performed is formed as the channel region 32a. In particular, when the TFT 30 is an N-channel TFT having an LDD (Lightly Doped Drain) structure, the source region and the drain region are partially adjacent to the channel region 32a side by a dopant of a V group element such as P in a part of the source region and the drain region. The region 32b and the low concentration drain region 32c are formed, and the high concentration source region 32d and the high concentration drain region 32e are formed with a dopant of a group V element such as P. Further, in the case of the P-channel TFT 30, the low-concentration source region 32b and the high-concentration source region are formed on a part of the source / drain region adjacent to the channel region 32a by using a group III element dopant such as B. 32d, a low concentration drain region 32c and a high concentration drain region 32e are formed. Note that the N-channel TFT has an advantage of high operating speed, and is often used as the pixel switching TFT 30.
[0096]
In addition, when the LDD structure is used in this way, an advantage that the short channel effect can be reduced is obtained. The TFT 30 may be an TFT having an offset structure in which impurity ions are not implanted into the low-concentration source / drain regions 32b and 32c, or a high-concentration source in a self-aligned manner by implanting high-concentration impurity ions using the gate electrode 31 as a mask. A self-aligned TFT for forming the drain regions 32a and 32e may be used.
[0097]
The gate insulating layer 33 is obtained by thermally oxidizing the semiconductor layer 32 at a temperature of about 900 to 1300 ° C. to form a relatively thin thermal oxide film of about 300 to 1500 mm.
[0098]
The first interlayer insulating layer 41 and the second interlayer insulating layer 42 are each made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like having a thickness of about 5000 to 15000 mm. Note that a planarization film may be further applied on the second interlayer insulating layer 42 by spin coating or the like, or a CMP process may be performed. In this way, by flattening the surface on which the pixel electrode 11 is formed, it is possible to reduce as much as possible the region where liquid crystal disclination occurs due to poor alignment during rubbing.
[0099]
A contact hole 37 leading to the high concentration source region 32d is formed in the first interlayer insulating layer 41, and a contact hole 38 leading to the high concentration drain region 32e is formed in the first interlayer insulating layer 41 and the second interlayer insulating layer 42. Each is formed. The data line 35 (source electrode) is electrically connected to the high concentration source region 32d through the contact hole 37 to the high concentration source region 32d. Further, the pixel electrode 11 is electrically connected to the high concentration drain region 32e through a contact hole 38 to the high concentration drain region 32e. If each contact hole is formed by dry etching such as reactive etching or reactive ion beam etching, it can be opened with high dimensional accuracy.
[0100]
In general, a polysilicon film or the like forming the semiconductor layer 32 in which a channel is formed generates a photocurrent due to a photoelectric conversion effect of the polysilicon film when light is incident, and the transistor characteristics of the TFT 30 deteriorate. In the present embodiment, as shown in FIG. 3, since the light shielding layer 23 such as a black matrix made of a Cr film is formed on the counter substrate 2 at positions facing the respective TFTs 30, incident light is directly applied to the semiconductor layer 32. Incident light is prevented. Further, in addition to or instead of this, if the data line 35 (source electrode) is formed of an opaque metal thin film such as Al so as to cover the gate electrode from the upper side, it is possible to connect to the semiconductor layer 32 together with the light shielding layer 23 or alone. Irradiation of incident light (that is, light from the upper side in FIG. 19B) can be effectively prevented.
[0101]
The scanning line 31 (gate electrode) is formed by a photolithography process, an etching process, or the like after depositing a polysilicon film by a low pressure CVD method or the like. Alternatively, it may be formed of a refractory metal film such as W (tungsten) or Mo (molybdenum) or an alloy film such as a metal silicide film thereof.
[0102]
The data line 35 (source electrode) is formed from a low resistance metal such as Al or an alloy film such as metal silicide deposited to a thickness of about 1000 to 5000 mm by sputtering or the like.
[0103]
The pixel electrode 11 is made of a transparent conductive thin film such as an ITO film (Indium Tin Oxide film), and is provided on the upper surface of the second interlayer insulating layer 42 described above. The pixel electrode 11 is formed by depositing an ITO film or the like to a thickness of about 500 to 2000 mm by sputtering or the like, and then performing a photolithography process or an etching process. Note that when the liquid crystal panel 10 is used in a reflective liquid crystal device, the pixel electrode 11 may be formed from an opaque material having a high reflectance such as Al.
[0104]
On the other hand, the P-channel TFT and the N-channel TFT for controlling the peripheral circuits such as the data line driving circuit 101 and the scanning line driving circuit 104 described above basically have a planar structure as shown in FIG. The cross-sectional view along the line BB ′ has the structure shown in FIG. Thus, the difference between the TFT 60 and the pixel switching TFT 30 shown in FIG. 19A is that ITO is used for the pixel electrode 11 as the drain electrode of the TFT 30 and aluminum is used for the drain electrode of the TFT 60. However, it can be formed by a thin film forming process substantially the same as that for forming the TFT 30 in the pixel region.
[0105]
Specifically, first, a semiconductor layer 62 is formed on the TFT array substrate 1. The semiconductor layer 62 includes a channel region 62 a, a low concentration source region 62 b, a high concentration source region 62 d, a low concentration drain region 62 c, and a high concentration source region. A concentration drain region 62e is formed. A gate insulating layer 63 is formed on the semiconductor layer 62, and a gate electrode 61 is formed on the gate insulating layer 63. Then, the source electrode 64 and the drain electrode 65 are electrically connected to the high-concentration source region 62d and the high-concentration drain region 62e through the contact holes 66 formed in the first interlayer insulating layer 41, respectively. Further, the second interlayer insulating layer 42 is formed so as to cover the source electrode 64 and the drain electrode 65.
[0106]
The semiconductor layer 62 is in the semiconductor layer 32 of the TFT 30 in the pixel region, the channel region 62a is in the channel region 32a of the TFT 30, the low concentration source region 62b is in the low concentration source region 32b of the TFT 30, and the high concentration source region 62d is The high concentration source region 32d of the TFT 30, the low concentration drain region 62c corresponds to the low concentration drain region 32c of the TFT 30, and the high concentration drain region 62e corresponds to the high concentration drain region 32e of the TFT 30, respectively. The In the case where the pixel switching TFT 30 is formed of an N-channel TFT, a doping process is performed by ion implantation using a group III element dopant to form a P-channel TFT of the TFT 60 constituting the peripheral circuit. Can be added to form a complementary TFT.
[0107]
In this embodiment, the TFT 60 constituting the peripheral circuit is also formed with the LDD structure. However, the above-described offset structure TFT or a self-aligned TFT may be used. Note that if the TFT 60 is formed of a self-aligned TFT, high mobility can be obtained, so that a high-speed driving circuit can be realized.
[0108]
Further, the gate insulating layer 63 corresponds to the gate insulating layer 33 of the TFT 30 and the gate electrode 61 corresponds to the gate electrode 31 of the TFT 30 and is formed by the same process. The source electrode 66 and the drain electrode 65 correspond to the source electrode 35 of the TFT 30 and are formed by the same process.
[0109]
Therefore, the pixel pitch can be reduced as described above by configuring the data line driving circuit or the scanning line driving circuit with a single channel type TFT such as a transmission gate, a P channel type TFT, or an N channel type TFT. In addition, a transmission gate and a single-channel TFT can be formed in the same thin film forming process as the TFT in the pixel region, which is advantageous in manufacturing.
[0110]
Although not shown in FIG. 19, for example, a TN (twisted nematic) mode, STN (super) is provided on the side on which the projection light of the counter substrate 2 is incident and on the side of the TFT array substrate 1 on which the projection light is emitted. TN) mode, D-STN (double-STN) mode, and other modes, as well as normal white mode / normally black mode, polarizing films, retardation films, polarizing plates, etc. are arranged in a predetermined direction. The
[0111]
Since the liquid crystal panel 10 described above is applied to a color liquid crystal projector, the three liquid crystal panels 10 are respectively used as RGB light valves, and each panel is decomposed via a dichroic mirror for RGB color separation. Each color light is incident as incident light. Therefore, in each embodiment, the counter substrate 2 is not provided with a color filter. However, in the liquid crystal panel 10 as well, an RGB color filter may be formed on the counter substrate 2 together with its protective film in a predetermined region facing the pixel electrode 11 where the light shielding layer 23 is not formed. In this way, the liquid crystal panel of the present embodiment can be applied to a color liquid crystal device such as a direct-view type or a reflection type color liquid crystal television other than the liquid crystal projector.
[0112]
The switching element of the liquid crystal panel 10 has been described as being a normal staggered type or coplanar type polysilicon TFT, but the present invention is also applied to other types of TFTs such as an inverted staggered type TFT and an amorphous silicon TFT. The form of is effective.
[0113]
Furthermore, in the liquid crystal panel 10, the liquid crystal layer 50 is made of nematic liquid crystal as an example. However, if polymer dispersed liquid crystal in which liquid crystal is dispersed as fine particles in a polymer is used, an alignment film and the polarizing film described above are used. Further, there is no need for a polarizing plate or the like, and the advantages of high brightness and low power consumption of the liquid crystal panel can be obtained by increasing the light utilization efficiency. Further, when the liquid crystal panel 10 is applied to a reflective liquid crystal device by forming the pixel electrode 11 from a metal film having a high reflectance such as Al, SH in which liquid crystal molecules are substantially vertically aligned in the absence of voltage application. (Super homeotropic) type liquid crystal may be used. Furthermore, in the liquid crystal panel 10, the common electrode 21 is provided on the side of the counter substrate 2 so as to apply an electric field (vertical electric field) perpendicular to the liquid crystal layer 50, but an electric field (horizontal) parallel to the liquid crystal layer 50 is provided. The pixel electrode 11 is composed of a pair of electrodes for generating a horizontal electric field so that an electric field is applied (that is, the side of the TFT array substrate 1 is not provided with the electrode for generating a vertical electric field on the side of the counter substrate 2). It is also possible to provide a lateral electric field generating electrode. Using a horizontal electric field in this way is more advantageous in widening the viewing angle than using a vertical electric field. In addition, the present embodiment can be applied to various liquid crystal materials (liquid crystal phases), operation modes, liquid crystal alignments, driving methods, and the like.
[0114]
Further, when a voltage is applied to the pixel electrode 11, the alignment state of the liquid crystal in the portion sandwiched between the pixel electrode 11 and the common electrode 21 in the liquid crystal layer 50 changes. The incident light cannot pass through the liquid crystal part according to the applied voltage, and in the normally black mode, the incident light can pass through the liquid crystal part according to the applied voltage, and the liquid crystal panel 10 as a whole. Emits light having a contrast according to the image signal. At this time, particularly in this embodiment, since the image signal expanded in multiphase is sampled by the sampling circuit 301 and supplied to the data line as an image signal, the high-frequency image signal is stably supplied to each data line at a predetermined timing. Therefore, it can be supplied in synchronization with the scanning signal.
[0115]
Note that the data line driving circuit 101 and the scanning line driving circuit 104 are provided on the driving LSI mounted on the TAB (tape automated bonding substrate), for example, on the TFT array substrate 1 instead of being provided on the TFT array substrate 1. You may make it connect electrically and mechanically through the anisotropic conductive film provided in the peripheral part.
[0116]
Furthermore, in the above embodiment, as disclosed in JP-A-9-127497, JP-B-3-52611, JP-A-3-125123, JP-A-8-171101, and the like, A light shielding layer made of a refractory metal, for example, may also be provided at a position facing the TFT 30 on the TFT array substrate 1 (that is, below the TFT 30). If a light shielding layer is also provided below the TFT 30 as described above, it is possible to prevent the return light from the TFT array substrate 1 from entering the TFT 30 in advance.
[0117]
(Electronics)
Next, an embodiment of an electronic apparatus provided with the liquid crystal device 200 described in detail above will be described with reference to FIGS.
[0118]
First, FIG. 21 illustrates a schematic configuration of an electronic apparatus including the liquid crystal device 200 as described above.
[0119]
In FIG. 21, an electronic device includes a display information output source 1000, a display information processing circuit 1002, a display driving circuit 1004 including the above-described scanning line driving circuit 104 and data line driving circuit 101, a liquid crystal panel 10, a clock generation circuit 1008, and a power source. A circuit 1010 is provided. The display information output source 1000 includes a ROM (Read Only Memory), a RAM (Random Access Memory), a memory such as an optical disk device, a tuning circuit that tunes and outputs a television signal, and the like. Based on the clock signal, display information such as an image signal in a predetermined format is output to the display information processing circuit 1002. The display information processing circuit 1002 includes various known processing circuits such as an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit. The display information processing circuit 1002 receives the clock signal from the clock generation circuit 1008. A digital signal is sequentially generated from the input display information based on the received information and is output to the display driving circuit 1004 together with the clock signal CLK. The display driving circuit 1004 drives the liquid crystal panel 10 by the above-described driving method using the scanning line driving circuit 104 and the data line driving circuit 101. The power supply circuit 1010 supplies predetermined power to the above-described circuits. Note that a display drive circuit 1004 may be mounted on the TFT array substrate constituting the liquid crystal panel 10, and in addition to this, a display information processing circuit 1002 may be mounted.
[0120]
As an electronic apparatus having such a configuration, a liquid crystal projector shown in FIG. 22, a personal computer (PC) and engineering workstation (EWS) compatible with multimedia shown in FIG. 23, or a mobile phone, a word processor, a television, a viewfinder type, or Examples include a monitor direct-view video table recorder, an electronic notebook, an electronic desk calculator, a car navigation device, a POS terminal, and a device equipped with a touch panel.
[0121]
Next, specific examples of the electronic apparatus configured as described above are shown in FIGS.
[0122]
In FIG. 22, a liquid crystal projector 1100 as an example of an electronic device is a projection-type liquid crystal projector, and includes a light source 1110, dichroic mirrors 1113, 1114, reflection mirrors 1115, 1116, 1117, an incident lens 1118, a relay lens 1119, An exit lens 1120, liquid crystal light valves 1122, 1123, 1124, a cross dichroic prism 1125, and a projection lens 1126 are provided. The liquid crystal light valves 1122, 1123, and 1124 are prepared as three liquid crystal modules including the liquid crystal panel 10 in which the drive circuit 1004 described above is mounted on the TFT array substrate, and each is used as a liquid crystal light valve. The light source 1110 includes a lamp 1111 such as a metal halide and a reflector 1112 that reflects light from the lamp 1111.
[0123]
In the liquid crystal projector 1100 configured as described above, the dichroic mirror 1113 that reflects blue light and green light transmits red light of white light flux from the light source 1110 and reflects blue light and green light. . The transmitted red light is reflected by the reflection mirror 1117 and is incident on the liquid crystal light valve 1122 for red light. On the other hand, of the color light reflected by the dichroic mirror 1113, green light is reflected by the dichroic mirror 1114 that reflects green light and enters the liquid crystal light valve 1123 for green light. Blue light also passes through the second dichroic mirror 1114. For blue light, in order to prevent light loss due to a long optical path, light guiding means 1121 including a relay lens system including an incident lens 1118, a relay lens 1119, and an exit lens 1120 is provided, and blue light is transmitted through the blue light. The light enters the light liquid crystal light valve 1124. The three color lights modulated by the respective light valves enter the cross dichroic prism 1125. In this prism, four right-angle prisms are bonded together, and a dielectric multilayer film that reflects red light and a dielectric multilayer film that reflects blue light are formed in a cross shape on the inner surface. These dielectric multilayer films combine the three color lights to form light representing a color image. The synthesized light is projected onto the screen 1127 by the projection lens 1126 which is a projection optical system, and the image is enlarged and displayed.
[0124]
23, a laptop personal computer 1200, which is another example of an electronic device, includes a liquid crystal display 1206 in which the above-described liquid crystal panel 10 is provided in a top cover case, a CPU, a memory, a modem, and the like, and a keyboard. And a main body 1204 in which 1202 is incorporated.
[0125]
Further, as shown in FIG. 24, a liquid crystal device substrate 1304 in which liquid crystal is sealed between two transparent substrates 1304a and 1304b and the above-described drive circuit 1004 is mounted on a TFT array substrate is provided. A TCP (Tape Carrier Package) 1320 having an IC chip 1324 mounted on a polyimide table 1322 on which a metal conductive film is formed is connected to one of two transparent substrates 1304a and 1304b constituting the substrate 1304, for use in an electronic device. It can also be produced, sold, and used as a liquid crystal device that is a single component.
[0126]
As described above, in addition to the electronic devices described with reference to FIGS. 22 to 24, a liquid crystal television, a viewfinder type or a monitor direct-view type video tape recorder, a car navigation device, an electronic notebook, a calculator, a word processor, a workstation, a mobile phone A telephone, a videophone, a POS terminal, a device provided with a touch panel, and the like can be given as examples of the electronic device shown in FIG.
[0127]
In addition, this invention is not limited to the said Example, A various deformation | transformation implementation is possible within the range of the summary of this invention. For example, the present invention is not limited to those applied to driving the various liquid crystal panels described above, but can also be applied to electroluminescence and plasma display devices.
[0128]
As described above, according to the present embodiment, various electronic devices having high-definition pixels and including the small liquid crystal device 200 can be realized.
[0129]
【The invention's effect】
As described above, according to the electro-optical device of the present invention, in the bidirectional shift register of at least one of the scanning line driving unit and the data line driving unit, both the transfer direction control unit and the transfer signal generation unit Direction is possible. In addition, when a logic gate means for obtaining an output signal having the same polarity as the input signal regardless of the logic value of the input signal is provided, it is not necessary to route the power supply wiring when forming the pattern of the gate means. The area occupied by the direction control unit and the transfer signal generation unit can be reduced. Therefore, even when each stage of the bidirectional shift register is provided in one-to-one correspondence with the scanning line or the data line, the interval between the scanning line or the data line, that is, the pixel pitch can be reduced, and the high definition. A liquid crystal panel can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram of various wirings and peripheral circuits formed on a TFT array substrate in an embodiment of a liquid crystal device.
2 is a plan view showing an overall configuration of the liquid crystal device of FIG. 1. FIG.
3 is a cross-sectional view showing an overall configuration of the liquid crystal device of FIG. 1. FIG.
4 is a circuit diagram of a bidirectional shift register of a scanning line driving circuit in the liquid crystal device of FIG. 1. FIG.
5A is a circuit diagram illustrating an example of a waveform control circuit and a buffer circuit of a scanning line driving circuit in the liquid crystal device of FIG. 1, and FIG. 5B is a timing chart of the operation of the scanning line driving circuit.
6A is a circuit diagram illustrating another example of the waveform control circuit and the buffer circuit of the scanning line driving circuit in the liquid crystal device of FIG. 1, and FIG. 6B is a timing chart of the operation of the scanning line driving circuit. .
FIG. 7 is a block diagram showing an arrangement example of each stage of the bidirectional shift register of the data line driving circuit and the scanning line driving circuit of Comparative Example 1 compared with the present invention.
FIG. 8 is a block diagram showing an arrangement example of each stage of a bidirectional shift register of a data line driving circuit and a scanning line driving circuit of Comparative Example 2 compared with the present invention.
FIG. 9 is a block diagram illustrating an arrangement example of each stage of the bidirectional shift register of the data line driving circuit and the scanning line driving circuit in the embodiment of the present invention.
10A is a diagram showing a circuit symbol of a transmission gate constituting the bidirectional shift register according to the first embodiment of the present invention, and FIG. 10B is a circuit showing a circuit configuration of the transmission gate of FIG. 10A. FIG.
FIG. 11 is a diagram showing a pattern of a bidirectional shift register in the first embodiment of the present invention.
FIG. 12 is a diagram showing a pattern of a waveform control circuit and a buffer circuit in the first embodiment of the present invention.
FIG. 13 is a circuit diagram of a bidirectional shift register of a scanning line driving circuit of Comparative Example 1 compared with the present invention.
14A is a diagram showing circuit symbols of a clocked inverter constituting the bidirectional shift register of Comparative Example 1 compared with the present invention, and FIG. 14B is a circuit configuration of the clocked inverter of FIG. 14A. FIG.
FIG. 15 is a diagram showing a pattern of a bidirectional shift register of Comparative Example 1 compared with the present invention.
FIG. 16 is a circuit diagram of a bidirectional shift register of a scanning line driving circuit according to a second embodiment of the present invention.
FIG. 17 is a diagram showing an example of a bidirectional shift register pattern according to the second embodiment of the present invention.
FIG. 18 is a diagram showing another example of a bidirectional shift register pattern according to the second embodiment of the present invention.
19A is a plan view of pixels constituting a screen display region of a liquid crystal panel provided in the liquid crystal device, and FIG. 19B is a cross-sectional view taken along line A-A ′ of FIG.
20A is a plan view showing a configuration of a TFT constituting a scanning line driving circuit or a data line driving circuit provided in the liquid crystal device, and FIG. 20B is a cross-sectional view taken along line BB ′ in FIG. It is sectional drawing.
FIG. 21 is a block diagram showing a schematic configuration of an embodiment of an electronic apparatus according to the present invention.
FIG. 22 is a cross-sectional view showing a liquid crystal projector as an example of an electronic apparatus.
FIG. 23 is a front view showing a personal computer as another example of an electronic apparatus.
FIG. 24 is a perspective view showing a liquid crystal device using TCP as an example of an electronic apparatus.
[Explanation of symbols]
1 ... TFT array substrate
2 ... Counter substrate
10 ... LCD panel
11: Pixel electrode
21 ... Common electrode
23 ... Light shielding layer
30 ... TFT
31 ... Scanning line (gate electrode)
32 ... Semiconductor layer
32d ... High concentration source region
32e ... High concentration drain region
33 ... Gate insulating layer
35 ... Data line (source electrode)
37, 38 ... contact holes
41. First interlayer insulating layer
42. Second interlayer insulating layer
50 ... Liquid crystal layer
52 ... Sealing material
53.
60 ... TFT
61 ... Gate electrode
62 ... Semiconductor layer
62d ... High concentration source region
62e ... High concentration drain region
63 ... Gate insulating layer
64 ... Source electrode
65 ... Drain electrode
66 ... Contact hole
101: Data line driving circuit
102 ... Mounting terminal (external input / output terminal)
111 ... Bidirectional shift register
112a ... Waveform control circuit
112b ... Buffer circuit
114-121 ... Transmission gate
150 to 157 ... N-channel TFT
200 ... Liquid crystal device
201 ... inspection circuit
301: Sampling circuit
302 ... TFT

Claims (5)

基板上の画素領域に、画像信号が供給される複数のデータ線と、走査信号が供給される複数の走査線と、前記複数のデータ線及び前記複数の走査線の交差に対応して設けられた複数のスイッチング手段と、前記スイッチング手段に対応して設けられた画素電極とを備える電気光学装置の駆動回路であって、
前記画像信号と走査信号を夫々前記データ線と走査線に供給するために制御信
号を供給するシフトレジスタを有し、前記基板上に設けられたデータ線駆動手段と走査線駆動手段の少なくとも一方を備え、
前記データ線駆動手段または走査線駆動手段の少なくとも一方の前記シフトレ
ジスタは、送信号の転送方向が双方向である双方向性シフトレジスタであり、
前記双方向性シフトレジスタの各段は、当該各段の前段から入力される転送信号の転送方向を方向制御信号に基づいて所定の一方向に制限する転送方向制御部と、クロック信号に同期して前記前段から入力される転送信号に基づいて当該各段の転送信号を生成する転送信号生成部とを備え
前記双方向性シフトレジスタの各段の前記転送信号生成部は、
前記転送方向制御部によって前記前段から入力される転送信号を取り込む第1トランスミッションゲートと、
当該第1トランスミッションゲートによって取り込まれた転送信号が入力される第1インバータ及び当該第1インバータの出力が入力される第2インバータと、
前記第2インバータから出力される前記各段の転送信号の前記第1インバータへの帰還を行う第2トランスミッションゲートとを備え、
前記双方向性シフトレジスタの各段から前記画素領域までの距離がそれぞれ等しいことを特徴とする電気光学装置の駆動回路。
A plurality of data lines to which image signals are supplied, a plurality of scanning lines to which scanning signals are supplied, and a plurality of data lines and a plurality of scanning lines are provided in a pixel region on the substrate in correspondence with the intersection of the plurality of data lines and the plurality of scanning lines. A drive circuit for an electro-optical device comprising a plurality of switching means and a pixel electrode provided corresponding to the switching means,
A shift register for supplying a control signal for supplying the image signal and the scanning signal to the data line and the scanning line, respectively, and at least one of the data line driving means and the scanning line driving means provided on the substrate; Prepared,
At least one of the shift register of the data line drive circuit or the scanning line drive means are bidirectional shift register transfer direction of rolling transmission signal is bidirectional,
Each stage of the bidirectional shift register is synchronized with a clock signal and a transfer direction control unit that limits the transfer direction of a transfer signal input from the preceding stage of each stage to a predetermined direction based on the direction control signal. A transfer signal generation unit that generates a transfer signal of each stage based on the transfer signal input from the preceding stage ,
The transfer signal generator at each stage of the bidirectional shift register is
A first transmission gate that captures a transfer signal input from the preceding stage by the transfer direction control unit;
A first inverter to which a transfer signal taken in by the first transmission gate is input and a second inverter to which an output of the first inverter is input;
A second transmission gate that performs feedback of the transfer signal of each stage output from the second inverter to the first inverter;
A driving circuit for an electro-optical device, wherein the distance from each stage of the bidirectional shift register to the pixel region is equal .
基板上の画素領域に、画像信号が供給される複数のデータ線と、走査信号が供給される複数の走査線と、前記複数のデータ線及び前記複数の走査線の交差に対応して設けられた複数のスイッチング手段と、前記スイッチング手段に対応して設けられた画素電極とを備える電気光学装置の駆動回路であって、A plurality of data lines to which image signals are supplied, a plurality of scanning lines to which scanning signals are supplied, and a plurality of data lines and the plurality of scanning lines are provided in a pixel region on the substrate in correspondence with the intersection of the plurality of data lines and the plurality of scanning lines. A drive circuit for an electro-optical device comprising a plurality of switching means and a pixel electrode provided corresponding to the switching means,
前記画像信号と走査信号を夫々前記データ線と走査線に供給するために制御信  Control signals for supplying the image signal and scanning signal to the data line and scanning line, respectively.
号を供給するシフトレジスタを有し、前記基板上に設けられたデータ線駆動手段と走査線駆動手段の少なくとも一方を備え、A shift register for supplying a signal, and includes at least one of a data line driving means and a scanning line driving means provided on the substrate,
前記データ線駆動手段または走査線駆動手段の少なくとも一方の前記シフトレ  The shift level of at least one of the data line driving means and the scanning line driving means.
ジスタは、転送信号の転送方向が双方向である双方向性シフトレジスタであり、The register is a bidirectional shift register in which the transfer direction of the transfer signal is bidirectional.
前記双方向性シフトレジスタの各段は、当該各段の前段から入力される転送信号の転送方向を方向制御信号に基づいて所定の一方向に制限する転送方向制御部と、クロック信号に同期して前記前段から入力される転送信号に基づいて当該各段の転送信号を生成する転送信号生成部とを備え、  Each stage of the bidirectional shift register is synchronized with a clock signal and a transfer direction control unit that restricts a transfer direction of a transfer signal input from the previous stage of each stage to a predetermined direction based on the direction control signal. A transfer signal generation unit that generates a transfer signal of each stage based on the transfer signal input from the previous stage,
前記双方向性シフトレジスタの各段の前記転送信号生成部は、  The transfer signal generator at each stage of the bidirectional shift register is
前記転送方向制御部に接続され前記前段から入力される転送信号を取り込む、Nチャネル型とPチャネル型とのうち一方の導電型の第1薄膜トランジスタと、  A first thin film transistor of one conductivity type of N-channel type and P-channel type, which is connected to the transfer direction control unit and takes in a transfer signal input from the previous stage;
当該第1薄膜トランジスタによって取り込まれた転送信号が入力される第1インバータ及び当該第1インバータの出力が入力される第2インバータと、  A first inverter to which a transfer signal taken in by the first thin film transistor is input, and a second inverter to which an output of the first inverter is input;
当該第2インバータから出力された前記各段の転送信号の前記第1インバータへの帰還を行う、Nチャネル型とPチャネル型とのうち一方の導電型の第2薄膜トランジスタとを備え、  A second thin film transistor of one conductivity type of N-channel type and P-channel type that performs feedback of the transfer signal of each stage output from the second inverter to the first inverter;
前記双方向性シフトレジスタの各段から前記画素領域までの距離がそれぞれ等しいことを特徴とする電気光学装置の駆動回路。  A driving circuit for an electro-optical device, wherein distances from each stage of the bidirectional shift register to the pixel region are equal to each other.
前記走査線駆動手段は前記走査線の両端に設けられ、各々の走査線駆動手段は双方向性シフトレジスタであることを特徴とする請求項1または2に記載の電気光学装置の駆動回路。 3. The drive circuit for an electro-optical device according to claim 1, wherein the scanning line driving unit is provided at both ends of the scanning line, and each scanning line driving unit is a bidirectional shift register. 請求項1乃至請求項のいずれか一項に記載の電気光学装置の駆動回路を備えたことを特徴とする電気光学装置。Electro-optical apparatus comprising the driving circuit of the electro-optical device according to any one of claims 1 to 3. 請求項の電気光学装置を備えたことを特徴とする電子機器。An electronic apparatus comprising the electro-optical device according to claim 4 .
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