JP3749120B2 - コンプリメンタリ・バイポーラ/cmosエピタキシャル構造の形成プロセス - Google Patents
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Description
【関連出願についてのクロスレファレンス】
本願は、本願に先行して米国特許庁へ出願した、本願の同時継続の出願である米国仮特許出願第60/073,883号(出願日:1998年2月6日、発明の名称:”ENGINEERED EPI FOR HIGH SPEED CMOS TECHNOLOGY”(高速CMOS技術のための特殊処理を施したエピタキシー)、発明者:Vladimir F. Drobny及びKevin Bao)に基づく権利を主張するものである。
【0002】
【発明の属する技術分野】
本発明は、高速コンプリメンタリ・バイポーラ/CMOSプロセスに関するものであって、このプロセスは、エピタキシャル層に形成されるNPNトランジスタのコレクタにおいて、N形ドーパント濃度における「くぼみ」を回避するようなドーピング・プロファイルを提供するものである。そのようなくぼみは、NPNトランジスタにおいて、動作速度の低下その他の望ましくない特性を生じさせるものである。
【0003】
【従来の技術】
当業者には知られているように、高速コンプリメンタリ・バイポーラ/CMOSプロセスに満足に用いることのできるエピタキシャル・シリコン層を形成するためのプロセスを提供することは、これまで困難であった。そのような高速コンプリメンタリ・バイポーラ/CMOSプロセスにおいては、非常に薄い、ライトにドープしたN形エピタキシャル・シリコン層をシリコン・ウェーハ上に成長させる必要があるが、そのシリコン・ウェーハは、プリフォームされたP+のホウ素をドープした複数の埋込層とN+のヒ素をドープした複数の埋込層とを含み、これらは、P-基板に形成される。従来の典型的な高速コンプリメンタリ・バイポーラ/CMOSプロセスでは、エピタキシャル層には、その場所においてヒ素をライトにドープし、しかもヒ素は、形成するNPNトランジスタ、PNPトランジスタ、及びCMOSトランジスタの最適な特性を実現するために、約2×1015個cm-3の濃度にする。このエピタキシャル堆積の後、PNPトランジスタ及びNPNトランジスタのコレクタ領域に、またCMOSトランジスタの「ウェル」領域に、更にドープを施すようにし、そしてこのドープは、低エネルギ及び高エネルギのホウ素またはリンの打込みを組み合わせて行う。また、その打込みの際のエネルギとドーズ量とは、デバイスの各種の“ファミリー”に対するニーズに合わせて選択する。従来のエピタキシャル成長、並びに引き続く従来の熱処理の間においては、P+埋込層及びN+埋込層の双方とも、上記エピタキシャル層中へ上方拡散する。このことは、製作中のトランジスタにとってのコレクタ領域の有効な部分の厚さを減少させる。P+埋込層とN+埋込層はかなり異なった速度で拡散するため、PNPトランジスタは、NPNトランジスタよりも浅いコレクタ領域を有する結果となる。
【0004】
P+埋込層の拡散は、温度に対してN+埋込層よりも急激に加速するため、高温で実行する全てのプロセスにおいて、そのプロセスの「Dt」をできるだけ低く保つことにより、PNPトランジスタのコレクタの厚さとNPNトランジスタのコレクタの厚さとの差を最小限にすることができる(ここで「Dt」とは、エピタキシャル層の堆積が完了した後にウェーハが高温(一般的には1000℃以上)にさらされる累積時間を指す)。NPNトランジスタ及びPNPトランジスタにとって必要な深さのコレクタを形成するのに使用される上記の深い二重打込みは、エピタキシャル層の形成後において高Dtの拡散が必要となるのを取り除くことができる。
【0005】
尚、ヒ素埋込層とホウ素埋込層との大きく異なるドーパント拡散速度に関連する欠点は、「低Dtの処理」に対しても依然として残っている。Dtが非常に低い処理では、望ましいPNPコレクタを実現させると、その結果として、望ましくないライトにドープされたN形小領域が発生し、その小領域で、NPNコレクタ領域がN+埋込層と出会うことになる。
【0006】
更に、上記エピタキシャル層におけるN-ドーパントの値は、PNPトランジスタとNPNトランジスタの両方の最良の特性を実現するように選択しなければならない。もしこのN-濃度が、NPNコレクタ領域にとって望ましくなる程高い場合、その濃度は、PNPトランジスタにとってはあまりにも高すぎるものとなってしまう。従って、そのような高い濃度ではなく、図2に参照番号14で示した、より低いN-エピタキシャル・ドーパント・レベルが選択される。そして、その表面には、N形イオン打込みを施すことによって、そのN形ドーパント濃度を、NPNコレクタに適したレベルまで上昇させる。しかしながら、ドーズ量及びエネルギを、NPNトランジスタのコレクタ領域のボトム部において、その「平坦」なN形エピタキシャル・ドーパント濃度プロファイルを発生するのに必要なものとすることは、非現実的である。その結果として、打ち込んだイオンがNPNコレクタ領域のボトム部に到達しないことは、図2の「くぼみ」20を発生させる一因となる。
【0007】
そのようなライト・ドープの問題は、ホウ素のオートドーピングによって更に悪化する。ここで、ホウ素のオートドーピングにおいては、多数のP形ホウ素原子が、大面積のP+埋込層領域から逃げ、そしてP-基板の表面中へ拡散し、そこから更に、成長中のライトにドープされたN形エピタキシャル層の中へ拡散して行き、これによって、そのドーパント濃度を減少させる即ち「補償」する。その結果、コレクタ抵抗が大きくなり、それに対応して、そのVCE(sat)電圧が上昇し、fT(ユニティゲイン周波数またはカットオフ周波数)が低下し、NPNスイッチング速度が低下し、更に電力消費が増大する。
【0008】
図1及び図2は、PNPコレクタ領域と、NPNコレクタ領域との、夫々の典型的なドーパント濃度プロファイルを示したものであり、それらドーパント濃度プロファイルは、フィールド酸化ステップ(この間に、ドーパントの拡散の大部分が発生する)の完了後の、従来のコンプリメンタリ・バイポーラ・プロセスにより得られるものである。
【0009】
図1及び図2のドーパント濃度プロファイルは、従来のエピタキシャル堆積プロセスに関するドーパント拡散のシミュレーションから得たものである。このプロセス・シミュレーションは、実測した実験結果に整合するようにキャリブレーションを施した。この実験結果は、ウェーハ基板の表面積の大きな割合(例えば80%)の領域に対して、約1×1015個cm-2のドーズ量でホウ素の打込みをした後に、P+埋込層拡散を行って得たものである。(当業者には理解されることであるが、P+ウェーハ基板の表面積の大きな割合の領域が、P+「埋込層材料」をその中に有するという理由は、基板抵抗を低下させ、そしてバイポーラ・トランジスタ及びCMOSトランジスタのラッチ・アップに対する耐性を増大させる。)
【0010】
上述の従来のエピタキシャル・プロセスは、高温H2プリベークの後に、高温ガス・パージが続き、更に、ライトにヒ素がドープされた単結晶シリコンの厚さが1.5μmのエピタキシャル層を堆積させることを含む。また、その基板の大量のP+表面領域は、形成中のライトにドープされたN形エピタキシャル層中へ、多量のホウ素オートドーピングを生じさせる。従来の図1及び図2のドーパント濃度プロファイルにおける対応のホウ素オートドーピングの量を、シミュレートした「TSUPREM−4」プロファイルを用いて算出し、そして、そのシミュレートしたプロファイルを、実測して得られた実験結果に適合するようにキャリブレーションを施した。尚、「TSUPREM−4」シミュレーション・プログラムは、前社名が「Technology Modeling Associates」で現社名が「Avant! Corporation」である会社が販売している、市販のソフトウェア・パッケージ「Two-dimensional Process Simulation Program」である。
【0011】
薄いエピタキシャル層(例えば厚さ2μm以下)の場合、トランジスタのコレクタ・ドーパント濃度プロファイルは、オートドーピングによって強く影響を受ける。上述した大きなP+基板表面領域は、エピタキシャル成長中における多量のホウ素オートドーピングに寄与し、それによって、NPNトランジスタの性能に関係した上述の問題を悪化させると共に、PNPコレクタ領域の深さを減少させ、そのため、NPNトランジスタとPNPトランジスタとでブレークダウン特性に大きな差を生じさせる。従来の図1及び図2のプロファイルを生成するのに使用するドーパント濃度プロファイルが平坦となる標準的なエピタキシャル・プロセス技術は、それらの問題を解決することができない。
【0012】
図1及び図2に示すように、従来のNPN及びPNPのコレクタ領域のドーパント濃度プロファイルは、標準的なエピタキシャル・プロセスを用いたときには、大きく異なったものとなる。また、打ち込み濃度のピーク深度(一般的にRpで表される)が、リン打ち込みとホウ素打ち込みとで異なることは、実用的な打ち込みエネルギを使用したとき、NPNコレクタ領域とPNPコレクタ領域との間で、ドーパント濃度プロファイルが大きく異なってしまうことの別の原因ともなる。更に、そのようなコレクタ領域のドーパント濃度プロファイルにおける差違は、ホウ素のオートドーピングによって更に増大する。低エネルギ打込みと高エネルギ打込みとの組み合わせによってドープされたNPNコレクタ領域は、そのコレクタ領域のボトム部に、図1に矢印20で示したように、かなりのドーパント濃度くぼみが発生する。この非常にライトにドープされた領域は、そのNPNトランジスタのコレクタ領域の抵抗率を上昇させることにより、NPNトランジスタのAC性能とDC性能との両方に悪影響を及ぼす。このことは、そのコレクタ抵抗を上昇させ、またそれによってfTを減少させ、またNPNトランジスタのコレクタ−エミッタ飽和電圧を上昇させる。
【0013】
NPNトランジスタのコレクタ領域のボトム部におけるドーパント濃度を高められると期待して、ヒ素をドープしたN+エピタキシャル・キャップを形成することにおける従来の実験は、エピタキシャルと基板との界面におけるホウ素オートドーピングを十分に補償することができなかった。
【0014】
従って、求められているのは、バイポーラ・トランジスタ特にNPNトランジスタであって、より理想的なコレクタ・プロファイルを有し、これにより、fTの値を従来実現可能であったものより更に高くすることができ、またコレクタ抵抗を従来実現可能であったものより更に低下させることができるような、そのようなバイポーラ・トランジスタ特にNPNトランジスタを提供するコンプリメンタリ・バイポーラ/CMOSプロセスのための改良したエピタキシャル・プロセスである。
【0015】
【発明が解決しようとする課題】
従って本発明の目的は、N形コレクタのドーパント濃度プロファイルにおけるくぼみまたは低下部が、N+埋込層の近傍に発生して望ましくない影響をもたらすことを回避し得る、高速コンプリメンタリ・バイポーラ/CMOSエピタキシャル・プロセスを提供することにある。
【0016】
本発明の更なる目的は、NPNトランジスタとPNPトランジスタとが類似の性能特性を有することのできる、高速コンプリメンタリ・バイポーラ/CMOSエピタキシャル・プロセスを提供することにある。
【0017】
本発明の更なる目的は、NPNトランジスタが、従来実現可能であった値より高いfTと、従来実現可能であった値より低いコレクタ抵抗と、また、従来可能であった値より低いコレクタ−エミッタ飽和電圧を有することができる、高速コンプリメンタリ・バイポーラ/CMOSプロセスを提供することにある。
【0018】
本発明の更なる目的は、非常に均一なコレクタ・ドーパント濃度のプロファイルによって、カットオフ周波数fTの値を従来実現可能であった値より更に高くすることができる、高速コンプリメンタリ・バイポーラ/CMOSプロセスを提供することにある。
【0019】
本発明の更なる目的は、NPNトランジスタのコレクタ領域のドーパント濃度プロファイルに望ましくないくぼみが発生するのを防止することができると共に、PNPトランジスタのコレクタ領域のドーパント濃度プロファイルを最適化することができる、高速コンプリメンタリ・バイポーラ/CMOSプロセスを提供することにある。
【0020】
【課題を解決するための手段】
要約して述べるならば、本発明は、その1つの実施例においては、その主表面の大部分にP+フィールド層領域を有するP形シリコン基板上に、エピタキシャル層を形成する方法を提供するものである。この方法は、キャリアガスが供給される反応室の中に基板を装填し、その基板にプリベークを施し、その基板を更に加熱し、キャリアガスにN+ドーパント・ガスを供給し、N+ドーパント・ガスの存在下でその基板に脱酸素処理を施し、第1イントリンシック・エピタキシャル・キャップ層を堆積させ、第1ベーク・サイクルを実行し、第2イントリンシック・エピタキシャル・キャップ層を堆積させ、第2ベーク・サイクルを実行し、第1と第2のイントリンシック・エピタキシャル・キャップ層のいずれよりも実質的に厚いN-エピタキシャル層を堆積させるものである。このプロセスは、エピタキシャル層に形成されるPNPトランジスタのコレクタのドーパント濃度プロファイルにおける望ましくないくぼみを回避し、そしてカットオフ周波数fTが高く飽和電圧VSATの低いデバイスをもたらす。
【0021】
【発明の実施の形態】
本発明に従い、数多くの実験を行って、プリベーク・サイクル及びHClサイクルにおける持続時間及び温度が、P-基板内のP+領域から放出され、即ち「逸出」するホウ素ドーパント原子の量に及ぼす影響と、ウェーハの隣接領域へのその結果として生ずるP形オートドーピングとを評価した。イントリンシックのエピタキシャル「キャップ」層と、ヒ素をドープしたエピタキシャル・キャップ層とを、P形オートドーピングを低減あるいは抑制する能力と、NPNコレクタのボトム部の近傍におけるN形ドーパント濃度を上昇させる能力とについて評価した。また更に、低温パージと、高温ガス・パージとを、これらが、エピタキシャル堆積の間における望ましくないP形ドーパントの濃度を低下させることにどれほどの効果を有するかについて評価した。
【0022】
その結果、本発明のエピタキシャル成長サイクル技術が開発され、そしてこの技術は、N形イオン打込み処理の間において実現される深さよりも更に深い位置に、選択的にN形ドーパント・イオンを導入することにより、NPNコレクタのドーピング・プロファイルにおける上述の「くぼみ」20(図2)の量を減少させること、また、P形オートドーピングを抑制することが判明した。この本技法は、H2高温ベーク・サイクルの実行中にドーパントを導入する。これには、イントリンシック・エピタキシャル・キャップ層の堆積が続き、そしてこれには更に、高温ガス・パージ・サイクルが続く。この技法は、オートドーピングの量を抑制する上で非常に効果的であると共に、NPNコレクタのドーパント・プロファイルにおける上述のくぼみを補正して、所望のドーパント濃度プロファイルにする上でも非常に効果的であることが判明している。
【0023】
本発明のエピタキシャル成長サイクルの、その基本的な実施の形態においては、H2高温ベーク・サイクルに、N形ドーパント(ヒ素)を導入する。続いて、イントリンシック・エピタキシャル・キャップ層を堆積させ、続いて高温ガス・パージを実行し、次に最終的なヒ素をドープしたエピタキシャル層を堆積させることにより完了する。この基本的なプロセスによって、ホウ素のオートドーピングを抑制することができると共に、NPNコレクタのドーピング・プロファイルを補正することができる。H2高温ベーク・サイクルの間におけるN形ドーパントの導入は、NPNコレクタのプロファイルを補正する上で非常に効果的であることが判明しており、これは図4に示す通りである。即ち、従来のプロセスを用いた場合に発生する、図2に示した大きなくぼみ20が、図4のドーパント・プロファイルでは補正されている。
【0024】
上述したプロセスを用いることで、NPNコレクタのボトム部におけるドーパント・レベルを非常に良好に制御することができる。また、本発明のエピタキシャル高温ベーク・サイクルによって、NPNコレクタのN形ドーパント濃度プロファイルが改善され、しかもこの改善は、PNPコレクタのP形ドーパント濃度プロファイルには何ら悪影響を及ぼすことなく達成される。上述したプロセスを用いることによって、更に、PNPコレクタのプロファイルを改善するという利点も得られ、特に、大幅なN形補償が必要とされる場合に利点が得られる。
【0025】
図3のプロセス・フローチャートにおいて、図示したプロセスのうちのブロック1〜ブロック4は、ライトにドープしたP形シリコン基板上に、ライトにドープしたN形エピタキシャル・シリコン層を成長させるための従来のステップである。ブロック4の低温ステップでは、850℃で約10分間行う。この約10分には、温度をランプ関数的に上昇させる時間が含まれている。また、図3のブロック5〜ブロック11はいずれも、キャリアガスとして使用する水素ガスの存在下で、高温で、実行するステップである。
【0026】
これより図3〜図6を参照して説明して行く。ブロック1において言及されているウェーハは、多数のP+埋込層31と、多数のN+埋込層32と、P+「フィールド」領域33とを含んでいる。P+埋込層31は、形成されるべきPNPトランジスタの夫々のコレクタに対するものであり、N+埋込層32は、形成されるべきNPNトランジスタの層であり、またP+フィールド領域33は、このウェーハの表面積の大部分(例えば約80%)が、P形(ホウ素)ドーパント原子を高濃度で含有するようにするものである。図6は、これらシリコン・ウェーハ30の1つのものの上の1つのチップ30を示した図である。図示のごとく、P-基板に、複数のP+埋込層(PBL)31と、複数のN+埋込層(NBL)32とが形成されている。図6から明らかなように、各N-ウェル34とこの中に形成されたP+埋込層31とを囲むN+“リング”は、このN-ウェル34を囲むようにして、P-リング35が形成されている。また、この構造は、「深いN+」領域(NDP)34により形成され、この領域34内には、P+埋込層31がみられる。それら埋込層32、34の各々は、その層とP+層33との間にあるP-基板の材料から成るリング35によって囲まれている。
【0027】
図7は、図3のプロセスの開始前のウェーハ30の横断面図である。深いN-領域34とP-リング35とは、P+埋込層31の各々を、チップ30のP+層33の残りの部分から分離し絶縁している。尚、P+層33の中に拡散させてあるP+材料は、P+埋込層31のものと同じ材料である。
【0028】
ウェーハ構造が以上の通りであるため、図3に示したように、このウェーハを1060℃〜1080℃の処理温度にまで加熱したときには、このウェーハの大きなP+領域33からH2キャリアガスの中へ、多量のホウ素原子が逸出し、そしてこれは、オートドーピングを阻止するための手段が何らとられていなければ、P+ドーパント・ガスとして作用して、成長中のN形エピタキシャル層を「オートドーピング」することになる。そのため、本発明が用いられていない場合には、コレクタ・ドーパント濃度プロファイルにおける減少したくぼみは、N+埋込層領域上にその後に形成されるNPNトランジスタのコレクタ領域の抵抗率を上昇させ、その結果、それらの速度を低下させ、また前述の様々な性能低下を生じさせる。
【0029】
図3のブロック5〜ブロック9に示したステップの組合せは、エピタキシャル・シリコン成長プロセスにおける新規な部分である。より詳しくは、ブロック5のステップが特に新規な部分であり、このステップは、このエピタキシャル成長プロセスのうちの加熱ステップであって、その加熱の実行中に、H2キャリアガスの中へN+形ドーパント(ヒ素)分子を含めるするようにしており、これは、オートドーピングに関係する逸出した「P+」ホウ素原子による影響を打ち消すのに必要である。
【0030】
従来のエピタキシャル・シリコン成長プロセスにおいても、高温の水素キャリアガスの存在下で高温ベーク・ステップを実行するということは、一般的に行われていたが、しかしながら、ブロック6に示したように、そのような高温ベーク・ステップの間において、水素キャリアガス中にN+ドーパント分子を含めるることは、これまでにない新規な点である。この高温ベーク・ステップは、1050℃で2分間実行するものである。また、ブロック5及びブロック6におけるN+ドーパント・ガスの注入量は、総流量が280slm(標準リットル毎分)の水素ガス中に、約280sccm(標準立方センチメートル毎分)のN+ドーパント・ガスを注入するというものである。
【0031】
図3のブロック7は、非常に薄い、0.3μmの「キャップ」層36を堆積させるステップである。この「キャップ」層36は、イントリンシックな、即ち、ドープを施さないエピタキシャル・シリコンであり、図8に示したように、ウェーハの全表面を覆うように堆積させ、それによって、P+「フィールド」拡散層及びP+埋込層が形成されているウェーハの表面の大部分を覆う「シール」即ちキャップを構成する。このイントリンシック「キャップ」層36は、上述したように、大きなP+領域から水素キャリアガス中へ、P+ホウ素原子が逸出するのを抑制する機能を果たす。更に、このイントリンシック・キャップ層36は、水素キャリアガス中のP+ホウ素原子が、N+埋込層32へ侵入することも抑制する。従ってイントリンシック・キャップ層36は、上述したP形「オートドーピング」を阻止するものである。このP形「オートドーピング」が発生すると、続いて形成されるNPNトランジスタのコレクタにおけるN形ドーパント濃度を減少させて、そのNPNトランジスタの動作速度が低下させてしまう。
【0032】
ブロック8は高温ガス・パージ・サイクルであり、この高温ガス・パージ・サイクルは、1080℃で5〜10分間実行され、具体的な時間は、ウェーハの表面積の全体に対するP+フィールド領域33の面積の比に依存して選択して、「非P+」領域の面積に対するP+フィールド拡散領域の面積の上述の比に応じてウェーハ内のドーパント分子の再配分を生じさせる。更に、このブロック8の高温ガス・パージ・サイクルは、ブロック5及びブロック6の高温ベーク・サイクルの実行中に、サセプタ(ウェーハ基板はこのサセプタ上に支持される)や反応室の内側の様々な表面部分へ先に拡散によって侵入したヒ素分子をガス放出させる。このブロック8の高温ガス・パージ・サイクルは、更に、このガス放出されたN形ドーパント分子が、続いて図3のブロック9にしたがって堆積される、図8に示した第2のイントリンシック・キャップ層37へドープされるのを阻止するものであり、従って、これは、NPNコレクタの大きなくぼみ20(図2)のない所望のドーパント濃度プロファイルを実現するのに必要であることが判明した。
【0033】
ブロック10に示した1080℃での第2の高温ガス・パージ・サイクルは、ブロック8に示した第1の高温ガス・パージ・サイクルほど重要なものではなく、なぜならば、第1の高温ガス・パージ・サイクルは、反応室の内側の様々な表面部分やサセプタから放出されてキャリアガスに混入するおそれのあるドーパント分子の大部分を排除しているからである。もし、そのようなドーパント分子が排除されなければ、ウェーハの表面へ侵入して、NPNトランジスタ及びPNPトランジスタのドーパント濃度プロファイルに悪影響を及ぼす。
【0034】
ブロック9に従って第2のイントリンシック・キャップ層37を形成する主たる理由は、イントリンシック・キャップ層を1層しか形成しない場合と比べて、ドーパント濃度プロファイルに、より「シャープな」遷移部分を設けることができるからである。また、ブロック8に示した第1高温ガス・パージ・サイクルによって、望ましくないオートドーピング種を排除してあるため、第2イントリンシック・キャップ層37を形成した後も、最初に得られたドーパント濃度プロファイルのシャープな遷移部分は、そのまま維持される。即ち、反応室の内側の様々な表面から放出される余分なドーパント種を最初に排除しておかないと、その遷移部分は、シャープさに欠ける、だれた遷移となってしまうのである。
【0035】
図3のブロック9は、上述した第2のイントリンシック・キャップ層37の成長を示したものであり、このステップでは、先にブロック7のステップで成長させた厚さが0.3μmのイントリンシック・キャップ層36の上に、1080℃で、厚さが0.3μmのドープされていないエピタキシャル・シリコンのキャップ層を成長させる。この第2イントリンシック・キャップ層37は、望ましくないP形ドーパント及びN形のオートドーピングを抑制する役割も果たすものである。続いて、しばらくして、ブロック10に示したように、高温ベーク・プロセスを1080℃で1分間実行し、それに続いて、ブロック11に示したように、第2イントリンシック・キャップ層37の上に、1080℃で、従来から一般的に形成されているような、シリコン層38の厚さが0.9μmのN-エピタキシャル堆積を形成させる。従って、ウェーハ基板上に形成したエピタキシャル・シリコン層36、37、38から成る複合エピタキシャル・シリコン層の合計厚さは、0.3+0.3+0.9=1.5μmである。
【0036】
本発明においては、ブロック5及びブロック6のステップの間におけるN+ドーパントの存在は、充分な量のN+ドーパント原子を供給し、これは、図8に示した第1と第2のイントリンシック・エピタキシャル層36及び37の夫々の成長中に、NPNコレクタ領域のボトム部におけるN形ドーパント濃度を段階的に上昇させ、これによって、打ち込んだN形ドーパント・イオンが到達できないような、その領域におけるN形濃度における減少を補償することができる。これは、コレクタ抵抗を低下させて、カットオフ周波数fTを上昇させる。
【0037】
当業者には知られているように、ウェーハの表面積の全体に対する、そのウェーハの表面のP+「フィールド」拡散領域の面積とP+埋込層の面積とを合計した面積の比が、上述の実施例における80%という値よりかなり小さい場合でも、P+オートドーピングの問題は、依然として存在し、従ってこの問題を、本発明に従って補償する必要がある。もしウェーハの表面に形成するトランジスタの個数または「密度」が増大すると、ウェーハの表面積の全体に対するP+「フィールド」領域33の面積の比が80%よりかなり小さな値になることがある。しかし、そのような状況であっても尚、充分に多くのP+原子が逸出してオートドーピングを生じるため、本発明を採用していない場合には、NPNコレクタ領域の「ボトム部」におけるN形ドーパント濃度プロファイルに大きなくぼみが発生する。従って、上で説明したように、そのようなP+オートドーピングを補償するためのN+ドーパントの存在下での高温ベーク・サイクルと、そして少なくとも1層の、また好ましくは2層の、イントリンシック・エピタキシャル・キャップ層とが、P+オートドーピングを抑制する。
【0038】
また、ブロック8の高温ガス・パージ・サイクルを利用して、集積回路が形成されるウェーハの表面積の全体に対する上述のP+「フィールド」拡散領域33の面積の上述の比の関数として、NPNトランジスタのN形ドーパント濃度プロファイルの形状を「微調整」することができ、この微調整は、この高温ベーク・サイクルにおける温度とその持続時間とを調節することによって行われる。
【0039】
以上のプロセスを実行した結果、厚さが1.5μmのエピタキシャル層に形成されたNPNトランジスタのコレクタのドーパント濃度プロファイルは、図4のようになった。図2に示した従来のプロセスを用いた場合のN形ドーパント濃度プロファイルには「くぼみ」20が存在しており、これは、そのNPNコレクタ領域のボトム部におけるN形不純物の上述した望ましくい程低い濃度を示しているが、図4のドーピング・プロファイルは、そのくぼみを回避できる。
【0040】
従って、本発明が提供するエピタキシャル・プロセスは、(1)ホウ素のオートドーピング効果を抑制し、また、(2)PNPコレクタ領域のプロファイルと、NPNコレクタ領域のプロファイルとの間の差を補正するものである。その表面積の大部分がP+領域で占められ、それより小さな部分がN+領域で占められたライトにドープされたP形シリコン基板上に、薄いイントリンシック・エピタキシャル層を形成し、これによって、N-エピタキシャル層の成長中にP形不純物原子がガス放出されるのを抑制すると共に、このようなP形原子が、そのN-エピタキシャル層のうちの、基板に形成されているN+埋込層領域の上のボトム部へオートドーピングするのを抑制するものである。
【0041】
ここで用語の定義について述べておくと、「イントリンシックに形成された」とは、外部または外側の供給源から反応ガス中へドーパントを導入されることなく形成されたエピタキシャル層のことをいうが、但し、「イントリンシックに形成された」エピタキシャル層にドーパント不純物が形成されることがあるが、それは、そのようなドーパント不純物が、周囲の内部的な供給源から反応ガスに導入されるからである。そのような周囲の内部的なドーパント供給源には、既に基板に形成されているヘビーにドープされた領域からのオートドーピングが含まれ、また、N+ガスの存在下で図3のブロック5において温度をランプ関数的に上昇させる間において、またN+ガスの存在下で図3のブロック6の高温ベーク・サイクルの間において、本システムの種々の表面に先に導入されたN+原子が含まれる。
【0042】
本明細書に添付した「添付書類1」は、本発明の発明者らが著した、本発明に関連した未公刊の論文のコピーであり、この論文は1998年9月20日頃、公刊する予定である。同論文の内容は、本願の開示の一部を成すものである。
【0043】
以上に本発明をその具体的な幾つかの実施例に即して説明してきたが、当業者であれば、本発明の真の要旨及び範囲から逸脱することなく、以上に説明した本発明の実施例の様々な変更例に想到し得ることはいうまでもない。また特に、特許請求の範囲に記載した要素ないしステップと実質的に相違しない要素ないしステップ、並びに、特許請求の範囲に記載した要素ないしステップと実質的に同一の方式で機能して実質的に同一の結果をもたらす要素ないしステップは、いずれも本発明の範囲に包含されるものである。
【表1】
【図面の簡単な説明】
【図1】 従来の標準的なエピタキシャル・プロセスについての、PNPトランジスタのコレクタ領域のドーパント・プロファイルである。
【図2】 従来の標準的なエピタキシャル・プロセスを用いて製作したNPNトランジスタの、コレクタ領域のドーパント・プロファイルである。
【図3】 本発明のプロセスを説明するためのフローチャートである。
【図4】 本発明のプロセスを用いて形成したNPNトランジスタの、コレクタ領域のドーパント・プロファイルである。
【図5】 本発明のプロセスを用いて成長させたエピタキシャル領域に形成したPNPトランジスタの、コレクタ領域のドーパント・プロファイルである。
【図6】 P+埋込層領域、N+埋込層領域、並びに、深いN+領域の、夫々の位置を示したウェーハの平面図である。
【図7】 本発明のコンプリメンタリ・バイポーラ/CMOSプロセスを用いて製作したチップの構造を示したウェーハの断面部分図である。
【図8】 本発明に従って2層のイントリンシック・エピタキシャル層と1層のライトにドープしたN形エピタキシャル層とを堆積した後の図7に示したウェーハの部分断面図である。
【符号の説明】
30 ウェーハ(基板)
31 P+埋込層領域
32 N+埋込層領域
33 P+フィールド領域
36 第1イントリンシック・エピタキシャル・キャップ層
37 第2イントリンシック・エピタキシャル・キャップ層
38 N-エピタキシャル層
Claims (13)
- シリコン基板上にエピタキシャル層を形成する方法であって、前記シリコン基板が、その主表面に、該主表面の大部分においてP+フィールド層領域を有し、前記エピタキシャル層形成方法が、
(a)前記基板を反応室の中に装填して、該反応室の中へキャリアガスを供給し、
(b)850℃の温度で、前記基板に対して低温ベーク・サイクルを実行し、
(c)前記キャリアガスにN+ドーパント・ガスを供給しつつ、前記基板を更に加熱し、
(d)N+ドーパント・ガスの存在下で、1050℃の温度で前記基板に対して高温ベーク・サイクルを実行し、
(e)前記基板上に、第1イントリンシック・エピタキシャル・キャップ層を堆積させ、
(f)1080℃の温度で第1高温ガス・パージ・サイクルを実行し、
(g)前記第1イントリンシック・エピタキシャル・キャップ層の上に、第2イントリンシック・エピタキシャル・キャップ層を堆積させ、
(h)1080℃の温度で第2高温ガス・パージ・サイクルを実行し、
(i)前記第2イントリンシック・エピタキシャル・キャップ層の上に、前記第1イントリンシック・エピタキシャル・キャップ層と前記第2イントリンシック・エピタキシャル・キャップ層とのいずれよりも厚いN−エピタキシャル層を堆積させる、
ことを特徴とする方法。 - 前記ステップ(c)は、前記基板の温度を、1050℃まで上昇させることを含むこと、を特徴とする請求項1記載の方法。
- 前記ステップ(e)は、前記第1イントリンシック・エピタキシャル・キャップ層を0.3μmの厚さに堆積させることを含むこと、を特徴とする請求項1記載の方法。
- 前記ステップ(g)は、前記第2イントリンシック・エピタキシャル・キャップ層を0.3μmの厚さに堆積させることを含むこと、を特徴とする請求項3記載の方法。
- 前記ステップ(i)は、前記N−エピタキシャル層を0.9ミクロンの厚さに堆積させることを含むこと、を特徴とする請求項4記載の方法。
- 前記N−エピタキシャル層にN形イオン打込みを実行してその導電率を高め、そのイオン打込みドーパントの濃度は、前記N−エピタキシャル層の中の打込み深さを超えた深さでのN形ドーパント濃度におけるくぼみの減少を生じさせ、前記方法が更に、前記ステップ(c)及び(d)において、前記N+ドーパント・ガスを供給することによって、前記第1イントリンシック・エピタキシャル・キャップ層及び前記第2イントリンシック・エピタキシャル・キャップ層及び前記N−エピタキシャル層の中に段階的濃度上昇を発生させるN形ドーパント・イオンを供給し、それによって前記くぼみを少なくとも部分的に補償するようにすること、を特徴とする請求項1記載の方法。
- P形シリコン基板上にエピタキシャル層を形成する方法であって、前記P形シリコン基板が、その主表面に複数のP+埋込層領域と複数のN+埋込層領域とを有し、また前記主表面のほとんどにおいてP+フィールド層領域を有し、前記エピタキシャル層形成方法が、
(a)前記基板を反応室の中に装填して、該反応室の中へキャリアガスを供給し、
(b)850℃の第1温度で、前記基板に対して低温ベーク・サイクルを実行し、
(c)前記キャリアガスにN+ドーパント・ガスを供給しつつ、前記基板を、前記第1温度より高い1050℃の第2温度へ加熱し、
(d)N+ドーパント・ガスの存在下で、前記第2温度で、前記基板に対して高温ベーク・サイクルを実行し、
(e)前記基板上に、第1イントリンシック・エピタキシャル・キャップ層を堆積させ、
(f)前記第2温度と略々等しい1080℃の温度で、第1高温ガス・パージ・サイクルを実行し、
(g)前記第1イントリンシック・エピタキシャル・キャップ層の上に、第2イントリンシック・エピタキシャル・キャップ層を堆積させ、
(h)前記第1イントリンシック・エピタキシャル・キャップ層と前記第2イントリンシック・エピタキシャル・キャップ層とのいずれよりも厚いN−エピタキシャル層を堆積させる、
ことを特徴とする方法。 - 前記ステップ(g)と前記ステップ(h)との間で、前記第2温度と略々等しい1080℃の温度で、第2高温ベーク・サイクルを実行することを含むこと、を特徴とする請求項7記載の方法。
- 基板上にエピタキシャル層を形成する方法であって、前記基板が、その主表面に、該主表面の大部分においてP+フィールド層領域を有し、前記エピタキシャル層形成方法が、
(a)前記基板を反応室の中に装填して、該反応室の中へキャリアガスを供給し、
(b)前記キャリアガスにN+ドーパント・ガスを供給しつつ、前記基板を加熱し、
(c)N+ドーパント・ガスの存在下で、1050℃の温度で前記基板に対して高温ベーク・サイクルを実行し、
(d)前記基板上に、第1イントリンシック・エピタキシャル・キャップ層を堆積させ、
(e)1080℃の温度で第1高温ガス・パージ・サイクルを実行し、
(f)前記基板上に、前記第1イントリンシック・エピタキシャル・キャップ層よりも厚いN−エピタキシャル層を堆積させる、
ことを特徴とする方法。 - 前記第1イントリンシック・エピタキシャル・キャップ層の上に、第2イントリンシック・エピタキシャル・キャップ層を堆積させ、1080℃の温度で第2高温ガス・パージ・サイクルを実行することを含み、前記ステップ(f)は、前記N−エピタキシャル層を前記第2イントリンシック・エピタキシャル・キャップ層の上に堆積させることを含むこと、を特徴とする請求項9記載の方法。
- 前記ステップ(b)は、前記基板の温度を、1050℃まで上昇させることを含むこと、を特徴とする請求項9記載の方法。
- 前記N−エピタキシャル層にN形イオン打込みを実行してその導電率を高めることを含み、そのイオン打込みドーパントの濃度は、前記N−エピタキシャル層の中の打込み深さを超えた深さでのN形ドーパント濃度におけるくぼみの減少を生じさせ、前記方法が更に、前記ステップ(b)及び(c)において、前記N+ドーパント・ガスを供給することによって、前記第1イントリンシック・エピタキシャル・キャップ層及び前記第2イントリンシック・エピタキシャル・キャップ層及び前記N−エピタキシャル層の中に段階的濃度上昇を発生させるN形ドーパント・イオンを供給し、それによって前記くぼみを少なくとも部分的に補償するようにすること、を特徴とする請求項9記載の方法。
- 基板上にエピタキシャル層を形成する方法であって、前記基板が、その主表面に、該主表面の大部分においてP+フィールド層領域を有し、前記エピタキシャル層形成方法が、
(a)前記基板を反応室の中に装填して、該反応室の中へキャリアガスを供給し、
(b)N+ドーパント・ガスの存在下で、1050℃の温度で前記基板に対して高温ベーク・サイクルを実行し、
(c)前記基板上に、第1イントリンシック・エピタキシャル・キャップ層を堆積させ、
(d)1080℃の温度で第1高温ガス・パージ・サイクルを実行し、
(e)前記基板上に、前記第1イントリンシック・エピタキシャル・キャップ層よりも厚いN−エピタキシャル層を堆積させる、
ことを特徴とする方法。
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US4379943A (en) * | 1981-12-14 | 1983-04-12 | Energy Conversion Devices, Inc. | Current enhanced photovoltaic device |
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US5227328A (en) * | 1991-04-03 | 1993-07-13 | North American Philips Corporation | Method of producing epitaxial layers of II-VI semiconductors with high acceptor concentrations |
US5256887A (en) * | 1991-07-19 | 1993-10-26 | Solarex Corporation | Photovoltaic device including a boron doping profile in an i-type layer |
US5279987A (en) * | 1991-10-31 | 1994-01-18 | International Business Machines Corporation | Fabricating planar complementary patterned subcollectors with silicon epitaxial layer |
US5227330A (en) * | 1991-10-31 | 1993-07-13 | International Business Machines Corporation | Comprehensive process for low temperature SI epit axial growth |
FR2695118B1 (fr) * | 1992-09-02 | 1994-10-07 | Air Liquide | Procédé de formation d'une couche barrière sur une surface d'un objet en verre. |
US5347161A (en) * | 1992-09-02 | 1994-09-13 | National Science Council | Stacked-layer structure polysilicon emitter contacted p-n junction diode |
US5777364A (en) * | 1992-11-30 | 1998-07-07 | International Business Machines Corporation | Graded channel field effect transistor |
US5286668A (en) * | 1993-02-03 | 1994-02-15 | Industrial Technology Research Institute | Process of fabricating a high capacitance storage node |
EP0671770B1 (en) * | 1993-02-09 | 2000-08-02 | GENERAL SEMICONDUCTOR, Inc. | Multilayer epitaxy for a silicon diode |
US5324685A (en) * | 1993-02-09 | 1994-06-28 | Reinhold Hirtz | Method for fabricating a multilayer epitaxial structure |
US5420058A (en) * | 1993-12-01 | 1995-05-30 | At&T Corp. | Method of making field effect transistor with a sealed diffusion junction |
FR2736208B1 (fr) * | 1995-06-30 | 1997-09-19 | Motorola Semiconducteurs | Procede de fabrication de circuits integres |
US6207523B1 (en) * | 1997-07-03 | 2001-03-27 | Micron Technology, Inc. | Methods of forming capacitors DRAM arrays, and monolithic integrated circuits |
US6046083A (en) * | 1998-06-26 | 2000-04-04 | Vanguard International Semiconductor Corporation | Growth enhancement of hemispherical grain silicon on a doped polysilicon storage node capacitor structure, for dynamic random access memory applications |
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