JP3743563B2 - デコーダの回路配置およびその方法 - Google Patents
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Description
【０００１】
【発明の分野】
本出願は、2001年1月18日に出願された台湾出願番号90101196号を引用により組み込んでいる。
本発明はデコーダの回路配置およびその方法に関し、更に詳しくは、使用するマスクの数を減らし且つ回路幅をより小さくしたデコーダの回路配置およびその製造方法に関する。
【０００２】
【関連技術の説明】
LCD（液晶ディスプレイ）はデータドライバとスキャンドライバとを有する。ディスプレイ上の色彩或いは画像は下記メカニズムにより変換される。まず、走査する必要のある走査線の１つがスキャンドライバにより定められる。次に、１本の走査線におけるピクセル全てが、データドライバからデータ信号を入力することにより更新される。例えば、カラーTFT LCD（薄膜トランジスタLCD）を例にとると、各ピクセルは３個のサブピクセルを含み、ここで、各サブピクセルのグレースケールはTFT（薄膜トランジスタ）により制御される。３個のサブピクセルは、赤、緑、青の３色をそれぞれ表す。したがって、各ピクセルの色彩は３個のTFTにより制御される。
【０００３】
図1は、カラーTFT LCD１００用の駆動回路の構造を示す。カラーLCDの解像を1280ピクセル × 1024線により行う場合、各走査線に対して3840（1280 × 3）個のサブピクセルとＴＦＴが必要とされる。 まず、データドライバ１０６は、デジタル画像データＤを受信するとともに、このデジタル画像データＤをＤＡＣ１０８（デジタル／アナログ変換器、Ｄ/Ａ）によりアナログ画像データへ変換する。次に、スキャンドライバ１０４が走査線１１４（ｍ）を選択するとともに、走査線（ｍ）上のサブピクセルのデータをデータドライバ１０６からのデータ線１１２を介して更新する。
【０００４】
LCDにおいて、各サブピクセルは、その透過率を決定する液晶を含んでおり、この透過率は液晶に印加される電圧により制御される。同一極性の電圧がサブピクセルに対して常時印加されると、液晶は損傷を受けやすい。各サブピクセルの透過率は、印加電圧の値に関係するが、印加電圧の極性には関係しない。したがって、上記損傷の問題は極性反転により解決することが出来る。
図２は、図１におけるＤＡＣ１０８に基づく回路構成図である。ＤＡＣ１０８は、複数のＰ型DACユニット２０２と、複数のＮ型DACユニット２０４と、複数のバッファユニット２０６と、スイッチユニット２１０，２１２とを含む。Ｐ型DACユニット２０２は複数のPMOS（Ｐ型の金属−酸化物−半導体）を含み、そしてＮ型DACユニット２０４は複数のNMOS（Ｎ型の金属−酸化物−半導体）を含む。これらのＰ型およびＮ型DACユニットは交互に設けられるとともに、異なるレベルの電圧を出力するよう構成されている。ある走査線のデジタル画像データＤがＤＡＣユニット１０８へ入力されると、各サブピクセル用のデジタルデータＤ(n)は、ドット変換方式或いはカラム変換方式に基づき、スイッチユニット２１０により選択されて、Ｐ型DACユニット２０２あるいはＮ型DACユニット２０４へ入力される。デジタルデータＤ(n)がＰ型DACユニット２０２へ入力されると、デジタルデータＤ(n)はアナログ信号Ｖｐへ変換される。デジタルデータＤ(n)がN型DACユニット２０４へ入力されると、デジタルデータＤ(n)はアナログ信号Ｖnへ変換される。その後、アナログ信号Ｖｐ、Ｖnはバッファユニット２０６へ入力されるとともに、出力信号Ｖｐ'、Ｖn' がそれぞれ生成される。次に、スイッチユニット２１２がこれらの出力信号Ｖｐ', Ｖn' を、スイッチユニット２１０により使用された方式に基づき、データ線の１つに出力する。当業者にとって、アナログ信号Ｖｐ', Ｖn' が異なる極性を有する電圧であることは周知である。
【０００５】
図３は、図２におけるＮ型DACユニット２０４の回路図である。ここでは３ビットの入力が示されているとともに、３ビットのデジタルデータＤ(n)が設けられている。Ｎ型DACユニット２０４は、抵抗線Ｒｓと、出力線ＯＵＴと、デコーダ３０２とを含む。抵抗線Ｒｓの２つの端子はそれぞれ電圧Ｖｃ、Ｖｄに接続されている。抵抗線Ｒｓは、直列接続された抵抗Ｒ０〜Ｒ６から成る。したがって、Ｖ（０）からＶ（７）まで８種類の異なる電圧レベルが供給される。
【０００６】
デコーダ３０２は、アレイ配列された複数のトランジスタノード３１０とチャンネルノード３２０とからなる。トランジスタノード３１０の各カラムのトランジスタのゲートは相互に接続され、これにより、Ｂ（０）〜Ｂ（５）のデコーダの入力部が形成される。トランジスタノード３１０とチャンネルノード３２０の各行のトランジスタＱのソース／ドレインは直列接続され、これにより、信号線Ｌ（０）〜Ｌ（７）が形成される。
【０００７】
図４Aと図４Bを同時に参照して、これらは、トランジスタQを含むトランジスタノード３１０の回路図と、接続線Kを含むチャンネルノード３２０の回路図とをそれぞれ示している。デコーダ入力部Ｂ（０）〜Ｂ（５）は、デジタルデータＤ(n)を受信するよう構成されている。デジタルデータＤ(n) b0', b0, b1', b1, b2', b2は、それぞれ、デコーダ入力部B（０）〜Ｂ（５）へ入力される。ここで、b0, b1, b2 はb0', b1', b2' の反転データである。信号線Ｌ（０）〜Ｌ（７）の入力端子は、抵抗線Ｒｓの出力端子に結合される。信号線Ｌ（０）〜Ｌ（７）の出力端子は全て、出力線OUTへ共通に接続される。出力線OUTは、デジタルデータがデジタル/アナログ変換により処理されて、アナログ信号を出力するよう構成されている。抵抗線Ｒｓから出力される電圧V(0)〜V(7)は、信号線Ｌ（０）〜Ｌ（７）へ入力される。信号線L(i)上のトランジスタのゲートは、デコーダ入力部Ｂにより制御される。信号線L(i)上のトランジスタが導通されると、出力線OUTは電圧Ｖ（ｉ）を出力する。その間、出力線OUT上のトランジスタだけが導通されるとともに、信号線L(i)の入力端子と出力端子のみが導通される。ここで、0≦i≦７である。例えば、デジタルデータＤ(n)が０００であり、b0', b1', b2' が全て１であるので、信号線Ｌ（０）上のトランジスタだけが導通される。したがって、出力線OUTは電圧Ｖ（０）のアナログ信号Ｖｎを出力する。
【０００８】
図５は従来方法に基づく図３のデコーダ３０２の回路配置を示す。デコーダ３０２用の各トランジスタノード３１０の配置は、ゲート５３０と、ソース領域５３２と、ドレイン領域５３４とを含み、これらはトランジスタ領域に対応する。ゲート５３０、ソース領域５３２、ドレイン領域５３４以外に、チャンネルノード３２０の配置は更にドープ層５２６を含み、これはチャンネルノード３２０のソース領域５３２とドレイン領域５３４間に短絡を形成するとともに、トランジスタを常に導通させる。チャンネルノード３２０はチャンネル領域に対応する。図６Ａ〜図６Ｅは、図５の信号線Ｌ（０）の製造方法を示す。デコーダ３０２の製造工程は以下の通りである。図６Ａに示すように、基板６２４を準備し、次に、図６Ｂに示すようにチャンネル領域にドープ層５２６を形成する。次に、図６Ｃ〜図６Ｅに示すように、デコーダ３０２の全てのトランジスタノード３１０および全てのチャンネルノード３２０にトランジスタを形成する。図６Ｃにおいて、基板６２４上に酸化物層６２８を形成する。図６Ｄに示すように、複数のゲート５３０を酸化物層６２８上に形成し、図６Ｅに示すように、ソース領域５３２とドレイン領域５３４とを基板６２４内に形成する。これらのゲート５３０はデコーダ入力部Ｂに接続される。そして、チャンネルノード３２０にはドープ層５２６があるのでトランジスタは短絡させられる。このようにして、トランジスタは導通されるものであり、デコーダ入力部Ｂにより制御されることはない。ＤＡＣ１０８(n)はＰ型DACユニット２０２とＮ型DACユニット２０４とを含むので、２つの追加マスクを使用してＰ型ドープ層とＮ型ドープ層を個々に形成する必要がある。
【０００９】
図７は、別の従来方法に基づく図３のデコーダ３０２の回路配置を示す。デコーダ３０２は、アレイ配置された複数のトランジスタノード３１０とチャンネルノード３２０とからなる。デコーダ３０２用の各トランジスタノード３１０の配置は、ゲート７３０と、ソース領域７３２と、ドレイン領域７３４とを含み、これらはトランジスタ領域に対応する。ゲート７３０とソース領域７３２とドレイン領域７３４以外に、チャンネルノード３２０の配置は更に、短絡デバイス７３６を含み、これは、チャンネルノード３２０用のソース領域７３２とドレイン領域７３４との間に短絡を生じさせるものである。チャンネルノード３２０はチャンネル領域に対応する。図８Ａ〜図８Ｅは、図７の信号線Ｌ（０）の製造方法を示す。デコーダ３０２のトランジスタノードとチャンネルノードとの全てにおいてトランジスタを形成する工程は以下のとおりである。図８Ａに示すように、基板８２４を準備し、次に、図８Ｂに示すように基板８２４上に酸化物層８２８を形成する。次に、図８Ｃに示すように、複数のゲート７３０を酸化物層８２８上に形成する。そして、図８Ｄに示すように、ソース領域７３２とドレイン領域７３４とを基板８２４内に形成し、これでトランジスタの配置は終了する。図８Ｅに示すように、基板８２４上に絶縁層８３８を形成するとともに、絶縁層８３８上に金属層を設けることによりチャンネル領域において短絡デバイス７３６を設ける。短絡デバイス７３６の第１接点７４０と第２接点７４２とは絶縁層８３８を貫通するとともに、ソース領域７３２とドレイン領域７３４へそれぞれ接続している。したがって、ソース領域７３２とドレイン領域７３４との間に短絡を生じさせる。更に、ゲート７３０はデコーダ入力部Ｂに接続されるとともに、トランジスタは常に導通される。短絡デバイス７３６は、チャンネル領域におけるトランジスタのソース７３２とドレイン７３４に接続されるので、トランジスタはデコーダ入力部Ｂのいずれかによって制御されることはない。
【００１０】
上記従来方法は、Ｐ型およびＮ型の追加マスクを使用してドープ層を形成する工程を含んではいないが、短絡デバイス７３６とソース７３２、ドレイン７３４との間の接続は接点により行われているので、DACユニットの回路幅は大きくなる。更に、１つのパネルで１０個のデータドライバを使用すると、データドライバには３８４個のDACユニットがあることになり、これによりDACユニットの回路幅全体が増大することになる。６ビットのＤＡＣユニットの場合、後者の従来方法は実施が困難である。ＤＡＣユニットが８ビットになると、このデータドライバは長くなりすぎて使用できないという問題がある。
【００１１】
【発明の要約】
本発明の目的は、回路幅がより狭く且つ少ない数のマスクで製造できるデコーダの回路配置とその製造方法を提供することにある。
本発明の目的に基づき、m × n個のノードを有するデコーダ構造が提供され、前記ノードは複数のトランジスタノードと複数のチャンネルノードとを含む。トランジスタノードN(i1, j1)はトランジスタ領域A（i1, j1）に対応するとともに、チャンネルノードN（i2, j2）はチャンネル領域A（i2, j2）に対応しており、ここで、i1, i2, j1, j2は、1≦i1, i2≦m, 1≦j1, j2≦n, i1≠i2, j1≠j2 の関係を満足するものである。前記デコーダ構造は、基板と、第１ソース／ドレイン領域と、第２ソース／ドレイン領域と、チャンネルと、第１絶縁層と、ゲートと、第２絶縁層と、そして金属層とを含む。前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域とは前記トランジスタ領域A（i1, j1）において基板内に位置している。前記チャンネル領域A（i2, j2）の前記チャンネルは基板内に設けられている。前記第１絶縁層は、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域と前記チャンネルとを覆っている。前記ゲートは、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間で且つ前記第１絶縁層の上に設けられている。前記第２絶縁層は前記ゲートおよび前記第１絶縁層を覆っている。前記金属層は前記ゲートの上部に位置するとともに、同一カラムのゲートを電気的に接続してデコーダ入力部を形成している。
【００１２】
前記トランジスタノードN(i1, j1)と前記チャンネルノードN（i2, j2）が同一行上にあり且つ相互接続されている場合、前記トランジスタ領域A（i1, j1）の前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域のうちのひとつは、前記チャンネル領域A（i2, j2）の前記チャンネルに直接的に接続される。
前記トランジスタノードN(i1, j1)が同一行上のトランジスタノードN（i3, j3）に隣接する場合、前記トランジスタノードN（i1, j1）の前記第１ソース／ドレイン領域あるいは前記第２ソース／ドレイン領域は、前記トランジスタノードN（i3, j3）の前記第１ソース／ドレイン領域あるいは前記第２ソース／ドレイン領域に直接的に接続される。
【００１３】
前記チャンネルノードN（i2, j2）が同一行上のチャンネルノードN（i4, j4）に近接する場合、前記チャンネルノードN（i2, j2）のチャンネルは、前記チャンネルノードN（i4, j4）のチャンネルに直接的に接続される。
同一カラム上のノードの一端部は信号を受信するものであり、他端部はデータ線に接続され、これは選択的に信号を出力するよう構成されている。金属層は同一カラム上のトランジスタノードのゲートを電気的に接続し、これによりY個のデコーダ入力部を形成してデジタル信号データを受信するよう構成されている。
【００１４】
本発明の別の目的に基づき、デコーダ構造を製造する方法が提供される。デコーダは、m本の信号線と、n個のデコーダ入力部と、p個のトランジスタノードと、（m*n-p）個のチャンネルノードとを含み、ここで、pはm*nより小さな整数である。まず、基板を準備し、この基板上に第１絶縁層を形成する。つぎに、トランジスタ領域の前記第１絶縁層上にp個のゲートを形成する。そして、前記トランジスタ領域において前記基板内にp個の第１ソース／ドレイン領域と、p個の第２ソース／ドレイン領域とを、それらの間の上方に前記ゲートが位置するように形成し、他方、（m*n-p）個のチャンネルをチャンネル領域において前記基板内に形成してm本の信号線を完成させる。その後、第２絶縁層を形成し、そして、金属層を選択的にパターン被覆させてデコーダ入力部を形成する。前記デコーダ入力部は複数の接点により前記ゲートに電気的に接続される。
【００１５】
本発明の上記目的及びその他の利点は、添付図面を参照した本発明の好ましい実施形態を詳細に説明することにより更に明らかになろう。
【００１６】
【発明の実施の形態】
図９Aは、本発明の好ましい実施形態に係る図３のデコーダ３０２の回路配置を示している。デコーダ３０２は８*６個のノードを含み、各ノードは複数のトランジスタノード３１０と複数のチャンネルノード３２０とを含み、これらは、それぞれトランジスタ領域とチャンネル領域とに対応している。各トランジスタノード３１０の回路配置は、ゲートと、ソースと、ドレインとを含む。チャンネルノード３２０はチャンネルを含む。トランジスタノードの同一カラム上のゲートは相互接続されており、これにより、デコーダ入力部Ｂ（０）〜Ｂ（５）が形成されている。各行のトランジスタノードとチャンネルノードとは直列接続されており、これにより信号線Ｌ（０）〜Ｌ（７）が形成されている。
【００１７】
図９Bは、図９Aの信号線Ｌ（０）の断面図である。信号線Ｌ（０）は、基板９２４と、第１ソース／ドレイン領域９３２と、第２ソース／ドレイン領域９３４と、チャンネル９３６と、第１絶縁層９２８と、ゲート９３０と、第２絶縁層９３８と、金属層９４０とを含む。第１ソース／ドレイン領域９３２と第２ソース／ドレイン領域９３４とは、トランジスタ領域A（０，１）、A（０，３）、A（０，５）における基板９２４内に位置している。チャンネル９３６は、チャンネル領域A（０，０）、A（０，２）、A（０，４）における基板９２４内に設けられている。第１ソース／ドレイン領域９３２と、第２ソース／ドレイン領域９３４と、チャンネル９３６とは第１絶縁層９２８で覆われている。第１絶縁層９２８上に形成されたゲート９３０は、第１ソース／ドレイン領域９３２と第２ソース／ドレイン領域９３４との間に設けられている。更に、ゲート９３０は第２絶縁層９３８で覆われ、第２絶縁層９３８上に設けられた金属層９４０はゲート９３０に電気的に接続されている。
【００１８】
同一行のトランジスタノードN（０，１）とチャンネルノードN（０，０）とは近接して相互接続される。第１ソース／ドレイン領域９３２はチャンネル領域A（０，０）のチャンネル９３６に直接的に接続される。同一カラムのトランジスタノードのゲート９３０は、金属層９４０により電気的に相互接続されており、したがって、６個のデコーダ入力部が形成されてデータ信号D（ｎ）を受信するよう構成されている。
【００１９】
本発明においてトランジスタノード３１０は従来工程を使用して製造される。ゲート９３０と、第１ソース／ドレイン領域９３２と、第２ソース／ドレイン領域９３４とが順次形成される。チャンネルノード３２０の製造は、チャンネル形成工程で完了する。追加マスクを使用することなく、チャンネル９３６と、第１ソース／ドレイン領域９３２と、第２ソース／ドレイン領域９３４とが同時形成される。図１０A〜図１０Eは、本発明の好ましい実施形態に係るデコーダ３０２の信号線Ｌ（０）の製造方法を示す断面図である。図１０Aにおいて、基板９２４が準備される。次に、図１０Bおよび図１０Cに示すように、基板９２４上に絶縁層９２８を形成するとともに、複数のゲート９３０を、トランジスタ領域A（０，１）、A（０，３）、A（０，５）内に形成する。図１０Dを参照して、チャンネル領域A（０，０）、A（０，２）、A（０，４）はゲートで覆われていないので、チャンネル９３６は、直接、チャンネル領域A（０，０）、A（０，２）、A（０，４）における基板９２４内に形成される。したがって、信号線Ｌ（０）〜Ｌ（７）が形成される。他方、チャンネル領域A（０，０）、A（０，２）、A（０，４）のチャンネルは、トランジスタ領域A（０，１）、A（０，３）、A（０，５）の第１ソース／ドレイン領域９３２或いは第２ソース／ドレイン領域９３４にそれぞれ直接的に接続されて電気的に接続される。次に、図１０Eを参照して、金属層９４０が基板９２４の上部に形成され、そしてパターン化されてデコーダ入力部Ｂ（０）〜Ｂ（５）を形成する。このデコーダ入力部Ｂ（０）〜Ｂ（５）は複数の接点９４２により同一カラム上のゲート９３０に電気的に接続される。
図９Ａから明らかなとおり、或るトランジスタノード（第１トランジスタノード）が同一行上の他のトランジスタノード（第１トランジスタノード）に隣接する場合、第１トランジスタノードの第１ソース／ドレイン領域および前記第２ソース／ドレイン領域のうちのひとつが、第２トランジスタノードの第１ソース／ドレイン領域および前記第２ソース／ドレイン領域のうちのひとつと直接的に接続されることになる。また、或るチャンネルノードが同一行上の他のチャンネルノードに隣接する場合、それらのチャネルは、直接的に接続されることになる。
【００２０】
本発明では、チャンネル領域のチャンネルと、トランジスタ領域のソース／ドレイン領域は同時に形成されるので、従来方法のようにP型およびN型チャンネルを付加する必要はない。これにより、本発明ではマスクの数を２個減ずる事が出来る。更に、本発明の回路幅は、金属層により短絡を形成することなく、低減させる事が出来る。したがって、回路幅のより狭いデコーダ配置を追加マスクなしに完成させることが出来る。
【００２１】
以上の開示により、当業者には他に多くの特徴、改変、改良があることは明白であろう。したがって、そのような特徴、改変、改良は本発明の一部とみなされるものであり、本発明の範囲は特許請求の範囲により定められるものである。
【図面の簡単な説明】
【図１】カラーTFT LCD用の駆動回路を示す。
【図２】図１におけるＤＡＣの駆動回路のブロック図を示す。
【図３】図２におけるＮ型ＤＡＣユニットの従来の回路図を示す。
【図４Ａ】トランジスタノードの回路図を示す。
【図４Ｂ】チャンネルノードの回路図を示す。
【図５】図３におけるデコーダの従来の回路配置を示す。
【図６Ａ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図６Ｂ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図６Ｃ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図６Ｄ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図６Ｅ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図７】図３のデコーダの別の従来の回路配置を示す。
【図８Ａ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図８Ｂ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図８Ｃ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図８Ｄ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図８Ｅ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図９Ａ】本発明の好ましい実施形態に係る図３のデコーダの回路配置を示す。
【図９Ｂ】図９Ａの信号線Ｌ（０）の断面図を示す。
【図１０Ａ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
【図１０Ｂ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
【図１０Ｃ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
【図１０Ｄ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
【図１０Ｅ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
【発明の分野】
本出願は、2001年1月18日に出願された台湾出願番号90101196号を引用により組み込んでいる。
本発明はデコーダの回路配置およびその方法に関し、更に詳しくは、使用するマスクの数を減らし且つ回路幅をより小さくしたデコーダの回路配置およびその製造方法に関する。
【０００２】
【関連技術の説明】
LCD（液晶ディスプレイ）はデータドライバとスキャンドライバとを有する。ディスプレイ上の色彩或いは画像は下記メカニズムにより変換される。まず、走査する必要のある走査線の１つがスキャンドライバにより定められる。次に、１本の走査線におけるピクセル全てが、データドライバからデータ信号を入力することにより更新される。例えば、カラーTFT LCD（薄膜トランジスタLCD）を例にとると、各ピクセルは３個のサブピクセルを含み、ここで、各サブピクセルのグレースケールはTFT（薄膜トランジスタ）により制御される。３個のサブピクセルは、赤、緑、青の３色をそれぞれ表す。したがって、各ピクセルの色彩は３個のTFTにより制御される。
【０００３】
図1は、カラーTFT LCD１００用の駆動回路の構造を示す。カラーLCDの解像を1280ピクセル × 1024線により行う場合、各走査線に対して3840（1280 × 3）個のサブピクセルとＴＦＴが必要とされる。 まず、データドライバ１０６は、デジタル画像データＤを受信するとともに、このデジタル画像データＤをＤＡＣ１０８（デジタル／アナログ変換器、Ｄ/Ａ）によりアナログ画像データへ変換する。次に、スキャンドライバ１０４が走査線１１４（ｍ）を選択するとともに、走査線（ｍ）上のサブピクセルのデータをデータドライバ１０６からのデータ線１１２を介して更新する。
【０００４】
LCDにおいて、各サブピクセルは、その透過率を決定する液晶を含んでおり、この透過率は液晶に印加される電圧により制御される。同一極性の電圧がサブピクセルに対して常時印加されると、液晶は損傷を受けやすい。各サブピクセルの透過率は、印加電圧の値に関係するが、印加電圧の極性には関係しない。したがって、上記損傷の問題は極性反転により解決することが出来る。
図２は、図１におけるＤＡＣ１０８に基づく回路構成図である。ＤＡＣ１０８は、複数のＰ型DACユニット２０２と、複数のＮ型DACユニット２０４と、複数のバッファユニット２０６と、スイッチユニット２１０，２１２とを含む。Ｐ型DACユニット２０２は複数のPMOS（Ｐ型の金属−酸化物−半導体）を含み、そしてＮ型DACユニット２０４は複数のNMOS（Ｎ型の金属−酸化物−半導体）を含む。これらのＰ型およびＮ型DACユニットは交互に設けられるとともに、異なるレベルの電圧を出力するよう構成されている。ある走査線のデジタル画像データＤがＤＡＣユニット１０８へ入力されると、各サブピクセル用のデジタルデータＤ(n)は、ドット変換方式或いはカラム変換方式に基づき、スイッチユニット２１０により選択されて、Ｐ型DACユニット２０２あるいはＮ型DACユニット２０４へ入力される。デジタルデータＤ(n)がＰ型DACユニット２０２へ入力されると、デジタルデータＤ(n)はアナログ信号Ｖｐへ変換される。デジタルデータＤ(n)がN型DACユニット２０４へ入力されると、デジタルデータＤ(n)はアナログ信号Ｖnへ変換される。その後、アナログ信号Ｖｐ、Ｖnはバッファユニット２０６へ入力されるとともに、出力信号Ｖｐ'、Ｖn' がそれぞれ生成される。次に、スイッチユニット２１２がこれらの出力信号Ｖｐ', Ｖn' を、スイッチユニット２１０により使用された方式に基づき、データ線の１つに出力する。当業者にとって、アナログ信号Ｖｐ', Ｖn' が異なる極性を有する電圧であることは周知である。
【０００５】
図３は、図２におけるＮ型DACユニット２０４の回路図である。ここでは３ビットの入力が示されているとともに、３ビットのデジタルデータＤ(n)が設けられている。Ｎ型DACユニット２０４は、抵抗線Ｒｓと、出力線ＯＵＴと、デコーダ３０２とを含む。抵抗線Ｒｓの２つの端子はそれぞれ電圧Ｖｃ、Ｖｄに接続されている。抵抗線Ｒｓは、直列接続された抵抗Ｒ０〜Ｒ６から成る。したがって、Ｖ（０）からＶ（７）まで８種類の異なる電圧レベルが供給される。
【０００６】
デコーダ３０２は、アレイ配列された複数のトランジスタノード３１０とチャンネルノード３２０とからなる。トランジスタノード３１０の各カラムのトランジスタのゲートは相互に接続され、これにより、Ｂ（０）〜Ｂ（５）のデコーダの入力部が形成される。トランジスタノード３１０とチャンネルノード３２０の各行のトランジスタＱのソース／ドレインは直列接続され、これにより、信号線Ｌ（０）〜Ｌ（７）が形成される。
【０００７】
図４Aと図４Bを同時に参照して、これらは、トランジスタQを含むトランジスタノード３１０の回路図と、接続線Kを含むチャンネルノード３２０の回路図とをそれぞれ示している。デコーダ入力部Ｂ（０）〜Ｂ（５）は、デジタルデータＤ(n)を受信するよう構成されている。デジタルデータＤ(n) b0', b0, b1', b1, b2', b2は、それぞれ、デコーダ入力部B（０）〜Ｂ（５）へ入力される。ここで、b0, b1, b2 はb0', b1', b2' の反転データである。信号線Ｌ（０）〜Ｌ（７）の入力端子は、抵抗線Ｒｓの出力端子に結合される。信号線Ｌ（０）〜Ｌ（７）の出力端子は全て、出力線OUTへ共通に接続される。出力線OUTは、デジタルデータがデジタル/アナログ変換により処理されて、アナログ信号を出力するよう構成されている。抵抗線Ｒｓから出力される電圧V(0)〜V(7)は、信号線Ｌ（０）〜Ｌ（７）へ入力される。信号線L(i)上のトランジスタのゲートは、デコーダ入力部Ｂにより制御される。信号線L(i)上のトランジスタが導通されると、出力線OUTは電圧Ｖ（ｉ）を出力する。その間、出力線OUT上のトランジスタだけが導通されるとともに、信号線L(i)の入力端子と出力端子のみが導通される。ここで、0≦i≦７である。例えば、デジタルデータＤ(n)が０００であり、b0', b1', b2' が全て１であるので、信号線Ｌ（０）上のトランジスタだけが導通される。したがって、出力線OUTは電圧Ｖ（０）のアナログ信号Ｖｎを出力する。
【０００８】
図５は従来方法に基づく図３のデコーダ３０２の回路配置を示す。デコーダ３０２用の各トランジスタノード３１０の配置は、ゲート５３０と、ソース領域５３２と、ドレイン領域５３４とを含み、これらはトランジスタ領域に対応する。ゲート５３０、ソース領域５３２、ドレイン領域５３４以外に、チャンネルノード３２０の配置は更にドープ層５２６を含み、これはチャンネルノード３２０のソース領域５３２とドレイン領域５３４間に短絡を形成するとともに、トランジスタを常に導通させる。チャンネルノード３２０はチャンネル領域に対応する。図６Ａ〜図６Ｅは、図５の信号線Ｌ（０）の製造方法を示す。デコーダ３０２の製造工程は以下の通りである。図６Ａに示すように、基板６２４を準備し、次に、図６Ｂに示すようにチャンネル領域にドープ層５２６を形成する。次に、図６Ｃ〜図６Ｅに示すように、デコーダ３０２の全てのトランジスタノード３１０および全てのチャンネルノード３２０にトランジスタを形成する。図６Ｃにおいて、基板６２４上に酸化物層６２８を形成する。図６Ｄに示すように、複数のゲート５３０を酸化物層６２８上に形成し、図６Ｅに示すように、ソース領域５３２とドレイン領域５３４とを基板６２４内に形成する。これらのゲート５３０はデコーダ入力部Ｂに接続される。そして、チャンネルノード３２０にはドープ層５２６があるのでトランジスタは短絡させられる。このようにして、トランジスタは導通されるものであり、デコーダ入力部Ｂにより制御されることはない。ＤＡＣ１０８(n)はＰ型DACユニット２０２とＮ型DACユニット２０４とを含むので、２つの追加マスクを使用してＰ型ドープ層とＮ型ドープ層を個々に形成する必要がある。
【０００９】
図７は、別の従来方法に基づく図３のデコーダ３０２の回路配置を示す。デコーダ３０２は、アレイ配置された複数のトランジスタノード３１０とチャンネルノード３２０とからなる。デコーダ３０２用の各トランジスタノード３１０の配置は、ゲート７３０と、ソース領域７３２と、ドレイン領域７３４とを含み、これらはトランジスタ領域に対応する。ゲート７３０とソース領域７３２とドレイン領域７３４以外に、チャンネルノード３２０の配置は更に、短絡デバイス７３６を含み、これは、チャンネルノード３２０用のソース領域７３２とドレイン領域７３４との間に短絡を生じさせるものである。チャンネルノード３２０はチャンネル領域に対応する。図８Ａ〜図８Ｅは、図７の信号線Ｌ（０）の製造方法を示す。デコーダ３０２のトランジスタノードとチャンネルノードとの全てにおいてトランジスタを形成する工程は以下のとおりである。図８Ａに示すように、基板８２４を準備し、次に、図８Ｂに示すように基板８２４上に酸化物層８２８を形成する。次に、図８Ｃに示すように、複数のゲート７３０を酸化物層８２８上に形成する。そして、図８Ｄに示すように、ソース領域７３２とドレイン領域７３４とを基板８２４内に形成し、これでトランジスタの配置は終了する。図８Ｅに示すように、基板８２４上に絶縁層８３８を形成するとともに、絶縁層８３８上に金属層を設けることによりチャンネル領域において短絡デバイス７３６を設ける。短絡デバイス７３６の第１接点７４０と第２接点７４２とは絶縁層８３８を貫通するとともに、ソース領域７３２とドレイン領域７３４へそれぞれ接続している。したがって、ソース領域７３２とドレイン領域７３４との間に短絡を生じさせる。更に、ゲート７３０はデコーダ入力部Ｂに接続されるとともに、トランジスタは常に導通される。短絡デバイス７３６は、チャンネル領域におけるトランジスタのソース７３２とドレイン７３４に接続されるので、トランジスタはデコーダ入力部Ｂのいずれかによって制御されることはない。
【００１０】
上記従来方法は、Ｐ型およびＮ型の追加マスクを使用してドープ層を形成する工程を含んではいないが、短絡デバイス７３６とソース７３２、ドレイン７３４との間の接続は接点により行われているので、DACユニットの回路幅は大きくなる。更に、１つのパネルで１０個のデータドライバを使用すると、データドライバには３８４個のDACユニットがあることになり、これによりDACユニットの回路幅全体が増大することになる。６ビットのＤＡＣユニットの場合、後者の従来方法は実施が困難である。ＤＡＣユニットが８ビットになると、このデータドライバは長くなりすぎて使用できないという問題がある。
【００１１】
【発明の要約】
本発明の目的は、回路幅がより狭く且つ少ない数のマスクで製造できるデコーダの回路配置とその製造方法を提供することにある。
本発明の目的に基づき、m × n個のノードを有するデコーダ構造が提供され、前記ノードは複数のトランジスタノードと複数のチャンネルノードとを含む。トランジスタノードN(i1, j1)はトランジスタ領域A（i1, j1）に対応するとともに、チャンネルノードN（i2, j2）はチャンネル領域A（i2, j2）に対応しており、ここで、i1, i2, j1, j2は、1≦i1, i2≦m, 1≦j1, j2≦n, i1≠i2, j1≠j2 の関係を満足するものである。前記デコーダ構造は、基板と、第１ソース／ドレイン領域と、第２ソース／ドレイン領域と、チャンネルと、第１絶縁層と、ゲートと、第２絶縁層と、そして金属層とを含む。前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域とは前記トランジスタ領域A（i1, j1）において基板内に位置している。前記チャンネル領域A（i2, j2）の前記チャンネルは基板内に設けられている。前記第１絶縁層は、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域と前記チャンネルとを覆っている。前記ゲートは、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間で且つ前記第１絶縁層の上に設けられている。前記第２絶縁層は前記ゲートおよび前記第１絶縁層を覆っている。前記金属層は前記ゲートの上部に位置するとともに、同一カラムのゲートを電気的に接続してデコーダ入力部を形成している。
【００１２】
前記トランジスタノードN(i1, j1)と前記チャンネルノードN（i2, j2）が同一行上にあり且つ相互接続されている場合、前記トランジスタ領域A（i1, j1）の前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域のうちのひとつは、前記チャンネル領域A（i2, j2）の前記チャンネルに直接的に接続される。
前記トランジスタノードN(i1, j1)が同一行上のトランジスタノードN（i3, j3）に隣接する場合、前記トランジスタノードN（i1, j1）の前記第１ソース／ドレイン領域あるいは前記第２ソース／ドレイン領域は、前記トランジスタノードN（i3, j3）の前記第１ソース／ドレイン領域あるいは前記第２ソース／ドレイン領域に直接的に接続される。
【００１３】
前記チャンネルノードN（i2, j2）が同一行上のチャンネルノードN（i4, j4）に近接する場合、前記チャンネルノードN（i2, j2）のチャンネルは、前記チャンネルノードN（i4, j4）のチャンネルに直接的に接続される。
同一カラム上のノードの一端部は信号を受信するものであり、他端部はデータ線に接続され、これは選択的に信号を出力するよう構成されている。金属層は同一カラム上のトランジスタノードのゲートを電気的に接続し、これによりY個のデコーダ入力部を形成してデジタル信号データを受信するよう構成されている。
【００１４】
本発明の別の目的に基づき、デコーダ構造を製造する方法が提供される。デコーダは、m本の信号線と、n個のデコーダ入力部と、p個のトランジスタノードと、（m*n-p）個のチャンネルノードとを含み、ここで、pはm*nより小さな整数である。まず、基板を準備し、この基板上に第１絶縁層を形成する。つぎに、トランジスタ領域の前記第１絶縁層上にp個のゲートを形成する。そして、前記トランジスタ領域において前記基板内にp個の第１ソース／ドレイン領域と、p個の第２ソース／ドレイン領域とを、それらの間の上方に前記ゲートが位置するように形成し、他方、（m*n-p）個のチャンネルをチャンネル領域において前記基板内に形成してm本の信号線を完成させる。その後、第２絶縁層を形成し、そして、金属層を選択的にパターン被覆させてデコーダ入力部を形成する。前記デコーダ入力部は複数の接点により前記ゲートに電気的に接続される。
【００１５】
本発明の上記目的及びその他の利点は、添付図面を参照した本発明の好ましい実施形態を詳細に説明することにより更に明らかになろう。
【００１６】
【発明の実施の形態】
図９Aは、本発明の好ましい実施形態に係る図３のデコーダ３０２の回路配置を示している。デコーダ３０２は８*６個のノードを含み、各ノードは複数のトランジスタノード３１０と複数のチャンネルノード３２０とを含み、これらは、それぞれトランジスタ領域とチャンネル領域とに対応している。各トランジスタノード３１０の回路配置は、ゲートと、ソースと、ドレインとを含む。チャンネルノード３２０はチャンネルを含む。トランジスタノードの同一カラム上のゲートは相互接続されており、これにより、デコーダ入力部Ｂ（０）〜Ｂ（５）が形成されている。各行のトランジスタノードとチャンネルノードとは直列接続されており、これにより信号線Ｌ（０）〜Ｌ（７）が形成されている。
【００１７】
図９Bは、図９Aの信号線Ｌ（０）の断面図である。信号線Ｌ（０）は、基板９２４と、第１ソース／ドレイン領域９３２と、第２ソース／ドレイン領域９３４と、チャンネル９３６と、第１絶縁層９２８と、ゲート９３０と、第２絶縁層９３８と、金属層９４０とを含む。第１ソース／ドレイン領域９３２と第２ソース／ドレイン領域９３４とは、トランジスタ領域A（０，１）、A（０，３）、A（０，５）における基板９２４内に位置している。チャンネル９３６は、チャンネル領域A（０，０）、A（０，２）、A（０，４）における基板９２４内に設けられている。第１ソース／ドレイン領域９３２と、第２ソース／ドレイン領域９３４と、チャンネル９３６とは第１絶縁層９２８で覆われている。第１絶縁層９２８上に形成されたゲート９３０は、第１ソース／ドレイン領域９３２と第２ソース／ドレイン領域９３４との間に設けられている。更に、ゲート９３０は第２絶縁層９３８で覆われ、第２絶縁層９３８上に設けられた金属層９４０はゲート９３０に電気的に接続されている。
【００１８】
同一行のトランジスタノードN（０，１）とチャンネルノードN（０，０）とは近接して相互接続される。第１ソース／ドレイン領域９３２はチャンネル領域A（０，０）のチャンネル９３６に直接的に接続される。同一カラムのトランジスタノードのゲート９３０は、金属層９４０により電気的に相互接続されており、したがって、６個のデコーダ入力部が形成されてデータ信号D（ｎ）を受信するよう構成されている。
【００１９】
本発明においてトランジスタノード３１０は従来工程を使用して製造される。ゲート９３０と、第１ソース／ドレイン領域９３２と、第２ソース／ドレイン領域９３４とが順次形成される。チャンネルノード３２０の製造は、チャンネル形成工程で完了する。追加マスクを使用することなく、チャンネル９３６と、第１ソース／ドレイン領域９３２と、第２ソース／ドレイン領域９３４とが同時形成される。図１０A〜図１０Eは、本発明の好ましい実施形態に係るデコーダ３０２の信号線Ｌ（０）の製造方法を示す断面図である。図１０Aにおいて、基板９２４が準備される。次に、図１０Bおよび図１０Cに示すように、基板９２４上に絶縁層９２８を形成するとともに、複数のゲート９３０を、トランジスタ領域A（０，１）、A（０，３）、A（０，５）内に形成する。図１０Dを参照して、チャンネル領域A（０，０）、A（０，２）、A（０，４）はゲートで覆われていないので、チャンネル９３６は、直接、チャンネル領域A（０，０）、A（０，２）、A（０，４）における基板９２４内に形成される。したがって、信号線Ｌ（０）〜Ｌ（７）が形成される。他方、チャンネル領域A（０，０）、A（０，２）、A（０，４）のチャンネルは、トランジスタ領域A（０，１）、A（０，３）、A（０，５）の第１ソース／ドレイン領域９３２或いは第２ソース／ドレイン領域９３４にそれぞれ直接的に接続されて電気的に接続される。次に、図１０Eを参照して、金属層９４０が基板９２４の上部に形成され、そしてパターン化されてデコーダ入力部Ｂ（０）〜Ｂ（５）を形成する。このデコーダ入力部Ｂ（０）〜Ｂ（５）は複数の接点９４２により同一カラム上のゲート９３０に電気的に接続される。
図９Ａから明らかなとおり、或るトランジスタノード（第１トランジスタノード）が同一行上の他のトランジスタノード（第１トランジスタノード）に隣接する場合、第１トランジスタノードの第１ソース／ドレイン領域および前記第２ソース／ドレイン領域のうちのひとつが、第２トランジスタノードの第１ソース／ドレイン領域および前記第２ソース／ドレイン領域のうちのひとつと直接的に接続されることになる。また、或るチャンネルノードが同一行上の他のチャンネルノードに隣接する場合、それらのチャネルは、直接的に接続されることになる。
【００２０】
本発明では、チャンネル領域のチャンネルと、トランジスタ領域のソース／ドレイン領域は同時に形成されるので、従来方法のようにP型およびN型チャンネルを付加する必要はない。これにより、本発明ではマスクの数を２個減ずる事が出来る。更に、本発明の回路幅は、金属層により短絡を形成することなく、低減させる事が出来る。したがって、回路幅のより狭いデコーダ配置を追加マスクなしに完成させることが出来る。
【００２１】
以上の開示により、当業者には他に多くの特徴、改変、改良があることは明白であろう。したがって、そのような特徴、改変、改良は本発明の一部とみなされるものであり、本発明の範囲は特許請求の範囲により定められるものである。
【図面の簡単な説明】
【図１】カラーTFT LCD用の駆動回路を示す。
【図２】図１におけるＤＡＣの駆動回路のブロック図を示す。
【図３】図２におけるＮ型ＤＡＣユニットの従来の回路図を示す。
【図４Ａ】トランジスタノードの回路図を示す。
【図４Ｂ】チャンネルノードの回路図を示す。
【図５】図３におけるデコーダの従来の回路配置を示す。
【図６Ａ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図６Ｂ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図６Ｃ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図６Ｄ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図６Ｅ】図５の信号線Ｌ（０）の製造方法を示す断面図である。
【図７】図３のデコーダの別の従来の回路配置を示す。
【図８Ａ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図８Ｂ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図８Ｃ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図８Ｄ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図８Ｅ】図７の信号線Ｌ（０）の製造方法を示す断面図である。
【図９Ａ】本発明の好ましい実施形態に係る図３のデコーダの回路配置を示す。
【図９Ｂ】図９Ａの信号線Ｌ（０）の断面図を示す。
【図１０Ａ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
【図１０Ｂ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
【図１０Ｃ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
【図１０Ｄ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
【図１０Ｅ】本発明の好ましい実施形態に係るデコーダの信号線Ｌ（０）の製造方法を示す断面図である。
Claims (7)
- m*n個のノードを有するデコーダ構造であって、前記ノードは複数のトランジスタノードと複数のチャンネルノードとを含み、前記トランジスタノードN(i1, j1)のひとつはトランジスタ領域A（i1, j1）に対応するとともに、前記チャンネルノードN（i2, j2）のひとつはチャンネル領域A（i2, j2）に対応しており、ここで、1≦i1, i2≦m, 1≦j1, j2≦n, i1≠i2, j1≠j2 であって、前記デコーダ構造は、
基板と、
前記トランジスタ領域A（i1, j1）において前記基板内に形成された第１ソース／ドレイン領域および第２ソース／ドレイン領域と、
前記チャンネル領域A（i2, j2）において前記基板内に形成されたチャンネルと、
前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域と前記チャンネルとの上部に形成された第１絶縁層と、
前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間の前記第１絶縁層上に形成されたゲートと、
前記ゲート上および前記第１絶縁層上に形成された第２絶縁層と、
前記ゲートの上方に形成されるとともに前記ゲートに電気的に接続される金属層とを含み、
前記トランジスタノードN(i1, j1)が同一行上の前記チャンネルノードN（i2,j2）に隣接する場合、前記トランジスタ領域A（i1, j1）の前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域のうちのひとつが、前記チャンネル領域A（i2, j2）の前記チャンネルと直接的に接続され、
前記トランジスタノードN(i1, j1)が同一行上の前記トランジスタノードN（i3, j3）に隣接する場合、前記トランジスタノードN（i1, j1）の前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域のうちのひとつが、前記トランジスタノードN（i3, j3）の前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域のうちのひとつと直接的に接続され、
前記チャンネルノードN（i2, j2）が同一行上の前記チャンネルノードN（i4,j4）に隣接する場合、前記チャンネルノードN（i2, j2）の前記チャンネルは、前記チャンネルノードN（i4, j4）の前記チャンネルに直接的に接続され、
前記金属層は、同一カラム上の前記トランジスタノードの前記ゲートを電気的に接続し、これにより複数のデコーダ入力部を形成してデジタル信号データを受信するよう構成されているデコーダ構造。 - 前記第１絶縁層は酸化物層であることを特徴とする請求項１記載のデコーダ構造。
- m*n個のノードを有するデコーダを製造する方法であって、前記m*n個のノードは、p個のトランジスタノードと（m*n-p）個のチャンネルノードとを含み、前記トランジスタノードはトランジスタ領域に対応し、前記チャンネルノードはチャンネル領域に対応し、ここで、pはm*nより小さい整数であり、上記方法は、
基板を設ける工程と、
前記基板上に第１絶縁層を形成する工程と、
前記トランジスタ領域上において前記第１絶縁層上にp個のゲートを形成する工程と、
前記トランジスタ領域において前記基板内にp個の第１ソース／ドレイン領域とp個の第２ソース／ドレイン領域とをそれらの間の上方に前記ゲートが位置するように形成するとともに、上記チャンネル領域において前記基板内に（ m*n-p ）個のチャンネルを形成することにより、m本の信号線を形成する工程と、
前記ゲート上および前記第１絶縁層上に第２絶縁層を形成する工程と、
前記第２絶縁層上にn個のデコーダ入力部を形成し、前記デコーダ入力部は複数の接点により前記ゲートと電気的に接続する工程とを含むデコーダの製造方法。 - 前記第１絶縁層は酸化物層であることを特徴とする請求項３記載の方法。
- 複数のトランジスタノードと複数のチャンネルノードとを有するデコーダ構造であって、前記トランジスタノードのひとつはトランジスタ領域に対応するとともに、前記チャンネルノードのひとつはチャンネル領域に対応しており、前記デコーダ構造は、
基板と、
前記トランジスタ領域に設けられたトランジスタであって、ゲートとソース／ドレイン領域とを含み、前記ソース／ドレイン領域はそれらの間の上方に前記ゲートが位置するように前記基板内に形成されているトランジスタと、
前記ゲートと前記基板との間に設けられて、前記ゲートと前記基板とを電気的に絶縁するよう構成された第１絶縁層と、
前記ゲートの上方に形成されているとともに前記ゲートに電気的に接続された金属層と、
前記金属層と前記基板との間に設けられて、前記金属層と前記基板とを絶縁するよう構成された第２絶縁層と、
前記チャンネル領域において前記基板内に設けられたチャンネルとを含み、
前記複数のトランジスタノードのうちの第１トランジスタノードが、同一行上において前記複数のチャンネルノードのうちの第１チャンネルノードと接続されている場合、前記トランジスタ領域の前記ソース／ドレイン領域のひとつが、前記チャンネル領域の前記チャンネルと直接的に接続され、
前記複数のトランジスタノードのうちの前記第１トランジスタノードが、同一行上において前記複数のトランジスタノードのうちの第２トランジスタノードに接続されている場合、前記第１トランジスタノードのソース／ドレイン領域のうちのひとつが、前記第２トランジスタノードのソース／ドレイン領域のうちのひとつと直接的に接続され、
前記第１チャンネルノードが、同一行上において前記複数のチャンネルノードのうちの第２チャンネルノードに接続されている場合、前記第１チャンネルノードの前記チャンネルが前記第２チャンネルノードの前記チャンネルに直接的に接続され、
前記金属層は、少なくとも１つの接点により、同一カラム上の前記トランジスタノードの前記ゲートを電気的に接続して、複数のデコーダ入力部を形成してデジタル信号データを受信するよう構成されているデコーダ構造。 - 前記チャンネル領域は、前記トランジスタの前記ゲートを含まない請求項５記載のデコーダ構造。
- 前記チャンネル領域の前記金属層は、前記チャンネル領域において、前記第２絶縁層により、電気的に絶縁されている請求項５記載のデコーダ構造。
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