JP2008181154A - 液晶表示装置 - Google Patents

Abstract

【課題】外部回路との接続を行う接続端子の占める長さを短くして液晶表示装置の小型化図ること。
【解決手段】本発明は、基板に複数の画素がマトリクス状に配列された画像表示領域と、基板の画像表示領域の周辺に設けられる余白領域と、複数画素単位で構成される組毎にその組内の各画素への信号入力を時分割で切り換える複数のスイッチ回路と、複数のスイッチ回路へ信号を与える外部回路との接続を行う複数の接続端子とを備えており、複数の接続端子のピッチをＡ、前記複数のスイッチ回路のピッチをＢ、前記画像表示領域の複数の画素のピッチをＣ、前記複数の接続端子の１つから前記複数の画素へ時分割で信号を送る際の時分割数をｎ（ｎは２以上の自然数）とした場合、Ａ／ｎ≦Ｂ≦Ｃの全ての関係を満足するとともに、複数の接続端子が基板の片側の余白領域に設けられている液晶表示装置である。
【選択図】図１

Description

本発明は、マトリクス状に配列された複数の画素にドライバ回路から信号を与えて画像の表示を行う液晶表示装置に関する。

液晶表示装置は、例えば各画素に対応したＴＦＴ（Thin Film Transistor）が形成された駆動側基板と、カラーフィルタ等が形成された対向側基板との間に液晶を封入したものを備えており、ＴＦＴを駆動することによって画素に対応した液晶の配向を切り換えて所望の画像表示を行っている。

図５は従来の液晶表示装置を説明する回路図（その１）である。この液晶表示装置では、ドライバＩＣ１０から図中縦方向に出力される複数本の信号ラインＳＬと図中横方向に配線される複数本のゲートラインＧＬとを備えており、各信号ラインＳＬと各ゲートラインＧＬとが交差する位置に各画素が設けられている。また、各画素には、液晶ＬＣを駆動するためのＴＦＴとコンデンサＣとが設けられている。

このゲートラインＧＬがＯＮとなると、ゲートラインＧＬに接続されたＴＦＴがＯＮになる。この状態でドライバＩＣ１０から信号ラインを介して画像に対応した信号が与えられることでＯＮになったＴＦＴを介してその信号がコンデンサＣに充電される。

これによって、信号が与えられた画素の液晶ＬＣの透過率が変化するとともに、コンデンサＣの充電電圧によって光の透過状態を次にＴＦＴがＯＮになるまで維持できるようになっている。

また、図６は従来の液晶表示装置を説明する回路図（その２）である。この液晶表示装置は多階調表示を行うもので、複数画素の組に対応した出力線を備えるドライバＩＣ１０と、このドライバＩＣ１０の出力線を対応する組の各画素の信号ラインＳＬに時分割で切り換えるスイッチ回路ＳＷ１〜ＳＷ５とを備えている。

例えば、３本単位のデジタル画像データから各々８ビットの信号がドライバＩＣ１０に入力され、このドライバＩＣ１０からは８ビットの信号に対応したアナログ信号が順に出力される。

スイッチ回路ＳＷ１〜ＳＷ５では、このドライバＩＣ１０から順に出力されるアナログ信号を時分割で切り換えて対応する画素の信号ラインＳＬへ送るようにしている。これによって、各画素８階調の画像表示を行うことができるようになっている（例えば、特許文献１参照。）。

特開平４−５２６８４号公報

しかしながら、いずれの液晶表示装置においても、ドライバＩＣと基板に形成された画素へのゲートラインとの接続を行う端子のピッチを規定しておらず、その端子を用いたＴＡＢ（Tape Automated Bonding）の接続範囲に無駄が生じている。つまり、画像表示を行う領域よりも接続範囲の方が広く、画像表示領域の周辺に多くの余白（いわゆる額縁領域）が存在することになる。これによって液晶表示装置の小型化を妨げたり、製造歩留りの低下を招いている。

本発明はこのような課題を解決するために成された液晶表示装置である。すなわち、本発明は、基板に所定のピッチで複数の画素がマトリクス状に配列された画像表示領域と、基板の画像表示領域の周辺に設けられる余白領域と、画像表示領域における複数画素単位で構成される組毎にその組内の各画素への信号入力を時分割で切り換える複数のスイッチ回路と、複数のスイッチ回路へ信号を与える外部回路との接続を行うため、組毎に対応して余白領域に設けられる複数の接続端子とを備えており、複数のスイッチ回路がポリシリコンを用いて形成され、複数のスイッチ回路の各ゲート電極の位置が各スイッチ回路と対応する複数の画素の並びの方向において隣接するスイッチ回路の領域と重複しないよう配置されている液晶表示装置であって、複数の接続端子のピッチをＡ、前記複数のスイッチ回路のピッチをＢ、前記画像表示領域の複数の画素のピッチをＣ、前記複数の接続端子の１つから前記複数の画素へ時分割で信号を送る際の時分割数をｎ（ｎは２以上の自然数）とした場合、Ａ／ｎ≦Ｂ≦Ｃの全ての関係を満足するとともに、複数の接続端子が基板の片側の余白領域に設けられている液晶表示装置である。

ここで、液晶表示装置の他の例としては、基板に所定のピッチで複数の画素がマトリクス状に配列された画像表示領域と、基板の画像表示領域の周辺に設けられる余白領域と、画像表示領域の各画素へ信号を送る外部回路との接続を行うため、余白領域に形成された複数の接続端子とを備える液晶表示装置において、複数の接続端子のピッチをＡ、画像表示領域の複数の画素のピッチをＣ、複数の接続端子の１つから複数の画素へ時分割で信号を送る際の時分割数をｎとした場合、Ａ／ｎ＜Ｃの関係を満足することにより、余白領域における複数の接続端子の占める長さが画像表示領域の全体の長さより短くなっているものである。また、他の例としては、基板に所定のピッチで複数の画素がマトリクス状に配列された画像表示領域と、基板の画像表示領域の周辺に設けられる余白領域と、画像表示領域における複数画素単位で構成される組毎にその組内の各画素への信号入力を時分割で切り換える複数のスイッチ回路と、複数のスイッチ回路へ信号を与える外部回路との接続を行うため、組毎に対応して余白領域に設けられる複数の接続端子とを備える液晶表示装置において、画像表示領域における各組内の複数の画素のピッチをＣ、複数の接続端子のピッチをＡ、複数のスイッチ回路における時分割数をｎとした場合、Ａ／ｎ＜Ｃの関係を満足することにより、余白領域における複数の接続端子の占める長さが画像表示領域の全体の長さより短くなっているものである。

また、他の例としては、基板に所定のピッチで複数の画素がマトリクス状に配列された画像表示領域と、基板の画像表示領域の周辺に設けられる余白領域と、画像表示領域の各画素へ信号を送る外部回路との接続を行うため、余白領域に形成された複数の接続端子とを備える液晶表示装置において、複数の接続端子の１本に対して画素へ信号を与える１本の信号ラインが接続される場合、前記複数の接続端子のピッチを前記複数の画素のピッチ以下にすることで、余白領域における複数の接続端子の占める長さが画像表示領域の全体の長さより短くなっているものである。

また、その他の例としては、基板に所定のピッチで複数の画素がマトリクス状に配列された画像表示領域と、基板の画像表示領域の周辺に設けられる余白領域と、画像表示領域の各画素へ信号を送るドライバＩＣと、ドライバＩＣとの接続を行うため、余白領域に設けられる複数の接続端子とを備える液晶表示装置において、複数の接続端子のピッチをＡ、画像表示領域の複数の画素のピッチをＣ、複数の接続端子の１つから複数の画素へ時分割で信号を送る際の時分割数をｎとした場合、Ａ／ｎ＜Ｃの関係を満足することにより、余白領域における複数の接続端子の占める長さが画像表示領域の全体の長さより短くなっているものである。

また、その他の例としては、基板に所定のピッチで複数の画素がマトリクス状に配列された画像表示領域と、基板の画像表示領域の周辺に設けられる余白領域と、画像表示領域における複数画素単位で構成される組毎にその組内の各画素への信号入力を時分割で切り換える複数のスイッチ回路と、複数のスイッチ回路へ信号を与えるドライバＩＣと、ドライバＩＣとの接続を行うため、組毎に対応して余白領域に設けられる複数の接続端子とを備える液晶表示装置において、画像表示領域における各組内の複数の画素のピッチをＣ、複数の接続端子のピッチをＡ、複数のスイッチ回路における時分割数をｎとした場合、Ａ／ｎ＜Ｃの関係を満足することにより、余白領域における複数の接続端子の占める長さが画像表示領域の全体の長さより短くなっている。

また、その他の例としては、基板に所定のピッチで複数の画素がマトリクス状に配列された画像表示領域と、基板の画像表示領域の周辺に設けられる余白領域と、画像表示領域の各画素へ信号を送るドライバＩＣと、ドライバＩＣとの接続を行うため、余白領域に形成された複数の接続端子とを備える液晶表示装置において、複数の接続端子の１本に対して画素へ信号を与える１本の信号ラインが接続される場合、複数の接続端子のピッチを複数の画素のピッチ以下にすることで、余白領域における複数の接続端子の占める長さが画像表示領域の全体の長さより短くなっているものである。

このような本発明では、複数の接続端子のピッチが、画像表示領域の複数の画素におけるピッチ以下または画像表示領域の複数画素から構成される複数の組のピッチ以下になっていることから、複数の接続端子における全体の長さを画像表示領域の全体の長さ以下にすることができ、画像表示領域の周辺領域（余白領域）を小さくすることができるようになる。

したがって、本発明によれば次のような効果がある。すなわち、外部回路との接続を行う複数の接続端子のピッチを画素のピッチ以下または複数画素から構成される複数の組のピッチ以下にすることで、複数の接続端子における全体の長さを画像表示領域の全体の長さ以下にすることができ、画像表示領域の周辺領域（余白領域）を小さくすることが可能となる。これにより、画像表示領域の周辺における無駄な部分を小さくでき、液晶表示装置全体の小型化を図ることが可能となる。

また、液晶表示装置全体の小型化を図ることができることから、同じ面積の基板から数多くの液晶表示装置用パネルを製造することができ、液晶表示装置の製造歩留りを向上させることが可能となる。

以下に、本発明の液晶表示装置における実施の形態を図に基づいて説明する。図１は本実施形態の液晶表示装置を説明する回路図である。すなわち、この液晶表示装置は、デジタル画像データをシフトレジスタ／レベルシフタ／ラッチ回路１１および第１スイッチ回路ＳＷ１０を介して受けてアナログデータに変換するドライバＩＣ（Ｄ／Ａ回路）１０と、ドライバＩＣ１０の出力線の１本に対して複数の信号ラインＳＬに対応した入力端子Ｔと、複数の信号ラインＳＬに各々設けられた第２スイッチ回路ＳＷ１〜ＳＷ５と、マトリクス状に配置された画素の液晶ＬＣを駆動するＴＦＴおよびコンデンサＣとを備えている。

特に、本実施形態の液晶表示装置では、外部回路であるドライバＩＣ１０の出力線と内部回路である第２スイッチ回路ＳＷ１〜ＳＷ５への入力線とを接続する入力端子ＴのピッチＡを、画素のピッチＣや複数画素から成る組のピッチに基づいて規定することで、全ての入力端子Ｔの占める長さ（図中横方向の長さ。以下説明において同様）を画像表示領域の全体の長さ以下にしている点に特徴がある。

図２は本実施形態で適用されるＴＦＴの構造を説明する断面図であり、（ａ）は逆スタガ型、（ｂ）はスタガ型を示している。すなわち、（ａ）に示す逆スタガ型では、ガラス等の基板１００の上にゲート電極１０１が形成され、その上にゲート絶縁膜１０２を介してポリシリコンＰ−Ｓｉが形成されている。なお、ポリシリコンＰ−Ｓｉの代わりにアモルファスシリコンを形成してもよい。

また、このポリシリコンＰ−Ｓｉのゲート電極１０１と対応する部分の両側にはＮ^- 領域から成るソース領域およびドレイン領域が形成されている。そのうちのソース領域にはソース電極ＳＤが接続され、ドレイン領域にはドレイン電極ＤＤが接続されている。

（ｂ）に示すスタガ型では、ガラス等の基板１００の上にポリシリコンＰ−Ｓｉが形成され、その上にゲート絶縁膜１０２を介してゲート電極１０１が形成されている。また、このポリシリコンＰ−Ｓｉのゲート電極１０１と対応する部分の両側にＮ^- 領域から成るソース領域およびドレイン領域が形成され、そのうちいのソース領域にはソース電極ＳＤが接続され、ドレイン領域にはドレイン電極ＤＤが接続されている。

いずれのＴＦＴであっても、そのゲート電極１０１が図１に示すゲートラインＧＬに接続され、このゲートラインＧＬに電圧が印加されることによってＴＦＴがＯＮ状態となる。また、ソース電極ＳＤは図１に示す信号ラインＳＬに接続され、ドレイン電極ＤＤは対向電極電位ＶＣＯＭに接続されている。

すなわち、ゲートラインＧＬに電圧が印加された状態で信号ラインＳＬに信号が与えられると、ＴＦＴのソース電極ＳＤからドレイン電極ＤＤへ電流が流れ、図１に示す液晶ＬＣの光の透過状態を変えることができるようになる。

なお、第２スイッチ回路ＳＷ１〜ＳＷ５も上記と同様なＴＦＴによって構成されている。

次に、入力端子ＴのピッチＡと、第２スイッチ回路ＳＷ１〜ＳＷ５のピッチＢと、画素のピッチＣとの関係について説明する。図３は入力端子のピッチ、第２スイッチ回路のピッチ、画素のピッチの関係を説明する模式図である。なお、この図では、１つの入力端子に４つの第２スイッチ回路が接続されている例を示している。

入力端子Ｔ１の出力線は４本の信号ラインに接続され、各信号ラインには第２スイッチＳＷ１１〜ＳＷ１４が各々設けられている。また、入力端子Ｔ２の出力線は４本の信号ラインに接続され、各信号ラインには第２スイッチＳＷ２１〜ＳＷ２４が各々設けられている。

第２スイッチ回路ＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４は時分割で切り換えが行われ、入力端子Ｔ１、Ｔ２から出力される信号を順に対応する画素へ与えるようになっている。この例では、４分割周期で切り換えが行われる。

このような構成の液晶表示装置において、本実施形態ではその入力端子Ｔ１、Ｔ２のピッチＡと画素のピッチＣとの関係として、以下の（１）式を満たすようにしている。

Ａ／ｎ≦Ｃ …（１）
ここで、ｎは時分割数である。

つまり、上記の例では、時分割数が４であるから、ピッチＡの１／４がピッチＣ以下となるようにする。

これによって、全ての入力端子の占める長さを全ての画素の占める長さ（すなわち、有効画像領域の長さ）以下にすることが可能となる。

また、本実施形態では入力端子Ｔ１、Ｔ２のピッチＡと第２スイッチ回路ＳＷ１１〜ＳＷ１４のピッチＢとの関係として、以下の（２）式を満たすようにしている。

Ａ／ｎ≦Ｂ …（２）
ここで、ｎは時分割数である。

つまり、上記の例では、時分割数が４であるから、ピッチＡの１／４がピッチＢ以下となるようにする。

これによって、全ての入力端子の占める長さを全ての第２スイッチ回路の占める長さ以下にすることが可能となる。

さらに、本実施形態では第２スイッチ回路ＳＷ１１〜ＳＷ１４のピッチＢと画素のピッチＣとの関係として、以下の（３）式を満たすようにしている。

Ｂ≦Ｃ …（３）

すなわち、第２スイッチ回路ＳＷ１１〜ＳＷ１４のピッチＢを画素のピッチＣ以下にすることで、全ての第２スイッチ回路の占める長さを全ての画素の占める長さ（すなわち、有効画像領域の長さ）以下にすることが可能となる。

また、図３に示す例では、入力端子１本に対して４本の信号ラインが接続され、これを時分割で切り換えて対応する画素へ信号を与えるものについて説明したが、入力端子１本に対して１本の信号ラインが接続されているものの場合は、その入力端子のピッチを画素のピッチ以下にするようにする。これによって上記と同様、全ての入力端子の占める長さを全ての画素の占める長さ（すなわち、有効画像領域の長さ）以下にすることが可能となる。

図４は液晶表示装置の平面視面積を説明する図で、（ａ）が従来の液晶表示装置、（ｂ）が本実施形態の液晶表示装置の例である。

すなわち、（ａ）に示す従来の液晶表示装置では、複数のドライバＩＣ１０ａ〜１０ｄをフレキシブル配線Ｆによって基板１００の接続領域ＴＳに接続しているが、上記説明したような画素ピッチと接続領域ＴＳでの入力端子ピッチとの関係が規定されていないことから、有効画像領域Ｓの長さより接続領域ＴＳの長さの方が長くなっている。

一方、（ｂ）に示す本実施形態の液晶表示装置でも、従来と同様に複数のドライバＩＣ１０ａ〜１０ｄをフレキシブル配線Ｆによって基板１００の余白領域の片側にある接続領域ＴＳに接続しているが、上記説明のような画素ピッチと接続領域ＴＳでの入力端子ピッチとの関係を規定していることで、接続領域ＴＳの長さと有効画像領域Ｓの長さとを等しく（または、短く）できるようになっている。

本実施形態では、このように従来に比べて接続領域ＴＳの長さを短くできることから、有効画像領域Ｓの周辺に形成される余白領域（いわゆる額縁領域）を大幅に縮小することができ、液晶表示装置の平面視面積を小さくすることが可能となる。

本実施形態の液晶表示装置を説明する回路図である。 本実施形態で適用されるＴＦＴの構造を説明する断面図である。 各ピッチの関係を説明する模式図である。 液晶表示装置の平面視面積を説明する図である。 従来の液晶表示装置を説明する回路図（その１）である。 従来の液晶表示装置を説明する回路図（その２）である。

符号の説明

１０…ドライバＩＣ、Ｔ…入力端子、ＧＬ…ゲートライン、ＳＬ…信号ライン、ＳＷ１〜ＳＷ５…第２スイッチ回路

Claims (1)

1. 基板に所定のピッチで複数の画素がマトリクス状に配列された画像表示領域と、
   前記基板の画像表示領域の周辺に設けられる余白領域と、
   前記画像表示領域における複数画素単位で構成される組毎にその組内の各画素への信号入力を時分割で切り換える複数のスイッチ回路と、
   前記複数のスイッチ回路へ信号を与える外部回路との接続を行うため、前記組毎に対応して前記余白領域に設けられる複数の接続端子とを備えており、
   前記複数のスイッチ回路がポリシリコンを用いて形成され、前記複数のスイッチ回路の各ゲート電極の位置が各スイッチ回路と対応する複数の画素の並びの方向において隣接するスイッチ回路の領域と重複しないよう配置されている液晶表示装置であって、
   前記複数の接続端子のピッチをＡ、前記複数のスイッチ回路のピッチをＢ、前記画像表示領域の複数の画素のピッチをＣ、前記複数の接続端子の１つから前記複数の画素へ時分割で信号を送る際の時分割数をｎ（ｎは２以上の自然数）とした場合、
   Ａ／ｎ≦Ｂ≦Ｃ
   の全ての関係を満足するとともに、
   前記複数の接続端子が前記基板の片側の余白領域に設けられている
   ことを特徴とする液晶表示装置。

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