JP3743003B2

JP3743003B2 - デジタルフィルタ

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Publication number: JP3743003B2
Application number: JP2001285983A
Authority: JP
Inventors: 千史竹内
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2001-09-19
Filing date: 2001-09-19
Publication date: 2006-02-08
Anticipated expiration: 2021-09-19
Also published as: JP2003099066A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログフィルタと同様な挙動を実現するデジタルフィルタに関するものである。
【０００２】
【従来の技術】
従来より、楽音合成装置などの音色制御用フィルタとしては、ＶＣＦ（Voltage Controlled Filter）が用いられている。ＶＣＦには、アナログＶＣＦとデジタルＶＣＦがある。アナログＶＣＦには、米国特許第3,475,623号として知られている梯子型ＬＰＦ（Low Pass Filter）や、状態変数型マルチモードフィルタなどがあり、何れもアナログ特有の揺らぎを持った音が、アナログならではの音の良さあるいは特徴になっている。
【０００３】
その一方で、アナログ回路は、周囲温度に応じてフィルタ特性が変化するなどの欠点を有しているため、現在では、このようなアナログＶＣＦに代わって、デジタルフィルタが電子楽器における音色制御などに用いられるようになっている。
【０００４】
例えば、特公平８−８４６４号公報には、帰還ループを有するデジタルフィルタにおいて、該帰還ループに非線形変換手段を挿入するものが開示されている。アナログフィルタでは、コンデンサ、抵抗、ＯＰアンプなどの各種のアナログ素子はひずみ要因を有している。そのようなアナログ素子によりフィルタを構成すると、前記ひずみに寄進して複雑な高調波成分を含んだ楽音信号が得られ、却って豊かな音質が得られる。上記公報に記載のデジタルフィルタでは、帰還ループに非線形変換手段を挿入しているので、該非線形変換手段による歪成分が累積的に発生し、帰還ループの信号に高調波成分を付与し、これによりアナログフィルタのような豊かな音質の楽音を生成できる。
【０００５】
また、特開平１０−１９０４０８号公報には、状態変数型マルチモードデジタルフィルタの構成例が開示されている。これは、加算器と１サンプル周期遅延する遅延回路からなる累算器（積分器）内にソフトリミッタ特性の非線形回路を挿入することを特徴とするものである。これにより、加算器がオーバフローリミットされても、急激にクリップされることなく、入力された信号に適度なひずみが与えられる。
【０００６】
【発明が解決しようとする課題】
上述の状態変数型マルチモードデジタルフィルタで累算器（積分器）内に非線形回路を挿入したものは、発振レベルを制限することに着目したもので、発振させても非常に安定した動作をする。しかし、アナログＶＣＦ特有のカオス的な挙動はあまり得られなかった。
【０００７】
本発明は、上述の従来形における問題点に鑑み、状態変数型のデジタルフィルタにおいて、アナログ素子の持つ非線形要素を取り入れ、アナログフィルタと同様のカオス的な挙動を実現したデジタルフィルタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、音色制御用フィルタとして用いられるデジタルフィルタであって、入力信号と後述の帰還信号との差を求める第１の減算手段と、該第１の減算手段の出力にカットオフ係数ｆを乗算する乗算手段と、該乗算手段の出力を累算する累算手段と、該累算手段の出力に対し所定の非線形特性に応じた変換を施す変換手段とを備えるとともに、前記変換手段の入力信号と出力信号との差を求める第２の減算手段を備え、該第２の減算手段の出力を前記帰還信号として前記第１の減算手段に帰還することを特徴とする。
【０００９】
請求項２に係る発明は、音色制御用フィルタとして用いられるデジタルフィルタであって、入力信号と後述の帰還信号との差を求める第１の減算手段と、該第１の減算手段の出力にカットオフ係数ｆを乗算する乗算手段と、該乗算手段の出力に対し所定の非線形特性に応じた変換を施す変換手段と、該変換手段の出力を累算する累算手段とを備えるとともに、前記変換手段の入力信号と出力信号との差を求める第２の減算手段を備え、該第２の減算手段の出力を前記帰還信号として前記第１の減算手段に帰還することを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を用いて、本発明の実施の形態を説明する。
【００１１】
図１は、本発明の第１の実施の形態に係るデジタルフィルタの構成を示す。このデジタルフィルタは、減算器１０１、乗算器１０２、積分器（累算手段）１０５、非線形テーブル（バッファアンプ）１０６、遅延回路１０７、乗算器１０８、乗算器１０９、積分器（累算手段）１１２、非線形テーブル（バッファアンプ）１１３、遅延回路１１４、および制御部１１５を備える。積分器１０５は、加算器１０３と、遅延回路１０４とからなる。積分器１１２は、加算器１１０と、遅延回路１１１とからなる。遅延回路１０４、遅延回路１０７、遅延回路１１１、および遅延回路１１４は、シフトレジスタにより構成することができる。
【００１２】
入力信号ＩＮは、減算器１０１の第１の入力端子に入力する。減算器１０１の出力は、乗算器１０２に入力し、制御部１１５から与えられた乗算係数ｆが乗算される。乗算器１０２の出力は、加算器１０３と入力信号を１サンプル周期遅延する遅延回路１０４とをループ状に接続した積分器１０５に入力し、この積分器１０５により累算される。積分器１０５の出力は、非線形テーブル１０６に入力する。非線形テーブル１０６は、入力信号に対し、所定の非線形特性に応じて変換して出力するものである。
【００１３】
非線形テーブル１０６の出力は、乗算器１０９に入力し、制御部１１５から与えられた乗算係数ｆが乗算される。乗算器１０９の出力は、加算器１１０と入力信号を１サンプル周期遅延する遅延回路１１１とをループ状に接続した積分器１１２により累算される。積分器１１２の出力は、非線形テーブル１１３に入力する。非線形テーブル１１３は、入力信号に対し、所定の非線形特性に応じて変換して出力するものである。
【００１４】
非線形テーブル１１３の出力は、入力信号を１サンプル周期遅延する遅延回路１１４に入力し、ここで１サンプル周期遅延され、減算器１０１の第２の入力端子に入力する。また、非線形テーブル１０６の出力は、入力信号を１サンプル周期遅延する遅延回路１０７に入力し、ここで１サンプル周期遅延され、乗算器１０８に入力する。乗算器１０８において、制御部１１５から与えられた乗算係数ｑが乗算され、その乗算結果は減算器１０１の第３の入力端子に入力する。減算器１０１は、第１の入力端子に入力した入力信号ＩＮから、第２の入力端子に入力した遅延回路１１４からの信号と、第３の入力端子に入力した乗算器１０８からの信号とを、減算するものである。
【００１５】
このデジタルフィルタは、２次の状態変数型デジタルマルチモードフィルタを構成している。ハイパス（ＨＰ）出力は、減算器１０１の出力端から取り出す。バンドパス（ＢＰ）出力は、非線形テーブル１０６の出力端から取り出す。ローパス（ＬＰ）出力は、非線形テーブル１１３の出力端から取り出す。
【００１６】
図１に示すデジタルフィルタは、積分器１０５の後段に非線形テーブル１０６を設け、さらに積分器１１２の後段に非線形テーブル１１３を設けたことを特徴とする。非線形テーブル１０６および非線形テーブル１１３は、入力信号を所定の非線形特性で変換する。その非線形特性の傾き（横軸が入力値、縦軸が出力値としたときの傾き）の最大値は、積分器１０５および積分器１１２の係数が最大になっても系を安定に動作させるため「１」に正規化する。また、原点０の付近の傾きは、小信号レベルで積分器を正常、すなわちリニアに動作させるため「１」としている。また、入力値が「１」あるいは「−１」のときの傾きは、加算器１０３あるいは加算器１１０の出力がオーバフローしたときに非線形テーブル１０６および非線形テーブル１１３の出力がハードクリップされないように、「０」とされている。
【００１７】
図１のデジタルフィルタについて、アナログＶＣＦと比較しながら、さらに詳しく説明する。
【００１８】
図７は、従来より知られているＴＣＡ（トランスコンダクタンスアンプ）を用いたアナログＶＣＦの回路例を示す。７０１は汎用のＯＰアンプ、７０２はＴＣＡ、７０３はバッファアンプ、７０４はＴＣＡ、７０５はバッファアンプ、７０６はバイアス回路である。状態変数型ＶＣＦでは、カットオフ周波数に応じて積分器のゲインを変えるが、この積分器には、カットオフを制御するための特殊なＩＣであるＴＣＡが用いられる。７０２，７０４は、積分器であるＴＣＡである。ＴＣＡは、入力信号に対する出力電流の量（コンダクタンス・抵抗の逆数）をバイアス電圧で制御するものであり、抵抗負荷ならＶＣＡとなり、容量負荷ならゲイン可変の積分器となる。この積分器を用いてＶＣＦを組む場合、ＴＣＡの出力は高インピーダンスなので、そのままＯＰアンプなどに繋げないため、間にバッファアンプを介して繋げる。７０３，７０５は、そのためのバッファアンプである。このバッファアンプには、通常は、ＦＥＴ（Field Effect Transistor）のエミッタフォロワや、ＦＥＴとトランジスタを組み合わせたバッファなどを用いることが多く、このバッファ段で生じた歪みがアナログ特有の歪みを生じさせている。同時に、積分器のエネルギーがバッファでロスされるため、見かけのカットオフが下がった効果を生じ、特有のカオス的な挙動を生み出すことができる。積分器が線形に動作している範囲でも、後段のバッファで歪み、通常は飽和特性であるから、歪んだときに見かけのカットオフが下がる。これが前段に影響してカオス的な挙動を生む。
【００１９】
図１のデジタルフィルタでは、積分器１０５，１１２の後段に非線形特性を持つ上述のバッファアンプを模した非線形テーブル１０６，１１３を挿入し、これにより上述のアナログフィルタと同様のカオス的な挙動を実現している。積分器はバンドパス段とローパス段の２つあるが、非線形テーブルは何れか一方のみでも良い。ローパス出力信号およびハイパス段への帰還として非線形テーブル１１３の出力を用いるが、そのままでは帰還できないので、１サンプル周期を遅延する遅延回路１１４を挿入している。積分器１１２が線形に動作している範囲でも、後段のバッファ（非線形テーブル１１３）で歪み、通常は飽和特性であるから、歪んだときに見かけのカットオフが下がる。これが前段に影響してカオス的な挙動を生む。
【００２０】
図７のアナログフィルタにおいて、ＴＣＡ７０２，７０４の出力電流は、差動出力電流Ｉ₁、Ｉ₂の差で与えられ、次の式が成立する。なお、ｉ_bはＴＣＡに供給されるバイアス電流である。Ｖ_inは入力電圧である。
【００２１】
【数１】

【００２２】
数１の▲１▼と▲２▼の関係により、下記の数２が成り立つ。なお、Ｉ_outは出力電流である。
【００２３】
【数２】

【００２４】
数２より、ＴＣＡの飽和特性は、図８に示したようなグラフとなる。すなわち、出力電流Ｉ_outは、（バイアス電流ｉ_b以外の部分は）入力信号Ｖ_inにより決定される非線形特性を有する。バイアス電流ｉ_bは、カットオフを決定する係数ｆに対応させることができる。すなわち、バイアス回路７０６にカットオフを決定する係数ｆを与えると、バイアス回路７０６はその係数ｆに対応するバイアス電流ｉ_bをＴＣＡ７０２，７０４に供給するようになっている。
【００２５】
図７のアナログフィルタと同様に、図１のデジタルフィルタでは、制御部１１５でカットオフ係数ｆを変更することにより、このフィルタのカットオフ周波数ｆｃを変更制御することができる。また、制御部１１５でレゾナンス係数ｑを変更することにより、このフィルタのクォリティファクタＱを変更制御することができる。
【００２６】
なお、非線形テーブル１０６，１１３は、ここでは入力信号に対して図８と同様の非線形特性で変換して出力するテーブルとしたが、演算で出力を生成するものでも良い。
【００２７】
図２は、第２の実施の形態に係るデジタルフィルタの構成を示す。これは、積分器に用いるＴＣＡの非線形特性をシミュレートするため、積分器の後段ではなく、積分器の前段に非線形テーブルを挿入した構成としたものである。図１の１００番台の番号で示した各部と、図２の２００番台の番号で示した各部は、下２桁の番号が同じものが対応する部分である。例えば、図１の減算器１０１と図２の減算器２０２が対応している。図１の遅延回路１０７，１１４は図２の構成では省略される。積分器２０５，２１２内の遅延回路２０４，２１１があるからである。
【００２８】
図１の回路では、積分器１０５の後段に非線形テーブル１０６を設け、積分器１１２の後段に非線形テーブル１１３を設けた。これに対し、図２の回路では、積分器２０５の前段に非線形テーブル２０６を設け、積分器２１２の前段に非線形テーブル２１３を設けている。非線形テーブルは通常は飽和特性であるから、信号レベルが大きいほど見かけのカットオフが下がる。これにより、図２のデジタルフィルタでも、やはりカオス的な挙動が実現される。ただし、図１の回路では、積分器の電圧（コンデンサの電荷に対応する）がバッファで歪んでも電荷すなわちエネルギーは保存されていることを模しているが、図２の回路では、蓄積されるエネルギーそのものが変化することを模していることになるので、効果は同じにはならない。
【００２９】
なお、図１の回路と同様に、非線形テーブル２０６および非線形テーブル２１３の傾きの最大値は、積分器１０５および積分器１１２の係数が最大になっても系を安定に動作させるため「１」に正規化すると良い。
【００３０】
図３は、第３の実施の形態に係るデジタルフィルタの構成を示す。このデジタルフィルタは、減算器３０１、乗算器３０２、積分器３０３、積分器３０４、乗算器３０５、乗算器３０６、遅延回路３０７、乗算器３０８、遅延回路３０９、および制御部３１５を備える。積分器３０３は、減算器３３１、乗算器３３２、加算器３３３、遅延回路３３４、リミッタ（非線形テーブル）３３５、および減算器３３６を備える。積分器３０４も同様の構成であり、３３１〜３３６の各部と３４１〜３４６の各部が対応している。
【００３１】
入力信号ＩＮは、減算器３０１の第１の入力端子に入力する。減算器３０１の出力は、乗算器３０２に入力し、定数0.5が乗算される。その乗算結果は積分器３０３に入力する。積分器３０３の出力は、積分器３０４に入力する。積分器３０４の出力は、乗算器３０５に入力し、定数２が乗算される。乗算器３０５の出力は、入力信号を１サンプル周期遅延する遅延回路３０９に入力し、ここで１サンプル周期遅延され、減算器３０１の第２の入力端子に入力する。また、積分器３０３の出力は、乗算器３０６に入力し、定数２が乗算される。その乗算結果は、入力信号を１サンプル周期遅延する遅延回路３０７に入力し、ここで１サンプル周期遅延され、乗算器３０８に入力する。乗算器３０８において、制御部３１５から与えられた乗算係数ｑが乗算され、乗算結果は減算器３０１の第３の入力端子に入力する。減算器３０１は、第１の入力端子に入力した入力信号ＩＮから、第２の入力端子に入力した遅延回路３０９からの信号と、第３の入力端子に入力した乗算器３０８からの信号とを、減算するものである。
【００３２】
積分器３０３内の信号の流れを説明する。積分器３０３に入力した信号は、減算器３３１の第１の入力端子に入力する。減算器３３１の出力は、乗算器３３２に入力し、制御部３１５から与えられた乗算係数（カットオフ係数）ｆが乗算される。乗算器３３２の出力は、加算器３３３と入力信号を１サンプル周期遅延する遅延回路３３４とをループ状に接続した累算器で累算される。その出力は、リミッタ３３５に入力し、図５に示す非線形特性に応じて変換され出力される。リミッタ３３５への入力信号は減算器３３６の第１の入力端子に入力し、リミッタ３３５の出力信号は減算器３３６の第２の入力端子に入力する。減算器３３６は、第１の入力端子の入力信号から第２の入力端子の入力信号を減算し、その結果は減算器３３１の第２の入力端子に帰還される。減算器３３１は、第１の入力端子の入力信号から第２の入力端子の入力信号を減算する。
【００３３】
点線で囲んである積分器３０３の構成は、図４のような可変抵抗器（ＣｄＳを用いたものなど）とＯＰアンプを用いた積分器を模したものである。図４の回路では、仮想接地点の電位Ｖ_gが積分器への入力電圧に等しくなるまで容量４０３が充電される。すなわち、
Ｖ_g＝Ｖ_c−Ｖ_o
であり、
ｉ＝（Ｖ_in−Ｖ_g）／Ｒ
の電流が流れる。この電流によって、容量４０３が充電され、Ｖ_cが変化する。Ｖ_cがＶ_oに等しくなるまで、容量４０３が充電される。
【００３４】
図３の積分器３０３は、このような動作を模したものである。減算器３３１への入力信号がＶ_inに、減算器３３６からの帰還信号がＶ_gに、リミッタ３３５の入力信号がＶ_cに、リミッタ３３５からの出力信号がＶ_oに、それぞれ対応している。積分器３０４は、積分器３０３と同様の構成であるので、説明は省略する。
【００３５】
なお、積分器３０３の前段の乗算器３０２は、Ｖ_cの範囲を−１〜１に制限するために、レベルを半分にしているものである。乗算器３０５，３０６は定数２を乗算してレベルを戻している。アナログの回路ではＶ_cの範囲は（Ｖ_-−Ｖ₊）〜（Ｖ₊−Ｖ_-）（ただし、Ｖ₊は正電源、Ｖ_-は負電源）なので、これを−１〜１に正規化すると、ＯＰアンプの出力範囲は−0.5〜0.5となる。
【００３６】
上記図３の構成では、ＯＰアンプの仮想接地が浮くのをシミュレートしているので、アナログフィルタのようなカオス的な挙動が実現される。
【００３７】
図６は、図３で可変抵抗Ｒを模した代わりにＴＣＡを用いた場合を模した例を示す。図６の６００番台の番号で示した各部と、図３の３００番台の番号で示した各部は、下２桁の番号が同じものが対応する部分である。
【００３８】
ＴＣＡは電流出力であるため、仮想接地点の電位Ｖ_gに無関係に充電される。ただし、ＴＣＡの出力電圧は電源電圧と内部素子の電圧降下により制限されるので、仮想接地点の電位がＴＣＡの出力電圧に等しくなるまではほぼリニアに積分器が充電される。これは、図３の仮想接地点の電位Ｖ_gを強制的に零にした場合に等しくなる。また、これは積分器のマージンが約２倍あることを除き、図１の非線形テーブルがハードクリップされた状態にも等しい。図６の構成は、上述の動作を模したものである。
【００３９】
なお、本発明のデジタルフィルタ手段は、ハードで構成することができることは当然のことであるが、ＭＰＵ（ＣＰＵ）やＤＳＰにフィルタ用のプログラムを実行させることにより、本発明のデジタルフィルタ手段を実現するようにしてもよい。さらに、本発明のデジタルフィルタ手段は、上記説明した状態変数型マルチモードフィルタに限らず、累算手段を備えるデジタルフィルタであればどのようなデジタルフィルタにも適用することができる。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、積分器の前段あるいは後段に非線形特性を有する変換手段を挿入しているので、該非線形変換手段によりアナログ特有の歪みを生じるとともに、見かけのカットオフが下がった効果を生じ、アナログフィルタと同様のカオス的な挙動を生み出すことができる。これにより、電子楽器などの音色制御用フィルタとして用いれば、アナログフィルタと同様の適度な歪みを持つ楽音を発生できるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るデジタルフィルタの構成を示す図である。
【図２】本発明の第２の実施の形態によるデジタルフィルタの構成を示す図である。
【図３】本発明の第３の実施の形態によるデジタルフィルタの構成を示す図である。トランスコンダクタンスアンプの飽和特性を示す図である。
【図４】可変抵抗器とＯＰアンプを用いた積分器の回路例を示す図である。
【図５】リミッタの特性を示す図である。
【図６】可変抵抗の代わりにＴＣＡを用いた場合を模した例を示す図である。
【図７】ＴＣＡを用いたアナログＶＣＦの回路例を示す図である。
【図８】ＴＣＡの飽和特性を示す図である。
【符号の説明】
１０１……減算器、１０２，１０８，１０９……乗算器、１０３，１１０……加算器、１０４，１０７，１１１，１１４……遅延回路、１０５，１１２，２０５，２１２……積分器、１０６，１１３，２０６，２１３……非線形テーブル、１１５……制御部。

Claims

音色制御用フィルタとして用いられるデジタルフィルタであって、
入力信号と後述の帰還信号との差を求める第１の減算手段と、該第１の減算手段の出力にカットオフ係数ｆを乗算する乗算手段と、該乗算手段の出力を累算する累算手段と、該累算手段の出力に対し所定の非線形特性に応じた変換を施す変換手段とを備えるとともに、
前記変換手段の入力信号と出力信号との差を求める第２の減算手段を備え、該第２の減算手段の出力を前記帰還信号として前記第１の減算手段に帰還することを特徴とするデジタルフィルタ。
音色制御用フィルタとして用いられるデジタルフィルタであって、
入力信号と後述の帰還信号との差を求める第１の減算手段と、該第１の減算手段の出力にカットオフ係数ｆを乗算する乗算手段と、該乗算手段の出力に対し所定の非線形特性に応じた変換を施す変換手段と、該変換手段の出力を累算する累算手段とを備えるとともに、
前記変換手段の入力信号と出力信号との差を求める第２の減算手段を備え、該第２の減算手段の出力を前記帰還信号として前記第１の減算手段に帰還することを特徴とするデジタルフィルタ。