JP3742447B2 - 電子源 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、一般的に電子放出表示装置に関し、更に特定すれば、新規な電子放出源に関するものである。
【０００２】
【従来の技術】
電界放出素子（ＦＥＤ）は当技術では公知であり、画像表示装置を含む広い範囲の用途に一般的に用いられている。かかるＦＥＤは、典型的に行および列に配列された導体のマトリクスを利用しており、これらを用いて、列導体に接続されているエミッタからの電子放出を刺激する。また、各エミッタと対応する列導体との間には、典型的にバラスト抵抗が直列に用いられている。かかるバラスト抵抗を形成する方法の１つは、基板上に抵抗層を被着することを含む。抵抗層上で、格子状導体構造の列導体を形成する。導体の格子状構造の交差部材間では、メッシュ状開口が抵抗層の部分を露出させる。エミッタは、抵抗層上のメッシュの中に位置付けられる。かかる格子状導体構造およびメッシュは、１９９３年３月１６日にRobert Meyerに特許された米国特許第5,194,780号に記載されている。この引用した特許に記載されているように、各メッシュの中には、電子を放出するための約３６個のエミッタから成るマトリクスが形成されている。
【０００３】
【発明が解決しようとする課題】
かかる従来技術のＦＥＤの顕著な欠点は、導体から各エミッタまでの距離である。各メッシュの中では、電流が導体から抵抗性物質を通じてエミッタに流れる。各エミッタの導体からの距離にばらつきがあるため、導体と各エミッタとの間の抵抗も一定せず、結局各エミッタへの電流も変動することになる。場合によっては、内部のエミッタが導体から遠すぎて電子の放出に支障をきたすこともある。結果的に、エミッタおよび当該エミッタから放出される電子によって形成される対応画像を精度高く制御することは困難である。
【０００４】
したがって、列導体からの距離にばらつきがなく、異なるバラスト抵抗値を有さず、異なる電流を放出しないエミッタで構成される電子源を有することが望ましい。
【０００５】
【課題を解決するための手段】
本発明によれば、表示素子において、多数のエミッタが蛇行状導体から等距離に位置付けられている。蛇行状導体(mander conductor)は、かかる等距離配置が容易にできるようなパターンに形成される。等距離に配置した結果、各エミッタのバラスト抵抗値がほぼ等しくなる。したがって、各エミッタは実質的に同じ電子密度で放出を行うので、本発明の電子源を用いた表示素子では、各エミッタの電子放出がほぼ同じとなる。加えて、分割導体を有する電子源を用いることにより、一方の導体が電気的に短絡し動作不能状態となっても、他方の導体によって画像の形成が可能となる。
【０００６】
【実施例】
図１は、新規なバラスト抵抗構造を有する電界放出表示素子１０の拡大断面部分を概略的に示す。素子１０は基板１１を含み、その上に素子１０の他の部分が形成されている。基板１１は、典型的に、例えば、誘電体層またはガラスを有するシリコンのような絶縁または半絶縁体である。好適実施例では、基板１１はガラスである。抵抗層１２が基板１１の表面全体に形成されている。以降の記載でより明白になるが、新規な陰極導体パターンがその上に形成され、各エミッタに対して実質的に等しい抵抗値を有する新規なバラスト抵抗として、層１２を利用し易くしている。この新規な陰極導体パターンは、導体ストリップ１４と、層１２上に第１蛇行導体部２７を有する蛇行導体パターンとを含む。以下で更に明白になるが、図１は蛇行状導体パターンと導体ストリップ１４の一部のみを示すに過ぎない。素子１０は、層１２上に陰極即ち電子エミッタ１３も含む。電子エミッタ１３を用いて電子を放出し、このエミッタ１３から離れた所に配置された陽極１８で電子を捕獲する。エミッタ１８に対向する陽極１３の表面には蛍光体が被覆されており、電子が陽極１８に衝突すると画像即ち表示が生成される。誘電体層１６を用いて、抽出格子即ちゲート１７を、基板１１、層１２、導体ストリップ１４、および部分２７から電気的に絶縁する。
【０００７】
図２は、図１に示した素子１０の部分を概略的に示す、拡大斜視図である。図２の素子の内、図１と同一のものには同一参照番号が与えられている。素子１０（図１）は、第１電子源２０と第２電子源２５とを含む複数の電子源を含む。電子源２０，２５は、それぞれ、抵抗層１２上に破線の枠で示されている第１画素領域２１および第２画素領域２２の中に形成されている。単一画素領域を用いることもできるが、通常、領域２１，２２のように複数の画素領域を用いて、表示装置の個々の画素を照明する(illuminate)。典型的に、各画素領域は、素子１０の各ゲート１７の下にある層１２の一部の上にある。導体ストリップ１４が、層１２の第１長縁２３に沿って形成され、複数の電子源を列状に接続するために用いられる。この列を用いて電子源２０，２５に電圧を印加する。このように列導体を用いて電圧を印加することは、当業者にはよく知られていることである。画素領域２１内の導体ストリップ１４から横方向に突出するのは、第１蛇行パターン導体２６である。第１蛇行パターン導体２６は、複数のエミッタ３４，３６，３７，３８，４１，４２，４３，４４，４６，４７の配置が容易にできる形状に形成され、全てのエミッタが蛇行パターン導体２６から同一距離に位置付けられる。即ち、各エミッタは導体２６の最も近い部分から等距離にある。導体２６は、全てのエミッタを導体２６の最も近い部分から同一距離に配置し易いパターンであれば、様々なパターンの内どれを有してもよい。例えば、導体２６は円状螺旋、矩形螺旋状パターン、正方形螺旋状パターンでもよい。
【０００８】
好適実施例では、導体２６を矩形螺旋状パターンとしているが、その理由は、この形状であれば、画素領域２１内に最も高い密度でエミッタを形成するのが容易であるとの確信があることによる。本好適実施例では、矩形螺旋状パターンは、複数の直線部分３３，３２，３１，２９，２７によって形成され、互いに直角に配置されて、矩形螺旋パターンを形成する。各部分に隣接して、各エミッタがそれぞれ導体２６の対応する部分から同一距離となるように、エミッタが層１２上に位置付けられる。例えば、複数のエミッタ３４，３６の各エミッタは、矢印で示されているように、部分２７から距離４８のところにある。更に、エミッタ３７，３８も部分２９から距離４８のところにあり、複数のエミッタ４１，４２は部分３１から距離４８のところにあり、複数のエミッタ４３，４４は部分３３から距離４８のところにあり、複数のエミッタ４６，４７は部分３２および導体ストリップ１４から距離４８のところにそれぞれある。好適実施例では、距離４８は蛇行導体とエミッタとの間のブレークダウンを防止するために、約５ないし２０ミクロンとなっており、一方導体２６の厚さは約１０ミクロン未満である。
【０００９】
電流は、部分２７，２９，３１，３２，３３から層１２を通じて各エミッタに流れる。各エミッタは導体２６の対応する部分から同一距離のところにあるので、各エミッタの電流は、層１２に用いた材料の同一長さだけ通過する。したがって、各エミッタのバラスト抵抗の値は実質的に同一となる。好適実施例では、厚さが約０．５ないし１．５ミクロンで、抵抗率がＩＸ１０³ないしＩＸ１０⁹ohm-cmのドープされたシリコンで形成されている。したがって、各エミッタは実質的に同一のバラスト抵抗を有するので、各エミッタを流れる電流量は実質的に同一であり、各エミッタによって形成される画像の強度も実質的に同一である。結果的に、各エミッタを導体２６から等距離だけ離間させることによって、表示装置１０（図１）の各画素に均一な表示パターンを容易に形成することができる。
【００１０】
電子源２５は第２画素領域２２内に形成され、電子源２０と同様である。領域２２内には、導体２６と同様の第２蛇行パターン導体５６がある。導体５６は、各部分３３，３２，３１，２９，２７と同様の部分５７を含む。複数のエミッタ５８が部分５７に沿って位置付けられ、各エミッタは導体５６の各対応部分から実質的に等距離、例えば、距離４８のところにある。
【００１１】
図２は、単一の抵抗層１２、単一のストリップ状導体１４、および２本の導体２６，５６を図示するが、２本以上の蛇行パターン導体を導体ストリップ１４によって相互接続してもよいことは理解されよう。加えて、素子１０は複数の列を用いることもでき、この場合各列は抵抗層１２、導体ストリップ１４、複数の蛇行パターン導体２６、およびこの蛇行パターン導体から等距離のところにある複数のエミッタを有する。
【００１２】
図３は、分割された列導体パターンを有する電子源６０の他の実施例を示す。図３の素子で図１と同じものには同じ参照番号を付してある。多くの場合、誘電体層１６（図１）にピン・ホールがあると、その結果ゲート１７と導体ストリップ１４との間に電気的短絡回路が発生する。かかる短絡は、ゲート１７とエミッタ１３との間に電圧差が発生するのを妨げるので、素子１０の特定の列が動作不能となる。以下の説明からわかるように、電子源６０は、分割導体、２本の電気的に絶縁された導体、および電気的に絶縁された蛇行パターン導体を用い、電子源６０の一方の部分が電気的に短絡したり、あるいは動作不能になっても、対向部分が付勢できるようにしている。
【００１３】
電子源６０は全体的に、破線の枠で示された画素領域６１内に形成されている。表示には複数の画素領域６１を用いて表示の単一の画素を照明することもできる。画素領域６１の一方の縁に沿って導体ストリップ６６が延びており、一方領域６１の対向側の縁に沿って導体ストリップ６７が延びている。典型的に、領域６１は、ゲート１７がストリップ６６，６７の上に位置するところに形成される。画素領域６１内には、電気的に絶縁されている第１抵抗部分６２と第２抵抗部分６３とがある。部分６２，６３を設けるには、基板に連続抵抗層を被着し、次にこの抵抗層を介してエッチングを行い、別個の部分６２，６３を形成する。図３に示すように、ストリップ６６は部分６２の一方の側部に覆い被さっているので、ストリップ６６は電気的に部分６２に接触するが、部分６３には電気的に接続されていない。同様に、ストリップ６７は部分６３の一方の側部に覆い被さっているので、ストリップ６７は電気的に部分６３に接続されているが、部分６２には電気的に接続されていない。第１蛇行パターン導体６８が部分６２上に形成されストリップ６６に電気的に接続されている。一方、第２蛇行パターン導体６９が部分６３上に形成され、ストリップ６７に電気的に形成されている。導体６８，６９は、各々図２に示した導体２６と同様である。加えて、電子源６０は複数の第１エミッタ７１を含み、各エミッタが導体６８の対応部分から等距離となるように、部分６２上に形成されている。同様に、複数のエミッタ７２が部分６３の上に形成され、各エミッタは導体６９の対応する部分から等距離にある。結果的に、導体６８とエミッタ７１は、導体２６とこの導体２６を包囲するエミッタと同様に機能する。また、導体６９とエミッタ７２は、導体２６とこの導体２６を包囲する対応するエミッタと同様に機能する。距離６４は部分６２を部分６３から分離し、部分６２，６３が電気的に短絡するのを防止する。好適実施例では、距離６４は、部分６２，６３間のブレークダウンを防止するために、約１ないし３ミクロンとしている。ストリップ６７、導体６９およびエミッタ７２はストリップ６６、導体６８およびエミッタ７１から電気的に絶縁されているので、各部分は独立して機能する。したがって、ストリップ６７とゲート１７との間で短絡が起きても、エミッタ７１は機能し続け、ストリップ６６を通じて付勢することができる。このように、電子源６０は、ゲート１７と列導体との間に短絡が生じても、陽極１８（図１）上に画像を形成する便宜を図るものである。
【００１４】
図４は、図２に示した導体２６と同様に機能する、蛇行パターン導体８０の他の実施例の一部を示す拡大上面図(overhead view)である。図２と同じ参照番号を有する図４の素子は同じものである。導体８０は、図２に示した部分３３，３２，３１，２９，２７と同様に機能する、複数の櫛形即ち指状導体部分８１を有する。エミッタ８２は、対応する部分８１から等距離となるように位置付けられている。
【００１５】
以上の説明から、表示素子の電子源によって形成される画像を等しい強度(intensity)にする、新規な電子源が提供されたことが認められよう。蛇行パターン導体を用いることによって、各エミッタがこの蛇行導体から等距離となるようにエミッタを位置付けることができる。等距離に離間したので、各エミッタのバラスト抵抗はほぼ同一値を有するため、各エミッタは実質的に同じ電子密度で放出を行う。したがって、本発明の電子源を用いた表示素子では、各エミッタの電子放出がほぼ同じとなる。加えて、分割導体を有する電子源を用いることにより、一方の導体が電気的に短絡し動作不能状態となっても、画像の形成が可能となる。このように表示装置は常に使用可能であるので、表示装置の製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明による表示装置の一部を示す拡大断面図。
【図２】本発明による電子源の一部を示す拡大斜視図。
【図３】本発明による電子源の別の実施例を示す図。
【図４】本発明による蛇行パターン導体の他の実施例を示す図。
【符号の説明】
１０ 電界放出表示素子
１１ 基板
１２ 抵抗層
１３ 電子エミッタ
１４ 導体ストリップ
１６ 誘電体層
１７ ゲート
１８ 陽極
２０，２５ 電子源
２１，２２ 画素領域
２７ 蛇行導体部
２６，５６ 蛇行パターン導体
３４，３６，３７，３８，４１，４２，４３，４４，４６，４，７１，７２ エミッタ
６０ 電子源
６１ 画素領域
６２，６３ 抵抗部分
６６，６７ ストリップ
６８，６９ 導体
８０ 蛇行パターン導体
８１ 指状導体部分
８２ エミッタ

Claims (3)

1. 電子源であって：基板（１１）；前記基板上の抵抗層（１２）であって、その一部が第１画素領域（２０）を形成する前記抵抗層；前記抵抗層上の導体ストリップ（１４）であって、前記抵抗層の第１辺（２３）に隣接して位置付けられた前記導体ストリップ；前記抵抗層（１２）上および前記第１画素領域（２０）内の第１蛇行導体（２６）であって、前記導体ストリップ（１４）から突出している前記第１蛇行導体；および前記抵抗層上の複数の第１エミッタ（３４，３６，３７，３８，４１，４２，４３，４４，４６，４７）であって、各々前記第１蛇行導体（２６）から実質的に等距離（４８，４９）にある前記複数の第１エミッタ；から成ることを特徴とする電子源。
2. 電子源であって：基板（１１）；前記基板上の第１抵抗部分（６２）であって、その一部が画素領域（６１）を形成する前記第１抵抗部分；前記第１抵抗部分上の第１導体ストリップ（６６）であって、前記第１抵抗部分の第１辺に隣接して位置付けられた前記第１導体ストリップ；前記抵抗部分上および前記画素領域内の第１蛇行導体（６８）であって、前記第１導体ストリップから突出している前記第１蛇行導体；前記第１抵抗部分上の複数の第１エミッタ（７１）であって、各々前記第１蛇行導体から実質的に等距離（４８）にある前記複数の第１エミッタ；前記基板（１１）上の第２抵抗部分（６３）であって、前記第１抵抗部分（６２）および前記第１導体ストリップ（６６）から電気的に絶縁され、更に前記画素領域内にある前記第２抵抗部分；前記第２抵抗部分上の第２導体ストリップ（６７）であって、前記第２抵抗部分（６３）の１つの辺に隣接して位置付けられた前記第２導体ストリップ；前記第２抵抗部分上および前記画素領域内の第２蛇行導体（６９）であって、前記第２導体ストリップから突出している前記第２蛇行導体；および前記第２抵抗部分上の複数の第２エミッタ（７２）であって、各々前記第２蛇行導体から実質的に等距離（４８）にある前記複数の第２エミッタ；から成ることを特徴とする電子源。
3. 電子源を形成する方法であって：複数のエミッタ（５８）を抵抗層（１２）上に位置付ける段階であって、前記複数のエミッタの各エミッタを、前記抵抗層（１２）上で蛇行導体（５６）から実質的に等距離（４８）に位置付け、前記導体（５６）から前記複数のエミッタの各エミッタまで実質的に等しい抵抗を形成する段階；から成ることを特徴とする方法。

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