JP3733644B2 - Two-layer wiring board and manufacturing method thereof - Google Patents

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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、２層配線ＴＡＢテープ等、絶縁性基板の両面に配線パターンを有した２層配線基板及びその製造方法に関し、特に、構成を簡素化してコストダウン、及び生産性の向上を図った２層配線基板及びその製造方法に関する。
【０００２】
【従来の技術】
絶縁性基板の両面に配線パターンが形成され、両面の配線パターンをスルーホール、或いはバイアホールを介して接続した２層配線基板として、ＴＣＰ（Tape Carrier Package) 用の２層配線ＴＡＢ（Tape Automated Bonding）テープがある。
【０００３】
図７には、従来のＴＣＰ用２層配線ＴＡＢテープが示されている。この２層配線ＴＡＢテープは、デバイスホール１Ａ、及びバイアホール１Ｂが形成されたポリイミドテープ１と、ポリイミドテープ１の一面に接着剤２を介して接着されたＣｕ箔から形成された信号用配線パターン３Ａと、ポリイミドテープ１の他面に蒸着されたＣｕ箔から形成された電源・グランド用配線パターン４Ａと、バイアホール１Ｂ内に形成され、信号用配線パターン３Ａと電源・グランド用配線パターン４Ａを電気的に接続するＣｕ蒸着層４Ｂと、信号用配線パターン３Ａの所定の領域に施され、パターン間を保護、絶縁するソルダーレジスト５より構成され、信号用配線パターン３Ａのインナリードにバンプ６を介してＩＣチップ７を接続することにより半導体装置とされる。
【０００４】
図８は、バイアホール１Ｂを介した２層配線の接続構造を示し、信号用配線パターン３Ａと電源・グランド用配線パターン４Ａがバイアホール１Ｂの内壁に電源・グランド用配線パターン４Ａと共に蒸着によって形成されたＣｕ蒸着層４Ｂを介して接続されている。このＣｕ蒸着層４Ｂは、厚さ５００ＡのＮｉ或いはＣｒの下地金属上に厚さ３μｍのＣｕを蒸着することによって形成されている。
【０００５】
一方、２層配線基板の両面の配線パターンの接続を、スルーホール、或いはバイアホールの内壁にＣｕめっき層を形成して行ったものがある。図９の(a) 〜(d) は、Ｃｕめっき層の形成方法を示し、絶縁性基板８とその両面の配線パターン９、１０を貫通したスルーホール８Ａの内壁、及びその近傍にカーボンブラック１１を吸着させ、スルーホール８Ａの内壁以外のカーボンブラック１１をマイクロエッチングで除去し、最後にスルーホール８Ａ内のカーボンブラック１１上に電気めっきを行うことによってＣｕめっき層１２が形成される。また、図１０の(a) 〜(d) は、Ｃｕめっき層の他の形成方法を示し、絶縁性基板８とその両面の配線パターン９、１０を貫通したスルーホール８Ａの内壁に、過マンガン塩酸処理によってＭｎＯ2 層１３を形成し、このＭｎＯ2 層１３とピロール誘電体のモノマーを酸性下で酸化重合させて導電性ポリマー１４を形成し、最後にスルーホール８Ａの導電性ポリマー１４上に電気めっきを行うことによってＣｕめっき層１２が形成される。
【０００６】
【発明が解決しようとする課題】
しかし、従来の２層配線基板によると、スルーホール、或いはバイアホール内に形成したＣｕ蒸着層によって２層配線を接続したものでは、コイルで連続的に蒸着する高価な装置を使用しないと生産性が低くなるという問題がある。
【０００７】
一方、スルーホール、或いはバイアホール内に形成したＣｕめっき層によって２層配線を接続したものでは、Ｃｕめっき前にスルーホール、或いはバイアホールの内壁に導電膜を形成しなければならないため、構成が複雑化して生産性が低下するという問題がある。
【０００８】
従って、本発明の目的はコストダウン、及び生産性の向上を図ることができる２層配線基板を提供することである。
【０００９】
【課題を解決するための手段】
本発明は上記問題点に鑑み、コストダウン、及び生産性の向上を図るため、絶縁性基板の表面の配線パターンと裏面の配線パターンを、前記絶縁性基板に形成されたスルーホール、或いはバイアホールを介して接続した２層配線基板において、前記表面の配線パターンと前記裏面の配線パターンは、前記スルーホール、或いはバイアホール内に形成したはんだめっき層によって接続されてなり、前記はんだめっき層は、前記表面の配線パターン及び前記裏面の配線パターンを電極として、５Ａ／ｄｍｍより大きい電流密度で電気めっきを行うことにより、前記スルーホール、或いはバイアホールの内壁を除くホール内にはんだめっきが成長させられた構成を有してなることを特徴とする２層配線基板を提供するものである。
【００１０】
上記はんだめっき層は、表面の配線パターン、及び裏面の配線パターンを電極として使用する電気めっきによって構成され、上記絶縁性基板は、厚さ７５μｍ以下のポリイミドテープによって構成され、上記スルーホール、或いはバイアホールは、３０〜５００μｍの直径を有し、上記表面の配線パターンと裏面の配線パターンは、２５μｍ以下の厚さと１００μｍ以下の配線間ピッチを有すると共に一方がデバイスホールに突出し、且つ、表面にソルダレジスト被覆層が施された構成を有することが好ましい。
【００１１】
上記はんだめっき層は、表面の配線パターン、及び裏面の配線パターンを電極として使用する電気めっきによって構成され、上記絶縁性基板は、厚さ７５μｍ以下のポリイミドテープによって構成され、上記スルーホール、或いはバイアホールは、３０〜５００μｍの直径を有し、上記表面の配線パターンと裏面の配線パターンは、２５μｍ以下の厚さと１００μｍ以下の配線間ピッチを有すると共にデバイス搭載領域を除く領域の表面にソルダレジスト被覆層が施された構成を有することが好ましい。
【００１２】
更に本発明における２層配線基板の製造方法は、絶縁性基板に穴を形成する第１の工程と、前記絶縁性基板の表面及び裏面に配線パターンをそれぞれ形成する第２の工程と、前記表面の配線パターン及び前記裏面の配線パターンをそれぞれ電極として、５Ａ／ｄｍｍより大きい電流密度で電気めっきを行うことにより、前記穴の内壁を除く前記穴内にはんだめっき層を成長させながら形成し、前記表面の配線パターンと前記裏面の配線パターンとを互いに接続する第３の工程とを含んでなることを特徴としている。
【００１３】
【発明の実施の形態】
以下、本発明の２層配線基板を添付図面を参照しながら詳細に説明する。
【００１４】
図１には、本発明の第１の実施の形態としてＴＣＰ用２層配線ＴＡＢテープが示されている。この２層配線ＴＡＢテープは、デバイスホール１Ａ、及びバイアホール１Ｂが形成されたポリイミドテープ１と、ポリイミドテープ１の一面に接着剤２を介して接着されたＣｕ箔から形成された信号用配線パターン３Ａと、ポリイミドテープ１の他面に蒸着されたＣｕ箔から形成された電源・グランド用配線パターン４Ａと、バイアホール１Ｂ内に形成され、信号用配線パターン３Ａと電源・グランド用配線パターン４Ａを電気的に接続するはんだめっき層１５と、信号用配線パターン３Ａ、及び電源・グランド用配線パターン４Ａの所定の領域に施され、各パターン間を保護、絶縁するソルダーレジスト５Ａ、５Ｂより構成され、信号用配線パターン３Ａのインナリードにバンプ６を介してＩＣチップ７を接続することにより半導体装置とされる。
【００１５】
ポリイミドテープ１は、２０〜７５μｍの厚さを有し、バイアホール１Ｂは３０〜５００μｍの直径を有している。
【００１６】
信号用配線パターン３Ａと電源・グランド用配線パターン４Ａは、２５μｍ以下の厚さと１００μｍ以下の配線間ピッチを有している。
【００１７】
図２は、上記２層配線ＴＡＢテープのバイアホール１Ｂを示し、信号用配線パターン３Ａと電源・グランド用配線パターン４Ａは、電気はんだめっきによってバイアホール１Ｂ内に成長したはんだめっき層１５によって接続されている。電気はんだめっきは、例えば、表１に示す光沢はんだと無光沢はんだを用い、５Ａ／ｄｍｍより大きい電流密度で行う。
【表１】

Figure 0003733644
【００１８】
以上の構成において、２層配線ＴＡＢテープを製造する場合には、まず、図３の(a) に示すように、厚さ２０〜７５μｍのポリイミドテープ１の一面に厚さ２５μｍ以下のＣｕ箔４が蒸着された２層ＣＣＬ（Copper Clad Laminate）材を準備し、そのポリイミドテープ１のＣｕ箔４と反対側の面に、接着剤２を所定の厚さで塗布してその上に厚さ２５μｍ以下のＣｕ箔３をロールラミネートする。
【００１９】
次に、図３の(b) に示すように、Ｃｕ箔４のデバイスホール形成位置に所定の面積の穴４Ｃを、また、バイアホール形成位置に直径３０〜５００μｍの穴４Ｄをそれぞれフォトアプリケーションとエッチングで形成する。
【００２０】
続いて、図３の(c) に示すように、Ｃｕ箔４をマスクとして、ポリイミドテープ１の穴４Ｃ、４Ｄから露出した部分にレーザ加工を行い、デバイスホール１Ａ、及びバイアホール１Ｂを形成する。
【００２１】
この後、図３の(d) に示すように、Ｃｕ箔３、４にフォトアプリケーションとエッチングを施して、１００μｍ以下の配線間ピッチの信号用配線パターン３Ａ、及び電源・グランド用配線パターン４Ａをそれぞれ形成する。
【００２２】
更に、図３の(e) に示すように、信号用配線パターン３Ａの所定の領域にソルダーレジスト５Ａを塗布すると共に、図４に示すように、バイアホール１Ｂの周囲の所定の領域を残すように電源・グランド用配線パターン４Ａにソルダーレジスト５Ｂを塗布する。
【００２３】
最後に、図２に示すように、５Ａ／ｄｍｍより大きい電流密度で電気はんだめっきを行ってバイアホール１Ｂ内にはんだめっき層１５を成長させ、信号用配線パターン３Ａと電源・グランド用配線パターン４Ａを接続する。
【００２４】
このような２層配線ＴＡＢテープによると、電気はんだめっきによってバイアホール１Ｂ内にはんだめっき層１５を成長させ、ポリイミドテープ１の両面の信号用配線パターン３Ａと電源・グランド用配線パターン４Ａを接続しているため、構成の簡素化が図れ、コストダウン、及び生産性の向上を図ることができる。
【００２５】
第１の実施の形態において、Ｃｕ箔の厚さを２５μｍ以下にする理由は、配線パターン間のピッチが８０μｍまではＣｕ箔の厚さが３５μｍまでエッチング可能であったが、配線パターン間のピッチを８０μｍ以下にして微細化を図ろうとすると、Ｃｕ箔の厚さが２５μｍ以下でないとエッチングできなくなるからである。また、ポリイミドテープ１の厚さを２０〜７５μｍにする理由は、ポリイミドキャスティング製法の制限のためには７５μｍ以下の厚さが望ましく、電気絶縁性とテープ搬送の強さを確保するため最小２０μｍの厚さが必要になるからである。更に、バイアホール１Ｂの直径を３０〜５００μｍにする理由は、配線パターンの微細化に対応するためである。更にまた、電気はんだめっきを５Ａ／ｄｍｍより大きい電流密度で行う理由は、信号用配線パターン３Ａと電源・グランド用配線パターン４Ａの導通を確実に確保するためである。即ち、５Ａ／ｄｍｍより大きい電流密度で行うと、バイアホール１Ｂの内壁が無処理状態、つまり、導電膜の形成を行わなくても、信号用配線パターン３Ａと電源・グランド用配線パターン４Ａにわたってばんだを成長させることができる。
【００２６】
図５には、本発明の第２の実施の形態に係る２層配線ＴＡＢテープが示されている。この２層配線ＴＡＢテープは、第１の実施の形態において信号用配線パターン３Ａと電源・グランド用配線パターン４Ａがスルーホール１Ｃに電気はんだめっきによって成長させられたはんだめっき層１５によって接続された構成を有している。このようにスルーホール１Ｃを用いた接続でも、第１の実施の形態と同様な効果を得ることができる。
【００２７】
図６には、本発明の第３の実施の形態に係る２層配線ＴＡＢテープが示されている。この２層配線ＴＡＢテープは、ポリイミドテープ１の両面に接着剤を用いずにＣｕ箔がラミネートされた３層ＣＣＬ材から構成され、両面のＣｕ箔をエッチングして形成された信号用配線パターン３Ａと電源・グランド用配線パターン４Ａはスルーホール１Ｃに電気はんだめっきによって成長させられたはんだめっき層１５によって接続されている。ポリイミドテープ１にはデバイスホールがなく、信号用配線パターン３Ａ上にバンプ６を介してＩＣチップが搭載される。信号用配線パターン３Ａのチップ搭載領域にははんだめっき１６が施されている。このような２層配線ＴＡＢテープでは、第１、及び第２の実施の形態と同様な効果を得ることができる他、デバイスホールがないため、更に構成の簡素化を図ることができる。
【００２８】
【実施例１】
厚さ５０μｍのポリイミドテープの一面に厚さ１８μｍのＣｕ箔が蒸着によってラミネートされた２層ＣＣＬ材のポリイミドテープの他面に、厚さ１３μｍの接着剤層を形成し、更にその上に厚さ２５μｍのＣｕ箔をロールラミネートして、厚さ１８μｍのＣｕ箔のインナーリード側と入力リード側のバイアホール形成位置に直径３０μｍの穴をそれぞれ６４個ずつ、また、デバイスホール形成位置に６ｍｍ角の穴をフォトアプリケーションとエッチングによってそれぞれ形成した。更に、エッチングで穴開けしたＣｕ箔層をマスクとしてレーザ加工を行い、ポリイミドテープのインナーリード側と入力リード側に直径３０μｍのバイアホールをそれぞれ６４個、また、中央に６ｍｍ角のデバイスホールをそれぞれ形成した。そして、厚さ２５μｍのＣｕ箔から配線間ピッチが８０μｍのインナーリードと入力リードを有する信号配線層を、また、厚さ１８μｍのＣｕ箔から角形の電源・グランド層をそれぞれフォトアプリケーションとエッチングによって作成した。次に、バイアホールの周囲直径１３０μｍを残してソルダーレジストを厚さ１５μｍで塗布した。最後に光沢はんだめっきを用いて電流密度５Ａ／ｄｍｍで電気はんだめっきを行い、バイアホール内に厚さ７μｍのはんだめっき層を成長させ、２層配線を導通させた。
【００２９】
ここで、２層配線の導通部の信頼性を評価するために、−５５℃×３０分と１５０℃×３０分を１サイクルとした温度サイクル試験を１０００サイクル実施して、導通抵抗の変化を２００、５００、１０００サイクルごとに測定したところ、抵抗の増加もなく、２層配線の導通部、つまり、はんだめっき層の熱ストレスによる信頼性が得られていることが判った。また、８５℃、湿度８５％でＤＣバイアス５０Ｖでのマイグレーション試験を１０００時間実施したところ、２層配線の導通部、つまり、はんだめっき層の導通破壊もなく、２層配線層の絶縁破壊はないことが判った。
【００３０】
【実施例２】
厚さ５０μｍのポリイミドテープの両面に厚さ１８μｍのＣｕ箔が蒸着によってラミネートされた３層ＣＣＬ材の一方のＣｕ箔のインナーリード側と入力リード側のバイアホール形成位置に直径３０μｍの穴をフォトアプリケーションとエッチングによってそれぞれ６４個形成した。更に、エッチングで穴開けしたＣｕ箔層をマスクとしてレーザ加工を行い、ポリイミドテープのインナーリード側と入力リード側に直径３０μｍのスルーホールをそれぞれ６４個形成した。そして、一方のＣｕ箔から配線間ピッチが８０μｍのインナーリードと入力リードを有する信号配線層を、また、他方のＣｕ箔から角形の電源・グランド層をそれぞれフォトアプリケーションとエッチングによって作成した。次に、バイアホールの周囲直径１３０μｍを残してソルダーレジストを厚さ１５μｍで塗布した。最後に光沢はんだめっきを用いて電流密度６Ａ／ｄｍｍで電気はんだめっきを行い、バイアホール内に厚さ７μｍのはんだめっき層を成長させ、２層配線を導通させた。
【００３１】
ここで、２層配線の導通部の信頼性を評価するために、−５５℃×３０分と１５０℃×３０分を１サイクルとした温度サイクル試験を１０００サイクル実施して、導通抵抗の変化を２００、５００、１０００サイクルごとに測定したところ、抵抗の増加もなく、２層配線の導通部、つまり、はんだめっき層の熱ストレスによる信頼性が得られていることが判った。また、８５℃、湿度８５％でＤＣバイアス５０Ｖでのマイグレーション試験を１０００時間実施したところ、２層配線の導通部、つまり、はんだめっき層の導通破壊もなく、２層配線層の絶縁破壊はないことが判った。
【００３２】
【発明の効果】
以上説明したように、本発明の２層配線基板及びその製造方法によると、電気はんだめっきによってスルーホール、或いはバイアホール内にはんだめっき層を成長させ、絶縁性基板の両面の配線パターンを接続しているため、構成の簡素化が図れ、コストダウン、及び生産性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す断面図。
【図２】第１の実施の形態におけるバイアホールの断面図。
【図３】第１の実施の形態における製造工程を示す断面図。
【図４】第１の実施の形態における製造工程を示す断面図。
【図５】本発明の第２の実施の形態を示す断面図。
【図６】本発明の第３の実施の形態を示す断面図。
【図７】従来の２層配線ＴＡＢテープを示す断面図。
【図８】従来の２層配線ＴＡＢテープにおけるバイアホールの断面図。
【図９】従来の２層配線基板の２層配線の導通構造を示す断面図。
【図１０】従来の２層配線基板の２層配線の導通構造を示す断面図。
【符号の説明】
１ ポリイミドテープ
１Ａ デバイスホール
１Ｂ バイアホール
１Ｃ スルーホール
２ 接着剤
３ Ｃｕ箔
３Ａ 信号用配線パターン
４ Ｃｕ箔
４Ａ 電源・グランド用配線パターン
４Ｂ Ｃｕ蒸着層
４Ｃ、４Ｄ 穴
５、５Ａ、５Ｂ ソルダーレジスト
６ バンプ
７ ＩＣチップ
８ 絶縁性基板
９、１０ 配線パターン
１１ カーボンブラック
１２ Ｃｕめっき層
１３ ＭｎＯ2 層
１４ 導電性ポリマー
１５ はんだめっき層
１６ はんだめっき[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a two-layer wiring board having a wiring pattern on both surfaces of an insulating substrate, such as a two-layer wiring TAB tape, and a method for manufacturing the same , and in particular, the configuration is simplified to reduce costs and improve productivity. The present invention relates to a two-layer wiring board and a manufacturing method thereof .
[0002]
[Prior art]
Two-layer wiring TAB (Tape Automated Bonding) for TCP (Tape Carrier Package) as a two-layer wiring board in which wiring patterns are formed on both sides of an insulating substrate and the wiring patterns on both sides are connected via through holes or via holes There is tape.
[0003]
FIG. 7 shows a conventional two-layer wiring TAB tape for TCP. This two-layer wiring TAB tape is a signal wiring pattern formed from a polyimide tape 1 having device holes 1A and via holes 1B formed thereon and a Cu foil bonded to one surface of the polyimide tape 1 with an adhesive 2 3A, a power / ground wiring pattern 4A formed from a Cu foil deposited on the other surface of the polyimide tape 1, and a signal wiring pattern 3A and a power / ground wiring pattern 4A formed in the via hole 1B. It consists of a solder resist 5 which is applied to a predetermined region of the Cu wiring layer 4B to be electrically connected and the signal wiring pattern 3A, and protects and insulates between the patterns, and bumps 6 are formed on the inner leads of the signal wiring pattern 3A. By connecting the IC chip 7 through the semiconductor device, a semiconductor device is obtained.
[0004]
Figure 8 shows the connection structure of the two-layer wiring through a via hole 1B, deposited together with the signal wiring pattern 3 A and power supply and ground wiring pattern 4 A wiring for the inner wall power supply and the ground via hole 1B pattern 4A It is connected via a Cu vapor deposition layer 4B formed by the above. This Cu vapor deposition layer 4B is formed by vapor-depositing Cu having a thickness of 3 μm on a Ni or Cr base metal having a thickness of 500A.
[0005]
On the other hand, there is one in which wiring patterns on both sides of a two-layer wiring board are connected by forming a Cu plating layer on the inner wall of a through hole or a via hole. FIGS. 9A to 9D show a method for forming a Cu plating layer. Carbon black 11 is formed on the inner wall of the through hole 8A that penetrates the insulating substrate 8 and the wiring patterns 9 and 10 on both sides thereof, and in the vicinity thereof. Then, the carbon black 11 other than the inner wall of the through hole 8A is removed by microetching, and finally, the Cu plating layer 12 is formed by performing electroplating on the carbon black 11 in the through hole 8A. FIGS. 10A to 10D show other methods for forming a Cu plating layer. On the inner wall of the through hole 8A that penetrates the insulating substrate 8 and the wiring patterns 9 and 10 on both sides thereof, permanganese is provided. A MnO 2 layer 13 is formed by treatment with hydrochloric acid, and the MnO 2 layer 13 and a pyrrole dielectric monomer are oxidized and polymerized under an acidic condition to form a conductive polymer 14, and finally, on the conductive polymer 14 in the through hole 8A. The Cu plating layer 12 is formed by performing electroplating.
[0006]
[Problems to be solved by the invention]
However, according to the conventional two-layer wiring board, in the case where the two-layer wiring is connected by the Cu vapor deposition layer formed in the through hole or the via hole, it is necessary to use an expensive apparatus for continuous vapor deposition with a coil. There is a problem that becomes low.
[0007]
On the other hand, in the case of connecting the two-layer wiring by the Cu plating layer formed in the through hole or the via hole, the conductive film must be formed on the inner wall of the through hole or the via hole before the Cu plating. There is a problem that productivity is reduced due to complexity.
[0008]
Accordingly, an object of the present invention is to provide a two-layer wiring board capable of reducing cost and improving productivity.
[0009]
[Means for Solving the Problems]
In view of the above problems, the present invention provides a through hole or a via hole formed on the insulating substrate by reducing the wiring pattern on the front surface and the wiring pattern on the back surface of the insulating substrate in order to reduce costs and improve productivity. In the two-layer wiring board connected via, the wiring pattern on the front surface and the wiring pattern on the back surface are connected by a solder plating layer formed in the through hole or via hole, the solder plating layer, By performing electroplating at a current density greater than 5 A / dmm using the wiring pattern on the front surface and the wiring pattern on the back surface as an electrode , solder plating is grown in the hole excluding the inner wall of the through hole or via hole. The present invention provides a two-layer wiring board characterized by having a configuration as described above.
[0010]
The solder plating layer is configured by electroplating using the wiring pattern on the front surface and the wiring pattern on the back surface as an electrode, and the insulating substrate is configured by a polyimide tape having a thickness of 75 μm or less. The hole has a diameter of 30 to 500 μm, and the wiring pattern on the front surface and the wiring pattern on the back surface have a thickness of 25 μm or less and a pitch between the wirings of 100 μm or less, and one of them protrudes into the device hole, and the solder on the surface It is preferable to have a structure provided with a resist coating layer.
[0011]
The solder plating layer is configured by electroplating using the wiring pattern on the front surface and the wiring pattern on the back surface as an electrode, and the insulating substrate is configured by a polyimide tape having a thickness of 75 μm or less. The hole has a diameter of 30 to 500 μm, the wiring pattern on the front surface and the wiring pattern on the back surface have a thickness of 25 μm or less and a pitch between the wirings of 100 μm or less, and the surface of the region excluding the device mounting region is coated with a solder resist It is preferable to have a configuration with layers.
[0012]
Furthermore, the method for manufacturing a two-layer wiring board according to the present invention includes a first step of forming holes in the insulating substrate, a second step of forming wiring patterns on the front surface and the back surface of the insulating substrate, and the front surface. And forming the solder plating layer in the hole except for the inner wall of the hole by performing electroplating at a current density greater than 5 A / dmm using the wiring pattern of 1 And a third step of connecting the wiring patterns on the back surface to each other.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the two-layer wiring board of the present invention will be described in detail with reference to the accompanying drawings.
[0014]
FIG. 1 shows a TCP two-layer wiring TAB tape as a first embodiment of the present invention. This two-layer wiring TAB tape is a signal wiring pattern formed from a polyimide tape 1 having device holes 1A and via holes 1B formed thereon and a Cu foil bonded to one surface of the polyimide tape 1 with an adhesive 2 3A, a power / ground wiring pattern 4A formed from a Cu foil deposited on the other surface of the polyimide tape 1, and a signal wiring pattern 3A and a power / ground wiring pattern 4A formed in the via hole 1B. The solder plating layer 15 to be electrically connected, the signal wiring pattern 3A, and the power / ground wiring pattern 4A are applied to predetermined regions, and are composed of solder resists 5A and 5B that protect and insulate each pattern, By connecting the IC chip 7 to the inner lead of the signal wiring pattern 3A via the bump 6, the semiconductor device It is.
[0015]
The polyimide tape 1 has a thickness of 20 to 75 μm, and the via hole 1B has a diameter of 30 to 500 μm.
[0016]
The signal wiring pattern 3A and the power / ground wiring pattern 4A have a thickness of 25 μm or less and a pitch between wirings of 100 μm or less.
[0017]
FIG. 2 shows the via hole 1B of the two-layer wiring TAB tape. The signal wiring pattern 3A and the power / ground wiring pattern 4A are connected by a solder plating layer 15 grown in the via hole 1B by electric solder plating. ing. The electric solder plating is performed at a current density greater than 5 A / dmm using, for example, the bright solder and the matte solder shown in Table 1.
[Table 1]
Figure 0003733644
[0018]
In the above configuration, when a two-layer wiring TAB tape is manufactured, first, as shown in FIG. 3A, a Cu foil 4 having a thickness of 25 μm or less is formed on one surface of a polyimide tape 1 having a thickness of 20 to 75 μm. A two-layer CCL (Copper Clad Laminate) material on which is deposited is prepared. Adhesive 2 is applied to the surface opposite to the Cu foil 4 of the polyimide tape 1 with a predetermined thickness, and a thickness of 25 μm is applied thereon. The following Cu foil 3 is roll laminated.
[0019]
Next, as shown in FIG. 3B, a hole 4C having a predetermined area is formed at the device hole forming position of the Cu foil 4, and a hole 4D having a diameter of 30 to 500 μm is formed at the via hole forming position. It is formed by etching.
[0020]
Subsequently, as shown in FIG. 3C, laser processing is performed on portions exposed from the holes 4C and 4D of the polyimide tape 1 using the Cu foil 4 as a mask to form device holes 1A and via holes 1B. .
[0021]
Thereafter, as shown in FIG. 3D, the Cu foils 3 and 4 are subjected to photo application and etching to form a signal wiring pattern 3A having a pitch between wirings of 100 μm or less and a power / ground wiring pattern 4A. Form each one.
[0022]
Further, as shown in FIG. 3E, a solder resist 5A is applied to a predetermined region of the signal wiring pattern 3A, and a predetermined region around the via hole 1B is left as shown in FIG. The solder resist 5B is applied to the power / ground wiring pattern 4A.
[0023]
Finally, as shown in FIG. 2, electric solder plating is performed at a current density greater than 5 A / dmm to grow a solder plating layer 15 in the via hole 1B, and the signal wiring pattern 3A and the power / ground wiring pattern 4A Connect.
[0024]
According to such a two-layer wiring TAB tape, grown solder plating layer 15 in the via hole 1B by electrical solder plating, both sides of the signal wiring pattern 3 A and the wiring pattern 4 A power ground polyimide tape 1 Since they are connected, the configuration can be simplified, and the cost can be reduced and the productivity can be improved.
[0025]
In the first embodiment, the reason why the thickness of the Cu foil is 25 μm or less is that the pitch between the wiring patterns can be etched up to 80 μm, and the thickness of the Cu foil can be etched up to 35 μm. This is because if the thickness of the Cu foil is not more than 25 μm, etching cannot be performed if an attempt is made to reduce the thickness to 80 μm or less. Further, the reason for setting the thickness of the polyimide tape 1 to 20 to 75 μm is that the thickness is preferably 75 μm or less for the limitation of the polyimide casting method, and the minimum is 20 μm to ensure the electrical insulation and the strength of the tape conveyance. This is because thickness is required. Furthermore, the reason for setting the diameter of the via hole 1B to 30 to 500 μm is to cope with the miniaturization of the wiring pattern. Furthermore, the reason why the electric solder plating is performed at a current density greater than 5 A / dmm is to ensure the continuity between the signal wiring pattern 3A and the power / ground wiring pattern 4A. That is, when the current density is higher than 5 A / dmm, the inner wall of the via hole 1B is not treated, that is, the signal wiring pattern 3A and the power / ground wiring pattern 4A are spread without forming the conductive film. Can grow.
[0026]
FIG. 5 shows a two-layer wiring TAB tape according to the second embodiment of the present invention. The two-layer wiring TAB tape has a configuration in which the signal wiring pattern 3A and the power / ground wiring pattern 4A are connected to the through hole 1C by the solder plating layer 15 grown by electric solder plating in the first embodiment. have. In this way, even with the connection using the through hole 1C, the same effect as in the first embodiment can be obtained.
[0027]
FIG. 6 shows a two-layer wiring TAB tape according to the third embodiment of the present invention. This two-layer wiring TAB tape is composed of a three-layer CCL material in which Cu foil is laminated on both surfaces of the polyimide tape 1 without using an adhesive, and a signal wiring pattern 3A formed by etching the Cu foil on both surfaces. The power / ground wiring pattern 4A is connected to the through hole 1C by a solder plating layer 15 grown by electric solder plating. The polyimide tape 1 has no device hole, and an IC chip is mounted on the signal wiring pattern 3A via the bumps 6. Solder plating 16 is applied to the chip mounting area of the signal wiring pattern 3A. In such a two-layer wiring TAB tape, the same effects as those of the first and second embodiments can be obtained, and since there is no device hole, the configuration can be further simplified.
[0028]
[Example 1]
An adhesive layer having a thickness of 13 μm is formed on the other surface of the polyimide tape of the two-layer CCL material in which a Cu foil having a thickness of 18 μm is laminated by vapor deposition on one surface of the polyimide tape having a thickness of 50 μm, and the thickness is further formed thereon. Laminated 25 μm Cu foil, 64 holes of 30 μm diameter at the inner lead side and input lead side of the 18 μm thick Cu foil, respectively, and 6 mm square at the device hole forming position Holes were formed by photo application and etching, respectively. Furthermore, laser processing is performed using the Cu foil layer drilled by etching as a mask, 64 via holes each having a diameter of 30 μm on the inner lead side and the input lead side of the polyimide tape, and a 6 mm square device hole in the center. Formed. A signal wiring layer having an inner lead and an input lead with a wiring pitch of 80 μm is formed from a 25 μm thick Cu foil, and a rectangular power supply / ground layer is formed from a 18 μm thick Cu foil by photo application and etching, respectively. did. Next, a solder resist was applied at a thickness of 15 μm, leaving a peripheral diameter of 130 μm of the via hole. Finally, electroplating was performed at a current density of 5 A / dmm using bright solder plating, and a 7 μm thick solder plating layer was grown in the via hole to make the two-layer wiring conductive.
[0029]
Here, in order to evaluate the reliability of the conductive portion of the two-layer wiring, a temperature cycle test with one cycle of −55 ° C. × 30 minutes and 150 ° C. × 30 minutes was performed for 1000 cycles, and the change in conduction resistance was measured. When measured every 200, 500, and 1000 cycles, it was found that there was no increase in resistance, and the reliability due to thermal stress of the conductive portion of the two-layer wiring, that is, the solder plating layer was obtained. In addition, when a migration test was performed for 1000 hours at 85 ° C. and humidity of 85% with a DC bias of 50 V, there was no conduction breakdown of the two-layer wiring, that is, the solder plating layer, and no dielectric breakdown of the two-layer wiring layer. I found out.
[0030]
[Example 2]
A hole with a diameter of 30 μm is formed in the via hole formation position on the inner lead side and the input lead side of one Cu foil of a three-layer CCL material in which a Cu foil of 18 μm thickness is laminated by vapor deposition on both sides of a polyimide tape of 50 μm thickness. 64 pieces were formed respectively by application and etching. Further, laser processing was performed using the Cu foil layer drilled by etching as a mask to form 64 through holes each having a diameter of 30 μm on the inner lead side and the input lead side of the polyimide tape. Then, a signal wiring layer having an inner lead and an input lead with a wiring pitch of 80 μm was formed from one Cu foil, and a square power / ground layer was formed from the other Cu foil by photo application and etching, respectively. Next, a solder resist was applied at a thickness of 15 μm, leaving a peripheral diameter of 130 μm of the via hole. Finally, electroplating was performed at a current density of 6 A / dmm using bright solder plating, a 7 μm thick solder plating layer was grown in the via hole, and the two-layer wiring was made conductive.
[0031]
Here, in order to evaluate the reliability of the conductive portion of the two-layer wiring, a temperature cycle test with one cycle of −55 ° C. × 30 minutes and 150 ° C. × 30 minutes was performed for 1000 cycles, and the change in conduction resistance was measured. When measured every 200, 500, and 1000 cycles, it was found that there was no increase in resistance, and the reliability due to thermal stress of the conductive portion of the two-layer wiring, that is, the solder plating layer was obtained. In addition, when a migration test was performed for 1000 hours at 85 ° C. and humidity of 85% with a DC bias of 50 V, there was no conduction breakdown of the two-layer wiring, that is, the solder plating layer, and no dielectric breakdown of the two-layer wiring layer. I found out.
[0032]
【The invention's effect】
As described above, according to the two-layer wiring board and the manufacturing method thereof of the present invention, the solder plating layer is grown in the through hole or the via hole by electric solder plating, and the wiring patterns on both sides of the insulating substrate are connected. Therefore, the configuration can be simplified, cost can be reduced, and productivity can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a first embodiment of the present invention.
FIG. 2 is a cross-sectional view of a via hole in the first embodiment.
FIG. 3 is a cross-sectional view showing a manufacturing process in the first embodiment.
FIG. 4 is a sectional view showing a manufacturing process in the first embodiment.
FIG. 5 is a cross-sectional view showing a second embodiment of the present invention.
FIG. 6 is a sectional view showing a third embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a conventional two-layer wiring TAB tape.
FIG. 8 is a cross-sectional view of a via hole in a conventional two-layer wiring TAB tape.
FIG. 9 is a sectional view showing a conduction structure of a two-layer wiring of a conventional two-layer wiring board.
FIG. 10 is a cross-sectional view showing a conduction structure of a two-layer wiring of a conventional two-layer wiring board.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Polyimide tape 1A Device hole 1B Via hole 1C Through hole 2 Adhesive 3 Cu foil 3A Signal wiring pattern 4 Cu foil 4A Power supply / ground wiring pattern 4B Cu vapor deposition layer 4C, 4D Hole 5, 5A, 5B Solder resist 6 Bump 7 IC chip 8 Insulating substrate 9, 10 Wiring pattern 11 Carbon black 12 Cu plating layer 13 MnO 2 layer 14 Conductive polymer 15 Solder plating layer 16 Solder plating

Claims (4)

絶縁性基板の表面の配線パターンと裏面の配線パターンを、前記絶縁性基板に形成されたスルーホール、或いはバイアホールを介して接続した２層配線基板において、
前記表面の配線パターンと前記裏面の配線パターンは、前記スルーホール、或いはバイアホール内に形成したはんだめっき層によって接続されてなり、
前記はんだめっき層は、前記表面の配線パターン及び前記裏面の配線パターンを電極として、５Ａ／ｄｍｍより大きい電流密度で電気めっきを行うことにより、前記スルーホール、或いはバイアホールの内壁を除くホール内にはんだめっきが成長させられた構成を有してなることを特徴とする２層配線基板。In the two-layer wiring board in which the wiring pattern on the front surface and the wiring pattern on the back surface of the insulating substrate are connected through the through holes or via holes formed in the insulating substrate,
The wiring pattern on the front surface and the wiring pattern on the back surface are connected by a solder plating layer formed in the through hole or via hole,
The solder plating layer is formed in the hole excluding the inner wall of the through hole or via hole by performing electroplating at a current density greater than 5 A / dmm using the wiring pattern on the front surface and the wiring pattern on the back surface as an electrode. A two-layer wiring board having a structure in which solder plating is grown. 前記絶縁性基板は、厚さ７５μｍ以下のポリイミドテープによって構成され、
前記スルーホール、或いはバイアホールは、３０〜５００μｍの直径を有し、
前記表面の配線パターンと前記裏面の配線パターンは、２５μｍ以下の厚さと１００μｍ以下の配線間ピッチを有すると共に一方がデバイスホールに突出し、且つ、表面にソルダレジスト被覆層が施された構成を有する請求項１記載の２層配線基板。The insulating substrate is composed of a polyimide tape having a thickness of 75 μm or less,
The through hole or via hole has a diameter of 30 to 500 μm,
The wiring pattern on the front surface and the wiring pattern on the back surface have a thickness of 25 μm or less and an inter-wiring pitch of 100 μm or less, one of which protrudes into a device hole, and a solder resist coating layer on the surface. Item 2. A two-layer wiring board according to Item 1. 前記絶縁性基板は、厚さ７５μｍ以下のポリイミドテープによって構成され、
前記スルーホール、或いはバイアホールは、３０〜５００μｍの直径を有し、
前記表面の配線パターンと前記裏面の配線パターンは、２５μｍ以下の厚さと１００μｍ以下の配線間ピッチを有すると共にデバイス搭載領域を除く領域の表面にソルダレジスト被覆層が施された構成を有する請求項１記載の２層配線基板。The insulating substrate is composed of a polyimide tape having a thickness of 75 μm or less,
The through hole or via hole has a diameter of 30 to 500 μm,
2. The wiring pattern on the front surface and the wiring pattern on the back surface have a thickness of 25 μm or less and a pitch between wirings of 100 μm or less, and a structure in which a solder resist coating layer is applied to the surface of the region excluding the device mounting region. The two-layer wiring board as described. 絶縁性基板に穴を形成する第１の工程と、
前記絶縁性基板の表面及び裏面に配線パターンをそれぞれ形成する第２の工程と、
前記表面の配線パターン及び前記裏面の配線パターンをそれぞれ電極として、５Ａ／ｄｍｍより大きい電流密度で電気めっきを行うことにより、前記穴の内壁を除く前記穴内にはんだめっき層を成長させながら形成し、前記表面の配線パターンと前記裏面の配線パターンとを互いに接続する第３の工程と、
を含んでなることを特徴とする２層配線基板の製造方法。A first step of forming a hole in the insulating substrate;
A second step of forming wiring patterns on the front and back surfaces of the insulating substrate,
By performing electroplating at a current density greater than 5 A / dmm using the wiring pattern on the front surface and the wiring pattern on the back surface as electrodes, respectively, a solder plating layer is formed while growing in the hole excluding the inner wall of the hole, A third step of connecting the wiring pattern on the front surface and the wiring pattern on the back surface to each other;
A method for manufacturing a two-layer wiring board, comprising:
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