以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。この実施の形態では電子源及びその製造方法と、これら複数の電子現を用いた画像形成装置について説明する。本実施の形態の電子放出素子を複数個、基板上に配列し、電子源あるいは画像形成装置が構成できる。
基板上の配列方式には、例えば従来例で述べた、多数の表面伝導型電子放出素子を並列に配置し、個々の素子の両端を配線にて結線した電子放出素子の行を多数配列し(行方向と呼ぶ)、この配線と直交する方向に(列方向と呼ぶ)、該電子源の上方の空間に設置された制御電極(グリッドと呼ぶ)により電子を制御駆動する梯子状配置、及び次に述べるm本のX方向配線の上にn本のY方向配線を層間絶縁層を介して設置し、表面伝導型電子放出素子の一対の素子電極にそれぞれ、X方向配線、Y方向配線とを接続した配列法があげられる。以降、これを単純マトリクス配置と呼ぶ。次にこの単純マトリクス配置について詳述する。
本実施の形態に係る表面伝導型電子放出素子の3つの基本的特性の特徴、即ち、
第1に、本素子はある電圧(閾値電圧と呼ぶ、図10中のVth)以上の素子電圧を印加すると、急激に放出電流Ieが増加し、一方、閾値電圧Vth以下では、放出電流Ieがほとんど検出されない。即ち、放出電流Ieに対する明確な閾値電圧Vthを持った非線形素子である。
第2に、放出電流Ieが素子電圧Vfに依存するため、放出電流Ieは素子電圧Vfで制御できる。
第3に、アノード電極94に捕捉される放出電荷は、素子電圧Vfを印加する時間に依存する。即ち、アノード電極94に捕捉される電荷量は、素子電圧Vfを印加する時間により制御できる。
以上によれば、単純マトリクス配置された表面伝導型電子放出素子においても表面伝導型電子放出素子からの放出電子は、閾値電圧以上では、対抗する素子電極間に印加するパルス状電圧の波高値と巾で制御される。一方、閾値電圧以下では、殆ど放出されない。この特性によれば、多数の電子放出素子を配置した場合においても、個々の素子に、上記パルス状電圧を適宜印加すれば、入力信号に応じて、表面伝導型電子放出素子を選択し、その電子放出量が、制御できることになる。
以下この原理に基づき構成した電子源基板の構成について、図11を用いて説明する。111は絶縁性基板、112はX方向配線、113はY方向配線、114は表面伝導型電子放出素子、115は結線である。尚、表面伝導型電子放出素子114は、前述した平面型あるいは垂直型どちらであってもよい。
同図において、絶縁性基板111は、前述したガラス基板等であり、その大きさ及びその厚みは、絶縁性基板111に設置される表面伝導型素子の個数及び個々の素子の設計上の形状、及び電子源の使用時、容器の一部を構成する場合には、その容器を真空に保持するための条件等に依存して適宜設定される。m本のX方向配線112は、DX1,DX2,…,DXmからなり、絶縁性基板111上に、例えば真空蒸着法、印刷法、スパッタ法等で形成して所望のパターンとした導伝性金属等からなり、多数の表面伝導型素子にほぼ均等な電圧が供給される様に、材料、膜厚、配線巾が設定される。Y方向配線113は、DY1,DY2,..DYnのn本の配線よりなり、X方向配線112と同様に、真空蒸着法、印刷法、スパッタ法等で形成し、所望のパターンとした導伝性金属等からなり、多数の表面伝導型素子にほぼ均等な電圧が供給される様に、材料、膜厚、配線巾等が設定される。これらm本のX方向配線112とn本のY方向配線113間には、不図示の層間絶縁層が設定され、電気的に分離されて、マトリックス配線を構成する(このm,nは共に正の整数)。
不図示の層間絶縁層は、真空蒸着法、印刷法、スパッタ法等で形成されたSiO2 等であり、X方向配線112を形成した絶縁性基板111の全面あるいは一部に所望の形状で形成され、特に、X方向配線112とY方向配線113の交差部の電位差に耐える様に、膜厚、材料、製法が、適宜設定される。X方向配線112とY方向配線113は、それぞれ外部端子として引き出されている。
さらに前述と同様にして、表面伝導型放出素子114の対抗する電極(不図示)が、m本のX方向配線112とn本のY方向配線113と、真空蒸着法、印刷法、スパッタ法等で形成された導伝性金属等からなる結線115によって電気的に接続されているものである。
ここで、m本のX方向配線112とn本のY方向配線113と結線115と対向する素子電極の導伝性金属は、その構成元素の一部あるいは全部が同一であっても、またそれぞれ異なってもよく、Ni,Cr,Au,Mo,W,Pt,Ti,Al,Cu,Pd等の金属あるいは合金及びPd,Ag,Au,RuO2 ,Pd−Ag等の金属あるいは金属酸化物とガラス等から構成されるの印刷導体,In2O3 −SnO2 等の透明導体及びポリシリコン等の半導体導体材料等より適宜選択される。また表面伝導型電子放出素子は、絶縁性基板111あるいは、不図示の層間絶縁層上のどちらに形成してもよい。
また、詳しくは、後述するが、前記X方向配線112には、X方向に配列する表面伝導型放出素子114の行を、入力信号に応じて走査するための走査信号を印加するための不図示の走査信号発生手段が電子的に接続されている。
一方、Y方向配線113には、Y方向に配列する表面伝導型放出素子114の列の各列を、入力信号に応じて変調するための変調信号を印加するための不図示の変調信号発生手段が電気的に接続されている。
さらに、表面伝導型電子放出素子に各素子に印加される駆動電圧は、当該素子に印加される走査信号と変調信号の差電圧として供給されるものである。
上記構成において単純なマトリクス配線だけの個別の素子を選択して独立に駆動可能になる。
ここで上述した表面伝導型放出素子をフォーミング処理する際、上記の配線を通して素子に給電するのであるが、前記した問題点より、フォーミング時の印加電圧が配線による電位効果の分布、配線での発熱ダメージ等で、各素子の放出電子量に分布が発生し、電子源として使用する際、単純なドライバで均一な電子量を得ることが困難になる。これにより画像形成装置として使用する場合は、輝度の分布が発生するという欠点を有している。
そこで前述した本実施の形態の複数の電子放出素子のフォーミングを用いてこの問題を解決したわけである。以下に1つ1つの手段毎に好ましい実施態様を説明する。
前述した手段のうち、まずA−1について説明する。
図11に示した単純マトリクス配置電子源においてX方向の配線端子DX1からDXmまですべてに電位V2を印加すると共に、任意に選択した少なくとも1本以上のY方向配線端子DYiに、V2とは異なる電位V1を印加し、残りのY方向配線端子すべてに電位V2を印加するというものである。本実施の形態によれば、任意に選択したY方向配線に接続している電子放出部形成用薄膜にのみ(V1−V2)[V]の電圧が印加され、他の非選択の電子放出部形成用薄膜には(V1−V2=0)[V]の電圧が印加されて、フォーミングが行われ、この工程が順次繰り返されることによりフォーミングが終了する(これをライン・フォーミングと呼ぶ)。
即ち、選択されていない電子放出部形成用薄膜の電極がフローティング(電位不定)状態になったり、フォーミングを実施中の電子放出部形成用薄膜に印加している電圧がマトリクス配線を介して回り込むことがないため、フォーミングを実施していない電子放出部形成用薄膜が静電気により破壊もしくは損傷したり、フォーミング中の電子放出部形成用薄膜に印加中の電圧の影響を受けて、電子放出部が変質したりすることを防止でき、各素子の特性を均一にできることになる。
ここで、前記電位V1及びV2は必ずしも時間的に変動のない一定電子(DC)に限るものではなく、三角波あるいは矩形波等のパルス上の波形も含むものである。また、上記V1、V2の両方をDC波形あるいはパルス状の波形としたり、どちらか片方をパルス状の波形としてもよい。この時、フォーミング処理を実施しようとする電子放出部形成用薄膜に印加される電圧(V1−V2)[V]は、フォーミングにより電子放出部を形成するに足りる電圧波形が供給されていればよく、パルス状波形の場合には、上記(V1−V2)[V]はピーク電圧をいうものである。また、フォーミング処理を実施するために任意に選択される列は、同時に1列であっても複数列であってもよく、同時に複数列を選択する場合は、フォーミングにより発生する熱による基板内の温度分布を考慮して、例えば千鳥状に選択して温度分布を均一化するのが好ましい。また、複数列を同時にフォーミングする場合、フォーミングに要する時間を短縮できるものの、電圧源には大きな電流容量が必要となる。従って、本実施の形態では、フォーミングに要する時間と電圧源の電流容量とを考慮し、最も経済的効果の高い数を選択し、並列でのフォーミングを行うことが望ましい。
さらに上述したX方向配線とY方向配線のいずれを選択し、ラインフォーミングをするかについては以下のようにして決定するのが好ましい。
表面伝導型放出素子を用いた単純マトリクスの表示装置の等価回路を図12に示す。Rが素子抵抗、rx,ryが1画素あたりの横あるいは縦方向配線抵抗である。また、横方向(行方向)の素子数をNx、縦方向(列方向)の素子数をNyとする。この表示装置をフォーミング処理する際、通常1列あるいは1行ずつを一括してフォーミングする。なお、ここでいう一括フォーミングとは、多数の素子に対して所定の給電部(1ケ所あるいは複数)から電力を供給してフォーミングすることを指しており、必ずしも多数の素子を同時にフォーミングすることを意味するものではない。ラインフォーミングを模式的に示したのが図13の等価回路である。ここで装置(パネル)外の配線等のインピーダンスはrx,ry,Rに比べ無視できるとしている。ここでは横方向(接地部からkラインめ)に一括してラインフォーミングする例を示す。図13からも明らかなように、素子抵抗R、配線抵抗rx,ryにばらつきがない場合、各素子にかかる分圧は必ず給電部に最も近い素子のそれが最大となる。また、フォーミングされた素子の抵抗はフォーミング前の抵抗Rに比べて2〜3桁以上も大きい。従って、ラインフォーミングすると給電側から順次切れていく。そして、(n−1)番目まで切れていて、次にn番目の素子をフォーミングする時の等価回路は図14となる。即ち、この状態でも最も給電部に近いn番目の素子が切れて、次の時点での等価回路は図14よりも1素子少ない梯子状のものとなる。(n−1)番目の素子まで切れている状態で、給電部に一定の電圧V0を印加したとすると、n番目の素子にかかる電圧は次式で与えられる。
V(k,n)={1-k ×ry/R-n×(Nx-n+1)×rx/R}V0 (1)
なお、上式の導出は、一般的な4端子マトリクスの(Nx−n+1)段のシリーズとして容易に計算できる。ここで、rx,ryはRに比べ十分小さいとした。また、これを電力で現すと、n番目の素子にかかる電力は次式で与えられる。
P(k,n)={1−2×k×ry/R-2×n×(Nx-n+1)×rx/R}×V0×V0/R (2)
つまり、V,Pはk,nの関数であり、ラインフォーミングの方向の素子アドレスnの2次、他方向の素子アドレスkの1次で変化することがわかる。
図15に電圧あるいは電力のパネル内分布の模式図を示す。
しかしながら、上記のようなラインフォーミング方法には、次のような問題点がある。即ち、図15にみられるように給電部に一定の電圧を供給しても素子のアドレスによってその素子が切れる時にかかる電圧、及び電力に差がでてしまう。この現象は画素数が大きくなり、また配線抵抗が素子抵抗に比べ大きくなってくるとより大きな影響を及ぼす。各素子が切れる直前に印加される電力のn方向の最大最小の差は次式となる。即ち、電力最大となるのは給電端(n=1)の時で、最小となるのは中央部(n=Nx/2) のときであり、P0=V0 ×V0/Rとして、
P(k,1)−P(k,Nx/2)〜Nx×Nx/2×(rx/R)×P0 (3)
但し、Nx≫1である。
また、k方向の最大・最小の差は、最大となるのが給電端(k=1)で、最小となるのが接地端(k=Ny)であるから、次式となる。
P(1,n)−P(Ny,n)〜2×Ny×(ry/R) (4)
但し、Ny≫1である。
上記2式よりわかるように、特にラインフォーミング方向の画素数が大きくなると急激に画素間のフォーミング条件に差がでてくることになる。従って、大画面化に際して無視できない悪影響を及ぼすことになる。
図15の例は、給電部が行(あるいは列)の1端にある場合であるが、給電部が両端にある場合は、系の対称性から、一括フォーミングされる行(あるいは列)の両端部及び中央部で各素子が切れる直前に印加される電力が大きく、両端から1/4ライン長付近では小さくなり、やはり素子アドレスによってばらつきが生じてしまう。ここで、給電方式を一般化するために、新たにN'を導入する。この時、片側給電の場合N'=N,両側給電の場合N'=N/2。
結局、単純マトリクスをラインフォーミングする場合、給電部に一定の電圧V0を印加したとき、n番目の素子にかかる電力は次式で与えられる。
P(k,n)={1−2×k×ry/R-2×n×(N'-n+1)×rx/R}P0:P0=V0 ×V0/R (5)
n方向の最大最小の差:ΔP=N'×(N'/2)(rx/R)P0 (6)
k方向の最大最小の差:ΔP=2×K ×(ry/R)×P0 (7)
尚、両側給電の場合は、n≦Nx/2に対して、n>Nx/2でも対応する。
さらに、表面伝導型電子放出素子が単純マトリクス配列ではなく、1次元梯子状に配列された場合も同様の問題点を有する。図16(a)〜図16(c)に、いくつかの例において、等価回路と給電部に一定電圧を印加した場合に各素子が切れる直前の印加電力の素子アドレスによる違いの例を示す。素子数はN、配線抵抗は1素子あたりr、素子抵抗はRとする。
(a)は、給電部が梯子状ラインの一端に1ケ所配置され、他端に接地部が1ケ所配置されている例であり、給電部に電圧V0を印加したとき、(n−1)番目まで切れて、n番目が切れる時にかかる電力はnの関数として、
P(n)={1+(n×n+n-N×N-3×N-2)×(r/R)}×P0;P0=V0×V0R, (8)最大最小の差は、
ΔP=P(N)−P(1)=(N+2) ×(N-1) ×P0 (9)
となる。
(b)は、給電部と接地部が梯子状ラインの同じ側の端部に配置されている例で、
(c)は、給電部と接地部が梯子状ラインの両端にそれぞれ1ケ所ずつ配置されている例である。(a)の場合と同様にP(n), ΔP を求めると、 P(n)={1-4×n×(N'n+1)×(r/R)}×P0;P0=V0×V0/R (10)
ΔP=P(1)-P(N'/2)=N' ×N'×(r/R) ×P0 (11)
(b)の場合N'=N、(c)の場合N'=N/2(nはN/2に関して対称に考える).
本図からわかるように、1次元配列の場合においても給電部に一定の電圧を印加しても、各素子が切れる直前に印加される電力は、素子アドレスによってばらつく事になる。
従って、電子放出部形成用薄膜を2次元に配列した装置を1ラインずつ一括して通電フォーミングする際、各素子に印加される電力のばらつきを小さくできる方向(行あるいは列)を選択してフォーミングすることができればよいわけである。
より詳しくは、2次元の方向をx,y方向とし、各方向の素子数をNx,Ny各方向の1素子あたりの配線抵抗をrx,ryとして、
(Nx×Nx-a×Nx)×rx≦(Ny×Ny-a×Ny) ×ryなら、x方向にフォーミングする (12)
(Nx×Nx-a×Nx)×rx>(Ny×Ny-a×Ny)×ryなら、y方向にフォーミングする (13)
ことを特徴とするマルチ電子源のフォーミング方法である。尚、ここで給電部がxあるいはyの片端にある場合(図17(a))はa=8、給電部がxあるいはyの両端にある場合(図17(b))はa=24である。なおここでは各素子が切れる時にかかる電力によって方向を決定した。
ここで、簡単に上記条件式を説明しておく。通電フォーミングは、熱的な現象と考えられるので、各素子に印加される電力が問題となる。従って、前述の式、 P(k,n)={1-2×k×r'/R-2×n×(N-n+1)×r/R}×P0;P0=V0×V0/R (14)
で考える。ここで、x方向のフォーミングの時は、r=rx,r'=ry,N=Nx、y方向の時は、r=ry,r'=rx,N=Nyとする。すると、給電部がxあるいはyの1端のみにある場合、前に定義したx,y方向の素子数Nx,Nyと素子アドレス(x,y)=(n,k)、素子抵抗R、配線抵抗rx,ry等を用いて、以下のように書くことができる。
(1)x方向に一括フォーミングする場合、
P(k,n)={1-2×n×(Nx-n+1)×(rx/R)-2×k ×(ry/R)}×P0;P0=V0×V0/R (15)
pが最大となるのはn=k=1 、最小となるのはn=Nx/2,k=Ny のときである。
面内での最大値:P(1,1)/P0=1−2×Nx×(rx/R)-2×(ry/R)
(16)
面内での最小値:P(Nx/2,Ny)/P0 〜1-Nx×Nx/2×(rx/R)-2×Ny×(ry/R) (17)
面内のばらつき:
Px={P(1,1)-P(Nx/2,Ny)}/P0 〜(Nx×Nx/2−2×Nx)×(rx/R)+2×Ny×(ry/R) (18)
(2)y方向に一括フォーミングする場合
P(n,k)={1−2×n×(rx/R)−2×k×(Ny-k+1)×(ry/R)}×P0;P0=V0×V0/R (19)
pが最大となるのはn=k=1,最小となるのはn=N,k=Ny/2のときである。
面内での最大値:P(1,1)/P0=1−2×(rx/R)-2×Ny×(ry/R)
(20)
面内での最小値:P(Nx,Ny/2)/P0 〜1-2 ×Nx×(rx/R)-Ny×Ny/2×(ry/R) (21)
面内のばらつき:
Py={P(1,1)-P(Nx,Ny/2)}/P0 〜2×Nx×(rx/R)+(Ny×Ny/2-2×Ny) ×(ry/R) (22)
従って、Px≦Pyつまり(Nx×Nx-8×Nx)×rx≦(Ny×Ny-8×Ny)×ryなら、x方向に一括してフォーミングしたほうがよく、Px>Py つまり(Nx×Nx-8×Nx) ×rx>(Ny×Ny-8Ny)×ryなら、y方向に一括してフォーミングしたほうがよい。また、給電部がxあるいはyの両端にある場合、一括してフォーミングするラインの中央に対して対称である事を考えれば、条件式は
(Nx×Nx−24×Nx)×rx (Ny×Ny−24×Ny)×ryの大小で設定される。
以上のように、2方向の配線抵抗と素子数との関係により、ラインフォーミングに適した方向が決まる。
フォーミング処理の電圧波形としては図8と同様であり、適宜設定される。
続いて、前述した手段のうちA−2について説明する。
図18に示す構成により行配線(DX1 - m)及び列配線(DY1 - n)にフォーミング電源(電位はV1またはV2)を接続してフォーミングを行う。この時、全行配列のうちk本に電位V1を、残りの(m−k)本に電位V2を印加し、同様に全列配線のうちL本に電位V2を、残りの(n−L)本に電位V1を印加する。これにより、全電子放出部形成用薄膜のk×L+(m−k)×(n−1)個の電子放出部形成用薄膜が選択され、選択された電子放出部形成用薄膜では、図6の素子電極65、66間に電圧V2−V1が印加され、電子放出部形成用薄膜の部位に構造の変化した電子放出部63が形成される。
次に、列配線(あるいは行配線)に接続した電位V1とV2とを入れ換えることにより、先に選択されなかった残りの電子放出部形成用薄膜が選択され、同時にフォーミングを施すものである。またフォーミング処理の電圧波形としては図8に示すようなものを用いる。
前述の手段(A−1)との相違は、(A−1)がライン単位でフォーミングするのに対し、これはブロック単位でフォーミングするところが異なり、効果は(A−1)と同様に、未フォーミングの電子放出部形成用薄膜への電圧の回り込みが無くなり、また、同時にフォーミング電圧が印加される電子放出部形成用薄膜数が1/2に少なくなることにより、配線を流れる電流値も小さくなるため、配線での電位降下による表面伝導型電子放出素子特性のばらつきも小さく抑えられる。
次に前述の手段のうち(B−1)について説明する。
この製造法の特徴を図19(a)のブロック図、及び図19(b)の回路図、そして、図19(c)の素子単体断面図を用いて説明する。
図19(a)において、191はマルチ電子源、192は電気的接続手段、193は温度コントローラ、194はフォーミング電源、195は温度検知器、また、実線で囲った部分が本実施の形態の通電処理装置196を示している。マルチ電子源191は、前述した電子放出素子が複数並んだデバイスで、共通配線で各素子は接続されている。192は191の並列した電子放出素子の複数部分で、電気的接続を行う機構を有するものであり、図19(b)に示したように、マルチ電子源の各部に抵抗rf1,rf2を介して接続される。ここでこの電気的接続手段は、前記電子放出素子の共通配線のような形状の制限(薄膜形状、画像形成装置を想定した場合1画素に納まるサイズ)がないため、抵抗rf1,rf2を共通配線の素子間抵抗rに比較して十分に小さい値にしている。図19(b)のように、1列に並んだ電子放出素子の複数部分で接続し、電源VEから電圧を印加したとき、rf2による電位降下の大きさは並列配線数が少なく、抵抗が非常に小さいため十分に小さい値となり、共通配線への接続部に印加される電圧はほぼ等しくなる。また、各接続点からみた並列抵抗は、左右等しい数の素子が接続されるため、どれも等しい値となる。この結果、各素子に直接印加される電圧のばらつきは共通配線を用いて通電した場合に比較して格段に小さくできるようになった。
さらに、上記接続機構FCに用いる材料に熱伝導性のよいものを使い、その後段に熱容量の大きなものを設け、加熱、冷却機構及びそれを制御する機構を備えた構成としている。この構成により、上記接続機構FCは素子に通電するためだけではなく熱の伝導路としても働き、素子電極を通して電子放出部の温度を変化させる機能を有するものとなる。接続部の模式的断面図を図19(c)に示した。同図において、195は基板、65及び66は電気的接続を得るための素子電極、64は電子放出部を含む薄膜、63は電子放出部を示し、197は熱伝導路となる電気的接続手段を示している。なお、図19では、素子電極上で電気的接続手段と接続しているが、むろん、配線上で行ってもよい。
197の接続手段を構成する材料は銅、アルミニウム、インジウム、銀、金、タングステン、モリブデン等の金属や、真鍮、ステンレス等の合金を使用している。また、配線との接触抵抗を小さくし、複数の接触部での接触抵抗の分布を小さく抑えるため、剛性の高い金属の表面を低抵抗金属でコーティングした接続手段を設けたり、各接続手段には、接触する配線に対し数十g以上の荷重がかかる不図示の荷重印加機構を備えていることが望ましい。この荷重印加機構は弾性部材により構成され、例えばコイルバネ、板バネ等が用いられる。
また、上記電気的接続手段はマトリクス配線の一例あるいは複数列に接続し、一列あるいは複数列を同時にフォーミングしてから、接続する列をずらし、順次全体をフォーミングするものであるが、電気的接続手段の数を多くすれば全体を同時にフォーミングすることも可能である。
さらに、上記した単純マトリクス構成では絶縁層の下層の配線上に電気的接続手段を設ける場合、接触部にコンタクト用の窓を形成することとし、該下層配線の電気的接続手段との接触部には低抵抗金属がコーティングされていることが好ましい。また、上記手段(A−1)と組み合わせることにより、X方向の配線あるいはY方向の配線の一方、即ち、フォーミング電圧を印加するため選択された列の配線にのみ複数の電気的接続手段を設け、同方向の非選択配線及び他方の方向の配線は端子から電圧を印加するだけでも十分効果が期待できる。
ここまでは単純なマトリクス配置の電子源におけるフォーミング手段について述べたが、この手段(B−1)は、前述した梯子状配置の電子源に対しても同様に利用可能である。
上記構成で、素子電極を冷却しながらフォーミング電圧を印加すると、フォーミング電流Ifによるジュール熱で微粒子膜が昇温し、この時の温度プロファイルは冷却を行い従来の方法と比較し、急峻になる。これは素子から発生した熱は基板となる石英あるいはガラスと比較して金属電極からの逃げが大きく、この金属電極を上記接続手段197を通して冷却することで、伝導による熱の逃げの効率が大幅に改善されるためである。
我々は電子放出部が通電の熱による素子の温度プロファイルのピーク位置で発生することを確認し、この温度が亀裂形成の起因であると考えた。
従来、電極間隔が10μm以上になると温度プロファイルもブロードになり、そのため電子放出部のばらつきが顕著になると考えたわけである。よって本実施の形態のように、電極の温度を低く制御して温度プロファイルを急峻にすれば電極間隔を広げても電位放出部のばらつきは小さくなるという可能性が生まれる。
実際、本実施の形態の通電処理方法で温度制御しながらフォーミングしたところ電極間隔を10μm以上に広げても微粒子膜の温度プロファイルが急峻で、ピーク領域の幅は狭くなり、その結果、電子放出部のばらつきが少なく抑えられるようになった。
さらに上記構成で複数並んだ電子放出素子の各部を一定の温度に制御することも可能となり、従来問題となったマルチ電子源のデバイス中央部、端部の温度差も無くなり、これにより、フォーミング時の電子放出部ばらつきも少なくなった。
次に前述の手段(B−2)について説明する。
まず、複数個の電子放出素子を共通に接続する行または列方向の配線のうち、少なくとも一方を所定間隔で分割した構成、あるいは所定間隔で高インピーダンス部分を設けた構成の実現方法について説明する。
図20Aに梯子状配線、図20B単純マトリクスの一部を分割した形状を示す。配線はフォトリソ技術あるいは印刷技術により作製されるが、いずれの場合も予めマスクパターンに分割用ギャップ部分を設けておけば、所定間隔で分割ギャップのある配線は容易に得られる。また当然ながら連続した配線を作製しておいて、YAGレーザによる溶融切断、あるいはダイシングソーによる機械的切断を行っても所定間隔で分割ギャップのある配線を得ることができる。
次に高インピーダンス部分を設ける方法は以下の方法がある。上述のようにして得られた分割ギャップ上にニッケル−クロム合金薄膜等の抵抗率の高い金属を蒸着してパターニングして得る(図20)。また或は連続した配線を作製しておいて、その一部の配線幅を非常に狭くしておく、あるいはフォトリソ技術の中のミリング技術により一様に作製した配線の厚さを一部薄膜化することにより得られる。
次にこの構成の基板に給電して、特定の素子にフォーミング電圧を印加し、フォーミング処理を行う。ここで給電方法は、配線端から給電し、配線端に近い分割領域内の素子からフォーミング処理を施して、前述の手段(B−1)で用いる特別な電気的接続手段と同様な手段を用いて給電する。
次に所定部分をフォーミングした後、分割ギャップ部分あるいは高インピーダンス部分を短絡する方法について説明する。
まず単純にAuやAl材料によるワイヤボンディング、あるいはリボンボンディングにより短絡する方法がある。別の方法として以下の方法がある。まずギャップ部の片側、あるいは高インピーダンス部分近傍、あるいは高インピーダンス部分の一部分に、金−鉛ペーストあるいはInやBiを含む低融点金属をマイクロディスペンサーによる塗布、あるいはフォトリソ技術を用いて製膜しておく。レーザ光や赤外線照射やヒータ加熱によりペーストあるいは低融点金属を加熱融解させて、分割ギャップ部分あるいは高インピーダンス部分をその融解した金属で埋めるようにして短絡(接続)させる。あるいは高インピーダンス部分に電流を集中させることにより、高インピーダンス部分の温度が上昇し、上述の他の加熱方法と同じ結果が得られる。
次に前述の手段(B−3)について説明する。
単純マトリクス配置あるいは1次元梯子状に配列した各素子がフォーミングされる時点での印加電力あるいは印加電圧が全素子で一定になるように、給電部に印加する電圧を制御しながら、1行あるいは1列を一括してフォーミングする方法を以下に示す。従来の問題点で述べたフォーミングに必要な外部端子供給電圧の変動を考慮すると、一括してフォーミングする行(あるいは列)のうち、どの素子までがフォーミング済なのかを検知しながら給電部に印加する電圧を制御して一括フォーミングを行うことにより、全素子に対して一定のフォーミング条件を保つことができる。
2次元単純マトリクス配列の場合においては、給電部が行(あるいは列)の1端にある場合、一括フォーミングする行(あるいは列)の両端部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、中央部付近にある素子をフォーミングするときは給電部に印加する電圧を大きくすればよい。また、給電部が行(あるいは列)の両端にある場合、一括フォーミングする行(あるいは列)の両端部及び中央部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、両端から1/4ライン長付近にある素子をフォーミングするときは給電部に印加する電圧を大きくすればよい。また、一括してフォーミングされる行(あるいは列)に対向する列(あるいは行)の一端または両端が接地されている場合、一括してフォーミングされる行(あるいは列)が接地端に近い場合は給電部に印加する電圧を小さくし、遠い場合は大きくすればよい。
さらに、1次元梯子状に素子が配列されていて、給電部が梯子状ラインの一端に1ケ所配置され他端に接地部が1ケ所配置されている場合、給電端部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、接地端部付近にある素子をフォーミングするときは給電部に印加する電圧を大きくする。また、給電部と接地部が梯子状ラインの同じ側の端部に配置されているとき、両端部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、ライン中央部付近にある素子をフォーミングするときは給電部に印加する電圧を大きくする。また、給電部と接地部が梯子状の両側にそれぞれ1ケ所ずつ配置されている場合、両端部及び中央部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、両端から1/4ライン長付近にある素子をフォーミングするときは給電部に印加する電圧を大きくする。
具体的には、例えば、単純マトリクスにおいては、素子アドレス(k,n) の素子を、例えばx方向にフォーミングする時には、(1)式の電圧分布を補って、一定電圧になる様に、給電部には、
V0(k,n)=C'×{1+k×ry/R+n×(N-n+1)×rx/R};C':定数(23)となる様に電圧V0(k,n) を印加すればよい。C'は実験的に最適値を決定する。また、フォーミング済の素子のアドレスを検出するには、例えば給電部と接地部の間のインピーダンスを測定すればよい。このインピーダンスの測定は、一定のパルス高を有する1つあるいは複数のフォーミングパルスを1ブロックとし、ブロックとブロックとの間にフォーミングパルスよりも低い電圧パルスを挿入して行えばよい。図23にパルス印加例を示す。ここで、T1は1マイクロ秒から10ミリ秒、T2は10マイクロ秒から100ミリ秒程度であり、Nは1〜100パルス、Viは0.1V程度である。
ブロック数(インピーダンス測定回数)が少なければフォーミング制御のアルゴリズムは容易となり、ライン全体をフォーミングするための時間も短くできる。一方、ブロック数が多ければ、素子間のフォーミング条件のばらつきを小さく抑えることができる。なお、フォーミングパルスの印加方法、素子アドレスの検出方法は上記に限ったものではなく、一定の条件さえ整えば素子アドレスの検出が不要となりうる。
次に、以上の様にして作製した電子源を用いた表示等に用いる画像形成装置について、まず単純マトリクス構成の装置について、図24と図25(a)(b)を用いて説明する。図24は、画像形成装置の基本構成図にあり、図25は蛍光膜である。
図24において111は、上述の様にして電子放出素子を作製した電子源基板、241は、電子源基板111を固定したリアプレート、246はガラス基板243の内面に蛍光膜244とメタルバック245等が形成されたフェースプレート、242は支持枠であり、リアプレート241は支持枠242及びフェースプレート246をフリットガラス等を塗布し、大気中あるいは窒素中で400〜500度で10分以上焼成することにより封着して、外囲器248を構成する。
図24において、247は、図7における電子放出部63に相当する。112、113は、表面伝導型電子放出素子の一対の素子電極と接続されたX方向配線及びY方向配線である。また、これら素子電極への配線は、素子電極と配線材料が同一である場合は素子電極と呼ぶ場合もある。外囲器248は、上述の如く、フェースプレート246、支持枠242、リアプレート241で構成したが、リアプレート241は主に基板111の強度を補強する目的で設けられるため、基板111自体で十分な強度を持つ場合は別体のリアプレート241は不要であり、基板111に直接支持枠242を封着し、フェースプレート246、支持枠242、基板111にて外囲器248を構成してもよい。
図25(a)(b)において、蛍光膜244は、モノクロームの場合は蛍光体のみからなるが、カラーの蛍光膜の場合は、蛍光体の配列によりブラックストライプあるいはブラックマトリクス等と呼ばれる黒色導電材251と蛍光体252とで構成される。ブラックストライプ、ブラックマトリクスが設けられる目的は、カラー表示の場合に必要となる三原色蛍光体の各蛍光体252間の塗り分け部を黒くすることで混色等を目立たなくすることと、蛍光膜244における外光反射によるコントラストの低下を制御することにある。ブラックストライプの材料としては通常良く用いられている黒鉛を主成分とする材料だけでなく、導電性があり、光の透過及び反射が少ない材料であればこれに限るものではない。
ガラス基板243に蛍光体を塗布する方法はモノクローム、カラーによらず、沈殿法や印刷法が用いられる。
また、蛍光膜244の内面側には通常メタルバック245が設けられる。メタルバックの目的は、蛍光体の発光のうち内面側への光をフェースプレート246側へ鏡面反射することにより輝度を向上すること、電子ビーム加速電圧を印加するための電極として作用すること、外囲器内で発生した負イオンの衝突によるダメージカラーの蛍光体の保護等である。メタルバックは、蛍光膜作製後、蛍光膜の内面側表面の平滑化処理(通常フィルミングと呼ばれる)を行い、その後Al(アルミニウム)を真空蒸着等で堆積することにより作製できる。フェースプレート246には、さらに蛍光膜244の導電性を高めるため、蛍光膜244の外面側に透明電極(不図示)が設けられても良い。前述の封着を行う際、カラーの場合は各色蛍光体と電子放出素子とを対応させなくてはいけないため、十分な位置合わせを行う必要がある。外囲器248は、不図示の排気管を通じ、10-7トール程度の真空度にされ、封止を行われる。
また、外囲器248の封止後の真空度を維持するために、ゲッター処理を行う場合もある。これは、外囲器248の封止を行う直前あるいは封止後に、抵抗加熱あるいは高周波加熱等の加熱法により、外囲器118ないの所定の位置(不図示)に配置されたゲッターを加熱し、蒸着膜を形成する処理であるゲッターは通常Ba等が主成分であり、該蒸着膜の吸着作用により、例えば、1×10-5ないしは1×10-7[Torr]の真空度を維持するものである。
以上の様に完成した本実施の形態の画像表示装置において、各電子放出素子には、容器外端子DOx1ないしDOm,DOy1ないしDPynを通じて電圧を印加することにより電子を放出させ、高圧端子HVを通じ、メタルバック115、あるいは透明電極(不図示)に数kV以上の高圧を印加し、電子ビームを加速し、蛍光膜114に衝突させ、励起・発光させることで画像を表示するものである。なお、容器外端子DOx1ないしDOxm,DOy1ないしDOynは、配線Dx1ないしDxm,DY1ないしDYnとそれぞれ接続されている。
以上述べた構成は、表示等に用いられる好適な画像形成装置を作製する上で必要な概略構成であり、例えば各部材の材料等、詳細な部分は上述内容に限られるものではなく、画像装置の用途に適する様適宜選択する。
次に、前述の梯子型配置の電子源を用いた画像形成装置について図21を用いて説明する。
図21は、梯子型配置のマルチ電子源を備えた画像形成装置のパネル構造を示すための図である。先の単純マトリクス構成の画像形成装置との違いは、電子源(基板S)とフェースプレートの間にグリッド電極を備えていることで、これ以外は同じ部材で同じ構成となる。
基板SとフェースプレートFPの中間には、グリッド電極GRが設けられている。グリッド電極GRは、表面伝導型放出素子から放出された電子ビームを変調するもので、例えば図21のグリッドは、梯子型配置の素子列と直交して設けられたストライプ上の電極に電子ビームを通過させるため、各素子に対応して1個ずつ円形の開口Ghが設けられている。グリッドの形状や設置位置は必ずしも図21のようなものでなくとも良く、開口としてメッシュ上に多数の通過口を設ける事もあり、また例えば表面伝導型放出素子の周囲や近傍に設けてもよい。電子源の電極及びグリッド電極は、真空容器外の制御回路と電気的に接続されている。
本実施の形態の画像形成装置では、素子列を1列ずつ順次駆動(走査)していくのと同期してグリッド電極列に画像1ライン分の変調信号を同時に印加することにより、各電子ビームの蛍光体への照射を制御し、画像を1ラインずつ表示していく。
前述の様にして作製された表示パネルが、画像形成装置として表示動作を行うための電気回路構成の好ましい一例を以下に例示する。
図22は、本実施の形態の製造方法で作製された単純マトリクス上に複数の電子放出素子を配置した電子源を用いて構成した画像形成装置を、NTSC方式のテレビ信号にもとずきテレビジョン表示を行うための駆動回路の概略構成をブロック化で示したものである。
図中、221は前記表示パネルであり、また、222は走査回路、223は制御回路、224はシフトレジスタ、225はラインメモリ、226は同期信号分離回路、227は変調信号発生器、VX及びVaは直流電圧源である。
以下、各部の機能を説明してゆくが、まず表示パネル221は、端子Dx1ないしDxm、及び端子Dy1ないしDyn、及び高圧端子HVを介して外部の電気回路と接続している。このうち、端子Dx1ないしDxmには、前記表示パネル内に設けられているマルチ電子源、すなわちM行N列の行列上にマトリクス配線された表面伝導型放出素子群を一行(N素子)ずつ順次駆動してゆくための走査信号が印加される。一方、端子Dy1ないしDynには、前記走査信号により選択された一行の表面伝導型放出素子の各素子の出力電子ビームを制御するための変調信号が印加される。また、高圧端子HVには、直流電圧源Vaより、例えば10K[V]の直流電圧が供給されるが、これは表面伝導型放出素子より出力される電子ビームに蛍光体を励起するのに十分なエネルギーを付与するための加速電圧である。
次に、走査回路222について説明する。同回路は、内部にM個のスイッチング素子を備えるもので(図中、S1ないしSmで模式的に示している)、各スイッチング素子は、直流電圧源VXの出力電圧もしくは0[V](グランドレベル)のいずれか一方を選択し、表示パネル221の端子Dx1ないしDxmと電位的に接続するものである。S1ないしSmの各スイッチング素子は、制御回路223が出力する制御信号Tscan にもとずいて動作するものだが、実際には例えばFETのようなスイッチング素子を組み合わせることにより容易に構成できる。
なお、前記直流電圧源VXは、本実施の形態の場合には前記表面伝導型放出素子の特性(電子放出閾値電圧)に基づき、走査されていない素子に印加される駆動電圧が電子放出閾値電圧以下となるような一定電圧を出力するように設定されている。また、制御回路223は、外部より入力する画像信号に基づいて適切な表示が行われる様に各部の動作を整合させるように制御し、次に説明する同期信号分離回路226より送られる同期信号Tsyncに基づいて、各部に対してTscan 及びTsft及びTmry等の制御信号を発生する。
同期信号分離回路226は、外部から入力されるNTSC方式のテレビ信号から、同期信号成分と輝度信号成分とを分離するための回路で、よく知られている様に周波数分離(フィルタ)回路を用いれば容易に構成できる。同期信号分離回路226により分離された同期信号は、よく知られる様に垂直同期信号と水平同期信号によりなるが、ここでは説明の便宜上Tsync 信号として図示した。一方、前記テレビ信号から分離された画像の輝度信号成分を便宜上DATA信号と表すが、同信号がシフトレジスタ224に入力される。
シフトレジスタ224は、時系列的にシリアルに入力される前記DATA信号を、画像の1ライン毎にシリアル/パラレル変換するためのもので、前記制御回路103より送られる制御信号Tsftに基づいて動作する(即ち、制御信号Tsftは、シフトレジスタ224のシフトクロックであると言い換えてもよい)。シリアル/パラレル変換された画像1ライン分(電子放出素子N素子分の駆動データに相当する)のデータは、ID1ないしIDnのN個の並列信号として前記シフトレジスタ224より出力される。ラインメモリ105は、画像1ライン分のデータを必要時間の間だけ記憶するための記憶装置であり、制御回路223より送られる制御信号Tmryにしたがって、適宜ID1ないしIDnの内容を記憶する。記憶された内容は、I'D1ないしI'Dnとして出力され、変調信号発生器227に入力される。
変調信号発生器107は、前記画像データI'D1ないしI'Dnの各々に応じて、表面伝導型放出素子の各々を適切に駆動変調するための信号源で、その出力信号は、端子Dy1ないしDynを通じて表示パネル101内の表面伝導型放出素子に印加される。
前述した様に、本実施の形態に係る電子放出型素子は、放出電流Ieに対して以下の基本特性を有している。すなわち、前述した様に、電子放出には明確な閾値電圧Vthがあり、Vth以上の電圧を印加されたときのみ電子放出が生じる。また、電子放出閾値以上の電圧に対しては、素子への印加電圧の変化に応じて放出電流も変化してゆく。なお、電子放出素子の材料や構成、製造方法を変える事により、電子放出閾値電圧Vthの値や、印加電圧に対する放出電流の変化の度合いが変わる場合もあるが、いずれにしても以下のようなことがいえる。
即ち、本素子にパネル上の電圧を印加する場合、例えば、電子放出閾値以下の電圧を印加しても電子放出は生じないが、電子放出閾値以上の電圧を印加する場合には電子ビームが出力される。その際、第1にパルスの波高値Vmを変化させることにより出力電子ビームの強度を制御する事ができる。第2には、パルスの長さPWを変化させることにより、出力される電子ビームの電荷の総量を制御する事が可能である。
従って、入力信号に応じて、電子放出素子を変調する方式としては、電圧変調方式、パルス幅変調方式等があげられ、電圧変調方式を実施するには、変調信号発生器227としては、一定の長さの電圧パルスを発生するが入力されるデータに応じて適宜パルスの波高値を変調するような電圧変調方式の回路を用いる。
また、パルス幅変調方式を実施するには、変調信号発生器227としては、一定の波高値の電圧パルスを発生するが、入力されるデータに応じて適宜電圧パルスの長さを変調するようなパルス幅変調方式の回路を用いるものである。
以上に説明した一連の動作により、表示パネル221を用いてテレビジョン画像を表示できる。なお、上記説明中、特に記載しなかったが、シフトレジスタ224やラインメモリ225は、デジタル信号式のものでもアナログ信号式のものでも差し支えなく 要は画像信号のシリアル/パラレル変換や記憶が所定の速度で行われればよい。なお、デジタル信号式を用いる場合には、同期信号分離回路226の出力信号DATAをデジタル信号化する必要があるが、これは同期信号分離回路226の出力部にA/D変換器を備えれば容易に可能である。また、これと関連してラインメモリ225の出力信号がデジタル信号かアナログ信号かにより、変調信号発生器227に用いられる回路が若干異なったものとなる。即ち、デジタル信号の場合には、電圧変調方式の場合、変調信号発生器227には、例えばよく知られるD/A変換回路を用い、必要に応じて増幅回路等を付け加えればよい。またパルス幅変調方式の場合、変調信号発生器227は、例えば高速の発振器及び発振器の出力する波数を計数する計数器(カウンタ)及び計数器の出力値と前記メモリの出力値を比較する比較器(コンパレータ)を組み合わせた回路を用いれば当業者であれば容易に構成できる。必要に応じて、比較器の出力するパルス幅変調された変調信号を表面伝導型放出素子の駆動電圧にまで電圧増幅するための増幅器を付け加えてもよい。
一方、アナログ信号の場合には、電圧変調方式の場合、変調信号発生器227には、例えばよく知られるオペアンプ等を用いた増幅回路を用いればよく、必要に応じてレベルシフト回路等を付け加えてもよい。また、パルス幅変調方式の場合には、例えばよく知られた電圧制御型発振回路(VCO)を用いればよく、必要に応じて表面伝導型放出素子の駆動電圧にまで電圧増幅するための増幅器を付け加えてもよい。
<第1実施の形態>
第1実施の形態は、前記手段(A−1)により作製した多数の表面伝導型放出素子を単純マトリクス配置した電子源の例である。
電子源の一部の平面図を図26に示す。また、図中のA−A’断面図を図27に示す。但し、図26において、図27で、同じ記号を示したものは、同じものを示す。ここで261は基板、262は図24のDxに対応するX方向配線242(下配線とも呼ぶ)、263は図24のDyに対応するY方向配線243(上配線とも呼ぶ)、264は電子放出部を含む薄膜、272,273は素子電極、274は層間絶縁層、275は素子電極272は下配線262と電気的接続のためのコンタクトホールである。
次に製造方法を図28(a)〜(h)により、工程順に従って具体的に説明する。
工程−a
清浄化した青板ガラス261上に厚さ0.5ミクロンのシリコン酸化膜をスパッタ法で形成した基板261上に、真空蒸着により厚さ50オングストロームのCr、厚さ6000オングストロームのAuを順次積層した後、ホトレジスト(AZ1370ヘキスト社製)をスピンナにより回転塗布、ベークした後、ホトマスク像を露光、現像して、下配線262のレジストパターンを形成し、Au/Cr堆積層をウエットエッチングして、所望の形状の下配線262を形成する。
工程−b
次に厚さ1.0ミクロンのシリコン酸化膜からなる層間絶縁層274をRFスパッタ法により堆積する。
工程−c
工程bで堆積したシリコン酸化膜にコンタクトホール275を形成するためのホトレジストパターンを作り、これをマスクとして層間絶縁層274をエッチングしてコンタクトホール275を形成する。エッチングはCF4とH2ガスを用いたRIE(Reactive Ion Etching)法によった。
工程−d
その後、素子電極272,273と素子電極間ギャップL1となるべきパターンをホトレジスト(RD−2000N−41日立化成社製)で形成し、真空蒸着法により、厚さ50オングストロームのTi、厚さ1000オングストロームのNiを順次堆積した。ホトレジストパターンを有機溶剤で溶解し、Ni/Ti堆積膜をリフトオフし、素子電極間隔L1は2ミクロンとし、素子電極の幅W1を220ミクロン、を有する素子電極272,273を形成した。
工程−e
素子電極272,273の上に上配線263のホトレジストパターンを形成した後、厚さ50オングストロームのTi、厚さ5000オングストロームのAuを順次真空蒸着により堆積し、リフトオフにより不要の部分を除去して、所望の形状の上配線263を形成した。
工程−f
図29に本実施の形態の工程にかかわる表面伝導型放出素子の電子放出部形成用薄膜271のマスクの平面図の一部を示す。素子間電極ギャップL1及びこの近傍に開口を有するマスクであり、このマスクを用いて膜厚1000オングストロームのCr膜を真空蒸着により堆積・パターニングし、その上に有機Pd(ccp4230奥野製薬(株)社製)をスピンナにより回転塗布、300℃で約10分間の加熱焼成処理をした。また、こうして形成された主元素としてPdよりなる微粒子からなる電子放出部形成用薄膜64の膜厚は100オングストローム、シート抵抗値は5×104Ω/□であった。なおここで述べる微粒子膜とは、上述した様に、複数の微粒子が集合した膜であり、その微細構造として、微粒子が個々に分散配置した状態のみならず、微粒子が互いに隣接、あるいは、重なり合った状態(島状も含む)の膜を指し、その粒径とは、前記状態で粒子形状が認識可能な微粒子ついての径を言う。
工程−g
Cr膜276及び焼成後の電子放出部形成用薄膜277の酸エッチャントによりエッチングして所望のパターンを形成した。
工程−h
コンタクトホール275部分以外にレジストを塗布するようなパターンを形成し、真空蒸着により厚さ50オングストロームのTi、厚さ5000オングストロームのAuを順次堆積した。シフトオフにより不要の部分を除去する事により、コンタクトホール275を埋め込んだ。
以上の工程により絶縁性基板261上に下配線262、層間絶縁層274、上配線263、素子電極272,273、電子放出部形成用薄膜277等を形成した。以上の様にして作製した基板をフォーミング処理を施していない電子源用基板と呼ぶ。
次に、このフォーミング処理を施していない電子源用基板を用い、本実施の形態によるフォーミング処理を行い電子源を作製した例を具体的に説明する。
図30は、本実施の形態を説明するための図で、先述の様にして単純マトリクス配線された電子放出部形成用薄膜群のうちの一部に対してフォーミングを行う際の、電気的な接続を示したものである。同図では図示の便宜上、表面伝導型放出素子を6×6個だけ単純マトリクス配線して示しているが、本実施の形態では300×200個のマトリクスを作製した。
図に於いては、説明上、各表面伝導型放出素子を区別するためにD(1、1)、D(1、2)、…、D(6、6)の様に、(X,Y)座標で示している。
また、図中、Dx1,Dx2,…Dx6は単純マトリクス配線の各配線を示しており、各々端子Pを介して外部と電気的に接続されている。また、VEは電圧源であり、電子放出部形成用薄膜をフォーミングするのに必要な電圧を発生する能力を有するものである。
本図に示すのは、D(1、3)、D(2、2)、D(3、3)、D(4、3)D(5、3)、D(6、3)、…D(300、3)の300素子を同時にフォーミングする場合の電圧印加法である。図に示す様に配線Dx3には、グランドレベル、即ち、0[V]が印加される。一方、X方向の配線のうちDx3以外のもの、即ち、Dx1,Dx2,Dx4,Dx5,Dx6,…Dx200には、電圧源Vformより、例えば6Vの電位が印加され、これと同時にDy1,Dy2,Dy3,Dy4,Dy5,Dy6…,Dy300の各配線にも電圧源Vformより電位が印加される。
この結果、マトリクス配線された複数の素子のうち、選択されたD(1、3)、D(2、3)、D(3、3)、D(4、3)、D(5、3)、D(6、3)、…,D(300,3)の両端には、電圧源Vformの出力電圧が印加されるため、これら300素子では平行してフォーミングが行われる。
一方、前記300素子以外の素子は、素子両端ともほぼ等電位(電圧源VEの出力電位)が印加されるため、素子両端にかかる電圧はほぼ0[V]となり、フォーミングが行われないのはもちろんのこと、電子放出材よりなる薄膜が変質したり損傷したりすることも全く無い。このようにして、作製された電子放出部は、パラジウム元素を主成分とする微粒子が分散配置された状態となり、その微粒子の平均粒径は30オングトロームであった。
ここで、各素子の抵抗は約1キロオーム、1素子あたりの下配線抵抗(x方向)は約0.03オーム、上配線抵抗(y方向)は約0.1オームであった。ここで前述したように、給電部が片側の場合では式(12)から、
(Nx×Nx-8Nx)×rx×=2628,(Ny×Ny-8Ny)×ry=3840
であるから、素子数は多いがx方向の素子を一括してフォーミングしたほうがよい。上述の工程で作製した多数の平面型表面伝導型放出素子の特性を把握するために、その電子放出特性の測定を前述の図9の測定評価装置を用いて行った。
なお測定条件は、アノード電極と表面伝導型放出素子間の距離を4mm、アノード電極の電位を1kV、電子放出特性測定時の真空装置内の真空度を1×10-6torrとした。
本実施の形態における代表的な表面伝導型放出素子では、素子電圧8V程度から急激に放出電流Ieが増加し、素子電圧14Vでは素子電流Ifが2.2mA、放出電流Ieが1.1マイクロAとなり、電子放出効率Ie/If(%)は0.05%であった。
本実施の形態では全ての素子において、電子放出効率のばらつきが7%以内となり、ほぼ均一な特性が得られた。
<第2実施の形態>
本実施の形態では、前述の第1実施の形態で作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図24及び図25を用いて説明する。
先のフォーミング処理を施していない300×200個の素子を単純マトリクス配置した電子源用基板111をリアプレート241上に固定した後、電子源用基板111の5mm上方に、フェースプレート246(ガラス基板243の内面に画像形成部材であるところの蛍光膜244とメタルバック245が形成されている構成される)を支持枠242を介し配置し、フェースプレート246、支持枠242、リアプレート241の接合部にフリットガラスを塗布し、大気中あるいは窒素雰囲気中で、400℃で10分以上焼成することで封着した。また、リアプレート241への電子源用基板111の固定もフリットガラスで行った。
蛍光膜244は、モノクロームの場合は蛍光体のみからなるが、本実施の形態では蛍光体はストライプ形状(図25(a)(b)参照)を採用し、先にブラックストライプを形成し、その間隙部に各色蛍光体を塗布し、蛍光膜245を作製した。ブラックストライプの材料として通常よく用いられている黒鉛を主成分とする材料を用いた。ガラス基板244に蛍光体を塗布する方法はスラリー法を用いた。
また、蛍光膜245内面側設けられるメタルバック246は、蛍光膜作製後、蛍光膜の内面側表面の平滑化処理(通常フィルミングと呼ばれる)を行い、その後Al(アルミニウム)を真空状着することにより作製した。フェースプレートには、更に蛍光膜245の導電性を高めるため、蛍光膜245の外面側面で透明電極が設けられている場合もあるが、本実施の形態ではメタルバック246のみで十分な伝導性が得られたので省略した。前述の封着を行う際、カラーの場合は各色蛍光体と表面伝導型放出素子とを対応させなくてはいけないため、十分な位置合わせを行った。
以上のようにして完成したガラス容器内の雰囲気を排気管(図示せず)を通じ真空ポンプにて排気し、10-5[torr]程度の真空度に達した後、容器該端子DOx1ないしDOxmとDOy1ないしDOynを通じて、第1実施の形態に示した容量で素子電極管に電圧を印加し、前述の通電処理(フォーミング処理)を行い、電子放出部を成し、表面伝導型放出素子を作製した。
次に10-6[torr]程度の真空度で、不図示の排気管をガスバーナで熱することにより溶着し、外囲器の封止を行った。
最後に封止後の真空度を維持するために、ゲッター処理を行った。これは、封止後に高周波加熱法により、画像形成装置内の所定の位置(不図示)に配置されたゲッターBaを加熱し、蒸着形成した。
以上のように完成した本実施の形態に係る画像形成装置において、各表面伝導型放出素子には、容器該端子DOx1ないしDOxm,DOy1ないしDOynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加することにより、電子放出させ、高圧端子HVを蛍光体244に衝突させ、励起・発光させることにより画像を表示した。
本実施の形態で作製した画像形成装置において、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングできたことにより、素子特性が均一になり表示画像の輝度均一性の大幅な向上が確認された。
実際、以上のようにして作製した表示装置を2台用意し、給電部を片側のみにしてx方向で一括してフォーミングしたものと、y方向で一括してフォーミングしたものを用意して、各画素に一定電圧を印加し、高圧端子HVに5k[V]印加して輝度測定したところ、x方向を一括したフォーミングした方は輝度むらが7%以下であったのに対し、y方向を一括してフォーミングした方は輝度むらが15%程度あった。即ち、フォーミング前にラインフォーミングすべき方向を決定できたことがわかる。
<第3実施の形態>
次に、本実施の形態の手段(A−1)を用いて、前述の第2実施の形態と同様に作製した画像形成装置について説明する。但し、本実施の形態においては第2実施の形態と素子の個数、配線形状、厚みを変えてあり、既述の表現を用いて、Nx=50,rx=.03オーム、Ny=50,ry=0.1オーム、R=1キロオームの電子源用基板を作製した。また、X方向、Y方向それぞれの配線の両端から給電できる構造の画像形成装置とした。先に述べたように給電部が各配線の両側にある場合は式(13)から、
(Nx×Nx-24Nx)×rx=39, (Ny×Ny-24Ny)×ry=18
となる。すなわちY方向の電子放出部形成用薄膜列を一括してフォーミングした方がよいことがわかる。
第2実施の形態と同様に、x方向を一括したフォーミング方法と、y方向を一括したフォーミング方法の2種の方法でフォーミング処理した2枚のパネルを比較したところ、やはり、前者の輝度むらは12%程度、後者は6%以下と、明らかにy方向フォーミング処理したものの方が輝度むらが小さかった。即ち、フォーミング前にラインフォーミングすべき方向を決定できたことがわかる。
<第4実施の形態>
以下に、本実施の形態の手段(A−1)のフォーミング処理を行う処理装置について説明する。
このフォーミング処理装置の電気回路構成の一例を図31に示す。図中、311は第1実施の形態と同様の工程で作製したm×n個の電子放出部形成用薄膜を単純マトリクス配線したフォーミング処理を施していない電子源用基板であり、312はスイッチング素子アレイ、313はフォーミングパルス発生器、314は制御回路である。
電子源用基板311は図30の場合と同様に、端子Dx1〜Dxn及びDy1〜Dymを介して、周辺の電気回路と電気的に接続されるが、このうちDx1〜Dxnはスイッチング素子アレイ312と接続され、Dy1〜Dymはフォーミングパルス発生器313の出力と接続される。スイッチング素子アレイ312は、内部にS1〜Snのn個のスイッチング素子を備え、各スイッチング素子は前記端子Dx1〜Dxnの各々を、フォーミングパルス発生器313の出力またはグランドレベルかのどちらか一方と接続する機能を持つ。なお、各スイッチング素子は、制御回路314の発生する制御信号SC1に従って動作するものである。
また、フォーミングパルス発生器313は、制御回路314の発生する制御信号SC2に従って、電圧パルスを出力する。制御回路314は、前述したようにスイッチング素子アレイとフォーミングパルス発生器313の動作を制御するための回路である。
以上、各部の機能を説明したが、次に全体の動作を順を追って説明する。
まず、フォーミングを開始する前に、制御回路314の制御により、スイッチング素子アレイ312の各スイッチング素子は全てグランドレベル側と接続しており、また、フォーミングパルス発生器313の出力電圧も0[V]、即ち、グランドレベルに保たれている。
次に、前記図30で説明したように、素子列の一列を選択してフォーミング処理するために、スイッチング素子アレイ312の中のスイッチング素子のうち、フォーミング処理を行う列と接続している以外のもの全てをフォーミングパルス発生器313側と接続するように、制御回路314は制御信号SC1を発生する(図31ではS3を除く全てのスイッチング素子をフォーミングパルス発生器313側に接続した例を示してある。)
次に、制御回路314はフォーミングパルス発生器313に対して、フォーミングに好適な電圧パルスを出力するよう制御信号SC2を発する。選択された一列の素子のフォーミングが完了したならば、制御回路314はフォーミングパルス発生器313に対して、パルスの発生を中止し、出力電圧が0[V]となるよう制御信号SC2を発生する。更に、スイッチング素子アレイ312に含まれる全てのスイッチング素子をグランドレベル側と接続するよう制御信号SC1を発生する。
以上の動作手順により、任意に選択した一列の素子フォーミングが完了する。以下、同様の手順で他の素子列を順次フォーミングすることにより、m×n個の表面伝導型放出素子を単純マトリクス配線した基板の全素子を均一にフォーミングすることができる。
本実施の形態では、上記手順により100×100個の単純マトリクス基板を用い、選択素子に図8に示したような電圧波形のパルスを印加しフォーミング処理を行った。なお、本実施の形態ではパルス幅T1を1ミリ秒、パルス間隔T2を10ミリ秒とし、三角波の波高値(フォーミング時のピーク電圧)は5Vとし、フォーミング処理は約1×10-6[torr]の真空雰囲気下で60秒間行った。そして、図9のような測定評価装置を用いて測定したところ、作製した電子源中の代表的な素子では、素子電圧8V程度から急激に放出電流Ieが増加し、素子電圧14Vでは素子電流Ifが2.4mA、放出電流Ieが1.0μAとなり、電子放出効率η=Ie/If(%)は0.04%であった。
従来技術の問題点で述べたような亀裂形成のばらつきが発生すると、上記電子放出効率の素子間の均一性が得られなかった。しかし、本実施の形態のフォーミング装置によればフォーミングされる瞬間、各素子に実効的に印加される電圧のばらつきは小さくなり、素子特性として電子放出効率の素子間ばらつきも10%以下に抑えられた。
<第5実施の形態>
次に第1実施の形態で作製した基板と同じフォーミング処理を施していない電子源用基板を用い、前記手段(A−2)によるフォーミング処理を行い電子源とした例を具体的に説明する。
図18は、本実施の形態を説明するための図で、先述したようにして単純マトリクス配線された電子放出部形成用薄膜群のうちの一部に対してフォーミングを行う際の電気的な接続を示したものである。
図18に示す構成により、行配線(Dx1 - xm)及び列配線(Dy1 - yn)にフォーミング電源(電位はV1またはV2)を接続してフォーミングを行う。このとき全行配線のうち、
K本に電位V1を、残りの(m−K)本に電位V2を印加し、
同様に全列配線のうちL本に電位V2を、残りの(n−L)本に電位V1を印加する。これにより全電子放出部形成用薄膜のK×L+(m−K)×(n−L)個の電子放出部形成用薄膜が選択され、選択された電子放出部形成用薄膜にはほぼ電圧V2−V1(本実施の形態では6V)が印加されフォーミングが行われる。
一方、上記選択された電子放出部形成用薄膜以外の薄膜の両端の電極には、ほぼ等電位が印加されるため、電子放出部形成用薄膜の両端にかかる電圧はほぼ0[V]となり、フォーミングが行われないのはもちろんのこと、電子放出部形成用薄膜が変質したり損傷したりする事も全く無い。次に、列配線(あるいは行配線)に接続した電位V1とV2とを入れ換えることにより、先に選択されなかった残りの電子放出部形成用薄膜が選択され、同様にフォーミングを施す。
上述の行程で、m,nを100、K,Lを50として作製した多数の平面型表面伝導型放出素子の特性を把握するために、その電子放出特性の測定を前述の図9の測定評価装置を用いて行った。
なお測定条件は、前述の実施の形態と同じく、アノード電極と表面伝導型放出素子間の距離を4mm、アノード電極の電位を1kV、電子放出特性測定時の真空装置内の真空度を1×10-6[torr]とした。その結果、電子放出効率η=Ie/If(%)は0.04%であった。また、全ての素子において、ほぼ均一な特性が得られ、例えば電子放出効率ηのばらつきは全体で8%以内であった。
<第6実施の形態>
本実施の形態では第5実施の形態と同じフォーミング処理を施して作製した画像形成装置について図24を用いて説明する。
先の第2実施の形態と同様の構成及び作製方法であるが、100×100個の素子を単純マトリクス配線した電子源用基板、つまり第5実施の形態で作製した同じ基板を用いて、フォーミング処理を施していない状態の画像形成装置を作製する。
完成したガラス容器内の雰囲気を排気管(図示せず)を通じ真空ポンプにて排気し、1×10-5[torr]より高い真空度に達した後、容器外端子Dx1ないしDxmとDy1ないしDynを通じ、第5実施の形態で示した容量で素子電極間に電圧を印加し、前述の通電処理(フォーミング処理)を行い、電子放出部を形成し、表面伝導型放出素子を作製した。次に、10-6トール程度の真空度で、不図示の排気管をガスバーナーで熱することで溶着し、外囲器の封止を行った。
最後に、封止後の真空度を維持するためにゲッタ処理を行った。
以上のようにして完成した本実施の形態の画像形成装置において、各表面伝導型放出素子には、容器外端子Dx1ないしDxm、Dy1ないしDynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子HVを通して、高圧を印加して画像を表示した。
本実施の形態で作製した画像形成装置においても、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングできることにより、素子特性が均一になり表示画像の輝度むらが8%以下となったことが確認された。
<第7実施の形態>
第1実施の形態で作製したフォーミング処理を施していない電子源用基板を用い、本実施の形態の手段(A−2)の別の方法でフォーミング処理して作製した電子源について説明する。
図32は、640×400個の単純マトリクス配線されたフォーミング処理を施していないの電子放出部形成用薄膜群のうちの半数に対してフォーミングを行う際の電気的な接続を示したものである。また、図中、Dx1,Dx2,…Dx400及びDy1,Dy2,…Dy640は、単純マトリクス配線の各配線を示している。また、V1,V2はフォーミングパルスを発生する電源である。
本図は黒丸で示した素子を選択的にフォーミングする場合の電圧印加方法である。即ち、V1をグランドレベル、V2を電位Vformとする。黒丸の素子の両端にはほぼ(V2−V1)の電圧、即ち、Vformが、白抜きの素子の両端にはほぼ0[V]の電圧が印加されるので、選択的に黒丸の素子がフォーミングされ、白抜きの素子は変化されない。
次に、図33に示すのは、上記の方法でフォーミング処理を行うための電気回路構成の一例であり、図中、341はフォーミング処理を施していない電子放出部形成用薄膜を640×400個、単純マトリクス配線した電子源用基板であり、また342はスイッチング素子、343はフォーミングパルス発生器、344は制御回路である。電子源341の行配線(Dx1,Dx2,…Dx400)のうち奇数番目のグループはグランドレベルに、偶数番目のグループはフォーミングパルス発生器の出力に接続する。列配線(Dy1,Dy2,…Dy640)のうち奇数番目のグループと偶数番目のグループは、それぞれグランドレベルあるいはフォーミングパルス発生器出力のどちらかに接続される。但し、同時にフォーミングパルス発生器に接続されることはない。
スイッチング素子342は、前述の列配線の接続切り換えを制御回路344からの信号信号により行う。フォーミングパルス発生器343は制御回路344の発生する制御信号に従って、前述のフォーミングパルスを出力する。
まず、フォーミング開始前、全ての配線はグランドレベルに保たれている。次に、列配線の奇数番目のグループをフォーミングパルス発生器343の出力に、偶数番目のグループをグランドレベルに接続するようにスイッチング素子342に制御回路344から信号が送出される。次に、制御回路344からフォーミングパルス発生器343に信号が送られ、フォーミングが行われる。フォーミングのパルスが選択された電子放出部形成用薄膜に印加される。このとき、各行配線には行方向の電子放出部形成用薄膜の個数640の2分の1である320個分のフォーミング電流が流れ、各列配線には同様に200個分の電流が流れる。選択された全ての電子放出部形成用薄膜のフォーミングが終了したならば、スイッチング素子342を切り換えて、列配線の奇数番目をグランドレベルに、偶数番目をフォーミングパルス発生器343の出力に接続することにより残りの電子放出部形成用薄膜が選択され、同様にフォーミングパルスを印加してフォーミングを行う。
本実施の形態では、上記手順により選択された電子放出部形成用薄膜に図8に示したような電圧波形のパルスを印加してフォーミング処理を行った。なお、本実施の形態ではパルス幅T1を1mm秒、パルス間隔T2を10mm秒とし、三角波の波高値(フォーミング時のピーク電圧)は5Vとし、フォーミング処理は約1×10-6[torr]の真空雰囲気下で60秒行った。
また、本実施の形態においては、フォーミング時に各配線に流れる電流による温度上昇を押さえることができ、配線や基板の破壊は一切生じなかった。更に、図32に示したようにマトリクス配線された多数の電子放出部形成用薄膜を千鳥状にフォーミングしたので、温度むらが生ずることもなく、良好にフォーミングを行うことができた。
その結果、第5実施の形態と同様にして電子放出特性を測定すると電子放出効率η=Ie/If(%)は0.05%であった。また、全ての素子において、ほぼ均一な特性が得られ、例えば電子放出効率ηのばらつきは全体で13%以内であった。
また、第6実施の形態と同様の構成で作製したフォーミング処理前の画像形成装置に対して、本実施の形態の方法でフォーミング処理を施して作製した画像形成装置においても、単純マトリクス配線された多数の電子放出部形成用薄膜を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが13%以下となったことが確認された。
<第8実施の形態>
第1実施の形態から第7実施の形態までは、一部の素子だけにフォーミング電圧を印加するよう外部端子から配線を通して給電する方法に関するものであったが、本実施の形態は、前記手段(B−1)により配線以外の電気的接続手段を用いて素子に給電するものである。本実施の形態で用いる方法は配線の並び方には依存せず、前述の梯子状の配置や単純マトリクス配置どちらにも実施可能である。
まず表面伝導型放出素子を梯子上に配置した電子源の作製構成を図55を用いて説明する。
清浄化した青板ガラス上に厚さ0.5ミクロンのシリコン酸化膜をスパッタ法で形成した基板651上に、厚さ1000オングストロームのNi薄膜を真空蒸着により成膜し、ホトリソ技術により素子電極655,656を形成する。素子間電極ギャップL1及びこの近傍に開口を有するマスク(図29)を用いて、ホトリソ技術により膜厚1000オングストロームのCr膜を真空蒸着により堆積・パターニングし、そのうえに有機Pd(ccp4230奥野製薬(株)社製)をスピンナーにより回転塗布、300℃で約10分間の加熱焼成処理をした。
Cr膜及びCr上のPdを主成分とする薄膜をエッチングして所望のパターンを形成した。こうしてPdより成る微粒子からなる電子放出部形成用薄膜652形成する。その幅W2を300ミクロンとした。
この複数ライン状に並べたマルチ電子源と、本実施の形態の核心となるフォーミング用電気的接続手段を用いての通電を説明する斜視図を図34に示す。ここで351は前記表面伝導型放出素子であり1000個並列に並んでいる。352は各素子に通電する共通配線となるNi電極、353は共通配線352の複数部分で電気的接続を行う端子となる針状の銅端子、、354は銅端子353とフォーミング電源とを電気的に結ぶ銅のバルク配線を示す。上記銅端子は表面伝導型放出素子3つ毎に332組で接続されるよう構成している。上記銅端子を共通配線352に圧着し、フォーミング電源から素子のフォーミングに必要な電圧を共通配線352に印加して電子放出部となる亀裂を形成させるものである。このとき、バルク銅配線354の各端子間での抵抗を共通配線352と比較して1/1000以下となるよう、バルク銅配線354の断面は1mm角以上の面積とした。
ここで、従来技術の問題点で述べたような亀裂形成のばらつきが発生すると、上記電子放出効率の素子間均一性が得られなかったが、本実施の形態のフォーミング装置を用いてフォーミング電圧を印加したところ、前記銅端子(図34の353)の接触部に於ける電圧のばらつきは0.001[V]以内に納まった。また、実際の素子特性として電子放出効率の素子間ばらつきも5%以下に抑えられた。
<第9実施の形態>
本実施の形態では第8実施の形態の作製行程と同じ行程により作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図21、図52を用いて説明する。まず、第8実施の形態と同様に電気的接続手段を用いたフォーミング処理を窒素雰囲気中で行いリアプレート上に固定する。
図21は、梯子型配置のマルチ電子源を備えた画像形成装置のパネル構造を示すための図であり、図中、VCはガラス製の真空容器で、その一部であるFPは表示面側のフェースプレートを示している。フェースプレートFPの内面には、例えばITOを材料とする透明電極が形成され、更に該透明電極上には赤、緑、青の蛍光体がモザイクもしくはストライプ上に塗り分けられている。図面の複雑化を避けるため、図中では透明電極と蛍光体を合わせてPHとして示されている。なお、各色の蛍光体の間にはCRTの分野では公知のブラックマトリクスもしくはブラックストライプを設けてもよく、また蛍光体の上に同じく公知のメタルバック相を形成することも可能である。前記透明電極は、電子ビームの加速電圧を印加できるように端子EVを通じて真空容器外と電気的に接続されている。本実施の形態では4k[V]の高圧を印加した。
また、リアプレートSは真空容器VCの底面に固定されたマルチ電子ビーム源の基板で、前述のように表面伝導型放出素子が配列形成されている。なお、本実施の形態においては、1列あたり200素子が並列に配線された素子列が200列設けられている。各素子列の2本の配線電極は、両側のパネル側面に設けられた電極端子Dp1〜Dp200及びDm1〜Dm200と交互に接続しており、真空容器外から駆動電気信号が印加できるようになっている。
また、リアプレートSとフェースプレートFPの中間には、ストライプ状のグリッド電極GRが設けられている。グリッド電極GRは、前記素子列と直交して(即ちY方向に沿って)200本が独立して設けられている。開口Ghは、各表面伝導型放出素子に対応して1個ずつ円形のものが設けられているが、場合によってはメッシュ状に多数の通過口を設けることもある。各グリッド電極は、電極端子G1〜G200により真空容器外と電気的に接続されている。なお、グリッド電極は表面伝導型放出素子から放出された電子ビームを変調することができるものであればその形状や設置位置は必ずしも図21のようなものでなくても良く、例えば表面伝導型放出素子の周辺や近傍に設けてもよい。
本実施の形態の表示パネルでは、表面伝導型放出素子の素子列とグリッド電極で20×200のXYマトリクスを構成している。従って、素子列を1列ずつ順次駆動(走査)していくのに同期して、グリッド電極列に画像1ライン分の変調信号を同時に印加することにより、各電子ビームの蛍光体への照射を制御し、画像を1ラインずつ表示していくことができる。
次に、図52は前記図21の表示パネルを駆動するための電気回路をブロック図として示したもので、図中、600は前記図21の表示パネル、601は外部から入力する複合画像信号をデコードするためのデコード回路、602はシリ/パラ変換回路、603はラインメモリ、604は変調信号発生回路、605はタイミング制御回路、606は走査信号発生回路である。表示パネル600の電極端子は各々電気回路と接続されており、端子EVは10[KV]の加速電圧を発生する電圧源HVと、端子G1〜G200は変調信号発生回路604と、端子Dp1〜Dp200は走査信号発生回路106と、端子Dm1〜Dm200はグランドとそれぞれ接続されている。
以下、各部の機能を説明する。まず、デコード回路601は、外部から入力する例えばNTSCテレビ信号等の複合画像信号をデコードするための回路で、複合画像信号から輝度信号成分と同期信号成分を分離して、前者をDATA信号としてシリ/パラ変換回路602に、後者をTsync信号としてタイミング制御回路605に出力する。即ち、デコード回路601は、RGBの各色成分毎の輝度を表示パネル600のカラー画素配列に合わせて配列しシリ/パラ変換回路602に順次出力する。また、垂直同期信号と水平同期信号を抽出してタイミング制御回路605に出力する。タイミング制御回路605は、前記同期信号Tsyncを基準にして、各部の動作タイミングを整合させるための各種タイミング制御信号を発生する。つまり、シリ/パラ変換回路602に対してはTSPを、ラインメモリ603に対してはTMRYを、変調信号発生回路604に対してはTMODを、走査信号発生回路606に対してはTSCANを出力する。
シリ/パラ変換回路602は、デコード回路601から入力する輝度信号DATAをタイミング制御回路605より入力されるタイミング信号TSPに基づいて順次サンプリングし、200個の並列信号I1〜I200としてラインメモリ603に出力する。タイミング制御回路605は、画像の1ライン分のデータがシリ/パラ変換された時点でラインメモリ603に対して書き込みタイミング制御信号TMRYを出力する。ラインメモリ603は、TMRYを受けるとI1〜I200の内容を記憶して、それをI'1〜I'200として変調信号発生回路604に出力するが、これはラインメモリに次の書き込みタイミング制御信号TMRYが入力されるまで保持される。
変調信号発生回路604は、ラインメモリ603より入力される画像1ライン分緒輝度データに基づいて、表示パネル600のグリッド電極に印加する変調信号を発生させるための回路であり、タイミング制御回路605の発生するタイミング制御信号TMODに合わせて変調信号を端子G1〜G200に同時に印加する。変調信号は、画像の輝度データに応じて電圧の大きさを変える電圧変調方式を用いるが、輝度データに応じて電圧パルスの長さを変えるパルス幅変調方式を用いることも可能である。
また、走査信号発生回路606は、表示パネル600の表面伝導型放出素子の素子列を適宜駆動するための電圧パルスを発生するための回路である。タイミング制御回路1005の発生するタイミング制御信号TSCANに合わせて適宜内部のスイッチング回路を切り替え、定電圧源DVの発生する表面伝導型放出素子の閾値を上回る適当な駆動電圧VE[V]か、またはグランドレベル(即ち0[V])かを選択して端子Dp1〜Dp200に印加するものである。
以上の回路により、表示パネル600には特定のタイミングで駆動信号が印加される。即ち、振幅VE[V]の電圧パルスが画像の1ライン表示時間毎に順次Dp1,Dp2,Dp3…の順に印加されてゆく。一方、端子Dm1〜Dm200は常にグランドレベル(0[V])と接続されているため、上記電圧パルスにより素子列は第1列目から順次駆動され電子ビームが出力されていく。また、これと同期して変調信号発生回路604から、画像の1ライン分の変調信号が同時に端子G1〜G200に印加される。走査信号が切り替えられるのと同期して順次変調信号も切り替えられ、1画面分の画像が表示されてゆく。これを連続して繰り返し行うことにより、テレビジョン動画の表示が可能なわけである。
本実施の形態で作製された画像形成装置においても、並列梯子状配置された多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが5%以下となったことが確認された。
<第10実施の形態>
第10実施の形態は第8実施の形態において述べた電気的接続手段である複数の針状の銅端子が横に結がり、一体となったものである。
図35に本実施の形態を説明する電気的接続部の斜視図を示す。361は表面伝導型放出素子、362は配線、363は電気的接続の接触端子で、第8実施の形態と同様に銅で構成されている。図35よりわかる様に、第8実施の形態では針状であった接触部端子が、ここでは横に繋がったナイフエッジ状の形になっている。このため電気的接続端子間に存在した抵抗はバルク金属で繋がったことによりほぼ0になり、更に素子間の配線抵抗も無視できるようになるため、通電処理時に素子に印加されるフォーミング電圧のばらつきは更に小さくなる。
第8実施の形態で用いたのと同じ電子源用基板に対して、該電気的接続手段を用いてフォーミングを行った場合、第8実施の形態では、フォーミング時に各素子に印加される電圧のばらつきは0.001Vであったが、本実施の形態では0.0001V以内になる。
このため、実際の素子特性として電子放出効率(0.05%)の素子間ばらつきも5%以下に抑えられる。また、第9実施の形態と同様にして画像形成装置を形成すると、多数の表面伝導型放出素子を均一にフォーミングすることができることにより、素子特性が均一になり表示画像の輝度むらが5%以下となったことが確認された。
<第11実施の形態>
第8実施の形態及び第10実施の形態は、表面伝導型放出素子が一列横に並んだ構成のマルチ電子源のフォーミングに関するものであったが、本実施の形態では単純マトリクス型に100×100個の素子を2次元に配線されたマルチ電子源に前記手段(B−1)を適用した場合について説明する。配線構成及び、表面伝導型放出素子電子源は第1実施の形態と同様にして形成され、複数の表面伝導型放出素子が並んだ電子源基板に電気的接触手段を接続して、フォーミングを行う工程を図36を用いて説明する。
図36(c)に示した千鳥状に2列に配置された電気的接続手段377,378(接続部分の針状端子をプローブと呼ぶ)を用いて、1素子に対して1組の割合でプローブを接続し、ある1行に接続されている表面伝導型放出素子両端近傍に、電位V1、V2を印加する様に、それぞれのブローブを低抵抗配線3710、3711で接続した図である。各プローブはタングステン材のスプリングピンで、各ピンに数十gの荷重がかかる様に押し当てることにより、接触抵抗は0.1Ω以下となる。本実施の形態では、更に接触抵抗を下げるためにスプリングピン先端及び配線状でプローブが接触する部分373に低抵抗金属、ここではAuをコーティングした。これにより接触抵抗は0.01Ω以下となった。これらプローブはフォーミングパルスを発生する電源に接続されている。
フォーミングパルスは図8に示すパルス波形で、T1を1msec、T2を10msec、ピーク電圧を4Vとした。1行のフォーミングが終了後、プローブを接続する行を変えて順次フォーミングを行い、全表面伝導型放出素子のフォーミングを完了する。本実施の形態のフォーミング装置を用いてフォーミング電圧を印加したところ、前記スプリングピンの接触部に於ける電圧のばらつきは0.01V以内におさまり、素子特性として電子放出効率(0.05%)の素子間ばらつきも5%以下に抑えられた。
本実施の形態では表面伝導型放出素子1つに1組のプローブを接続したが、配線抵抗及び、素子抵抗を考慮して複数個おきに接続しても効果は同様に得られる。
また本実施の形態では配線表面が露出している部分にプローブを接触させたが、配線表面が露出していない場合、例えば絶縁層で覆われている場合、プローブ接触部分の絶縁層を除去した基板を作製して、本実施の形態と同様のフォーミング処理を施すことにより、同様の効果が得られる。
<第12実施の形態>
本実施の形態では第11実施の形態で作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図24を用いて説明する。
まず、第11実施の形態と同様のフォーミング処理を大気中あるいは窒素雰囲気中で行いリアプレート241上に固定する。その後、第2実施の形態と同様の構成、方法により画像形成装置を作製する。
以上のように完成した本実施の形態に係る画像形成装置において、各表面伝導型放出素子には、容器外端子Dx1ないしDxm、Dy1ないしDynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子HVを通じて5kVの高圧を印加し、画像を表示した。本実施の形態で作製した画像形成装置においても、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが5%以下となったことが確認された。
<第13実施の形態>
本実施の形態も表面伝導型放出素子を単純マトリクス配置した電子源に手段(B−1)を適用した場合に関するもので、電気的接続手段を行あるいは列の一方にのみ設けたフォーミング方法である。配線構成及び、フォーミング処理を施す前の複数素子を備えた電子源用基板は第1実施の形態と同様にして形成され、該電子源用基板に電流注入端子を接続して、フォーミングを行う工程を図37を用いて説明する。
第8実施の形態では、電気的接続手段として正極側と負極側の2組で電子放出部形成用薄膜に通電するようにしたが、本実施の形態では第1実施の形態と同様に、横1列の素子を選択してフォーミングを行った。即ち選択した1行(図37ではDxLライン)の電子放出部形成用薄膜の共通配線の端部を接地し、更に該配線と選択された各電子放出部形成用薄膜が接続する部分に、第8実施の形態と同様の電気的接続手段を接続し、該手段も接地する。また、各列配線(図でDy1〜Dyn)配線及びDxLライン以外の行配線(Dx1〜DxmでDxL以外)を電位Vfのフォーミング電源に接続する。正極側は電子放出部形成用薄膜1つ1つに対し、同じ並列抵抗で並列に電圧Vfが印加されるので、接地側だけに本実施の形態の電気的接続手段を設けるだけでもフォーミング電圧のばらつきを十分抑えられる。選択するラインを順次変えることにより全電子放出部形成用薄膜に対してフォーミングを施すことができる。
m,nを1000とした電子源用基板に対して、上記方法によりフォーミング処理したところ、前記スプリングピンの接触部に於ける電圧のばらつきは0.01V以内におさまり、実際の素子特性として電子放出効率(0.05%)の素子間ばらつきも5%以下に抑えられた。また、本実施の形態により作製された電子源基板を用いて、第12実施の形態と同様に作製された画像形成装置においても、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表面画像の輝度むらが5%以下となったことが確認された。
また、本実施の形態では選択した各素子に対し1対1で電気的接触手段を設けたが、電気的接続手段が接続点が一点の場合でも印加電圧のばらつきを改善することが可能である。例えば図37の行配線DxLの両端を接地し、該配線の中央部にのみ電気的接触手段を接続してフォーミング処理を行った場合でも、作製された素子の電子放出効率の素子間ばらつきを10%以内に抑えられた。
<第14実施の形態>
本実施の形態は第8実施の形態において述べた電気的接続手段である銅端子の後段に加熱/冷却器をはさんで熱容量の大きな部分を設けているものである。
図38に本実施の形態を説明する装置斜視図、図39に装置の概要を説明するブロック図を示した。391はガラス基板、392は第8実施の形態と同様の工程で作製した表面伝導型放出素子を構成する微粒子膜で両端に形成された電極間隔L1は20μmとし、1000個一列に並んだ構成となっている。393は複数の並んだ表面伝導型放出素子に共通に通電するためのNi電極パターン、394はフォーミング電圧を印加する電気的接触端子となる針状の銅端子で、素子3個毎に332組並んだ構成となっている。
395は前記銅端子394と電気的かつ熱的に結合したバルク導体で、ここでは断面5mm×20mmの銅のバーを用いている。396は加熱/冷却器となるペルチェ素子、397は大熱容量導体となる断面20mm×20mmの銅のバーで、401は放熱器、402は395の温度の検出器で、ここでは熱電対を用いている。403は該加熱/冷却器を駆動する温度コントローラ、404はフォーミング電源を示している。上記構成で、銅端子394を共通配線393に圧着し、フォーミング電源404から素子のフォーミングに必要な電圧を共通配線393に印加して電子放出部となる亀裂を形成させるものである。このとき、銅のバー395の各端子間での抵抗は共通配線393と比較し、1/1000以下となるため、実施の形態8と同様、素子に印加されるフォーミング電圧にばらつきは無くなる。
また、銅のバーの熱容量は銅端子394、共通配線393と比較し、桁違いに大きいので共通配線と銅端子の接触部の温度は常に一定に保たれることになる。フォーミングによるジュール熱で素子が加熱されても前記熱電対402でモニタし、温度コントローラでペルチェ396を制御して銅のバー395を冷却することで、ほぼ一定の温度にマルチ電子源を保つことが可能となる。更に、電極の温度を素子間のばらつきなく、常に低く保てるため、フォーミング中の微粒子膜392の温度プロファイルは急峻なものとなり、温度がピークとなり、熱破壊が起こる領域は狭く、かつ素子間に於けるその領域の相対的位置も一定になるため、亀裂の位置、形状のばらつきは小さく抑えられることになる。
本実施の形態フォーミング装置を用いて第8実施の形態と同様の電子源用基板にフォーミング電圧を印加した場合、前記銅端子394の接触部に於ける電圧のばらつきは0.01V以内に納まり、各素子の温度のばらつきも1℃以内に納まり、電極間隔L1を20μmと広くしたにもかかわらず実際の素子特性として電子放出効率の素子間ばらつきも5%以下に抑えられた。
また、上述の本実施の形態により作製した電子源基板を用いて、第12実施の形態と同様に作製された画像形成装置においても、多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが5%以下となったことが確認された。
<第15実施の形態>
本実施の形態は前記手段(B−1)を実際に行う装置に関するものである。配線構成と、フォーミング処理を施す前の電子放出部形成用薄膜を第1実施の形態と同様にして形成した電子源基板に複数の電気的接触手段を1列に電子放出部形成用薄膜が並んだ1つの配線状に設けてフォーミングを行う。ここで電子放出部形成用薄膜が300個並んだ横1列に関しては上記装置により、一度にフォーミングできるが、本実施の形態の様にそれが縦に200行並んでいる場合、1行ずつこの操作を繰り返すと、工程時間がかかり、大量生産には不都合が生じる。そこで上記フォーミング機構を複数用意し、並列に並べて同時に駆動させることで工程時間は短縮される。
図40に装置を説明する斜視図を示す。411は単純マトリクス型に素子が並んだマルチ電子源、412は前記電気的接続手段が3つ並列したフォーミング機構、413は温度コントローラ414はフォーミング電源である。図では3つの前記電気的接続手段が並んだ構成を示したが、これはマルチ電子源状のスペースと、フォーミング電源の許容電流量で適当に選ぶものであるが、数は多ければ多い程、工程時間は短縮される。
上記構成で第12実施の形態で述べたフォーミング操作を行うと、各表面伝導型放出素子の電子放出効率のばらつきは5%以内におさまり、1列ずつ繰り返した場合と比較し、1/3の時間でフォーミングが行える様になった。
ここで図40では3つの前記電気的接続手段が並んだ構成を示したが、これはマルチ電子源状のスペースと、フォーミング電源の許容電流量で適当に選ぶものであるが、数は多ければ多い程工程時間は短縮される。
以上、第8実施の形態から第15実施の形態では、1列に並んだマルチ電子源あるいは、単純マトリクス型2次元に並んだマルチ電子源について述べたが、電気的接続手段を使用する本実施の形態の通電方法は、その他の一般的な配線パターンについても同様に使用できるものである。
<第16実施の形態>
次に、本実施の形態の手段(B−2)による実施の形態を示す。先述の第1実施の形態の工程(a)−(e)と同様の手順で単純マトリクス配線パターンを作製する。但し行配線の一部は図41の様にギャップ423が設けられている。次に、該ギャップ136を高インピーダンス配線で接続する工程について、図42(a)〜43(d)を用いて説明する。
図41のA−A’断面形状を図42(a)に示す。次に、スパッタ法を用いてニッケル・クロム合金を約2000オングストローム蒸着し、フォトリングラフィ法にてパターニングし、ギャップ423上に高インピーダンス部423を設ける8図42(b))。次に、金−鉛ペースト428をマイクロディスペンサを用いてギャップ部423の片側に塗布する(図41(c))。この問の回路図を簡単に表したのが図43でである。なお、図43では、図示の便宜上、6×6個の素子からなる電子源の例で示しているが、本実施の形態の実際の電子源は1000×1000個の素子で構成され、X方向のラインDx1〜Dx1000の各配線中に等間隔にそれぞれ10箇所(100素子毎)の高インピーダンス部分(分割部)が設けられている。
次に、前述の実施の形態の1の作製行程(f)−(h)と同様の手順でフォーミング処理を施していない電子源用基板を作製する。
次に、高インピーダンス部分より給電部分に近い側に位置する素子、つまり(D(1,1)〜D(1,6),D(1,6)〜D(2,6)を単素子毎にフォーミングする。このときの電圧印加方法について図43に示す。図43ではD(1,1)の素子をフォーミングするために、Dx1とDy1との間に電圧をかけている状態を表している。印加する電圧は前述の第8実施の形態と同様のパルス波形を印加する。結果はフォーミング電圧が5Vで、その時の電流は分割がない時の電流値の4分の1となった。
その後に基板裏面よりレーザ光を当てR(1,1)〜R(1,6)のニッケル−クロム薄膜424を昇温させ、ペースト428を溶解させる。この溶解したペースト部分を429で示す(図44)。なお、他のギャップ部に対しても同じプロセスを繰り返すことにより、図43に示す、各X方向ラインの分割部R(1,1)〜R(1,6)が低抵抗導電体が接続される。その後、次の領域、つまり図43のD(3,1)〜D(3,6)、D(4,1)〜D(4,6)の素子について同様にフォーミング処理を行う。次に分割部R(2,1)〜R(2,6)を低抵抗化する。これを繰り返し全素子に対してフォーミング処理を施す。その結果図45に示すような単純マトリクス状に配線された表面伝導型放出素子482を有する電子源が得られる。
以上の様にして作成された電子源について、その前述の評価装置により電子放出特性の測定が行った。電子放出効率η=Ie/If(%)は0.05%であった。またそのばらつきはパネル全体で7%以下に抑えられている。
上記実施の形態では高インピーダンス部分で区切られた領域内で1素子毎にフォーミングする場合について述べたが、該領域内で実施の形態1の様に1行を選択し、一括してフォーミングすることも可能で、この場合電子放出効率のばらつきは基板全体で5%以内に抑えられた。
<第17実施の形態>
本実施の形態では第16実施の形態で作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図24を用いて説明する。
まず、第16実施の形態と同様のフォーミング処理を大気中あるいは窒素雰囲気中で行いリアプレート241上に固定し、画像形成装置を作製する。この完成した本実施の形態の画像形成装置において、各表面伝導型放出素子には、容器外端子Dx1ないしDxm、Dy1ないしDynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子HVを通じて5kVの高圧を印加し、画像を表示した。
本実施の形態で作製した画像形成装置においても、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが3%以下となったことが確認された。
上述の例では、フォーミング処理を行った後に、リアプレートに固定し画像形成装置を作製したが、フォーミング処理前の電子源用基板を用いて画像形成装置を構成し、その後、容器外端子Dx1ないしDxm、Dy1ないしDynを通じ通電することにより、フォーミングを行い、また高インピーダンス部分の低抵抗化は、リアプレートを通してレーザ光で加熱することにより行っても、先の例と同様に素子特性のばらつきを5%以下に抑えられた。
<第18実施の形態>
前記手段(B−2)を適用した別の実施の形態による電子源の平面図を図46に示す。本例では図46の様に電子放出部形成用薄膜を梯子状に1次元配線し、配線の一部にギャップを設けてある。ギャップ付配線を製作する工程については第16実施の形態に準ずるものである。
そこでフォーミング処理及びフォーミングを実施した後ギャップ491を接続する工程について図46、図47(a)(b)、図48(a)(b)を用いて説明する。
図20Bはギャップ491つき配線が完成した状態の回路図を簡単に表したものである。図示の便宜上表示パネルの画素数を6×6とし、各ブロックを2素子ずつに分割し示しているが、ここで用いた電子源は、1列に1000個の素子が配線された列が1000列あるもので配線を等間隔に10等分(100素子ずつ)分割したものである。
次に、図48(a)にギャップ部断面を示す。ここで第6実施の形態で用いたのと同じマルチプローブ512を用い、図48(b)のプローブ接続点511にプローブを接続しフォーミング電源513を接続して1ライン状の素子に対して同時にフォーミング処理を行う。この電圧印加方法を図50に示す。各フォーミング電圧は5Vでその時の各ブロック(100素子)毎の電流は約3.0Aであった。これは分割がない場合の十分の一に当たる。
次に図47(b)に示す通り、ギャップ491を1箇所につき3本の直径30ミクロンの金ワイヤー492にてボンディングして接続してマルチ電子源基板を完成した。
以上説明した通り、本発明の基本思想によれば素子の構造、材料、製造方法により必ずしもこれに決まるものではない。従って分割の大きさは1素子あたりのフォーミング電流に応じて決定すれば良い。
実際、第16実施の形態と同様にして1素子あたりの素子特性を測定すると、電子放出効率η=Ie/If(%)は平均0.05%であった。またそのばらつきはパネル全体で6%以下に抑えられている。
本実施の形態のフォーミング処理方法で第9実施の形態と同様にして形成した画像形成装置においても、単純マトリクス配線された多数のよう面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが6%以下となったことが確認された。
<第19実施の形態>
次に表面伝導型放出素子を単純マトリクス配置した電子源を前記手段(B−3)を適用して作製した別の実施の形態を示す。前述の第1実施の形態と同様の工程によりフォーミング処理を施していない電子放出部形成用薄膜を単純マトリクス配線した電子源用基板を作製する。なお、本実施の形態では100×100個の電子放出部形成用薄膜を配線した単純マトリクス構成のものを作製した。また、各電子放出部形成用薄膜の抵抗は未フォーミングの状態で約1キロオーム、1電子放出部形成用薄膜当たりの上配線抵抗と下配線抵抗は共に約0.01オームであった。
以上に様にして作製した電子源用基板を2台用意し、以下に示す異なる2方法によりフォーミングを行った。
(フォーミング方法1)
まず本実施の形態によるフォーミング方法を図54を用いて説明する。上記の様にして完成した電子源用基板613の上配線につながる接続端子DOy1ないしDOykが順次給電部653となる様に(図ではDOykが給電部)、接続を制御する外部スキャン回路632と、電圧源633を接続し、下配線につながる接続端子DOx1ないしDOxnを接地した。ここで、電流モニタ回路634により給電部を流れる電流をモニタできる様にしておき、フォーミング処理の対象となる1ラインのインピーダンスを検知できる様にしてある。
次に、図53に示すフォーミング波形を印加し、フォーミングを行った。ここで、T1は1ミリ秒、T2は10ミリ秒、Nは10とした。またブロック数は10とした。kライン、mブロックをフォーミングするときに、給電部D0ykに印加する電圧(ピーク値)を、
V0(k,m)=8.5×{1+k/100000+0.00101m−0.00001m×m};m=1〜10とした。
ここで、インピーダンスの測定は、図53のN個のフォーミングパルス印加後に、先の印加電圧V0(k,m) よりも低い電圧Viを印加して、まだフォーミングされていない素子に影響を与えることなく、インピーダンス測定を行う。ここで、測定されたインピーダンスが、フォーミングの対象となっているkライン、mブロックがフォーミングされたと判断されたインピーダンスよりも低い場合、対象となっている素子はまだフォーミング終了していないと判断し、追加のフォーミングパルスを発生する(図53(b))。
(フォーミング方法2:比較例)
上記の様にして用意したもう1枚の電子源用基板に対して、上記フォーミング方法1と同じ構成で回路を接続する。但し、本方法では電流モニタ回路は動作させず、図8に示すフォーミング波形で、T1を1ミリ秒、T2を10ミリ秒、ピーク電圧値は9.3Vで一定として電圧を印加し、一括フォーミングを行った。
以上の様に完成したマルチ表面伝導型放出素子電子源(フォーミング方法1によるもの、フォーミング方法2によるもの)において、各表面伝導型放出素子には端子Dx1ないしDxm、Dy1ないしDynを通じ、前述の第16実施の形態と同様にして、1素子あたりの素子特性を測定するとフォーミング方法1によるものは電子放出効率η=Ie/If(%)は0.1%であった。またそのばらつきはパネル全体で5%以下に抑えられている。
それに対し、フォーミング方法2によるものは、電子放出効率η=Ie/If(%)は0.5%であった。またそのばらつきはパネル全体で10%以上であった。
なお本実施の形態ではアドレスの検出をインピーダンス測定により行ったが、配線の電位分布からアドレスを検知する手段を図50(a)(b)を用いて説明する。
フォーミング前後で各素子のインピーダンスが変化することにより、フォーミングが終了すると素子の近傍の配線の電位が大きく変化する(図50(b))。この変化を検出する、つまりプローブピン531を配線に接続し、配線の電位分布の変化を検出することによってもフォーミングされた素子のアドレスを検知できる。
<第20実施の形態>
本実施の形態では第5実施の形態で作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図24を用いて説明する。
先のフォーミング処理を施していない電子源用基板111をリアプレート241上に固定した後、フェースプレート246、支持枠242を介し配置し、フェースプレート246、支持枠246、リアプレート241の接合部にフリットガラスを塗布し、大気中あるいは窒素雰囲気中で、400℃で15分以上焼成することで封着した。また、リアプレート241への電子源用基板111の固定もフリットガラスで行った。
以上のようにして完成したガラス容器内の雰囲気を排気管(図示せず)を通じ真空ポンプにて排気し、1×10-5torrより高い真空度に達した後、容器外端Dx1ないしDxmとDy1ないしDynを通じ、第19実施の形態で示した容量で素子電極間に電圧を印加し、第19実施の形態と同じく2つの方法で通電処理(フォーミング処理)を行い、電子放出部を形成し、表面伝導型放出素子を作製した。次に10-6torr程度の真空度で、不図示の排気管をガスバーナで熱することで溶着し外囲器の封止を行った。最後に封止後の真空度を維持するために、ゲッター処理を行った。
以上のようにして完成した本実施の形態の画像形成装置において、各表面伝導型放出素子には、容器外端子Dx1ないしDxm、Dy1ないしDynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子HVを通じ、6kVの高圧を印加し、画像を表示した。そして全画素の輝度を測定したところ図49に示すようになった。即ち、第19実施の形態で述べたところのフォーミング方法1によるものでは、全画面内の輝度むらは極めて小さいのに対し、フォーミング方法2によるものでは画面の外縁部3辺付近の輝度が大きく、中央付近では暗かった。つまり、各素子のアドレスに応じて給電部に印加する電圧値を制御することにより、輝度のむらが5%以下になり、高品位の画像形成装置を得ることができた。
<第21実施の形態>
次に、前記手段(B−3)を適用して作製した梯子状配置した電子源を用いて構成した、画像形成装置を図21を用いて説明する。本実施の形態では絶縁性基板211上にフォーミング前の電子放出部形成用薄膜を作製した。作製工程は実施の形態8と同様である。電子放出部形成用薄膜(フォーミング前)の寸法等も実施の形態8と同様である。但し1列の電子放出部形成用薄膜数は200であり、電極の給電部と接地部はラインの両端部に各1カ所ずつ設けた。尚、等価回路は図16(c)で表されたものと同様である。
このように作成された電子源用基板に対して、図51に示すフォーミング波形でフォーミングを行った。このパルス群のピーク値は8Vから徐々に大きくなり、最大9Vであり、その後徐々に減少して再び8Vになる過程を2度繰り返している。T1は1ミリ秒、T2は10ミリ秒で2度繰り返しの全過程は約5秒であった。ここで用いた電圧値は種々の検討条件の中から最適なものを選択した。その結果、電子放出効率のばらつきが7%以下となり、素子毎に極めて均一な電子放出特性を有することがわかった。本実施の形態では既にフォーミングされてしまった素子のアドレスを検出することなく、良好な一括フォーミングが行えた。
以上、第1実施の形態から第21実施の形態では、前述した手段A−1,2、B−1,2,3について、いくつかの組合せが可能であることを示したが、ここで示した組合せ以外でも組み合わせることが可能である。
以上説明した実施の形態中、電子放出部を形成する際に、素子の電極間に三角波パルスを印加してフォーミング処理を行っているが、素子の電極間に印加する波形は三角波に限定することはなく、矩形波など所望の波形を用いても良く、その波高値及びパルス値・パルス間隔などについても上述の値に限ることなく、電子放出部が良好に形成されれば所望の値を選択することができる。
なお、先述した実施の形態において、表面伝導型放出素子を垂直型(SCE)とした場合に、同様の結果が得られた。
また本発明の適用は、表面伝導型素子に限らず例えばMINのようにフォーミングを必要とする他の素子にも使える。
尚、本発明は、複数の機器から構成されるシステムに適用しても1つの機器から成る装置に適用しても良い。また、本発明は、システム或は装置に本発明を実施するプログラムを供給することによって達成される場合にも適用できることはいうまでもない。