JP3517649B2 - 電子源の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子源の製造方法
に関するものである。

【０００２】

【従来の技術】従来、電子放出素子としては熱電子源と
冷陰極電子源との２種類が知られている。冷陰極電子源
には電界放出型（以下、ＦＥ型と略す）、金属／絶縁層
／金属型（以下、ＭＩＭ型と略す）や表面伝導型電子放
出素子（以下、ＳＣＥと略す）等がある。ＦＥ型の例と
しては、W.P.Dyke & W.W.Dolan、“Field emission”，
Advance in Electron Physics, 8,89(1956)あるいは、
C.A.Spindt, “PHYSICAL Properties of thin-film fie
ld emission cathodes with molbdeniumcones”, J.App
l. Phys., 47,5248(1976) 等が知られている。

【０００３】ＭＩＭ型の例としては、C.A.Mead,“The T
unnel-emission amplifier, J.Appl.Phys., 32,646(196
1)等が知られている。ＳＣＥ型の例としては、M.I.Elin
son, Radio Eng.Electron Pys.,10,(1965) 等がある。

【０００４】ＳＣＥ型は、基板上に形成された小面積の
薄膜に、膜面に平行に電流を流すことにより電子放出が
生ずる現象を利用するものである。この表面伝導型電子
放出素子としては、前記エリンソン等によるＳｎＯ2薄
膜を用いたもの、Ａｕ薄膜によるもの［G.Dittmer:“Th
in Solid Films”，9,317(1972)]、Ｉｎ2０3／ＳｎＯ2
薄膜によるもの,［M.Hartwell and C.G.Fonstad: “IEE
E Trans.ED Conf. ”,519(1975)] 、カーボン薄膜によ
るもの［荒木久 他：真空、第２６巻、第１号、２２頁
(1983)］等が報告されている。

【０００５】これらの表面伝導型電子放出素子の典型的
な素子構成として、前述のＭ．ハートウェルの素子構成
を図１に示す。同図において１は絶縁性基板である。２
は電子放出部形成用薄膜で、Ｈ型形状のパターンに、ス
パッタで形成された金属酸化物薄膜などからなり、後述
のフォーミングと呼ばれる通電処理により電子放出部３
が形成される。４は電子放出部を含む薄膜と呼ぶことに
する。尚、図中の素子電極間隔Ｌは、0.5 〜１mm、Ｗは
0.1 mmで設定されている。尚、電子放出部３の位置及び
形状については、不明であるので模式図として表した。

【０００６】従来、これらの表面伝導型電子放出素子に
おいては、電子放出を行う前に電子放出部形成用薄膜２
に対して、予めフォーミングと呼ばれる通電処理によっ
て電子放出部３を形成するのが一般的であった。即ち、
フォーミングとは前記電子放出部形成用薄膜２の両端に
直流電圧あるいは非常にゆっくりとした昇電圧、例えば
１Ｖ／分程度を印加通電し、電子放出部形成用薄膜２を
局所的に破壊、変形もしくは変質せしめ、電気的に高抵
抗な状態にした電子放出部３を形成することである。
尚、電子放出部３は電子放出部形成用薄膜２の一部に亀
裂が発生し、その亀裂付近から電子放出が行われる。以
下、フォーミングにより形成した電子放出部を含む電子
放出部形成用薄膜２を、電子放出部を含む薄膜４と呼
ぶ。前記フォーミング処理をした表面伝導型電子放出素
子は、上述電子放出部を含む薄膜４に電圧を印加し、素
子に電流を流すことにより、上述電子放出部３より電子
を放出せしめるものである。しかしながら、これら従来
の表面伝導型電子放出素子においては、実用化にあたっ
ては様々の問題があったが、本出願人は、後述する様な
様々な改善を鋭意施し、実用化上の様々な問題点を解決
してきた。

【０００７】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積に亙り多数の素子
を配列形成できる利点がある。そこで、この特徴を生か
せるようないろいろな応用が研究されている。例えば、
荷電ビーム源、表示装置等があげられる。多数の表面伝
導型放出素子を配列形成した例としては、後述する様
に、梯型配置と呼ぶ並列に表面伝導型電子放出素子を配
列し、個々の素子の両端を配線（共通配線とも呼ぶ）に
てそれぞれ結線した行を多数行配列した電子源があげら
れる（例えば、本出願人の特開平１−031332）。また、
特に表示装置等の画像形成装置においては、近年、液晶
を用いた平板型表示装置が、ＣＲＴに代わって普及して
きたが、自発光型でないため、バックライト等を持たな
ければならない等の問題点があり、自発光型の表示装置
の開発が望まれてきた。表面伝導型放出素子を多数配置
した電子源と、電子源より放出された電子によって可視
光を発光せしめる蛍光体とを組み合わせた表示装置であ
る画像形成装置は、大画面の装置でも比較的容易に製造
でき、かつ表示品位の優れた自発光型表示装置である
（例えば、本出願人のＵＳＰ5066883）

【発明が解決しようとする課題】しかしながら、上記の
多数の表面伝導型電子放出素子を基板上に設置した電子
源、及びそれを用いた画像形成装置の製造方法、特に
は、前述のフォーミング工程に由来する次のような問題
点があった。

【０００８】画像形成装置において、高品位な映像を得
るため必要な電子放出素子数は非常に多くなり、電子放
出素子を製造する際のフォーミング工程において、上記
複数の表面伝導型電子放出素子を結び、外部電源から電
力を各素子に供給する配線（これを共通配線と呼ぶ）を
流れる電流は大きなものとなる。その結果以下のような
不都合が生じた。

【０００９】（１）共通配線の抵抗で生じる電圧降下の
ため各素子ごとに印加される素子印加電圧に勾配が発生
し、フォーミング工程での素子印加電圧に差異を生ずる
ために、形成される電子放出部も変化し、素子特性が不
均一となる。

【００１０】（２）フォーミング工程を共通配線を利用
した通電で行うため、通電による配線での電力が熱とし
て消費され、基板上に温度の分布を発生させる。これは
各部の素子温度に分布を与えてしまい、形成される電子
放出部も変化し、素子ごとの特性のバラツキが生じやす
い。

【００１１】（３）電子放出部の形成を配線を利用した
通電で行うため、通電による配線での電力が熱として消
費され、基板に熱ダメージを与え、衝撃に対する強度を
低下させる。

【００１２】以下、これらの問題点を、複数の電子放出
素子の基板上での配置を前述の梯型配置で説明するが、
後述の単純マトリクス配置でも、後述する様に、同様の
問題が生ずる。

【００１３】上述（１）の問題に関し、更に詳しく説明
するため図３、図４を示す。図３（ａ），図４（ａ）は
電子放出素子と配線抵抗及び電源を含む等価回路図であ
り、図３（ｂ），図４（ｂ）は、各素子の高電位側と低
電位側の電位を示す図であり、図３（ｃ），図４（ｃ）
は、各素子の高電位側と低電位側の電位の差電圧、即ち
素子印加電圧を示す図である。

【００１４】図３（ａ）は、並列接続されたＮ個の電子
放出素子Ｄ1−ＤNと電源ＶEを配線端子ＴH，ＴLを通し
て接続した回路を示すもので、電源と素子Ｄ1を、また
電源のグランドと素子ＤNを接続したものである。ま
た、各素子を並列に結ぶ共通配線は、図に示すように隣
接する素子間で、ｒの抵抗成分を有するものとする（画
像形成装置では、電子線のターゲットとなる画素は、通
常、等ピッチで配列されている。従って、電子放出素子
も空間的に等間隔をもって配列されており、これらを結
ぶ配線は幅や膜厚が製造上ばらつかない限り、素子間で
ほぼ等しい抵抗値を持つ）。また、電子放出素子Ｄ1−
ＤNは、ほぼ等しい抵抗値Ｒdを有するものとする。図３
（ｃ）から明らかなように、図３（ａ）のような回路の
場合には、両端の素子（Ｄ1及びＤN）に近い程大きな電
圧が印加され、中央部付近の素子では印加電圧が低くな
る。

【００１５】一方、図４に示すのは、並列接続された素
子列の片側（本図では素子Ｄ1側）に電源の正負極を接
続した場合である。各素子に印加される電圧は、図４
（ｃ）に示すようにＤ1に近い程大きなものとなる。

【００１６】以上二つの例で示したような素子毎の印加
電圧のばらつきの程度は、並列接続される素子の総数Ｎ
や、素子抵抗Ｒdと配線抵抗ｒの比（＝Ｒd／ｒ）や、あ
るいは、電源の接続位置により異なるが、一般にはＮが
大きい程、Ｒd／ｒが小さい程ばらつきは顕著となり、
また、前記図３よりも図４の接続方法の方が、素子に印
加される電圧のばらつきが大きい。また、上記二つの例
とは異なるが、図５に示すような単純マトリクス配線に
おいても、配線抵抗ｒx及びｒyで生じる電圧降下によ
り、各素子毎の印加電圧にばらつきが生じる。以上説明
したように、複数の素子を共通配線で接続する場合、素
子抵抗Ｒdに対して配線抵抗を十分小さくしないと、素
子毎の印加電圧がばらつくことになる。

【００１７】一方、発明者らが鋭意検討した結果、電子
放出素子の電子放出部を形成する過程のフォーミングを
行う場合、電子放出部を形成するための、電圧あるい
は、電力は、素子の形状即ち、図１の電子放出部形成用
薄膜２の材料、膜厚、およびＷ，Ｌなどの形状が同じで
あれば、同じ電圧あるいは電力でフォーミングされる。
この素子固有の電圧あるいは、電力をそれぞれ、素子の
フォーミング電圧Ｖform，フォーミング電力Ｐformと呼
ぶ。このＶformあるいはＰformより極度に高電圧、高電
力を素子に与えてフォーミング工程を行うと、素子の電
子放出部の形態的変化が極度に起こり、電子放出特性が
劣化し、それ以下であると、当然のことながら、電子放
出部が形成されないことがわかった。

【００１８】他方、前述した様に、共通配線で結線され
た複数の素子を、同時に外部の電源より、共通配線を通
じた電圧供給でフォーミング工程を行う場合、配線での
電圧降下により、各素子への素子印加電圧に差異が生
じ、素子印加電圧が前述のフォーミング電圧Ｖform、フ
ォーミング電力Ｐformより過剰の電圧、電力が印加され
る素子が発生する。これらの素子の電子放出部が劣化
し、複数の素子の電子放出特性が大きくばらつくことが
定性的にわかる。尚、定量的取扱については、後述の実
施態様に述べる。

【００１９】従って、フォーミング工程での素子印加電
圧のばらつきを防止するためには、複数の素子を結線
し、電源まで導く共通配線は、低抵抗な配線とする必要
が生ずる。また、共通配線に結線された素子数の増加に
伴い、その配線への要求は、さらに厳しいものとなる。
これは、電子源および画像形成装置の構造設計や製造プ
ロセスの自由度に大幅な制限を付加することになり、し
いては高価な装置になってしまう。

【００２０】次に上記（２）（３）の問題点について更
に詳しく説明する。

【００２１】フォーミングでは、素子に通電により電子
放出部を形成するのであるが、共通配線、および素子で
は、通電により電力が消費され、ジュール熱に変換さ
れ、基板温度の上昇を伴う、一方、素子の電子放出部形
成の際の形態的変化は、温度の影響も受けやすい。従っ
て、基板温度のばらつきや変動は、素子の電子放出特定
に影響を与えることになる。特に複数の素子を配置した
電子源および画像形成装置においては、同時にフォーミ
ングを行う素子数の増加をともない、前述の共通配線で
の電圧降下によるばらつきだけでなく、問題が大きくな
る。例えば、基板の中央部と、熱の逃げが存在する端部
とで基板の上昇温度に分布が発生し、中央部の温度が端
部より上昇してしまい、電子放出特性のばらつきを生ず
ることとなる。結果として、各素子の電子放出特性のば
らつきにより、画像形成装置にした場合は輝度に差が出
るなどの不都合が起きてしまい、画像品位が低下する。

【００２２】また同時に、これら発生した熱は、基板に
対して熱的衝撃あるいは歪を与え、特に、真空装置とし
た画像形成装置で、大気の圧力に耐える容器構造とした
場合には破損などの安全性の問題を生ずる。

【００２３】以上のような問題により、更には以下の不
都合が発生する。

【００２４】（１）共通配線することが可能な素子の数
が事実上、制限されてしまう。

【００２５】（２）配線抵抗を低くするために、Ａｕや
Ａｇなど比較的高価な材料を使用する必要が生じ、原材
料費が上昇する。

【００２６】（３）配線抵抗を低くするために配線電極
を厚く形成する必要が生じ、電極の形成やパターニング
といった製造プロセスに要する時間や装置設備の値段を
増大させる。

【００２７】本発明の目的は、フォーミング中における
電子放出部形成用薄膜への電圧、電流の回り込みを防止
して、配線による電圧降下によるフォーミング電圧或は
電力の分布を減少して特性のバラツキをなくして電子源
を作成するようにした電子源の製造方法を提供すること
にある。

【００２８】また本発明の他の目的は、製造の歩留まり
を改良した電子源とその製造方法を提供することにあ
る。

【００２９】更に本発明の他の目的は、配線抵抗を低く
するために配線電極を厚くするなどの必要が無く、製造
プロセスに要する時間を短縮できる電子源の製造方法を
提供することにある。

【００３０】

【課題を解決するための手段】上記目的を達成するため
に本発明の電子源の製造方法は以下のような工程を備え
る。即ち、基体上に配置され、配線により結線された複
数の表面伝導型電子放出素子を有する電子源の製造方法
において、前記表面伝導型電子放出素子の電子放出部の
形成工程は、複数の電子放出部形成用薄膜が接続された
単一の配線上で、かつ前記電子放出部形成用薄膜間を含
む複数箇所に電気的接続手段を接続し、前記電気的接続
手段から前記電子放出部形成用薄膜に通電する工程を有
することを特徴とする。

【００３１】また本発明の電子源は、本発明の製造方法
により製造された複数の表面伝導型電子放出素子を有す
る。

【００３２】本発明は、複数の電子放出素子を基板上に
配置した電子源の製造方法において、複数の電子放出素
子の電子放出部を形成するフォーミング工程で、配線以
外の電気的接続手段を用いることで配線を流れる電流値
を小さくしたものであり、上記問題点を解決した複数の
電子放出素子からなる電子源及び画像形成装置を提供す
るものである。以下にその手段を具体的に述べる。

【００３３】Ａ．所望の部分の素子群にのみ電圧が印加
され、それ以外の素子群に電圧が印加されないように外
部給電機構を設ける。

【００３４】Ｂ．所望の部分の素子群がフォーミングさ
れる際、各素子がほぼ同じ電圧、あるいは同じ電力でフ
ォーミングされるような機構を設ける。

【００３５】上記Ａに関し、具体的な手段としては以下
の方法を説明する。

【００３６】Ａ−１．行列状に縦横に並んだ単純なマト
リクス配線でそれぞれ結線された電子放出素子を具備し
た構成において、少なくとも１本以上の行の配線に電位
Ｖ１、それ以外の行の配線にＶ１とは異なる電位Ｖ２を
印加し、すべての列配線には電位Ｖ２を印加してフォー
ミングを行う。それを繰返す。

【００３７】更に、行方向と列方向に並んだ素子数をＮ
X,Ｎy,各方向の１素子あたりの配線抵抗をｒx，ｒyと
し、 （Ｎx×Ｎx−ａＮx）×ｒx≦（Ｎy×Ｎy−ａＮy）×ｒy
ならｘ方向にフォーミングする （Ｎx×Ｎx−ａＮx）×ｒx＞（Ｎy×Ｎy−ａＮy）×ｒy
ならｙ方向にフォーミングする 但し、ａ＝８ ：給電部がｘあるいはｙの片端にある場
合 ａ＝２４：給電部がｘあるいはｙの両端にある場合 同様に、行あるいは列を順次選択してフォーミングを行
う。

【００３８】Ａ−２．行列状に縦横に並んだ単純なマト
リクス配線でそれぞれ結線された電子放出素子を具備し
た構成において、少なくとも１本以上全数未満の行の配
線に電位Ｖ１、それ以外の行の配線にＶ１とは異なる電
位Ｖ２を印加し、少なくとも１本以上、全数未満の列配
線には電位Ｖ１、それ以外の列配線には電位Ｖ２を印加
する。

【００３９】又、前記Ｂに関し、具体的には以下の手段
が考えられる。

【００４０】Ｂ−１．共通配線の端子からフォーミング
時の電圧を給電するのではなく、これとは別に設けられ
た電気的接続手段を介してフォーミング電圧を印加す
る。

【００４１】上記の電気的接続手段は、前記素子共通配
線の複数の箇所とフォーミング用電圧源との間を低イン
ピーダンスで接続するものであり、かつ、フォーミング
完了後は、容易に接続を解除することが可能な構造を有
するものである。更に、前記電気的接続手段は熱伝導性
の良い材料で構成され、温度コントローラにより昇温、
冷却を制御する機構を備えている。

【００４２】Ｂ−２．共通して電子放出素子を接続する
行または列方向の配線少なくとも一方を所定間隔で高イ
ンピーダンス部分を設けるか、あるいは分割した構成
で、その一部にフォーミング電圧を印加し、フォーミン
グ処理を終了後、高インピーダンス部あるいは分割部を
接続する。

【００４３】Ｂ−３．１次元あるいは２次元に配列した
電子放出素子をフォーミングする際に、フォーミングさ
れた素子の位置が特定されるように、あるいはフォーミ
ング済みの素子の位置を検知しながら、給電端子に印加
する電圧を制御して印加する。

【００４４】尚、上記本発明における手段Ａ１，Ａ２，
Ｂ１，Ｂ２，Ｂ３は、それぞれ個別に実施しても効果が
あるが、併用して実施されても良い（以下は本発明の手
段を、手段Ａ１，Ａ２，Ｂ１，Ｂ２，Ｂ３と呼ぶ）。次
に本発明における好ましい実施態様を示す。、上記問題
を解決するための手段は、前述した従来の電子放出素
子、ＭＩＭ型電子用出力素子あるいは表面伝導型電子放
出素子を複数配置した電子源及び画像形成装置において
応用可能であるが、以下に述べる本発明者などによる表
面伝導型電子放出素子において特に効果は大きい。

【００４５】本発明の一実施の形態に係わる表面伝導型
電子放出素子の基本的な構成は、平面型及び垂直型の２
つの構成があげられる。

【００４６】まず、平面型表面伝導型電子放出素子につ
いて説明する。

【００４７】図６（ａ），図６（ｂ）はそれぞれ、本発
明に係る基本的な表面伝導型電子放出素子の構成を示す
模式的平面図及び断面図である。図６を参照して本発明
の素子の基本的な構成を説明する。

【００４８】図６において、６１は基板、６５と６６は
素子電極、６４は電子放出部を含む薄膜、６３は電子放
出部である。基板６１としては、石英ガラス、Ｎａ等の
不純物含有量を減少したガラス、青板ガラス、青板ガラ
スにスパッタ法などにより形成したＳｉＯ2 を積層した
ガラス基板など及びアルミナ等のセラミックス等が上げ
られる。

【００４９】対向する素子電極６５，６６の材料として
は導電性を有するものであればどのようなものであって
も構わないが、例えばＮｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐ
ｔ，Ｔｉ，Ａｌ，Ｃｕ，Ｐｄ等の金属あるいは合金及び
Ｐｄ，Ａｇ，Ａｕ，ＲｕＯ2 ，Ｐｄ−Ａｇ等の金属ある
いは金属酸化物とガラス等から構成される印刷導体、Ｉ
ｎ2Ｏ3-ＳｎＯ2 などの透明導伝対及びポリシリコン等
の半導体導体材料等が挙げられる。

【００５０】素子電極間隔Ｌ１は、数百オングストロー
ムより数百マイクロメートルであり、素子電極の製法の
基本となるフォーミングとリソグラフィ技術、即ち、露
光機の性能とエッチング方法等、及び素子電極間に印加
する電圧と、電子放出し得る電解強度等により設定され
るが、好ましくは数マイクロメートルより数十マイクロ
メートルである。素子電極長さＷ１、素子電極５，６の
膜厚ｄは、電極の抵抗値、多数配置された電子源の配置
上の問題より適宜設計され、通常は、素子電極長さＷ１
は、数マイクロメートルより数百マイクロメートルであ
り、素子電極５，６の膜厚ｄは、数百オングストローム
より数マイクロメートルである。

【００５１】基板６１上に設けられた対向する素子電極
６５と素子電極６６間及び素子電極６５，６６上に接地
された電子放出部を含む薄膜６４は、電子放出部６３を
含むが、図６（ｂ）に示された場合だけでなく、素子電
極６５，６６上には、設置されない場合もある。即ち、
基板６１上に、電子放出部形成用薄膜６２、対向する素
子電極６５，６６の電極順に積層構成した場合である。
また、対向する素子電極６５と素子電極６６間全てが、
製法によっては電子放出部として機能する場合もある。
この電子放出部を含む薄膜６４の膜厚は、好ましくは、
数オングストロームより数千オングストロームで、特に
好ましくは１０オングストロームより５００オングスト
ロームであり、素子電極６５，６６へのステップカバレ
ージ、電子放出部６３と素子電極６５，６６間の抵抗値
及び電子放出部６３の導伝性微粒子の粒径、後述する通
電処理条件等によって適宜設定される。その抵抗値は、
１０¹より１０⁷［Ω／□］のシート抵抗値を示す。

【００５２】電子放出部６３を含む薄膜６４を構成する
材料の具体例を挙げるならばＰｄ，Ｐｔ，Ｒｕ，Ａｇ，
Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔ
ａ，Ｗ，Ｐｂ等の金属、ＰｄＯ，ＳｎＯ2，Ｉｎ2Ｏ3，
ＰｂＯ，Ｓｂ2Ｏ3等の酸化物、ＨｆＢ2，ＺｒＢ2，Ｌａ
Ｂ6，ＣｅＢ6，ＹＢ4，ＢｄＢ4等の硼化物、ＴｉＣ，Ｚ
ｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣなどの炭化物、Ｔ
ｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導
体、カーボン微粒子からなる。

【００５３】なおここで述べる微粒子膜とは、複数の微
粒子が集合した膜であり、その微細構造として、微粒子
が個々に分散配置した状態のみならず、微粒子が互いに
隣接、あるいは重なりあった状態（島状も含む）の膜を
さす。微粒子の粒径は、数オングストロームより数千オ
ングストローム、好ましくは、１０オングストロームよ
り２００オングストロームである。

【００５４】電子放出部６３は、好ましくは、数オング
ストロームより数百オングストローム、特に好ましく
は、１０オングストロームより５００オングストローム
の粒径の導伝性微粒子の多数個からなり、電子放出部６
３を含む薄膜６４の膜厚及び後述する通電処理条件等の
製法に依存しており、適宜設定される。電子放出部６３
を構成する材料は、電子放出部を含む薄膜６４を構成す
る材料の元素の一部あるいは全てと同様の物である。

【００５５】電子放出部６３を有する電子放出素子の製
造方法としては様々な方法が考えられるが、その一例を
図７に示す。６２は電子放出部形成用薄膜で例えば微粒
子膜が挙げられる。

【００５６】以下、順を追って製造方法の説明を図６及
び図７に基づいて説明する。

【００５７】（１）基板６１を洗剤、純水及び有機溶剤
により十分に洗浄した後、真空蒸着法、スパッタ法等に
より素子電極材料を堆積した後、フォトリソグラフィ技
術により、該絶縁性基板６１の面上に素子電極６５，６
６を形成する（図７（ａ））。

【００５８】（２）基板６１上に設けられた素子電極６
５と素子電極６６との間に、素子電極６５と６６を形成
した基板上に有機金属溶液を塗布して放置することによ
り、有機金属薄膜を形成する。なお、有機金属溶液と
は、前記Ｐｄ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，
Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂ等の金属を主
段元素とする有機化合物の溶液である。この後、有機金
属薄膜を過熱焼成処理し、リフトオフ、エッチング等に
よりパターニングし、電子放出部形成用薄膜６２を形成
する（図７（ｂ））。尚、ここでは有機金属溶液の塗布
法により説明したがこれに限るものでなく、真空蒸着
法、スパッタ法、科学的気相堆積法、分布塗布法、ディ
ッピング法、スピンナー法、等によって形成される場合
もある。

【００５９】（３）続いて、フォーミングと呼ばれる通
電処理を、素子電極６５，６６間に電圧を不図示の電源
によりパルス状あるいは、昇電圧により印加して通電処
理が行われると、電子放出部形成用薄膜６２の部位に構
造の変化した電子放出部６３が形成される（図７
（ｃ））。この通電処理により、電子放出部形成用薄膜
６２を局所的に破壊、変形もしくは変質せしめ、構造の
変化した部位を電子放出部６３と呼ぶ。先に説明したよ
うに、電子放出部６３は導伝性微粒子で構成されている
ことを本出願人らは観察している。フォーミング処理の
パルスを印加の場合の電圧波形を図８に示す。

【００６０】図８において、Ｔ１及びＴ２は電圧波形の
パルス幅とパルス間隔であり、Ｔ１を１マイクロ秒〜１
０ミリ秒、Ｔ２を１０マイクロ秒〜１００ミリ秒とし、
三角波の波高値（フォーミング時のピーク電圧）は適宜
選択し、フォーミング処理は１０^-5torr程度の真空雰囲
気下で、数十秒間から数十分程度印加した。

【００６１】以上説明した電子放出部を形成する際に、
素子の電極間に三角波パルスを印加してフォーミング処
理を行っているが、素子の電極間に印加する波形は三角
波に限定することはなく、矩形波など所望の波形を用い
てもよく、その波高値及びパルス幅・パルス間隔等につ
いても上述の値に限ることなく、電子放出部が良好に形
成される様に、電子放出素子の抵抗値等にあわせて、所
望の値を選択する。

【００６２】フォーミング以降の電気的処理は、図９に
示す測定評価装置内で行う。以下に測定評価装置を説明
する。

【００６３】図９は、図６で示した構成を有する素子の
電子放出特性を測定するための測定評価装置の概略構成
図である。図９において、６１は基体、６５及び６６は
素子電極、６４は電子放出部を含む薄膜、６３は電子放
出部を示す。また、９１は素子に素子電圧Ｖfを印加す
るための電源、９０は素子電極６５・６６間の電子放出
部を含む薄膜６４を流れる素子電流Ｉfを測定するため
の電流計、９４は素子の電子放出部より放出される放出
電流Ｉeを捕捉するためのアノード電極、９３はアノー
ド電極９４に電圧を印加するための高圧電源、９２は素
子の電子放出部６３より放出される放出電流Ｉeを測定
するための電流計である。

【００６４】電子放出素子の上記素子電流Ｉf、放出電
流Ｉeの測定にあたっては、素子電極６５，６６に電源
９１と電流計９０とを接続し、該電子放出素子の上方に
電源９３と電流計９２とを接続したアノード電極９４を
配置している。また、本電子放出素子及びアノード電極
９４は真空装置内に設置され、その真空装置には不図示
の排気ポンプ及び真空計等の真空装置に必要な機器が具
備されており、所望の真空下で本素子の測定評価を行え
るようになっている。

【００６５】なお、アノード電極の電圧は１ｋＶ〜１０
ｋＶ，アノード電極と電子放出素子との距離Ｈは２ｍｍ
〜８ｍｍの範囲で測定した。

【００６６】図９に示した測定評価装置により測定され
た放出電流Ｉeおよび素子電流Ｉfと素子電圧Ｖfとの関
係の典型的な例を図１０に示す。なお、図１０は放出電
流Ｉe素子電流Ｉfに比べて著しく小さいので、任意単位
で示されている。図１０からも明らかなように、本電子
放出素子は放出電流Ｉeに対する三つの特性を有する。

【００６７】まず第１に、本素子はある電圧（閾値電圧
と呼ぶ、図１０のＶth）以上の素子電圧を印加すると急
激に放出電流Ｉeが増加し、一方、閾値電圧Ｖth以下で
は放出電流Ｉeがほとんど検出されない。すなわち、放
出電流Ｉeに対する明確な閾値電圧Ｖthを持った非線形
素子である。第２に、放出電流Ｉeが素子電圧Ｖfに依存
するため、放出電流Ｉeは素子電圧Ｖfで制御できる。

【００６８】第３に、アノード電極９４に捕捉される放
出電荷は、素子電圧Ｖfを印加する時間に依存する。す
なわち、アノード電極９４に捕捉される電荷量は、素子
電圧Ｖfを印加する時間により制御できる。

【００６９】以上のような表面伝導型電子放出素子の特
性、素子電流Ｉf、放出電流Ｉeの素子印加電圧に対する
単調増加特性を有するため、本発明にかかわる電子放出
素子は、多方面への応用が期待できる。

【００７０】また、素子電流Ｉfは素子電圧Ｖfに対して
単調増加する（ＭＩ特性と呼ぶ）特性の例を図１０実線
に示したが、この他にも、素子電流Ｉfが素子電圧Ｖfに
対して電圧制御型負性抵抗（ＶＣＮＲ特性と呼ぶ）特性
を示す場合もある（図１０破線）。また、これら素子電
流の特性はその製法及び測定時の測定条件に依存すると
考えられる。なおこの場合も、本発明の電子放出素子は
上述した３つの特性上の特徴を有する。

【００７１】なお、予め導伝性微粒子を分散して構成し
た表面伝導型電子放出素子においては、前記本発明の基
本的な素子構成の基本的な製造方法のうち一部を変更し
てもよい。

【００７２】次に本発明に係わる別な構成の表面伝導型
電子放出素子である垂直型表面伝導型電子放出素子につ
いて説明する。図２は本発明の基本的な垂直型表面伝導
型電子放出素子の構成を示す模式的図面である。

【００７３】図２において６１は基板、６５と６６は素
子電極、６４は電子放出部を含む薄膜、６３は電子放出
部、２１は段差形成部である。基板６１、素子電極６５
と６６、電子放出部を含む薄膜６４、電子放出部６３
は、前述した平面型表面伝導型電子放出素子と同様の材
料で構成されたものであり、垂直型表面伝導型電子放出
素子を特長ずける段差形成部２１は、真空蒸着法、印刷
法、スパッタ法等で形成されたＳｉＯ2 等の絶縁性材料
で構成され、段差形成部２１の厚さが、先に述べた平面
型表面伝導型電子放出素子の素子電極間隔Ｌ１に対応
し、数百オングストロームより数十マイクロメートルで
あり、段差形成部の製法の製法、及び、素子電極間に印
加する電圧と電子放出し得る電解強度により設定される
が、好ましくは、数千オングストロームより数千マイク
ロメートルである。

【００７４】電子放出部を含む薄膜６４は、電子電極６
５，６６と段差形成部２１の作成後に形成するため、素
子電極６５，６６の上に積層され、場合によっては、素
子電極６５，６６との電気的接続を担う重なりの一部を
除いた所望の形状にされる。また、電子放出部を含む薄
膜６４の膜厚は、その製法に依存して、段差部での膜厚
と素子電極６５，６６の上に積層された部分の膜厚で
は、異なる場合が多く、一般に段差部分の膜厚が薄い。
なお、電子放出部６４は、図２において、段差形成部２
１に直線状に示されているが、形状、位置ともにこれに
限るものでなく、作成条件、フォーミング条件等に依存
する。

【００７５】以上、表面伝導型電子放出素子の基本的な
構成、製法について述べたが、本発明の思想によれば、
表面伝導型電子放出素子の特性で３つの特徴を有すれ
ば、上述の構成等に限定されず、後述の電子源、表示装
置等の画像形成装置に於いても適用できる。

【００７６】

【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。この実施の形態
では電子源及びその製造方法と、これら複数の電子現を
用いた画像形成装置について説明する。本実施の形態の
電子放出素子を複数個、基板上に配列し、電子源あるい
は画像形成装置が構成できる。

【００７７】基板上の配列方式には、例えば従来例で述
べた、多数の表面伝導型電子放出素子を並列に配置し、
個々の素子の両端を配線にて結線した電子放出素子の行
を多数配列し（行方向と呼ぶ）、この配線と直交する方
向に（列方向と呼ぶ）、該電子源の上方の空間に設置さ
れた制御電極（グリッドと呼ぶ）により電子を制御駆動
する梯子状配置、及び次に述べるｍ本のＸ方向配線の上
にｎ本のＹ方向配線を層間絶縁層を介して設置し、表面
伝導型電子放出素子の一対の素子電極にそれぞれ、Ｘ方
向配線、Ｙ方向配線とを接続した配列法があげられる。
以降、これを単純マトリクス配置と呼ぶ。次にこの単純
マトリクス配置について詳述する。

【００７８】本実施の形態に係る表面伝導型電子放出素
子の３つの基本的特性の特徴、即ち、第１に、本素子は
ある電圧（閾値電圧と呼ぶ、図１０中のＶth）以上の素
子電圧を印加すると、急激に放出電流Ｉeが増加し、一
方、閾値電圧Ｖth以下では、放出電流Ｉeがほとんど検
出されない。即ち、放出電流Ｉeに対する明確な閾値電
圧Ｖthを持った非線形素子である。

【００７９】第２に、放出電流Ｉeが素子電圧Ｖfに依存
するため、放出電流Ｉeは素子電圧Ｖfで制御できる。

【００８０】第３に、アノード電極９４に捕捉される放
出電荷は、素子電圧Ｖfを印加する時間に依存する。即
ち、アノード電極９４に捕捉される電荷量は、素子電圧
Ｖfを印加する時間により制御できる。

【００８１】以上によれば、単純マトリクス配置された
表面伝導型電子放出素子においても表面伝導型電子放出
素子からの放出電子は、閾値電圧以上では、対抗する素
子電極間に印加するパルス状電圧の波高値と巾で制御さ
れる。一方、閾値電圧以下では、殆ど放出されない。こ
の特性によれば、多数の電子放出素子を配置した場合に
おいても、個々の素子に、上記パルス状電圧を適宜印加
すれば、入力信号に応じて、表面伝導型電子放出素子を
選択し、その電子放出量が、制御できることになる。

【００８２】以下この原理に基づき構成した電子源基板
の構成について、図１１を用いて説明する。１１１は絶
縁性基板、１１２はＸ方向配線、１１３はＹ方向配線、
１１４は表面伝導型電子放出素子、１１５は結線であ
る。尚、表面伝導型電子放出素子１１４は、前述した平
面型あるいは垂直型どちらであってもよい。

【００８３】同図において、絶縁性基板１１１は、前述
したガラス基板等であり、その大きさ及びその厚みは、
絶縁性基板１１１に設置される表面伝導型素子の個数及
び個々の素子の設計上の形状、及び電子源の使用時、容
器の一部を構成する場合には、その容器を真空に保持す
るための条件等に依存して適宜設定される。ｍ本のＸ方
向配線１１２は、ＤX1，ＤX2，…，ＤXmからなり、絶縁
性基板１１１上に、例えば真空蒸着法、印刷法、スパッ
タ法等で形成して所望のパターンとした導伝性金属等か
らなり、多数の表面伝導型素子にほぼ均等な電圧が供給
される様に、材料、膜厚、配線巾が設定される。Ｙ方向
配線１１３は、ＤY1，ＤY2，．．ＤYnのｎ本の配線より
なり、Ｘ方向配線１１２と同様に、真空蒸着法、印刷
法、スパッタ法等で形成し、所望のパターンとした導伝
性金属等からなり、多数の表面伝導型素子にほぼ均等な
電圧が供給される様に、材料、膜厚、配線巾等が設定さ
れる。これらｍ本のＸ方向配線１１２とｎ本のＹ方向配
線１１３間には、不図示の層間絶縁層が設定され、電気
的に分離されて、マトリックス配線を構成する（この
ｍ，ｎは共に正の整数）。

【００８４】不図示の層間絶縁層は、真空蒸着法、印刷
法、スパッタ法等で形成されたＳｉＯ2 等であり、Ｘ方
向配線１１２を形成した絶縁性基板１１１の全面あるい
は一部に所望の形状で形成され、特に、Ｘ方向配線１１
２とＹ方向配線１１３の交差部の電位差に耐える様に、
膜厚、材料、製法が、適宜設定される。Ｘ方向配線１１
２とＹ方向配線１１３は、それぞれ外部端子として引き
出されている。

【００８５】さらに前述と同様にして、表面伝導型放出
素子１１４の対抗する電極（不図示）が、ｍ本のＸ方向
配線１１２とｎ本のＹ方向配線１１３と、真空蒸着法、
印刷法、スパッタ法等で形成された導伝性金属等からな
る結線１１５によって電気的に接続されているものであ
る。

【００８６】ここで、ｍ本のＸ方向配線１１２とｎ本の
Ｙ方向配線１１３と結線１１５と対向する素子電極の導
伝性金属は、その構成元素の一部あるいは全部が同一で
あっても、またそれぞれ異なってもよく、Ｎｉ，Ｃｒ，
Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ａｌ，Ｃｕ，Ｐｄ等の金
属あるいは合金及びＰｄ，Ａｇ，Ａｕ，ＲｕＯ2 ，Ｐｄ
−Ａｇ等の金属あるいは金属酸化物とガラス等から構成
されるの印刷導体，Ｉｎ2Ｏ3 −ＳｎＯ2 等の透明導体
及びポリシリコン等の半導体導体材料等より適宜選択さ
れる。また表面伝導型電子放出素子は、絶縁性基板１１
１あるいは、不図示の層間絶縁層上のどちらに形成して
もよい。

【００８７】また、詳しくは、後述するが、前記Ｘ方向
配線１１２には、Ｘ方向に配列する表面伝導型放出素子
１１４の行を、入力信号に応じて走査するための走査信
号を印加するための不図示の走査信号発生手段が電子的
に接続されている。

【００８８】一方、Ｙ方向配線１１３には、Ｙ方向に配
列する表面伝導型放出素子１１４の列の各列を、入力信
号に応じて変調するための変調信号を印加するための不
図示の変調信号発生手段が電気的に接続されている。

【００８９】さらに、表面伝導型電子放出素子に各素子
に印加される駆動電圧は、当該素子に印加される走査信
号と変調信号の差電圧として供給されるものである。

【００９０】上記構成において単純なマトリクス配線だ
けの個別の素子を選択して独立に駆動可能になる。

【００９１】ここで上述した表面伝導型放出素子をフォ
ーミング処理する際、上記の配線を通して素子に給電す
るのであるが、前記した問題点より、フォーミング時の
印加電圧が配線による電位効果の分布、配線での発熱ダ
メージ等で、各素子の放出電子量に分布が発生し、電子
源として使用する際、単純なドライバで均一な電子量を
得ることが困難になる。これにより画像形成装置として
使用する場合は、輝度の分布が発生するという欠点を有
している。

【００９２】そこで前述した本実施の形態の複数の電子
放出素子のフォーミングを用いてこの問題を解決したわ
けである。以下に１つ１つの手段毎に好ましい実施態様
を説明する。

【００９３】前述した手段のうち、まずＡ−１について
説明する。

【００９４】図１１に示した単純マトリクス配置電子源
においてＸ方向の配線端子ＤX1からＤXmまですべてに電
位Ｖ２を印加すると共に、任意に選択した少なくとも１
本以上のＹ方向配線端子ＤYiに、Ｖ２とは異なる電位Ｖ
１を印加し、残りのＹ方向配線端子すべてに電位Ｖ２を
印加するというものである。本実施の形態によれば、任
意に選択したＹ方向配線に接続している電子放出部形成
用薄膜にのみ（Ｖ１−Ｖ２）［Ｖ］の電圧が印加され、
他の非選択の電子放出部形成用薄膜には（Ｖ１−Ｖ２＝
０）［Ｖ］の電圧が印加されて、フォーミングが行わ
れ、この工程が順次繰り返されることによりフォーミン
グが終了する（これをライン・フォーミングと呼ぶ）。

【００９５】即ち、選択されていない電子放出部形成用
薄膜の電極がフローティング（電位不定）状態になった
り、フォーミングを実施中の電子放出部形成用薄膜に印
加している電圧がマトリクス配線を介して回り込むこと
がないため、フォーミングを実施していない電子放出部
形成用薄膜が静電気により破壊もしくは損傷したり、フ
ォーミング中の電子放出部形成用薄膜に印加中の電圧の
影響を受けて、電子放出部が変質したりすることを防止
でき、各素子の特性を均一にできることになる。

【００９６】ここで、前記電位Ｖ１及びＶ２は必ずしも
時間的に変動のない一定電子（ＤＣ）に限るものではな
く、三角波あるいは矩形波等のパルス上の波形も含むも
のである。また、上記Ｖ１、Ｖ２の両方をＤＣ波形ある
いはパルス状の波形としたり、どちらか片方をパルス状
の波形としてもよい。この時、フォーミング処理を実施
しようとする電子放出部形成用薄膜に印加される電圧
（Ｖ１−Ｖ２）［Ｖ］は、フォーミングにより電子放出
部を形成するに足りる電圧波形が供給されていればよ
く、パルス状波形の場合には、上記（Ｖ１−Ｖ２）
［Ｖ］はピーク電圧をいうものである。また、フォーミ
ング処理を実施するために任意に選択される列は、同時
に１列であっても複数列であってもよく、同時に複数列
を選択する場合は、フォーミングにより発生する熱によ
る基板内の温度分布を考慮して、例えば千鳥状に選択し
て温度分布を均一化するのが好ましい。また、複数列を
同時にフォーミングする場合、フォーミングに要する時
間を短縮できるものの、電圧源には大きな電流容量が必
要となる。従って、本実施の形態では、フォーミングに
要する時間と電圧源の電流容量とを考慮し、最も経済的
効果の高い数を選択し、並列でのフォーミングを行うこ
とが望ましい。

【００９７】さらに上述したＸ方向配線とＹ方向配線の
いずれを選択し、ラインフォーミングをするかについて
は以下のようにして決定するのが好ましい。

【００９８】表面伝導型放出素子を用いた単純マトリク
スの表示装置の等価回路を図１２に示す。Ｒが素子抵
抗、ｒx，ｒyが１画素あたりの横あるいは縦方向配線抵
抗である。また、横方向（行方向）の素子数をＮx、縦
方向（列方向）の素子数をＮyとする。この表示装置を
フォーミング処理する際、通常１列あるいは１行ずつを
一括してフォーミングする。なお、ここでいう一括フォ
ーミングとは、多数の素子に対して所定の給電部（１ケ
所あるいは複数）から電力を供給してフォーミングする
ことを指しており、必ずしも多数の素子を同時にフォー
ミングすることを意味するものではない。ラインフォー
ミングを模式的に示したのが図１３の等価回路である。
ここで装置（パネル）外の配線等のインピーダンスはｒ
x，ｒy，Ｒに比べ無視できるとしている。ここでは横方
向（接地部からｋラインめ）に一括してラインフォーミ
ングする例を示す。図１３からも明らかなように、素子
抵抗Ｒ、配線抵抗ｒx，ｒyにばらつきがない場合、各素
子にかかる分圧は必ず給電部に最も近い素子のそれが最
大となる。また、フォーミングされた素子の抵抗はフォ
ーミング前の抵抗Ｒに比べて２〜３桁以上も大きい。従
って、ラインフォーミングすると給電側から順次切れて
いく。そして、（ｎ−１）番目まで切れていて、次にｎ
番目の素子をフォーミングする時の等価回路は図１４と
なる。即ち、この状態でも最も給電部に近いｎ番目の素
子が切れて、次の時点での等価回路は図１４よりも１素
子少ない梯子状のものとなる。（ｎ−１）番目の素子ま
で切れている状態で、給電部に一定の電圧Ｖ0を印加し
たとすると、ｎ番目の素子にかかる電圧は次式で与えら
れる。

【００９９】 Ｖ(ｋ,ｎ)={１-ｋ ×ｒy/Ｒ-ｎ×(Ｎx-ｎ+１)×ｒx/Ｒ}Ｖ0 （１） なお、上式の導出は、一般的な４端子マトリクスの（Ｎ
x−ｎ＋１）段のシリーズとして容易に計算できる。こ
こで、ｒx，ｒyはＲに比べ十分小さいとした。また、こ
れを電力で現すと、ｎ番目の素子にかかる電力は次式で
与えられる。

【０１００】Ｐ(ｋ,ｎ)={１−２×ｋ×ｒy/Ｒ-２×ｎ×
(Ｎx-ｎ+１)×ｒx/Ｒ}×Ｖ0×Ｖ0/Ｒ （２） つまり、Ｖ，Ｐはｋ，ｎの関数であり、ラインフォーミ
ングの方向の素子アドレスｎの２次、他方向の素子アド
レスｋの１次で変化することがわかる。

【０１０１】図１５に電圧あるいは電力のパネル内分布
の模式図を示す。

【０１０２】しかしながら、上記のようなラインフォー
ミング方法には、次のような問題点がある。即ち、図１
５にみられるように給電部に一定の電圧を供給しても素
子のアドレスによってその素子が切れる時にかかる電
圧、及び電力に差がでてしまう。この現象は画素数が大
きくなり、また配線抵抗が素子抵抗に比べ大きくなって
くるとより大きな影響を及ぼす。各素子が切れる直前に
印加される電力のｎ方向の最大最小の差は次式となる。
即ち、電力最大となるのは給電端（ｎ＝１）の時で、最
小となるのは中央部(ｎ＝Ｎx／２) のときであり、Ｐ0=
Ｖ0 ×Ｖ0／Ｒとして、 Ｐ(ｋ,１)−Ｐ(ｋ,Ｎx／２)〜Ｎx×Ｎx／２×(ｒx／Ｒ)×Ｐ0 （３） 但し、Ｎx≫１である。

【０１０３】また、ｋ方向の最大・最小の差は、最大と
なるのが給電端（ｋ＝１）で、最小となるのが接地端
（ｋ＝Ｎy）であるから、次式となる。

【０１０４】 Ｐ(１,ｎ)−Ｐ(Ｎy,ｎ)〜２×Ｎy×(ｒy／Ｒ) （４） 但し、Ｎy≫１である。

【０１０５】上記２式よりわかるように、特にラインフ
ォーミング方向の画素数が大きくなると急激に画素間の
フォーミング条件に差がでてくることになる。従って、
大画面化に際して無視できない悪影響を及ぼすことにな
る。

【０１０６】図１５の例は、給電部が行（あるいは列）
の１端にある場合であるが、給電部が両端にある場合
は、系の対称性から、一括フォーミングされる行（ある
いは列）の両端部及び中央部で各素子が切れる直前に印
加される電力が大きく、両端から１／４ライン長付近で
は小さくなり、やはり素子アドレスによってばらつきが
生じてしまう。ここで、給電方式を一般化するために、
新たにＮ'を導入する。この時、片側給電の場合Ｎ'＝
Ｎ，両側給電の場合Ｎ'＝Ｎ／２。

【０１０７】結局、単純マトリクスをラインフォーミン
グする場合、給電部に一定の電圧Ｖ0を印加したとき、
ｎ番目の素子にかかる電力は次式で与えられる。

【０１０８】 Ｐ(ｋ,ｎ)={１−２×ｋ×ｒy／Ｒ-２×ｎ×(Ｎ'-ｎ+１)×ｒx／Ｒ}Ｐ0：Ｐ0=Ｖ0
×Ｖ0 ／Ｒ （５） ｎ方向の最大最小の差：ΔＰ=Ｎ'×(Ｎ'／２)(ｒx／Ｒ)Ｐ0 （６） ｋ方向の最大最小の差：ΔＰ=２×Ｋ ×(ｒy／Ｒ)×Ｐ0 （７） 尚、両側給電の場合は、ｎ≦Ｎx／２に対して、ｎ＞Ｎx
／２でも対応する。

【０１０９】さらに、表面伝導型電子放出素子が単純マ
トリクス配列ではなく、１次元梯子状に配列された場合
も同様の問題点を有する。図１６（ａ）〜図１６（ｃ）
に、いくつかの例において、等価回路と給電部に一定電
圧を印加した場合に各素子が切れる直前の印加電力の素
子アドレスによる違いの例を示す。素子数はＮ、配線抵
抗は１素子あたりｒ、素子抵抗はＲとする。

【０１１０】（ａ）は、給電部が梯子状ラインの一端に
１ケ所配置され、他端に接地部が１ケ所配置されている
例であり、給電部に電圧Ｖ0を印加したとき、（ｎ−
１）番目まで切れて、ｎ番目が切れる時にかかる電力は
ｎの関数として、Ｐ(n)={1+(n×n+n-Ｎ×Ｎ-3×Ｎ-2)×
(ｒ/Ｒ)}×Ｐ0;Ｐ0=Ｖ0×Ｖ0Ｒ, （８）最大最小の差
は、 ΔＰ=Ｐ(N)−Ｐ(1)=(Ｎ+２) ×(Ｎ-１) ×Ｐ0 （９） となる。

【０１１１】（ｂ）は、給電部と接地部が梯子状ライン
の同じ側の端部に配置されている例で、（ｃ）は、給電
部と接地部が梯子状ラインの両端にそれぞれ１ケ所ずつ
配置されている例である。（ａ）の場合と同様にＰ(n),
ΔＰ を求めると、 Ｐ(n)={１-４×ｎ×
(Ｎ'ｎ+１)×(ｒ／Ｒ)}×Ｐ0;Ｐ0=Ｖ0×Ｖ0/Ｒ （１
０） ΔＰ=Ｐ(1)-Ｐ(Ｎ'／２)=Ｎ' ×Ｎ'×(ｒ／Ｒ) ×Ｐ0 （１１） （ｂ）の場合Ｎ'=Ｎ、（ｃ）の場合Ｎ'=Ｎ／２（ｎはＮ
／２に関して対称に考える）.本図からわかるように、
１次元配列の場合においても給電部に一定の電圧を印加
しても、各素子が切れる直前に印加される電力は、素子
アドレスによってばらつく事になる。

【０１１２】従って、電子放出部形成用薄膜を２次元に
配列した装置を１ラインずつ一括して通電フォーミング
する際、各素子に印加される電力のばらつきを小さくで
きる方向（行あるいは列）を選択してフォーミングする
ことができればよいわけである。

【０１１３】より詳しくは、２次元の方向をｘ，ｙ方向
とし、各方向の素子数をＮx，Ｎy各方向の１素子あたり
の配線抵抗をｒx，ｒyとして、 (Ｎx×Ｎx-ａ×Ｎx)×ｒx≦(Ｎy×Ｎy-ａ×Ｎy) ×ｒyなら、ｘ方向にフォーミ
ングす る （１２） (Ｎx×Ｎx-ａ×Ｎx)×ｒx＞(Ｎy×Ｎy-ａ×Ｎy)×ｒyなら、ｙ方向にフォーミン
グする （１３） ことを特徴とするマルチ電子源のフォーミング方法であ
る。尚、ここで給電部がｘあるいはｙの片端にある場合
ａ＝８、給電部がｘあるいはｙの両端にある場合ａ＝２
４である。なおここでは各素子が切れる時にかかる電力
によって方向を決定した。

【０１１４】ここで、簡単に上記条件式を説明してお
く。通電フォーミングは、熱的な現象と考えられるの
で、各素子に印加される電力が問題となる。従って、前
述の式、 Ｐ(ｋ,ｎ)={１-２×ｋ×ｒ'/Ｒ-２×ｎ×(Ｎ
-ｎ+１)×ｒ/Ｒ}×Ｐ0;Ｐ0=Ｖ0×Ｖ0／Ｒ
（１４）で考える。ここで、ｘ方向のフォーミング
の時は、ｒ＝ｒx，ｒ'＝ｒy，Ｎ＝Ｎx、ｙ方向の時は、
ｒ＝ｒy，ｒ'＝ｒx，Ｎ＝Ｎyとする。すると、給電部が
ｘあるいはｙの１端のみにある場合、前に定義したｘ，
ｙ方向の素子数Ｎx，Ｎyと素子アドレス（ｘ，ｙ）＝
（ｎ，ｋ）、素子抵抗Ｒ、配線抵抗ｒx，ｒy等を用い
て、以下のように書くことができる。

【０１１５】（１）ｘ方向に一括フォーミングする場
合、Ｐ(k,n)={１-２×ｎ×(Ｎx-ｎ+1)×(ｒx/Ｒ)-2×k
×(ｒy/Ｒ)}×Ｐ0;Ｐ0=Ｖ0×Ｖ0/Ｒ（１５） ｐが最大となるのはｎ=ｋ=１ 、最小となるのはｎ=Ｎx
／２，ｋ=Ｎy のときである。

【０１１６】面内での最大値：Ｐ(1,1)/Ｐ0=１−２×Ｎ
x×(ｒx/Ｒ)-２×(ｒy/Ｒ)（１６） 面内での最小値：Ｐ(Ｎx／２,Ｎy)／Ｐ0 〜１-Ｎx×Ｎx
／２×(ｒx／Ｒ)-２×Ｎy×(ｒy／Ｒ)
（１７） 面内のばらつき：Ｐx={Ｐ(1,1)-Ｐ(Ｎx／２,Ｎy)}／Ｐ0
〜(Ｎx×Ｎx／２−２×Ｎx)×(ｒx／Ｒ)+２×Ｎy×(ｒ
y／Ｒ)
（１８） （２）ｙ方向に一括フォーミングする場合Ｐ(ｎ,ｋ)=
{１−２×ｎ×(ｒx／Ｒ)−２×ｋ×(Ｎy-ｋ+1)×(ｒy／
Ｒ)}×Ｐ0;Ｐ0=Ｖ0×Ｖ0／Ｒ
（１９） ｐが最大となるのはｎ＝ｋ＝１，最小となるのはｎ＝
Ｎ，ｋ＝Ｎy／２のときである。

【０１１７】面内での最大値：Ｐ(1,1)／Ｐ0=１−２×
(ｒx／Ｒ)-２×Ｎy×(ｒy／Ｒ)（２０） 面内での最小値：Ｐ(Ｎx,Ｎy／２)／Ｐ0 〜1-2 ×Ｎx×
(ｒx/Ｒ)-Ｎy×Ｎy／２×(ｒy／Ｒ)
（２１） 面内のばらつき： Ｐy={Ｐ(1,1)-Ｐ(Ｎx,Ｎy/２)}／Ｐ0 〜２×Ｎx×(ｒx
／Ｒ)+(Ｎy×Ｎy／２-２×Ｎy) ×(ｒy／Ｒ)
（２２） 従って、Ｐx≦Ｐyつまり(Ｎx×Ｎx-８×Ｎx)×ｒx≦(Ｎ
y×Ｎy-８×Ｎy)×ｒyなら、ｘ方向に一括してフォーミ
ングしたほうがよく、Ｐx＞Ｐy つまり(Ｎx×Ｎx-８×
Ｎx) ×ｒx＞(Ｎy×Ｎy-８Ｎy)×ｒyなら、ｙ方向に一
括してフォーミングしたほうがよい。また、給電部がｘ
あるいはｙの両端にある場合、一括してフォーミングす
るラインの中央に対して対称である事を考えれば、条件
式は(Ｎx×Ｎx−２４×Ｎx)×ｒx (Ｎy×Ｎy−２４×
Ｎy)×ｒyの大小で設定される。

【０１１８】以上のように、２方向の配線抵抗と素子数
との関係により、ラインフォーミングに適した方向が決
まる。

【０１１９】フォーミング処理の電圧波形としては図８
と同様であり、適宜設定される。

【０１２０】続いて、前述した手段のうちＡ−２につい
て説明する。

【０１２１】図１８に示す構成により行配線（ＤX1 -
m）及び列配線（ＤY1 - n）にフォーミング電源（電位
はＶ1またはＶ2）を接続してフォーミングを行う。この
時、全行配列のうちｋ本に電位Ｖ1を、残りの（ｍ−
ｋ）本に電位Ｖ2を印加し、同様に全列配線のうちＬ本
に電位Ｖ2を、残りの（ｎ−Ｌ）本に電位Ｖ1を印加す
る。これにより、全電子放出部形成用薄膜のｋ×Ｌ＋
（ｍ−ｋ）×（ｎ−１）個の電子放出部形成用薄膜が選
択され、選択された電子放出部形成用薄膜では、図６の
素子電極６５、６６間に電圧Ｖ2−Ｖ1が印加され、電子
放出部形成用薄膜の部位に構造の変化した電子放出部６
３が形成される。

【０１２２】次に、列配線（あるいは行配線）に接続し
た電位Ｖ1とＶ2とを入れ換えることにより、先に選択さ
れなかった残りの電子放出部形成用薄膜が選択され、同
時にフォーミングを施すものである。またフォーミング
処理の電圧波形としては図８に示すようなものを用い
る。

【０１２３】前述の手段（Ａ−１）との相違は、（Ａ−
１）がライン単位でフォーミングするのに対し、これは
ブロック単位でフォーミングするところが異なり、効果
は（Ａ−１）と同様に、未フォーミングの電子放出部形
成用薄膜への電圧の回り込みが無くなり、また、同時に
フォーミング電圧が印加される電子放出部形成用薄膜数
が１／２に少なくなることにより、配線を流れる電流値
も小さくなるため、配線での電位降下による表面伝導型
電子放出素子特性のばらつきも小さく抑えられる。

【０１２４】次に前述の手段のうち（Ｂ−１）について
説明する。

【０１２５】この製造法の特徴を図１９（ａ）のブロッ
ク図、及び図１９（ｂ）の回路図、そして、図１９
（ｃ）の素子単体断面図を用いて説明する。

【０１２６】図１９（ａ）において、１９１はマルチ電
子源、１９２は電気的接続手段、１９３は温度コントロ
ーラ、１９４はフォーミング電源、１９５は温度検知
器、また、実線で囲った部分が本実施の形態の通電処理
装置１９６を示している。マルチ電子源１９１は、前述
した電子放出素子が複数並んだデバイスで、共通配線で
各素子は接続されている。１９２は１９１の並列した電
子放出素子の複数部分で、電気的接続を行う機構を有す
るものであり、図１９（ｂ）に示したように、マルチ電
子源の各部に抵抗ｒf1，ｒf2を介して接続される。ここ
でこの電気的接続手段は、前記電子放出素子の共通配線
のような形状の制限（薄膜形状、画像形成装置を想定し
た場合１画素に納まるサイズ）がないため、抵抗ｒf1，
ｒf2を共通配線の素子間抵抗ｒに比較して十分に小さい
値にしている。図１９（ｂ）のように、１列に並んだ電
子放出素子の複数部分で接続し、電源ＶＥから電圧を印
加したとき、ｒf2による電位降下の大きさは並列配線数
が少なく、抵抗が非常に小さいため十分に小さい値とな
り、共通配線への接続部に印加される電圧はほぼ等しく
なる。また、各接続点からみた並列抵抗は、左右等しい
数の素子が接続されるため、どれも等しい値となる。こ
の結果、各素子に直接印加される電圧のばらつきは共通
配線を用いて通電した場合に比較して格段に小さくでき
るようになった。

【０１２７】さらに、上記接続機構ＦＣに用いる材料に
熱伝導性のよいものを使い、その後段に熱容量の大きな
ものを設け、加熱、冷却機構及びそれを制御する機構を
備えた構成としている。この構成により、上記接続機構
ＦＣは素子に通電するためだけではなく熱の伝導路とし
ても働き、素子電極を通して電子放出部の温度を変化さ
せる機能を有するものとなる。接続部の模式的断面図を
図１９（ｃ）に示した。同図において、１９５は基板、
６５及び６６は電気的接続を得るための素子電極、６４
は電子放出部を含む薄膜、６３は電子放出部を示し、１
９７は熱伝導路となる電気的接続手段を示している。な
お、図１９では、素子電極上で電気的接続手段と接続し
ているが、むろん、配線上で行ってもよい。

【０１２８】１９７の接続手段を構成する材料は銅、ア
ルミニウム、インジウム、銀、金、タングステン、モリ
ブデン等の金属や、真鍮、ステンレス等の合金を使用し
ている。また、配線との接触抵抗を小さくし、複数の接
触部での接触抵抗の分布を小さく抑えるため、剛性の高
い金属の表面を低抵抗金属でコーティングした接続手段
を設けたり、各接続手段には、接触する配線に対し数十
ｇ以上の荷重がかかる不図示の荷重印加機構を備えてい
ることが望ましい。この荷重印加機構は弾性部材により
構成され、例えばコイルバネ、板バネ等が用いられる。

【０１２９】また、上記電気的接続手段はマトリクス配
線の一例あるいは複数列に接続し、一列あるいは複数列
を同時にフォーミングしてから、接続する列をずらし、
順次全体をフォーミングするものであるが、電気的接続
手段の数を多くすれば全体を同時にフォーミングするこ
とも可能である。

【０１３０】さらに、上記した単純マトリクス構成では
絶縁層の下層の配線上に電気的接続手段を設ける場合、
接触部にコンタクト用の窓を形成することとし、該下層
配線の電気的接続手段との接触部には低抵抗金属がコー
ティングされていることが好ましい。また、上記手段
（Ａ−１）と組み合わせることにより、Ｘ方向の配線あ
るいはＹ方向の配線の一方、即ち、フォーミング電圧を
印加するため選択された列の配線にのみ複数の電気的接
続手段を設け、同方向の非選択配線及び他方の方向の配
線は端子から電圧を印加するだけでも十分効果が期待で
きる。

【０１３１】ここまでは単純なマトリクス配置の電子源
におけるフォーミング手段について述べたが、この手段
（Ｂ−１）は、前述した梯子状配置の電子源に対しても
同様に利用可能である。

【０１３２】上記構成で、素子電極を冷却しながらフォ
ーミング電圧を印加すると、フォーミング電流Ｉfによ
るジュール熱で微粒子膜が昇温し、この時の温度プロフ
ァイルは冷却を行い従来の方法と比較し、急峻になる。
これは素子から発生した熱は基板となる石英あるいはガ
ラスと比較して金属電極からの逃げが大きく、この金属
電極を上記接続手段１９７を通して冷却することで、伝
導による熱の逃げの効率が大幅に改善されるためであ
る。

【０１３３】我々は電子放出部が通電の熱による素子の
温度プロファイルのピーク位置で発生することを確認
し、この温度が亀裂形成の起因であると考えた。

【０１３４】従来、電極間隔が１０μｍ以上になると温
度プロファイルもブロードになり、そのため電子放出部
のばらつきが顕著になると考えたわけである。よって本
実施の形態のように、電極の温度を低く制御して温度プ
ロファイルを急峻にすれば電極間隔を広げても電位放出
部のばらつきは小さくなるという可能性が生まれる。

【０１３５】実際、本実施の形態の通電処理方法で温度
制御しながらフォーミングしたところ電極間隔を１０μ
ｍ以上に広げても微粒子膜の温度プロファイルが急峻
で、ピーク領域の幅は狭くなり、その結果、電子放出部
のばらつきが少なく抑えられるようになった。

【０１３６】さらに上記構成で複数並んだ電子放出素子
の各部を一定の温度に制御することも可能となり、従来
問題となったマルチ電子源のデバイス中央部、端部の温
度差も無くなり、これにより、フォーミング時の電子放
出部ばらつきも少なくなった。

【０１３７】次に前述の手段（Ｂ−２）について説明す
る。

【０１３８】まず、複数個の電子放出素子を共通に接続
する行または列方向の配線のうち、少なくとも一方を所
定間隔で分割した構成、あるいは所定間隔で高インピー
ダンス部分を設けた構成の実現方法について説明する。

【０１３９】図２０Ａに梯子状配線、図２０Ｂ単純マト
リクスの一部を分割した形状を示す。配線はフォトリソ
技術あるいは印刷技術により作製されるが、いずれの場
合も予めマスクパターンに分割用ギャップ部分を設けて
おけば、所定間隔で分割ギャップのある配線は容易に得
られる。また当然ながら連続した配線を作製しておい
て、ＹＡＧレーザによる溶融切断、あるいはダイシング
ソーによる機械的切断を行っても所定間隔で分割ギャッ
プのある配線を得ることができる。

【０１４０】次に高インピーダンス部分を設ける方法は
以下の方法がある。上述のようにして得られた分割ギャ
ップ上にニッケル−クロム合金薄膜等の抵抗率の高い金
属を蒸着してパターニングして得る（図２０）。また或
は連続した配線を作製しておいて、その一部の配線幅を
非常に狭くしておく、あるいはフォトリソ技術の中のミ
リング技術により一様に作製した配線の厚さを一部薄膜
化することにより得られる。

【０１４１】次にこの構成の基板に給電して、特定の素
子にフォーミング電圧を印加し、フォーミング処理を行
う。ここで給電方法は、配線端から給電し、配線端に近
い分割領域内の素子からフォーミング処理を施して、前
述の手段（Ｂ−１）で用いる特別な電気的接続手段と同
様な手段を用いて給電する。

【０１４２】次に所定部分をフォーミングした後、分割
ギャップ部分あるいは高インピーダンス部分を短絡する
方法について説明する。

【０１４３】まず単純にＡｕやＡｌ材料によるワイヤボ
ンディング、あるいはリボンボンディングにより短絡す
る方法がある。別の方法として以下の方法がある。まず
ギャップ部の片側、あるいは高インピーダンス部分近
傍、あるいは高インピーダンス部分の一部分に、金−鉛
ペーストあるいはＩｎやＢｉを含む低融点金属をマイク
ロディスペンサーによる塗布、あるいはフォトリソ技術
を用いて製膜しておく。レーザ光や赤外線照射やヒータ
加熱によりペーストあるいは低融点金属を加熱融解させ
て、分割ギャップ部分あるいは高インピーダンス部分を
その融解した金属で埋めるようにして短絡（接続）させ
る。あるいは高インピーダンス部分に電流を集中させる
ことにより、高インピーダンス部分の温度が上昇し、上
述の他の加熱方法と同じ結果が得られる。

【０１４４】次に前述の手段（Ｂ−３）について説明す
る。

【０１４５】単純マトリクス配置あるいは１次元梯子状
に配列した各素子がフォーミングされる時点での印加電
力あるいは印加電圧が全素子で一定になるように、給電
部に印加する電圧を制御しながら、１行あるいは１列を
一括してフォーミングする方法を以下に示す。従来の問
題点で述べたフォーミングに必要な外部端子供給電圧の
変動を考慮すると、一括してフォーミングする行（ある
いは列）のうち、どの素子までがフォーミング済なのか
を検知しながら給電部に印加する電圧を制御して一括フ
ォーミングを行うことにより、全素子に対して一定のフ
ォーミング条件を保つことができる。

【０１４６】２次元単純マトリクス配列の場合において
は、給電部が行（あるいは列）の１端にある場合、一括
フォーミングする行（あるいは列）の両端部付近にある
素子をフォーミングするときは給電部に印加する電圧を
小さくし、中央部付近にある素子をフォーミングすると
きは給電部に印加する電圧を大きくすればよい。また、
給電部が行（あるいは列）の両端にある場合、一括フォ
ーミングする行（あるいは列）の両端部及び中央部付近
にある素子をフォーミングするときは給電部に印加する
電圧を小さくし、両端から１／４ライン長付近にある素
子をフォーミングするときは給電部に印加する電圧を大
きくすればよい。また、一括してフォーミングされる行
（あるいは列）に対向する列（あるいは行）の一端また
は両端が接地されている場合、一括してフォーミングさ
れる行（あるいは列）が接地端に近い場合は給電部に印
加する電圧を小さくし、遠い場合は大きくすればよい。

【０１４７】さらに、１次元梯子状に素子が配列されて
いて、給電部が梯子状ラインの一端に１ケ所配置され他
端に接地部が１ケ所配置されている場合、給電端部付近
にある素子をフォーミングするときは給電部に印加する
電圧を小さくし、接地端部付近にある素子をフォーミン
グするときは給電部に印加する電圧を大きくする。ま
た、給電部と接地部が梯子状ラインの同じ側の端部に配
置されているとき、両端部付近にある素子をフォーミン
グするときは給電部に印加する電圧を小さくし、ライン
中央部付近にある素子をフォーミングするときは給電部
に印加する電圧を大きくする。また、給電部と接地部が
梯子状の両側にそれぞれ１ケ所ずつ配置されている場
合、両端部及び中央部付近にある素子をフォーミングす
るときは給電部に印加する電圧を小さくし、両端から１
／４ライン長付近にある素子をフォーミングするときは
給電部に印加する電圧を大きくする。

【０１４８】具体的には、例えば、単純マトリクスにお
いては、素子アドレス(ｋ,ｎ) の素子を、例えばｘ方向
にフォーミングする時には、（１）式の電圧分布を補っ
て、一定電圧になる様に、給電部には、Ｖ0(ｋ,ｎ)=Ｃ'
×{１+ｋ×ｒy/Ｒ+ｎ×(Ｎ-ｎ+１)×ｒx/Ｒ};Ｃ':定数
（２３）となる様に電圧Ｖ0(ｋ,ｎ) を印加すればよ
い。Ｃ'は実験的に最適値を決定する。また、フォーミ
ング済の素子のアドレスを検出するには、例えば給電部
と接地部の間のインピーダンスを測定すればよい。この
インピーダンスの測定は、一定のパルス高を有する１つ
あるいは複数のフォーミングパルスを１ブロックとし、
ブロックとブロックとの間にフォーミングパルスよりも
低い電圧パルスを挿入して行えばよい。図２３にパルス
印加例を示す。ここで、Ｔ1は１マイクロ秒から１０ミ
リ秒、Ｔ2は１０マイクロ秒から１００ミリ秒程度であ
り、Ｎは１〜１００パルス、Ｖiは０．１Ｖ程度であ
る。

【０１４９】ブロック数（インピーダンス測定回数）が
少なければフォーミング制御のアルゴリズムは容易とな
り、ライン全体をフォーミングするための時間も短くで
きる。一方、ブロック数が多ければ、素子間のフォーミ
ング条件のばらつきを小さく抑えることができる。な
お、フォーミングパルスの印加方法、素子アドレスの検
出方法は上記に限ったものではなく、一定の条件さえ整
えば素子アドレスの検出が不要となりうる。

【０１５０】次に、以上の様にして作製した電子源を用
いた表示等に用いる画像形成装置について、まず単純マ
トリクス構成の装置について、図２４と図２５（ａ）
（ｂ）を用いて説明する。図２４は、画像形成装置の基
本構成図にあり、図２５は蛍光膜である。

【０１５１】図２４において１１１は、上述の様にして
電子放出素子を作製した電子源基板、２４１は、電子源
基板１１１を固定したリアプレート、２４６はガラス基
板２４３の内面に蛍光膜２４４とメタルバック２４５等
が形成されたフェースプレート、２４２は支持枠であ
り、リアプレート２４１は支持枠２４２及びフェースプ
レート２４６をフリットガラス等を塗布し、大気中ある
いは窒素中で４００〜５００度で１０分以上焼成するこ
とにより封着して、外囲器２４８を構成する。

【０１５２】図２４において、２４７は、図７における
電子放出部６３に相当する。１１２、１１３は、表面伝
導型電子放出素子の一対の素子電極と接続されたＸ方向
配線及びＹ方向配線である。また、これら素子電極への
配線は、素子電極と配線材料が同一である場合は素子電
極と呼ぶ場合もある。外囲器２４８は、上述の如く、フ
ェースプレート２４６、支持枠２４２、リアプレート２
４１で構成したが、リアプレート２４１は主に基板１１
１の強度を補強する目的で設けられるため、基板１１１
自体で十分な強度を持つ場合は別体のリアプレート２４
１は不要であり、基板１１１に直接支持枠２４２を封着
し、フェースプレート２４６、支持枠２４２、基板１１
１にて外囲器２４８を構成してもよい。

【０１５３】図２５（ａ）（ｂ）において、蛍光膜２４
４は、モノクロームの場合は蛍光体のみからなるが、カ
ラーの蛍光膜の場合は、蛍光体の配列によりブラックス
トライプあるいはブラックマトリクス等と呼ばれる黒色
導電材２５１と蛍光体２５２とで構成される。ブラック
ストライプ、ブラックマトリクスが設けられる目的は、
カラー表示の場合に必要となる三原色蛍光体の各蛍光体
２５２間の塗り分け部を黒くすることで混色等を目立た
なくすることと、蛍光膜２４４における外光反射による
コントラストの低下を制御することにある。ブラックス
トライプの材料としては通常良く用いられている黒鉛を
主成分とする材料だけでなく、導電性があり、光の透過
及び反射が少ない材料であればこれに限るものではな
い。

【０１５４】ガラス基板２４３に蛍光体を塗布する方法
はモノクローム、カラーによらず、沈殿法や印刷法が用
いられる。

【０１５５】また、蛍光膜２４４の内面側には通常メタ
ルバック２４５が設けられる。メタルバックの目的は、
蛍光体の発光のうち内面側への光をフェースプレート２
４６側へ鏡面反射することにより輝度を向上すること、
電子ビーム加速電圧を印加するための電極として作用す
ること、外囲器内で発生した負イオンの衝突によるダメ
ージカラーの蛍光体の保護等である。メタルバックは、
蛍光膜作製後、蛍光膜の内面側表面の平滑化処理（通常
フィルミングと呼ばれる）を行い、その後Ａｌ（アルミ
ニウム）を真空蒸着等で堆積することにより作製でき
る。フェースプレート２４６には、さらに蛍光膜２４４
の導電性を高めるため、蛍光膜２４４の外面側に透明電
極（不図示）が設けられても良い。前述の封着を行う
際、カラーの場合は各色蛍光体と電子放出素子とを対応
させなくてはいけないため、十分な位置合わせを行う必
要がある。外囲器２４８は、不図示の排気管を通じ、１
０^-7トール程度の真空度にされ、封止を行われる。

【０１５６】また、外囲器２４８の封止後の真空度を維
持するために、ゲッター処理を行う場合もある。これ
は、外囲器２４８の封止を行う直前あるいは封止後に、
抵抗加熱あるいは高周波加熱等の加熱法により、外囲器
１１８ないの所定の位置（不図示）に配置されたゲッタ
ーを加熱し、蒸着膜を形成する処理であるゲッターは通
常Ｂａ等が主成分であり、該蒸着膜の吸着作用により、
例えば、１×１０^-5ないしは１×１０^-7[Torr]の真空度
を維持するものである。

【０１５７】以上の様に完成した本実施の形態の画像表
示装置において、各電子放出素子には、容器外端子ＤOx
1ないしＤOm，ＤOy1ないしＤPynを通じて電圧を印加す
ることにより電子を放出させ、高圧端子ＨVを通じ、メ
タルバック１１５、あるいは透明電極（不図示）に数ｋ
Ｖ以上の高圧を印加し、電子ビームを加速し、蛍光膜１
１４に衝突させ、励起・発光させることで画像を表示す
るものである。なお、容器外端子ＤOx1ないしＤOxm，Ｄ
Oy1ないしＤOynは、配線Ｄx1ないしＤxm，ＤY1ないしＤ
Ynとそれぞれ接続されている。

【０１５８】以上述べた構成は、表示等に用いられる好
適な画像形成装置を作製する上で必要な概略構成であ
り、例えば各部材の材料等、詳細な部分は上述内容に限
られるものではなく、画像装置の用途に適する様適宜選
択する。

【０１５９】次に、前述の梯子型配置の電子源を用いた
画像形成装置について図２１を用いて説明する。

【０１６０】図２１は、梯子型配置のマルチ電子源を備
えた画像形成装置のパネル構造を示すための図である。
先の単純マトリクス構成の画像形成装置との違いは、電
子源（基板Ｓ）とフェースプレートの間にグリッド電極
を備えていることで、これ以外は同じ部材で同じ構成と
なる。

【０１６１】基板ＳとフェースプレートＦＰの中間に
は、グリッド電極ＧＲが設けられている。グリッド電極
ＧＲは、表面伝導型放出素子から放出された電子ビーム
を変調するもので、例えば図２１のグリッドは、梯子型
配置の素子列と直交して設けられたストライプ上の電極
に電子ビームを通過させるため、各素子に対応して１個
ずつ円形の開口Ｇｈが設けられている。グリッドの形状
や設置位置は必ずしも図２１のようなものでなくとも良
く、開口としてメッシュ上に多数の通過口を設ける事も
あり、また例えば表面伝導型放出素子の周囲や近傍に設
けてもよい。電子源の電極及びグリッド電極は、真空容
器外の制御回路と電気的に接続されている。

【０１６２】本実施の形態の画像形成装置では、素子列
を１列ずつ順次駆動（走査）していくのと同期してグリ
ッド電極列に画像１ライン分の変調信号を同時に印加す
ることにより、各電子ビームの蛍光体への照射を制御
し、画像を１ラインずつ表示していく。

【０１６３】前述の様にして作製された表示パネルが、
画像形成装置として表示動作を行うための電気回路構成
の好ましい一例を以下に例示する。

【０１６４】図２２は、本実施の形態の製造方法で作製
された単純マトリクス上に複数の電子放出素子を配置し
た電子源を用いて構成した画像形成装置を、ＮＴＳＣ方
式のテレビ信号にもとずきテレビジョン表示を行うため
の駆動回路の概略構成をブロック化で示したものであ
る。

【０１６５】図中、２２１は前記表示パネルであり、ま
た、２２２は走査回路、２２３は制御回路、２２４はシ
フトレジスタ、２２５はラインメモリ、２２６は同期信
号分離回路、２２７は変調信号発生器、ＶX及びＶaは直
流電圧源である。

【０１６６】以下、各部の機能を説明してゆくが、まず
表示パネル２２１は、端子Ｄx1ないしＤxm、及び端子Ｄ
y1ないしＤyn、及び高圧端子ＨVを介して外部の電気回
路と接続している。このうち、端子Ｄx1ないしＤxmに
は、前記表示パネル内に設けられているマルチ電子源、
すなわちＭ行Ｎ列の行列上にマトリクス配線された表面
伝導型放出素子群を一行（Ｎ素子）ずつ順次駆動してゆ
くための走査信号が印加される。一方、端子Ｄy1ないし
Ｄynには、前記走査信号により選択された一行の表面伝
導型放出素子の各素子の出力電子ビームを制御するため
の変調信号が印加される。また、高圧端子ＨVには、直
流電圧源Ｖaより、例えば１０Ｋ［Ｖ］の直流電圧が供
給されるが、これは表面伝導型放出素子より出力される
電子ビームに蛍光体を励起するのに十分なエネルギーを
付与するための加速電圧である。

【０１６７】次に、走査回路２２２について説明する。
同回路は、内部にＭ個のスイッチング素子を備えるもの
で（図中、Ｓ1ないしＳmで模式的に示している）、各ス
イッチング素子は、直流電圧源ＶXの出力電圧もしくは
０［Ｖ］（グランドレベル）のいずれか一方を選択し、
表示パネル２２１の端子Ｄx1ないしＤxmと電位的に接続
するものである。Ｓ1ないしＳmの各スイッチング素子
は、制御回路２２３が出力する制御信号Ｔscan にもと
ずいて動作するものだが、実際には例えばＦＥＴのよう
なスイッチング素子を組み合わせることにより容易に構
成できる。

【０１６８】なお、前記直流電圧源ＶXは、本実施の形
態の場合には前記表面伝導型放出素子の特性（電子放出
閾値電圧）に基づき、走査されていない素子に印加され
る駆動電圧が電子放出閾値電圧以下となるような一定電
圧を出力するように設定されている。また、制御回路２
２３は、外部より入力する画像信号に基づいて適切な表
示が行われる様に各部の動作を整合させるように制御
し、次に説明する同期信号分離回路２２６より送られる
同期信号Ｔsyncに基づいて、各部に対してＴscan 及び
Ｔsft及びＴmry等の制御信号を発生する。

【０１６９】同期信号分離回路２２６は、外部から入力
されるＮＴＳＣ方式のテレビ信号から、同期信号成分と
輝度信号成分とを分離するための回路で、よく知られて
いる様に周波数分離（フィルタ）回路を用いれば容易に
構成できる。同期信号分離回路２２６により分離された
同期信号は、よく知られる様に垂直同期信号と水平同期
信号によりなるが、ここでは説明の便宜上Ｔsync 信号
として図示した。一方、前記テレビ信号から分離された
画像の輝度信号成分を便宜上ＤＡＴＡ信号と表すが、同
信号がシフトレジスタ２２４に入力される。

【０１７０】シフトレジスタ２２４は、時系列的にシリ
アルに入力される前記ＤＡＴＡ信号を、画像の１ライン
毎にシリアル／パラレル変換するためのもので、前記制
御回路１０３より送られる制御信号Ｔsftに基づいて動
作する（即ち、制御信号Ｔsftは、シフトレジスタ２２
４のシフトクロックであると言い換えてもよい）。シリ
アル／パラレル変換された画像１ライン分（電子放出素
子Ｎ素子分の駆動データに相当する）のデータは、ＩD1
ないしＩDnのＮ個の並列信号として前記シフトレジスタ
２２４より出力される。ラインメモリ１０５は、画像１
ライン分のデータを必要時間の間だけ記憶するための記
憶装置であり、制御回路２２３より送られる制御信号Ｔ
mryにしたがって、適宜ＩD1ないしＩDnの内容を記憶す
る。記憶された内容は、Ｉ'D1ないしＩ'Dnとして出力さ
れ、変調信号発生器２２７に入力される。

【０１７１】変調信号発生器１０７は、前記画像データ
Ｉ'D1ないしＩ'Dnの各々に応じて、表面伝導型放出素子
の各々を適切に駆動変調するための信号源で、その出力
信号は、端子Ｄy1ないしＤynを通じて表示パネル１０１
内の表面伝導型放出素子に印加される。

【０１７２】前述した様に、本実施の形態に係る電子放
出型素子は、放出電流Ｉeに対して以下の基本特性を有
している。すなわち、前述した様に、電子放出には明確
な閾値電圧Ｖthがあり、Ｖth以上の電圧を印加されたと
きのみ電子放出が生じる。また、電子放出閾値以上の電
圧に対しては、素子への印加電圧の変化に応じて放出電
流も変化してゆく。なお、電子放出素子の材料や構成、
製造方法を変える事により、電子放出閾値電圧Ｖthの値
や、印加電圧に対する放出電流の変化の度合いが変わる
場合もあるが、いずれにしても以下のようなことがいえ
る。

【０１７３】即ち、本素子にパネル上の電圧を印加する
場合、例えば、電子放出閾値以下の電圧を印加しても電
子放出は生じないが、電子放出閾値以上の電圧を印加す
る場合には電子ビームが出力される。その際、第１にパ
ルスの波高値Ｖmを変化させることにより出力電子ビー
ムの強度を制御する事ができる。第２には、パルスの長
さＰWを変化させることにより、出力される電子ビーム
の電荷の総量を制御する事が可能である。

【０１７４】従って、入力信号に応じて、電子放出素子
を変調する方式としては、電圧変調方式、パルス幅変調
方式等があげられ、電圧変調方式を実施するには、変調
信号発生器２２７としては、一定の長さの電圧パルスを
発生するが入力されるデータに応じて適宜パルスの波高
値を変調するような電圧変調方式の回路を用いる。

【０１７５】また、パルス幅変調方式を実施するには、
変調信号発生器２２７としては、一定の波高値の電圧パ
ルスを発生するが、入力されるデータに応じて適宜電圧
パルスの長さを変調するようなパルス幅変調方式の回路
を用いるものである。

【０１７６】以上に説明した一連の動作により、表示パ
ネル２２１を用いてテレビジョン画像を表示できる。な
お、上記説明中、特に記載しなかったが、シフトレジス
タ２２４やラインメモリ２２５は、デジタル信号式のも
のでもアナログ信号式のものでも差し支えなく 要は画
像信号のシリアル／パラレル変換や記憶が所定の速度で
行われればよい。なお、デジタル信号式を用いる場合に
は、同期信号分離回路２２６の出力信号ＤＡＴＡをデジ
タル信号化する必要があるが、これは同期信号分離回路
２２６の出力部にＡ／Ｄ変換器を備えれば容易に可能で
ある。また、これと関連してラインメモリ２２５の出力
信号がデジタル信号かアナログ信号かにより、変調信号
発生器２２７に用いられる回路が若干異なったものとな
る。即ち、デジタル信号の場合には、電圧変調方式の場
合、変調信号発生器２２７には、例えばよく知られるＤ
／Ａ変換回路を用い、必要に応じて増幅回路等を付け加
えればよい。またパルス幅変調方式の場合、変調信号発
生器２２７は、例えば高速の発振器及び発振器の出力す
る波数を計数する計数器（カウンタ）及び計数器の出力
値と前記メモリの出力値を比較する比較器（コンパレー
タ）を組み合わせた回路を用いれば当業者であれば容易
に構成できる。必要に応じて、比較器の出力するパルス
幅変調された変調信号を表面伝導型放出素子の駆動電圧
にまで電圧増幅するための増幅器を付け加えてもよい。

【０１７７】一方、アナログ信号の場合には、電圧変調
方式の場合、変調信号発生器２２７には、例えばよく知
られるオペアンプ等を用いた増幅回路を用いればよく、
必要に応じてレベルシフト回路等を付け加えてもよい。
また、パルス幅変調方式の場合には、例えばよく知られ
た電圧制御型発振回路（ＶＣＯ）を用いればよく、必要
に応じて表面伝導型放出素子の駆動電圧にまで電圧増幅
するための増幅器を付け加えてもよい。

【０１７８】＜第１実施の形態＞ 第１実施の形態は、前記手段（Ａ−１）により作製した
多数の表面伝導型放出素子を単純マトリクス配置した電
子源の例である。

【０１７９】電子源の一部の平面図を図２６に示す。ま
た、図中のＡ−Ａ’断面図を図２７に示す。但し、図２
６において、図２７で、同じ記号を示したものは、同じ
ものを示す。ここで２６１は基板、２６２は図２４のＤ
xに対応するＸ方向配線２４２（下配線とも呼ぶ）、２
６３は図２４のＤyに対応するＹ方向配線２４３（上配
線とも呼ぶ）、２６４は電子放出部を含む薄膜、２７
２，２７３は素子電極、２７４は層間絶縁層、２７５は
素子電極２７２は下配線２６２と電気的接続のためのコ
ンタクトホールである。

【０１８０】次に製造方法を図２８（ａ）〜（ｈ）によ
り、工程順に従って具体的に説明する。

【０１８１】工程−ａ 清浄化した青板ガラス２６１上に厚さ０．５ミクロンの
シリコン酸化膜をスパッタ法で形成した基板２６１上
に、真空蒸着により厚さ５０オングストロームのＣｒ、
厚さ６０００オングストロームのＡｕを順次積層した
後、ホトレジスト（ＡＺ１３７０ヘキスト社製）をスピ
ンナにより回転塗布、ベークした後、ホトマスク像を露
光、現像して、下配線２６２のレジストパターンを形成
し、Ａｕ／Ｃｒ堆積層をウエットエッチングして、所望
の形状の下配線２６２を形成する。

【０１８２】工程−ｂ 次に厚さ１．０ミクロンのシリコン酸化膜からなる層間
絶縁層２７４をＲＦスパッタ法により堆積する。

【０１８３】工程−ｃ 工程ｂで堆積したシリコン酸化膜にコンタクトホール２
７５を形成するためのホトレジストパターンを作り、こ
れをマスクとして層間絶縁層２７４をエッチングしてコ
ンタクトホール２７５を形成する。エッチングはＣＦ４
とＨ２ガスを用いたＲＩＥ（Reactive IonEtching）法
によった。

【０１８４】工程−ｄ その後、素子電極２７２，２７３と素子電極間ギャップ
Ｌ１となるべきパターンをホトレジスト（ＲＤ−２００
０Ｎ−４１日立化成社製）で形成し、真空蒸着法によ
り、厚さ５０オングストロームのＴｉ、厚さ１０００オ
ングストロームのＮｉを順次堆積した。ホトレジストパ
ターンを有機溶剤で溶解し、Ｎｉ／Ｔｉ堆積膜をリフト
オフし、素子電極間隔Ｌ１は２ミクロンとし、素子電極
の幅Ｗ１を２２０ミクロン、を有する素子電極２７２，
２７３を形成した。

【０１８５】工程−ｅ 素子電極２７２，２７３の上に上配線２６３のホトレジ
ストパターンを形成した後、厚さ５０オングストローム
のＴｉ、厚さ５０００オングストロームのＡｕを順次真
空蒸着により堆積し、リフトオフにより不要の部分を除
去して、所望の形状の上配線２６３を形成した。

【０１８６】工程−ｆ 図２９に本実施の形態の工程にかかわる表面伝導型放出
素子の電子放出部形成用薄膜２７１のマスクの平面図の
一部を示す。素子間電極ギャップＬ１及びこの近傍に開
口を有するマスクであり、このマスクを用いて膜厚１０
００オングストロームのＣｒ膜を真空蒸着により堆積・
パターニングし、その上に有機Ｐｄ（ｃｃｐ４２３０奥
野製薬（株）社製）をスピンナにより回転塗布、３００
℃で約１０分間の加熱焼成処理をした。また、こうして
形成された主元素としてＰｄよりなる微粒子からなる電
子放出部形成用薄膜６４の膜厚は１００オングストロー
ム、シート抵抗値は５×１０⁴Ω／□であった。なおこ
こで述べる微粒子膜とは、上述した様に、複数の微粒子
が集合した膜であり、その微細構造として、微粒子が個
々に分散配置した状態のみならず、微粒子が互いに隣
接、あるいは、重なり合った状態（島状も含む）の膜を
指し、その粒径とは、前記状態で粒子形状が認識可能な
微粒子ついての径を言う。

【０１８７】工程−ｇ Ｃｒ膜２７６及び焼成後の電子放出部形成用薄膜２７７
の酸エッチャントによりエッチングして所望のパターン
を形成した。

【０１８８】工程−ｈ コンタクトホール２７５部分以外にレジストを塗布する
ようなパターンを形成し、真空蒸着により厚さ５０オン
グストロームのＴｉ、厚さ５０００オングストロームの
Ａｕを順次堆積した。シフトオフにより不要の部分を除
去する事により、コンタクトホール２７５を埋め込ん
だ。

【０１８９】以上の工程により絶縁性基板２６１上に下
配線２６２、層間絶縁層２７４、上配線２６３、素子電
極２７２，２７３、電子放出部形成用薄膜２７７等を形
成した。以上の様にして作製した基板をフォーミング処
理を施していない電子源用基板と呼ぶ。

【０１９０】次に、このフォーミング処理を施していな
い電子源用基板を用い、本実施の形態によるフォーミン
グ処理を行い電子源を作製した例を具体的に説明する。

【０１９１】図３０は、本実施の形態を説明するための
図で、先述の様にして単純マトリクス配線された電子放
出部形成用薄膜群のうちの一部に対してフォーミングを
行う際の、電気的な接続を示したものである。同図では
図示の便宜上、表面伝導型放出素子を６×６個だけ単純
マトリクス配線して示しているが、本実施の形態では３
００×２００個のマトリクスを作製した。

【０１９２】図に於いては、説明上、各表面伝導型放出
素子を区別するためにＤ（１、１）、Ｄ（１、２）、
…、Ｄ（６、６）の様に、（Ｘ，Ｙ）座標で示してい
る。

【０１９３】また、図中、Ｄx1，Ｄx2，…Ｄx6は単純マ
トリクス配線の各配線を示しており、各々端子Ｐを介し
て外部と電気的に接続されている。また、ＶＥは電圧源
であり、電子放出部形成用薄膜をフォーミングするのに
必要な電圧を発生する能力を有するものである。

【０１９４】本図に示すのは、Ｄ（１、３）、Ｄ（２、
２）、Ｄ（３、３）、Ｄ（４、３）Ｄ（５、３）、Ｄ
（６、３）、…Ｄ（３００、３）の３００素子を同時に
フォーミングする場合の電圧印加法である。図に示す様
に配線Ｄx3には、グランドレベル、即ち、０［Ｖ］が印
加される。一方、Ｘ方向の配線のうちＤx3以外のもの、
即ち、Ｄx1，Ｄx2，Ｄx4，Ｄx5，Ｄx6，…Ｄx200には、
電圧源Ｖformより、例えば６Ｖの電位が印加され、これ
と同時にＤy1，Ｄy2，Ｄy3，Ｄy4，Ｄy5，Ｄy6…，Ｄy3
00の各配線にも電圧源Ｖformより電位が印加される。

【０１９５】この結果、マトリクス配線された複数の素
子のうち、選択されたＤ（１、３）、Ｄ（２、３）、Ｄ
（３、３）、Ｄ（４、３）、Ｄ（５、３）、Ｄ（６、
３）、…，Ｄ（３００，３）の両端には、電圧源Ｖform
の出力電圧が印加されるため、これら３００素子では平
行してフォーミングが行われる。

【０１９６】一方、前記３００素子以外の素子は、素子
両端ともほぼ等電位（電圧源ＶＥの出力電位）が印加さ
れるため、素子両端にかかる電圧はほぼ０［Ｖ］とな
り、フォーミングが行われないのはもちろんのこと、電
子放出材よりなる薄膜が変質したり損傷したりすること
も全く無い。このようにして、作製された電子放出部
は、パラジウム元素を主成分とする微粒子が分散配置さ
れた状態となり、その微粒子の平均粒径は３０オングト
ロームであった。

【０１９７】ここで、各素子の抵抗は約１キロオーム、
１素子あたりの下配線抵抗（ｘ方向）は約０．０３オー
ム、上配線抵抗（ｙ方向）は約０．１オームであった。
ここで前述したように、給電部が片側の場合では式（１
２）から、(Ｎx×Ｎx-８Ｎx)×ｒx×=２６２８,(Ｎy×
Ｎy-８Ｎy)×ｒy=３８４０であるから、素子数は多いが
ｘ方向の素子を一括してフォーミングしたほうがよい。
上述の工程で作製した多数の平面型表面伝導型放出素子
の特性を把握するために、その電子放出特性の測定を前
述の図９の測定評価装置を用いて行った。

【０１９８】なお測定条件は、アノード電極と表面伝導
型放出素子間の距離を４ｍｍ、アノード電極の電位を１
ｋＶ、電子放出特性測定時の真空装置内の真空度を１×
１０^-6torrとした。

【０１９９】本実施の形態における代表的な表面伝導型
放出素子では、素子電圧８Ｖ程度から急激に放出電流Ｉ
eが増加し、素子電圧１４Ｖでは素子電流Ｉfが２．２ｍ
Ａ、放出電流Ｉeが１．１マイクロＡとなり、電子放出
効率Ｉe／Ｉf（％）は０．０５％であった。

【０２００】本実施の形態では全ての素子において、電
子放出効率のばらつきが７％以内となり、ほぼ均一な特
性が得られた。

【０２０１】＜第２実施の形態＞ 本実施の形態では、前述の第１実施の形態で作製したフ
ォーミング処理を施していない電子源用基板を用いて画
像形成装置を構成した例について図２４及び図２５を用
いて説明する。

【０２０２】先のフォーミング処理を施していない３０
０×２００個の素子を単純マトリクス配置した電子源用
基板１１１をリアプレート２４１上に固定した後、電子
源用基板１１１の５ｍｍ上方に、フェースプレート２４
６（ガラス基板２４３の内面に画像形成部材であるとこ
ろの蛍光膜２４４とメタルバック２４５が形成されてい
る構成される）を支持枠２４２を介し配置し、フェース
プレート２４６、支持枠２４２、リアプレート２４１の
接合部にフリットガラスを塗布し、大気中あるいは窒素
雰囲気中で、４００℃で１０分以上焼成することで封着
した。また、リアプレート２４１への電子源用基板１１
１の固定もフリットガラスで行った。

【０２０３】蛍光膜２４４は、モノクロームの場合は蛍
光体のみからなるが、本実施の形態では蛍光体はストラ
イプ形状（図２５（ａ）（ｂ）参照）を採用し、先にブ
ラックストライプを形成し、その間隙部に各色蛍光体を
塗布し、蛍光膜２４５を作製した。ブラックストライプ
の材料として通常よく用いられている黒鉛を主成分とす
る材料を用いた。ガラス基板２４４に蛍光体を塗布する
方法はスラリー法を用いた。

【０２０４】また、蛍光膜２４５内面側設けられるメタ
ルバック２４６は、蛍光膜作製後、蛍光膜の内面側表面
の平滑化処理（通常フィルミングと呼ばれる）を行い、
その後Ａｌ（アルミニウム）を真空状着することにより
作製した。フェースプレートには、更に蛍光膜２４５の
導電性を高めるため、蛍光膜２４５の外面側面で透明電
極が設けられている場合もあるが、本実施の形態ではメ
タルバック２４６のみで十分な伝導性が得られたので省
略した。前述の封着を行う際、カラーの場合は各色蛍光
体と表面伝導型放出素子とを対応させなくてはいけない
ため、十分な位置合わせを行った。

【０２０５】以上のようにして完成したガラス容器内の
雰囲気を排気管（図示せず）を通じ真空ポンプにて排気
し、１０^-5[torr]程度の真空度に達した後、容器該端子
ＤOx1ないしＤOxmとＤOy1ないしＤOynを通じて、第１実
施の形態に示した容量で素子電極管に電圧を印加し、前
述の通電処理（フォーミング処理）を行い、電子放出部
を成し、表面伝導型放出素子を作製した。

【０２０６】次に１０^-6[torr]程度の真空度で、不図示
の排気管をガスバーナで熱することにより溶着し、外囲
器の封止を行った。

【０２０７】最後に封止後の真空度を維持するために、
ゲッター処理を行った。これは、封止後に高周波加熱法
により、画像形成装置内の所定の位置（不図示）に配置
されたゲッターＢａを加熱し、蒸着形成した。

【０２０８】以上のように完成した本実施の形態に係る
画像形成装置において、各表面伝導型放出素子には、容
器該端子ＤOx1ないしＤOxm，ＤOy1ないしＤOynを通じ、
走査信号及び変調信号を不図示の信号発生手段によりそ
れぞれ印加することにより、電子放出させ、高圧端子Ｈ
Vを蛍光体２４４に衝突させ、励起・発光させることに
より画像を表示した。

【０２０９】本実施の形態で作製した画像形成装置にお
いて、単純マトリクス配線された多数の表面伝導型放出
素子を均一にフォーミングできたことにより、素子特性
が均一になり表示画像の輝度均一性の大幅な向上が確認
された。

【０２１０】実際、以上のようにして作製した表示装置
を２台用意し、給電部を片側のみにしてｘ方向で一括し
てフォーミングしたものと、ｙ方向で一括してフォーミ
ングしたものを用意して、各画素に一定電圧を印加し、
高圧端子ＨVに５ｋ［Ｖ］印加して輝度測定したとこ
ろ、ｘ方向を一括したフォーミングした方は輝度むらが
７％以下であったのに対し、ｙ方向を一括してフォーミ
ングした方は輝度むらが１５％程度あった。即ち、フォ
ーミング前にラインフォーミングすべき方向を決定でき
たことがわかる。

【０２１１】＜第３実施の形態＞ 次に、本実施の形態の手段（Ａ−１）を用いて、前述の
第２実施の形態と同様に作製した画像形成装置について
説明する。但し、本実施の形態においては第２実施の形
態と素子の個数、配線形状、厚みを変えてあり、既述の
表現を用いて、Ｎx＝５０，ｒx＝．０３オーム、Ｎy＝
５０，ｒy＝０．１オーム、Ｒ＝１キロオームの電子源
用基板を作製した。また、Ｘ方向、Ｙ方向それぞれの配
線の両端から給電できる構造の画像形成装置とした。先
に述べたように給電部が各配線の両側にある場合は式
（１３）から、(Ｎx×Ｎx-２４Ｎx)×ｒx=３９, (Ｎy
×Ｎy-２４Ｎy)×ｒy=１８ となる。すなわちＹ方向の
電子放出部形成用薄膜列を一括してフォーミングした方
がよいことがわかる。

【０２１２】第２実施の形態と同様に、ｘ方向を一括し
たフォーミング方法と、ｙ方向を一括したフォーミング
方法の２種の方法でフォーミング処理した２枚のパネル
を比較したところ、やはり、前者の輝度むらは１２％程
度、後者は６％以下と、明らかにｙ方向フォーミング処
理したものの方が輝度むらが小さかった。即ち、フォー
ミング前にラインフォーミングすべき方向を決定できた
ことがわかる。

【０２１３】＜第４実施の形態＞ 以下に、本実施の形態の手段（Ａ−１）のフォーミング
処理を行う処理装置について説明する。

【０２１４】このフォーミング処理装置の電気回路構成
の一例を図３１に示す。図中、３１１は第１実施の形態
と同様の工程で作製したｍ×ｎ個の電子放出部形成用薄
膜を単純マトリクス配線したフォーミング処理を施して
いない電子源用基板であり、３１２はスイッチング素子
アレイ、３１３はフォーミングパルス発生器、３１４は
制御回路である。

【０２１５】電子源用基板３１１は図３０の場合と同様
に、端子Ｄx1〜Ｄxn及びＤy1〜Ｄymを介して、周辺の電
気回路と電気的に接続されるが、このうちＤx1〜Ｄxnは
スイッチング素子アレイ３１２と接続され、Ｄy1〜Ｄym
はフォーミングパルス発生器３１３の出力と接続され
る。スイッチング素子アレイ３１２は、内部にＳ1〜Ｓn
のｎ個のスイッチング素子を備え、各スイッチング素子
は前記端子Ｄx1〜Ｄxnの各々を、フォーミングパルス発
生器３１３の出力またはグランドレベルかのどちらか一
方と接続する機能を持つ。なお、各スイッチング素子
は、制御回路３１４の発生する制御信号ＳＣ１に従って
動作するものである。

【０２１６】また、フォーミングパルス発生器３１３
は、制御回路３１４の発生する制御信号ＳＣ２に従っ
て、電圧パルスを出力する。制御回路３１４は、前述し
たようにスイッチング素子アレイとフォーミングパルス
発生器３１３の動作を制御するための回路である。

【０２１７】以上、各部の機能を説明したが、次に全体
の動作を順を追って説明する。

【０２１８】まず、フォーミングを開始する前に、制御
回路３１４の制御により、スイッチング素子アレイ３１
２の各スイッチング素子は全てグランドレベル側と接続
しており、また、フォーミングパルス発生器３１３の出
力電圧も０［Ｖ］、即ち、グランドレベルに保たれてい
る。

【０２１９】次に、前記図３０で説明したように、素子
列の一列を選択してフォーミング処理するために、スイ
ッチング素子アレイ３１２の中のスイッチング素子のう
ち、フォーミング処理を行う列と接続している以外のも
の全てをフォーミングパルス発生器３１３側と接続する
ように、制御回路３１４は制御信号ＳＣ１を発生する
（図３１ではＳ３を除く全てのスイッチング素子をフォ
ーミングパルス発生器３１３側に接続した例を示してあ
る。）次に、制御回路３１４はフォーミングパルス発生
器３１３に対して、フォーミングに好適な電圧パルスを
出力するよう制御信号ＳＣ２を発する。選択された一列
の素子のフォーミングが完了したならば、制御回路３１
４はフォーミングパルス発生器３１３に対して、パルス
の発生を中止し、出力電圧が０［Ｖ］となるよう制御信
号ＳＣ２を発生する。更に、スイッチング素子アレイ３
１２に含まれる全てのスイッチング素子をグランドレベ
ル側と接続するよう制御信号ＳＣ１を発生する。

【０２２０】以上の動作手順により、任意に選択した一
列の素子フォーミングが完了する。以下、同様の手順で
他の素子列を順次フォーミングすることにより、ｍ×ｎ
個の表面伝導型放出素子を単純マトリクス配線した基板
の全素子を均一にフォーミングすることができる。

【０２２１】本実施の形態では、上記手順により１００
×１００個の単純マトリクス基板を用い、選択素子に図
８に示したような電圧波形のパルスを印加しフォーミン
グ処理を行った。なお、本実施の形態ではパルス幅Ｔ1
を１ミリ秒、パルス間隔Ｔ2を１０ミリ秒とし、三角波
の波高値（フォーミング時のピーク電圧）は５Ｖとし、
フォーミング処理は約１×１０^-6[torr]の真空雰囲気下
で６０秒間行った。そして、図９のような測定評価装置
を用いて測定したところ、作製した電子源中の代表的な
素子では、素子電圧８Ｖ程度から急激に放出電流Ｉeが
増加し、素子電圧１４Ｖでは素子電流Ｉfが２．４ｍ
Ａ、放出電流Ｉeが１．０μＡとなり、電子放出効率η
＝Ｉe／Ｉf（％）は０．０４％であった。

【０２２２】従来技術の問題点で述べたような亀裂形成
のばらつきが発生すると、上記電子放出効率の素子間の
均一性が得られなかった。しかし、本実施の形態のフォ
ーミング装置によればフォーミングされる瞬間、各素子
に実効的に印加される電圧のばらつきは小さくなり、素
子特性として電子放出効率の素子間ばらつきも１０％以
下に抑えられた。

【０２２３】＜第５実施の形態＞ 次に第１実施の形態で作製した基板と同じフォーミング
処理を施していない電子源用基板を用い、前記手段（Ａ
−２）によるフォーミング処理を行い電子源とした例を
具体的に説明する。

【０２２４】図１８は、本実施の形態を説明するための
図で、先述したようにして単純マトリクス配線された電
子放出部形成用薄膜群のうちの一部に対してフォーミン
グを行う際の電気的な接続を示したものである。

【０２２５】図１８に示す構成により、行配線（Ｄx1 -
xm）及び列配線（Ｄy1 - yn）にフォーミング電源（電
位はＶ1またはＶ2）を接続してフォーミングを行う。こ
のとき全行配線のうち、Ｋ本に電位Ｖ１を、残りの（ｍ
−Ｋ）本に電位Ｖ2を印加し、同様に全列配線のうちＬ
本に電位Ｖ2を、残りの（ｎ−Ｌ）本に電位Ｖ1を印加す
る。これにより全電子放出部形成用薄膜のＫ×Ｌ＋（ｍ
−Ｋ）×（ｎ−Ｌ）個の電子放出部形成用薄膜が選択さ
れ、選択された電子放出部形成用薄膜にはほぼ電圧Ｖ2
−Ｖ1（本実施の形態では６Ｖ）が印加されフォーミン
グが行われる。

【０２２６】一方、上記選択された電子放出部形成用薄
膜以外の薄膜の両端の電極には、ほぼ等電位が印加され
るため、電子放出部形成用薄膜の両端にかかる電圧はほ
ぼ０［Ｖ］となり、フォーミングが行われないのはもち
ろんのこと、電子放出部形成用薄膜が変質したり損傷し
たりする事も全く無い。次に、列配線（あるいは行配
線）に接続した電位Ｖ1とＶ2とを入れ換えることによ
り、先に選択されなかった残りの電子放出部形成用薄膜
が選択され、同様にフォーミングを施す。

【０２２７】上述の行程で、ｍ，ｎを１００、Ｋ，Ｌを
５０として作製した多数の平面型表面伝導型放出素子の
特性を把握するために、その電子放出特性の測定を前述
の図９の測定評価装置を用いて行った。

【０２２８】なお測定条件は、前述の実施の形態と同じ
く、アノード電極と表面伝導型放出素子間の距離を４ｍ
ｍ、アノード電極の電位を１ｋＶ、電子放出特性測定時
の真空装置内の真空度を１×１０^-6[torr]とした。その
結果、電子放出効率η＝Ｉe／Ｉf（％）は０．０４％で
あった。また、全ての素子において、ほぼ均一な特性が
得られ、例えば電子放出効率ηのばらつきは全体で８％
以内であった。

【０２２９】＜第６実施の形態＞ 本実施の形態では第５実施の形態と同じフォーミング処
理を施して作製した画像形成装置について図２４を用い
て説明する。

【０２３０】先の第２実施の形態と同様の構成及び作製
方法であるが、１００×１００個の素子を単純マトリク
ス配線した電子源用基板、つまり第５実施の形態で作製
した同じ基板を用いて、フォーミング処理を施していな
い状態の画像形成装置を作製する。

【０２３１】完成したガラス容器内の雰囲気を排気管
（図示せず）を通じ真空ポンプにて排気し、１×１０^-5
[torr]より高い真空度に達した後、容器外端子Ｄx1ない
しＤxmとＤy1ないしＤynを通じ、第５実施の形態で示し
た容量で素子電極間に電圧を印加し、前述の通電処理
（フォーミング処理）を行い、電子放出部を形成し、表
面伝導型放出素子を作製した。次に、１０^-6トール程度
の真空度で、不図示の排気管をガスバーナーで熱するこ
とで溶着し、外囲器の封止を行った。

【０２３２】最後に、封止後の真空度を維持するために
ゲッタ処理を行った。

【０２３３】以上のようにして完成した本実施の形態の
画像形成装置において、各表面伝導型放出素子には、容
器外端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ、走査
信号及び変調信号を不図示の信号発生手段によりそれぞ
れ印加し、高圧端子ＨVを通して、高圧を印加して画像
を表示した。

【０２３４】本実施の形態で作製した画像形成装置にお
いても、単純マトリクス配線された多数の表面伝導型放
出素子を均一にフォーミングできることにより、素子特
性が均一になり表示画像の輝度むらが８％以下となった
ことが確認された。

【０２３５】＜第７実施の形態＞ 第１実施の形態で作製したフォーミング処理を施してい
ない電子源用基板を用い、本実施の形態の手段（Ａ−
２）の別の方法でフォーミング処理して作製した電子源
について説明する。

【０２３６】図３２は、６４０×４００個の単純マトリ
クス配線されたフォーミング処理を施していないの電子
放出部形成用薄膜群のうちの半数に対してフォーミング
を行う際の電気的な接続を示したものである。また、図
中、Ｄx1，Ｄx2，…Ｄx400及びＤy1，Ｄy2，…Ｄy640
は、単純マトリクス配線の各配線を示している。また、
Ｖ1，Ｖ2はフォーミングパルスを発生する電源である。

【０２３７】本図は黒丸で示した素子を選択的にフォー
ミングする場合の電圧印加方法である。即ち、Ｖ1をグ
ランドレベル、Ｖ2を電位Ｖformとする。黒丸の素子の
両端にはほぼ（Ｖ2−Ｖ1）の電圧、即ち、Ｖformが、白
抜きの素子の両端にはほぼ０［Ｖ］の電圧が印加される
ので、選択的に黒丸の素子がフォーミングされ、白抜き
の素子は変化されない。

【０２３８】次に、図３３に示すのは、上記の方法でフ
ォーミング処理を行うための電気回路構成の一例であ
り、図中、３４１はフォーミング処理を施していない電
子放出部形成用薄膜を６４０×４００個、単純マトリク
ス配線した電子源用基板であり、また３４２はスイッチ
ング素子、３４３はフォーミングパルス発生器、３４４
は制御回路である。電子源３４１の行配線（Ｄx1，Ｄx
2，…Ｄx400）のうち奇数番目のグループはグランドレ
ベルに、偶数番目のグループはフォーミングパルス発生
器の出力に接続する。列配線（Ｄy1，Ｄy2，…Ｄy640）
のうち奇数番目のグループと偶数番目のグループは、そ
れぞれグランドレベルあるいはフォーミングパルス発生
器出力のどちらかに接続される。但し、同時にフォーミ
ングパルス発生器に接続されることはない。

【０２３９】スイッチング素子３４２は、前述の列配線
の接続切り換えを制御回路３４４からの信号信号により
行う。フォーミングパルス発生器３４３は制御回路３４
４の発生する制御信号に従って、前述のフォーミングパ
ルスを出力する。

【０２４０】まず、フォーミング開始前、全ての配線は
グランドレベルに保たれている。次に、列配線の奇数番
目のグループをフォーミングパルス発生器３４３の出力
に、偶数番目のグループをグランドレベルに接続するよ
うにスイッチング素子３４２に制御回路３４４から信号
が送出される。次に、制御回路３４４からフォーミング
パルス発生器３４３に信号が送られ、フォーミングが行
われる。フォーミングのパルスが選択された電子放出部
形成用薄膜に印加される。このとき、各行配線には行方
向の電子放出部形成用薄膜の個数６４０の２分の１であ
る３２０個分のフォーミング電流が流れ、各列配線には
同様に２００個分の電流が流れる。選択された全ての電
子放出部形成用薄膜のフォーミングが終了したならば、
スイッチング素子３４２を切り換えて、列配線の奇数番
目をグランドレベルに、偶数番目をフォーミングパルス
発生器３４３の出力に接続することにより残りの電子放
出部形成用薄膜が選択され、同様にフォーミングパルス
を印加してフォーミングを行う。

【０２４１】本実施の形態では、上記手順により選択さ
れた電子放出部形成用薄膜に図８に示したような電圧波
形のパルスを印加してフォーミング処理を行った。な
お、本実施の形態ではパルス幅Ｔ1を１ｍｍ秒、パルス
間隔Ｔ2を１０ｍｍ秒とし、三角波の波高値（フォーミ
ング時のピーク電圧）は５Ｖとし、フォーミング処理は
約１×１０^-6[torr]の真空雰囲気下で６０秒行った。

【０２４２】また、本実施の形態においては、フォーミ
ング時に各配線に流れる電流による温度上昇を押さえる
ことができ、配線や基板の破壊は一切生じなかった。更
に、図３２に示したようにマトリクス配線された多数の
電子放出部形成用薄膜を千鳥状にフォーミングしたの
で、温度むらが生ずることもなく、良好にフォーミング
を行うことができた。

【０２４３】その結果、第５実施の形態と同様にして電
子放出特性を測定すると電子放出効率η＝Ｉe／Ｉf
（％）は０．０５％であった。また、全ての素子におい
て、ほぼ均一な特性が得られ、例えば電子放出効率ηの
ばらつきは全体で１３％以内であった。

【０２４４】また、第６実施の形態と同様の構成で作製
したフォーミング処理前の画像形成装置に対して、本実
施の形態の方法でフォーミング処理を施して作製した画
像形成装置においても、単純マトリクス配線された多数
の電子放出部形成用薄膜を均一にフォーミングすること
ができたことにより、素子特性が均一になり表示画像の
輝度むらが１３％以下となったことが確認された。

【０２４５】＜第８実施の形態＞ 第１実施の形態から第７実施の形態までは、一部の素子
だけにフォーミング電圧を印加するよう外部端子から配
線を通して給電する方法に関するものであったが、本実
施の形態は、前記手段（Ｂ−１）により配線以外の電気
的接続手段を用いて素子に給電するものである。本実施
の形態で用いる方法は配線の並び方には依存せず、前述
の梯子状の配置や単純マトリクス配置どちらにも実施可
能である。

【０２４６】まず表面伝導型放出素子を梯子上に配置し
た電子源の作製構成を図５５を用いて説明する。

【０２４７】清浄化した青板ガラス上に厚さ０．５ミク
ロンのシリコン酸化膜をスパッタ法で形成した基板６５
１上に、厚さ１０００オングストロームのＮｉ薄膜を真
空蒸着により成膜し、ホトリソ技術により素子電極６５
５，６５６を形成する。素子間電極ギャップＬ１及びこ
の近傍に開口を有するマスク（図２９）を用いて、ホト
リソ技術により膜厚１０００オングストロームのＣｒ膜
を真空蒸着により堆積・パターニングし、そのうえに有
機Ｐｄ（ｃｃｐ４２３０奥野製薬（株）社製）をスピン
ナーにより回転塗布、３００℃で約１０分間の加熱焼成
処理をした。

【０２４８】Ｃｒ膜及びＣｒ上のＰｄを主成分とする薄
膜をエッチングして所望のパターンを形成した。こうし
てＰｄより成る微粒子からなる電子放出部形成用薄膜６
５２形成する。その幅Ｗ２を３００ミクロンとした。

【０２４９】この複数ライン状に並べたマルチ電子源
と、本実施の形態の核心となるフォーミング用電気的接
続手段を用いての通電を説明する斜視図を図３４に示
す。ここで３５１は前記表面伝導型放出素子であり１０
００個並列に並んでいる。３５２は各素子に通電する共
通配線となるＮｉ電極、３５３は共通配線３５２の複数
部分で電気的接続を行う端子となる針状の銅端子、、３
５４は銅端子３５３とフォーミング電源とを電気的に結
ぶ銅のバルク配線を示す。上記銅端子は表面伝導型放出
素子３つ毎に３３２組で接続されるよう構成している。
上記銅端子を共通配線３５２に圧着し、フォーミング電
源から素子のフォーミングに必要な電圧を共通配線３５
２に印加して電子放出部となる亀裂を形成させるもので
ある。このとき、バルク銅配線３５４の各端子間での抵
抗を共通配線３５２と比較して１／１０００以下となる
よう、バルク銅配線３５４の断面は１ｍｍ角以上の面積
とした。

【０２５０】ここで、従来技術の問題点で述べたような
亀裂形成のばらつきが発生すると、上記電子放出効率の
素子間均一性が得られなかったが、本実施の形態のフォ
ーミング装置を用いてフォーミング電圧を印加したとこ
ろ、前記銅端子（図３４の３５３）の接触部に於ける電
圧のばらつきは０．００１［Ｖ］以内に納まった。ま
た、実際の素子特性として電子放出効率の素子間ばらつ
きも５％以下に抑えられた。

【０２５１】＜第９実施の形態＞ 本実施の形態では第８実施の形態の作製行程と同じ行程
により作製したフォーミング処理を施していない電子源
用基板を用いて画像形成装置を構成した例について図２
１、図５２を用いて説明する。まず、第８実施の形態と
同様に電気的接続手段を用いたフォーミング処理を窒素
雰囲気中で行いリアプレート上に固定する。

【０２５２】図２１は、梯子型配置のマルチ電子源を備
えた画像形成装置のパネル構造を示すための図であり、
図中、ＶＣはガラス製の真空容器で、その一部であるＦ
Ｐは表示面側のフェースプレートを示している。フェー
スプレートＦＰの内面には、例えばＩＴＯを材料とする
透明電極が形成され、更に該透明電極上には赤、緑、青
の蛍光体がモザイクもしくはストライプ上に塗り分けら
れている。図面の複雑化を避けるため、図中では透明電
極と蛍光体を合わせてＰＨとして示されている。なお、
各色の蛍光体の間にはＣＲＴの分野では公知のブラック
マトリクスもしくはブラックストライプを設けてもよ
く、また蛍光体の上に同じく公知のメタルバック相を形
成することも可能である。前記透明電極は、電子ビーム
の加速電圧を印加できるように端子ＥＶを通じて真空容
器外と電気的に接続されている。本実施の形態では４ｋ
［Ｖ］の高圧を印加した。

【０２５３】また、リアプレートＳは真空容器ＶＣの底
面に固定されたマルチ電子ビーム源の基板で、前述のよ
うに表面伝導型放出素子が配列形成されている。なお、
本実施の形態においては、１列あたり２００素子が並列
に配線された素子列が２００列設けられている。各素子
列の２本の配線電極は、両側のパネル側面に設けられた
電極端子Ｄp1〜Ｄp200及びＤm1〜Ｄm200と交互に接続し
ており、真空容器外から駆動電気信号が印加できるよう
になっている。

【０２５４】また、リアプレートＳとフェースプレート
ＦＰの中間には、ストライプ状のグリッド電極ＧＲが設
けられている。グリッド電極ＧＲは、前記素子列と直交
して（即ちＹ方向に沿って）２００本が独立して設けら
れている。開口Ｇｈは、各表面伝導型放出素子に対応し
て１個ずつ円形のものが設けられているが、場合によっ
てはメッシュ状に多数の通過口を設けることもある。各
グリッド電極は、電極端子Ｇ１〜Ｇ２００により真空容
器外と電気的に接続されている。なお、グリッド電極は
表面伝導型放出素子から放出された電子ビームを変調す
ることができるものであればその形状や設置位置は必ず
しも図２１のようなものでなくても良く、例えば表面伝
導型放出素子の周辺や近傍に設けてもよい。

【０２５５】本実施の形態の表示パネルでは、表面伝導
型放出素子の素子列とグリッド電極で２０×２００のＸ
Ｙマトリクスを構成している。従って、素子列を１列ず
つ順次駆動（走査）していくのに同期して、グリッド電
極列に画像１ライン分の変調信号を同時に印加すること
により、各電子ビームの蛍光体への照射を制御し、画像
を１ラインずつ表示していくことができる。

【０２５６】次に、図５２は前記図２１の表示パネルを
駆動するための電気回路をブロック図として示したもの
で、図中、６００は前記図２１の表示パネル、６０１は
外部から入力する複合画像信号をデコードするためのデ
コード回路、６０２はシリ／パラ変換回路、６０３はラ
インメモリ、６０４は変調信号発生回路、６０５はタイ
ミング制御回路、６０６は走査信号発生回路である。表
示パネル６００の電極端子は各々電気回路と接続されて
おり、端子ＥＶは１０［ＫＶ］の加速電圧を発生する電
圧源ＨＶと、端子Ｇ1〜Ｇ200は変調信号発生回路６０４
と、端子Ｄp1〜Ｄp200は走査信号発生回路１０６と、端
子Ｄm1〜Ｄm200はグランドとそれぞれ接続されている。

【０２５７】以下、各部の機能を説明する。まず、デコ
ード回路６０１は、外部から入力する例えばＮＴＳＣテ
レビ信号等の複合画像信号をデコードするための回路
で、複合画像信号から輝度信号成分と同期信号成分を分
離して、前者をＤＡＴＡ信号としてシリ／パラ変換回路
６０２に、後者をＴsync信号としてタイミング制御回路
６０５に出力する。即ち、デコード回路６０１は、ＲＧ
Ｂの各色成分毎の輝度を表示パネル６００のカラー画素
配列に合わせて配列しシリ／パラ変換回路６０２に順次
出力する。また、垂直同期信号と水平同期信号を抽出し
てタイミング制御回路６０５に出力する。タイミング制
御回路６０５は、前記同期信号Ｔsyncを基準にして、各
部の動作タイミングを整合させるための各種タイミング
制御信号を発生する。つまり、シリ／パラ変換回路６０
２に対してはＴSPを、ラインメモリ６０３に対してはＴ
MRYを、変調信号発生回路６０４に対してはＴMODを、走
査信号発生回路６０６に対してはＴSCANを出力する。

【０２５８】シリ／パラ変換回路６０２は、デコード回
路６０１から入力する輝度信号ＤＡＴＡをタイミング制
御回路６０５より入力されるタイミング信号ＴSPに基づ
いて順次サンプリングし、２００個の並列信号Ｉ1〜Ｉ2
00としてラインメモリ６０３に出力する。タイミング制
御回路６０５は、画像の１ライン分のデータがシリ／パ
ラ変換された時点でラインメモリ６０３に対して書き込
みタイミング制御信号ＴMRYを出力する。ラインメモリ
６０３は、ＴMRYを受けるとＩ1〜Ｉ200の内容を記憶し
て、それをＩ'1〜Ｉ'200として変調信号発生回路６０４
に出力するが、これはラインメモリに次の書き込みタイ
ミング制御信号ＴMRYが入力されるまで保持される。

【０２５９】変調信号発生回路６０４は、ラインメモリ
６０３より入力される画像１ライン分緒輝度データに基
づいて、表示パネル６００のグリッド電極に印加する変
調信号を発生させるための回路であり、タイミング制御
回路６０５の発生するタイミング制御信号ＴMODに合わ
せて変調信号を端子Ｇ1〜Ｇ200に同時に印加する。変調
信号は、画像の輝度データに応じて電圧の大きさを変え
る電圧変調方式を用いるが、輝度データに応じて電圧パ
ルスの長さを変えるパルス幅変調方式を用いることも可
能である。

【０２６０】また、走査信号発生回路６０６は、表示パ
ネル６００の表面伝導型放出素子の素子列を適宜駆動す
るための電圧パルスを発生するための回路である。タイ
ミング制御回路１００５の発生するタイミング制御信号
ＴSCANに合わせて適宜内部のスイッチング回路を切り替
え、定電圧源ＤＶの発生する表面伝導型放出素子の閾値
を上回る適当な駆動電圧ＶＥ［Ｖ］か、またはグランド
レベル（即ち０［Ｖ］）かを選択して端子Ｄp1〜Ｄp200
に印加するものである。

【０２６１】以上の回路により、表示パネル６００には
特定のタイミングで駆動信号が印加される。即ち、振幅
ＶＥ［Ｖ］の電圧パルスが画像の１ライン表示時間毎に
順次Ｄp1，Ｄp2，Ｄp3…の順に印加されてゆく。一方、
端子Ｄm1〜Ｄm200は常にグランドレベル（０［Ｖ］）と
接続されているため、上記電圧パルスにより素子列は第
１列目から順次駆動され電子ビームが出力されていく。
また、これと同期して変調信号発生回路６０４から、画
像の１ライン分の変調信号が同時に端子Ｇ1〜Ｇ200に印
加される。走査信号が切り替えられるのと同期して順次
変調信号も切り替えられ、１画面分の画像が表示されて
ゆく。これを連続して繰り返し行うことにより、テレビ
ジョン動画の表示が可能なわけである。

【０２６２】本実施の形態で作製された画像形成装置に
おいても、並列梯子状配置された多数の表面伝導型放出
素子を均一にフォーミングすることができたことによ
り、素子特性が均一になり表示画像の輝度むらが５％以
下となったことが確認された。

【０２６３】＜第１０実施の形態＞ 第１０実施の形態は第８実施の形態において述べた電気
的接続手段である複数の針状の銅端子が横に結がり、一
体となったものである。

【０２６４】図３５に本実施の形態を説明する電気的接
続部の斜視図を示す。３６１は表面伝導型放出素子、３
６２は配線、３６３は電気的接続の接触端子で、第８実
施の形態と同様に銅で構成されている。図３５よりわか
る様に、第８実施の形態では針状であった接触部端子
が、ここでは横に繋がったナイフエッジ状の形になって
いる。このため電気的接続端子間に存在した抵抗はバル
ク金属で繋がったことによりほぼ０になり、更に素子間
の配線抵抗も無視できるようになるため、通電処理時に
素子に印加されるフォーミング電圧のばらつきは更に小
さくなる。

【０２６５】第８実施の形態で用いたのと同じ電子源用
基板に対して、該電気的接続手段を用いてフォーミング
を行った場合、第８実施の形態では、フォーミング時に
各素子に印加される電圧のばらつきは０．００１Ｖであ
ったが、本実施の形態では０．０００１Ｖ以内になる。

【０２６６】このため、実際の素子特性として電子放出
効率（０．０５％）の素子間ばらつきも５％以下に抑え
られる。また、第９実施の形態と同様にして画像形成装
置を形成すると、多数の表面伝導型放出素子を均一にフ
ォーミングすることができることにより、素子特性が均
一になり表示画像の輝度むらが５％以下となったことが
確認された。

【０２６７】＜第１１実施の形態＞ 第８実施の形態及び第１０実施の形態は、表面伝導型放
出素子が一列横に並んだ構成のマルチ電子源のフォーミ
ングに関するものであったが、本実施の形態では単純マ
トリクス型に１００×１００個の素子を２次元に配線さ
れたマルチ電子源に前記手段（Ｂ−１）を適用した場合
について説明する。配線構成及び、表面伝導型放出素子
電子源は第１実施の形態と同様にして形成され、複数の
表面伝導型放出素子が並んだ電子源基板に電気的接触手
段を接続して、フォーミングを行う工程を図３６を用い
て説明する。

【０２６８】図３６（ｃ）に示した千鳥状に２列に配置
された電気的接続手段３７７，３７８（接続部分の針状
端子をプローブと呼ぶ）を用いて、１素子に対して１組
の割合でプローブを接続し、ある１行に接続されている
表面伝導型放出素子両端近傍に、電位Ｖ１、Ｖ２を印加
する様に、それぞれのブローブを低抵抗配線３７１０、
３７１１で接続した図である。各プローブはタングステ
ン材のスプリングピンで、各ピンに数十ｇの荷重がかか
る様に押し当てることにより、接触抵抗は０．１Ω以下
となる。本実施の形態では、更に接触抵抗を下げるため
にスプリングピン先端及び配線状でプローブが接触する
部分３７３に低抵抗金属、ここではＡｕをコーティング
した。これにより接触抵抗は０．０１Ω以下となった。
これらプローブはフォーミングパルスを発生する電源に
接続されている。

【０２６９】フォーミングパルスは図８に示すパルス波
形で、Ｔ1を１ｍｓｅｃ、Ｔ2を１０ｍｓｅｃ、ピーク電
圧を４Ｖとした。１行のフォーミングが終了後、プロー
ブを接続する行を変えて順次フォーミングを行い、全表
面伝導型放出素子のフォーミングを完了する。本実施の
形態のフォーミング装置を用いてフォーミング電圧を印
加したところ、前記スプリングピンの接触部に於ける電
圧のばらつきは０．０１Ｖ以内におさまり、素子特性と
して電子放出効率（０．０５％）の素子間ばらつきも５
％以下に抑えられた。

【０２７０】本実施の形態では表面伝導型放出素子１つ
に１組のプローブを接続したが、配線抵抗及び、素子抵
抗を考慮して複数個おきに接続しても効果は同様に得ら
れる。

【０２７１】また本実施の形態では配線表面が露出して
いる部分にプローブを接触させたが、配線表面が露出し
ていない場合、例えば絶縁層で覆われている場合、プロ
ーブ接触部分の絶縁層を除去した基板を作製して、本実
施の形態と同様のフォーミング処理を施すことにより、
同様の効果が得られる。

【０２７２】＜第１２実施の形態＞ 本実施の形態では第１１実施の形態で作製したフォーミ
ング処理を施していない電子源用基板を用いて画像形成
装置を構成した例について図２４を用いて説明する。

【０２７３】まず、第１１実施の形態と同様のフォーミ
ング処理を大気中あるいは窒素雰囲気中で行いリアプレ
ート２４１上に固定する。その後、第２実施の形態と同
様の構成、方法により画像形成装置を作製する。

【０２７４】以上のように完成した本実施の形態に係る
画像形成装置において、各表面伝導型放出素子には、容
器外端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ、走査
信号及び変調信号を不図示の信号発生手段によりそれぞ
れ印加し、高圧端子ＨVを通じて５ｋＶの高圧を印加
し、画像を表示した。本実施の形態で作製した画像形成
装置においても、単純マトリクス配線された多数の表面
伝導型放出素子を均一にフォーミングすることができた
ことにより、素子特性が均一になり表示画像の輝度むら
が５％以下となったことが確認された。

【０２７５】＜第１３実施の形態＞ 本実施の形態も表面伝導型放出素子を単純マトリクス配
置した電子源に手段（Ｂ−１）を適用した場合に関する
もので、電気的接続手段を行あるいは列の一方にのみ設
けたフォーミング方法である。配線構成及び、フォーミ
ング処理を施す前の複数素子を備えた電子源用基板は第
１実施の形態と同様にして形成され、該電子源用基板に
電流注入端子を接続して、フォーミングを行う工程を図
３７を用いて説明する。

【０２７６】第８実施の形態では、電気的接続手段とし
て正極側と負極側の２組で電子放出部形成用薄膜に通電
するようにしたが、本実施の形態では第１実施の形態と
同様に、横１列の素子を選択してフォーミングを行っ
た。即ち選択した１行（図３７ではＤxLライン）の電子
放出部形成用薄膜の共通配線の端部を接地し、更に該配
線と選択された各電子放出部形成用薄膜が接続する部分
に、第８実施の形態と同様の電気的接続手段を接続し、
該手段も接地する。また、各列配線（図でＤy1〜Ｄyn）
配線及びＤxLライン以外の行配線（Ｄx1〜ＤxmでＤxL以
外）を電位Ｖfのフォーミング電源に接続する。正極側
は電子放出部形成用薄膜１つ１つに対し、同じ並列抵抗
で並列に電圧Ｖfが印加されるので、接地側だけに本実
施の形態の電気的接続手段を設けるだけでもフォーミン
グ電圧のばらつきを十分抑えられる。選択するラインを
順次変えることにより全電子放出部形成用薄膜に対して
フォーミングを施すことができる。

【０２７７】ｍ，ｎを１０００とした電子源用基板に対
して、上記方法によりフォーミング処理したところ、前
記スプリングピンの接触部に於ける電圧のばらつきは
０．０１Ｖ以内におさまり、実際の素子特性として電子
放出効率（０．０５％）の素子間ばらつきも５％以下に
抑えられた。また、本実施の形態により作製された電子
源基板を用いて、第１２実施の形態と同様に作製された
画像形成装置においても、単純マトリクス配線された多
数の表面伝導型放出素子を均一にフォーミングすること
ができたことにより、素子特性が均一になり表面画像の
輝度むらが５％以下となったことが確認された。

【０２７８】また、本実施の形態では選択した各素子に
対し１対１で電気的接触手段を設けたが、電気的接続手
段が接続点が一点の場合でも印加電圧のばらつきを改善
することが可能である。例えば図３７の行配線ＤxLの両
端を接地し、該配線の中央部にのみ電気的接触手段を接
続してフォーミング処理を行った場合でも、作製された
素子の電子放出効率の素子間ばらつきを１０％以内に抑
えられた。

【０２７９】＜第１４実施の形態＞ 本実施の形態は第８実施の形態において述べた電気的接
続手段である銅端子の後段に加熱／冷却器をはさんで熱
容量の大きな部分を設けているものである。

【０２８０】図３８に本実施の形態を説明する装置斜視
図、図３９に装置の概要を説明するブロック図を示し
た。３９１はガラス基板、３９２は第８実施の形態と同
様の工程で作製した表面伝導型放出素子を構成する微粒
子膜で両端に形成された電極間隔Ｌ１は２０μｍとし、
１０００個一列に並んだ構成となっている。３９３は複
数の並んだ表面伝導型放出素子に共通に通電するための
Ｎｉ電極パターン、３９４はフォーミング電圧を印加す
る電気的接触端子となる針状の銅端子で、素子３個毎に
３３２組並んだ構成となっている。

【０２８１】３９５は前記銅端子３９４と電気的かつ熱
的に結合したバルク導体で、ここでは断面５ｍｍ×２０
ｍｍの銅のバーを用いている。３９６は加熱／冷却器と
なるペルチェ素子、３９７は大熱容量導体となる断面２
０ｍｍ×２０ｍｍの銅のバーで、４０１は放熱器、４０
２は３９５の温度の検出器で、ここでは熱電対を用いて
いる。４０３は該加熱／冷却器を駆動する温度コントロ
ーラ、４０４はフォーミング電源を示している。上記構
成で、銅端子３９４を共通配線３９３に圧着し、フォー
ミング電源４０４から素子のフォーミングに必要な電圧
を共通配線３９３に印加して電子放出部となる亀裂を形
成させるものである。このとき、銅のバー３９５の各端
子間での抵抗は共通配線３９３と比較し、１／１０００
以下となるため、実施の形態８と同様、素子に印加され
るフォーミング電圧にばらつきは無くなる。

【０２８２】また、銅のバーの熱容量は銅端子３９４、
共通配線３９３と比較し、桁違いに大きいので共通配線
と銅端子の接触部の温度は常に一定に保たれることにな
る。フォーミングによるジュール熱で素子が加熱されて
も前記熱電対４０２でモニタし、温度コントローラでペ
ルチェ３９６を制御して銅のバー３９５を冷却すること
で、ほぼ一定の温度にマルチ電子源を保つことが可能と
なる。更に、電極の温度を素子間のばらつきなく、常に
低く保てるため、フォーミング中の微粒子膜３９２の温
度プロファイルは急峻なものとなり、温度がピークとな
り、熱破壊が起こる領域は狭く、かつ素子間に於けるそ
の領域の相対的位置も一定になるため、亀裂の位置、形
状のばらつきは小さく抑えられることになる。

【０２８３】本実施の形態フォーミング装置を用いて第
８実施の形態と同様の電子源用基板にフォーミング電圧
を印加した場合、前記銅端子３９４の接触部に於ける電
圧のばらつきは０．０１Ｖ以内に納まり、各素子の温度
のばらつきも１℃以内に納まり、電極間隔Ｌ１を２０μ
ｍと広くしたにもかかわらず実際の素子特性として電子
放出効率の素子間ばらつきも５％以下に抑えられた。

【０２８４】また、上述の本実施の形態により作製した
電子源基板を用いて、第１２実施の形態と同様に作製さ
れた画像形成装置においても、多数の表面伝導型放出素
子を均一にフォーミングすることができたことにより、
素子特性が均一になり表示画像の輝度むらが５％以下と
なったことが確認された。

【０２８５】＜第１５実施の形態＞ 本実施の形態は前記手段（Ｂ−１）を実際に行う装置に
関するものである。配線構成と、フォーミング処理を施
す前の電子放出部形成用薄膜を第１実施の形態と同様に
して形成した電子源基板に複数の電気的接触手段を１列
に電子放出部形成用薄膜が並んだ１つの配線状に設けて
フォーミングを行う。ここで電子放出部形成用薄膜が３
００個並んだ横１列に関しては上記装置により、一度に
フォーミングできるが、本実施の形態の様にそれが縦に
２００行並んでいる場合、１行ずつこの操作を繰り返す
と、工程時間がかかり、大量生産には不都合が生じる。
そこで上記フォーミング機構を複数用意し、並列に並べ
て同時に駆動させることで工程時間は短縮される。

【０２８６】図４０に装置を説明する斜視図を示す。４
１１は単純マトリクス型に素子が並んだマルチ電子源、
４１２は前記電気的接続手段が３つ並列したフォーミン
グ機構、４１３は温度コントローラ４１４はフォーミン
グ電源である。図では３つの前記電気的接続手段が並ん
だ構成を示したが、これはマルチ電子源状のスペース
と、フォーミング電源の許容電流量で適当に選ぶもので
あるが、数は多ければ多い程、工程時間は短縮される。

【０２８７】上記構成で第１２実施の形態で述べたフォ
ーミング操作を行うと、各表面伝導型放出素子の電子放
出効率のばらつきは５％以内におさまり、１列ずつ繰り
返した場合と比較し、１／３の時間でフォーミングが行
える様になった。

【０２８８】ここで図４０では３つの前記電気的接続手
段が並んだ構成を示したが、これはマルチ電子源状のス
ペースと、フォーミング電源の許容電流量で適当に選ぶ
ものであるが、数は多ければ多い程工程時間は短縮され
る。

【０２８９】以上、第８実施の形態から第１５実施の形
態では、１列に並んだマルチ電子源あるいは、単純マト
リクス型２次元に並んだマルチ電子源について述べた
が、電気的接続手段を使用する本実施の形態の通電方法
は、その他の一般的な配線パターンについても同様に使
用できるものである。

【０２９０】＜第１６実施の形態＞ 次に、本実施の形態の手段（Ｂ−２）による実施の形態
を示す。先述の第１実施の形態の工程（ａ）−（ｅ）と
同様の手順で単純マトリクス配線パターンを作製する。
但し行配線の一部は図４１の様にギャップ４２３が設け
られている。次に、該ギャップ１３６を高インピーダン
ス配線で接続する工程について、図４２（ａ）〜４３
（ｄ）を用いて説明する。

【０２９１】図４１のＡ−Ａ’断面形状を図４２（ａ）
に示す。次に、スパッタ法を用いてニッケル・クロム合
金を約２０００オングストローム蒸着し、フォトリング
ラフィ法にてパターニングし、ギャップ４２３上に高イ
ンピーダンス部４２３を設ける８図４２（ｂ））。次
に、金−鉛ペースト４２８をマイクロディスペンサを用
いてギャップ部４２３の片側に塗布する（図４１
（ｃ））。この問の回路図を簡単に表したのが図４３で
である。なお、図４３では、図示の便宜上、６×６個の
素子からなる電子源の例で示しているが、本実施の形態
の実際の電子源は１０００×１０００個の素子で構成さ
れ、Ｘ方向のラインＤx1〜Ｄx1000の各配線中に等間隔
にそれぞれ１０箇所（１００素子毎）の高インピーダン
ス部分（分割部）が設けられている。

【０２９２】次に、前述の実施の形態の１の作製行程
（ｆ）−（ｈ）と同様の手順でフォーミング処理を施し
ていない電子源用基板を作製する。

【０２９３】次に、高インピーダンス部分より給電部分
に近い側に位置する素子、つまり（Ｄ（１，１）〜Ｄ
（１，６），Ｄ（１，６）〜Ｄ（２，６）を単素子毎に
フォーミングする。このときの電圧印加方法について図
４３に示す。図４３ではＤ（１，１）の素子をフォーミ
ングするために、Ｄx1とＤy1との間に電圧をかけている
状態を表している。印加する電圧は前述の第８実施の形
態と同様のパルス波形を印加する。結果はフォーミング
電圧が５Ｖで、その時の電流は分割がない時の電流値の
４分の１となった。

【０２９４】その後に基板裏面よりレーザ光を当てＲ
（１，１）〜Ｒ（１，６）のニッケル−クロム薄膜４２
４を昇温させ、ペースト４２８を溶解させる。この溶解
したペースト部分を４２９で示す（図４４）。なお、他
のギャップ部に対しても同じプロセスを繰り返すことに
より、図４３に示す、各Ｘ方向ラインの分割部Ｒ（１，
１）〜Ｒ（１，６）が低抵抗導電体が接続される。その
後、次の領域、つまり図４３のＤ（３，１）〜Ｄ（３，
６）、Ｄ（４，１）〜Ｄ（４，６）の素子について同様
にフォーミング処理を行う。次に分割部Ｒ（２，１）〜
Ｒ（２，６）を低抵抗化する。これを繰り返し全素子に
対してフォーミング処理を施す。その結果図４５に示す
ような単純マトリクス状に配線された表面伝導型放出素
子４８２を有する電子源が得られる。

【０２９５】以上の様にして作成された電子源につい
て、その前述の評価装置により電子放出特性の測定が行
った。電子放出効率η＝Ｉe／Ｉf（％）は０．０５％で
あった。またそのばらつきはパネル全体で７％以下に抑
えられている。

【０２９６】上記実施の形態では高インピーダンス部分
で区切られた領域内で１素子毎にフォーミングする場合
について述べたが、該領域内で実施の形態１の様に１行
を選択し、一括してフォーミングすることも可能で、こ
の場合電子放出効率のばらつきは基板全体で５％以内に
抑えられた。

【０２９７】＜第１７実施の形態＞ 本実施の形態では第１６実施の形態で作製したフォーミ
ング処理を施していない電子源用基板を用いて画像形成
装置を構成した例について図２４を用いて説明する。

【０２９８】まず、第１６実施の形態と同様のフォーミ
ング処理を大気中あるいは窒素雰囲気中で行いリアプレ
ート２４１上に固定し、画像形成装置を作製する。この
完成した本実施の形態の画像形成装置において、各表面
伝導型放出素子には、容器外端子Ｄx1ないしＤxm、Ｄy1
ないしＤynを通じ、走査信号及び変調信号を不図示の信
号発生手段によりそれぞれ印加し、高圧端子ＨVを通じ
て５ｋＶの高圧を印加し、画像を表示した。

【０２９９】本実施の形態で作製した画像形成装置にお
いても、単純マトリクス配線された多数の表面伝導型放
出素子を均一にフォーミングすることができたことによ
り、素子特性が均一になり表示画像の輝度むらが３％以
下となったことが確認された。

【０３００】上述の例では、フォーミング処理を行った
後に、リアプレートに固定し画像形成装置を作製した
が、フォーミング処理前の電子源用基板を用いて画像形
成装置を構成し、その後、容器外端子Ｄx1ないしＤxm、
Ｄy1ないしＤynを通じ通電することにより、フォーミン
グを行い、また高インピーダンス部分の低抵抗化は、リ
アプレートを通してレーザ光で加熱することにより行っ
ても、先の例と同様に素子特性のばらつきを５％以下に
抑えられた。

【０３０１】＜第１８実施の形態＞ 前記手段（Ｂ−２）を適用した別の実施の形態による電
子源の平面図を図４６に示す。本例では図４６の様に電
子放出部形成用薄膜を梯子状に１次元配線し、配線の一
部にギャップを設けてある。ギャップ付配線を製作する
工程については第１６実施の形態に準ずるものである。

【０３０２】そこでフォーミング処理及びフォーミング
を実施した後ギャップ４９１を接続する工程について図
４６、図４７（ａ）（ｂ）、図４８（ａ）（ｂ）を用い
て説明する。

【０３０３】図２０Ｂはギャップ４９１つき配線が完成
した状態の回路図を簡単に表したものである。図示の便
宜上表示パネルの画素数を６×６とし、各ブロックを２
素子ずつに分割し示しているが、ここで用いた電子源
は、１列に１０００個の素子が配線された列が１０００
列あるもので配線を等間隔に１０等分（１００素子ず
つ）分割したものである。

【０３０４】次に、図４８（ａ）にギャップ部断面を示
す。ここで第６実施の形態で用いたのと同じマルチプロ
ーブ５１２を用い、図４８（ｂ）のプローブ接続点５１
１にプローブを接続しフォーミング電源５１３を接続し
て１ライン状の素子に対して同時にフォーミング処理を
行う。この電圧印加方法を図５０に示す。各フォーミン
グ電圧は５Ｖでその時の各ブロック（１００素子）毎の
電流は約３．０Ａであった。これは分割がない場合の十
分の一に当たる。

【０３０５】次に図４７（ｂ）に示す通り、ギャップ４
９１を１箇所につき３本の直径３０ミクロンの金ワイヤ
ー４９２にてボンディングして接続してマルチ電子源基
板を完成した。

【０３０６】以上説明した通り、本発明の基本思想によ
れば素子の構造、材料、製造方法により必ずしもこれに
決まるものではない。従って分割の大きさは１素子あた
りのフォーミング電流に応じて決定すれば良い。

【０３０７】実際、第１６実施の形態と同様にして１素
子あたりの素子特性を測定すると、電子放出効率η＝Ｉ
e／Ｉf（％）は平均０．０５％であった。またそのばら
つきはパネル全体で６％以下に抑えられている。

【０３０８】本実施の形態のフォーミング処理方法で第
９実施の形態と同様にして形成した画像形成装置におい
ても、単純マトリクス配線された多数のよう面伝導型放
出素子を均一にフォーミングすることができたことによ
り、素子特性が均一になり表示画像の輝度むらが６％以
下となったことが確認された。

【０３０９】＜第１９実施の形態＞次に表面伝導型放出
素子を単純マトリクス配置した電子源を前記手段（Ｂ−
３）を適用して作製した別の実施の形態を示す。前述の
第１実施の形態と同様の工程によりフォーミング処理を
施していない電子放出部形成用薄膜を単純マトリクス配
線した電子源用基板を作製する。なお、本実施の形態で
は１００×１００個の電子放出部形成用薄膜を配線した
単純マトリクス構成のものを作製した。また、各電子放
出部形成用薄膜の抵抗は未フォーミングの状態で約１キ
ロオーム、１電子放出部形成用薄膜当たりの上配線抵抗
と下配線抵抗は共に約０．０１オームであった。

【０３１０】以上に様にして作製した電子源用基板を２
台用意し、以下に示す異なる２方法によりフォーミング
を行った。 （フォーミング方法１） まず本実施の形態によるフォーミング方法を図５４を用
いて説明する。上記の様にして完成した電子源用基板６
１３の上配線につながる接続端子ＤOy1ないしＤOykが順
次給電部６５３となる様に（図ではＤOykが給電部）、
接続を制御する外部スキャン回路６３２と、電圧源６３
３を接続し、下配線につながる接続端子ＤOx1ないしＤO
xnを接地した。ここで、電流モニタ回路６３４により給
電部を流れる電流をモニタできる様にしておき、フォー
ミング処理の対象となる１ラインのインピーダンスを検
知できる様にしてある。

【０３１１】次に、図５３に示すフォーミング波形を印
加し、フォーミングを行った。ここで、Ｔ１は１ミリ
秒、Ｔ２は１０ミリ秒、Ｎは１０とした。またブロック
数は１０とした。ｋライン、ｍブロックをフォーミング
するときに、給電部ＤOykに印加する電圧（ピーク値）
を、Ｖ0(ｋ,ｍ)=８．５×{１＋ｋ／１００００＋０．０
５ｍ−０．００１ｍ×ｍ};ｍ=１〜１０とした。

【０３１２】ここで、インピーダンスの測定は、図５３
のＮ個のフォーミングパルス印加後に、先の印加電圧Ｖ
0(ｋ,ｍ) よりも低い電圧Ｖｉを印加して、まだフォー
ミングされていない素子に影響を与えることなく、イン
ピーダンス測定を行う。ここで、測定されたインピーダ
ンスが、フォーミングの対象となっているｋライン、ｍ
ブロックがフォーミングされたと判断されたインピーダ
ンスよりも低い場合、対象となっている素子はまだフォ
ーミング終了していないと判断し、追加のフォーミング
パルスを発生する（図５３（ｂ））。（フォーミング方
法２：比較例）上記の様にして用意したもう１枚の電子
源用基板に対して、上記フォーミング方法１と同じ構成
で回路を接続する。但し、本方法では電流モニタ回路は
動作させず、図８に示すフォーミング波形で、Ｔ1を１
ミリ秒、Ｔ2を１０ミリ秒、ピーク電圧値は９．３Ｖで
一定として電圧を印加し、一括フォーミングを行った。

【０３１３】以上の様に完成したマルチ表面伝導型放出
素子電子源（フォーミング方法１によるもの、フォーミ
ング方法２によるもの）において、各表面伝導型放出素
子には端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ、前
述の第１６実施の形態と同様にして、１素子あたりの素
子特性を測定するとフォーミング方法１によるものは電
子放出効率η＝Ｉe／Ｉf（％）は０．１％であった。ま
たそのばらつきはパネル全体で５％以下に抑えられてい
る。

【０３１４】それに対し、フォーミング方法２によるも
のは、電子放出効率η＝Ｉe／Ｉf（％）は０．５％であ
った。またそのばらつきはパネル全体で１０％以上であ
った。

【０３１５】なお本実施の形態ではアドレスの検出をイ
ンピーダンス測定により行ったが、配線の電位分布から
アドレスを検知する手段を図５０（ａ）（ｂ）を用いて
説明する。

【０３１６】フォーミング前後で各素子のインピーダン
スが変化することにより、フォーミングが終了すると素
子の近傍の配線の電位が大きく変化する（図５０
（ｂ））。この変化を検出する、つまりプローブピン５
３１を配線に接続し、配線の電位分布の変化を検出する
ことによってもフォーミングされた素子のアドレスを検
知できる。

【０３１７】＜第２０実施の形態＞ 本実施の形態では第５実施の形態で作製したフォーミン
グ処理を施していない電子源用基板を用いて画像形成装
置を構成した例について図２４を用いて説明する。

【０３１８】先のフォーミング処理を施していない電子
源用基板１１１をリアプレート２４１上に固定した後、
フェースプレート２４６、支持枠２４２を介し配置し、
フェースプレート２４６、支持枠２４６、リアプレート
２４１の接合部にフリットガラスを塗布し、大気中ある
いは窒素雰囲気中で、４００℃で１５分以上焼成するこ
とで封着した。また、リアプレート２４１への電子源用
基板１１１の固定もフリットガラスで行った。

【０３１９】以上のようにして完成したガラス容器内の
雰囲気を排気管（図示せず）を通じ真空ポンプにて排気
し、１×１０^-5torrより高い真空度に達した後、容器外
端Ｄx1ないしＤxmとＤy1ないしＤynを通じ、第１９実施
の形態で示した容量で素子電極間に電圧を印加し、第１
９実施の形態と同じく２つの方法で通電処理（フォーミ
ング処理）を行い、電子放出部を形成し、表面伝導型放
出素子を作製した。次に１０^-6torr程度の真空度で、不
図示の排気管をガスバーナで熱することで溶着し外囲器
の封止を行った。最後に封止後の真空度を維持するため
に、ゲッター処理を行った。

【０３２０】以上のようにして完成した本実施の形態の
画像形成装置において、各表面伝導型放出素子には、容
器外端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ、走査
信号及び変調信号を不図示の信号発生手段によりそれぞ
れ印加し、高圧端子ＨVを通じ、６ｋＶの高圧を印加
し、画像を表示した。そして全画素の輝度を測定したと
ころ図４９に示すようになった。即ち、第１９実施の形
態で述べたところのフォーミング方法１によるもので
は、全画面内の輝度むらは極めて小さいのに対し、フォ
ーミング方法２によるものでは画面の外縁部３辺付近の
輝度が大きく、中央付近では暗かった。つまり、各素子
のアドレスに応じて給電部に印加する電圧値を制御する
ことにより、輝度のむらが５％以下になり、高品位の画
像形成装置を得ることができた。

【０３２１】＜第２１実施の形態＞ 次に、前記手段（Ｂ−３）を適用して作製した梯子状配
置した電子源を用いて構成した、画像形成装置を図２１
を用いて説明する。本実施の形態では絶縁性基板２１１
上にフォーミング前の電子放出部形成用薄膜を作製し
た。作製工程は実施の形態８と同様である。電子放出部
形成用薄膜（フォーミング前）の寸法等も実施の形態８
と同様である。但し１列の電子放出部形成用薄膜数は２
００であり、電極の給電部と接地部はラインの両端部に
各１カ所ずつ設けた。尚、等価回路は図１６（ｃ）で表
されたものと同様である。

【０３２２】このように作成された電子源用基板に対し
て、図５１に示すフォーミング波形でフォーミングを行
った。このパルス群のピーク値は８Ｖから徐々に大きく
なり、最大９Ｖであり、その後徐々に減少して再び８Ｖ
になる過程を２度繰り返している。Ｔ１は１ミリ秒、Ｔ
２は１０ミリ秒で２度繰り返しの全過程は約５秒であっ
た。ここで用いた電圧値は種々の検討条件の中から最適
なものを選択した。その結果、電子放出効率のばらつき
が７％以下となり、素子毎に極めて均一な電子放出特性
を有することがわかった。本実施の形態では既にフォー
ミングされてしまった素子のアドレスを検出することな
く、良好な一括フォーミングが行えた。

【０３２３】以上、第１実施の形態から第２１実施の形
態では、前述した手段Ａ−１，２、Ｂ−１，２，３につ
いて、いくつかの組合せが可能であることを示したが、
ここで示した組合せ以外でも組み合わせることが可能で
ある。

【０３２４】以上説明した実施の形態中、電子放出部を
形成する際に、素子の電極間に三角波パルスを印加して
フォーミング処理を行っているが、素子の電極間に印加
する波形は三角波に限定することはなく、矩形波など所
望の波形を用いても良く、その波高値及びパルス値・パ
ルス間隔などについても上述の値に限ることなく、電子
放出部が良好に形成されれば所望の値を選択することが
できる。

【０３２５】なお、先述した実施の形態において、表面
伝導型放出素子を垂直型（ＳＣＥ）とした場合に、同様
の結果が得られた。

【０３２６】また本発明の適用は、表面伝導型素子に限
らず例えばＭＩＮのようにフォーミングを必要とする他
の素子にも使える。

【０３２７】尚、本発明は、複数の機器から構成される
システムに適用しても１つの機器から成る装置に適用し
ても良い。また、本発明は、システム或は装置に本発明
を実施するプログラムを供給することによって達成され
る場合にも適用できることはいうまでもない。

【０３２８】

【発明の効果】以上説明したように本発明によれば、フ
ォーミング中に静電破壊されることが無くなり、製造歩
留まりが向上した。

【０３２９】又本発明によれば、フォーミング中、電子
放出部形成用薄膜への電圧、電流の回り込みが無くな
り、配線での電位降下によるフォーミング電圧あるいは
電力の分布が減少することで、電子放出特性の分布が減
少した電子源を作成が可能となった。

【０３３０】又本発明によれば、配線抵抗を低くするた
めに、ＡｕやＡｇなど比較的高価な材料を使用する必要
がなく、原材料の選ぶ自由度が広がり、より安価なもの
を使用できるようになった。

【０３３１】又本発明によれば、配線抵抗を低くするた
めに配線電極を厚く形成する必要がなく、電極の形成や
パターニングといった製造プロセスに要する時間の短
縮、装置設備の値段を減少させることが可能になった。

【図面の簡単な説明】

【図１】従来の表面電極型の電子放出素子の模式図であ
る。

【図２】本発明の一実施の形態にかかる垂直型表面伝導
型電子放出素子の基本構成図である。

【図３】従来のフォーミングの問題点を説明する図であ
る。

【図４】従来のフォーミングの問題点を説明する図であ
る。

【図５】単純マトリクス配線の一例を示す図である。

【図６】本実施の形態に係わる表面伝導型電子放出素子
の模式図である。

【図７】本実施の形態に係る表面伝導型電子放出素子の
基本的製造工程を説明する図である。

【図８】本実施の形態の表面伝導型電子放出素子のフォ
ーミング電圧の一例を示す波形図である。

【図９】本実施の形態の表面伝導型電子放出素子の測定
評価回路の構成を示すブロック図である。

【図１０】本実施の形態の表面伝導型電子放出素子の特
性例を示す図である。

【図１１】本実施の形態の電子源をマトリクス状に配列
した回路例を示す図である。

【図１２】本実施の形態の電子源をマトリクス状に配列
した回路の等価回路図である。

【図１３】本実施の形態のラインフォーミング時の状態
を示す等価回路図である。

【図１４】本実施の形態のラインフォーミング時におい
てｎ番目の素子をフォーミングする時の等価回路図であ
る。

【図１５】本実施の形態のラインフォーミング時におけ
る各素子の印加電圧分布を示す図である。

【図１６】本実施の形態の梯子型に接続された素子のフ
ォーミング時の等価回路と、各素子に印加される電圧分
布を説明する図である。

【図１７】本実施の形態の片側或は両側より給電されて
フォーミングを行う状態を説明する図である。

【図１８】本実施の形態の行及び列方向でのフォーミン
グを説明する図である。

【図１９】本実施の形態のフォーミングを説明する図で
ある。

【図２０Ａ】本実施の形態の単純マトリクスにおけるは
しご型配線の一例を示す図である。

【図２０Ｂ】本実施の形態の単純マトリクスの一部を分
割した一例を示す図である。

【図２１】本実施の形態の画像形成装置の構成を示す図
である。

【図２２】本実施の形態の画像形成装置の回路構成を示
すブロック図である。

【図２３】本実施の形態のフォーミングパルスの一例を
示す図である。

【図２４】本実施の形態の画像形成装置の基本構成を示
す図である。

【図２５】本実施の形態の画像形成装置の蛍光体のパタ
ーン例を示す図である。

【図２６】本実施の形態のマトリクス状に配置された電
子源の一部の平面図である。

【図２７】図２６のＡ−Ａ’の断面図である。

【図２８】本実施の形態の表面伝導型電子放出素子の製
造工程を説明する図である。

【図２９】本実施の形態の表面伝導型電子放出素子のマ
スクの一部平面図である。

【図３０】本実施の形態のマトリクス状に配列された表
面伝導型電子放出素子の一部をフォーミングする際の電
気的接続を示す図である。

【図３１】本実施の形態のフォーミング装置の回路構成
を示す回路図である。

【図３２】本実施の形態の単純マトリクス配線された表
面伝導型電子放出素子のフォーミングを説明する図であ
る。

【図３３】図３２のフォーミングを行う回路構成を示す
図である。

【図３４】本実施の形態のフォーミング時の通電を説明
する斜視図である。

【図３５】他のフォーミング時の通電を説明する斜視図
である。

【図３６】本実施の形態のフォーミングを行う工程を説
明する図である。

【図３７】本実施の形態に係るフォーミングを行う工程
を説明する等価回路図である。

【図３８】他の実施の形態のフォーミングのための電気
接続を示す斜視図である。

【図３９】図３９に示す装置の概要を示すブロック図で
ある。

【図４０】他の実施の形態のフォーミングのための装置
の接続を示す図である。

【図４１】他の実施の形態のマトリクス状に配置された
電子源の一部の平面図である。

【図４２】本実施の形態におけるギャップを高インピー
ダンス配線で接続する工程を説明する図である。

【図４３】本実施の形態の単純マトリクス配線のフォー
ミング処理を説明する図である。

【図４４】実施の形態のマトリクス状に配置された電子
源の一部の平面図である。

【図４５】本実施の形態のフォーミング処理後の単純マ
トリクスに配列された電子源を示す図である。

【図４６】他の実施の形態のマルチ電子源の一部を示す
平面図である。

【図４７】本実施の形態のマトリクス配線におけるギャ
ップ部の断面と、その接続を示す図である。

【図４８】他の実施の形態のプローブを用いたフォーミ
ングを説明する図である。

【図４９】フォーミング方法による輝度むらを説明する
ための図である。

【図５０】配線上の電位より電子源のアドレスを検知す
る方法を説明する図である。

【図５１】本実施の形態のフォーミング波形の一例を示
す図である。

【図５２】本実施の形態の画像形成装置の構成を示すブ
ロック図である。

【図５３】本実施の形態のフォーミング波形の一例を示
す図である。

【図５４】本実施の形態によるフォーミング方法を説明
する図である。

【図５５】本実施の形態に係るはしご型の表面伝導型電
子源の作成工程を説明する図である。

【符号の説明】

６１，２６１ 基板 ６２，２７１ 電子放出部形成用薄膜 ６３ 電子放出部 ６４，２６４ 電子放出部を含む薄膜 ６５，６６，２７２，２７３ 素子電極 ９４ アノード電極 １１２ Ｘ方向配線 １１３ Ｙ方向配線 １１４ 表面伝導型電子放出素子 １１５ 結線 １９１ マルチ電子源 ２２１，３１１ 電子源用基板 ２６２ 下配線（Ｘ方向配線） ２６３ 上配線（Ｙ方向配線） ２７４ 層間絶縁層 ２７５ コンタクトホール ３１１ 電子源用基板

フロントページの続き (31)優先権主張番号 特願平5−100088 (32)優先日 平成５年４月５日(1993．4．5) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平5−270343 (32)優先日 平成５年10月28日(1993．10．28) (33)優先権主張国 日本（ＪＰ） (72)発明者 長田 芳幸 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 武田 俊彦 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 磯野 青児 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 野村 一郎 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 戸島 博彰 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 鈴木 朝岳 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 小野 武夫 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 浜元 康弘 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 外處 泰之 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 河出 一佐哲 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 新庄 克彦 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 奥田 昌宏 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平４−28139（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 9/02

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】基体上に配置され、配線により結線された
   複数の表面伝導型電子放出素子を有する電子源の製造方
   法において、 前記表面伝導型電子放出素子の電子放出部の形成工程
   は、複数の電子放出部形成用薄膜が接続された単一の配線上
   で、かつ前記電子放出部形成用薄膜間を含む複数箇所に
   電気的接続手段を接続し、前記 電気的接続手段から前記
   電子放出部形成用薄膜に通電する工程を有することを特
   徴とする電子源の製造方法。
2. 【請求項２】前記電気的接続手段は前記配線の複数箇所
   に接触配置される複数の接触端子を有することを特徴と
   する請求項１に記載の電子源の製造方法。
3. 【請求項３】前記電気的接続手段は、前記配線の抵抗よ
   りも低抵抗な部材を含むことを特徴とする請求項１に記
   載の電子源の製造方法。
4. 【請求項４】更に、前記電気的接続手段の温度制御を行
   う工程を有することを特徴とする請求項１に記載の電子
   源の製造方法。
5. 【請求項５】前記電気的接続手段が接触配置される前記
   配線の表面部分には、低抵抗金属が被覆されていること
   を特徴とする請求項１に記載の電子源の製造方法。
6. 【請求項６】前記配線が絶縁部材により被覆された下層
   配線であって、該絶縁部材には、前記電気的接続手段と
   前記下層配線との接触を可能とするコンタクトホールが
   形成されていることを特徴とする請求項１に記載の電子
   源の製造方法。
7. 【請求項７】前記通電する工程は、前記配線に接触配置
   された電気的接続手段からの電力供給に加えて、前記配
   線の片端に接続された給電部からの電力供給によって行
   われることを特徴とする請求項１に記載の電子源の製造
   方法。