JP3725949B2 - 半導体素子収納用基体とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、表面上に集積回路チップ(以下、ICチップという)、トランジスタ等の半導体素子を搭載する半導体素子収納用基体とその製造方法に関し、特にICチップ等を搭載する表面を平坦にした半導体素子収納用基体とその製造方法に関する。
【0002】
【従来の技術】
一般に、ICチップを表面上に搭載するセラミック製の半導体素子収納用基体は、アルミナ等からなるグリーンシート上にタングステン、モリブデン等の高融点金属の導体ペーストをスクリーン印刷等して、所望の回路パターンを有する導体ペースト層を設け、この導体ペースト層を有する複数のグリーンシートを積層し圧着した後、焼成することにより製造されている。
一方、近年における小型化、薄肉化の要求に連れて、半導体素子収納用基体も小型化、薄肉化に対応するため、配線の高密度化と併せて、半導体素子搭載部の下方の位置にもメタライズ配線による導体配線層を設ける構造とすることがある。
【0003】
例えば、図4(A)に縦断面図を示す半導体素子収納用基体50は、複数のセラミックからなる絶縁層52〜56を積層してなり、第1の絶縁層52と第2の絶縁層53との間には、メタライズ配線51が埋設されている。上記第1の絶縁層52上の周囲には、枠状の絶縁層55,56が断面で階段状になるよう積層され、これらに囲まれた第1の絶縁層52の表面52aの図示しないメタライズ層(所謂ダイアタッチ)上には、ICチップを搭載するためのキャビティー58が形成される。また、上記枠状の絶縁層55の上面の内周寄りには、ICチップとメタライズ配線51等からなる導体配線層を接続するための接続用パッド59が所要数設けられている。
【0004】
ところで、このような半導体素子収納用基体50を製造した場合には、第1の絶縁層52の表面52a上には、メタライズ配線51が埋された位置の上方にその厚みに起因する突起57が生じることがある。この突起57は、第1の絶縁層52が薄い程顕著に生じる傾向がある。
そして、図4(B)に示すように、第1の絶縁層52の表面52a上におけるICチップ(半導体素子)搭載部分に、例えばAu−Siのプリフォームされたロウ材62を載置し、その上面にICチップ60を載置した後、約400℃に加熱してICチップ60を固着する。
ところが、第1の絶縁層52の表面52a上に前記突起57が存在すると、上記ICチップ60の固着時に上記突起57間でロウ材62中に隙間Sが生じ、ICチップ60の接着が不十分となることがある。また、係る隙間Sの発生を防止するため、ロウ材62等の使用量を増やす方法もあるが、コスト高になるという問題点があった。同様な問題は、ロウ材のペーストや樹脂系接着剤によってICチップ60を固着する場合にも生ずる。
【0005】
【発明が解決すべき課題】
本発明は、以上の従来技術における問題点を解決し、上記ICチップやその他の半導体素子の搭載部分における突起を無くすか又は低減して、ロウ材等の使用量を増やすことなく、その内部に隙間を生じさせないようにした半導体素子収納用基体とその製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明は、上記課題を解決するため、半導体素子の搭載部分の直下に位置するメタライズ配線の近傍やその配線相互間に別の絶縁体を埋設することにより、上記搭載部分の表面に突起が生じることを防ぐことに着想して成されたものである。
即ち、本発明の半導体素子収納用基体(請求項1)は、半導体素子をダイボンディングにて搭載するための表面を有し、且つ複数のセラミックからなる絶縁層と、この絶縁層の間に配設されたメタライズ配線とを有する半導体素子収納用基体であって、上記表面を有する第1の絶縁層とこれに隣接する第2の絶縁層との間で且つ上記半導体素子搭載部分の少なくとも直下に配設され、且つ前記半導体素子搭載部分の直下に位置するメタライズ配線の少なくとも近傍、メタライズ配線相互間、又は、メタライズ配線相互間及びメタライズ配線の近傍の何れかに、絶縁部を埋設したことを特徴とする。
係る構成によれば、メタライズ配線の近傍や配線相互間には絶縁部が埋設されているので、半導体素子搭載部分の表面に突起を生じず、又は極く小さくでき、半導体素子を固着するためのロウ材等中に隙間が生じることを防止できる。
【0007】
また、前記第1の絶縁層の厚さが0 . 01〜0 . 65 mm の範囲内である半導体素子収納用基体(請求項2)も含まれる。上記厚さを0 . 01 mm 以上としたのは、セラミックの絶縁層として実質的な最小の厚さであるためであり、0 . 65 mm 以下としたのはこれよりも厚くなると突起が生じにくくなる傾向が現れるためである。
更に、前記絶縁部が、前記メタライズ配線の第1の絶縁層側又は第2の絶縁層側の何れかを覆ってなる半導体素子収納用基体(請求項3)も含まれる。
係る構成によれば、絶縁部とメタライズ配線との間に隙間が無くなるので、半導体素子搭載部分の表面がより平坦になり、突起が生じにくくなる。
また、前記絶縁部が、前記表面上の半導体素子搭載部分の直下よりも広く埋設されてなる半導体素子収納用基体(請求項4)も含まれる。
この構成によれば、半導体素子搭載部分の表面に突起が確実に生じにくくなり、搭載部分を含む広い表面が平坦となり、半導体素子の搭載がより容易となる。
更に、前記絶縁部が前記絶縁層と同種のセラミックからなる半導体素子収納用基体(請求項5)も含まれる。係る構成によれば、第1、第2の絶縁層と同様な特性(熱膨張率、熱伝導率)の絶縁部が得られ、基体内が同種のセラミックにて一体的且つ強固に構成でき、製造も容易に行うことができる。
【0008】
また、本発明は、以上の各半導体素子収納用基体を製造する方法、即ち、焼成後に前記第1の絶縁層となるグリーンシートの下面又は第2の絶縁層となるグリーンシートの上面に、焼成後に前記メタライズ配線となる導体ペースト層を形成した後に、この導体ペースト層のうち少なくとも前記半導体素子搭載部分の直下に位置する部位を略覆うように絶縁性ペーストを塗布し、この上方に前記第2の絶縁層又は第1の絶縁層となるグリーンシートを積層して焼成することを特徴とする半導体素子収納用基体の製造方法(請求項6)も含む。
この方法によれば、前記突起のない表面、又は極く小さくした表面を有する基板を、僅かな工程を付加するのみで効率良く生産することができる。
更に、上記絶縁性ペーストに含有されるセラミック素材が、第1及び第2の絶縁層となるグリーンシートと同種のセラミック素材である半導体素子収納用基体の製造方法(請求項7)も含まれる。
この方法によれば、安価に製造することができる。また、絶縁層となるグリーンシートと同様な焼成収縮率や熱膨張率を持たせることができるので、焼成時にクラック等の不具合が生じることがなく、更に絶縁層と絶縁部が一体的且つ強固に接合した半導体素子収納用基体とすることができる。
【0009】
【発明の実施の形態】
以下に本発明の実施に好適な形態を図面と共に説明する。
図1(A)は、本発明の半導体素子収納用基体1の表面上にICチップ(半導体素子)2を搭載した状態を示す斜視図である。上記基体1は、全体が略平らな矩形状を呈し、図1(B)に示すように、セラミックからなる複数の絶縁層4,5,6と、絶縁層4の表面4aの周囲に階段状に設けられたセラミックからなる四角枠形状の絶縁層7,8を一体に積層した本体10を有する。各絶縁層4〜8の間には、メタライズ配線12等が設けられ、且つこれらのメタライズ配線の相互間を導通するビア(図示せず)が各絶縁層4〜8を貫通して形成されている。また、階段状の絶縁層7の内周面上には、上記導体配線層をICチップ2に金属細線(図示せず)を介して導通するための接続用パッド9が、各辺に沿って所要数設けられている。更に、上記絶縁層7,8に囲まれてキャビティ11が形成される。
【0010】
例えば、ICチップ2を搭載するための表面4aを有する第1の絶縁層4と、この下方に隣接する第2の絶縁層5との間には、予め絶縁層5の図中上面に設けられたメタライズ配線12における配線12相互間とその近傍、及び配線12の第1の絶縁層4側を覆って絶縁部20が埋設されている。
尚、表面4aのうち、キャビティ11側に露出している部分には、図示しないメタライズ層が形成されている。
この絶縁部20は、各絶縁層4〜8と同種のセラミックからなり、配線12の厚さと略同様の厚みを有し、且つ、平面視においても、ICチップ2の搭載部分の直下よりも広く形成されている。このような絶縁部20を設けることにより、メタライズ配線12によって従来表面4aに発生していた突起は解消され、表面4aは平坦なICチップ(半導体素子)搭載部分を有するものとなる。
従って、表面4a上にNiメッキ及びAuメッキを施した後、例えばAu−Si系の薄板状にプリフォームされたロウ材22を載せ、その上方からICチップ2を載置して約400℃に加熱し固着(ダイボンデイング)しても、その後のロウ材22の内部には隙間が殆ど見られず、ICチップ2は表面4a上の所定の位置に所定の姿勢にて強固に固着される。尚、絶縁部20は、表面4aの平坦性に影響する第1の絶縁層4とこれに隣接する第2の絶縁層5間の上記メタライズ配線12付近にのみ設けられる。
【0011】
次に、半導体素子収納用基体1の製造方法について説明する。
前記各絶縁層4〜8を形成するため、アルミナ等からなるグリーンシートを用意し、各絶縁層4〜8に応じて抜き打ち加工等により所定の形状に成形する。次いで、各グリーンシートの表面にタングステンやモリブデン等の高融点金属又はそれらの合金の粉末を含む導体ペーストをスクリーン印刷によって、所望の導体ペースト層を形成する。
そして、第2の絶縁層5となるグリーンシートの上面に形成された前記導体ペースト層のうち、ICチップ搭載部分の直下の導体ペースト層上、導体ペースト層相互間およびその近傍に、グリーンシートと同様なセラミック素材を用いたアルミナ系の絶縁性ペーストをスクリーン印刷する。すると、絶縁性ペーストが若干流動して導体ペースト層上では薄くなり、全体に略同じ高さを有する絶縁性ペースト層となる。
【0012】
係る各グリーンシートを所定の順序に積層し圧着すると、上記アルミナ系絶縁性ペースト層は、第1の絶縁層4となるグリーンシートと第2の絶縁層5となるグリーンシートとの間に位置する。その後、焼成すると各グリーンシートはセラミックの各絶縁層4〜8になり、上記アルミナ系絶縁性ペースト層は絶縁部20になると共に、第1の絶縁層4の表面4aが平坦となった、一体のセラミックからなる半導体素子収納用基体1を得ることができる。
【0013】
ここで、本発明の半導体素子収納用基体1の効果を従来構造の半導体素子収納用基体50と比較する。
前記図1(B)と図4(A)それぞれと同様な断面構造を有する同じアルミナ質からなる前記基体1および前記基板50を用意し、第1の絶縁層4,52の厚さを0.25mm、第2の絶縁層5,53を含む他の絶縁層の厚さを0.5mmとすると共に、第2の絶縁層5,53上に形成したメタライズ配線12,51の厚さを15μmとした。
また、半導体素子収納用基体1にはメタライズ配線12を覆うようアルミナからなる絶縁部20を15〜20μmの厚さで埋設した。
このような半導体素子収納用基体1,50のICチップ搭載部分となる表面4a,52aにおける突起の平均高さは、各々2μmと12μmであった。また、表面4a,52aを有する第1の絶縁層4,52の厚さを変化させて、各々の表面4a,52aにおける突起の高さを測定した。その結果を表1に示す。尚、各データは20個ずつの基体1,50を接触型表面粗さ計で測定した平均値を示す。
【0014】
【表1】
【0015】
表1の結果から、本発明の基体1における突起の高さは、2〜3μmの極く微小な範囲となったのに対し、比較例の基体50における突起の高さは、2〜15μmの範囲となり、且つ、その第1の絶縁層52の厚さが薄くなる程高くなる傾向を示した。
これは、両者共に第1の絶縁層4,52が薄い程、前記メタライズ配線12,51の影響を受けやすいことによる。しかし、本発明の基体1では第1の絶縁層4が薄くても突起の高さは微小となるのに対し、比較例の基体50では第1の絶縁層52が薄くなると急激に突起が高くなっている。このことからも、基体1中に前記絶縁部20を埋設することによって、表面4aが平坦化されたことが明らかである。尚、第1の絶縁層4,52が0.80mmと厚い場合、両者共に突起の高さは2μmと低い値なった。これは、第1の絶縁層4,52が前記メタライズ配線12,51による影響を吸収したものと思われる。このことから、本発明の絶縁部20を設けてその効果が得られるのは、第1の絶縁層4の厚さが0.65mm以下であることも理解される。
【0016】
尚、半導体素子収納用基体1の前記接続用パッド9やキャビティ11内の表面4aの図示しないメタライズ層上にはNiメッキを施した後、更にAuメッキを施す。
係るメッキが施された前記基体1のキァビティ11内の表面4a上におけるICチップ2の搭載部分には、所定厚さのAu−Si系の薄板状のロウ材22が載置され、その上にICチップ2を載置した後、約400℃に加熱してICチップ2を固着(ダイボンディング)する。その後、前記接続パッド9とICチップ2とを金属細線を介して接続し、最後にICチップ2を封止するため、本体10最上段の絶縁層8の上面全体を覆うように金属又はセラミック製の蓋(図示せず)が半田付け等により接着され、所謂半導体装置となる。
【0017】
ここで、本発明の半導体素子収納用基体1および従来構造の半導体素子収納用基体50のロウ材22,62中の隙間を比較する。
同じ高さの突起を有する基体1,50を各々について3個ずつ用意し、前記と同じ条件で各表面4a,52a上に一辺10mm角のICチップ2を、厚さ25μmで一辺7mm角のAu−Si系のロウ材プリフォームを用いて固着した。次いで、これらの各ロウ材22,62中に存在する隙間Sを超音波探査映像装置を用いて、各ロウ材22,62中に全隙間Sが存在する面積比を空孔率として測定し、平均値を算出した。その結果を表2に示す。
【0018】
【表2】
【0019】
表2の結果から、本発明の基体1を用いた場合の空孔率は5〜10%であったのに対し、比較例の基体50を用いた場合の空孔率は35〜50%と、前者の方が約3分の一乃至7分の一と少ない。この結果から本発明の基体1を用いた場合、ICチップ2を強固に固着できることが容易に理解することができる。
また、表2は、基体1,50の各表面4a,52aにおける突起が低い程、空孔率が低いことも示しており、これからも本発明の意義と効果が理解されよう。尚、絶縁性ペーストの粘度やスクリーンマスク(或いはメタルマスク)の厚さ等を調整することにより、絶縁性ペースト層による絶縁部20の厚みを調整することができる。
【0020】
図2(A)は、図1(B)中の部分拡大図を示し、第2の絶縁層5上面のメタライズ配線12と絶縁部20のうちメタライズ配線12の間に位置する部分の厚さとが略同じ厚さとされており、従ってメタライズ配線12の頂部付近の絶縁部20の厚さは極く薄くされて埋設されている。
一方、図2(B)に示すように、メタライズ配線12の頂部付近も比較的厚く覆うように絶縁部20全体をより厚くして埋設すると、第1の絶縁層4の表面4aを確実に平坦化することができる。但し、逆に絶縁部20のうちメタライズ配線12の間に位置する部分の厚さを、メタライズ配線12の厚さよりもやや薄くしても、表面4a上に生じる突起を低くすることができる。
【0021】
また、図2(C)に示すように、メタライズ配線12の相互間や配線12の近傍(図中、左端や右端部分)にのみ絶縁性ペーストを塗布して絶縁部20を形成しても、同様に突起を低くし、或いは無くすことができる。但し、絶縁性ペーストの印刷パターンが複雑になり、位置合わせが煩雑になる点で不利であるが、ペーストの使用量を節約できる利点がある。
更に、外側のメタライズ配線12がICチップ搭載部分の輪郭と略一致する場合には、図2(D)に示すように、メタライズ配線12の相互間にのみ絶縁部20を設けても良い。
【0022】
図3は、異なる形態の半導体素子収納用基体30の縦断面図を示し、前記同様の第1の絶縁層32の下面にメタライズ配線36を形成し、これを覆うように絶縁部40を第1の絶縁層32と第2の絶縁層34との間に埋設したものである。
即ち、第1の絶縁層32となるグリーンシートの下面に印刷にてメタライズ配線36となる導体ペースト層を形成し、これを覆うように同種のセラミックの絶縁性ペーストを印刷した後、第2の絶縁層34となる他のグリーンシートと積層して圧着し焼成すると、メタライズ配線36と絶縁部40は、図示のように第1の絶縁層32と第2の絶縁層34との間に位置した状態となり、各絶縁層32,34は絶縁部40と共に一体化されたセラミックの上記基体30となる。
この半導体素子収納用基体30における第1の絶縁層32の表面33aは、絶縁部40がメタライズ配線36を覆うため平坦化される。従って、表面33a上の図示しないメタライズ層にNiメッキ及びAuメッキを施した後、ロウ材22を用いてICチップ2を接着(ダイボンデイング)すると、係るロウ材22中に隙間が少ない強固な固着状態を得ることができる。
【0023】
尚、以上の実施の各形態においては、1つのICチップを基体の表面に搭載するタイプの所謂シングルチップタイプの半導体素子収納用基体を例として説明したが、本発明はこれに限定されるものではない。
即ち、複数個のICチップを固着して用いるマルチチップモジュールの基体にも適用することができるし、更には、トランジスタ、FET等の半導体素子を表面にダイボンデイングにて搭載する場合であっても良いことは明らかである。
【0024】
更に、半導体素子収納用基体を構成するセラミックとして、アルミナを主成分とするものを用いた例を示したが、これに限定されず、例えば窒化アルミニウム(AlN)やガラスセラミック、ムライト等、半導体素子収納用基体を構成できるものであれば、特に限定されない。
また、メタライズ配線についても、使用するセラミックの材質に適合したものを使用すれば良いし、例示したMoやW等の他、Mo−Mn,Ag,Cu,Ag−Pd,Ag−Ptその他の材質を用いても良い。
【0025】
絶縁性ペーストとして絶縁層となるグリーンシートと同様なアルミナ系ペーストを用い、従って絶縁部としてもアルミナを主成分とするものとなる例を示したが、使用する絶縁層の材質によって適宜選択すれば良い。即ち、例えば絶縁層がAlNを主体とするセラミックで構成される場合には、絶縁性ペーストもAlNを主成分とするペーストを用いるのが良いが、これに限定されず、焼成収縮、熱膨張率その他を考慮して、絶縁層と異なる材質の絶縁性ペーストを用いることも可能である。
【0026】
更に、前述した形態においては、ICチップをAu−Si系のロウ材で固着した場合を示したが、これに限定されるものではなく、Au−Sn,Au−Ge,Pd−Sn系等のロウ材(半田材)や、エポキシ樹脂等の樹脂系接着剤でICチップやその他の電子部品を固着する場合においても適用できる。
また、Au−Si系のロウ材として、プリフォームされた薄板材を用いた例を示したが、ペースト状のロウ材(半田材)や樹脂系接着剤を用いても良い。
【0027】
【発明の効果】
以上において説明した本発明の半導体素子収納用基体によれば、第1の絶縁層の表面上における半導体素子搭載部分に、突起がないか、極く低い突起のみしかない平坦な表面を得ることができるので、ロウ材等を用いて半導体素子を固着(ダイボンディング)してもこのロウ材等中の隙間を大幅に低減でき、半導体素子を強固で且つ適正な姿勢にて搭載することができる。
また、請求項4及び7の発明によれば、絶縁部と絶縁層とが同じ種類のセラミックにて形成でき、基体の本体自体も強固に構成することができる。
更に、請求項6の製造方法によれば、上記半導体素子収納用基体を僅かの工程を付すのみで、確実且つ大量に生産することができる。
【図面の簡単な説明】
【図1】(A)はICチップを搭載した本発明の半導体素子収納用基体の斜視図、(B)は(A)中のB−B断面図である。
【図2】(A)は図1(B)中の部分拡大図、(B)乃至(D)は異なる形態の部分拡大図である。
【図3】本発明の半導体素子収納用基体の異なる形態を示す縦断面図である。
【図4】(A)は従来の基体を示す縦断面図、(B)は(A)中の部分拡大図である。
【符号の説明】
1,30……………………半導体素子収納用基体
2……………………………ICチップ(半導体素子)
4,32……………………第1の絶縁層
4a,33a………………表面
5,34……………………第2の絶縁層
6,7,8……………………絶縁層
12,36…………………メタライズ配線
20,40…………………絶縁部
Claims (7)
- 半導体素子をダイボンディングにて搭載するための表面を有し、且つ複数のセラミックからなる絶縁層と、この絶縁層の間に配設されたメタライズ配線とを有する半導体素子収納用基体であって、
上記表面を有する第1の絶縁層とこれに隣接する第2の絶縁層との間で且つ上記半導体素子搭載部分の少なくとも直下に配設され、且つ前記半導体素子搭載部分の直下に位置するメタライズ配線の少なくとも近傍、メタライズ配線相互間、又は、メタライズ配線相互間及びメタライズ配線の近傍の何れかに、絶縁部を埋設したことを特徴とする半導体素子収納用基体。 - 前記第1の絶縁層厚さが0.01〜0.65mmであることを特徴とする請求項1に記載の半導体素子収納用基体。
- 前記絶縁部が、前記メタライズ配線の第1の絶縁層側又は第2の絶縁層側の何れかを覆って設けられてなることを特徴とする請求項1又は2に記載の半導体素子収納用基体。
- 前記絶縁部が、前記表面上の半導体素子搭載部分の直下よりも広く埋設されてなることを特徴とする請求項1乃至3の何れか一項に記載の半導体素子収納用基体。
- 前記絶縁部が前記絶縁層と同種のセラミックからなることを特徴とする請求項1乃至4の何れかに記載の半導体素子収納用基体。
- 請求項1乃至5に記載の半導体素子収納用基体の製造方法であって、
焼成後に前記第1の絶縁層となるグリーンシートの下面又は第2の絶縁層となるグリーンシートの上面に、焼成後に前記メタライズ配線となる導体ペースト層を形成した後に、この導体ペースト層のうち少なくとも前記半導体素子搭載部分の直下に位置する部位を略覆うように絶縁性ペーストを塗布し、この上方に前記第2の絶縁層又は第1の絶縁層となるグリーンシートを積層して焼成することを特徴とする半導体素子収納用基体の製造方法。 - 前記絶縁性ペーストに含有されるセラミック素材が、前記第1及び第2の絶縁層となるグリーンシートと同種のセラミック素材であることを特徴とする請求項6に記載の半導体素子収納用基体の製造方法。
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