JP3720846B2 - 複数の電子多層構成部品の製造方法 - Google Patents
複数の電子多層構成部品の製造方法 Download PDFInfo
- Publication number
- JP3720846B2 JP3720846B2 JP52912096A JP52912096A JP3720846B2 JP 3720846 B2 JP3720846 B2 JP 3720846B2 JP 52912096 A JP52912096 A JP 52912096A JP 52912096 A JP52912096 A JP 52912096A JP 3720846 B2 JP3720846 B2 JP 3720846B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- manufacturing
- multilayer
- electronic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 91
- 238000000151 deposition Methods 0.000 claims description 53
- 230000008021 deposition Effects 0.000 claims description 32
- 239000004020 conductor Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 119
- 239000011810 insulating material Substances 0.000 description 20
- 230000004907 flux Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 12
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 230000001154 acute effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910020658 PbSn Inorganic materials 0.000 description 2
- 101150071746 Pbsn gene Proteins 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000006089 photosensitive glass Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
- H01G4/306—Stacked capacitors made by thin film techniques
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/07—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base
- H10N30/074—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing
- H10N30/076—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing by vapour phase deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/08—Shaping or machining of piezoelectric or electrostrictive bodies
- H10N30/085—Shaping or machining of piezoelectric or electrostrictive bodies by machining
- H10N30/088—Shaping or machining of piezoelectric or electrostrictive bodies by machining by cutting or dicing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
- H10N30/503—Piezoelectric or electrostrictive devices having a stacked or multilayer structure having a non-rectangular cross-section in a plane orthogonal to the stacking direction, e.g. polygonal or circular in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/80—Constructional details
- H10N30/87—Electrodes or interconnections, e.g. leads or terminals
- H10N30/875—Further connection or lead arrangements, e.g. flexible wiring boards, terminal pins
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/42—Piezoelectric device making
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/43—Electric condenser making
- Y10T29/435—Solid dielectric type
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49082—Resistor making
- Y10T29/49099—Coating resistive material on a base
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Micromachines (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本発明は複数の電子多層構成部品を製造するに当たり、各々が交互に積層された導電層および絶縁層を具え、これら導電層を周期的に順次の配列により絶縁層多層構成部品の種々の端部に電気的に接続するようにした複数の電子多層構成部品の製造方法に関するものである。かかる構成部品は例えば多層コンデンサまたは多層アクテュエータとして適用することができる。
発明の背景
この種の複数の電子多層構成部品の製造方法は米国特許US3,326,718号から既知であり、この米国特許では、導電材料層及び絶縁材料層を有孔マスクを介して平坦な基板上に交互に堆積し、基板およびマスクの面が互いに平行となるようにしている。絶縁材料の場合には、堆積フラックスをマスクの面に直角に向けるため、このフラックスはマスクの孔を垂直に通過する。しかし、導電材料の場合には、堆積フラックスは基板表面に対し垂直でない角度αで孔を通過するように配向される。さらに、連続導電層が同一角度αを用いて堆積されてもかかる同一に対する堆積フラックスは互いに平行とはならず、孔の直径的に対向する側に位置するソース(フラックス源)から発生する。これがため、これら連続導電層は上記米国特許の図2に示すように、部分的に相互に重畳するようになる。同時にこの米国特許の図4に示すように、奇序数を有する導電層(56,56′)によって構成部品の片側(62)で相互の電気的な接続を行うとともに偶序数を有する導電層(68,68′)によって構成部品の他の側(76)で相互の電気的な接続を行う。
かかる既知の方法には多数の欠点がある。特に、この場合に堆積し得る導電層の数が著しく制限されるようになる。その理由は、基板上の堆積層の積層高さが増大するにつれて、この積層体自体が導電材料の堆積フラックスを局部的に腐食し、結局のところ、構成部品の縁部における第2導電層毎の所望の相互接触が阻止されるためである。かかる場合には、各所定の側で終端している導電層を中断なく相互接続を達成するために、最終製品の構成部品にはその両側に沿って導電材料のブランケッティング層(例えば、はんだ層)を設ける必要がある。しかし、かかるブランケッティング層が構成部品の両側に存在するため、これらは表面実装技術と直接両立し得ず、従って構成部品の電気接点を片側面にのみ位置させる必要がある。
本発明の目的は電子多層構成部品を製造する他の方法を提供せんとするものである。
本発明の他の目的はかかる方法によってかかる多層構成部品に多数の層を設けんとするものである。
特に、本発明の目的はかくして得た構成部品を直接表面実装可能とするものである。
さらに、本発明の目的はかかる構成部品に所望に応じ2つ以上の電気接点を設けんとするものである。
本発明は、複数の電子多層構成部品を製造するに当たり、各々が交互に積層された導電層および絶縁層を具え、これら導電層を周期的に順次の配列により電子多層構成部品の種々の端部に電気的に接続するものにおいて、
(a)片側面に表面突出部の規則的なパターンを有する基板を設け、
(b)個々の構成部品は前記突出部によって画成された介在空所に堆積し、
(c)多層構成部品の所定端部へ接続する導電層を、絶縁層端部を画成する前記表面突出部に向かって延在する方向であって基板表面に対し90°以下の角度で堆積し、
(d)各絶縁層は前の導電層を完全に被覆するように堆積し、
(e)所望の多層構成部品の堆積後、堆積を行った基板の側を平坦化して各導電層の一端が露出するようにし、
(f)選択された露出端部群をその上に被覆された導電材料の接触体の堆積によって相互接続し、
(g)前記基板を前記表面突出部に沿って切断することによって完全に個別の多層構成部品に互いに分離する、
ようにしたことを特徴とする。
本発明によれば、ステップ(a)に関する表面突出部とステップ(c)で特定された垂直でない堆積方向とを組合せることによって導電層の堆積中シャドウ効果を利用することができる。
本発明方法の最も注目される利点は表面実装技術と直接両立可能となるように、多層構成部品に電気接点を高効率で設ける点である。この要旨は従来の特徴“ラップ−アラウンド側部接点”に対し、本発明の特徴“頂部接点”を示す図13−15に特に説明する。かかる頂部接点を設けることは本発明表面突出部に起因し、これによって基板表面に平行な個別の層を上向きにするとともに図9に示すように基板表面に垂直に延在させ得る手段を提供する。特に、ステップ(e)で行う平坦化処理によって基板の複数の構成部品全体に対する個別の“頂部アクセス”を同時に提供するため、本発明接触処理は相互分離を行う前に構成部品全部に対し一回で完了させることができる。
本発明方法の他の利点は上記米国特許につき上述した不所望な腐食(消滅)効果を発生することなく、各多層構成部品に多数(数百程度)の層を設けることができる。
使用する基板の面の表面突出部は種々の異なる技術を用いて設けることができる。例えば、かかる突出部は平坦な基板上にパターン化マスクを経て材料を堆積することによって、または、ポリマーまたはセラミック材料のような型押し可能な基板材料と押圧または注入モールド技術とを組合せることによって形成することができる。しかし、特定の満足すべき結果は、エッチング技術を用いて基板材料をパターン状に選択除去することにより表面突出部を設ける際に得ることができる。かかる技術の特定の例では、好適な中空体を次に示す基板の任意のものにエッチングすることができる。
・反応性イオンエッチングと組合せてパターン化マスクを用いる平滑なガラス板
・食刻、化学照射および湿潤エッチングの組合せを用いる感光ガラス板
・水性KOH(水酸化カリウム)を用いる結晶面に沿う選択エッチングを利用するSi<110>ウエファ
・プラズマエッチングと組合せたマスクを用いるSiウエファ上に設けられたSiO2またはSi3N4層
このリストは単なる一例であり、完全なものではない。
一般に、本発明方法は、例えば代表的な多層コンデンサの場合のように、2つの電気接点のみを有する多層構成部品の製造に適用される。かかる場合には、基板表面の使用する表面突出部の正規のパターンは(図2に示すように)直交グリッドの形態とすることができ、突出部によって画成された介在スペース“セル”は形状がほぼ長方形状となる。従って、堆積処理中、連続導電層に対応する堆積フラックスは(図4および6に示すように)変形例において、セルの2つの対向縁部の一方に垂直に向けられるようにするのが好適である。変更例としては、表面突出部の使用するパターンを一連の並列壁部として簡単に実施することができる。
しかし、本発明方法によって、例えばセンサ電極内蔵の圧電アクテュエータまたは減結合コンデンサの場合のように、3つの電気接点を有する多層構成部品を製造することもできる。この場合には、表面突出部のパターンは平面で見てセルが正六角形状を有するハネカムの形態とすることができる。従って、堆積処理中、順次の導電層に対応する堆積フラックスが(図16に示すような)循環変更で、セルの3つの対称配置された縁部の一つに垂直に向けるようにするのが好適である。或は又、セルは(平面で見て)等辺三角形の形態とすることができ、この場合には種々の堆積フラックスを循環変更で三角形の縁部に垂直に向けるようにする。
前章の2つで好適とする堆積フラックスがセルの特定の縁部に垂直に向けられる場合でも、これが基板の面に垂直でない角度θを成すようにすることはもちろんである。本発明方法で導電層を設けるのに好適な堆積技術は(物理的または化学的)蒸着およびレーザアブレーション蒸着を含む。その理由はこれら技術が特定の方向で堆積材料を制御自在とする要求と容易に両立するからである。また、これらを用いて絶縁層を設けることもでき、この場合にはスパッタ堆積も好適な堆積方法として考慮することができる。これら技術の全ては(金属のような)導電材料および(酸化物および窒化物のような)絶縁材料の堆積に役に立つ。特に、例えばSiO2のような絶縁材料は真空中で石英ターゲット、または酸素雰囲気中でSiターゲットの何れかを用いて慣例のように堆積することができる。
導電層の場合には、堆積フラックスの方向および基板の面との成す垂直でない角度(鋭角)の値は順次の導電層の部分的な重畳の程度を決め、従って、製造された電子多層装置の電気的な容量Cに影響を与える。絶縁材料(誘電体)を所定のごとくに選択し、装置の種々の層の厚さを所定のごとくにする場合には、前記角度θの値が減少するにつれてかかる容量Cの値が一般に減少する。
本発明方法の著しい利点は極めて簡単な堆積装置を用いることができる点である。例えば、回転可能なホルダに基板を固着することによって、(図17に示すように)2つのソースのみを併置することによって前堆積処理を実行することができる。このシナリオでは、2つのソースのうちの一方が導電材料を含み、他方が絶縁材料を含むだけである。絶縁材料を堆積する場合には、基板ホルダを連続回転させ、これによりステップ(d)に従って基板の片側を完全に堆積被覆する。また、導電材料を堆積する場合には、基板ホルダは固定保持するが、連続導電層の堆積中固定角度で回転し得るようにする。かかる配置は前記米国特許の図1に示す堆積ソース(20,30,40)の広範囲な分布に相当する。この場合には、絶縁材料の堆積中基板を回転する他に、ステップ(d)に必要な基板の完全な堆積被覆を達成する他の可能な方法もある。例えば、複数の堆積フラックスを種々の異なる角度から基板に向けるようにすることができる。
上述した説明に関し、導電材料は全ての導電層に対し同一とする必要はなく、しかも、所望に応じ、絶縁材料も種々の絶縁層に対し相違させることができる。さらに、全ての導電層に対し角度θを同一の値で用いる必要はなく、種々の導電層または絶縁層の厚さを互いに相違させることもできる。
平坦化ステップ(e)は堆積を行う基板の側を機械的に研磨することによって達成することができる。かかる研磨は、例えば最初にCrO2粉末で粗い機械的研磨を行い、次いで水性KOHまたはNaOHにおける石英ナノ−粒子の懸濁液(サイトン(syton)なる商品名でモンサント社から市販されている)を用いる仕上げ化学−機械研磨を行って達成する。かかる平坦化および研磨技術に関するさらに詳細な説明はソリッドステートテクノロジー(Solid State Technology)第37巻(7号)、第71−76頁(1994年)を参照されたい。
この平坦化処理は少なくとも基板の突出部の頂部表面が元のレベルLpとなるまで行う必要がある。基板表面上のとなるまでの元の高さに比例して堆積層の累積厚さに依存して、所望に応じ、セル内の導電層がこれにより除去されるものとすると、この平坦化処理は元のレベルLpを越えて継続させるようにする。
平坦化ステップ(e)は導電層の各々の上向き縁部を露出して基板面に垂直な方向からかかる層の各々に直接電気的にアクセスし得るようにする。長方形セルを用いる代表的な例では、奇序数を有する導電層の露出縁部は、(相互に介在する絶縁層を有する)セルの第1側壁に積層されるが、偶序数を有する導電層の露出縁部は前記第1側壁とは反対側に位置するセルの第2側壁に対し同様に積層されるようになる。
ステップ(f)で電気接点を選択的に設けることは、例えば、平坦化ステップ(e)によって露出された上向き層縁部の選択された群上にマスクを経てはんだ材料層(塊)を堆積することによって達成することができる。或は又、金属接点層は、再びマスクを用いて露出された層縁部の選択された群上にスパッタリングまたは蒸着によって設けることができる。一般に、まず最初、ステップ(e)により得た平坦化表面に電気接点を設ける前に(SiO2またはSi3N4のような)絶縁材料の保護層を設けるのが好適である。次いで、この保護層を選択的にエッチング除去して局部接点を設けるべき下側の多層構成部品のこれら上向き部分のみを露出し得るようにする。所望に応じ、これら接点自体は、選択的にエッチングされた保護層の頂部に均一な金属層を堆積し、次いで、金属層の任意の過剰区域をエッチング除去して接点区域に金属の島を形成することによって設けることができる。次いで、所望に応じ、例えばPbSn合金の肉厚層をこれら金属島上にガルバニックに堆積することができる。
上述した長方形セルの場合には、例えば、奇序数縁部上に第1接点パッドを設け、且つ偶序数縁部上に第2接点パッドを設け、これにより2つの上向き電気接点を形成することができる。これら接点パッドが上向きであるため、かかる接点によってそれ自体表面実装となる。
ステップ(f)を行った後には従来既知の例えばのこ引き、ダイシング、またはレーザスクライビング技術を用いて破断ステップ(f)を実行することができる。
発明を実施するための最良の形態
実施例1
図1−15は本発明による複数の電子多層構成部品の製造方法の特定の例の種々の製造ステップを示す。これら図面において対応する部分には同一符号を付して示す。
図1はSiO2の均一層3を設けたSi基板1を断面図で示す。或は又、この基板1を例えばAl2O3で構成することもできる。この均一層3はプラズマCVDを用いて設けその厚さをほぼ25μmとする。
均一層3の露出された平坦表面にはフォトリソグラフィック技術を用いて交差バンドの規則的な直交パターンの形状のエッチングマスクを設ける。これら直交バンド間の開口区域を方形形状とするとともに1×2mm2程度の代表的な寸法とする。
均一層3の非マスク区域を反応性イオンエッチングまたは湿潤エッチングによって25μmの深さまでエッチング除去する。これがため、基板1は、図2の斜視図および図3の簡単な断面図(図2のIII-III線上の断面図)で示すような表面突出部5および介在スペース(セル)7の直交パターンを設けることになる。斯くしてパターン化された基板9は後述するように、本発明方法に用いるに好適である。
図4に示すように、基板9には導電材料(例えばAl,CuまたはTaのような金属)の第1層13をPVD技術を用いて設ける。説明の便宜上、基板1および突出部5の網掛けは省略している。この第1層13は、基板9の面に対し垂直でない鋭角θ(ここではほぼ50°)をなす方向A(破線に平行)から堆積する。しかし、この方向Aは突出部5の縁部11に垂直に延在させるのが好適である。この第1層13は、シャドウ効果のため連続したものとならず突出部5の影になる部分で規則的な間隔で中断されるようになる。この第1層13の好適な厚さは100nm程度である。
図5はSiO2,Si3N4,Ta2O5のような絶縁(誘電体)材料の層15を設けた後の図4の基板全体を示す。前述した第1層13と異なり、この層15は連続層とする。かかる連続層は特に図4に示す方向Aから絶縁材料を堆積すると同時に基板9をその面に垂直な軸線17を中心として回転させることによって得ることができる。層15の好適な厚さは100nm程度とする。
図6に示すように、基板9には導電材料の第2層19を設ける。この第2層19は、この場合も、基板9の面に対し垂直でない鋭角θ(ここではほぼ50°)をなす方向B(破線に平行)から堆積する。この方向Bは図4の方向Aと共平面とする。第2層19を一旦堆積した後に、図5につき上述したのと同様の処理により、この層19が図7に示すように絶縁材料の層21の下側に覆われるようにする。
図4および5に示す処理ステップを図8および9においてもそれぞれ順次に繰返し、それぞれ(方向Aから堆積された)導電層23および絶縁層25の順次の被着として示す。所望に応じ、図6および7に示す処理ステップを繰返し、これを続けてさらに多くの層を設けることができる。
図10に示すように、基板9上の層13,15,19,21,23,25の全体を、基板9の平面に平行で、(この特定の場合には)図3に示す突出部5の頂面と空間的に一致するレベルLoまで切下げる。この平坦化処理によって層13,15,19,21,23,25のそれぞれの露出縁部113,115,119,121,123および125をそれぞれ具える平坦化表面27を露出する。
図11は全表面に亘って絶縁材料(例えば、SiO2またはSi3N4)のブランケッティング層29を堆積した後の図10の基板全体を示す。このブランケッティング層29はμ程度の厚さのみを必要とし、例えばスパッタリング堆積または蒸着によって設けることができる。
図12に示すように、このブランケッティング層29は選択的にエッチング除去してこれに複数の接点窓31,31′を形成する。この処理は例えばリソグラフィおよび湿潤エッチングの組合せを用いて実施することができる。この接点窓31は縁部119上に位置させ、接点窓31′は縁部113、123上に位置させる。
図13は接点窓31,31′に局部電気接点層33,33′をそれぞれ設けた後の図12の基板全体を示す。これらの層33,33′はCu,AuまたはPbSn合金を具え、例えばマスクまたはスクリーン印刷技術を用いて設けることができる。或は又、これら層はブランケッティング層29および接点窓31,31′全体を金属材料のブランケッティング層で被覆し、次いでこの層の過剰区域をエッチング除去して島状の層33,33′のみを残存させるようにして設けることができる。層33,33′のかかる空間的な配列のため、層33によって導電層19の縁部119への電気接点が形成され、層33′によって導電層13,23のそれぞれの縁部113,123への電気接点が形成される。所望に応じ、層33,33′はこれらを他の金属材料のガルバニック堆積用の基部として用いることによって肉厚とすることができる。かかる例を図14に示し、図14において、接点パッド35,35′は層33,33′上にそれぞれ電解堆積して形成する。
接点パッド35,35′を形成した後、基板9を、表面突出部5を垂直に二分するラインL1に沿ってのこ引きする。この処理の結果、図15に示される構成部品のような複数の個別の多層構成部品37となる。その“頂部接点”35,35′によって、即ち、両電気接点が構成部品の片側の単一面に特徴的に位置していると云う事実によって、かかる構成部品はそれ自体表面実装されるようになる。このことは、プリント回路板上の対応して配置されている2つのはんだ被覆パッド上に接点35,35′が位置するように、構成部品37をプリント回路板上に配置し、その後(例えば)リフローはんだ技術によって構成部品37を固定することにより達成することができる。
上述した構成部品37は多層コンデンサとして用いることができる。その理由はこの構成部品37が金属材料および誘電体材料(例えば、AlおよびSiO2の各々)の交互に堆積された層を具え、順次の導電層がそれぞれ反対側の電気接点に交互に接続されているからである。
実施例2
実施例1において、絶縁層15,21,25がドープされたBbTiO3またはPbTiO3(ペロブスカイト型構造)のような圧電材料を有するようにすれば、形成された電子構成部品37を多層圧電アクテュエータとして用いることができるようになる。
実施例3
図16は正六角形壁部の形状の表面突出部45を有するプレーナ基板41の一部分の平面図である。かかる基板を用いることによって3端子電子多層装置の製造に本発明方法を適用することができる。
突出部45の縁部45a,45b,45cは図示した六角形状の中心Chに対し対称に配置されている。縁部45aの場合には、導電材料の層413aは、縁部45aに垂直であるが基板41の面に対し垂直でない角度θをなす方向aから堆積する。斯くして形成された層413a(図の陰影部)は縁部45aと接触するが縁部45b,45cとは接触しない。
同様に方向bまたはcから堆積することによって縁部45bまたは45cのそれぞれにのみ接触する導電材料の同様の層を設けることができる。基板41を、中心点Chを通りその面に垂直な軸線を中心として回転可能とする場合には、かかる層の全てを単一の空間的に固定されたソースから堆積することができ、この際基板41は順次の導電層の堆積の間に120°回転させるようにする。
最終製品としての3端子装置は、例えば、(I)センサ電極内蔵の圧電アクテュエータ;または(II)順次の導電層をそれぞれ正電位、接地電位および負電位に接続するようにした減結合コンデンサ;として用いることができる。
実施例4
図17は本発明方法を実行し得る簡単な堆積装置の構成を示す。
片側に表面突出部の所望のパターンを有する基板2をその面に垂直な軸線4を中心として回転可能に装着する。この基板2は互いに併置された2つのソース6,8のいずれからも堆積フラックスによってアクセス可能とする。ソース6は絶縁材料を含むが、ソース8は導電材料を含む。これがため、ソース6,8の各々はその堆積フラックスの方向が基板2の面に対しある角度θを成すように配向する。
本例では、可動シャッタ10を用いて、任意の所定時間にソース6,8の一方からのフラックスのみが基板2に到達し得るようにする。ソース6から堆積を行う場合には、基板2は軸線4を中心として連続的に回転させて基板表面を絶縁材料で連続的に被覆し得るようにする。他方、ソース8から堆積を行う場合には、基板2を静止状態に保持する。しかし、ソース8からの順次の堆積の間には基板2を単一方向に角度φだけ回転させる。この角度φの値は実施例1における2端子装置に対しては180°とし、実施例3における3端子装置に対しては120°とする。
【図面の簡単な説明】
図1は選択エッチング処理を施す前の複合基板を示す断面図である。
図2は選択エッチング処理によって表面突出部の規則的なパターンを発生させた後の図1の基板全体を示す斜視図である。
図3は図2のIII−III線上で切断した場合の図2の基板の線図的断面図である。
図4は導電材料の第1層を基板に垂直でない方向に堆積した後の図3の基板全体を示す断面図である。
図5は絶縁材料の第1ブランケッティング層で被覆した後の図4の基板全体を示す断面図である。
図6は導電材料の第2層を基板に垂直でない方向に堆積した後の図5の基板全体を示す断面図である。
図7は絶縁材料の第2ブランケッティング層で被覆した後の図6の基板全体を示す断面図である。
図8は導電材料の第3層を基板に垂直でない方向に堆積した後の図7の基板全体を示す断面図である。
図9は絶縁材料の第3ブランケッティング層で被覆した後の図8の基板全体全体を示す断面図である。
図10は平坦化処理を施した後の図9の基板全体を示す断面図である。
図11は絶縁材料のブランケッティング層で被覆した後の図10の基板全体を示す断面図である。
図12は絶縁材料のブランケッティング層に局部接点窓をエッチングした後の図11の基板全体を示す断面図である。
図13は接点窓に電気接点層を設けた後の図12の基板全体を示す断面図である。
図14は存在する接点層上に接点パッドをガルバニック成長させた後の図13の基板全体を示す断面図である。
図15は図14の基板全体を適宜に破断することにより得た本発明による個別の多層構成部品を示す断面図である。
図16は正六角形壁部の形状の表面突出部を有するプレーナ基板面を示す平面図である。
図17は本発明方法を実施することにより堆積を行う装置の代表的な構成を示す線図である。
Claims (6)
- 複数の電子多層構成部品を製造するに当たり、各々が交互に積層された導電層および絶縁層を具え、これら導電層を周期的に順次の配列により電子多層構成部品の種々の端部に電気的に接続するものにおいて、
(a)片側面に表面突出部の規則的なパターンを有する基板を設け、
(b)個々の構成部品は前記突出部によって画成された介在空所に堆積し、
(c)多層構成部品の所定端部へ接続する導電層を、絶縁層端部を画成する前記表面突出部に向かって延在する方向であって基板表面に対し90°以下の角度で堆積し、
(d)各絶縁層は前の導電層を完全に被覆するように堆積し、
(e)所望の多層構成部品の堆積後、堆積を行った基板の側を平坦化して各導電層の一端が露出するようにし、
(f)選択された露出端部群をその上に被覆された導電材料の接触体の堆積によって相互接続し、
(g)前記基板を前記表面突出部に沿って切断することによって完全に個別の多層構成部品に互いに分離する、
ようにしたことを特徴とする複数の電子多層構成部品の製造方法。 - エッチング技術により基板材料をパターン状に選択除去して前記表面突出部が設けられた基板を用いることを特徴とする請求項1に記載の複数の電子多層構成部品の製造方法。
- 前記基板表面に対し90°以下の角度で絶縁層を堆積するとともに、前記基板をその面にほぼ垂直な軸線を中心として回転させるようにしたことを特徴とする請求項1または2に記載の複数の電子多層構成部品の製造方法。
- 前記基板の切断は、のこびき、ダイシング及びレーザースクライブ技術より成る群から選択された破断技術によって行うことを特徴とする請求項1〜3の何れかの項に記載の複数の電子多層構成部品の製造方法。
- 請求項1〜4の何れかの項に記載の複数の電子多層構成部品の製造方法を用いて製造された多層構成部品
- 請求項1に記載の多層構成部品の製造方法を適用するのに適した基板であって、当該基板の少なくとも一方の側に規則的なパターンの表面突出部が設けられた基板。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP95200751 | 1995-03-27 | ||
AT95200751.6 | 1995-03-27 | ||
PCT/IB1996/000188 WO1996030935A2 (en) | 1995-03-27 | 1996-03-11 | Method of manufacturing an electronic multilayer component |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10501658A JPH10501658A (ja) | 1998-02-10 |
JP3720846B2 true JP3720846B2 (ja) | 2005-11-30 |
Family
ID=8220128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52912096A Expired - Fee Related JP3720846B2 (ja) | 1995-03-27 | 1996-03-11 | 複数の電子多層構成部品の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5937493A (ja) |
EP (1) | EP0767970B1 (ja) |
JP (1) | JP3720846B2 (ja) |
DE (1) | DE69615628T2 (ja) |
WO (1) | WO1996030935A2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19941044A1 (de) | 1999-08-28 | 2001-03-22 | Bosch Gmbh Robert | Piezoelektrischer Keramikkörper |
US6446317B1 (en) * | 2000-03-31 | 2002-09-10 | Intel Corporation | Hybrid capacitor and method of fabrication therefor |
EP1209959A3 (en) * | 2000-11-27 | 2004-03-10 | Matsushita Electric Works, Ltd. | Multilayer circuit board and method of manufacturing the same |
US6588099B2 (en) * | 2001-01-22 | 2003-07-08 | Sankyo Kasei Kabushiki Kaisha | Process for manufacturing molded circuit board |
DK1355359T3 (da) | 2002-03-19 | 2007-08-13 | Scheuten Glasgroep Bv | Selvjusterende serieforbindelse af tynd- og tykfilm og fremgangsmåde til fremstilling |
EP1357602A1 (de) * | 2002-03-19 | 2003-10-29 | Scheuten Glasgroep | Selbstjustierende Serienverschaltung von Dünnschichten und Verfahren zur Herstellung |
JP4331950B2 (ja) * | 2003-01-29 | 2009-09-16 | 京セラ株式会社 | 積層型薄膜コンデンサ |
US8722505B2 (en) * | 2010-11-02 | 2014-05-13 | National Semiconductor Corporation | Semiconductor capacitor with large area plates and a small footprint that is formed with shadow masks and only two lithography steps |
JP5882053B2 (ja) * | 2011-12-28 | 2016-03-09 | 太陽誘電株式会社 | 弾性波デバイスの製造方法 |
CN104471483A (zh) * | 2012-03-22 | 2015-03-25 | 科罗拉多大学董事会 | 液体沉积光刻 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3326718A (en) * | 1963-12-30 | 1967-06-20 | Hughes Aircraft Co | Method for making an electrical capacitor |
US4599790A (en) * | 1985-01-30 | 1986-07-15 | Texas Instruments Incorporated | Process for forming a T-shaped gate structure |
EP0201713A1 (en) * | 1985-04-24 | 1986-11-20 | Motorola, Inc. | Method of making a FET gate by angled evaporation |
CA2084556C (en) * | 1991-12-06 | 1996-12-24 | So Tanaka | Method for manufacturing an artificial grain boundary type josephson junction device |
-
1996
- 1996-03-11 WO PCT/IB1996/000188 patent/WO1996030935A2/en active IP Right Grant
- 1996-03-11 DE DE69615628T patent/DE69615628T2/de not_active Expired - Lifetime
- 1996-03-11 JP JP52912096A patent/JP3720846B2/ja not_active Expired - Fee Related
- 1996-03-11 EP EP96903172A patent/EP0767970B1/en not_active Expired - Lifetime
- 1996-03-25 US US08/622,506 patent/US5937493A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0767970B1 (en) | 2001-10-04 |
JPH10501658A (ja) | 1998-02-10 |
WO1996030935A3 (en) | 1997-01-03 |
DE69615628D1 (de) | 2001-11-08 |
WO1996030935A2 (en) | 1996-10-03 |
DE69615628T2 (de) | 2002-08-01 |
US5937493A (en) | 1999-08-17 |
EP0767970A2 (en) | 1997-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100521860B1 (ko) | 전자부품및그제조방법 | |
US5875531A (en) | Method of manufacturing an electronic multilayer component | |
US5774326A (en) | Multilayer capacitors using amorphous hydrogenated carbon | |
EP0941545B1 (en) | Method of manufacturing a plurality of electronic components | |
JP3720846B2 (ja) | 複数の電子多層構成部品の製造方法 | |
US4888089A (en) | Process of making an electrical resistance device | |
JPS6135573A (ja) | 光起電力素子の製造法 | |
JPH03225810A (ja) | 積層型コンデンサーにおける端子電極膜の構造及び端子電極膜の形成方法 | |
JP2007134436A (ja) | 立体回路基板の製造方法 | |
US5948233A (en) | Method of manufacturing an electric component which can be mounted on the surface of a printed circuit board | |
JP2004140198A (ja) | 半導体装置およびその製造方法 | |
US5018046A (en) | Film capacitor capable of undergoing severe electrical treatment and methods for the fabrication of such a capacitor | |
JPH01150305A (ja) | 超伝導磁石用コイル及びその製造方法 | |
KR0130868B1 (ko) | 다층 칩 캐패시터(Multilayer Chip Capacitor)의 외부 전극 제조방법 | |
JP3124624B2 (ja) | 積層コンデンサおよびその製造方法 | |
KR19980063683A (ko) | 압전세라믹 전자부품 및 그 제조방법 | |
JPS602060A (ja) | 積層型平面コイルの製造方法 | |
JPH05243075A (ja) | 薄膜コンデンサの製造方法 | |
JPS6056237B2 (ja) | メツキ膜のベ−ス層構造 | |
JPH07142288A (ja) | 積層薄膜コンデンサの製造方法 | |
JP2002076468A (ja) | 薄膜電極の形成方法及び圧電振動子の電極形成方法 | |
JPH04343408A (ja) | フィルムコンデンサの製造方法 | |
JPS62273779A (ja) | 薄膜太陽電池の製造方法 | |
JP2000058327A (ja) | 皮膜型インダクタとその製造方法 | |
JPH01129488A (ja) | 回路基板およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050125 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050422 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050613 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050603 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050809 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050909 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130916 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |