JP3712287B2

JP3712287B2 - Video image display method

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Publication number: JP3712287B2
Application number: JP32911195A
Authority: JP
Inventors: エンドレスヴォルフガング
Original assignee: ソニーベガプロダクツィオーンスゲゼルシャフトミットベシュレンクテルハフツング
Priority date: 1995-12-18
Filing date: 1995-12-18
Publication date: 2005-11-02
Anticipated expiration: 2015-12-18
Also published as: JPH09181996A

Description

【０００１】
【発明の属する技術分野】
本発明は、スクリーン上で２画像を同時に表示するテレビジョン受像機に関するものである。
【０００２】
【従来の技術】
副画像用のメモリを用い、テレビジョン受像機のスクリーン上に同時に２つの画像を、一方は主画像とし、他方は主画像内の副画像として表示することは、よく知られている。この２画像表示は、「ピクチャインピクチャ（画中画）」と呼ばれている。しかし、副画像は小さなサイズで表示されるため、画像の細部を示すには画質が不充分である。したがって、日本特許出願公開第６１−１９３５８０号、第６１−２０８９８１号及び第６２−４７２８０号公報に示されるように、ラインメモリを用いてスクリーン上に同時に２画像を同じサイズで表示することが提案された。しかし、このようにラインメモリを用いる２画像表示は、２つの画像に対する２つのビデオ信号が互いに同期している場合にしか、実現できないものである。
【０００３】
他方、フィールドメモリを用いることにより、通常のフィールド周波数の２倍でフリッカ（明滅）のない画像を表示することも知られている。そこで、フィールドメモリを用いてスクリーン上に２画像を同じサイズで同時に表示することが考えられてきた。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の課題は、テレビジョン受像機のスクリーン上に２つの独立したビデオ信号の画像をほぼ同じサイズで同時に表示する方法及び装置を提供することである。
【０００５】
【課題を解決するための手段】
上記の課題は、請求項１に記載の方法及び請求項２に記載の装置によって解決される。
【０００６】
本発明のビデオ画像表示方法によれば、２つの独立したビデオ信号の画像をほぼ同じサイズで表示することができる。
本発明によるテレビジョン受像機は、２つの画像を同じか又は類似のサイズでそのスクリーン上に同時に表示できる。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明を具体的に説明する。
図１は、本発明によるテレビジョン受像機の例を示す概略ブロック図である。図１において、テレビジョン受像機１はアンテナ入力２を有し、これは１つ以上のチューナ３及び４に接続される。各チューナは、ビデオＩＦ信号復調器及び音声信号復調器を有し、夫々１つ以上の複合ビデオ信号及びこれに付随する音声信号を発生する。チューナ３及び４は、音声及びビデオ信号スイッチャ（以下「ＡＶスイッチャ」という。）５に接続され、これに複合ビデオ信号及び音声信号を供給する。補助の音声及びビデオ信号入力（以下「ＡＶ入力」という。）６が同じくＡＶスイッチャ５に選択用として供給される。したがって、ＡＶスイッチャ５は、これらの入力信号の中で選択した２つの複合ビデオ信号及びこれに付随する音声信号を次の回路に供給する。ＡＶスイッチャ５により選択された１以上の音声信号は、図示しない音声信号プロセッサに供給される。音声信号は、本発明と無関係であるので、説明を省略する。
【０００８】
ＡＶスイッチャ５によって選択された複合ビデオ信号は、輝度及び色信号プロセッサ（以下「Ｙ／Ｃプロセッサ」という。）７及び８に夫々供給され、そこで、夫々の複合ビデオ信号が輝度信号Ｙ並びに色差信号Ｕ及びＶ（以下、これらＹ，Ｕ及びＶ信号の組を「Ｙ／Ｕ／Ｖ信号」という。）に変換される。通常表示モードでの単一画像又は画中画（以下「ＰＩＰ」という。）モードでの主画像として表示されるようにＡＶスイッチャ５によって選択された複合ビデオ信号は、Ｙ／Ｃプロセッサ７及び高速スイッチＳ１を介して画像（信号）プロセッサ９に供給され、そこで、Ｙ／Ｕ／Ｖ信号は必要な信号処理及び所望の画質調整を受け、ＲＧＢ形式のビデオ画像信号が表示器１０に供給される。ＡＶ入力６に供給されるビデオ信号の１つが、Ｒ／Ｇ／Ｂ信号であることもある。この場合、ＡＶスイッチャ５により選択されたＲ／Ｇ／Ｂ信号は、直接画像プロセッサ９に供給される。
【０００９】
ＰＩＰモードが選択された場合、ＰＩＰモードでの副画像として表示されるようＡＶスイッチャ５によって選択された複合ビデオ信号は、Ｙ／Ｃプロセッサ８を介してＰＩＰプロセッサ１１に供給され、そこで、ビデオ信号は信号処理を受け、副画像となるように画像サイズが縮小される。主画像としてのＹ／Ｕ／Ｖ信号及び副画像としてのＹ／Ｕ／Ｖ信号は、副画像としてのＹ／Ｕ／Ｖ信号に付随するブランキング信号の制御下にある高速スイッチＳ１を介して、画像プロセッサ９に選択的に供給される。したがって、スクリーンに表示された主画像内の或る位置に、副画像を小さなサイズで同時に表示することができる。
【００１０】
テレビジョン受像機１にはまた、それの操作を制御する遠隔コントローラ（リモコン）１２が設けられる。したがって、テレビジョン受像機１は、リモコン１２から制御信号ＲＳを受信するリモコン信号受信器１３を有し、制御信号ＲＳは、そこで復号されてテレビジョン受像機１を全般的に制御するコントローラ１４に供給される。
【００１１】
通常のＰＡＬ方式のテレビジョン信号は、２５Ｈｚのフレーム周波数、５０Ｈｚのフィールド周波数、１フレームにつき５７５本の実効ライン数、１５．６２５ｋＨｚのライン周波数、２０ｍｓ／フィールドの垂直もしくはフィールド走査速度及び６４μｓ／ラインのライン走査速度を有する。しかし、この具体例では、テレビジョン受像機１は、標準ＰＡＬ方式のテレビジョン信号から１００Ｈｚのフィールド周波数でフリッカのない画像を発生し、表示することができる。
【００１２】
図２は、主要部分が図１の画像プロセッサ９に含まれている、１００Ｈｚフリッカなし画像モード用の信号プロセッサ１５の概略ブロック図である。信号プロセッサ１５は、アナログ・デジタル変換器（以下「ＡＤＣ」という。）１６、フィールドメモリ１７、ノイズ低減回路１８、デジタル・アナログ変換器（以下「ＤＡＣ」という。）１９、タイミング発生器２０及びマイクロプロセッサ２１を含む。最後の２つは、図１のコントローラ１４に含めてもよい。ノイズ低減回路１８は本発明と無関係であるので、その説明は省略する。
【００１３】
Ｙ／Ｃプロセッサ７からの５０Ｈｚフィールド周波数をもつアナログＹ／Ｕ／Ｖ信号は、ＡＤＣ１６に供給され、例えばタイミング発生器２０から供給される１３．５ＭＨｚのクロック信号でサンプリングして各々を８ビットにデジタル化することにより、対応デジタルＹ／Ｕ／Ｖ信号に変換される。システムの必要条件に従い、例えば１６ＭＨｚ又は他のクロック周波数を代わりに選んでもよい。しかし、実際には、輝度信号Ｙは１３．５ＭＨｚのサンプリング周波数で８ビットにデジタル化され、色差信号Ｕ及びＶは、夫々の信号Ｙ，Ｕ及びＶの帯域幅比４：１：１を考慮して、３．３７５ＭＨｚに等しい１３．５／４ＭＨｚの別のサンプリング周波数で８ビットにデジタル化される。
【００１４】
デジタル色差信号Ｕ及びＶは夫々２ビットの４組に分割されてデジタル輝度信号Ｙと結合され、８ビットの各デジタル輝度信号Ｙ、２ビットに分割された各デジタル色差信号Ｕ及び２ビットに分割された各デジタル色差信号Ｖは、１２ビットの１ワードを構成する。したがって、５２μｓ以上の各実効ライン走査期間におけるアナログＹ／Ｕ／Ｖ信号は、１３．５ＭＨｚのクロック信号の場合、約７０４以上のワードにデジタル化される。ワードの数は、上述の理由から４の倍数、例えば７２０ワードに選ぶのがよい。ＡＤＣ１６は、Ｙ／Ｕ／Ｖ信号を別々に処理する３つの別個のアナログ・デジタル変換器か、又はＹ／Ｕ／Ｖ信号を時分割式に処理する１つ又は２つのアナログ・デジタル変換器を含んでもよい。
【００１５】
フィールドメモリ１７は、ＦＩＦＯ（先入れ先出し）直列レジスタのように動作する２（デュアル）ポート・フィールドメモリとして構成したものでよい。フィールドメモリ１７は、例えば２４５，７６０ワードの容量を有し、その書込み及び読出し制御信号の制御の下でデータの非同期的な書込み及び読出しをすることができる。もっと具体的にいえば、フィールドメモリ１７は、データ入力、データ出力、書込み制御（リセット書込み、入力イネーブル、書込みイネーブル及び書込みクロックを含む。）及び読出し制御（リセット読出し、出力イネーブル、読出しイネーブル及び読出しクロックを含む。）の夫々に関する信号のための端子を有する。リセット書込み信号による、内部書込みアドレスポインタのためのリセット動作の後、データ入力端子に供給されるデータを、入力イネーブル（許可）及び書込みイネーブル信号が有効な間に、書込みアドレスポインタによって指定される記憶セルに順次書込むことができる。書込みアドレスポインタは、書込みクロック信号に従ってインクリメント（歩進）される。リセット読出し信号による内部読出しアドレスポインタのためのリセット動作の後、読出しクロック信号に従ってインクリメントされる読出しアドレスポインタにより指定される記憶セルから、出力イネーブル及び読出しイネーブル信号が有効な間に、記憶されたデータをデータ出力端子に順次読出すことができる。
【００１６】
例えば、１３．５ＭＨｚのサンプリング周波数の場合、約２８５実効ラインの２０５，２００ワードを構成する各フィールドのデジタルＹ／Ｕ／Ｖ信号は、図３の一番上のラインに示すように、ＡＤＣ１６のクロック信号と同じ周波数をもちタイミング発生器２０から供給される書込みクロック信号で、各々２０ｍｓの間にフィールドメモリ１７に順次書込まれる。フィールドメモリ１７に記憶された同じＹ／Ｕ／Ｖ信号は、書込みクロック信号の２倍の周波数をもちタイミング発生器２０から供給される２７ＭＨｚの読出しクロック信号で、図３の上から２番目のラインに示すように１０ｍｓの間に、ただし２０ｍｓの間に２回続けて順次読出され、こうして１００Ｈｚのフィールド周波数をもつデジタルＹ／Ｕ／Ｖ信号が発生される。各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号がフィールドメモリ１７から２回読出される間、図３の第１及び第２ラインに示すように、同時に各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号がフィールドメモリ１７に書込まれる。その逆の場合も同様である。
【００１７】
フィールドメモリ１７から読出されたデジタルＹ／Ｕ／Ｖ信号は、場合に応じノイズ低減回路１８及びスイッチ回路Ｓ２を介してＤＡＣ１９に供給され、１００Ｈｚのフィールド周波数をもつアナログＹ／Ｕ／Ｖ信号に変換される。これは、タイミング発生器２０から供給される、フィールドメモリ１７の読出しクロック信号と同じ周波数である２７ＭＨｚのクロック信号で行われる。ただし、そのタイミングチャートは図３に示されていない。アナログＹ／Ｕ／Ｖ信号はそれから、Ｒ／Ｇ／Ｂ信号に変換され表示器１０に供給される。表示器１０は、そのスクリーンにおいて各ラインを３２μｓ／ラインのライン走査速度（そのうち、ＤＡＣ１９からのＹ／Ｕ／Ｖ信号に対応する実効ライン走査期間は２６μｓである。）、３１．２５ｋＨｚのライン周波数で水平方向に走査し、垂直方向には各奇数フィールドを２０ｍｓの間に２回、各偶数フィールドを２０ｍｓの間に２回、１００Ｈｚのフィールド周波数で走査する。
【００１８】
ＡＤＣ１６用のクロック信号、フィールドメモリ１７用の書込み制御信号及び読出し制御信号、並びにＤＡＣ１９用のクロック信号は、図２に示す如くタイミング発生器２０及びマイクロプロセッサ２１に供給される、図１のＡＶスイッチャ５によって選択された複合ビデオ信号の水平（Ｈ）及び垂直（Ｖ）同期信号に同期して、タイミング発生器２０及びマイクロプロセッサ２１により発生される。実際には、各動作に小さな回路遅延があるかも知れないが、これはシステム全体で補償する。
【００１９】
上述の動作では、Ａ，Ａ，Ｂ及びＢなるフィールド列が発生する。ほかに、各奇数フィールドＡ及び各偶数フィールドＢの画像ガ１００Ｈｚのフィールド周波数で交互に表示されるＡ，Ｂ，Ａ及びＢの如きフィールド列形式や次に述べるＡ，Ａ^*，Ｂ^*及びＢのフィールド列形式がある。後者は、（１）各奇数フィールドＡの画像、（２）各偶数フィールドＢの対応ラインと、各偶数フィールドＢに先行する各奇数フィールドＡの上記対応ラインに隣接する２つのラインとの中央値（メジアン）をもつラインの各々より成る画像、（３）各奇数フィールドＡの対応ラインと、各奇数フィールドＡの次の各偶数フィールドＢの上記対応ラインに隣接する２つのラインとの中央値をもつラインの各々より成る画像、及び（４）各偶数フィールドＢの画像が、２５Ｈｚの各フレームの間に１００Ｈｚのフィールド周波数で順次表示されるものである。
【００２０】
上記後者を具体化するためには、図２に示す如く、フィールドメモリ１７と同じ構造のフィールドメモリ２２、中央値フィルタ２３及びスイッチ回路Ｓ３を信号プロセッサ１５に更に設ける必要がある。
【００２１】
この場合、上述した例と同様、ＡＤＣ１６からの各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号は、２０ｍｓの間にフィールドメモリ１７に書込まれる。同信号はそれから、２７ＭＨｚの読出しクロック信号に従い４０ｍｓの１フレーム内の各最初の１０ｍｓの間にフィールドメモリ１７から読出され、ノイズ低減回路１８及びスイッチ回路Ｓ２を介してＤＡＣ１９に供給される。同時に、フィールドメモリ１７から読出された各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号は、スイッチ回路Ｓ３を介してフィールドメモリ２２に供給され、そこに書込まれる。各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号がフィールドメモリ１７から読出される間、同時にＡＤＣ１６からの各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号は、２０ｍｓの間にフィールドメモリ１７に書込まれる。
【００２２】
次いで、図４に示す如く、フィールドメモリ２２に記憶された各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号及びフィールドメモリ１７に記憶された各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号が、４０ｍｓの１フレーム内の各２番目の１０ｍｓの間にそこから同時に読出され、ノイズ低減回路１８を介して中央値フィルタ２３に供給される。該フィルタ２３において、各奇数フィールドＡの各隣接２ラインのデジタルＹ／Ｕ／Ｖ信号と、各偶数フィールドＢの各ラインのデジタルＹ／Ｕ／Ｖ信号との間の夫々の中央値（メジアン）をもつデジタルＹ／Ｕ／Ｖ信号が、先に説明したとおりに生成され、スイッチ回路Ｓ２を介してＤＡＣ１９に供給される。
【００２３】
引続き、フィールドメモリ１７に記憶された各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号及びフィールドメモリ２２に記憶された各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号が、４０ｍｓの１フレーム内の各３番目の１０ｍｓの間にそこから同時に読出され、ノイズ低減回路１８を介して中央値フィルタ２３に供給される。該フィルタ２３において、各偶数フィールドＢの各隣接２ラインのデジタルＹ／Ｕ／Ｖ信号と、各奇数フィールドＡの各ラインのデジタルＹ／Ｕ／Ｖ信号との間の夫々の中央値をもつデジタルＹ／Ｕ／Ｖ信号が、先に説明したとおりに生成され、スイッチ回路Ｓ２を介してＤＡＣ１９に供給される。同時に、フィールドメモリ１７から読出された各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号が、この場合、スイッチ回路Ｓ３を介してフィールドメモリ２２に供給され、これに書込まれる。各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号がフィールドメモリ１７から２回読出されている間に、同時に各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号は２０ｍｓの間にフィールドメモリ１７に書込まれる。
【００２４】
終わりに、フィールドメモリ２２に記憶された各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号が、４０ｍｓの１フレーム内の各４番目の１０ｍｓの間にそこから読出され、ノイズ低減回路１８及びスイッチ回路Ｓ２を介してＤＡＣ１９に供給される。上述のフィールド列が２５Ｈｚのフレーム毎に繰返され、スイッチ回路Ｓ２は、タイミング発生器２０及びマイクロプロセッサ２１によって発生される切替え信号により、フィールドメモリ１７、中央値フィルタ２３又はフィールドメモリ２２から適正なデジタルＹ／Ｕ／Ｖ信号がＤＡＣ１９に供給されるように制御される。
【００２５】
Ａ，Ａ，Ｂ及びＢのフィールド列と同様に、ＤＡＣ１９に供給されたデジタルＹ／Ｕ／Ｖ信号は、１００Ｈｚのフィールド周波数をもつアナログＹ／Ｕ／Ｖ信号に前記クロック信号で変換され、次いでＲ／Ｇ／Ｂ信号に変換されて表示器１０に供給される。
【００２６】
Ａ，Ａ，Ｂ及びＢモードを、Ａ，Ａ^*，Ｂ^*及びＢモードと同じようなメモリ制御によりフィールドメモリ２２を用いて行う場合、図３に示すようにフィールドメモリ１７及び２２を制御することができるが、その説明は省略する。
【００２７】
また、Ａ，Ｂ，Ａ及びＢモードを行う場合は、図４においては、まず各奇数フィールドＡのＹ／Ｕ／Ｖ信号をフィールドメモリ１７から読出し、２番目に各偶数フィールドＢのＹ／Ｕ／Ｖ信号をフィールドメモリ１７から読出し、３番目に各奇数フィールドＡのＹ／Ｕ／Ｖ信号をフィールドメモリ２２から読出し、最後に各偶数フィールドＢのＹ／Ｕ／Ｖ信号をフィールドメモリ２２から読出し、夫々のＹ／Ｕ／Ｖ信号をそのまま順次ＤＡＣ１９に供給すればよい。ＤＡＣ１９からのアナログＹ／Ｕ／Ｖ信号は、次いでＲ／Ｇ／Ｂ信号に変換され、表示器１０に供給される。表示器１０は、そのスクリーンにおいて各ラインを３２μｓ／ラインのライン走査速度、３１．２５ｋＨｚのライン周波数で水平方向に走査し、垂直方向には、各奇数フィールドを１０ｍｓの間に、各偶数フィールドを１０ｍｓの間に１００Ｈｚのフィールド周波数で交互に走査する。
【００２８】
図１の構成において、２画像モードは、リモコン１２の幾つかのキーを所定の順序で操作することにより、スクリーンに表示されたメニューから選択することができる。２画像モードでは、１つのスクリーンに２つの異なる動又は静画像が同時に表示される。このモードを実現するため、図２に示す如く、信号プロセッサ１５にＡＤＣ１６と同じか又は類似のＡＤＣ２４を更に設け、これをスイッチ回路Ｓ３を介してフィールドメモリ２２に接続し、図１に示すＰＩＰプロセッサ１１の前にあるＹ／Ｃプロセッサ８からアナログＹ／Ｕ／Ｖ信号をＡＤＣ２４に供給する。
【００２９】
したがって、図１のＡＶスイッチャ５によって選択された主画像（以下「画像Ｉ」という。）用のＹ／Ｃプロセッサ７からのアナログＹ／Ｕ／Ｖ信号は、ＡＤＣ１６に供給され、図１のＡＶスイッチャ５によって選択された副画像（以下「画像II」という。）用のＹ／Ｃプロセッサ８からのアナログＹ／Ｕ／Ｖ信号は、ＡＤＣ２４に供給される。この具体例では、ＡＤＣ１６及び２４の各々は、例えば６．７５ＭＨｚのクロック信号で動作し、先に述べた１００Ｈｚフリッカなし画像モードと同じようにして夫々デジタルＹ／Ｕ／Ｖ信号を発生する。ただし、システムの必要条件に従って例えば８ＭＨｚその他のクロック周波数を代わりに選んでもよい。よって、６．７５ＭＨｚのクロック信号の場合、５２μｓ以上の各実効ライン走査期間のアナログＹ／Ｕ／Ｖ信号は、約３５２以上のワードにデジタル化される。ワードの数は、４の倍数、例えば３６０ワードに選ぶのがよい。ＡＤＣ１６及び２４用のクロック信号は、画像Ｉ及び画像IIに対する複合ビデオ信号の水平（Ｈ）及び垂直（Ｖ）同期信号に夫々同期している。
【００３０】
図５及び図６は、図２に示す信号プロセッサの２画像モードにおけるメモリ制御の例を示すタイミングチャートである。図５に示すように、ＡＤＣ１６からの画像Ｉ用の各奇数フィールドＩＡ及び各偶数フィールドＩＢのデジタルＹ／Ｕ／Ｖ信号は、２０ｍｓの間に交互にフィールドメモリ１７に書込まれる。同時に、ＡＤＣ２４からの画像II用の各奇数フィールドIIＡ及び各偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号は、スイッチ回路Ｓ３を介して２０ｍｓの間に交互にフィールドメモリ２２に書込まれる。フィールドメモリ１７及び２２用の書込みクロック信号は同じく、画像Ｉ及び画像IIに対する複合ビデオ信号の水平及び垂直同期信号に夫々同期している。
【００３１】
フィールドメモリ１７に記憶された各フィールドＩＡ及びＩＢのデジタルＹ／Ｕ／Ｖ信号及びフィールドメモリ２２に記憶された各フィールドIIＡ又はIIＢのデジタルＹ／Ｕ／Ｖ信号はそれから、あとで説明するように、書込みクロック信号のクロック周波数と一定の関係にある所定周波数をもつ読出しクロック信号に従い、図５に示す如く同時に読出される。もっと正確には、デジタルＹ／Ｕ／Ｖ信号は、画像Ｉの各フィールド及び画像IIの各フィールドの各同じラインのデジタルＹ／Ｕ／Ｖ信号が、ライン走査期間に交互に読出されるようなやり方で読出される。フィールドメモリ１７及び２２に対する読出しクロック信号は、画像Ｉ又は画像IIのどちらか一方、この場合は画像Ｉに関する複合ビデオ信号の水平及び垂直同期信号と同期している。
【００３２】
フィールドメモリ１７及び２２から読み出されたデジタルＹ／Ｕ／Ｖ信号はそれから、ノイズ低減回路１８及びスイッチ回路Ｓ２を介してＤＡＣ１９に供給される。この場合、スイッチ回路Ｓ２は、図２に示すようなノイズ低減回路１８及びＤＡＣ１９間の位置でなく、フィールドメモリ１７，２２及びノイズ低減回路１８間に設けてもよい。ＤＡＣ１９はそれから、フィールドメモリ１７及び２２に対する読出しクロック信号と同じ所定周波数のクロック信号で、ＡＤＣ１６及び２４のアナログからデジタルへの変換とは逆に、デジタルＹ／Ｕ／Ｖ信号をアナログＹ／Ｕ／Ｖ信号に変換する。アナログＹ／Ｕ／Ｖ信号は、次いでＲ／Ｇ／Ｂ信号に変換され、表示器１０に供給されてスクリーンに２つの画像を表示する。
【００３３】
１００Ｈｚフリッカなし画像モードにおいて、特に前述のＡ，Ａ，Ｂ及びＢフィールド列において２画像を表示するため、画像Ｉの各奇数フィールドＩＡ及び画像IIの各奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号を、各２０ｍｓの間に前述の如くフィールドメモリ１７及び２２から夫々２回読出す。したがって、各ラインのデジタルＹ／Ｕ／Ｖ信号は各々１３μｓの間に読出される。各奇数フィールドＩＡ及び各奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号が２回読出されている間、同時に、ＡＤＣ１６及び２４からの各偶数フィールドＩＢ及び各偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号が、前述と同様にして各２０ｍｓの間に夫々フィールドメモリ１７及び２２へ書込まれる。
【００３４】
この過程は、２０ｍｓ毎に繰返される。フィールドメモリ１７及び２２からのデジタルＹ／Ｕ／Ｖ信号は、ＤＡＣ１９に供給される。ＤＡＣ１９からのアナログＹ／Ｕ／Ｖ信号は、最後にＲ／Ｇ／Ｂ信号に変換されて表示器１０に供給される。表示器１０は、そのスクリーンにおいて、ＤＡＣ１９からのＹ／Ｕ／Ｖ信号に対応する実効ライン走査期間が２６μｓである３２μｓ／ラインのライン走査速度、３１．２５ｋＨｚのライン周波数で各ラインを水平方向に走査し、垂直方向には１００Ｈｚのフィールド周波数で２０ｍｓの間に各奇数フィールドを２回、２０ｍｓの間に各偶数フィールドを２回走査する。
【００３５】
１６：９という幅広いアスペクト比をもつスクリーンを具えたテレビジョン受像機が、現在非常に普及しつつある。テレビジョン信号がレターボックス（郵便受け）フォーマットで１６：９のアスペクト比をもつ画像を表す場合、その画像は、例えばズーミングにより、かかるテレビジョン受像機の幅広アスペスト比スクリーンの画面一杯に表示することができる。テレビジョン信号が最近導入されてきたＰＡＬ−プラス方式により送信される場合、その画像は、実効５７５ライン全部を走査することにより、ＰＡＬ−プラス専用テレビジョン受像機の幅広スクリーンの画面一杯に表示することができる。
【００３６】
図７のＡ及びＢは、１６：９のアスペクト比をもつ幅広スクリーンを用いて２画像を表示する場合の２つの例を示す。図７のＡに示すように、４：３のアスペクト比の２画像Ｉ及びIIを正確な画像配列で同時に表示する場合、フィールドメモリ１７及び２２に対する読出しクロック信号並びにＤＡＣ１９に対するクロック信号のクロック周波数は、例えばＡＤＣ１６及び２４のクロック信号の周波数６．７５ＭＨｚの４倍の２７ＭＨｚであり、その画像の高さは、例えば表示器１０の垂直変更を調整することにより２／３に圧縮される。各画像をもっと大きなサイズで、しかし、正確な画像配列で表示すべき場合は、各画像の左右両側をカットし、フィールドメモリ１７及び２２に対する読出しクロック信号並びにＤＡＣ１９に対するクロック信号のクロック周波数を減らすか、又はＡＤＣ１６及び２４に対するクロック信号並びにフィールドメモリ１７及び２２に対する書込みクロック信号のクロック周波数を、各ライン長が短縮される程度に増やし、表示器１０の垂直偏向を調整することにより、それを実現することができる。
【００３７】
例えば、図７のＢに示すように２画像を同時に３：３のアスペクト比で表示する場合、各画像の各側を１／８だけそれに対応するデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ１７及び２２から読出さないことによってカットする。それに応じて、フィールドメモリ１７及び２２に対する読出しクロック信号並びにＤＡＣ１９に対するクロック信号のクロック周波数を、ＡＤＣ１６及び２４に対するクロック信号並びにフィールドメモリ１７及び２２に対する書込みクロック信号の周波数８ＭＨｚの４倍より低い２７ＭＨｚに選べばよい。その画像の高さは、表示器１０の垂直偏向を調整することによって８／９に圧縮される。他の任意のアスペクト比も、同じようにして実現することができる。
【００３８】
画像Ｉの複合ビデオ信号が欠落すると、読出しクロック信号の同期のための水平及び垂直同期信号も欠落する。かような場合、画像IIに対する水平及び垂直同期信号を使用する。これは、タイミング発生器２０及びマイクロプロセッサ２１内で切替えを行うか、又は図１のＡＶスイッチャ５において画像Ｉ及び画像IIに対する複合ビデオ信号を交換することによって行う。
【００３９】
上述の具体例では、フィールドメモリ１７及び２２内の画像Ｉ及びIIの各先行フィールドのデジタルＹ／Ｕ／Ｖ信号は、画像Ｉ及びIIの各現在フィールドのデジタルＹ／Ｕ／Ｖ信号によって夫々重ね書きされる。２つの複合ビデオ信号が実際に互いに同期していない場合、２組のデジタルＹ／Ｕ／Ｖ信号のフィールドメモリ１７及び２２への書込みタイミングは、互いに一致しない。画像IIのデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ２２から読出すのが、フィールドメモリ２２に記憶された画像IIの各先行フィールドのデジタルＹ／Ｕ／Ｖ信号が、画像IIの各現在フィールドのデジタルＹ／Ｕ／Ｖ信号によってフィールドの半分より多く重ね書きされるよりも早ければ、画像IIの２つの異なるフィールドIIＡ及びIIＢのデジタルＹ／Ｕ／Ｖ信号が、図６に示す如く同じフィールド内に読出される。その結果、画像II内の飛越し関係が不正確となり、画像IIの垂直解像度が低下する。
【００４０】
この問題を解決するため、フィールドメモリ１７又は２２の少なくとも一方に、ランダム・ブロック・アドレス指定（アクセス）モードを有する２ポート・フィールドメモリを使用する。本例では、フィールドメモリ１７をマスタ（主）とし、フィールドメモリ２２をスレーブ（従）として使用し、フィールドメモリ２２をランダム・ブロック・アドレス指定モードを有する２ポート・フィールドメモリで構成する。書込み及び（又は）読出し動作スタート前のランダム・ブロック・アドレス指定モードでは、書込み及び（又は）読出しアドレスポインタの初期値をブロック形式で、例えば、各ブロックが幾つかのワード、例えば８０ワードを含む３０７２ブロックのどれか１つのブロックに指定することができ、したがって、記憶セルを異なるデータ用に１つ以上の領域に分割できる。書込みアドレスポインタ及び（又は）読出しアドレスポインタに対するランダム・ブロック・アドレス指定モードは、リセット書込み及び（又は）リセット読出し信号が有効である間に、夫々入力イネーブル及び書込みイネーブル端子及び（又は）出力イネーブル及び読出しイネーブル端子を通して特殊コードを与えることにより、選択することができる。それから、データ入力端子に１２ビットの対応するブロックアドレスを供給することにより、開始ブロックを設定することができる。
【００４１】
この例では、２画像モードにおける画像Ｉ及びIIの各デジタルＹ／Ｕ／Ｖ信号のデータレートは、通常の１００Ｈｚフリッカなし画像モードにおけるデータレートの約半分であるから、２フィールドのデジタルＹ／Ｕ／Ｖ信号を記憶するのに１つのフィールドメモリを使うことができる。したがって、図８に示すように、画像IIの各奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号は、第１領域Ｍ１の第１ブロックに対応するブロックアドレスによって指定される、フィールドメモリ２２の第１領域Ｍ１に、また、画像IIの各偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号は、第２領域Ｍ２の第１ブロックに対応するブロックアドレスによって指定される、フィールドメモリ２２の第２領域Ｍ２に別々に書込まれる。こうすると、各先行偶数フィールドIIＢ及び各先行奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号は夫々消去されない。
【００４２】
したがって、図９に示すように、画像IIの奇数フィールドIIＡのみのデジタルＹ／Ｕ／Ｖ信号が、画像IIの偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号と混じることなく、フィールドメモリ２２の第１領域Ｍ１から読出され、画像IIの偶数フィールドIIＢのみのデジタルＹ／Ｕ／Ｖ信号が、画像IIの奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号と混じることなく、フィールドメモリ２２の第２領域Ｍ２から読出される。この場合、フィールドメモリ２２の読出しタイミングには関係がなく、従って前述した飛越し関係についての問題は解決される。
【００４３】
しかし、この解決策にも、未だもう１つ問題が残っている。フィールドメモリ２２のメモリ領域Ｍ１における画像IIの各先行奇数フィールドIIＡ′のデジタルＹ／Ｕ／Ｖ信号が、画像IIの各現在奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号によって重ね書きされ、また、フィールドメモリ２２のメモリ領域Ｍ２における画像IIの各先行偶数フィールドIIＢ′のデジタルＹ／Ｕ／Ｖ信号が、画像IIの各現在偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号によって重ね書きされるであろう。画像IIのデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ２２から読出すのが、フィールドメモリ２２に記憶された画像IIの各先行奇数及び偶数フィールドIIＡ′及びIIＢ′のデジタルＹ／Ｕ／Ｖ信号が、画像IIの各現在奇数及び偶数フィールドIIＡ及びIIＢのデジタルＹ／Ｕ／Ｖ信号によって半フィールドより多く重ね書きされるよりも早ければ、図９に示す如く、画像IIの各先行及び現在奇数フィールドIIＡ′及びIIＡ、又は各先行及び現在偶数フィールドIIＢ′及びIIＢが同じフィールド内に読出される。もし、画像IIが静止画像でなく、比較的速く動く画像であれば、図９に示す如く、異なるタイミングにおける２つの画像部分が、夫々スクリーンの上部及び下部において１つの画像のように表示される。ただし、この場合、前述の如き飛越し関係の問題はない。
【００４４】
この問題を解決するため、フィールドメモリ１７及び２２の各々に対してランダム・ブロック・アドレス指定（アクセス）モードをもつ２ポートメモリを使用し、画像Ｉの各奇数フィールドＩＡ及び各偶数フィールドＩＢのデジタルＹ／Ｕ／Ｖ信号を、夫々フィールドメモリ１７の第１領域Ｍ１及び第２領域Ｍ２に、前述のフィールドメモリ２２の例において説明したと同じようにして書込む。
【００４５】
本例では、フィールドメモリ１７をマスタ（主）とし、フィールドメモリ２２をスレーブ（従）とする。画像Ｉの各現在奇数フィールドＩＡのデジタルＹ／Ｕ／Ｖ信号を各２０ｍｓの間にフィールドメモリ１７の第１領域Ｍ１に書込むとき、２つの画像Ｉ及びIIのＹ／Ｕ／Ｖ信号間の信号位相差ｄが（１／２）フレーム又は２０ｍｓより大きくない場合、画像Ｉの各先行奇数及び偶数フィールドＩＡ及びＩＢのデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ１７の各領域Ｍ１及びＭ２から２０ｍｓの間に順次読出し、画像Ｉの各現在偶数フィールドＩＢのデジタルＹ／Ｕ／Ｖ信号を各２０ｍｓの間にフィールドメモリ１７の第２領域Ｍ２に書込むとき、画像Ｉの各先行偶数及び奇数フィールドＩＢ及びＩＡのデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ１７の各領域Ｍ１及びＭ２から２０ｍｓの間に順次読出す。画像IIの各フィールドIIＡ又はIIＢのデジタルＹ／Ｕ／Ｖ信号は、フィールドメモリ２２の各領域Ｍ１又はＭ２から各２０ｍｓの間に２回、図１０に示す如く、画像ＩのデジタルＹ／Ｕ／Ｖ信号を読出すのと同じフィールド位相で読出す。
【００４６】
２つの画像Ｉ及びIIのデジタルＹ／Ｕ／Ｖ信号間の信号位相差ｄが（１／２）フレーム又は２０ｍｓより大きい場合、上述の読出しタイミングを維持すれば、図９に示したのと同じ問題が生じるであろう。よって、この場合には、画像Ｉの各現在奇数フィールドＩＡのデジタルＹ／Ｕ／Ｖ信号を各２０ｍｓの間にフィールドメモリ１７の第１領域Ｍ１に書込む間に、画像Ｉの各先行偶数及び奇数フィールドＩＢ及びＩＡのデジタルＹ／Ｕ／Ｖ信号を２０ｍｓの間にフィールドメモリ１７の各領域Ｍ１及びＭ２から順次読出し、画像Ｉの各現在偶数フィールドＩＢのデジタルＹ／Ｕ／Ｖ信号を各２０ｍｓの間にフィールドメモリ１７の第２領域Ｍ２に書込む間に、画像Ｉの各先行奇数及び偶数フィールドＩＡ及びＩＢのデジタルＹ／Ｕ／Ｖ信号を２０ｍｓの間にフィールドメモリ１７の各領域Ｍ１及びＭ２から順次読出す。画像IIの各フィールドIIＡ又はIIＢのデジタルＹ／Ｕ／Ｖ信号は、フィールドメモリ２２の各領域Ｍ１又はＭ２から各２０ｍｓの間に２回、図１１に示す如く画像ＩのデジタルＹ／Ｕ／Ｖ信号を読出すのと同じフィールド位相で読出す。
【００４７】
信号位相差ｄをタイミング発生器２０又はマイクロプロセッサ２１で検出し、上述の読出しタイミングを制御することができる。信号位相差ｄが０と（１／２）フィールドもしくは１０ｍｓとの間（図１２）、（１／２）フィールドもしくは１０ｍｓと１フィールドもしくは２０ｍｓとの間（図１０）、１フィールドもしくは２０ｍｓと１＋（１／２）フィールドもしくは３０ｍｓとの間（図１１）、又は１＋（１／２）フィールドもしくは３０ｍｓと２フィールドもしくは４０ｍｓとの間（図１３）のいずれにあるかに応じて、読出しタイミングを変えることが可能である。画質に何らかの低下が認められる場合は、上述以外の読出しタイミングを適用してもよい。
【００４８】
上述の具体例では、読出しタイミングに関し、フィールドメモリ１７をマスタとし、フィールドメモリ２２をスレーブとして使用したが、フィールドメモリ１７及び２２の両方をスレーブとし、これらのメモリ１７及び２２の書込み制御信号と無関係の読出し制御信号によってこれらのメモリを読出してもよい。
【００４９】
以上、Ａ，Ａ，Ｂ及びＢフィールド列の１００Ｈｚフリッカなし画像モードにおける２画像表示について説明した。しかし、Ａ，Ｂ，Ａ及びＢ列又はＡ，Ａ^*，Ｂ^*及びＢ列での２画像表示も、フィールドメモリ１７及び（又は）２２からのＹ／Ｕ／Ｖ信号の読出しタイミング及び（又は）順序を修正することにより、或いは、もし使えるならば、例えばフレームメモリに用いるメモリ形式を変えることにより実現できる。
【００５０】
上述では、画像Ｉ及びIIのビデオ信号をデジタルＹ／Ｕ／Ｖ信号の形で取扱ったが、アナログＹ／Ｕ／Ｖ信号の形、アナログもしくはデジタルＲ／Ｇ／Ｂ信号の形又は他の形のビデオ信号を扱うことも可能である。
【００５１】
本発明は、幅広アスペクト比をもつテレビジョン受像機ばかりでなく、４：３のような通常のアスペクト比をもつテレビジョン受像機にも適用できる。本発明はまた、５０Ｈｚのフィールド周波数をもつ標準ＰＡＬ方式のテレビジョン受像機や、平常モードで６０Ｈｚ又はフリッカなしモードで１２０Ｈｚのフィールド周波数をもつＮＴＳＣ方式のテレビジョン受像機にも適用できる。本発明は更に、チューナをもたないが幾つかのビデオ信号入力端子をもつビデオモニタに適用することができる。
【００５２】
【発明の効果】
以上説明したとおり、本発明によれば、テレビジョン受像機のスクリーン上に２つの独立したビデオ信号の画像をほぼ同じサイズで同時に表示することができる。
【図面の簡単な説明】
【図１】本発明によるテレビジョン受像機の例を示すブロック図。
【図２】図１の画像プロセッサとしての信号プロセッサの詳細を示すブロック図。
【図３】図２の信号プロセッサの１００Ｈｚフリッカなし画像モードにおけるメモリ制御の例１を示すタイミングチャート。
【図４】図２の信号プロセッサの１００Ｈｚフリッカなし画像モードにおけるメモリ制御の例２を示すタイミングチャート。
【図５】図２の信号プロセッサの２画像モードにおけるメモリ制御の例１を示すタイミングチャート。
【図６】図２の信号プロセッサの２画像モードにおけるメモリ制御の例２を示すタイミングチャート。
【図７】本発明による２画像モードにおける表示例を示す図。
【図８】図２の信号プロセッサに用いうるランダム・ブロック・アクセス・モードをもつ２ポート・フィールドメモリを示す概略図。
【図９】図２の信号プロセッサの２画像モードにおけるメモリ制御の例３を示すタイミングチャート。
【図１０】図２の信号プロセッサの２画像モードにおけるメモリ制御の例４を示すタイミングチャート。
【図１１】図２の信号プロセッサの２画像モードにおけるメモリ制御の例５を示すタイミングチャート。
【図１２】図２の信号プロセッサの２画像モードにおけるメモリ制御の例６を示すタイミングチャート。
【図１３】図２の信号プロセッサの２画像モードにおけるメモリ制御の例７を示すタイミングチャート。
【符号の説明】
２，６ビデオ信号入力端子手段
７，８Ｙ／Ｃプロセッサ
１０表示器
１７第１メモリ手段（フィールドメモリ）
２２第２メモリ手段（フィールドメモリ）
１４，２０，２１書込み及び読出し制御信号発生手段（コントローラ、タイミング発生器、マイクロプロセッサ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a television receiver that simultaneously displays two images on a screen.
[0002]
[Prior art]
It is well known to use a sub-image memory and simultaneously display two images on the screen of a television receiver, one as the main image and the other as the sub-image in the main image. This two-image display is called “picture-in-picture”. However, since the sub-image is displayed in a small size, the image quality is insufficient to show the details of the image. Therefore, as shown in Japanese Patent Application Publication Nos. 61-193580, 61-208981 and 62-47280, it is proposed to display two images at the same size on the screen simultaneously using a line memory. It was done. However, the two-image display using the line memory can be realized only when the two video signals for the two images are synchronized with each other.
[0003]
On the other hand, it is also known to display a flicker-free image at twice the normal field frequency by using a field memory. Therefore, it has been considered to simultaneously display two images of the same size on a screen using a field memory.
[0004]
[Problems to be solved by the invention]
Accordingly, it is an object of the present invention to provide a method and apparatus for simultaneously displaying images of two independent video signals on a television receiver screen at approximately the same size.
[0005]
[Means for Solving the Problems]
The above problem is solved by a method according to claim 1 and an apparatus according to claim 2.
[0006]
According to the video image display method of the present invention, images of two independent video signals can be displayed with substantially the same size.
The television receiver according to the present invention can display two images on the screen simultaneously with the same or similar size.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be specifically described with reference to the drawings.
FIG. 1 is a schematic block diagram showing an example of a television receiver according to the present invention. In FIG. 1, a television receiver 1 has an antenna input 2 that is connected to one or more tuners 3 and 4. Each tuner has a video IF signal demodulator and an audio signal demodulator, each generating one or more composite video signals and accompanying audio signals. The tuners 3 and 4 are connected to an audio and video signal switcher (hereinafter referred to as “AV switcher”) 5 and supply a composite video signal and an audio signal thereto. An auxiliary audio and video signal input (hereinafter referred to as “AV input”) 6 is also supplied to the AV switcher 5 for selection. Therefore, the AV switcher 5 supplies two composite video signals selected from these input signals and an audio signal associated therewith to the next circuit. One or more audio signals selected by the AV switcher 5 are supplied to an audio signal processor (not shown). Since the audio signal is irrelevant to the present invention, the description is omitted.
[0008]
The composite video signal selected by the AV switcher 5 is supplied to luminance and color signal processors (hereinafter referred to as “Y / C processors”) 7 and 8, respectively, where the respective composite video signals are converted to the luminance signal Y and the color difference signal. U and V (hereinafter, a set of these Y, U, and V signals is referred to as “Y / U / V signal”). The composite video signal selected by the AV switcher 5 to be displayed as a single image in the normal display mode or a main image in the intermediate picture mode (hereinafter referred to as “PIP”) mode is transmitted to the Y / C processor 7 and the high-speed video signal. An image (signal) processor 9 is supplied via a switch S1, where the Y / U / V signal is subjected to necessary signal processing and desired image quality adjustment, and an RGB video image signal is supplied to the display 10. . One of the video signals supplied to the AV input 6 may be an R / G / B signal. In this case, the R / G / B signal selected by the AV switcher 5 is directly supplied to the image processor 9.
[0009]
When the PIP mode is selected, the composite video signal selected by the AV switcher 5 to be displayed as a sub-image in the PIP mode is supplied to the PIP processor 11 via the Y / C processor 8, where the video signal Undergoes signal processing, and the image size is reduced so as to become a sub-image. The Y / U / V signal as the main image and the Y / U / V signal as the sub image are transmitted via the high-speed switch S1 under the control of the blanking signal accompanying the Y / U / V signal as the sub image. , And selectively supplied to the image processor 9. Therefore, the sub image can be simultaneously displayed in a small size at a certain position in the main image displayed on the screen.
[0010]
The television receiver 1 is also provided with a remote controller (remote controller) 12 for controlling the operation thereof. Therefore, the television receiver 1 has a remote control signal receiver 13 that receives the control signal RS from the remote controller 12, and the control signal RS is decoded there to the controller 14 that generally controls the television receiver 1. Supplied.
[0011]
A normal PAL television signal has a frame frequency of 25 Hz, a field frequency of 50 Hz, a number of 575 effective lines per frame, a line frequency of 15.625 kHz, a vertical or field scanning speed of 20 ms / field, and 64 μs / line. The line scan speed is However, in this specific example, the television receiver 1 can generate and display an image without flicker at a field frequency of 100 Hz from a standard PAL television signal.
[0012]
FIG. 2 is a schematic block diagram of a signal processor 15 for a 100 Hz flickerless image mode, the main part of which is included in the image processor 9 of FIG. The signal processor 15 includes an analog / digital converter (hereinafter referred to as “ADC”) 16, a field memory 17, a noise reduction circuit 18, a digital / analog converter (hereinafter referred to as “DAC”) 19, a timing generator 20, and a micro. A processor 21 is included. The last two may be included in the controller 14 of FIG. Since the noise reduction circuit 18 is irrelevant to the present invention, its description is omitted.
[0013]
An analog Y / U / V signal having a 50 Hz field frequency from the Y / C processor 7 is supplied to the ADC 16, and is sampled with, for example, a 13.5 MHz clock signal supplied from the timing generator 20 to 8 bits each. By digitizing, it is converted into a corresponding digital Y / U / V signal. Depending on system requirements, for example, 16 MHz or other clock frequencies may be selected instead. However, in reality, the luminance signal Y is digitized to 8 bits at a sampling frequency of 13.5 MHz, and the color difference signals U and V take into account the bandwidth ratio 4: 1: 1 of the respective signals Y, U and V. And digitized to 8 bits at another sampling frequency of 13.5 / 4 MHz equal to 3.375 MHz.
[0014]
The digital chrominance signals U and V are each divided into four sets of 2 bits and combined with the digital luminance signal Y, and each of the 8-bit digital luminance signal Y and the 2-bit digital chrominance signal U is divided into 2 bits. Each digital color difference signal V thus formed constitutes one word of 12 bits. Therefore, the analog Y / U / V signal in each effective line scanning period of 52 μs or more is digitized into about 704 words or more in the case of a 13.5 MHz clock signal. The number of words should be chosen as a multiple of 4, for example 720 words, for the reasons described above. The ADC 16 includes three separate analog-to-digital converters that process Y / U / V signals separately, or one or two analog-to-digital converters that process Y / U / V signals in a time-sharing manner. May be included.
[0015]
The field memory 17 may be configured as a 2 (dual) port field memory that operates like a FIFO (first in first out) serial register. The field memory 17 has a capacity of 245,760 words, for example, and can write and read data asynchronously under the control of the write and read control signals. More specifically, the field memory 17 includes data input, data output, write control (including reset write, input enable, write enable and write clock) and read control (reset read, output enable, read enable and read). Including a clock). After the reset operation for the internal write address pointer by the reset write signal, the data supplied to the data input terminal is stored by the write address pointer while the input enable (permit) and write enable signals are valid. You can write to cells sequentially. The write address pointer is incremented according to the write clock signal. After the reset operation for the internal read address pointer by the reset read signal, the stored data from the memory cell specified by the read address pointer incremented according to the read clock signal while the output enable and read enable signals are valid Can be sequentially read out to the data output terminal.
[0016]
For example, in the case of a sampling frequency of 13.5 MHz, the digital Y / U / V signal of each field constituting 205,200 words of about 285 effective lines is represented by the ADC 16 as shown in the top line of FIG. The write clock signal having the same frequency as the clock signal and supplied from the timing generator 20 is sequentially written into the field memory 17 for 20 ms each. The same Y / U / V signal stored in the field memory 17 is a 27 MHz read clock signal having a frequency twice that of the write clock signal and supplied from the timing generator 20, and is the second line from the top of FIG. As shown in FIG. 4, the data is sequentially read out twice in 10 ms, but in 20 ms, thus generating a digital Y / U / V signal having a field frequency of 100 Hz. While the digital Y / U / V signal for each odd field A is read twice from the field memory 17, the digital Y / U / V for each even field B at the same time as shown in the first and second lines of FIG. A signal is written into the field memory 17. The same applies to the reverse case.
[0017]
The digital Y / U / V signal read from the field memory 17 is supplied to the DAC 19 through the noise reduction circuit 18 and the switch circuit S2 according to circumstances and converted into an analog Y / U / V signal having a field frequency of 100 Hz. Is done. This is performed with a clock signal of 27 MHz that is supplied from the timing generator 20 and has the same frequency as the read clock signal of the field memory 17. However, the timing chart is not shown in FIG. The analog Y / U / V signal is then converted to an R / G / B signal and supplied to the display 10. The display 10 has a line scanning speed of 32 μs / line for each line on the screen (of which the effective line scanning period corresponding to the Y / U / V signal from the DAC 19 is 26 μs), and a line frequency of 31.25 kHz. In the vertical direction, each odd field is scanned twice during 20 ms, and each even field is scanned twice during 20 ms at a field frequency of 100 Hz.
[0018]
The clock signal for the ADC 16, the write control signal and the read control signal for the field memory 17, and the clock signal for the DAC 19 are supplied to the timing generator 20 and the microprocessor 21 as shown in FIG. 5 is generated by the timing generator 20 and the microprocessor 21 in synchronization with the horizontal (H) and vertical (V) synchronization signals of the composite video signal selected by 5. In practice, there may be a small circuit delay for each operation, but this compensates for the entire system.
[0019]
In the above-described operation, field strings A, A, B, and B are generated. In addition, field sequences such as A, B, A, and B, which are alternately displayed at a field frequency of 100 Hz for each odd field A and each even field B, and A, A described below. ^* , B ^* And B field sequence format. The latter is (1) the image of each odd field A, (2) the median value of the corresponding line of each even field B and the two lines adjacent to the corresponding line of each odd field A preceding each even field B. (3) the median of the corresponding line of each odd field A and the two lines adjacent to the corresponding line of each even field B next to each odd field A. An image consisting of each of the lines it has, and (4) an image of each even field B is sequentially displayed at a field frequency of 100 Hz during each frame of 25 Hz.
[0020]
In order to embody the latter, it is necessary to further provide the signal processor 15 with a field memory 22, a median filter 23 and a switch circuit S3 having the same structure as the field memory 17, as shown in FIG.
[0021]
In this case, as in the above-described example, the digital Y / U / V signal of each odd field A from the ADC 16 is written in the field memory 17 in 20 ms. The signal is then read from the field memory 17 during each first 10 ms in one 40 ms frame in accordance with a 27 MHz read clock signal and supplied to the DAC 19 via the noise reduction circuit 18 and the switch circuit S2. At the same time, the digital Y / U / V signal of each odd field A read from the field memory 17 is supplied to the field memory 22 through the switch circuit S3 and written therein. While each odd field A digital Y / U / V signal is read from the field memory 17, simultaneously each even field B digital Y / U / V signal from the ADC 16 is written into the field memory 17 for 20ms. It is.
[0022]
Next, as shown in FIG. 4, the digital Y / U / V signal of each odd field A stored in the field memory 22 and the digital Y / U / V signal of each even field B stored in the field memory 17 are 40 ms. Are simultaneously read out during each second 10 ms in one frame and supplied to the median filter 23 via the noise reduction circuit 18. In the filter 23, the respective median values (median) between the digital Y / U / V signals of each adjacent two lines of each odd field A and the digital Y / U / V signals of each line of each even field B. A digital Y / U / V signal having the above is generated as described above and supplied to the DAC 19 via the switch circuit S2.
[0023]
Subsequently, the digital Y / U / V signal of each even field B stored in the field memory 17 and the digital Y / U / V signal of each odd field A stored in the field memory 22 are During the third 10 ms, they are simultaneously read out and supplied to the median filter 23 via the noise reduction circuit 18. In the filter 23, each digital signal having a median value between the digital Y / U / V signal of each adjacent two lines of each even field B and the digital Y / U / V signal of each line of each odd field A. The Y / U / V signal is generated as described above and supplied to the DAC 19 via the switch circuit S2. At the same time, the digital Y / U / V signal of each even field B read from the field memory 17 is supplied to the field memory 22 via the switch circuit S3 and written therein. While the digital Y / U / V signal of each even field B is read from the field memory 17 twice, the digital Y / U / V signal of each odd field A is simultaneously written into the field memory 17 for 20 ms. It is.
[0024]
Finally, the digital Y / U / V signal of each even field B stored in the field memory 22 is read therefrom during each fourth 10 ms in one frame of 40 ms, and the noise reduction circuit 18 and the switch circuit It is supplied to the DAC 19 via S2. The above-described field sequence is repeated for each 25 Hz frame, and the switch circuit S2 can select the appropriate digital signal from the field memory 17, the median filter 23, or the field memory 22 by the switching signal generated by the timing generator 20 and the microprocessor 21. The Y / U / V signal is controlled to be supplied to the DAC 19.
[0025]
Similar to the A, A, B and B field trains, the digital Y / U / V signal supplied to the DAC 19 is converted by the clock signal into an analog Y / U / V signal having a field frequency of 100 Hz, and then It is converted into an R / G / B signal and supplied to the display 10.
[0026]
A, A, B, and B modes are changed to A, A ^* , B ^* In the case where the field memory 22 is used under the same memory control as in the B mode and the B mode, the field memories 17 and 22 can be controlled as shown in FIG.
[0027]
When the A, B, A, and B modes are performed, in FIG. 4, first, the Y / U / V signal of each odd field A is read from the field memory 17, and secondly, the Y / U of each even field B is read. / V signal is read from the field memory 17, the Y / U / V signal of each odd field A is read from the field memory 22, and finally the Y / U / V signal of each even field B is read from the field memory 22. The Y / U / V signals may be sequentially supplied to the DAC 19 as they are. The analog Y / U / V signal from the DAC 19 is then converted into an R / G / B signal and supplied to the display 10. The display 10 scans each line on the screen in a horizontal direction at a line scanning speed of 32 μs / line and a line frequency of 31.25 kHz, and in the vertical direction, each odd field is scanned for 10 ms. Scan alternately with a field frequency of 100 Hz for 10 ms.
[0028]
In the configuration of FIG. 1, the two-image mode can be selected from a menu displayed on the screen by operating some keys of the remote controller 12 in a predetermined order. In the two-image mode, two different moving or still images are simultaneously displayed on one screen. In order to realize this mode, as shown in FIG. 2, the signal processor 15 is further provided with an ADC 24 which is the same as or similar to the ADC 16 and is connected to the field memory 22 via the switch circuit S3, and the PIP processor shown in FIG. 11, an analog Y / U / V signal is supplied to the ADC 24 from the Y / C processor 8 before the ADC 11.
[0029]
Therefore, the analog Y / U / V signal from the Y / C processor 7 for the main image (hereinafter referred to as “image I”) selected by the AV switcher 5 of FIG. 1 is supplied to the ADC 16, and the AV of FIG. An analog Y / U / V signal from the Y / C processor 8 for the sub-image (hereinafter referred to as “image II”) selected by the switcher 5 is supplied to the ADC 24. In this specific example, each of the ADCs 16 and 24 operates with a clock signal of 6.75 MHz, for example, and generates a digital Y / U / V signal in the same manner as the 100 Hz flicker-free image mode described above. However, other clock frequencies such as 8 MHz may be selected instead according to system requirements. Thus, in the case of a 6.75 MHz clock signal, the analog Y / U / V signal for each effective line scan period of 52 μs or more is digitized to about 352 words or more. The number of words should be a multiple of 4, for example 360 words. The clock signals for ADCs 16 and 24 are synchronized with the horizontal (H) and vertical (V) synchronization signals of the composite video signal for images I and II, respectively.
[0030]
5 and 6 are timing charts showing an example of memory control in the two-image mode of the signal processor shown in FIG. As shown in FIG. 5, the digital Y / U / V signals of each odd field IA and each even field IB for the image I from the ADC 16 are alternately written in the field memory 17 in 20 ms. At the same time, the digital Y / U / V signals of the odd field IIA and the even field IIB for the image II from the ADC 24 are alternately written into the field memory 22 for 20 ms via the switch circuit S3. The write clock signals for the field memories 17 and 22 are also synchronized to the horizontal and vertical sync signals of the composite video signal for images I and II, respectively.
[0031]
The digital Y / U / V signal of each field IA and IB stored in the field memory 17 and the digital Y / U / V signal of each field IIA or IIB stored in the field memory 22 are then described as will be described later. In accordance with a read clock signal having a predetermined frequency that has a fixed relationship with the clock frequency of the write clock signal, data are simultaneously read as shown in FIG. More precisely, the digital Y / U / V signal is such that the digital Y / U / V signal of each same line of each field of image I and each field of image II is alternately read during the line scanning period. Read in the way. The read clock signal for the field memories 17 and 22 is synchronized with either the image I or the image II, in this case the horizontal and vertical synchronization signals of the composite video signal for the image I.
[0032]
The digital Y / U / V signals read from the field memories 17 and 22 are then supplied to the DAC 19 via the noise reduction circuit 18 and the switch circuit S2. In this case, the switch circuit S2 may be provided between the field memories 17 and 22 and the noise reduction circuit 18 instead of the position between the noise reduction circuit 18 and the DAC 19 as shown in FIG. The DAC 19 is then a clock signal of the same frequency as the read clock signal for the field memories 17 and 22, and the digital Y / U / V signal is converted to an analog Y / U / V as opposed to the analog to digital conversion of the ADCs 16 and 24. Convert to V signal. The analog Y / U / V signal is then converted to an R / G / B signal and fed to the display 10 to display two images on the screen.
[0033]
In the 100 Hz flicker-free image mode, particularly to display two images in the aforementioned A, A, B, and B field sequences, the digital Y / U / V signal of each odd field IA of image I and each odd field IIA of image II. Are read out twice from the field memories 17 and 22 as described above for each 20 ms. Therefore, the digital Y / U / V signals of each line are read out during 13 μs. While the digital Y / U / V signal of each odd field IA and each odd field IIA is being read twice, the digital Y / U / V signal of each even field IB and each even field IIB from ADCs 16 and 24 simultaneously. Are written into the field memories 17 and 22 during each 20 ms in the same manner as described above.
[0034]
This process is repeated every 20 ms. Digital Y / U / V signals from the field memories 17 and 22 are supplied to the DAC 19. The analog Y / U / V signal from the DAC 19 is finally converted into an R / G / B signal and supplied to the display 10. On the screen, the display 10 horizontally arranges each line at a line scanning speed of 32 μs / line with an effective line scanning period corresponding to the Y / U / V signal from the DAC 19 being 26 μs and a line frequency of 31.25 kHz. In the vertical direction, each odd field is scanned twice for 20 ms at a field frequency of 100 Hz and twice for each even field for 20 ms.
[0035]
Television receivers with screens with a wide aspect ratio of 16: 9 are now becoming very popular. If the television signal represents an image having an aspect ratio of 16: 9 in letterbox format, the image can be displayed on the full screen of the wide aspect ratio screen of such a television receiver, for example by zooming. it can. When a television signal is transmitted by the recently introduced PAL-plus system, the image is displayed on the full screen of the wide screen of the dedicated PAL-plus television receiver by scanning all effective 575 lines. be able to.
[0036]
FIGS. 7A and 7B show two examples of displaying two images using a wide screen having an aspect ratio of 16: 9. As shown in FIG. 7A, when two images I and II having an aspect ratio of 4: 3 are simultaneously displayed in an accurate image arrangement, the clock frequency of the read clock signal for the field memories 17 and 22 and the clock signal for the DAC 19 is as follows. For example, the frequency of the clock signals of the ADCs 16 and 24 is 27 MHz, which is four times the frequency 6.75 MHz, and the height of the image is compressed to 2/3 by adjusting the vertical change of the display 10, for example. If each image is to be displayed in a larger size but with an accurate image arrangement, cut the left and right sides of each image to reduce the clock frequency of the read clock signal for the field memories 17 and 22 and the clock signal for the DAC 19 Or by increasing the clock frequency of the clock signal for the ADCs 16 and 24 and the write clock signal for the field memories 17 and 22 to such an extent that each line length is shortened and adjusting the vertical deflection of the display 10. be able to.
[0037]
For example, as shown in FIG. 7B, when two images are simultaneously displayed at an aspect ratio of 3: 3, the digital Y / U / V signal corresponding to each side of each image is set to 1/8 of the field memory 17 and Cut by not reading from 22. Accordingly, the clock frequency of the read clock signal for the field memories 17 and 22 and the clock signal for the DAC 19 can be selected to be 27 MHz, which is lower than four times the frequency of the clock signal for the ADCs 16 and 24 and the write clock signal for the field memories 17 and 22 of 8 MHz. That's fine. The image height is compressed to 8/9 by adjusting the vertical deflection of the display 10. Any other aspect ratio can be realized in the same way.
[0038]
When the composite video signal of image I is missing, the horizontal and vertical synchronization signals for synchronizing the readout clock signal are also missing. In such cases, horizontal and vertical sync signals for image II are used. This is done by switching within the timing generator 20 and the microprocessor 21 or by exchanging composite video signals for images I and II in the AV switcher 5 of FIG.
[0039]
In the above example, the digital Y / U / V signals of each preceding field of images I and II in field memories 17 and 22 are overlaid by the digital Y / U / V signals of each current field of images I and II, respectively. Written. When the two composite video signals are not actually synchronized with each other, the write timings of the two sets of digital Y / U / V signals to the field memories 17 and 22 do not coincide with each other. Reading the digital Y / U / V signal of the image II from the field memory 22 means that the digital Y / U / V signal of each preceding field of the image II stored in the field memory 22 corresponds to each current field of the image II. As soon as the digital Y / U / V signal is overwritten by more than half of the field, the digital Y / U / V signals of two different fields IIA and IIB of image II are within the same field as shown in FIG. Is read out. As a result, the interlace relationship in the image II becomes inaccurate, and the vertical resolution of the image II is lowered.
[0040]
To solve this problem, a two-port field memory having a random block addressing (access) mode is used for at least one of the field memories 17 and 22. In this example, the field memory 17 is used as a master (main), the field memory 22 is used as a slave (slave), and the field memory 22 is composed of a 2-port field memory having a random block addressing mode. In random block addressing mode prior to the start of the write and / or read operation, the initial value of the write and / or read address pointer is in block form, eg, each block contains several words, for example 80 words. Any one of 3072 blocks can be designated and thus the storage cell can be divided into one or more regions for different data. The random block addressing mode for the write address pointer and / or the read address pointer may be an input enable and / or write enable terminal and / or an output enable and / or while the reset write and / or reset read signal is valid, respectively. Selection can be made by giving a special code through the read enable terminal. Then, a starting block can be set by supplying a corresponding 12-bit block address to the data input terminal.
[0041]
In this example, since the data rate of each digital Y / U / V signal of images I and II in the two-image mode is about half of the data rate in the normal 100 Hz flicker-free image mode, the two-field digital Y / U One field memory can be used to store the / V signal. Therefore, as shown in FIG. 8, the digital Y / U / V signal of each odd field IIA of the image II is designated by the block address corresponding to the first block of the first area M1, and the first Y of the field memory 22 is designated. The digital Y / U / V signal of the even field IIB of the image II is supplied to the second area M2 of the field memory 22 specified by the block address corresponding to the first block of the second area M2. Written separately. In this way, the digital Y / U / V signals of each preceding even field IIB and each preceding odd field IIA are not erased.
[0042]
Therefore, as shown in FIG. 9, the digital Y / U / V signal of only the odd field IIA of the image II is not mixed with the digital Y / U / V signal of the even field IIB of the image II. The second area of the field memory 22 is read from the area M1 and the digital Y / U / V signal of only the even field IIB of the image II is not mixed with the digital Y / U / V signal of the odd field IIA of the image II. Read from M2. In this case, there is no relationship with the read timing of the field memory 22, and therefore the above-mentioned problem regarding the interlace relationship is solved.
[0043]
However, there is still another problem with this solution. The digital Y / U / V signal of each preceding odd field IIA ′ of the image II in the memory area M1 of the field memory 22 is overwritten by the digital Y / U / V signal of each current odd field IIA of the image II, and The digital Y / U / V signal of each preceding even field IIB ′ of the image II in the memory area M2 of the field memory 22 is overwritten by the digital Y / U / V signal of each current even field IIB of the image II. Let's go. Reading the digital Y / U / V signal of the image II from the field memory 22 means that the digital Y / U / V signals of the preceding odd and even fields IIA ′ and IIB ′ of the image II stored in the field memory 22 If each of the current odd and even fields of image II is overwritten by more than a half field by the digital Y / U / V signals of IIA and IIB, then each preceding and current odd field of image II, as shown in FIG. IIA 'and IIA, or each previous and current even field IIB' and IIB are read in the same field. If the image II is not a still image but an image that moves relatively quickly, as shown in FIG. 9, two image portions at different timings are displayed as one image at the top and bottom of the screen, respectively. . However, in this case, there is no problem of the interlaced relationship as described above.
[0044]
To solve this problem, a two-port memory with random block addressing (access) mode is used for each of the field memories 17 and 22, and the digital of each odd field IA and each even field IB of the image I is used. The Y / U / V signal is written in the first area M1 and the second area M2 of the field memory 17 in the same manner as described in the example of the field memory 22 described above.
[0045]
In this example, the field memory 17 is a master (main), and the field memory 22 is a slave (secondary). When the digital Y / U / V signal of each current odd field IA of image I is written into the first region M1 of the field memory 17 for each 20 ms, between the Y / U / V signals of the two images I and II If the signal phase difference d is not greater than (1/2) frame or 20 ms, the digital Y / U / V signals of each preceding odd and even field IA and IB of the image I are 20 ms from each region M1 and M2 of the field memory 17. When the digital Y / U / V signal of each current even field IB of the image I is written into the second area M2 of the field memory 17 for each 20 ms, each preceding even and odd field of the image I The digital Y / U / V signals of IB and IA are sequentially read from the respective areas M1 and M2 of the field memory 17 for 20 ms. The digital Y / U / V signal of each field IIA or IIB of the image II is twice from each area M1 or M2 of the field memory 22 every 20 ms, as shown in FIG. Read in the same field phase as the V signal.
[0046]
If the signal phase difference d between the digital Y / U / V signals of the two images I and II is greater than (1/2) frame or 20 ms, the same as shown in FIG. 9 if the above read timing is maintained. Problems will arise. Thus, in this case, while writing the digital Y / U / V signal of each current odd field IA of the image I to the first area M1 of the field memory 17 for each 20 ms, The digital Y / U / V signals of the odd fields IB and IA are sequentially read out from the respective areas M1 and M2 of the field memory 17 for 20 ms, and the digital Y / U / V signals of each current even field IB of the image I are each 20 ms. While writing to the second area M2 of the field memory 17 during the period of time, the digital Y / U / V signals of the preceding odd and even fields IA and IB of the image I are transferred to the areas M1 and M1 of the field memory 17 for 20 ms. Read sequentially from M2. The digital Y / U / V signal of each field IIA or IIB of the image II is transmitted twice from each region M1 or M2 of the field memory 22 every 20 ms, as shown in FIG. Read in the same field phase as the signal is read.
[0047]
The signal phase difference d can be detected by the timing generator 20 or the microprocessor 21 to control the above read timing. Signal phase difference d is between 0 and (1/2) field or 10 ms (FIG. 12), (1/2) field or between 10 ms and 1 field or 20 ms (FIG. 10), 1 field or 20 ms and 1+ Depending on whether it is between (1/2) field or 30 ms (FIG. 11) or 1+ (1/2) field or 30 ms and 2 fields or 40 ms (FIG. 13), It is possible to change. When some deterioration in image quality is recognized, read timings other than those described above may be applied.
[0048]
In the above specific example, regarding the read timing, the field memory 17 is used as a master and the field memory 22 is used as a slave. However, both the field memories 17 and 22 are used as slaves and are not related to the write control signals of these memories 17 and 22. These memories may be read by the read control signal.
[0049]
The two-image display in the 100 Hz flicker-free image mode for the A, A, B, and B field sequences has been described above. However, A, B, A and B rows or A, A ^* , B ^* 2 and B image display can also be achieved by modifying the read timing and / or order of Y / U / V signals from the field memories 17 and / or 22 or, if available, for example a frame memory This can be realized by changing the memory format used for the.
[0050]
In the above description, the video signals of images I and II have been handled in the form of digital Y / U / V signals, but in the form of analog Y / U / V signals, analog or digital R / G / B signals, or other forms. It is also possible to handle video signals.
[0051]
The present invention can be applied not only to a television receiver having a wide aspect ratio but also to a television receiver having a normal aspect ratio such as 4: 3. The present invention is also applicable to a standard PAL television receiver having a field frequency of 50 Hz and an NTSC television receiver having a field frequency of 60 Hz in the normal mode or 120 Hz in the flickerless mode. The present invention can also be applied to a video monitor that does not have a tuner but has several video signal input terminals.
[0052]
【The invention's effect】
As described above, according to the present invention, images of two independent video signals can be simultaneously displayed with substantially the same size on the screen of a television receiver.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of a television receiver according to the present invention.
FIG. 2 is a block diagram showing details of a signal processor as the image processor of FIG. 1;
3 is a timing chart showing an example 1 of memory control in a 100 Hz flickerless image mode of the signal processor of FIG. 2;
4 is a timing chart showing a second example of memory control in the 100 Hz flicker-free image mode of the signal processor of FIG. 2;
FIG. 5 is a timing chart showing a first example of memory control in the two-image mode of the signal processor of FIG. 2;
6 is a timing chart showing a second example of memory control in the two-image mode of the signal processor of FIG. 2;
FIG. 7 is a view showing a display example in a two-image mode according to the present invention.
8 is a schematic diagram illustrating a two-port field memory with a random block access mode that can be used in the signal processor of FIG.
9 is a timing chart showing Example 3 of memory control in the two-image mode of the signal processor of FIG. 2;
10 is a timing chart showing a fourth example of memory control in the two-image mode of the signal processor of FIG. 2;
11 is a timing chart showing a fifth example of memory control in the two-image mode of the signal processor of FIG. 2;
12 is a timing chart showing a sixth example of memory control in the two-image mode of the signal processor of FIG. 2;
FIG. 13 is a timing chart showing Example 7 of memory control in the two-image mode of the signal processor of FIG. 2;
[Explanation of symbols]
2,6 Video signal input terminal means
7,8 Y / C processor
10 Display
17 First memory means (field memory)
22 Second memory means (field memory)
14, 20, 21 Write / read control signal generation means (controller, timing generator, microprocessor)

Claims

One display means (10) displays a single video image of the first video signal in the first mode, and the first and second video images of the first and second video signals in the second mode, respectively. with no flicker a table Shimesuru method,
Receiving the first and second video signals;
Storing the first video signal in first field memory means (17) and second field memory means (22) in the first mode ;
In the first mode, the first and second video signals are read from the first and second field memory means (17, 22) faster than the first video signal is written. Generating a write control signal and a read control signal for controlling the second field memory means (17, 22) ;
Storing the first and second video signals in the first field memory means (17) and the second field memory means (22), respectively, in the second mode ;
In the second mode, the first video signal is written to the first field memory means (17) at a first predetermined frequency in synchronization with a synchronization signal of the first video signal. A first write control signal for controlling the one-field memory means (17);
The second field memory means (2) so that the second video signal is written to the second field memory means (22) at the first predetermined frequency in synchronization with the synchronization signal of the second video signal. 22) a second write control signal for controlling
The first and second video signals are alternately synchronized with a master synchronization signal at a predetermined frequency four times the first predetermined frequency from the first and second field memory means (17, 22). The first and second fields are read out in the line direction so that the line scanning period of the display means (10) is composed of the same line in each field of the first video signal and each field of the second video signal. Generating a master synchronization signal for controlling the memory (17, 22);
Displaying one image corresponding to the first video signal in the first mode;
In the second mode, the predetermined field frequency the first and second first and second image corresponding to the video signal, and a table Shimesuru step at twice the field frequency of the predetermined field frequency at the same time each Including video image display method.

One display means (10) displays a single video image of the first video signal in the first mode, and the first and second video images of the first and second video signals in the second mode, respectively. A video image display device for displaying,
Video signal input terminal means (2, 6) for receiving the first and second interlaced video signals;
First field memory means and second field memory means, wherein in the first mode, the first field memory means (17) and the second field memory means (22) store the first video signal, and In the second mode, the first field memory means (17) and the second field memory means (17) in which the first field memory means (17) and the second field memory means (22) store the first and second video signals, respectively. (22)
Write and read control signal generating means,
In the first mode, the first and second video signals are read from the first and second field memory means (17, 22) faster than the first video signal is written. Generating a write control signal and a read control signal for controlling the second field memory means (17, 22);
In the second mode, the first video signal is written to the first field memory means (17) at a first predetermined frequency in synchronization with a synchronization signal of the first video signal. A first write control signal for controlling the one-field memory means (17);
The second field memory means (2) so that the second video signal is written to the second field memory means (22) at the first predetermined frequency in synchronization with the synchronization signal of the second video signal. 22) a second write control signal for controlling
The first and second video signals are alternately synchronized with a master synchronization signal at a predetermined frequency four times the first predetermined frequency from the first and second field memory means (17, 22). The first and second fields are read out in the line direction so that the line scanning period of the display means (10) is composed of the same line in each field of the first video signal and each field of the second video signal. Write and read control signal generating means (14, 20, 21) for generating a master synchronization signal for controlling the memory (17, 22);
In the first mode, the first video signal having a predetermined field frequency read from the first field memory means (17) and the second field memory means (22) is supplied and corresponds to the first video signal. One image is displayed on the screen, and in the second mode, the first and second video signals having a predetermined field frequency read from the first and second field memory means (17, 22) are supplied. And a display means (10) for simultaneously displaying the first and second images corresponding to the first and second video signals on one screen at a field frequency twice the predetermined field frequency , respectively . Video image display device.

Y / C processor means (7, 8) coupled to the video signal input terminal means (2, 6) for converting the first and second video signals into first and second analog Y / U / V signals. When,
Connected between the inputs of the Y / C processor means (7, 8) and the field memory means (17, 22), the first and second analog Y / U / V signals are supplied to the first and second digital signals. Analog / digital conversion means (16, 24) for converting into Y / U / V signals;
The first and second digital Y / U / V signals coupled to the output of the field memory means (17, 22) and read from the first and second field memory means (17, 22) are converted to analog Y A digital / analog conversion means (19) for converting into a / U / V signal.

3. Apparatus according to claim 2, wherein said first and second field memory means (17, 22) are configured as a two-port field memory.

5. The apparatus of claim 4, wherein at least one of said first and second field memory means is configured as a two-port field memory having a random block addressing mode.

The apparatus according to any one of claims 2 to 5, wherein one of the first and second video signals is selected as a master synchronization signal.

7. Apparatus according to any one of claims 2 to 6, wherein the screen has a wide aspect ratio of 16: 9.

8. The apparatus of claim 7, wherein the two images are displayed on the screen with an aspect ratio of 4: 3.

The apparatus of claim 7, wherein the two images are displayed on the screen in a 3: 3 aspect ratio.