JP3701102B2

JP3701102B2 - LED array

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Publication number: JP3701102B2
Application number: JP13806197A
Authority: JP
Inventors: 真澄谷中; 光彦荻原; 広浜野; 孝篤清水
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-05-28
Filing date: 1997-05-28
Publication date: 2005-09-28
Anticipated expiration: 2017-05-28
Also published as: JPH10335697A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＥＤ（発光ダイオード）を同一半導体基板に複数形成したＬＥＤアレイに関し、特に第１導電型の半導体基板に接続する電極と、第２導電型の半導体層に接続する電極とを、ＬＥＤが形成される側の半導体基板表面に形成したＬＥＤアレイに関する。
【０００２】
【従来の技術】
発光ダイオード（以下、単にＬＥＤと記す）アレイは、電子写真プリンタにおける感光ドラムの露光光源（プリントヘッド）等に用いられる。図２８は従来のＬＥＤアレイの構造の一例を示す図であり、（ａ）は上面図、（ｂ）は（ａ）におけるＡ−Ａ’間の断面図である。図２８に示すＬＥＤアレイは、６００［ＤＰＩ］（［Dot／Inch ］）以下に対応するものであり、ｎ型半導体基板１０２にＬＥＤ１１０を一列に配置した構成である。
【０００３】
図２８において、ｎ型半導体基板１０２には、複数のｐ型半導体層１１３が形成されており、ｎ型半導体基板１０２表面には開口部１１６を有する層間絶縁膜１１２が形成されている。この層間絶縁膜１１２上には、開口部１１６においてｐ型半導体層１１３に個別に接続する複数のｐ側電極（個別電極）１１４が形成されている。また、ｎ型半導体基板１０２の裏面全面には、ｎ側電極（共通電極）１１５が形成されている。ＬＥＤ１１０は、ｐ側電極１１４とｎ側電極１１５との間に電圧を印加すると、ｎ型半導体基板１０２とｐ型半導体層１１３の接合面で発光現象を生じ、この発光光をｐ型半導体層１１３表面から外部に放射する。ｐ側電極１１４はアルミ（Ａｌ）膜あるいはＡｌ合金膜により形成され、またｎ側電極１１５は金（Ａｕ）膜あるいはＡｕ合金膜により形成される。
【０００４】
しかし、１２００［ＤＰＩ］以上の超高密度のＬＥＤアレイになると、ｐ側電極のピッチおよびｐ側電極の引き回しのためのスペースが狭くなるため、ｐ側電極ごとにボンディングパッド（ｐ側パッド電極）を設けることが困難となる。そこで、１２００［ＤＰＩ］対応のＬＥＤアレイにおいては、図２９に示すような構造を採用してｐ側パッド電極数を減らしている。図２９（ａ）は１２００［ＤＰＩ］対応の従来のＬＥＤアレイの一例を示す上面図である。図２９（ｂ）は（ａ）のＡ−Ａ’間の断面図であり、図２９（ｃ）は（ａ）のＢ−Ｂ’間の断面図である。
【０００５】
図２９に示すＬＥＤアレイは、高抵抗半導体基板１３２および分離溝１０３により互いに素子分離された複数のｎ型半導体ブロック１１１にそれぞれ複数のＬＥＤを形成したものである。ｎ型半導体ブロック１１１には、複数のｐ型半導体層１１３と、ｐ型半導体層１１３に個別に接続するｐ側電極１４４と、ｎ型半導体ブロック１１１に接続するｎ側コンタクト電極１４５ａと、ｎ側コンタクト電極１４５ａに接続するｎ側パッド電極１４５ｂが形成されている。ブロック内の複数のｐ側電極１４４のうち、所定数のｐ側電極だけがｐ側パッド電極１４４ｂを有する（図２９では、１ブロックにつき１つのｐ側パッド電極１４４ｂを形成している）。ｎ側コンタクト電極１４５ａおよびｎ側パッド電極１４５ｂにより構成されるｎ側電極１４５は、ブロック内のＬＥＤに共通の電極である。さらに、ブロック間の所定のｐ側電極１４４にビアホール１２１において接続するｐ側マトリクス配線１０４を形成し、このｐ側マトリクス配線１０４により、ｐ側パッド電極を持たないｐ側電極１４４を他のｎ型半導体ブロック１１１のｐ側パッド電極を有するｐ側電極１４４に接続している。ｎ型半導体ブロック１１１とｐ側マトリクス配線１０４の間には、第１層間絶縁膜１４２が形成されており、またｐ側マトリクス配線１０４とｐ側電極１４４の間には、第２層間絶縁膜１４８が形成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来のＬＥＤアレイにおいては、ｐ側電極とｎ側電極とを異なった導電膜材料で別々に形成し、また図２９に示すＬＥＤアレイにおいては、ｎ側コンタクト電極と、ｎ側パッド電極とをさらに別々に形成するため、製造工程数が多くなり、製造コストが高くなるという問題があった。
【０００７】
本発明はこのような従来の問題を解決するものであり、低コスト化および製造エ程の簡略化を図ることができるＬＥＤアレイおよびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために本発明のＬＥＤアレイは、第１導電型の半導体基板に形成された多数の第２導電型の半導体層と、前記半導体層を形成した側の前記半導体基板表面に、前記半導体基板に接続する第１導電側コンタクト電極およびこの第１導電側コンタクト電極に接続する第１導電側パッド電極からなる第１導電側電極と、前記半導体層を形成した側の前記半導体基板表面に、前記第２導電型の半導体層に接続する第２導電側コンタクト電極およびこの第２導電側コンタクト電極に接続する第２導電側パッド電極からなる第２導電側電極とを有するＬＥＤアレイにおいて、前記第２導電側電極は、前記第２導電型の半導体層列に対して第２導電側パッド電極と同じ側に設けられた該第２導電側電極と交差するマトリクス配線と選択的に接続されたマトリクス配線構造を有し、前記第１導電側電極は、前記第１導電側コンタクト電極と前記第１導電側パッド電極とを同一導電膜により一体形成した層構造であり、前記第１導電側コンタクト電極が、前記第２導電型の半導体層列に対して第２導電側パッド電極と反対側に設けられ、前記第１導電側パッド電極が、前記第１導電側コンタクト電極から前記第２導電型の半導体層列に対して第２導電側パッド電極と同じ側に引き出されて設けられていることを特徴とする。もちろん、第１導電側コンタクト電極と第１導電側パッド電極と第２導電側電極とを同一導電膜により形成しても良い。また上記の導電膜としては、例えばＡｕ膜またはＡｕ合金膜を用いる。
【００１２】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態のＬＥＤアレイ１の構造を示す上面図である。ＬＥＤアレイ１は、半導体基板２上に一列に配置されたｎ型半導体ブロック１１に、ＬＥＤ１０を複数個ずつ形成した、１２００［ＤΡＩ］対応のＬＥＤアレイである。またＬＥＤアレイ１は、ＬＥＤ１０のｐ側電極１４とｎ側電極１５とを、半導体基板２の同一面に形成した構造である。半導体基板２は、高抵抗半導体基板２ｂ上にエピタキシャル層等のｎ型半導体基板２ａを形成したものである。ｎ型半導体ブロック１１は、ｎ型半導体基板２ａを分割したものである。このｎ型半導体ブロック１１は、高抵抗半導体基板２ｂと分離溝（エッチング溝）３により互いに電気的に分離されている。なお、ＬＥＤアレイ１は、第１導電型をｎ型、第２導電型をｐ型としたＬＥＤアレイである。
【００１３】
ｎ型半導体ブロック１１には、一列にＮ（Ｎは正の整数）個のＬＥＤ１０が形成されている。図１では、Ｎ＝３である。ｎ型半導体ブロック１１には、拡散法等によるｐ型半導体層（ｐ型半導体領域）１３が一列にＮ個形成されている。また、ｎ型半導体ブロック１１上には、第１層間絶縁膜１２が形成されている。この第１層間絶縁膜１２には、ｐ型半導体層１３のほぼ表面全域を露出させる第１開口部１６ａと、ｎ型半導体ブロック１１表面を露出させるｎ側開口部１７とが形成されている。
【００１４】
第１層間絶縁膜１２上には、Ｎ個のｐ側電極１４と、ｎ側コンタクト電極１５ａと、ｎ側パッド電極１５ｂとが形成されている。ｐ側電極１４は、第１開口部１６ａにおいてｐ型半導体層１３と接続している。ｎ側コンタクト電極１５ａは、ｎ側開口部１７上に形成されており、ｎ型半導体ブロック１１と接続している。ｎ側パッド電極１５ｂは、その一部がｎ側コンタクト電極１５ａにオーバーラップし、ｎ側コンタクト電極１５ａに接続するように形成されている。ｎ側コンタクト電極１５ａとｎ側パッド電極１５ｂとは、積層構造のｎ側電極１５を構成している。
【００１５】
ｐ側電極１４およびｎ側電極１５が形成された第１層間絶縁膜１２上には、第２層間絶縁膜１８が形成されている。この第２層間絶縁膜１８には、第１開口部１６ａのほぼ全域を露出させる第２開口部１６ｂと、ｐ側電極１４のパッド電極を露出させるｐ側パッド開口部１９と、ｎ側パッド電極１５ｂを露出させるｎ側パッド開口部２０と、ｐ側電極１４の第１層間絶縁膜１２上に形成された部分を露出させるヴィアホール２１とが形成されている。第１開口部１６ａと第２開口部１６ｂとは、ｐ側開口部１６を構成している。また、第２層間絶縁膜１８上には、Ｍ（ＭはＮ以上の整数）本のｐ側マトリクス配線４が形成されている。図１のＬＥＤアレイ１においては、Ｍ＝９である。このｐ側マトリクス配線４は、全てのｎ型半導体ブロック１１に渡って形成されており、ヴィアホール２１においてｐ側電極１４と接続している。
【００１６】
ＬＥＤ１０は、Ｎ個のＬＥＤ１０に共通なｎ型半導体ブロック１１と、このｎ型半導体ブロック１１に個別に形成されたｐ型半導体層１３と、ｐ型半導体層１３に個別に形成されたｐ型電極１４と、ｎ型半導体ブロック１１内のＮ個のＬＥＤ１０に共通に形成されたｎ型電極１５とにより構成されている。ｐ型半導体層１３の深さ寸法は、ｎ型半導体ブロック１１の厚さ寸法よりも小さい。従って、ｐ型半導体層１３は、ｎ型半導体ブロック１１に浮島状に形成されている。ｐ型電極１４とｎ型電極１５の間に電圧を印加すると、ｐ型半導体層１３とｎ型半導体ブロック１１との接合面で発光現象が起こり、この発光光がｐ型半導体層１３の表面から外部に放射される。
【００１７】
ＬＥＤアレイ１は、ｐ側電極１４とｎ側コンタクト電極１５とを同一の導電膜材料により形成しており、この点が従来のＬＥＤアレイとは異なる。ｐ側電極１４およびｎ側コンタクト電極１５となる導電膜としては、ｐ型半導体層１３とｎ型半導体ブロック１１のいずれにも、オーミックコンタクトできる導電膜、例えばＡｕ膜あるいはＡｕ合金膜を用いる。ここで、Ａｕ合金膜には積層金属膜あるいは積層合金膜も含まれる。上記のＡｕ合金膜としては、チタン（Ｔｉ）と白金（Ｐｔ）とＡｕとの積層金属膜（以下、Ｔｉ／Ｐｔ／Ａｕ膜と表記する）、またはΑｕ、ゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）の合金膜とＡｕ膜との積層合金膜（以下、ΑｕＧｅＮｉ／Ａｕ膜と表記する）、またはΑｕとＧｅの合金膜とＮｉ膜とＡｕ膜の積層合金膜（ΑｕＧｅ／Ｎｉ／Ａｕ膜と表記する）、等がある。
【００１８】
図１に示す第１の実施形態のＬＥＤアレイ１の製造工程を以下に説明する。図２ないし図１３はＬＥＤアレイ１の製造工程の一例を示す図である。それぞれの図において、（ａ）は上面図であり、（ｂ）は（ａ）におけるＡ−Ａ’間の断面図である。また図８（ｃ）は図８（ａ）におけるＢ−Ｂ’間の断面図であり、図１０（ｃ）は図１０（ａ）におけるＢ−Ｂ’間の断面図である。
【００１９】
まず図２に示すように、高抵抗半導体基板２ｂ上にｎ型半導体基板２ａを有する半導体基板２を作製する。ここでは、高抵抗半導体基板２ｂとして半絶縁性ＧａＡｓ基板を用いる。また、この半絶縁性ＧａＡｓ基板上に、ｎ型のＡｌＧａＡｓ層をエピタキシャル成長させ、このＡｌＧａＡｓエピタキシャル層をｎ型半導体基板２ａとする。ｎ型半導体基板２ａ（ｎ型エピタキシャル層）の厚さは、例えば約３［μｍ］とする。
【００２０】
次に図３に示すように、ｎ型半導体基板２ａの表面に拡散マスク２５となる第１層間絶縁膜１２を成膜し、この第１層間絶縁膜１２をホトリソおよびエッチング法によりパターニングして第１開口部１６ａおよび拡散マスク２５を形成する。第１層間絶縁膜１２（拡散マスク２５）としては、例えばアルミ窒化膜（ＡｌＮ膜）を用いる。このＡｌＮ膜はスパッタ法により成膜され、その膜厚は、例えば５００〜３０００［Å］程度である。
【００２１】
次に図４ないし図６に示すように、ｎ型半導体２ａにｐ型半導体層１３を形成する。ここではＺｎ固相拡散法を用いる。すなわち、第１開口部１６ａの形成が済んだｎ型半導体基板２ａの表面に、Ζｎ拡散源膜２６を成膜し、さらにその上にアニールキャップ膜２７を成膜する。Ζｎ拡散源膜２６としては、例えばＺｎＯ−ＳｉＯ₂混合膜を成膜する。このＺｎＯ−ＳｉＯ₂混合膜は、酸化亜鉛（ＺｎＯ）と酸化シリコン（ＳｉＯ₂）とを１：１に混合した膜であり、スパッタ法により成膜される。アニールキャップ膜２７としては、例えばＣＶＤ法により成膜されるシリコン窒化膜（ＳｉＮ膜）を用いる。上記のＺｎＯ−ＳｉＯ₂混合膜の膜厚は、例えば５００〜３０００［Å］程度であり、また上記のＳｉＮ膜の膜厚は、例えば５００〜３０００［Å］程度である。
【００２２】
続いて、アニーリングキャップ膜２７の形成が済んだｎ型半導体基板２ａに高温アニールを施し、Ζｎ拡散源膜２６からｎ型半導体基板２ａ中にＺｎを拡散させる。第１開口部１６ａにおいてはＺｎがｎ型半導体基板２ａ中に拡散するが、拡散マスク２５が形成されている領域においては、Ｚｎは拡散しないので、ｎ型半導体基板２ａの第１開口部１６ａに対応する領域に選択的にｐ型半導体層１３が形成される。上記の高温アニールの条件は、例えば窒素大気圧下においてアニール温度７００［℃］、アニール時間２時間である。このアニール条件により深さが約１［μｍ］、表面Ｚｎ濃度が１０²⁰［ｃｍ³］のｐ型半導体層１３が形成される。ｎ型半導体基板２ａの厚さは上述のように約３［μｍ］であるから、ｐ型半導体層の深さ寸法は、ｎ型半導体基板２ａの厚さ寸法よりも小さい。なお、アニールキャップ膜２７は、Ｚｎがアニール雰囲気中に拡散してしまうのを防止する。
【００２３】
次に図７に示すように、ｐ型半導体層１３の形成が済んだｎ型半導体基板２ａにおいて、表面に形成されている拡散源膜２６およびアニールキャップ膜２７を例えば選択的なウエットエッチング法により全面的に除去し、第１層間絶縁膜１２（拡散マスク２５）のみを残す。エッチング液としては、第１層間絶縁膜１２が選択的にエッチングされないもの、例えばバッファードフッ酸を用いる。
【００２４】
次に図８に示すように、拡散源膜２６およびアニールキャップ膜２７の除去が済んだｎ型半導体基板２ａにおいて、層間絶縁膜１２にホトリソおよびエッチング法によりｎ側開口部１７を形成する。このｎ側開口部１７は、ｎ型コンタクト電極１５ａの形成予定領域内に形成され、このあと形成されるｎ型コンタクト電極１５ａをｎ型半導体基板２ａに接続するためのものである。これにより、層間絶縁膜１２には、ｐ型半導体層１３表面を開口する第１開口部１６ａと、ｎ型半導体基板２ａ表面を開口するｎ側開口部１７とが形成されたことになる。
【００２５】
次に図９に示すように、ｎ側開口部１７の形成が済んだｎ型半導体基板２ａ全面に、ｐ側電極１４およびｎ側コンタクト電極１５ａとなる導電膜を成膜し、この導電膜をリフトオフ法によりパターニングし、ｐ側電極１４およびｎ側コンタクト電極１５ａを形成する。すなわち、ｐ側電極１４およびｎ側コンタクト電極１５ａの形成予定領域以外の領域を抜きパターンとするホトレジストパターンを形成し、その上全面にｐ側電極１４およびｎ側コンタクト電極１５ａとなる導電膜を成膜し、上記のホトレジストおよびその上に成膜された導電膜をリフトオフして、ｐ側電極１４およびｎ型コンタクト電極１５ａを形成する。ｐ側電極１４は、その一部が第１開口部１６ａのｐ半導体層１３表面にオーバーラップするように形成され、またｎ型コンタクト電極１５ａは、ｎ側開口部１７全面を覆うように形成される。ｐ側電極１４およびｎ型コンタクト電極１５ａとなる導電膜としては、例えば上述したＡｕ合金膜を用いる。このあと、ｐ側電極１４を第１開口部１６ａにおいてｐ型半導体層１３にオーミック接続させ、ｎ側コンタクト電極１５ａをｎ側開口部１７においてｎ型半導体基板２ａにオーミック接続させるためのシンター処理（熱処理）を施す。
【００２６】
このように、ＬＥＤアレイ１の製造工程は、同一の導電膜材料（この例ではＡｕ合金）により、ｐ側電極１４およびｎ側コンタクト電極１５ａを同時に形成するという点が、従来のＬＥＤアレイの製造工程とは異なる。従来のように、ｐ側電極とｎ側コンタクト電極を異なる導電膜材料で形成する場合には、導電膜を成膜し、パターニングするという工程を２回実施する必要があったが、ＬＥＤアレイ１のようにｐ側電極１４およびｎ側コンタクト電極１５ａを同一の導電膜材料で形成すれば、上記成膜およびパターニング工程は１回で済み、工程を簡略化することができる。
【００２７】
次に図１０に示すように、ｐ型電極１４およびｎ型コンタクト電極１５ａの形成が済んだｎ型半導体基板２ａに、ｎ側パッド電極１５ｂとなる導電膜を成膜し、この導電膜をリフトオフ法によりパターニングし、ｎ側パッド電極１５ｂを形成する。このあとシンター処理を施す。ｎ側パッド電極１５ｂは、その一部がｎ側コンタクト電極１５ａとオーバーラップするように形成されており、オーバーラップ部において、ｎ側コンタクト電極１５ａにオーミック接続している。ｎ側コンタクト電極１５ａとｎ側パッド電極１５ｂとは、積層構造のｎ側電極１５を構成する。
【００２８】
ｎ側パッド電極１５ｂとなる導電膜としては、例えばｎ側コンタクト電極１５ａと同じＡｕ合金膜を用いる。もちろん、ｎ型電極パッド電極１５ｂには、Ａｕ膜、ｎ側コンタクト電極１５ａと異なる他のＡｕ合金膜、あるいはＡｕ合金以外の金属または合金を用いても良い。ただし、ｎ側コンタクト電極１５ａとオーミック接続でき、かつｎ側コンタクト電極１５ａとの接続部において、エレクトロマイグレーション等により断線を生じないあるいはｎ側コンタクト電極１５ａに断線を生じさせないものである必要がある。例えば、Ａｕ合金膜のｎ側コンタクト電極１５ａに対し、Ａｌ膜を用いてｎ側コンタクト電極１５ａを形成すると、このあとの熱処理（具体的には、図１２に示す第２層間絶縁膜１８の形成工程における熱処理）により、Ａｕ合金膜とＡｌ膜の接続部においてＡｕがＡｌ側に拡散して断線を生じることがある。
【００２９】
次に図１１に示すように、ｎ側電極１５の形成が済んだｎ型半導体基板２ａに高抵抗半導体基板２ｂに至る分離溝３を形成し、ｎ型半導体基板２ａをｎ型半導体ブロック１１に分割する。すなわち、ホトリソおよびエッチング法により分離溝形成予定領域にある第１層間絶縁膜１２およびその下のｎ型半導体基板２ａをエッチングし、高抵抗半導体基板１１ｂを露出させる。これにより、ｎ型半導体ブロック１１は、分離溝３および高抵抗半導体基板２ｂにより、互いに電気的に分離されたものとなる。厚さ約３［μｍ］のｎ型半導体ブロック１１（ｎ型半導体基板２ａ）および膜厚５００〜３０００［Å］程度の第１層間絶縁膜１２に対し、分離溝３の深さは、例えば約３．５［μｍ］とする。また分離溝３の幅は、ｐ型半導体層１３の間隔により制限される。１２００［ＤＰＩ］のＬＥＤアレイにおいては、ｐ型半導体層１３のピッチ寸法は約２１［μｍ］であり、ｐ型半導体層１３の幅を約８［μｍ］とすると、分離溝３の幅は１３［μｍ］未満でなければならない。
【００３０】
次に図１２に示すように、分離溝３の形成が済んだ半導体基板２の全面に、第２層間絶縁膜１８を形成し、この第２層間絶縁膜１８に、ほぼ第１開口部１６ａと同じ領域を開口する第２開口部１６ｂと、ｐ側電極１４のパッド電極部を開口するｐ側パッド開口部１９と、ｎ側パッド電極１５ｂを開口するｎ側パッド開口部２０と、ｐ側電極１４に至るヴィアホール２１とを形成する。第２層間絶縁膜１８としては、例えばポリイミド膜を用いる。ポリイミド膜は、例えばホトレジストの現像液（アルカリ性溶液）に溶解するポリイミドを用いて以下のように形成およびパターニングする。ポリイミドソースを半導体基板２（ウエハ）にスピンコートし、１００［℃］程度でプリベークする。次に、プリベークが済んだポリイミド膜の上にホトレジストをスピンコートし、このホトレジストに上記の開口部およびヴィアホール２１が抜きパターンとなるような露光を施す。ホトレジストの現像の際に、レジストが形成されていないポリイミド膜領域も除去され、ポリイミド膜がパターニングされる。次に残ったレジストを剥離し、パターニングされたポリイミド膜を３５０［℃］程度で焼成する。
【００３１】
最後に図１３に示すように、第２層間絶縁膜１８のパターニングが済んだ半導体基板２全面に、ｐ側マトリクス配線４となる導電膜を成膜し、この導電膜をリフトオフ法によりパターニングし、ｐ側マトリクス配線４を形成する。このあとシンター処理を施し、ヴィアホール２１においてｐ側マトリクス配線４をｐ側電極１４にオーミック接続させる。ｐ型マトリクス配線４となる導電膜としては、例えばＡｕ合金膜を用いる。もちろん、ｐ側マトリクス配線４となる導電膜は、ｐ側電極１４にオーミック接続でき、接続部で断線を生じないものであれば、Ａｕ合金膜でなくても良い。以上のようにして、図１に示すＬＥＤアレイ１が製造される。
【００３２】
次に、ＬＥＤアレイ１の動作について簡単に説明する。ｎ型半導体ブロック１１を図１の右側から順に１１−１、１１−２、１１−３…とする。また、ｎ型半導体ブロック１１内において、ＬＥＤ１０を図１の右側から順に１０−１、１０−２、１０−３とし、ｐ側電極１４を図１の右側から順に１４−１、１４−２、１４−３とし、ｐ側パッド電極１４ｂを図１の右側から順に１４ｂ−１、１４ｂ−２とする。また、ｐ側マトリクス配線４を図１の下側から順に４−１、４−２…４−９とする。
【００３３】
ｎ型半導体ブロック１１−１において、ｐ側電極１４−１はｐ側マトリクス配線４−１に接続し、ｐ側電極１４−２はｐ側マトリクス配線４−２に接続し、またｐ側電極１４−３はｐ側マトリクス配線４−３に接続している。ｎ型半導体ブロック１１−２においてｐ側電極１４−１はｐ側マトリクス配線４−４に接続し、またｎ型半導体ブロック１１−３においてｐ側電極１４−１はｐ側マトリクス配線４−７に接続している。さらに図示しないｎ型半導体ブロック１１−４においては、ｎ型半導体ブロック１１−１と同じように、ｐ側電極１４−１はｐ側マトリクス配線４−１に接続し、ｐ側マトリクス配線４−２に接続し、またｐ側電極１４−３はｐ側マトリクス配線４−３に接続している。
【００３４】
ｎ型半導体ブロック１１−１〜１１−３においては、ｐ側電極１４−１および１４−２がｐ側パッド電極を有する。また図示しないｎ型半導体ブロック１１−４〜１１−６においてはｐ側電極１４−２および１４−３がｐ側パッド電極を有し、図示しないｎ型半導体ブロック１１−７〜１１−９においてはｐ側電極１４−１および１４−３がｐ側パッド電極を有する。
【００３５】
例えば、ｎ型半導体ブロック１１−１のＬＥＤ１０−１を点灯させるには、ｎ型半導体ブロック１１−１のｐ側電極１４−１（そのｐ側パッド電極１４ｂ−１）と、ｎ型半導体ブロック１１−１のｎ側電極１５（そのｎ側パッド電極１５ｂ）との間に電圧を印加する。このとき、図示しないｎ型半導体ブロック１１−４のＬＥＤ１０−１を同時に点灯させるのであれば、ｎ型半導体ブロック１１−４のｎ側電極１５をｎ型半導体ブロック１１−１のｎ側電極１５と同じ電位にすれば良い。なぜならば、ｎ型半導体ブロック１１−４のｐ側電極１４−１は、ｐ側マトリクス配線４−１により、ｎ型半導体ブロック１１−１のｐ側電極１４−１と接続しているからである。ｎ型半導体ブロック１１−１のＬＥＤ１０−１を点灯させているときに、ｎ型半導体ブロック１１−４のＬＥＤ１０−１を消灯させるのであれば、ｎ型半導体ブロック１１−４のｎ側電極１５を開放とすれば良い。
【００３６】
また、ｎ型半導体ブロック１１−１のＬＥＤ１０−３を点灯させるには、ｐ側マトリクス配線４−３に接続し、かつｐ側パッド電極１４ｂを有する他のｎ型半導体ブロック１１のｐ側電極１４、すなわち例えば図示しないｎ型半導体ブロック１１−４のｐ側電極１４−３と、ｎ型半導体ブロック１１−１のｎ側電極１５との間に電圧を印加する。
【００３７】
このように第１の実施形態によれば、ｐ側電極１４とｎ側コンタクト電極１５ａとを同一の導電膜により同一の工程で形成することにより、製造工程の簡略化を図ることができ、従って低コストを実現することができる。また、ｐ側電極１４とｎ側コンタクト電極１５ａとを同一の工程で形成することにより、基板（ウエハ）間での特性ばらつきを減少させることができる。
【００３８】
なお、上記第１の実施形態のＬＥＤアレイ１はｐ側電極とｎ側パッド電極がｐ型半導体層に対して反対側に形成されている構造であるが、ｎ側パッド電極をｐ型半導体層に対してｐ側電極と同じ側に設けても良い。
【００３９】
第２の実施形態
図１４は本発明の第２の実施形態のＬＥＤアレイ３１の構造を示す上面図である。なお、図１４において、図１と同じものには同一符号を付してある。ＬＥＤアレイ３１は、図１に示した第１の実施形態のＬＥＤアレイ１において、ｎ側パッド電極１５ｂを、ｐ型半導体層１３に対してｐ側電極１４と同じ側に設けたものである。これに従って、ｎ型半導体ブロック１１における３個のｐ側電極１４のうち、ｐ側パッド電極１４ｂを有するｐ側電極１４が２個から１個に減っている。すなわち、ｎ型半導体ブロック１１においてｐ側電極１４−１だけがｐ側パッド電極１４ｂを有する。ｎ型半導体ブロック１１−１のｐ側電極１４−１はｐ側マトリクス配線４−１に接続され、ｎ型半導体ブロック１１−２のｐ側電極１４−１はｐ側マトリクス配線４−２に接続される。同様に、図示しないｎ型半導体ブロック１１−９のｐ側電極１４−１はｐ側マトリクス配線４−９に接続される。また、ｎ型半導体ブロック１１−１において、ｐ側電極１４−２はｐ側マトリクス配線４−４に接続され、ｐ側電極１４−３はｐ側マトリクス配線４−５に接続される。同様に、図示しないｎ型半導体ブロック１１−４において、ｐ側電極１４−２はｐ側マトリクス配線４−７に接続され、ｐ側電極１４−３はｐ側マトリクス配線４−８に接続され、また図示しないｎ型半導体ブロック１１−５において、ｐ側電極１４−２はｐ側マトリクス配線４−９に接続され、ｐ側電極１４−３はｐ側マトリクス配線４−１に接続される。なお、ＬＥＤアレイ３１の製造工程は、上記第１の実施形態と同様である。
【００４０】
このように第２の実施形態によれば、ｎ側パッド電極１５ｂをｐ型半導体層１３に対してｐ側電極１４と同じ側に設けた構造とすることにより、上記第１の実施形態よりもチップサイズを小さくすることができる。
【００４１】
第３の実施形態
図１５は本発明の第３の実施形態のＬＥＤアレイ４１の構造を示す上面図である。なお、図１５において、図１および図１４と同じものには同一符号を付してある。第３の実施形態のＬＥＤアレイ４１は、図１に示すＬＥＤアレイ１において、ｎ側電極１５をｎ側コンタクト電極５５ａとｎ側パッド電極５５ｂからなるｎ側電極５５とし、またｐ側電極１４をｐ側電極５４とし、ｐ側マトリクス配線４をｐ側マトリクス配線４４としたものである。
【００４２】
ＬＥＤアレイ４１は、ｎ側電極５５のｎ側コンタクト電極５５ａとｎ側パッド電極５５ｂとを同一の導電膜材料により一体形成することにより、ｎ側電極５５を単一層構造としている点が従来のＬＥＤアレイとは異なる。ｎ側コンタクト電極５５ａおよびｎ側パッド電極５５ｂとなる導電膜としては、ｎ型半導体ブロック１１にオーミックコンタクトできる導電膜、例えばＡｕ膜あるいはＡｕ合金膜を用いる。上記のＡｕ合金膜としては、Ｔｉ／Ｐｔ／Ａｕ膜、またはΑｕＧｅＮｉ／Ａｕ膜、またはΑｕＧｅ／Ｎｉ／Ａｕ膜、等がある。また、ｐ側電極５４には、ｎ側電極５５と同じ導電膜材料を用いても良いし、異なる導電膜材料を用いても良い。なお、ＬＥＤアレイ４１の動作は、上記第１の実施形態のＬＥＤアレイ１と同じである。
【００４３】
図１５に示す第３の実施形態のＬＥＤアレイ４１の製造工程を以下に説明する。図１６ないし図２０はＬＥＤアレイ４１の製造工程の一例を示す図である。それぞれの図において、（ａ）は上面図、（ｂ）は（ａ）におけるＡ−Ａ’間の断面図、（ｃ）は（ａ）におけるＢ−Ｂ’間の断面図である。
【００４４】
まず図１６に示すように、上記第１の実施形態における図２ないし図８に示した製造工程と同様にして、半絶縁性ＧａＡｓ基板からなる高抵抗半導体基板２ｂ上にｎ型のＡｌＧａＡｓエピタキシャル層からなるｎ型半導体基板２ｂを形成した半導体基板２を作製し、ｎ型半導体基板２ａの表面に、拡散マスク２５（第１層間絶縁膜１２）、および第１開口部１６ａを形成し、Ｚｎ固相拡散法によりｎ型半導体基板２ａの第１開口部１６ａの領域にｐ型半導体層１３を形成し、さらに第１層間絶縁膜１２にｎ側開口部１７を形成する。
【００４５】
次に図１７に示すように、ｎ側開口部１７の形成が済んだｎ型半導体基板２ａ表面に、ｐ側電極５４となる導電膜を成膜し、この導電膜をリフトオフ法によりパターニングし、ｐ型電極５４を形成する。このあと、シンター処理を施す。上記の導電膜としては、例えばＡｌ膜を用いる。もちろん、上記第１の実施形態のようにＡｕ合金を用いても良い。
【００４６】
次に図１８に示すように、ｐ型電極５４の形成が済んだｎ型半導体基板２ａ表面に、ｎ側電極５５（ｎ側コンタクト電極５５ａおよびｎ側パッド電極５５ｂ）となる導電膜を成膜し、この導電膜をリフトオフ法によりパターニングし、単一層構造のｎ側電極５５を形成する。このあと、シンター処理を施す。ｎ側コンタクト電極５５ａは、ｎ側開口部１７全面を覆うように形成され、ｎ側開口部１７においてｎ型半導体基板２ａにオーミック接続している。またｎ側コンタクト電極５５ａと一つながりのｎ側パッド電極５５ｂは、ｐ型半導体層１３に対してｐ側電極５４と反対側の第１層間絶縁膜１２上に形成されている。ｎ型電極５５となる導電膜としては、例えば上述したＡｕ合金膜を用いる。
【００４７】
このように、ＬＥＤアレイ４１の製造工程は、同一の導電膜材料（この例ではＡｕ合金）により、ｎ側コンタクト電極５５ａおよびｎ側パッド電極５５ｂを同時に一体形成し、ｎ側電極５５を積層構造ではなく単一層構造に形成するという点が、従来のＬＥＤアレイの製造工程とは異なる。従来のように、ｎ側電極を積層形成する場合には、導電膜を成膜し、パターニングするという工程を２回実施する必要があったが、ＬＥＤアレイ４１のようにｎ側コンタクト電極５５ａおよびｎ側パッド電極５５ｂを同一の導電膜材料で形成し、ｎ側電極５５を単一層構造とすれば、上記成膜およびパターニング工程は１回で済み、工程を簡略化することができる。
【００４８】
次に図１９に示すように、上記第１の実施形態の図１１および図１２に示した手順と同様にして、ｎ型電極５５の形成が済んだ半導体基板２に、ブロック分離溝３を形成し、この上に第２層間絶縁膜１８を形成し、この第２層間絶縁膜１８に第２開口部１６ｂと、ｐ側パッド開口部１９と、ｎ側パッド開口部２０と、ヴィアホール２１とを形成する。
【００４９】
最後に図２０に示すように、第２層間絶縁膜１８のパターニングが済んだ半導体基板２全面に、ｐ側マトリクス配線４４となる導電膜を成膜し、この導電膜をリフトオフ法によりパターニングし、ｐ側マトリクス配線４４を形成する。このあとシンター処理を施す。ｐ型マトリクス配線４４となる導電膜としては、例えばＡｌ膜を用いる。もちろん、ｐ側マトリクス配線４４となる導電膜は、ｐ側電極５４にオーミック接続でき、接続部で断線を生じないものであれば、Ａｌ膜でなくても良い。以上のようにして、図１５に示すＬＥＤアレイ４１が製造される。
【００５０】
このように第３の実施形態によれば、ｎ側コンタクト電極５５ａとｎ側パッド電極５５ｂとを同一の導電膜により同一の工程で一体形成し、ｎ側電極５５を単一層構造とすることにより、製造工程の簡略化を図ることができ、従って低コストを実現することができる。また、ｎ側コンタクト電極５５ａとｎ側パッド電極５５ｂとを同一の工程で形成することにより、基板（ウエハ）間での特性ばらつきを減少させることができる。
【００５１】
なお、上記第３の実施形態のＬＥＤアレイ４１はｐ側電極とｎ側パッド電極がｐ型半導体層に対して反対側に形成されている構造であるが、ｎ側パッド電極をｐ型半導体層に対してｐ側電極と同じ側に設けても良い。
【００５２】
第４の実施形態
図２１は本発明の第４の実施形態のＬＥＤアレイ５１の構造を示す上面図である。なお、図２１において、図１、図１４、図１５と同じものには同一符号を付してある。ＬＥＤアレイ５１は、図１５に示した第３の実施形態のＬＥＤアレイ４１において、ｎ側パッド電極５５ｂを、ｐ型半導体層１３に対してｐ側電極５４と同じ側に設けたものである。これに従い、図１４に示した上記第２の実施形態のＬＥＤアレイ３１と同様に、ｎ型半導体ブロック１１における３個のｐ側電極５４のうち、ｐ側パッド電極５４ｂを有するｐ側電極５４が２個から１個に減っている。すなわち、ｎ型半導体ブロック１１においてｐ側電極５４−１だけがｐ側パッド電極１４ｂを有する。なお、ＬＥＤアレイ５１の動作は、上記第２の実施形態のＬＥＤアレイ３１と同じである。また、ＬＥＤアレイ５１の製造工程は、上記第３の実施形態と同様である。
【００５３】
このように第４の実施形態によれば、ｎ側パッド電極５５ｂをｐ型半導体層１３に対してｐ側電極５４と同じ側に設けた構造とすることにより、上記第３の実施形態よりもチップサイズを小さくすることができる。
【００５４】
第５の実施形態
図２２は本発明の第５の実施形態のＬＥＤアレイ６１の構造を示す上面図である。なお、図２２において、図１、図１４、図１５、図２１と同じものには同一符号を付してある。第５の実施形態のＬＥＤアレイ６１は、図１に示すＬＥＤアレイ１において、ｎ側電極１５をｎ側コンタクト電極５５ａとｎ側パッド電極５５ｂからなるｎ側電極５５としたものである。
【００５５】
ＬＥＤアレイ６１は、ｎ側電極５５のｎ側コンタクト電極５５ａとｎ側パッド電極５５ｂとを同一の導電膜材料により一体形成することにより、ｎ側電極５５を単一層構造とし、かつｎ側電極５５とｐ側電極１４と同一の導電膜材料により形成している点が従来のＬＥＤアレイとは異なる。ｎ側コンタクト電極５５ａ、ｎ側パッド電極５５ｂ、およびｐ側電極１４となる導電膜としては、ｎ型半導体ブロック１１とｐ型半導体層１３のいずれにも、オーミックコンタクトできる導電膜、例えばＡｕ膜あるいはＡｕ合金膜を用いる。上記のＡｕ合金膜としては、Ｔｉ／Ｐｔ／Ａｕ膜、またはΑｕＧｅＮｉ／Ａｕ膜、またはΑｕＧｅ／Ｎｉ／Ａｕ膜、等がある。なお、ＬＥＤアレイ６１の動作は、上記第１の実施形態のＬＥＤアレイ１と同じである。
【００５６】
図２２に示す第５の実施形態のＬＥＤアレイ６１の製造工程を以下に説明する。図２３ないし図２６はＬＥＤアレイ６１の製造工程の一例を示す図である。それぞれの図において、（ａ）は上面図、（ｂ）は（ａ）におけるＡ−Ａ’間の断面図、（ｃ）は（ａ）におけるＢ−Ｂ’間の断面図である。
【００５７】
まず図２３に示すように、上記第１の実施形態における図２ないし図８に示した製造工程と同様にして、半絶縁性ＧａＡｓ基板からなる高抵抗半導体基板２ｂ上にｎ型のＡｌＧａＡｓエピタキシャル層からなるｎ型半導体基板２ｂを形成した半導体基板２を作製し、ｎ型半導体基板２ａの表面に、拡散マスク２５（第１層間絶縁膜１２）、および第１開口部１６ａを形成し、Ｚｎ固相拡散法によりｎ型半導体基板２ａの第１開口部１６ａの領域にｐ型半導体層１３を形成し、さらに第１層間絶縁膜１２にｎ側開口部１７を形成する。
【００５８】
次に図２４に示すように、ｎ側開口部１７の形成が済んだｎ型半導体基板２ａ表面に、ｎ側電極５５（ｎ側コンタクト電極５５ａおよびｎ側パッド電極５５ｂ）およびｐ側電極１４となる導電膜を成膜し、この導電膜をリフトオフ法によりパターニングし、ｎ側電極５５およびｐ側電極１４を形成する。このあと、シンター処理を施す。上記の導電膜としては、例えば上述したＡｕ合金膜を用いる。
【００５９】
このように、ＬＥＤアレイ６１の製造工程は、同一の導電膜材料（この例ではＡｕ合金）により、ｎ側コンタクト電極５５ａ、ｎ側パッド電極５５ｂ、およびｐ側電極１４を同時に形成し、ｎ側電極５５を単一層構造に形成するという点が、従来のＬＥＤアレイの製造工程とは異なる。従来は、ｐ側電極および積層構造のｎ側電極を形成するのに、導電膜を成膜し、パターニングするという工程を計３回実施する必要があったが、ＬＥＤアレイ６１のようにｎ側電極５５およびｐ側電極１４を同一の導電膜材料で形成し、ｎ側電極５５を単一層構造とすれば、上記成膜およびパターニング工程は１回で済み、工程を簡略化することができる。
【００６０】
次に図２５に示すように、上記第１の実施形態の図１１および図１２に示した手順と同様にして、ｎ型電極５５の形成が済んだｎ型半導体基板２ａに、ブロック分離溝３を形成し、この上に第２層間絶縁膜１８を形成し、この第２層間絶縁膜１８に第２開口部１６ｂと、ｐ側パッド開口部１９と、ｎ側パッド開口部２０と、ヴィアホール２１とを形成する。
【００６１】
最後に図２６に示すように、第２層間絶縁膜１８のパターニングが済んだ半導体基板２全面に、ｐ側マトリクス配線４となる導電膜を成膜し、この導電膜をリフトオフ法によりパターニングし、ｐ側マトリクス配線４を形成する。このあとシンター処理を施す。以上のようにして、図２２に示すＬＥＤアレイ６１が製造される。
【００６２】
このように第５の実施形態によれば、ｐ側電極１４とｎ側コンタクト電極５５ａとｎ側パッド電極５５ｂとを同一の導電膜により同一工程材料で形成することにより、上記第１ないし第４の実施形態よりもさらに製造工程の簡略化を図ることができ、従って低コストを実現することができる。また、ｐ側電極１４とｎ側コンタクト電極５５ａとｎ側パッド電極５５ｂとを同一の工程で形成することにより、基板（ウエハ）間での特性ばらつきをさらに減少させることができる。
【００６３】
第６の実施形態
図２７は本発明の第６の実施形態のＬＥＤアレイ７１の構造を示す上面図である。なお、図２７において、図１、図１４、図１５、図２１、図２２と同じものには同一符号を付してある。ＬＥＤアレイ７１は、半導体基板２上に複数のＬＥＤ８０を一列に配置した、６００［ＤΡＩ］対応のＬＥＤアレイである。またＬＥＤアレイ７１は、ＬＥＤ８０のｐ側電極１４とｎ側電極５５とを、半導体基板２の同一面に形成した構造である。この６００［ＤΡＩ］対応のＬＥＤアレイ７１においては、上記第１の実施形態のＬＥＤアレイ１のような１２００［ＤΡＩ］のＬＥＤアレイと異なり、全てのｐ側電極がｐ側パッド電極を有する構成であるため、分離溝、ｐ側マトリクス配線、および第２層間絶縁膜を形成する必要がない。なお、ＬＥＤアレイ７１は、第１導電型をｎ型、第２導電型をｐ型としたＬＥＤアレイである。
【００６４】
半導体基板２のｎ型半導体基板２ａには、一列にＱ（Ｑは正の整数）個のＬＥＤ１０が形成されている。図２７では、Ｑ＝９である。ｎ型半導体基板２ａには、図１に示す上記第１の実施形態のＬＥＤアレイ１と同様に、ｐ型半導体層１３が一列にＱ個形成されている。また、ｎ型半導体基板２ａ上には、第１開口部１６ａとｎ側開口部１７とを有する第１層間絶縁膜１２が形成されている。第１層間絶縁膜１２上には、Ｑ個のｐ側電極１４と、ｎ側コンタクト電極５５ａと、ｎ側パッド電極５５ｂとが形成されている。ｐ側電極１４は、第１開口部１６ａにおいてｐ型半導体層１３と接続している。ｎ側コンタクト電極５５ａは、ｎ側開口部１７全面を覆うように形成され、ｎ側開口部１７においてｎ型半導体基板２ａにオーミック接続している。またｎ側コンタクト電極５５ａと一つながりのｎ側パッド電極５５ｂは第１層間絶縁膜１２上に形成されている。ｎ側コンタクト電極５５ａとｎ側パッド電極５５ｂとは、単一層構造のｎ側電極５５を構成している。
【００６５】
ＬＥＤ８０は、Ｑ個のＬＥＤ８０に共通なｎ型半導体基板２ａと、このｎ型半導体基板２ａに個別に形成されたｐ型半導体層１３と、ｐ型半導体層１３に個別に形成されたｐ型電極１４と、Ｑ個のＬＥＤ８０に共通に形成されたｎ型電極５５とにより構成されている。ｐ型電極１４とｎ型電極５５の間に電圧を印加すると、ｐ型半導体層１３とｎ型半導体基板２ａとの接合面で発光現象が起こり、この発光光がｐ型半導体層１３の表面から外部に放射される。
【００６６】
従来、６００［ＤＰＩ］以下のＬＥＤアレイにおいては、高抵抗半導体基板がないｎ型半導体基板を用い、このｎ型半導体基板の表面にｐ型半導体層およびｐ側電極を形成し、ｎ型半導体基板の裏面を研磨し、この裏面全面にｐ型電極と異なる導電膜によりｎ側電極を形成していた。しかし、ＬＥＤアレイ７１においては、半導体基板２の同一面に、同一の導電膜材料からなるｐ側電極１４とｎ側電極５５とを同時に、すなわち１回の導電膜成膜工程およびそのパターニング工程により形成する。これにより、半導体基板の裏面を研磨する工程、および半導体基板の裏面にｎ側電極となる導電膜を形成する工程を省略することができる。ｐ側電極１４およびｎ側電極５５となる導電膜としては、ｐ型半導体層１３とｎ型半導体基板２ａのいずれにもオーミックコンタクトできる導電膜、例えばＡｕ膜あるいはＡｕ合金膜を用いる。上記のＡｕ合金膜としては、Ｔｉ／Ｐｔ／Ａｕ膜、またはΑｕＧｅＮｉ／Ａｕ膜、またはΑｕＧｅ／Ｎｉ／Ａｕ膜、等がある。
【００６７】
このように第６の実施形態によれば、従来ｎ型半導体基板の裏面に形成していたｎ側電極をｐ側電極およびｐ型半導体層と同じ面に形成し、ｐ側電極１４とｎ側電極５５とを同一の導電膜により同一工程で形成することにより、製造工程を簡略化することができ、従って低コスト化を実現することができる。
【００６８】
本発明の実施の形態においては、ＬＥＤアレイのｐｎ接合構造として、同一結晶から構成されているホモ接合構造について述べたが、異なる材料が結合したヘテロ接合構造についても、本発明は適用できる。
【００６９】
【発明の効果】
以上説明したように本発明のＬＥＤアレイによれば、ｎ側コンタクト電極とｎ側パッド電極、あるいはｎ側コンタクト電極とｎ側パッド電極とｐ側電極を同一の導電膜により同一工程で形成することにより、製造工程を簡略化することができ、従って低コスト化を実現することができるという効果がある。また、基板（ウエハ）間での特性ばらつきを減少させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＬＥＤアレイの構造を示す上面図である。
【図２】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その１）。
【図３】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その２）。
【図４】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その３）。
【図５】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その４）。
【図６】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その５）。
【図７】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その６）。
【図８】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その７）。
【図９】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その８）。
【図１０】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その９）。
【図１１】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その１０）。
【図１２】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その１１）。
【図１３】本発明の第１の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その１２）。
【図１４】本発明の第２の実施形態のＬＥＤアレイの構造を示す上面図である。
【図１５】本発明の第３の実施形態のＬＥＤアレイの構造を示す上面図である。
【図１６】本発明の第３の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その１）。
【図１７】本発明の第３の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その２）。
【図１８】本発明の第３の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その３）。
【図１９】本発明の第３の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その４）。
【図２０】本発明の第３の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その５）。
【図２１】本発明の第４の実施形態のＬＥＤアレイの構造を示す上面図である。
【図２２】本発明の第５の実施形態のＬＥＤアレイの構造を示す上面図である。
【図２３】本発明の第５の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その１）。
【図２４】本発明の第５の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その２）。
【図２５】本発明の第５の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その３）。
【図２６】本発明の第５の実施形態のＬＥＤアレイの製造工程の一例を示す図である（その４）。
【図２７】本発明の第６の実施形態のＬＥＤアレイの構造を示す上面図である。
【図２８】従来の６００［ＤＰＩ］以下対応のＬＥＤアレイの構造を示す図である。
【図２９】従来の１２００［ＤＰＩ］対応のＬＥＤアレイの構造を示す図である。
【符号の説明】
１，３１，４１，５１，６１，７１ＬＥＤアレイ、２ａｎ型半導体基板、１３ｐ型半導体層、１４，５４ｐ側電極、１５，５５ｎ側電極、１５ａ，５５ａｎ側コンタクト電極、１５ｂ，５５ｂｎ側パッド電極。[0001]
BACKGROUND OF THE INVENTION
The present invention provides an LED array in which a plurality of LEDs (light emitting diodes) are formed on the same semiconductor substrate. I In particular, an LED array in which an electrode connected to the semiconductor substrate of the first conductivity type and an electrode connected to the semiconductor layer of the second conductivity type are formed on the surface of the semiconductor substrate on the side where the LED is formed. I Related.
[0002]
[Prior art]
A light emitting diode (hereinafter simply referred to as LED) array is used as an exposure light source (print head) of a photosensitive drum in an electrophotographic printer. FIG. 28 is a view showing an example of the structure of a conventional LED array, in which (a) is a top view and (b) is a cross-sectional view taken along line AA ′ in (a). The LED array shown in FIG. 28 corresponds to 600 [DPI] ([Dot / Inch]) or less, and has a configuration in which LEDs 110 are arranged in a row on an n-type semiconductor substrate 102.
[0003]
In FIG. 28, a plurality of p-type semiconductor layers 113 are formed on an n-type semiconductor substrate 102, and an interlayer insulating film 112 having an opening 116 is formed on the surface of the n-type semiconductor substrate 102. A plurality of p-side electrodes (individual electrodes) 114 that are individually connected to the p-type semiconductor layer 113 in the openings 116 are formed on the interlayer insulating film 112. An n-side electrode (common electrode) 115 is formed on the entire back surface of the n-type semiconductor substrate 102. When a voltage is applied between the p-side electrode 114 and the n-side electrode 115, the LED 110 generates a light emission phenomenon at the junction surface between the n-type semiconductor substrate 102 and the p-type semiconductor layer 113, and the emitted light is converted into the p-type semiconductor layer 113. Radiates from the surface to the outside. The p-side electrode 114 is formed of an aluminum (Al) film or an Al alloy film, and the n-side electrode 115 is formed of a gold (Au) film or an Au alloy film.
[0004]
However, in the case of an ultra-high-density LED array of 1200 [DPI] or more, the pitch of the p-side electrode and the space for routing the p-side electrode are narrowed, so a bonding pad (p-side pad electrode) is provided for each p-side electrode. It becomes difficult to provide. Therefore, in a 1200 [DPI] compatible LED array, the structure shown in FIG. 29 is adopted to reduce the number of p-side pad electrodes. FIG. 29A is a top view showing an example of a conventional LED array compatible with 1200 [DPI]. FIG. 29B is a cross-sectional view taken along the line AA ′ in FIG. 29A, and FIG. 29C is a cross-sectional view taken along the line BB ′ in FIG.
[0005]
In the LED array shown in FIG. 29, a plurality of LEDs are respectively formed in a plurality of n-type semiconductor blocks 111 that are separated from each other by a high-resistance semiconductor substrate 132 and a separation groove 103. The n-type semiconductor block 111 includes a plurality of p-type semiconductor layers 113, a p-side electrode 144 individually connected to the p-type semiconductor layer 113, an n-side contact electrode 145a connected to the n-type semiconductor block 111, and an n-side An n-side pad electrode 145b connected to the contact electrode 145a is formed. Of the plurality of p-side electrodes 144 in the block, only a predetermined number of p-side electrodes have the p-side pad electrode 144b (in FIG. 29, one p-side pad electrode 144b is formed per block). The n-side electrode 145 configured by the n-side contact electrode 145a and the n-side pad electrode 145b is an electrode common to the LEDs in the block. Further, a p-side matrix wiring 104 connected to the predetermined p-side electrode 144 between the blocks at the via hole 121 is formed, and this p-side matrix wiring 104 allows the p-side electrode 144 having no p-side pad electrode to be another n-type. The p-side electrode 144 having the p-side pad electrode of the semiconductor block 111 is connected. A first interlayer insulating film 142 is formed between the n-type semiconductor block 111 and the p-side matrix wiring 104, and a second interlayer insulating film 148 is formed between the p-side matrix wiring 104 and the p-side electrode 144. Is formed.
[0006]
[Problems to be solved by the invention]
However, in the conventional LED array, the p-side electrode and the n-side electrode are separately formed of different conductive film materials. In the LED array shown in FIG. 29, the n-side contact electrode, the n-side pad electrode, Are further separately formed, resulting in a problem that the number of manufacturing steps increases and the manufacturing cost increases.
[0007]
The present invention solves such a conventional problem, and an object thereof is to provide an LED array and a method for manufacturing the same that can reduce the cost and simplify the manufacturing process.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, an LED array of the present invention includes a number of second conductivity type semiconductor layers formed on a first conductivity type semiconductor substrate, and a surface of the semiconductor substrate on the side where the semiconductor layer is formed. A first conductive side electrode comprising a first conductive side contact electrode connected to the semiconductor substrate and a first conductive side pad electrode connected to the first conductive side contact electrode; and the semiconductor substrate on the side where the semiconductor layer is formed In an LED array having, on the surface, a second conductive side electrode comprising a second conductive side contact electrode connected to the second conductive type semiconductor layer and a second conductive side pad electrode connected to the second conductive side contact electrode , The second conductive side electrode is selectively connected to a matrix wiring crossing the second conductive side electrode provided on the same side as the second conductive side pad electrode with respect to the second conductive type semiconductor layer sequence. Matrix wiring structure, The first conductive side electrode has a layer structure in which the first conductive side contact electrode and the first conductive side pad electrode are integrally formed of the same conductive film, The first conductive side contact electrode is provided on a side opposite to the second conductive side pad electrode with respect to the second conductive type semiconductor layer sequence; The first conductive side pad electrode But The above From the first conductive side contact electrode On the same side as the second conductive side pad electrode with respect to the second conductive type semiconductor layer sequence Pulled out It is provided. Of course, the first conductive side contact electrode, the first conductive side pad electrode, and the second conductive side electrode may be formed of the same conductive film. As the conductive film, for example, an Au film or an Au alloy film is used.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
FIG. 1 is a top view showing the structure of the LED array 1 according to the first embodiment of the present invention. The LED array 1 is a 1200 [DΡI] compatible LED array in which a plurality of LEDs 10 are formed in n-type semiconductor blocks 11 arranged in a line on a semiconductor substrate 2. The LED array 1 has a structure in which the p-side electrode 14 and the n-side electrode 15 of the LED 10 are formed on the same surface of the semiconductor substrate 2. The semiconductor substrate 2 is obtained by forming an n-type semiconductor substrate 2a such as an epitaxial layer on a high resistance semiconductor substrate 2b. The n-type semiconductor block 11 is obtained by dividing the n-type semiconductor substrate 2a. The n-type semiconductor block 11 is electrically separated from each other by a high resistance semiconductor substrate 2 b and a separation groove (etching groove) 3. The LED array 1 is an LED array in which the first conductivity type is n-type and the second conductivity type is p-type.
[0013]
In the n-type semiconductor block 11, N (N is a positive integer) LEDs 10 are formed in a line. In FIG. 1, N = 3. In the n-type semiconductor block 11, N p-type semiconductor layers (p-type semiconductor regions) 13 are formed in a line by a diffusion method or the like. A first interlayer insulating film 12 is formed on the n-type semiconductor block 11. In the first interlayer insulating film 12, a first opening 16 a that exposes almost the entire surface of the p-type semiconductor layer 13 and an n-side opening 17 that exposes the surface of the n-type semiconductor block 11 are formed.
[0014]
On the first interlayer insulating film 12, N p-side electrodes 14, an n-side contact electrode 15a, and an n-side pad electrode 15b are formed. The p-side electrode 14 is connected to the p-type semiconductor layer 13 in the first opening 16a. The n-side contact electrode 15 a is formed on the n-side opening 17 and is connected to the n-type semiconductor block 11. The n-side pad electrode 15b is formed so that a part thereof overlaps with the n-side contact electrode 15a and is connected to the n-side contact electrode 15a. The n-side contact electrode 15a and the n-side pad electrode 15b constitute an n-side electrode 15 having a laminated structure.
[0015]
A second interlayer insulating film 18 is formed on the first interlayer insulating film 12 on which the p-side electrode 14 and the n-side electrode 15 are formed. The second interlayer insulating film 18 includes a second opening 16b exposing almost the entire first opening 16a, a p-side pad opening 19 exposing the pad electrode of the p-side electrode 14, and an n-side pad electrode. An n-side pad opening 20 that exposes 15b and a via hole 21 that exposes a portion of the p-side electrode 14 formed on the first interlayer insulating film 12 are formed. The first opening portion 16a and the second opening portion 16b constitute the p-side opening portion 16. Further, M (M is an integer equal to or greater than N) p-side matrix wirings 4 are formed on the second interlayer insulating film 18. In the LED array 1 of FIG. 1, M = 9. The p-side matrix wiring 4 is formed over all the n-type semiconductor blocks 11 and is connected to the p-side electrode 14 in the via hole 21.
[0016]
The LED 10 includes an n-type semiconductor block 11 common to the N LEDs 10, a p-type semiconductor layer 13 individually formed on the n-type semiconductor block 11, and a p-type electrode individually formed on the p-type semiconductor layer 13. 14 and an n-type electrode 15 formed in common to the N LEDs 10 in the n-type semiconductor block 11. The depth dimension of the p-type semiconductor layer 13 is smaller than the thickness dimension of the n-type semiconductor block 11. Accordingly, the p-type semiconductor layer 13 is formed in a floating island shape on the n-type semiconductor block 11. When a voltage is applied between the p-type electrode 14 and the n-type electrode 15, a light emission phenomenon occurs at the joint surface between the p-type semiconductor layer 13 and the n-type semiconductor block 11, and this emitted light is emitted from the surface of the p-type semiconductor layer 13. Radiated to the outside.
[0017]
In the LED array 1, the p-side electrode 14 and the n-side contact electrode 15 are formed of the same conductive film material, which is different from the conventional LED array. As the conductive film to be the p-side electrode 14 and the n-side contact electrode 15, a conductive film capable of ohmic contact, for example, an Au film or an Au alloy film is used for both the p-type semiconductor layer 13 and the n-type semiconductor block 11. Here, the Au alloy film includes a laminated metal film or a laminated alloy film. As the Au alloy film, a laminated metal film of titanium (Ti), platinum (Pt), and Au (hereinafter referred to as a Ti / Pt / Au film), or u, germanium (Ge), nickel (Ni). A laminated alloy film (hereinafter referred to as ΑuGeNi / Au film) or a laminated alloy film of Αu and Ge alloy film, Ni film and Au film (referred to as ΑuGe / Ni / Au film). ), Etc.
[0018]
A manufacturing process of the LED array 1 of the first embodiment shown in FIG. 1 will be described below. 2 to 13 are diagrams showing an example of the manufacturing process of the LED array 1. In each figure, (a) is a top view and (b) is a cross-sectional view taken along the line AA ′ in (a). 8C is a cross-sectional view taken along the line BB ′ in FIG. 8A, and FIG. 10C is a cross-sectional view taken along the line BB ′ in FIG.
[0019]
First, as shown in FIG. 2, a semiconductor substrate 2 having an n-type semiconductor substrate 2a on a high-resistance semiconductor substrate 2b is fabricated. Here, a semi-insulating GaAs substrate is used as the high resistance semiconductor substrate 2b. An n-type AlGaAs layer is epitaxially grown on the semi-insulating GaAs substrate, and this AlGaAs epitaxial layer is used as an n-type semiconductor substrate 2a. The thickness of the n-type semiconductor substrate 2a (n-type epitaxial layer) is, for example, about 3 [μm].
[0020]
Next, as shown in FIG. 3, a first interlayer insulating film 12 to be a diffusion mask 25 is formed on the surface of the n-type semiconductor substrate 2a, and this first interlayer insulating film 12 is patterned by photolithography and etching methods. One opening 16a and a diffusion mask 25 are formed. For example, an aluminum nitride film (AlN film) is used as the first interlayer insulating film 12 (diffusion mask 25). This AlN film is formed by sputtering, and the film thickness is, for example, about 500 to 3000 [Å].
[0021]
Next, as shown in FIGS. 4 to 6, a p-type semiconductor layer 13 is formed on the n-type semiconductor 2a. Here, a Zn solid phase diffusion method is used. That is, the n-type diffusion source film 26 is formed on the surface of the n-type semiconductor substrate 2a where the first opening 16a has been formed, and the anneal cap film 27 is further formed thereon. As the n-type diffusion source film 26, for example, ZnO-SiO ₂ A mixed film is formed. This ZnO-SiO ₂ The mixed film consists of zinc oxide (ZnO) and silicon oxide (SiO ₂ ) And 1: 1, and is formed by sputtering. As the annealing cap film 27, for example, a silicon nitride film (SiN film) formed by a CVD method is used. ZnO-SiO above ₂ The film thickness of the mixed film is, for example, about 500 to 3000 [Å], and the film thickness of the SiN film is, for example, about 500 to 3000 [Å].
[0022]
Subsequently, the n-type semiconductor substrate 2a on which the annealing cap film 27 has been formed is subjected to high-temperature annealing to diffuse Zn from the n-type diffusion source film 26 into the n-type semiconductor substrate 2a. In the first opening 16a, Zn diffuses into the n-type semiconductor substrate 2a. However, in the region where the diffusion mask 25 is formed, Zn does not diffuse, so that the first opening 16a of the n-type semiconductor substrate 2a does not diffuse. A p-type semiconductor layer 13 is selectively formed in the corresponding region. The conditions for the high-temperature annealing are, for example, an annealing temperature of 700 [° C.] and an annealing time of 2 hours under nitrogen atmospheric pressure. Under this annealing condition, the depth is about 1 [μm] and the surface Zn concentration is 10 ²⁰ [Cm ^Three ] Of the p-type semiconductor layer 13 is formed. Since the thickness of the n-type semiconductor substrate 2a is about 3 [μm] as described above, the depth dimension of the p-type semiconductor layer is smaller than the thickness dimension of the n-type semiconductor substrate 2a. The annealing cap film 27 prevents Zn from diffusing into the annealing atmosphere.
[0023]
Next, as shown in FIG. 7, in the n-type semiconductor substrate 2a in which the p-type semiconductor layer 13 has been formed, the diffusion source film 26 and the anneal cap film 27 formed on the surface are formed by, for example, a selective wet etching method. The entire surface is removed, leaving only the first interlayer insulating film 12 (diffusion mask 25). As the etchant, a liquid that does not selectively etch the first interlayer insulating film 12, for example, buffered hydrofluoric acid is used.
[0024]
Next, as shown in FIG. 8, in the n-type semiconductor substrate 2a from which the diffusion source film 26 and the annealing cap film 27 have been removed, an n-side opening 17 is formed in the interlayer insulating film 12 by photolithography and etching. The n-side opening 17 is formed in a region where the n-type contact electrode 15a is to be formed, and is for connecting the n-type contact electrode 15a formed thereafter to the n-type semiconductor substrate 2a. As a result, the first insulating portion 16a that opens the surface of the p-type semiconductor layer 13 and the n-side opening portion 17 that opens the surface of the n-type semiconductor substrate 2a are formed in the interlayer insulating film 12.
[0025]
Next, as shown in FIG. 9, a conductive film to be the p-side electrode 14 and the n-side contact electrode 15a is formed on the entire surface of the n-type semiconductor substrate 2a where the n-side opening 17 has been formed. Patterning is performed by the lift-off method to form the p-side electrode 14 and the n-side contact electrode 15a. That is, a photoresist pattern is formed in which a region other than the regions where the p-side electrode 14 and the n-side contact electrode 15a are to be formed is formed, and a conductive film to be the p-side electrode 14 and the n-side contact electrode 15a is formed on the entire surface. Then, the photoresist and the conductive film formed thereon are lifted off to form the p-side electrode 14 and the n-type contact electrode 15a. The p-side electrode 14 is formed so that a part thereof overlaps the surface of the p-semiconductor layer 13 of the first opening 16a, and the n-type contact electrode 15a is formed so as to cover the entire surface of the n-side opening 17. The As the conductive film to be the p-side electrode 14 and the n-type contact electrode 15a, for example, the above-described Au alloy film is used. Thereafter, a sintering process for making the p-side electrode 14 ohmic-connect to the p-type semiconductor layer 13 in the first opening 16a and to make the n-side contact electrode 15a ohmic-connect to the n-type semiconductor substrate 2a in the n-side opening 17 ( Heat treatment).
[0026]
Thus, the manufacturing process of the LED array 1 is that the p-side electrode 14 and the n-side contact electrode 15a are simultaneously formed of the same conductive film material (Au alloy in this example). It is different from the process. In the case where the p-side electrode and the n-side contact electrode are formed of different conductive film materials as in the prior art, it has been necessary to perform the process of forming a conductive film and patterning it twice, but the LED array 1 If the p-side electrode 14 and the n-side contact electrode 15a are formed of the same conductive film material as described above, the film formation and patterning steps can be performed only once, and the steps can be simplified.
[0027]
Next, as shown in FIG. 10, a conductive film to be the n-side pad electrode 15b is formed on the n-type semiconductor substrate 2a on which the p-type electrode 14 and the n-type contact electrode 15a have been formed, and this conductive film is lifted off. Patterning is performed by the method to form the n-side pad electrode 15b. After this, sinter processing is performed. The n-side pad electrode 15b is formed so that a part thereof overlaps with the n-side contact electrode 15a, and is ohmically connected to the n-side contact electrode 15a in the overlap portion. The n-side contact electrode 15a and the n-side pad electrode 15b constitute the n-side electrode 15 having a laminated structure.
[0028]
As the conductive film to be the n-side pad electrode 15b, for example, the same Au alloy film as the n-side contact electrode 15a is used. Of course, for the n-type electrode pad electrode 15b, an Au film, another Au alloy film different from the n-side contact electrode 15a, or a metal or alloy other than the Au alloy may be used. However, it is necessary to be able to make ohmic contact with the n-side contact electrode 15a and not to cause disconnection due to electromigration or the like at the connection portion with the n-side contact electrode 15a. For example, when the n-side contact electrode 15a is formed by using an Al film for the n-side contact electrode 15a of the Au alloy film, a subsequent heat treatment (specifically, formation of the second interlayer insulating film 18 shown in FIG. 12) is performed. Due to the heat treatment in the process, Au may diffuse to the Al side at the connection portion between the Au alloy film and the Al film, resulting in disconnection.
[0029]
Next, as shown in FIG. 11, an isolation groove 3 reaching the high-resistance semiconductor substrate 2b is formed in the n-type semiconductor substrate 2a in which the n-side electrode 15 has been formed, and the n-type semiconductor substrate 2a is formed in the n-type semiconductor block 11. To divide. That is, the first interlayer insulating film 12 and the n-type semiconductor substrate 2a therebelow in the region where the separation trench is to be formed are etched by photolithography and etching methods to expose the high resistance semiconductor substrate 11b. As a result, the n-type semiconductor blocks 11 are electrically separated from each other by the separation groove 3 and the high-resistance semiconductor substrate 2b. For the n-type semiconductor block 11 (n-type semiconductor substrate 2a) having a thickness of about 3 [μm] and the first interlayer insulating film 12 having a thickness of about 500 to 3000 [Å], the depth of the isolation trench 3 is, for example, about 3.5 [μm]. Further, the width of the separation groove 3 is limited by the interval between the p-type semiconductor layers 13. In the 1200 [DPI] LED array, the pitch dimension of the p-type semiconductor layer 13 is about 21 [μm], and the width of the separation groove 3 is 13 when the width of the p-type semiconductor layer 13 is about 8 [μm]. Must be less than [μm].
[0030]
Next, as shown in FIG. 12, a second interlayer insulating film 18 is formed on the entire surface of the semiconductor substrate 2 on which the isolation trench 3 has been formed, and the first opening 16a and the second interlayer insulating film 18 are formed in the second interlayer insulating film 18. A second opening 16b opening the same region, a p-side pad opening 19 opening the pad electrode portion of the p-side electrode 14, an n-side pad opening 20 opening the n-side pad electrode 15b, and a p-side electrode 14 via holes 21 are formed. For example, a polyimide film is used as the second interlayer insulating film 18. The polyimide film is formed and patterned as follows using, for example, polyimide that is dissolved in a photoresist developer (alkaline solution). A polyimide source is spin-coated on the semiconductor substrate 2 (wafer) and prebaked at about 100 [° C.]. Next, a photoresist is spin-coated on the pre-baked polyimide film, and the photoresist is exposed so that the opening and the via hole 21 become a pattern. When developing the photoresist, the polyimide film region where the resist is not formed is also removed, and the polyimide film is patterned. Next, the remaining resist is peeled off, and the patterned polyimide film is baked at about 350 [° C.].
[0031]
Finally, as shown in FIG. 13, a conductive film to be the p-side matrix wiring 4 is formed on the entire surface of the semiconductor substrate 2 on which the second interlayer insulating film 18 has been patterned, and this conductive film is patterned by a lift-off method. A p-side matrix wiring 4 is formed. Thereafter, sintering is performed, and the p-side matrix wiring 4 is ohmically connected to the p-side electrode 14 in the via hole 21. For example, an Au alloy film is used as the conductive film that becomes the p-type matrix wiring 4. Of course, the conductive film to be the p-side matrix wiring 4 may not be an Au alloy film as long as it can be ohmic-connected to the p-side electrode 14 and does not cause disconnection at the connection portion. As described above, the LED array 1 shown in FIG. 1 is manufactured.
[0032]
Next, the operation of the LED array 1 will be briefly described. The n-type semiconductor block 11 is designated as 11-1, 11-2, 11-3,... sequentially from the right side of FIG. In the n-type semiconductor block 11, the LEDs 10 are 10-1, 10-2, 10-3 in order from the right side of FIG. 1, and the p-side electrode 14 is 14-1, 14-2, in order from the right side of FIG. 14-3, and the p-side pad electrode 14b is 14b-1, 14b-2 in order from the right side of FIG. Further, the p-side matrix wiring 4 is designated as 4-1, 4-2... 4-9 in order from the lower side of FIG.
[0033]
In the n-type semiconductor block 11-1, the p-side electrode 14-1 is connected to the p-side matrix wiring 4-1, the p-side electrode 14-2 is connected to the p-side matrix wiring 4-2, and the p-side electrode 14 is connected. -3 is connected to the p-side matrix wiring 4-3. In the n-type semiconductor block 11-2, the p-side electrode 14-1 is connected to the p-side matrix wiring 4-4, and in the n-type semiconductor block 11-3, the p-side electrode 14-1 is connected to the p-side matrix wiring 4-7. Connected. Further, in the n-type semiconductor block 11-4 (not shown), as in the n-type semiconductor block 11-1, the p-side electrode 14-1 is connected to the p-side matrix wiring 4-1, and the p-side matrix wiring 4-2. The p-side electrode 14-3 is connected to the p-side matrix wiring 4-3.
[0034]
In n-type semiconductor blocks 11-1 to 11-3, p-side electrodes 14-1 and 14-2 have p-side pad electrodes. In n-type semiconductor blocks 11-4 to 11-6 (not shown), the p-side electrodes 14-2 and 14-3 have p-side pad electrodes, and in the n-type semiconductor blocks 11-7 to 11-9 (not shown) The p-side electrodes 14-1 and 14-3 have p-side pad electrodes.
[0035]
For example, to turn on the LED 10-1 of the n-type semiconductor block 11-1, the p-side electrode 14-1 (its p-side pad electrode 14b-1) of the n-type semiconductor block 11-1 and the n-type semiconductor block 11 are used. A voltage is applied to the −1 n-side electrode 15 (the n-side pad electrode 15b). At this time, if the LEDs 10-1 of the n-type semiconductor block 11-4 (not shown) are turned on simultaneously, the n-side electrode 15 of the n-type semiconductor block 11-4 is connected to the n-side electrode 15 of the n-type semiconductor block 11-1. What is necessary is just to make it the same electric potential. This is because the p-side electrode 14-1 of the n-type semiconductor block 11-4 is connected to the p-side electrode 14-1 of the n-type semiconductor block 11-1 by the p-side matrix wiring 4-1. . If the LED 10-1 of the n-type semiconductor block 11-4 is turned off while the LED 10-1 of the n-type semiconductor block 11-1 is turned on, the n-side electrode 15 of the n-type semiconductor block 11-4 is turned on. It can be open.
[0036]
In order to light the LED 10-3 of the n-type semiconductor block 11-1, the p-side electrode 14 of another n-type semiconductor block 11 connected to the p-side matrix wiring 4-3 and having the p-side pad electrode 14b. That is, for example, a voltage is applied between the p-side electrode 14-3 of the n-type semiconductor block 11-4 (not shown) and the n-side electrode 15 of the n-type semiconductor block 11-1.
[0037]
As described above, according to the first embodiment, by forming the p-side electrode 14 and the n-side contact electrode 15a with the same conductive film in the same process, the manufacturing process can be simplified. Low cost can be realized. Further, by forming the p-side electrode 14 and the n-side contact electrode 15a in the same process, it is possible to reduce the characteristic variation between the substrates (wafers).
[0038]
The LED array 1 of the first embodiment has a structure in which the p-side electrode and the n-side pad electrode are formed on the opposite side to the p-type semiconductor layer. However, it may be provided on the same side as the p-side electrode.
[0039]
Second embodiment
FIG. 14 is a top view showing the structure of the LED array 31 according to the second embodiment of the present invention. In FIG. 14, the same components as those in FIG. The LED array 31 is obtained by providing an n-side pad electrode 15b on the same side as the p-side electrode 14 with respect to the p-type semiconductor layer 13 in the LED array 1 of the first embodiment shown in FIG. Accordingly, of the three p-side electrodes 14 in the n-type semiconductor block 11, the p-side electrode 14 having the p-side pad electrode 14b is reduced from two to one. That is, only the p-side electrode 14-1 in the n-type semiconductor block 11 has the p-side pad electrode 14b. The p-side electrode 14-1 of the n-type semiconductor block 11-1 is connected to the p-side matrix wiring 4-1, and the p-side electrode 14-1 of the n-type semiconductor block 11-2 is connected to the p-side matrix wiring 4-2. Is done. Similarly, the p-side electrode 14-1 of the n-type semiconductor block 11-9 (not shown) is connected to the p-side matrix wiring 4-9. In the n-type semiconductor block 11-1, the p-side electrode 14-2 is connected to the p-side matrix wiring 4-4, and the p-side electrode 14-3 is connected to the p-side matrix wiring 4-5. Similarly, in the n-type semiconductor block 11-4 (not shown), the p-side electrode 14-2 is connected to the p-side matrix wiring 4-7, the p-side electrode 14-3 is connected to the p-side matrix wiring 4-8, In the n-type semiconductor block 11-5 (not shown), the p-side electrode 14-2 is connected to the p-side matrix wiring 4-9, and the p-side electrode 14-3 is connected to the p-side matrix wiring 4-1. The manufacturing process of the LED array 31 is the same as that in the first embodiment.
[0040]
As described above, according to the second embodiment, the n-side pad electrode 15b is provided on the same side as the p-side electrode 14 with respect to the p-type semiconductor layer 13, thereby making the structure more than that of the first embodiment. The chip size can be reduced.
[0041]
Third embodiment
FIG. 15 is a top view showing the structure of the LED array 41 according to the third embodiment of the present invention. In FIG. 15, the same components as those in FIGS. 1 and 14 are denoted by the same reference numerals. In the LED array 41 of the third embodiment, in the LED array 1 shown in FIG. 1, the n-side electrode 15 is an n-side electrode 55 composed of an n-side contact electrode 55a and an n-side pad electrode 55b, and the p-side electrode 14 is The p-side electrode 54 is used, and the p-side matrix wiring 4 is a p-side matrix wiring 44.
[0042]
The LED array 41 is characterized in that the n-side electrode 55 has a single layer structure by integrally forming the n-side contact electrode 55a and the n-side pad electrode 55b of the n-side electrode 55 with the same conductive film material. Different from an array. As the conductive film that becomes the n-side contact electrode 55a and the n-side pad electrode 55b, a conductive film that can make ohmic contact with the n-type semiconductor block 11, for example, an Au film or an Au alloy film is used. Examples of the Au alloy film include a Ti / Pt / Au film, a ΑuGeNi / Au film, and a ΑuGe / Ni / Au film. For the p-side electrode 54, the same conductive film material as that of the n-side electrode 55 may be used, or a different conductive film material may be used. The operation of the LED array 41 is the same as that of the LED array 1 of the first embodiment.
[0043]
A manufacturing process of the LED array 41 of the third embodiment shown in FIG. 15 will be described below. 16 to 20 are diagrams showing an example of the manufacturing process of the LED array 41. FIG. In each figure, (a) is a top view, (b) is a sectional view between AA 'in (a), and (c) is a sectional view between BB' in (a).
[0044]
First, as shown in FIG. 16, an n-type AlGaAs epitaxial layer is formed on a high-resistance semiconductor substrate 2b made of a semi-insulating GaAs substrate in the same manner as the manufacturing steps shown in FIGS. 2 to 8 in the first embodiment. A semiconductor substrate 2 on which an n-type semiconductor substrate 2b made of is formed is manufactured, a diffusion mask 25 (first interlayer insulating film 12) and a first opening 16a are formed on the surface of the n-type semiconductor substrate 2a, and a Zn solid state is formed. The p-type semiconductor layer 13 is formed in the region of the first opening 16a of the n-type semiconductor substrate 2a by the phase diffusion method, and the n-side opening 17 is further formed in the first interlayer insulating film 12.
[0045]
Next, as shown in FIG. 17, a conductive film to be the p-side electrode 54 is formed on the surface of the n-type semiconductor substrate 2a where the n-side opening 17 has been formed, and this conductive film is patterned by a lift-off method. A p-type electrode 54 is formed. Thereafter, a sintering process is performed. For example, an Al film is used as the conductive film. Of course, an Au alloy may be used as in the first embodiment.
[0046]
Next, as shown in FIG. 18, a conductive film to be an n-side electrode 55 (n-side contact electrode 55a and n-side pad electrode 55b) is formed on the surface of the n-type semiconductor substrate 2a where the p-type electrode 54 has been formed. Then, this conductive film is patterned by a lift-off method to form an n-side electrode 55 having a single layer structure. Thereafter, a sintering process is performed. The n-side contact electrode 55 a is formed so as to cover the entire surface of the n-side opening 17, and is in ohmic contact with the n-type semiconductor substrate 2 a in the n-side opening 17. The n-side pad electrode 55 b connected to the n-side contact electrode 55 a is formed on the first interlayer insulating film 12 on the opposite side of the p-type semiconductor layer 13 from the p-side electrode 54. As the conductive film to be the n-type electrode 55, for example, the above-described Au alloy film is used.
[0047]
As described above, in the manufacturing process of the LED array 41, the n-side contact electrode 55a and the n-side pad electrode 55b are integrally formed at the same time by using the same conductive film material (in this example, an Au alloy), and the n-side electrode 55 is laminated. It differs from the manufacturing process of the conventional LED array in that it is formed in a single layer structure instead. Conventionally, when the n-side electrode is laminated, it has been necessary to carry out the process of forming a conductive film and patterning it twice. However, like the LED array 41, the n-side electrode 55a and If the n-side pad electrode 55b is formed of the same conductive film material and the n-side electrode 55 has a single layer structure, the film formation and patterning steps can be performed only once, and the steps can be simplified.
[0048]
Next, as shown in FIG. 19, the block isolation groove 3 is formed in the semiconductor substrate 2 on which the n-type electrode 55 has been formed in the same manner as the procedure shown in FIGS. 11 and 12 of the first embodiment. A second interlayer insulating film 18 is formed thereon, and a second opening 16b, a p-side pad opening 19, an n-side pad opening 20, and a via hole 21 are formed in the second interlayer insulating film 18. Form.
[0049]
Finally, as shown in FIG. 20, a conductive film to be the p-side matrix wiring 44 is formed on the entire surface of the semiconductor substrate 2 on which the second interlayer insulating film 18 has been patterned, and this conductive film is patterned by a lift-off method. A p-side matrix wiring 44 is formed. After this, sinter processing is performed. As the conductive film that becomes the p-type matrix wiring 44, for example, an Al film is used. Of course, the conductive film to be the p-side matrix wiring 44 may not be an Al film as long as it can be ohmic-connected to the p-side electrode 54 and does not cause disconnection at the connection portion. As described above, the LED array 41 shown in FIG. 15 is manufactured.
[0050]
As described above, according to the third embodiment, the n-side contact electrode 55a and the n-side pad electrode 55b are integrally formed by the same conductive film in the same process, and the n-side electrode 55 has a single layer structure. Therefore, the manufacturing process can be simplified, and thus low cost can be realized. Further, by forming the n-side contact electrode 55a and the n-side pad electrode 55b in the same process, it is possible to reduce the characteristic variation between the substrates (wafers).
[0051]
The LED array 41 of the third embodiment has a structure in which the p-side electrode and the n-side pad electrode are formed on the opposite side to the p-type semiconductor layer, but the n-side pad electrode is the p-type semiconductor layer. However, it may be provided on the same side as the p-side electrode.
[0052]
Fourth embodiment
FIG. 21 is a top view showing the structure of the LED array 51 according to the fourth embodiment of the present invention. In FIG. 21, the same components as those in FIGS. 1, 14, and 15 are denoted by the same reference numerals. The LED array 51 is obtained by providing the n-side pad electrode 55b on the same side as the p-side electrode 54 with respect to the p-type semiconductor layer 13 in the LED array 41 of the third embodiment shown in FIG. Accordingly, the p-side electrode 54 having the p-side pad electrode 54b among the three p-side electrodes 54 in the n-type semiconductor block 11 is the same as in the LED array 31 of the second embodiment shown in FIG. Reduced from two to one. That is, only the p-side electrode 54-1 in the n-type semiconductor block 11 has the p-side pad electrode 14b. The operation of the LED array 51 is the same as that of the LED array 31 of the second embodiment. The manufacturing process of the LED array 51 is the same as that of the third embodiment.
[0053]
As described above, according to the fourth embodiment, the n-side pad electrode 55b is provided on the same side as the p-side electrode 54 with respect to the p-type semiconductor layer 13, thereby making the structure more than that of the third embodiment. The chip size can be reduced.
[0054]
Fifth embodiment
FIG. 22 is a top view showing the structure of the LED array 61 according to the fifth embodiment of the present invention. In FIG. 22, the same components as those in FIGS. 1, 14, 15, and 21 are denoted by the same reference numerals. In the LED array 61 of the fifth embodiment, in the LED array 1 shown in FIG. 1, the n-side electrode 15 is an n-side electrode 55 including an n-side contact electrode 55a and an n-side pad electrode 55b.
[0055]
In the LED array 61, the n-side contact electrode 55a and the n-side pad electrode 55b of the n-side electrode 55 are integrally formed of the same conductive film material, so that the n-side electrode 55 has a single layer structure and the n-side electrode 55 The p-side electrode 14 is formed of the same conductive material as the conventional LED array. As the conductive film that becomes the n-side contact electrode 55a, the n-side pad electrode 55b, and the p-side electrode 14, a conductive film that can make ohmic contact with either the n-type semiconductor block 11 or the p-type semiconductor layer 13, such as an Au film or An Au alloy film is used. Examples of the Au alloy film include a Ti / Pt / Au film, a ΑuGeNi / Au film, and a ΑuGe / Ni / Au film. The operation of the LED array 61 is the same as that of the LED array 1 of the first embodiment.
[0056]
A manufacturing process of the LED array 61 of the fifth embodiment shown in FIG. 22 will be described below. 23 to 26 are diagrams showing an example of the manufacturing process of the LED array 61. FIG. In each figure, (a) is a top view, (b) is a sectional view between AA 'in (a), and (c) is a sectional view between BB' in (a).
[0057]
First, as shown in FIG. 23, an n-type AlGaAs epitaxial layer is formed on a high-resistance semiconductor substrate 2b made of a semi-insulating GaAs substrate in the same manner as the manufacturing steps shown in FIGS. 2 to 8 in the first embodiment. A semiconductor substrate 2 on which an n-type semiconductor substrate 2b made of is formed is manufactured, a diffusion mask 25 (first interlayer insulating film 12) and a first opening 16a are formed on the surface of the n-type semiconductor substrate 2a, and a Zn solid state is formed. The p-type semiconductor layer 13 is formed in the region of the first opening 16a of the n-type semiconductor substrate 2a by the phase diffusion method, and the n-side opening 17 is further formed in the first interlayer insulating film 12.
[0058]
Next, as shown in FIG. 24, the n-side electrode 55 (the n-side contact electrode 55a and the n-side pad electrode 55b) and the p-side electrode 14 are formed on the surface of the n-type semiconductor substrate 2a where the n-side opening 17 has been formed. A conductive film is formed, and this conductive film is patterned by a lift-off method to form the n-side electrode 55 and the p-side electrode 14. Thereafter, a sintering process is performed. As the conductive film, for example, the above-described Au alloy film is used.
[0059]
As described above, the manufacturing process of the LED array 61 is performed by simultaneously forming the n-side contact electrode 55a, the n-side pad electrode 55b, and the p-side electrode 14 with the same conductive film material (Au alloy in this example). The point that the electrode 55 is formed in a single layer structure is different from the manufacturing process of the conventional LED array. Conventionally, in order to form a p-side electrode and an n-side electrode having a laminated structure, a process of forming a conductive film and patterning has to be performed three times in total. If the electrode 55 and the p-side electrode 14 are formed of the same conductive film material and the n-side electrode 55 has a single-layer structure, the film formation and patterning steps can be performed only once, and the steps can be simplified.
[0060]
Next, as shown in FIG. 25, the block separation groove 3 is formed in the n-type semiconductor substrate 2a after the formation of the n-type electrode 55 in the same manner as the procedure shown in FIGS. 11 and 12 of the first embodiment. A second interlayer insulating film 18 is formed thereon, and a second opening 16b, a p-side pad opening 19, an n-side pad opening 20, and a via hole are formed in the second interlayer insulating film 18. 21.
[0061]
Finally, as shown in FIG. 26, a conductive film to be the p-side matrix wiring 4 is formed on the entire surface of the semiconductor substrate 2 after the patterning of the second interlayer insulating film 18, and this conductive film is patterned by a lift-off method. A p-side matrix wiring 4 is formed. After this, sinter processing is performed. As described above, the LED array 61 shown in FIG. 22 is manufactured.
[0062]
As described above, according to the fifth embodiment, the p-side electrode 14, the n-side contact electrode 55 a, and the n-side pad electrode 55 b are formed of the same process material using the same conductive film. The manufacturing process can be further simplified as compared with the embodiment described above, and therefore, the cost can be reduced. Further, by forming the p-side electrode 14, the n-side contact electrode 55a, and the n-side pad electrode 55b in the same process, it is possible to further reduce variation in characteristics among the substrates (wafers).
[0063]
Sixth embodiment
FIG. 27 is a top view showing the structure of the LED array 71 according to the sixth embodiment of the present invention. In FIG. 27, the same components as those in FIGS. 1, 14, 15, 21, and 22 are denoted by the same reference numerals. The LED array 71 is an LED array corresponding to 600 [DΡI] in which a plurality of LEDs 80 are arranged in a row on the semiconductor substrate 2. The LED array 71 has a structure in which the p-side electrode 14 and the n-side electrode 55 of the LED 80 are formed on the same surface of the semiconductor substrate 2. In this LED array 71 corresponding to 600 [DΡI], unlike the LED array 1 of 1200 [DΡI] as in the LED array 1 of the first embodiment, all p-side electrodes have a p-side pad electrode. Therefore, it is not necessary to form the isolation trench, the p-side matrix wiring, and the second interlayer insulating film. The LED array 71 is an LED array in which the first conductivity type is n-type and the second conductivity type is p-type.
[0064]
On the n-type semiconductor substrate 2a of the semiconductor substrate 2, Q (Q is a positive integer) LEDs 10 are formed in a line. In FIG. 27, Q = 9. On the n-type semiconductor substrate 2a, Q pieces of p-type semiconductor layers 13 are formed in a row, as in the LED array 1 of the first embodiment shown in FIG. A first interlayer insulating film 12 having a first opening 16a and an n-side opening 17 is formed on the n-type semiconductor substrate 2a. On the first interlayer insulating film 12, Q p-side electrodes 14, an n-side contact electrode 55a, and an n-side pad electrode 55b are formed. The p-side electrode 14 is connected to the p-type semiconductor layer 13 in the first opening 16a. The n-side contact electrode 55 a is formed so as to cover the entire surface of the n-side opening 17, and is in ohmic contact with the n-type semiconductor substrate 2 a in the n-side opening 17. An n-side pad electrode 55 b connected to the n-side contact electrode 55 a is formed on the first interlayer insulating film 12. The n-side contact electrode 55a and the n-side pad electrode 55b constitute an n-side electrode 55 having a single layer structure.
[0065]
The LED 80 includes an n-type semiconductor substrate 2a common to the Q LEDs 80, a p-type semiconductor layer 13 individually formed on the n-type semiconductor substrate 2a, and a p-type electrode individually formed on the p-type semiconductor layer 13. 14 and an n-type electrode 55 formed in common to the Q LEDs 80. When a voltage is applied between the p-type electrode 14 and the n-type electrode 55, a light emission phenomenon occurs at the joint surface between the p-type semiconductor layer 13 and the n-type semiconductor substrate 2 a, and this emitted light is emitted from the surface of the p-type semiconductor layer 13. Radiated to the outside.
[0066]
Conventionally, in an LED array of 600 [DPI] or less, an n-type semiconductor substrate without a high-resistance semiconductor substrate is used, and a p-type semiconductor layer and a p-side electrode are formed on the surface of the n-type semiconductor substrate. The n-side electrode was formed on the entire back surface with a conductive film different from the p-type electrode. However, in the LED array 71, the p-side electrode 14 and the n-side electrode 55 made of the same conductive film material are formed on the same surface of the semiconductor substrate 2 at the same time, that is, by one conductive film forming process and its patterning process. Form. Thereby, the process of grind | polishing the back surface of a semiconductor substrate and the process of forming the electrically conductive film used as an n side electrode on the back surface of a semiconductor substrate can be skipped. As the conductive film that becomes the p-side electrode 14 and the n-side electrode 55, a conductive film that can make ohmic contact with either the p-type semiconductor layer 13 or the n-type semiconductor substrate 2a, for example, an Au film or an Au alloy film is used. Examples of the Au alloy film include a Ti / Pt / Au film, a ΑuGeNi / Au film, and a ΑuGe / Ni / Au film.
[0067]
As described above, according to the sixth embodiment, the n-side electrode that has been conventionally formed on the back surface of the n-type semiconductor substrate is formed on the same surface as the p-side electrode and the p-type semiconductor layer. By forming the electrode 55 with the same conductive film in the same process, the manufacturing process can be simplified, and therefore the cost can be reduced.
[0068]
In the embodiment of the present invention, the homojunction structure composed of the same crystal is described as the pn junction structure of the LED array, but the present invention can also be applied to a heterojunction structure in which different materials are combined.
[0069]
【The invention's effect】
As described above, the LED array of the present invention I According to , N By forming the side contact electrode and the n-side pad electrode, or the n-side contact electrode, the n-side pad electrode and the p-side electrode in the same process using the same conductive film, the manufacturing process can be simplified, and therefore the cost can be reduced. There is an effect that can be realized. In addition, there is an effect that variation in characteristics between substrates (wafers) can be reduced.
[Brief description of the drawings]
FIG. 1 is a top view showing a structure of an LED array according to a first embodiment of the present invention.
FIG. 2 is a diagram showing an example of a manufacturing process of the LED array according to the first embodiment of the present invention (No. 1).
FIG. 3 is a diagram showing an example of a manufacturing process of the LED array according to the first embodiment of the present invention (No. 2).
FIG. 4 is a diagram showing an example of a manufacturing process of the LED array according to the first embodiment of the present invention (No. 3).
FIG. 5 is a diagram showing an example of a manufacturing process of the LED array according to the first embodiment of the present invention (No. 4).
FIG. 6 is a diagram showing an example of a manufacturing process for the LED array according to the first embodiment of the present invention (# 5).
FIG. 7 is a diagram showing an example of a manufacturing process for the LED array according to the first embodiment of the present invention (# 6).
FIG. 8 is a diagram showing an example of a manufacturing process for the LED array according to the first embodiment of the present invention (# 7).
FIG. 9 is a diagram showing an example of a manufacturing process for the LED array according to the first embodiment of the present invention (# 8).
FIG. 10 is a diagram showing an example of a manufacturing process for the LED array according to the first embodiment of the present invention (# 9).
FIG. 11 is a diagram showing an example of a manufacturing process for the LED array according to the first embodiment of the present invention (# 10).
FIG. 12 is a diagram showing an example of a manufacturing process for the LED array according to the first embodiment of the present invention (# 11).
FIG. 13 is a view showing an example of a manufacturing process of the LED array according to the first embodiment of the present invention (part 12);
FIG. 14 is a top view showing a structure of an LED array according to a second embodiment of the present invention.
FIG. 15 is a top view showing a structure of an LED array according to a third embodiment of the present invention.
FIG. 16 is a diagram showing an example of a manufacturing process of the LED array according to the third embodiment of the present invention (No. 1).
FIG. 17 is a diagram showing an example of a manufacturing process of the LED array according to the third embodiment of the present invention (No. 2).
FIG. 18 is a diagram showing an example of a manufacturing process for the LED array according to the third embodiment of the present invention (# 3).
FIG. 19 is a diagram showing an example of a manufacturing process for the LED array according to the third embodiment of the present invention (# 4).
FIG. 20 is a diagram showing an example of a manufacturing process for an LED array according to the third embodiment of the present invention (# 5).
FIG. 21 is a top view showing a structure of an LED array according to a fourth embodiment of the present invention.
FIG. 22 is a top view showing a structure of an LED array according to a fifth embodiment of the present invention.
FIG. 23 is a diagram showing an example of an LED array manufacturing process according to the fifth embodiment of the present invention (No. 1).
FIG. 24 is a diagram showing an example of a manufacturing process of an LED array according to the fifth embodiment of the present invention (No. 2).
FIG. 25 is a diagram showing an example of a manufacturing process for an LED array according to the fifth embodiment of the present invention (# 3).
FIG. 26 is a diagram showing an example of a manufacturing process for the LED array according to the fifth embodiment of the present invention (# 4).
FIG. 27 is a top view showing a structure of an LED array according to a sixth embodiment of the present invention.
FIG. 28 is a diagram showing a structure of a conventional LED array corresponding to 600 [DPI] or less.
FIG. 29 is a diagram showing a structure of a conventional LED array compatible with 1200 [DPI].
[Explanation of symbols]
1, 31, 41, 51, 61, 71 LED array, 2a n-type semiconductor substrate, 13 p-type semiconductor layer, 14, 54 p-side electrode, 15, 55 n-side electrode, 15a, 55a n-side contact electrode, 15b, 55b n-side pad electrode.

Claims

A number of second conductivity type semiconductor layers formed on the first conductivity type semiconductor substrate;
A first conductive side electrode comprising a first conductive side contact electrode connected to the semiconductor substrate and a first conductive side pad electrode connected to the first conductive side contact electrode on the surface of the semiconductor substrate on the side where the semiconductor layer is formed When,
The surface of the semiconductor substrate on the side where the semiconductor layer is formed comprises a second conductive side contact electrode connected to the second conductive type semiconductor layer and a second conductive side pad electrode connected to the second conductive side contact electrode. In an LED array having a second conductive side electrode,
The second conductive side electrode is selectively connected to a matrix wiring crossing the second conductive side electrode provided on the same side as the second conductive side pad electrode with respect to the second conductive type semiconductor layer sequence. Matrix wiring structure,
The first conductive side electrode has a layer structure in which the first conductive side contact electrode and the first conductive side pad electrode are integrally formed of the same conductive film, and the first conductive side contact electrode is the second conductive side electrode. The first conductive side pad electrode is provided from the first conductive side contact electrode to the second conductive type semiconductor layer sequence. LED array, characterized in that provided is drawn to the same side as the second electroconductive side pad electrode.

A second conductive side electrode connected to the semiconductor layer is formed on a surface of the semiconductor substrate on the semiconductor layer forming side;
The LED array according to claim 1, wherein the first conductive side electrode and the second conductive side electrode are made of the same conductive film material.

The LED array according to claim 1, wherein the conductive film is an Au film or an Au alloy film.

The LED array according to claim 3, wherein the Au alloy film is an alloy film containing Au, Ti, and Pt, or an alloy film containing Au, Ge, and Ni.