JP3699237B2 - Semiconductor integrated circuit - Google Patents

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semiconductor
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成人 井上
好士 前村
章滋 中西
芳和 小島
聖明 門井
隆雄 秋葉
靖弘 母家
健太郎 久原
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Description

【０００１】
【発明の利用分野】
本発明は、液晶表示パネルの液晶駆動用、ファクシミリのプリンタに利用されているサーマルヘッドプリンタ用、クォーツ時計のステップモーター駆動用および不揮発性メモリー用の半導体集積回路装置とその製造方法に関する。
本発明は、上記半導体集積回路を用いた電子回路とその製造方法に関する。
【０００２】
【発明の属する技術分野】
本発明は、高耐圧構造の絶縁ゲート電界効果型の半導体集積回路に関し、特に液晶駆動用、感熱紙抵抗駆動用等のドライバーＩＣに関する。
本発明は半導体装置に関する。特に好ましくは、サーマルヘッド用半導体集積回路のように、複数の駆動トランジスタを有し、各々の駆動トランジスタに出力パッドを有した半導体装置に関する。
【０００３】
外部電気接続端子を電子回路上に持つ半導体回路装置に関するものである。
本発明は半導体集積回路の安定動作に関するものである。
特にバンプ電極を電子回路上に持つ半導体回路装置に関する。
内部素子を保護するための保護回路を内蔵した半導体集積回路装置に関するものである。
【０００４】
バンプ電極を持つ半導体集積回路装置に関する。
特に好ましくは、サーマルヘッド駆動用半導体集積回路のような、チップ面積に対して非常にチップ辺の長さが大きい半導体集積回路に関する。
本発明は半導体集積回路の製造方法に関する。特に好ましくは、サーマルヘッド駆動用半導体集積回路のような非常に細長い、周辺長の長い半導体集積回路の製造方法に関する。
【０００５】
本発明は複数のトランジスタを同一基板上に集積化した半導体集積回路に関する。特に、外部接続端子であるパッド部がトランジスタの上に設けられた半導体集積回路に関する。
本発明は電子回路及びその製造方法に関する。特に、プリント基板にフェイスダウン方式で実装された集積回路を含む電子回路に関する。特に好ましくは、電子時計に用いる電子回路に関する。
【０００６】
【従来の技術】
従来のサーマルヘッド用の半導体装置（半導体集積回路）においては、感熱紙に沿って直線的に複数並んだ数ｋΩの抵抗に約１０ｍＡの電流をプリント情報に応じて流すスイッチの機能を有している。感熱用の各々の抵抗は、半導体装置の表面に設けられた外部接続端子と電気的に接続して設けられている。
【０００７】
図２は、一般的なサーマルヘッド用半導体装置の出力部の断面図である。サーマルヘッド基板上には、感熱用抵抗と半導体装置とが平面的に離れ配置されている。感熱用抵抗は、ボンディング線１１で電気的に直接接続している。ボンディング線１１は、アルミ配線で形成されたパッド領域とボンディング工程により機械的電気的に接続している。パッド領域とは、アルミ配線９の上の最終パッシベーション膜１０を穴あけして外部接続するために設けられたアルミ膜パターンである。パッド領域の下には、ボンディング工程での機械的ストレスに耐えられる中間絶縁膜８とフィールド絶縁膜６が設けられている。パッド領域のアルミ配線９は、平面的に配置された抵抗駆動用絶縁ゲート電界効果型トランジスタのドレイン領域とコンタクト領域１２を介して電気的に接続している。ドレイン領域は、低濃度不純物領域から成る第１のドレイン領域３Ｂと、高濃度不純物領域から成る第２のドレイン領域３Ａとから構成される高耐圧構造で形成されている。感熱用の抵抗に約１０ｍＡの大電流を流すために、抵抗には約３０Ｖの高電圧が印加されている。従って、スイッチとして機能するトランジスタがＯＦＦしている場合には、ドレイン領域に同様の約３０Ｖの高電圧が印加される。各々の感熱抵抗をスイッチするトランジスタが、抵抗の数だけ半導体の長手方向に沿って、図３のように一列に複数配置されている。
【０００８】
従来の半導体装置の例を図３に示す。
図３は、サーマルヘッド用半導体集積回路の平面図である。外部導出電極として、出力パッド０１，０２〜ＯＮおよび電源パッドＰ１，Ｐ２等がチップ５０の周囲に配置されている。トランジスタを集積化した回路は、外部導出電極から平面的に離れて配置されている。即ち、各々の出力パッドに対応して駆動トランジスタＴ１，Ｔ２〜ＴＮが電気的に接続して配置され、さらに、その各々の駆動トランジスタのゲート電極を制御するためのロジック回路Ｌ１，Ｌ２〜ＬＮがチップ５０の長さ方向に沿って繰り返し周期的に配置されている。外部導出電極は最終保護膜に窓あけ９２を設け、その窓あけ９２の上にバンプ９３が設けられている。図３はバンプであるが、ボンディングの場合もある。
【０００９】
図４に従来の半導体集積回路装置を示す。半導体基板６０１上に外部との接続を行う端子としての複数のパッド電極６０３が設けられている。それぞれのパッド電極６０３は、それぞれの保護回路６０４を介して内部電子回路６０２に接続されている。保護回路６０４は、図示しない外部回路から内部回路６０２に入力される静電気やノイズにより発生する過電流で内部回路６０２が破壊することを防ぐために過電流を逃がすためのものである。基本的には、パッド電極６０３一つに対し、保護回路６０４が１個必要である。また、過電流を逃がす以上、保護回路６０４は逃がした電荷が内部回路６０２に到達しないように内部回路６０２と距離的に十分離す必要がある。
【００１０】
【発明が解決しようとする課題】
しかし、従来のサーマルヘッド用半導体装置においては、下記の課題があった。すなわち、図２に示すように、トランジスタとボンディングパッドとが平面的に離して設ける必要があったために、半導体装置の面積が大きくなり製造コストを低くすることが困難であった。
【００１１】
また、従来の高耐圧ＭＯＳトランジスタにおいては、高耐圧特性を得るための低濃度ドレイン領域の拡散の深さが浅いために、そこでの抵抗増により大きな電流を流すためには大きな面積のトランジスタが必要であった。また、高耐圧特性を得るための低濃度ドレイン領域の抵抗を減らすために濃度を高くするとドレイン耐圧が１０Ｖ以下に低くなってしまった。さらに、別の方法として、低濃度のまま拡散の深さを深くすると高耐圧特性を得るための低濃度ドレイン領域が横方向にも大きくなり大きなトランジスタになってしまう。
【００１２】
図２で示したような従来の半導体装置においては、トランジスタが配置されている能動素子領域と外部導出電極とが離れて別々の領域に配置されているために、チップ面積が大きく、チップコストを減少できないという欠点があった。
従来の半導体装置においては、外部電気接続端子用メタル電極は、パッシベーション膜の開口部サイズより大きく形成するため，外部電気接続端子用メタル電極の存在する領域には同じメタル配線を重ねて形成する事ができず、チップサイズが小さくならないという課題を有していた。
【００１３】
液晶パネルなどに利用される半導体集積回路は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）の様にガラス基板に直接半導体集積回路を実装するような技術の場合には、液晶パネルのガラスを通して入ってくる光にさらされ、半導体集積回路が誤動作を起こしてしまうために、遮光が必要であり、遮光膜として集積回路内の金属配線を用いている。 液晶パネルなどに利用される半導体集積回路内に金属配線を用いた場合、本来配線として用いているために、配線と遮光膜領域に隙間が生じてしまい有効な遮光ができなかった。また配線と配線の間を遮光しているために遮光膜の電位を安定させることが出来ない場合が生じやすく、その場合フローティングの状態になってしまっており安定動作の面から好ましくなかった。
【００１４】
従来の半導体装置においては、バンプ電極と外部回路を接続させるために外部回路と半導体基板に間に圧力をかける。その際、バンプ電極下にパッシベーション膜及びポリシリコン抵抗を形成するとパッシベーション膜及び、ポリシリコン抵抗にも力が加わり、パッシベーション膜にはクラックが入り半導体集積回路の信頼性を低下させ、また、ポリシリコン抵抗は変形し抵抗値が変わり半導体集積回路の特性を低下させてしまう。
【００１５】
従来の半導体装置においては、外部電気接続端子用アルミニウム電極とボンディングワイヤーを接続させるためにボンディングワイヤーと半導体基板に間に圧力をかける。その際、バンプ電極下にパッシベーション膜及びポリシリコン抵抗を形成するとパッシベーション膜及び、ポリシリコン抵抗にも力が加わり、パッシベーション膜にはクラックが入り半導体集積回路の信頼性を低下させ、ポリシリコン抵抗は変形し抵抗値が変わり半導体集積回路の特性を低下させてしまう。
【００１６】
従来の半導体装置は、図４に示すようにパッド電極６０３の数分の保護回路６０４が必要となる。そして、それぞれの保護回路６０４は内部電子回路６０２との距離を離す必要があるため、半導体基板６０１に占める保護回路６０４の面積が大きくなってしまい、半導体集積回路装置のチップサイズが大きくなり、半導体集積回路装置のコストが高くなってしまう。
【００１７】
従来の半導体集積回路装置においては、半導体集積回路装置にダミーバンプ領域を設けているため、チップサイズが大きくなり、チップコストが上昇する欠点があった。
従来の半導体集積回路装置のコーナー部において、実装前のチップはシリコン基板がスクライブ面により四角形に切断されている。半導体集積回路を構成する拡散領域は、スクライブ面より約４０μｍ離れてチップの内側に設けられている。
【００１８】
しかしながら、従来の半導体集積回路装置においては、拡散領域をスクライブ面から４０μｍ以上離して設計、製造しているために、チップサイズが大きく、チップコストを減少できない欠点があった。
従来の半導体集積回路装置において分離領域の上にパッド部を設けた場合、静電気により集積回路の特性が変化してしまう欠点があることを見い出した。即ち、外部接続端子であるパッド部に強電圧を印加すると、詳細なメカニズムはまだ不明であるが、分離領域を挟み込む構造で設けられ電気的に分離された異なるＮ+不純物領域間に微小電流が流れるようになってしまう。この微小電流は、紫外線照射または高温に半導体装置をさらすことにより回復することが、我々の実験でわかっている。しかし、実用上、紫外線をその都度照射することは不可能であるという問題点があった。
【００１９】
従来のワイヤボンディングを用いた集積回路の場合、能動素子領域とパッド部とが別々の領域に存在しているために、チップサイズが小さくできない問題点があった。さらに、ワイヤボンディング及びリードを介してパッドとプリント基板とを電気的に接続しているために、チップを実装したプリント基板を小さくできない問題点があった。さらに、パッドとプリント基板との接続が三つの接続をする製造方法であり、また、それぞれの接続が同時にできないために製造時間を短くできない問題点があった。また、上記の説明から明らかなようにチップ及び実装が小さくでもなく、さらに、製造工程が長く複雑であるために実装後の電子回路を安く製造できなかった。
【００２０】
そこで、この発明の目的は、従来のこのような課題を解決するために、トランジスタとパッドとの面積を小さくして、製造コストを低くすることにある。
またこの発明の目的は、ドレイン領域に１０Ｖ以上の高電圧が印加される高電圧ＭＯＳトランジスタにおいて、小さな面積で大きな電流を流すことができる半導体装置を得ることにある。
【００２１】
またこの発明は、上記の欠点を解決するもので、チップサイズの縮小によるコストダウンの可能な半導体装置の提供を目的とした。
またこの発明は上記の欠点を解決するもので、回路の特性を変化させずに，外部電気接続端子用メタル電極を少ない面積で電子回路上に重ねて形成したチップサイズの小さい半導体集積回路を提供することを目的とした。
【００２２】
またこの発明は上記の欠点を解決するもので、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路を提供することを目的とした。
またこの発明は上記の欠点を解決するもので、回路の特性を変化させない電子回路上の外部電気接続端子用アルミニウム電極有する信頼性の高い半導体集積回路を提供することを目的とした。
【００２３】
またこの発明は上記の欠点を解決するもので、回路の特性を変化させない電子回路上の外部電気接続端子用メタル電極有する信頼性の高い半導体集積回路を提供することを目的とした。
またこの本発明は上記の課題を解決するもので、保護回路の面積を大きくしない半導体集積回路を提供することを目的とする。
【００２４】
またこの発明は、上記の欠点を解決するもので、チップサイズの縮小によるコストダウン可能な半導体集積回路装置の提供を目的とした。
またこの発明は、上記の欠点を解決するもので、チップサイズの縮小によるコストダウン可能な半導体集積回路の製造方法を提供するものである。特に、本発明の目的は、サーマルヘッド駆動用ＩＣ、あるいは、密着型ラインセンサＩＣのように極細ＩＣのチップ面積を小さく形成できる半導体集積回路の製造方法を提供することである。
【００２５】
またこの発明は、半導体集積回路の面積を小さくするためにパッド部をトランジスタの上に積層して設けた半導体装置において、パッド電極に実装上印加されうる静電気が印加されても、リーク電流の増加のない半導体装置を提供することを目的としている。
またこの発明は、これらの問題点を解決するもので、その目的は、チップサイズの縮小、実装後の電子回路の小型化、電子回路の生産効率の向上及び電子回路のコストダウンである。
【００２６】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下の手段を用いた。
支持基板の表面に設けられた第１導電型の半導体基板領域と、前記半導体基板領域の表面に設けられた第２導電型の絶縁ゲート電界効果型トランジスタと、前記絶縁ゲート電界効果型トランジスタのドレイン領域と金属膜を介して電気的に接続して設けられた外部電気接続端子とから構成される半導体集積回路において、前記ドレイン領域を第２導電型の低濃度の深い不純物領域の第１のドレイン領域と、前記第１のドレイン領域の内側の表面に設けられた第２導電型の高濃度の浅い不純物領域である第２のドレイン領域とから成る高耐圧ドレイン構造で構成するとともに、前記ドレイン領域の上に一部重なるようにして前記外部電気接続端子を配置した。また、前記外部電気接続端子を高さ１０μｍ以上のバンプ電極とし，前記絶縁ゲート電界効果型トランジスタのゲート絶縁膜を１００Å以上２５０Å以下の膜厚とした。
【００２７】
複数の出力パッド接地電極との間に各々オープンドレイン構造で電気接続された高耐圧絶縁ゲート電界効果型トランジスタと、前記高耐圧絶縁ゲート電界効果型トランジスタの各々のゲート電極の電位を制御する複数のプリアンプ回路と、複数の前記プリアンプ回路にそれぞれの信号を供給する複数のラッチ回路と、複数の前記ラッチ回路にそれぞれ順次信号を供給するフリップフロップ回路とから構成される半導体集積回路に置いて、前記出力パッドと前記高耐圧絶縁ゲート電界効果型トランジスタと前記ブリアンプ回路と前記ラッチ回路と前記フリップフロップ回路とを前記半導体集積回路の長さ方向に沿って周期的に繰り返し平面的に配置するとともに、前記高耐圧絶縁ゲート電界効果型トランジスタを前記出力パッドの間に配置した。
【００２８】
電源電圧より大きな電圧が印加される複数の出力パッドと、前記出力パッドの導電膜が延在してそれぞれドレイン領域と直接電気接続した駆動用高耐圧絶縁ゲート電界効果型トランジスタとから構成された半導体集積回路において、前記駆動用絶縁ゲート電界効果型トランジスタのゲート絶縁膜の膜厚を１００Åから２５０Åの間にするとともに、前記駆動用絶縁ゲート電界効果型トランジスタを前記出力パッドの周囲に沿って配置し，前記駆動用絶縁ゲート電界効果型トランジスタを前記出力パッドの両側に線対称的に配置した。また、前記駆動用絶縁ゲート電界効果型トランジスタを前記出力パッドの周囲四方向に配置した。前記出力パッドにバンプを形成する場合もある。前記出力パッドは前記半導体集積回路の長辺方向に沿って１列または千鳥状に配置した。
【００２９】
複数の出力パッドと接地電極との間に各々オープンドレイン構造で電気接続された絶縁ゲート電界効果型駆動トランジスタと、前記絶縁ゲート電界効果型駆動トランジスタの各々のゲート電極の電位を制御する複数のロジック回路セルとから構成される半導体装置に置いて、前記出力パッドと前記絶縁ゲート電界効果型駆動トランジスタと前記ロジック回路セルとを前記半導体装置の長さ方向に沿ってそれぞれ繰り返し周期的に配置するとともに、前記出力パッドを前記絶縁ゲート電界効果型駆動トランジスタあるいは前記ロジック回路セルの上に重なって配置した。また、前記出力パッドを前記絶縁ゲート電界効果型駆動トランジスタのドレイン電極の上のバリアメタルを介して設けたバンプ電極の場合もある。前記絶縁ゲート電界効果型駆動トランジスタのソース電極をそれぞれ前記バリアメタルで電気接続する場合もある。前記ロジック回路セルの配線の一部として前記バリアメタルを用いた。
【００３０】
半導体基板表面付近に設けられた絶縁ゲート電界効果型トランジスタ及び配線領域及び分離領域などにより構成される半導体電子回路と、前記半導体電子回路上に重なって設けられた外部電気接続端子用電極とから構成される半導体装置において、前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部サイズを９００πμｍ２以下の面積で設けた。前記外部電気接続端子用電極は高さ１０μｍ以上のバンプ電極とした。前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部を前記外部電気接続端子用電極の中心部分以外に設けた。前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部を前記外部電気接続端子用電極の下に重ねて１箇所以上設けた。前記外部電気接続端子用電極は前記メタル配線層上にバリアメタルを介して設けた。
【００３１】
つまり外部電気接続端子用メタル電極を４００πμｍ２以下の面積で形成し、外部電気接続端子用メタル電極の占有面積が縮小された半導体集積回路装置とした。
ここで半導体電子回路をサーマルプリントヘッドの発熱体駆動用ＩＣとした。また半導体電子回路を液晶表示パネルの液晶駆動用ＩＣとした。また半導体電子回路をクォーツ時計のステップモーター駆動用ＩＣとした。また半導体電子回路を不揮発性メモリーＩＣとした。
【００３２】
上記の手段の外部電気接続端子用メタル電極を構成することにより、メタル配線層を外部電気接続端子用ハンダバンプ電極あるいは金バンプ電極の下に重ねて形成できるため、チップサイズの小さい半導体集積回路装置を提供出来る。
半導体装置を、基板の表面に互いに離れて設けられた第１と第２の金属電極と、前記第１と第２の金属電極と同じ金属からなる金属配線と、前記金属配線を含む前記基板の表面に設けられた最終保護膜と、前記第１と第２の金属電極の上に設けられた前記最終保護膜の窓あげ領域と、前記最終保護膜の窓あげ領域の上と前記第１と第２の金属電極との間の前記最終保護膜の上に前記第１と第２の金属電極を電気接続するように配線されたバリアメタル膜とから構成し、前記バリアメタル膜の上にバンプ構造の金属を設け、前記バリアメタル膜が複数の円形パターンを直列接続した平面パターンとした。
【００３３】
バンプ及び該バンプの下にバリアメタル膜を有する半導体集積回路において、バリアメタル膜を半導体素子上にも配置した。つまり、バンプと、パッドとの相互拡散を防ぐために使用するバリアメタルをバンプ下だけではなく半導体素子上にも配置することにより、遮光出来るようにした。
半導体集積回路装置の電子回路上に配置されたバンプ電極を、一つの電気的電極に対して複数のマトリックス状バンプ電極とし、電子回路上に配置されたバンプ電極を、一つの電気的電極に対して複数の線状バンプ電極とした。また電子回路上に配置されたバンプ電極の中に隙間を持たせた。さらに電子回路上に配置されたバンプ電極を櫛型形状とした。
【００３４】
つまり、（１）バンプ電極を複数に分割し、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。
（２）バンプ電極の中に平面的な隙間を作り、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。
（３）バンプ電極の周辺部に隙間を作り、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。
【００３５】
半導体装置の電子回路素子上に設けられた外部電気接続端子用電極において、電極に隙間を形成し、または格子形状とし、または連続な長方形状とし、または曲線形状とした。
つまり、（４）外部電気接続端子用アルミニウム電極の中に隙間を作り、集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
（５）外部電気接続端子用アルミニウム電極を連続な複数の長方形とし、集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
（６）外部電気接続端子用アルミニウム電極による複数の突起を作り、集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
【００３６】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極の表面に凹凸を形成し、前記凹凸は前記外部電気接続端子用電極直下の構成膜によって形成し、または前記外部電気接続端子用電極直下の分離用絶縁膜により形成し、または前記外部電気接続端子用電極直下の別の配線材料により形成した。また電子回路素子上に設けられた凹凸は１個以上の多角形かまたは、同心円または螺旋形状とした。
【００３７】
つまり、（７）外部電気接続端子用アルミニウム電極の中に複数の突起を設け、ボンディングワイヤー実装時の集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。（８）外部電気接続端子用アルミニウム電極直下の膜に複数の突起を設けることにより、外部電気接続端子用アルミニウム電極表面に凹凸を形成させ、ボンディングワイヤー実装時の集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。（９）外部電気接続端子用アルミニウム電極による線状もしくは曲線状の凹凸を作り、ボンディングワイヤー実装時の集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
【００３８】
上記の手段のうち１つ又は組み合わせて外部電気接続端子用アルミニウム電極を構成することにより、実装時の応力を分散させ、回路の特性を変化させない電子回路上の外部電気接続端子用アルミニウム電極を有する信頼性の高い半導体集積回路を提供出来る。
バンプ電極を有する半導体集積回路において、バンプ電極を電子回路上に配置し、バンプ電極に、中空部を設け、前記バンプ電極中空部をバンプ電極材料よりも柔らかい材料で埋め込んだ。バンプ電極中空部にポリイミド樹脂、あるいはホトレジストを埋め込んだ。
【００３９】
つまり、（１０）バンプ電極内部に中空部を設け、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。（１１）バンプ電極内部にバンプ電極より柔らかい材質による領域を設け、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。
上記の手段により、実装時の応力を分散させ、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路を提供出来る。
【００４０】
半導体集積回路装置の外部電気接続端子用電極を電子回路素子上に設け、前記外部電気接続端子用電極直下の絶縁膜をポリイミド樹脂で形成した。
つまり、外部電気接続端子用アルミニウム電極とパッシベーション用プラズマ窒化膜との間にポリイミド樹脂の層を設けた。
上記の手段により、実装時の応力が吸収され、回路の特性を変化させない電子回路上の外部電気接続端子用アルミニウム電極を有する信頼性の高い半導体集積回路を提供出来る。
【００４１】
半導体基板表面付近に設けられた絶縁ゲート電界効果型トランジスタ及び配線領域及び分離領域などにより構成される半導体電子回路と、前記半導体電子回路上に重ねて設けられた外部電気接続端子用電極とから構成される半導体装置において、前記半導体電子回路を構成するメタル配線層の膜厚を２μｍから４μｍとし、前記外部電気接続端子用電極上に高さ１０μｍ以上のバンプ電極を設けた。また前記アルミシリコン配線層を前記外部電気接続端子用電極と兼用とした。前記半導体電子回路をサーマルプリントヘッドの発熱体駆動用ＩＣとした。また前記半導体電子回路を液晶表示パネルの液晶駆動用ＩＣとした。また前記半導体電子回路をクォーツ時計のステップモーター駆動用ＩＣとした。また前記半導体電子回路を不揮発性メモリーＩＣとした。
【００４２】
つまり、外部電気接続端子用メタル電極を２μｍ以上の厚膜に形成し、ボンディングワイヤー実装時の半導体集積回路にかかる応力が低減される外部電気接続端子用メタル電極を持つ半導体集積回路装置とした。
上記の手段の外部電気接続端子用メタル電極を構成することにより、実装時の応力を分散させ、回路の特性を変化させない電子回路上の外部電気接続端子用メタル電極を有する信頼性の高い半導体集積回路を提供出来る。
【００４３】
外部からの信号を入力する複数のパッド電極と、前記それぞれのパッド電極に接続され、前記パッド電極から入力した信号により発生する過電流を逃がす複数の保護回路と、前記複数のパッド電極と前記複数の保護回路を介して入力された外部信号を処理する内部回路よりなる半導体集積回路において、前記複数のパッド電極の内少なくとも１つのパッド電極と該パッド電極に対応する保護回路との間に他の回路素子を介在させて配置した。また外部からの信号を入力する複数のパッド電極と、前記それぞれのパッド電極に接続され、前記パッド電極から入力した信号により発生する過電流を逃がす複数の保護回路と、前記複数のパッド電極と前記複数の保護回路を介して入力された外部信号を処理する内部回路よりなる半導体集積回路において、前記複数の保護回路の内少なくとも２つ以上の保護回路を、１つ以上のブロックとして配置した。さらに前記パッド電極と前記保護回路を結ぶ配線を、前記内部回路の表面部分に絶縁膜を介して配置した。
【００４４】
つまり、保護回路とパッド電極を離し、保護回路が自由にレイアウトできるようにし、複数の保護回路をブロックにまとめ、保護回路面積の小さい、半導体集積回路装置とした。
バンプ電極及び、ダミーにバンプ電極を有する半導体集積回路において、ダミーバンプを電子回路上に配置し、ダミーバンプの平面積をバンプ電極より大きくした。またダミーバンプの平面積をバンプ電極より小さくかつマトリックス状に配列した。またさらにダミーバンプのなかに単数もしくは複数の隙間を持たせた。
【００４５】
バンプ電極及び、ダミーにバンプ電極を有する半導体集積回路において、ダミーバンプを電子回路上に配置し、ダミーバンプを半導体基板の周辺部に配置した。
つまり、ダミーバンプを、拡散領域、配線領域にかかわらず、半導体集積回路の上に一部、もしくは全部が重なるように設けた。
【００４６】
（１２）ウェハの半導体領域の表面に複数のトランジスタを形成する工程と、各々のトランジスタの電極を金属配線する工程と、金属配線の上に保護膜を形成する工程と、前記ウェハのスクライブ領域に沿ってウェハを切断する工程とからなる半導体集積回路の製造方法において、ウェハを切断する工程が第１の切断工程と第２の切断工程とからなるとともに、第１の切断工程の切断速度が第２の切断工程の切断速度より遅いことを特徴とする半導体集積回路の製造方法とした。（１３） 第１の切断工程を化学的手段で切断することを特徴とする（１２）記載の半導体集積回路の製造方法とした。（１３）第１の切断工程で半導体領域の表面のトランジスタより深く切断することを特徴とする（１２）記載の半導体集積回路の製造方法とした。（１４） 第１の切断工程で半導体領域の表面をＶ字状に切断することを特徴とする（１２）記載の半導体集積回路の製造方法とした。（１５） 第１の切断工程にて切断される半導体領域の平面的な幅を第２の切断工程にて切断される半導体領域の幅より大きくしたことを特徴とする（１２）記載の半導体集積回路の製造方法とした。
【００４７】
基板の第１導電型の半導体領域の表面に電子回路を設けると共に、前記基板をスクライブによりチップに分割された半導体集積回路において、前記チップの側面のスクライブ面に沿って前記基板の段差領域を設けた。また前記段差額域の深さが前記電子回路を構成する第２導電型の拡散領域の深さより大きく設けた。さらに外部電気接続端子を前記電子回路を構成するトランジスタの上に配置した。
【００４８】
基板表面に分離領域で電気的に分離されて設けられた複数の電界効果トランジスタと、前記複数の電界効果トランジスタの一部のトランジスタの上に積層して設けられた外部接続端子を有する半導体集積回路において、前記外部接続端子の下の前記分離領域にシールド電極を設けた。前記外部接続端子をバンプ電極とした。また基板表面に分離領域で電気的に分離されて設けられた複数の電界効果トランジスタと、前記複数の電界効果トランジスタの一部のトランジスタの上に積層して設けられた外部接続端子を有する半導体集積回路において、前記外部接続端子の下の前記分離領域の中間に反転防止用高濃度不純物領域を設けた。また基板表面に分離領域で電気的に分離されて設けられた複数の電界効果トランジスタと、前記複数の電界効果トランジスタの一部のトランジスタの上に積層して設けらた外部接続端子を有する半導体集積回路において、前記外部接続端子の下の前記分離領域と前記外部接続端子の以外の下の前記分離領域とを異なる分離構造とした。
【００４９】
絶縁基板の表面に金属配線を設けたプリント基板と、前記プリント基板の表面の前記金属配線に外部接続端子が電気的に接続した半導体集積回路とから成る電子回路において、前記外部接続端子を前記半導体集積回路の能動素子領域の上に設けた。前記外部接続端子をバンプ電極とした。また半導体ウェハの表面に集積回路を加工する工程と、前記集積回路の表面に保護膜を形成する工程と、前記保護膜の一部に窓あけして外部接続端子領域となるパッド部を形成する工程と、前記パッド部に半田バンプ電極を形成する工程と、前記半導体ウェハをスクライブしてチップにする工程と、前記チップの表面の前記半田バンプ電極の表面に半田ヤニを塗布する工程と、前記チップを実装するプリント基板にフェイスダウン方式で前記半田バンプ電極と前記プリント基板の金属配線とが重なる所定の場所に接着する工程と、前記チップの裏面から前記チップを加熱する工程と、前記チップの表面に遮光膜を形成する工程とからなる電子回路の製造方法を用いた。前記チップを加熱する工程を、熱風を前記チップの裏面に当てる工程とした。
【００５０】
以上のように、トランジスタの一部と出力端子であるパッド領域とを平面的に重ねて配置できるようにしたために、チップ面積が小さくなり製造コストを小さくする効果がある。また、トランジスタのゲート電極とドレイン領域のコンタクトホールとの距離を長くできるために、静電耐圧を高くできる効果がある。
また１層から成る金属配線においても外部電気接続端子用メタル電極を小さい面積で構成することにより、メタル配線層を外部電気接続端子用ハンダバンプ電極あるいは金バンプ電極の下に重ねて形成できるため、チップサイズの小さい半導体集積回路装置を提供出来る。
【００５１】
また１層から成る金属配線においてもバンプ下のバリアメタルにより遮光ができ、半導体集積回路が誤動作しない。
また上記の手段のうち１つ又は組み合わせてバンプ電極を構成することにより、実装時の応力を分散させ、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路を提供出来る。
【００５２】
また上記のように構成された半導体集積回路装置においては、自由にダミーバンプを配置できるので、半導体基板半導体基板サイズを小さくできる。
また上記のように構成された半導体集積回路においては、スクライブにより誘発されるスクライブ面近傍の結晶欠陥が拡散領域にまで発生しにくくなる。従って、スクライブ面と拡散領域との平面的距離を短くできる。
【００５３】
【実施例】
以下に、この発明の実施例を図面に基づいて説明する。
図１は、本発明のサーマルヘッド用半導体装置の出力部の断面図である。感熱用抵抗に電流を流すトランジスタは、Ｐ型半導体領域１の表面に設けられたＮ+型不純物領域であるソース領域２と、ソース領域２からチャネル形成領域１５を介して離れ設けられたＮ-型不純物領域である第１のドレイン領域３Ｂと、第１のドレイン領域３Ｂの表面内側に設けられた３Ｎ+型不純物領域である第２のドレイン領域３Ａと、チャネル形成領域１５の表にゲート絶縁膜４を介して設けられたゲート電極５とから構成されている。ゲート電極５の上には中間絶縁膜８が設けられている。中間絶縁膜８の上にアルミ配線がパターニングされている。トランジスタ間の分離は、従来と同様にフィールド絶縁膜とその下の半導体領域１の表面に設けられたフィールドドープ領域とから分離領域を構成して行っている。
【００５４】
図１に示すように第２のドレイン領域３Ａの上には、中間絶縁膜８にコンタクトホール１２Ａを介して出力用アルミパッド領域９を設けてある。パッド領域には、最終保護膜１０の穴あけパターン上に外部電気接続端子Ｂが配置されている。
図１の実施例においては、パッド用アルミパターンの上にクロム膜１３Ａを介してメッキ成長して設けられたスズと鉛との合金のバンプ１３Ｂがある。バンプ１３Ｂはアルミ配線の膜厚の１０倍以上の高さを有する柱状の構造である。アルミ配線９は約１μｍ程度の膜厚である。従って、バンプの高さは１０μｍ以上の高さである。図１においては、外部電気接続端子の両側にトランジスタが対照的に配置されている。
【００５５】
図１のような構造のドレイン領域とパッドにすることにより、コンタクトホール１２Ａをゲート電極５に対して平面的に離して配置することができる。本発明の半導体装置においては、トランジスタのドレイン領域３Ａが直接出力パッドに接続しているために静電耐圧に課題がある。しかし、本発明のような構造にすることにより、静電耐圧を高くするためのゲート電極５とコンタクトホール１２Ａとの距離を長くできる。即ち、本発明の半導体装置においては、静電耐圧を高くできる構造である。
【００５６】
従って、従来は困難であったゲート絶縁膜４の薄膜化を１００Å〜２５０Åまで行うことができる。
図１の半導体装置においては、外部電気接続端子をメッキ成長して形成したバンプで構成しているために半導体装置の基板１へ機械ストレスがきわめて小さい。従って、ドレイン領域３Ａの上に平面的に重ねてパッド領域を配置することができる。
【００５７】
図５は本発明の半導体装置のパッド配置を示した平面図である。出力パッド２２Ａ〜２２Ｆはチップの長手方向に沿って複数設けられている。電源用パッド２３，２４及び印刷用入力端子２５は別の領域に設けられている。図５に示すように、サーマルヘッド用半導体装置の場合、外部電気接続端子のチップ面積に対する割合が非常に大きく２０％以上である。従って、図１に示すように、トランジスタのドレイン領域の上に一部平面的に重なってパッド領域を設けることによりチップ面積を小さくすることができる。
【００５８】
図６は、本発明の半導体装置の別の実施例の断面図である。
チャネル形成領域１５とＮ+型不純物領域の第２のドレイン領域３Ａとの間には、フィールド絶縁膜６とフィールド絶縁膜６の下に設けられたＮ-型不純物領域の第１のドレイン領域３Ｂとが設けられていて高耐圧構造を形成している。さらに、第１のドレイン領域３Ｂと第２のドレイン領域３Ａと重なるようにして深く形成されたＮ-型不純物領域の第３のドレイン領域３Ｃが設けられている。第３のドレイン領域３Ｃは、第１及び第２のドレイン領域により充分深い拡散領域で形成されている。第３のドレイン領域３Ｃの拡散深さは１〜５μｍである。一般的には、同一半導体領域の表面に設けられたＰ型絶縁ゲート電界効果型トランジスタのＮ-ウェルと兼ねて形成される。図６のように、深い拡散領域３Ｃの上にパッド領域１３Ａ、１３Ｂを配置することにより、半導体装置を他の電子回路へ実装する場合及び電気接続する場合に生ずる応力による半導体装置の電気的劣化を防止することができる。また、図１、図４から、理解できるように、柱状の高いバンプが実装時の応力緩和手段となって働く。
【００５９】
図６においては、外部電気接続端子がバンプで構成した場合について説明したが、従来のようにボンディング端子で形成してもよい。
第７図は、本発明の半導体集積回路に用いる高耐圧絶縁ゲート電界効果型トランジスタの電気特性図である。ＶＧ＝０Ｖの場合、ドレイン領域に３０Ｖ以上の高電圧が印加される。従って、ＶＧ＝０Ｖの場合のドレイン耐圧は３０Ｖより大きい約４５Ｖに設定した。ゲート電極に電源電圧である５Ｖが印加された場合には、本発明の半導体装置はチャネル形成領域が反転しＯＮ状態になるとともに、ドレイン耐圧は約２２Ｖ程度まで低下する。半導体装置がＯＮ状態の場合には、ドレイン領域にはｌｖより低い電圧しか印可されていない。本発明の半導体装置はＯＮ時の耐圧を、ドライバーＩＣへの最大印可電圧である３０Ｖより小さな値に設定してある。最大印加電圧よりＯＮ時の耐圧を低くすることにより、ＯＮ状態の半導体装置の単位面積当りの抵抗を小さくすることができる。
【００６０】
ＯＮ状態の耐圧を小さくするために以下の手段を具体的に用いた。
（１） チャネル長を２．５μｍ以下にする。
（２） ゲート絶縁膜の膜厚を５０Å〜２５０Åと薄くした。
（３） チャネル形成領域の電極となるＰ+領域をソース領域をソース領域から離れて設けることにより、ソース領域と墓板電極間領域との間に抵抗を設けた。（４） 高耐圧用に設けた低濃度ドレイン領域を選択酸化領域の下に設けたフィールドドープ領域とした。
【００６１】
図８は、本発明の半導体集積回路に用いた高耐圧絶縁ゲート電界効果型半導体装置のチャネル方向に沿った断面図である。Ｐ型墓板１の表面に互いに離れてＮ+型ソース領域２とドレイン領域３Ｂが形成されている。ドレイン領域は、低濃度ドレイン領域３Ｂと高濃度ドレイン領域３Ａから形成されている。低濃度ドレイン領域３Ｂは、ゲート絶縁膜４の下のチャネル形成領域と高濃度領域３Ａとの間に設けられている。ゲート電極５は、ゲート絶縁膜４の上に設けられている。低濃度ドンイン領域３Ｂは、図８の実施例においては、約５０００〜１００００Å膜厚のフィールド絶縁膜６の下にフィールドドーブ領域として設けられている。基板１の電位を与えるためのＰ+型不純物領域１Ａは、ソース領域２と離れて設けられている。
【００６２】
図８に示した本発明の半導体装置において、ＯＮ状態でのドレイン耐圧を最大ドレイン印加電圧である３０Ｖより低くするためにスナップバック現象を用いた。即ち、チャネル長を２．５μｍより短くすることにより、ソース領域とチャネル形成領域とドレイン領域とから構成されるＮＰＮ接合トランジスタの電流増巾率を高くした。また、スナップバック現象のトリガーとなる墓板電流の発生を多くするために、ゲート絶縁膜の膜厚を最適には１５０〜２００Åにして、チャネル長に沿った電界強度を大きくした。また、墓板電流が発生した時は、バイポーラ動作しやすいように、墓板電極１Ａとソース領域２とを離れて形成し、各々の間に抵抗値を有する構造とした。
【００６３】
図９は、ソース領域と墓板電極との間に抵抗を設けた場合の本発明の半導体装置の電気的等価回路図である。図８に示すように、空間的に離してソース領域と墓板電極１Ａとを設けただけでは抵抗Ｒの値は非常に小さい。抵抗値Ｒを大きくするためには、墓板電極１Ａのコンタクトサイズを小さくしてもよい。さらに、抵抗値Ｒを大きくするためには、墓板表面に拡散抵抗を設けてもよい。
【００６４】
本発明の半導体装置をサーマルヘッドに応用した回路図を図１０に記す。加熱用抵抗ＲＴは高電圧電源３０Ｖと本発明の高耐圧トランジスタ５１との間に設けられている。高耐圧トランジスタ５１のソース領域はＶｓｓ電源に接地されている。従って、高耐圧トランジスタ５１のゲート電極への電圧印加により、加熱用抵抗ＲＴへの電流を制御することができる。
【００６５】
本発明の高耐圧トランジスタを含む集積回路５０は、ゲート電極へのゲート電圧を制御するディジタル回路を含み、電源電圧ＶＤＤ（現在は５Ｖ、将来は３Ｖまたは１．５Ｖ）により動作している。集積回路５０は、高耐圧トランジスタ５１のドレイン領域から導いたパッドにより、外部に設けた加熱用抵抗ＲＴと電気的に接続している。（図１０のＡ）図１０に示したようなサーマルヘッドドライバーＩＣは、高耐圧トランジスタのドレイン電極にパッドを介して外部から静電気が印加されるへ。サーマルヘッドドライバーＩＣの場合は、ＣＭＯＳ出力でない。オープンドレイン構造のために静電気に対して弱くなりやすい。本発明の半導体装置においては、ドライバー用のトランジスタのＯＮ時のドレイン耐圧を低くしたために、静電印可時の静電気が容易にＶＳＳ側に逃げやすい構造になっている。従って、静電気に対して強いＩＣにできる。
【００６６】
図１１は、感熱紙を抵抗のジュール熱によりプリントするための抵抗駆動用集積回路の平面図である。サーマルヘッド用集積回路チップ５０は、感熱用抵抗に対応した出力パッド０１，０２〜０Ｎがチップ５０の長辺に沿って一列に配列されている。各々の出力パッドには、図７に示した高耐圧駆動用トランジスタＴ１，Ｔ２〜ＴＮがオープンドレイン構造で電気的に接続している。各々のトランジスタＴ１，Ｔ２〜ＴＮのゲート電極の電位は、プリアンプ回路Ｐ１，Ｐ２〜ＰＮにより制御されている。各々のプリアンプ回路Ｐ１，Ｐ２〜ＰＮは、対応したラッチ回路Ｌ１，Ｌ２〜ＬＮのデータにより制御されている。各々のラッチ回路に入るデータは、フリップフロップ回路Ｓ１，Ｓ２〜ＳＮにより挿入される。出力パッドＯ１のデータは、フリップフロップ回路Ｓ１とその出力を入力とするラッチ回路Ｌ１と、そのラッチ回路Ｌ１の出力を入力したプリアンプ回路Ｐ１と、そのプリアンプＰ１によって駆動される高耐圧トランジスタＴ１に制御されて決まる。シフトレジスタ回路，ラッチ回路及びプリアンプ回路はチップ５０の長さ方向に出力パッドに対応して並んでＮ個配置されている。各々の高耐圧トランジスタＴ１，Ｔ２〜ＴＮは、対応した出力パッドの横に配置されている。駆動電流として５ｍＡ以上の電流を流すためには、通常フリップフロップ回路と同程度の面積が必要となる。本発明の場合、高耐圧トランジスタの駆動能力を高くできたために、図６に示すように、出力パッドの横に各々離れて配置することができた。その結果、チップの短辺側の長さを約３０％短くすることができ、集積回路のコストを３０％低下することができる。
【００６７】
図１２は、各々の高耐圧トランジスタを対応した出力パッドの両側に配置した本発明の半導体集積回路の平面図である。例えば、出力パッドＯ２の場合、チップ５０の長辺方向に出力パッドの両側にトランジスタＴ１ＡとＴ１Ｂを配置した。トランジスタＴ１ＡとＴ１Ｂは、プリアンプＰ１によって各々のゲート電極を駆動される。出力パッドＯ１には、トランジスタＴ１ＡとＴ１Ｂのドレイン領域が電気的に接続されている。従って、出力パッドＯ１には、トランジスタＴ１ＡとＴ１Ｂとの電流の和が出力される。トランジスタＴ１ＡとＴ１Ｂは、出力パッドの中心に対して線対称に配置されている。図７に示したようなソース領域とドレイン領域とが非対称の高耐圧トランジスタの場合、トランジスタのレイアウト方向によって電流バラツキが生ずる。
【００６８】
しかし、図１２のように、出力パッドに異なる方向のトランジスタＴ１ＡとＴ１Ｂを配置し、各々のトランジスタの電流の和が出力されるようにすることにより、その和の電流バラツキを小さくすることができる。
図１３（ａ）と、図１３（ｂ）は、本発明の半導体集積回路の出力パッド周辺の平面図と断面図である。出力パッドは、集積回路の配線として用いられているアルミ膜１０３とその飢えにメッキ成長されたバンプ１０３Ａとから構成されている。パッド領域以外のアルミ膜１０３の上には最終保護膜としてプラズマシリコンチッ化膜１０９が設けられている。
【００６９】
バンプ１０３Ａは、メッキ成長するためのクロム等の金属を介してアルミ膜１０３の上に設けられている。パッド領域のアルミ膜は通常５０μｍ□〜１００μｍ□の大きなパターンになっている。集積回路をテストする時に、バンプにフロービングできるように大きな面積を必要とする。本発明の集積回路の場合、図１３（ａ），図１３（ｂ）のように、パッド領域のアルミ膜のパターンが高耐圧絶縁ゲート電界効果型トランジスタ（以下ＨＶＭＩＳＦＥＴと略す）のドレイン領域１０５に直接延びて電気接続している。アルミ膜のパターン中は、ドレイン領域１０５のコンタクトホール１０５Ａまでの間一定の中で延在している。
【００７０】
ＨＶＭＩＳＦＥＴの電流は、電流通路の中であるチャネル巾Ｗに比例する。トランジスタの電流駆動能力を増加するために、チャネル巾Ｗがパッド領域の周辺、少なくとも２辺に沿って配置されている。図１３の実施例においては、ＨＶＭＩＳＦＥＴとしてＴ１とＴ２がパッド領域の中心に対して線対称にレイアウトされている。ＦＡＸ用のサーマルヘッド駆動紆余集積回路の場合、感熱抵抗に少なくとも５ｍＡ以上の大きな電流を流す駆動能力を必要とする。プリントするための感熱抵抗は、感熱紙に沿って一列に複数接近して設けられている。従って、その複数の一列に配置された感熱抵抗に、各々５ｍＡ以上の電流を流すためのＨＶＭＩＳＦＥＴが出力パッドを介して接続している。出力パッドの数は、従って１個の集積回路当たり５０個以上と非常に多く設けられてある。
【００７１】
ＨＶＭＩＳＦＥＴはドレイン耐圧を高くするために、ドレイン領域をＮ型高濃度ドレイン領域５とＮ型低濃度ドレイン領域１２１とから構成している。ソース領域１０４は、高耐圧電圧が印加されないので高濃度のＮ型不純物領域で形成されている。ゲート絶縁膜１０６は、チャネルコンダクタンスを大きくするために、１００〜２５０Åの薄い絶縁膜で構成されている。通常はシリコン酸化膜、あるいは、シリコン膜で形成されている。ゲート絶縁膜１０６の上には、チャネルコンダクタンスを制御するためのゲート電極１０８が設けられている。ＨＶＭＩＳＦＥＴは、ゲート電極８に対して、非対称のソース領域とドレイン領域が配置されている。従って、トランジスタに流れる電流は、製造する時のフォト工程での合わせずれの影響を受けやすい。しかし、図１３のように、パッド領域の左右両側に平面的に線対称的に配置することにより、トランジスタＴ１とＴ２との電流の和はフォト工程での合わせズレの影響を受けにくくできる。
【００７２】
Ｐ型シリコン基板１０１に対するＮ型低濃度ドレイン領域１２１の耐圧は、電源電圧より高い電圧になっている。ドレイン耐圧には、トランジスタがＯＦＦしている場合のＯＦＦ耐圧と、トランジスタがＯＮしている場合のＯＮ耐圧とがある。
ＯＦＦ耐圧は、ＦＡＸ用集積回路の場合、電源電圧の４倍以上に設定されており、通常２０Ｖ〜５０Ｖの中の値になっている。高濃度ドレイン領域５は、アルミ膜１０３とコンタクトホール１０５Ａを介してオーミック接触するために設けられている。コンタクトホール１０５Ａは、バンプ１０３Ａに対して平面的に２０μｍ以内の距離に接近して配置して設けることができる。パッド領域１０３Ｂのアルミ膜１０３は、最終保護膜１０９に対して露出されている。バンプ１０３Ａは１０μｍ以上の高さにメッキ成長されている。厚いバンプによって、テスト時及び実装時に集積回路に加わる応力が緩和される。従って、集積回路へ加わる応力が少なくなり、トランジスタを従来よりパッド領域に接近して配置することができる。図１３の場合、パッド領域１０３Ｂのアルミ膜は基板１０１の上にフィールド酸化膜７及び中間絶縁膜１０７Ａを介して設けられている。中間絶縁膜１０７Ａは、ゲート電極１０８とアルミ膜１０３との間の絶縁膜である。本発明の半導体集積回路の場合、バンプにより、集積回路への実装時の応力緩和の効果がある。従って、パッド領域１０３Ｂのアルミ膜１０３は、厚い絶縁膜１０７を介さずにドレイン領域の上に直接配置することも可能である。
【００７３】
図１４（ａ）と図１４（ｂ）はそれぞれ本発明の半導体集積回路のパッド領域周辺の平面図と断面図である。図１４（ｂ）の断面図は、図１４（ａ）のｂ−ｂ’線、あるいは、Ｃ−Ｃ’線に沿った断面図である。ＨＶＭＩＳＦＥＴがパッド領域１０３Ｂの周囲１０４辺に沿って配置している。パッド領域１０３Ｂのアルミ膜は、少なくとも４辺の直線から成る周囲を有している。ＨＶＭＩＳＦＥＴは、平面的にパッド領域１０３Ｂの左右上下に配置している。各々のトランジスタは、パッド領域１０３Ｂの中心に対して対称的にレイアウトされている。各々のトランジスタのチャネル電流となるキャリア電子は、ソース領域からドレイン領域へと流れる。即ち、ソース領域からパッド領域に向かって流れる。
【００７４】
図１５は、半導体集積回路４０の平面図である。出力パッド４１，４２，４３，４４，４５，４６，４７，４８が千鳥状にチップ４０の長さ方向に沿って直線的に配置されている。千鳥状に出力パッドが配置させている場合、図１５の実施例においては、出力パッド４１，４３，４５，４７がチップ４０の長さ方向に一列に配置され、出力パッド４２，４４，４６，４８が同様に一列に並んでいる。図１５のような千鳥状の配置を二段千鳥という。図示しないか、さらに、もう一列追加して算段千鳥にすることにより、チップの長さ方向を短くできる。また、図１５に示した千鳥状に出力パッドを配置せず、単純に配置しても本発明を実施できる。各々の出力パッドに接続したＨＶＭＩＳＦＥＴのゲート電極の電位は、ロジック回路４９により制御されている。図１３に示すように、となり同士のＨＶＭＩＳＦＥＴのソース領域を兼ねて設けた場合で、かつ、出力パッドを千鳥状にレイアウトした場合、外側の出力パッド４１，４３，４５，４７に接続したＨＶＭＩＳＦＥＴのゲート電極をロジック回路に配線する実施例を図５に示す。即ち、ゲート電極１０８を内側の出力パッド４２，４４，４６，４８の下にオーバーラップして設ける。
【００７５】
図１６（ａ）は、ゲート電極８が配線された内側出力パッド領域部分の平面図であり、図１６（ｂ）は図１６（ａ）のＤ−Ｄ’線断面図である。出力パッド領域の周辺には、図１４に示すように４辺に沿ってＨＶＭＩＳＦＥＴが設けられている。そこで、ゲート電極の配線１０８を出力パッドの対角線状に配線することにより、トランジスタと交わらずに配線することが可能となる。ゲート電極の配線１０８は、通常多結晶シリコン膜で形成されいる。図１６（ｂ）のように、アルミ膜１０３の下に設けられているために、バンプ１０３Ａから働く応力に対しても保護される構造になっている。
【００７６】
図１７は、本発明の半導体装置としてサーマルヘッドＩＣに適用した場合の、ＩＣの平面図である。チップ外部に設けられた感熱用抵抗に約１０ｍＡの電流を流すための外部導出端子である出力パッド０１，０２〜ＯＮが、チップの長さ方向に沿って繰り返し周期的に配置されている。例えばＮ＝１４４の場合、出力パッド間の距離を１００μｍとするとチップの長さは１ｃｍ以上となる。出力パッド以外の外部導出端子として、電極端子ｐ１，ｐ２，さらに、図示しないがクロック端子，プリント入力信号端子等が同様にチップ５０の周囲に配置されている。各々の出力パッドには、オープンドレイン構造の高耐圧高駆動の絶縁ゲート電界効果型トランジスタ（以下ＭＩＳＦＥＴと称す）Ｔ１，Ｔ２〜ＴＮがグランド配線との間に電気接続されている。従って、出力パッドの繰り返し周期と、駆動ＭＩＳＦＥＴの繰り返し周期はほぼ一致している。駆動ＭＩＳＦＥＴのゲート電極は、プリアンプ回路とラッチ回路とフリップフロップ回路から成るロジック回路Ｌ１，Ｌ２〜ＬＮによって制御されている。
【００７７】
ロジック回路も同様に出力パッドの同様のピッチで周期的に繰り返しチップ１の長さ方向に沿って配置されている。本発明のサーマルヘッド用ＩＣの場合、出力パッドを駆動用トランジスタの上に配置した。従って、チップの巾は、駆動トランジスタとロジック回路との面積まで細くできる。我々の設計では０．３ｍｍまで細くできた。従来は、０．４５ｍｍであったので、３０％以上のコストダウンになる。特に、サーマルヘッド用ＩＣのように、出力パッドが繰り返し数多く配置されているＩＣの場合には、パッドの面積が約３０％にも達しているために非常に大きな効果となる。
【００７８】
図１７においては、出力パッドを駆動トランジスタの上に配置したが、ロジック回路上に設けても同様な効果を得ることができる。
図１８は、図１７の出力パッド近傍の半導体装置の断面図である。基板であるＰ型シリコン基板２１１の表面に駆動ＭＩＳＦＥＴが形成されている。即ち、 ＭＩＳＦＥＴは、フィールド絶縁膜２１４の内側に配置され、互いに離れて基板２０１の表面に設けられたＮ型ソース領域２１２とドレイン領域２１３と、ソース領域２１２とドレイン領域２１３との間の基板２１１の表面にゲート絶縁膜２１５を介して設けたゲート電極２１６とから構成されている。通常ゲート電極２１６はポリシリコン膜を含む導電膜で形成されている。ドレイン領域２１３の上には、中間絶縁膜（アルミ配線とゲート電極の導電膜との間の絶縁分離膜）２１７に設けられたコンタクトホールと、コンタクトホールをうめ込むようにしてドレイン領域２１３と電気接続するドレイン電極２１８Ｄが存在している。ドレイン電極２１８Ｄは、一般的に、配線２１８と同じアルミ膜で形成されている。アルミ膜の上には、最終保護膜としてシリコンチッ化膜２１９が設けられている。外部導出端子の領域のシリコンチッ化膜２１９は、図１８に示すように窓あけされている。窓あけされたパッド部には、バリアメタル２２０を介してバンプ電極２２１が設けられている。バリアメタル２２０は通常２層構造をしている。下層の膜は、上層の金属がアルミ膜２１８Ｄへ突き抜けることを防ぎ、上層の膜はバンプ形成に適した金属が選ばれている。例えば、バンプ２２１が半田（Ｓｎ−Ｐｂ）メッキにより形成される場合には、下層膜としてクロム（Ｃｒ）膜、上層膜として銅（Ｃｕ）膜が用いられてる。
【００７９】
図１８に示すように、バンプ構造の出力パッド２２１が、駆動用トランジスタの上に重なって配置されている。従って、平面的に駆動用トランジスタと出力パッドを重ねて配置できるために、チップ面積の縮小が可能となる。
図１９は、本発明の半導体装置の別の実施例を示す。図１９は、本発明をサーマルヘッド用ＩＣに適用したＩＣの平面図である。図１９においては、各々の駆動トランジスタのソース領域を保護膜シリコンチッ化膜２１９の上に設けたバリアメタル及びバンプ電極で電気接続している。電気接続したバリアメタル及びバンプ電極の配線は、グランド電位を供給する電源端子Ｐ１に接続している。図１９の場合は、直接にバリアメタルとバンプ電極で各々の駆動トランジスタのソース電極と電源端子とを電気接続した例である。図示しないが、電源パッドとソース電極上に設けられたバリアメタル及びバンプ電極との間にアルミ配線を介して接続することも可能である。図１９の実施例においては、バリアメタルとバンプ電極とを外部導出端子としての機能以外に配線としての機能・作用を用いている。従って、従来、チップ５０において、アルミ配線で配線していた領域をバリアメタルとバンプ電極との金属により置き換えることが可能になる。特に、各々の出力端子から１ｍＡ以上の高電流をバラツキ少なく流す必要のあるサーマルヘッド用ＩＣの場合、各々の駆動トランジスタのソース領域の電位をしっかりグランド電位に固定する必要がある。ソース電位をしっかりグランド電位に設置するために、通常数１０μｍ巾のアルミ配線にて各々の駆動トランジスタのソース電極を接続している。そのために、チップの巾が広くなっている。しかし、図１９に示すように、保護膜上に設けたバリアメタルとバンプ電極で配置することにより、さらに、チップの巾、即ち、チップ面積を小さくできる。配線としてバンプ電極として用いる場合には、バンプの高さ以上の巾の配線が好ましい。巾が細くなると、保護膜が上部にないために機械的強度が低下しやすい。
【００８０】
図２０は、図１９の出力パッド近傍の半導体装置の断面図である。ソース領域もドレイン領域と同様に、ソース電極２１８Ｓを設け、その上にバリアメタル２２０とバンプ電極２２１を設けてある。ドレイン領域の上のバンプ電極は出力パッドとして機能している。ソース領域上のバンプ電極は各々のソース電極とを電気的に接続するための配線として機能している。従って、図２０のようなＩＣを他の実装基板にフェイスダウン方式でフリップチップ実装する場合には、ソース電極上のバンプ電極には、実装基板の対応電極は存在していなくてもよい。ドレイン電極のバンプ電極には、必ず実装基板に対応電極が設けられ、ＩＣと実装基板との接続手段として機能する。さらに、ソース電極の上のバリアメタルを配線として機能しやすくする実施例を図２１に示す。
【００８１】
図２１は、図２０と同様に、出力駆動トランジスタ部分の断面図である。ソース電極２１８Ｓの上には、バリアメタル２２０のみ設けバンプ電極２２１を設けない構成にしている。配線として機能させるには、バンプ電極２２１の無い構造が好ましい。バンプ電極２２１を半田で形成した場合、実装基板とＩＣとを機械的・電気的接続する場合、約１５０℃の加熱処理を行う。その時半田が液化してバンプ電極に片よりが生ずることがある。しかし、図２１のように、バリアメタルのみで各々駆動トランジスタのソース電極間を電気接続することにより、実装時の加熱処理に構造変化しない安定した配線を得ることができる。ドレイン電極２１８Ｄの上にのみバンプ電極２２１が外部導出端子として設けられる。図２１のような、ソース電極２１８Ｓ上にバンプ電極を設けない構造にすることにより、配線巾も通常のアルミ配線並まで細くパターニングできる。バリアメタルの場合、メッキ成長で形成せずスパッタ等により形成するために、膜厚も２０μｍ以下低抵抗の配線となる。従って、配線巾も１０μｍ以下にてせきる。また、実装基板をＩＣに接続する場合、ソース電極２１８Ｓ上のバリアメタルは、実装基板と機械的に接続することがない構成になっている。従って、実装基板からの応力がかからず、構造的に安定した配線として機能する。
【００８２】
図２２は、図２１で用いたバリアメタルの配線をロジック用の配線にも適用した場合の半導体装置の断面図である。即ち、通常のロジックに用いられているＭＩＳＦＥＴ、または、アルミ配線２２８の上に保護膜のシリコンチッ化膜２１９を介してバリアメタルから成る配線２２０が設けられている。図２２のような構成にすることにより、金属配線を通常のアルミ配線にバリアメタルの配線を追加することができる。従って、ロジック回路自体の面積を縮小できる。
【００８３】
一般的に電子回路上に外部電気接続端子を持つ半導体集積回路装置を外部回路に実装した場合、半導体基板上に電子回路例えばポリシリコン抵抗を設け、その上を層間膜で覆い、外部電気接続端子用メタル電極が設けられ、その上にボンディングワイヤーが打たれている。
または、電子回路上に外部電気接続端子を持つ半導体集積回路装置を外部回路に実装した場合、半導体基板上に電子回路例えばポリシリコン抵抗を設け、層間膜で覆った後、
膜で覆った後、外部電気接続端子用メタル電極が敷かれている。このメタル電極上にバリアメタルを介して、外部電気接続端子用ハンダバンプ電極あるいは金バンプ電極が設けられ、外部電極に接続されている。
【００８４】
図２３（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続端子電極部の平面図である。半導体基板３０１上に電子回路例えばポリシリコン抵抗３０２が配置されている上に重ねて、層間膜３０３を介して外部電気接続端子用メタル電極３０４が設けられ、外部電気接続端子用メタル電極３０４上の一部に開口部７を有するパッシベーション膜３０５が設けられている。ここで、層間膜３０３を保護膜とし、外部電気接続端子用メタル電極３０４上の一部に開口部を有するパッシベーション膜３０５を形成しない場合もある。
【００８５】
図２３（ｂ）は本発明による１実施例の半導体集積回路装置外部電気接続端子電極部の断面図である。図２３（ｂ）の半導体基板３０１上に電子回路，例えばポリシリコン抵抗３０２が配置されている上に重ねて、層間膜３０３を介して外部電気接続端子用メタル電極３０４を設け、この外部電気接続端子用メタル電極３０４の上に、パッシベーション膜開口部３０７を有するパッシベーション膜３０５が設けられている。パッシベーション膜開口部３０７は、外部電気接続端子用メタル電極３０４より小さい面積で、具体的には９００πμｍ２以下の面積で外部電気接続端子用メタル電極３０４上に重ねて形成されている。このパッシベーション膜開口部３０７の面積は、２００πμｍ２以上６００πμｍ２以下が好ましいが、１πμｍ２以上２００πμｍ２以下の場合でも実現できる。さらに，パッシベーション膜開口部３０７を含む領域にワイヤーボンディングを行い、ボンディングワイヤー３０６で外部端子に接続する。
【００８６】
図２４（ａ）は、本発明による１実施例の半導体集積回路装置の電子回路上にハンダまたは金バンプを設けた外部電気接続端子部の平面図である。半導体基板３０１上に電子回路例えばポリシリコン抵抗３０２が配置されている上に重ねて、層間膜３０３を介して外部電気接続端子用メタル電極３０４が設けられ、外部電気接続端子用メタル電極３０４上の一部に開口部３０７を有するパッシベーション膜５を介して、ハンダまたは金バンプ電極３０８が設けられている。ここで、ハンダまたは金バンプ電極３０８と外部電気接続端子用メタル電極３０４上の一部に開口部３０７を有するパッシベーション膜３０５との間には、バリアメタル３１０を設けることが望ましい。さらに、層間膜３０３を保護膜とし、外部電気接続端子用メタル電極３０４上の一部に開口部を有するパッシベーション膜３０５を形成しない場合もある。
【００８７】
図２４（ｂ）に本発明による１実施例の半導体集積回路装置をハンダまたは金バンプにより実装した場合の断面図を示す。図２４（ｂ）の半導体基板３０１上に電子回路、例えばポリシリコン抵抗３０２が配置されている上に重ねて、層間膜３０３を介して外部電気接続端子用メタル電極３０４を設け、この外部電気接続端子用メタル電極３０４の上に、パッシベーション膜開口部３０７を有するパッシベーション膜３０５が設けられている。パッシベーション膜開口部３０７は、外部電気接続端子用メタル電極３０４より小さい面積で、具体的には２３０πμｍ２以下の面積で外部電気接続端子用メタル電極３０４上に重ねて形成されている。このパッシベーション膜開口部３０７の面積は、１６πμｍ２以上３０πμｍ２以下が好ましいが、１πμｍ２以上４００πμｍ２以下の場合でも実現できる。
【００８８】
さらに，パッシベーション膜開口部３０７を含む領域にバリアメタルを介してハンダまたは金バンプ電極３０８を設け、外部端子電極３０９に接続する。 ここで、バリアメタルには、Cu化合物を用いることが好ましいが、コンタクト抵抗低減や、実装強度向上のために他の物質をもちいることもできる。
図２５に、開口部面積とコンタクト抵抗との特性図を示す。面積が５０πμｍ２程度以上まではコンタクト抵抗に大幅な変化は見られないが、面積が５０πμｍ２程度以下の場合、コンタクト抵抗が大幅に増加する。これは、パッシベーション膜開口部３０７のサイズが小さくなると、製造バラツキの影響を受けやすいためである。製造バラツキを低く抑えられれば、パッシベーション膜開口部３０７のサイズは、より小型化することも可能である。ただし、実装強度の観点からもパッシベーション膜開口部３０７のサイズを検討する必要があることは言うまでもない。
【００８９】
また、パッシベーション膜開口部３０７は、外部電気接続端子用メタル電極３０４上の中心部分以外に設けると、ハンダまたは金バンプ電極３０８下の領域の自由度が増すため、より効果的である。。
さらに、ここでは図示しないが、外部電気接続端子用メタル電極３０４上のパッシベーション膜開口部３０７は、ハンダまたは金バンプ電極３０８下の領域であれば、複数個設けることもできる。この場合、ひとつのハンダまたは金バンプ電極と外部電気接続端子用メタル電極３０４との接続領域面積が大きくなるので、ひとつのパッシベーション膜開口部３０７面積は、小さくなり、ハンダまたは金バンプ電極３０８下の領域の自由度がさらに増える。たとえば、パッシベーション膜開口部３０７を２ヶ所設けた場合、ひとつのパッシベーション膜開口部３０７面積は１／２で、必要な特性が得られる。
【００９０】
また以上の実施例で用いた外部電気接続端子用メタル電極３０４は、半導体電子回路の配線層として用いることが可能であり、また別のメタル層を半導体電子回路に配線層として用いることも可能である。
一般的なサーマルヘットドライバーＩＣでは、外部導出電極として、出力パッドおよび電極パッドがチップの周囲に配置されている。トランジスタを集積化した回路は、外部導出電極から平面的に離れて配置されている。即ち、各々の出力パッドに対応して各々の駆動トランジスタが電極的に接続して配置され、さらに、その各々の駆動トランジスタのゲート電極を制御するための各ロジック回路がチップの長さ方向に沿って繰り返し周期的に配置されている。外部導出電極は最終保護膜に窓あけを設け、その窓あけの上にバンプが設けられている。
【００９１】
図２６は、本発明の半導体装置の断面図である。Ｐ型シリコン基板２０１の表面に互いに離れてＮ型の拡散領域２１２Ｅと２１２Ｆが設けられている。各々の拡散領域の間のシリコン基板２０１の表面には分離領域を構成するためのフィールド絶縁膜２１４が形成されている。各々の拡散領域２１２Ｅと２１２Ｆの上には中間絶縁膜２１７が形成されている。拡散領域２１２Ｅと２１２Ｆの上の中間絶縁膜２１７にはコンタクトホールが配置され、コンタクトホールの上にアルミニウムのような金属電極が配置されている。各々の拡散領域の間の分離領域の上には、拡散領域の電極と直接接続していないアルミ配線２１８が配置されている。アルミ配線及び中間絶縁膜２１７の上には最終保護膜であるチッ化シリコン膜２１９が形成されている。各々の拡散領域の電極２１８Ｅと２１８Ｆの上の最終保護膜２１９はパッド領域を形成する工程にて窓あけされる。各々の拡散領域の電極２１８Ｆと２１８Ｅの上に保護膜の窓あけを介してバリアメタル２２０を接続して設ける。バリアメタル２２０は、各々の電極２１８Ｅと２１８Ｆを接続するように配置される。バリアメタル２２０としては、２層構造の金属膜を用いた。上層膜は、次工程の半田または金メッキしやすい金属を用いる。例えば、半田メッキの場合には銅が好ましい。下層膜は、アルミ電極へ上層金属が拡散しないための金属を用いる。
【００９２】
例えば、上層膜が銅の場合には、クロム膜を下層膜として用いることにより、銅がアルミ電極へ拡散してしまうのを防止できる。バメア金属２２０をベースにその上に半田または金からなるバンプ配線２２１をメッキ成長する。拡散領域２１２Ｅと２１２Ｆは、各々のアルミ電極を介したバンプ配線２２１により電気接続される。バンプ配線２２１の下には保護膜２１９を介して通常のアルミ配線等の金属配線を配置できる。即ち、図２６のような構造にすることにより、従来に比べ配線層を１層増すことができる。図２６の場合、拡散領域と別の拡散領域との間をバンプ配線により電気接続した場合の実施例である。図示しないが、単純なアルミ配線間の電気接続にバンプ配線を用いることもできる。その場合は、図２６において、アルミ電極２１８Ｅと２１８Ｆとが拡散領域の上の電極でなく、単純なアルミ配線として構成されている場合に対応する。また、拡散領域とアルミ配線との電気接続をバンプ配線により結線することもできる。さらに、少なくとも一方が多結晶シリコン膜のような薄膜との電気接続もバンプ配線により接続できることはいうまでもない。
【００９３】
図２７は、図２６のようにバンプ配線した場合の、平面図である。拡散領域２１２Ｅの上の保護膜の窓あけ領域２３１Ｅと、拡散領域２１２Ｆの上の保護膜の窓あけ領域２３１Ｆ とがバンプ配線２２１により電気的に接続されている。バンプ配線の平面的形状は、複数の円状のパターンが直列接続したパターンである。図２７のようなバリアメタル２２０とバンプ２２１のパターンにすることにより、バンプをリフローした場合に生ずるバンプの片よりを防止することができる。
【００９４】
図２８は、バンプ配線の一方の端部２３１Ｐが外部電気接続端子（パッド領域と呼ぶ）２２０Ｐであり、他の一方の端部２３１が拡散電極、あるいは、アルミ配線、あるいは、薄膜電極の場合のバンプ配線の平面図である。パッド領域の保護膜の窓あけパターン２３１Ｐ及びバンプ２２０Ｐの径は、他の一方の保護膜の窓あけパターン２３１及びバンプ２２０に比べ大きく設計・形成されている。バンプの下のバリアメタルの大きさも同様に、パッド領域が最も大きく構成してある。従って、バンプを形成するときに、メッキ成長のための電流がパッド領域において効率良く流れる。即ち、パッド領域のバンプの高さが最も大きくなる。配線として用いられるバンプは、バリアメタルが小さいために低く形成される。従って、図２８のように、配線部のバリアメタルを細く、バンプ領域のバリアメタルを太く形成することにより、配線部のバンプ体積を小さくし、バンプリフローによるバンプ領域のバンプ高さのバラツキを小さくすることが可能になる。図２８のように、バンプリフローのときに、バンプが平面的に移動しないパターンにすれば、さらに、バンプ領域のバンプ高さのバラツキは小さくできる。
【００９５】
図２９は、図４と同様に、一方がパッド領域で、他方がパッド領域でないＩＣの電極の場合のバンプ配線の平面図である。パッド領域の保護膜の窓あけパターン２３１Ｐは、ＩＣの電極の保護膜の窓あけパターン２３１に比べ大きく設計製造されている。また、パッド部のバリアメタル及びバンプ２２０Ｐも同様に他の領域に比べ大きく設計、製造されている。
【００９６】
保護膜の窓あけパターン２３１Ｐと２３１とは同じ大きさでもよいし、逆の大きさでも、本発明は実施できる。パッド領域のバンプの高さは、他の領域のバンプ高さに比べ高くする必要がある。従って、パッド領域のバリアメタルの大きさを他の領域（配線部）に比べ大きくすることが必要である。
図２９においては、配線部のバンプ２３３とパッド領域のバンプ２２０Ｐとの間に線巾の狭いバリアメタル領域２３２を設けてある。また、一方のＩＣの電極のバンプ２２０と配線部のバンプ２３３との間に、各々のバリアメタルより線巾の狭いバリアメタル領域２３２を設けてある。図２９のように線巾の狭いバリアメタルの領域を設けることにより、バンプのリフロー時の各々の領域間のバンプ移動を防止することができる。
【００９７】
図３０は本発明による半導体装置の一実施例を示す構造断面図である。バンプは金バンプについて述べるが、ハンダバンプであっても構わない。また半導体素子はＭＯＳ型トランジスタについて述べるが、ダイオード、抵抗等の光の照射により電気特性が変化する素子を含んでいる。
半導体素子（この場合ゲート電極及びソース、ドレイン領域からなるＭＯＳ型トランジスタ）４０１と半導体素子上にあるシリコン窒化膜等からなる絶縁膜４０７とパッド金属４０２と保護膜４０６に開口された状態に、バリアメタル膜４０３と金バンプ４０４と遮光膜４０５からなる本発明の半導体装置。バリアメタル膜４０３は通常チタン、チタンタングステンなどからなり、厚みは０．０５ミクロン以上あれば遮光の効果がある。バンプは残さず、バリアメタル膜４０３のみが半導体素子の上にも残り遮光膜とした構造とする。図３０では遮光膜４０３はパッド金属上にあるバリアメタル膜４０３に繋がっていないが、特定の端子に繋げ電位を固定すると電気特性上より好ましい、本発明の場合には半導体集積回路の基板と遮光膜の間には保護膜等を介しているために寄生容量は小さくフローティングになっていても大きな問題は無い。
【００９８】
図３１は図３０の構造を持つ半導体装置を上から見たものを示している。一般に半導体素子は光が当たるとＰＮ接合におけるリーク電流が増えることになるためにアナログ回路上に遮光膜を形成すれば誤動作しにくくなる。この図ではバリアメタルよりなる遮光膜４０５を端子に接続したところを示している。
一般的な、電子回路上にバンプ電極を持つ半導体集積回路装置のバンプ電極部は、半導体基板上に電子回路例えばポリシリコン抵抗が形成され、ポリシリコン抵抗の表面をパッシベーション膜で覆った後、バリアメタル層を介してその上にバンプ電極が形成されている。そしてバンプ電極を有する半導体集積回路装置を外部回路基板に実装する。
【００９９】
図３２（ａ）は、本発明による１実施例の半導体集積回路装置のバンプ電極部の平面図である。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、バンプ電極５０４がマトリックス状に分割されて形成されている。ここで、バンプ電極５０４のそれぞれのマトリックス状のドットは、電子回路のただ１つの電極に対応し、全て電気的に接続される。
【０１００】
図３２（ｂ）に本発明による半導体集積回路装置を外部回路に実装した場合の断面図を示す。バンプ電極５０４の各バンプドットと外部回路基板５０５とを接続するため、半導体基板５０１と外部回路基板５０５との間に圧力をかける。応力により、バンプ電極５０４のそれぞれのマトリックス状のバンプドットは潰れ、外部回路基板５０５から受ける余分な応力を横方向に逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動を防ぐことができる。また、バンプ電極５０４としてバンプドットを複数設けることによって、バンプ電極５０４と外部回路基板５０５との密着強度やバンプ電極５０４とバリアメタル５０６との密着強度を維持できる。
【０１０１】
図３３に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、バンプ電極５０４が形成される。このバンプ電極５０４は、複数の短冊状に分割されている。ここで、短冊状（線状）に配置された各バンプ短冊は、電子回路のただ１つの電極に対応し、全て電気的に接続されている。図３３による実施例を外部回路基板に実装した場合、図３２（ｂ）に示した例の断面図と同様に、バンプ電極５０４の各バンプ短冊は潰れ、外部回路基板５０５から受ける余分な応力は横方向に逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。また、バンプ電極５０４を複数に分割して設けることによって、バンプ電極５０４と外部回路基板５０５との密着強度やバンプ電極５０４とバリアメタル５０６との密着強度を維持できる。
【０１０２】
図３４に、本発明による更に別の実施例の平面図を示す。半導体基板５０１上に電子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、バンプ電極５０４が形成されている。ここで、バンプ電極５０４は格子状の形状をしており、隙間５４１が設けられている。図３４による実施例を外部回路基板に実装した場合、図３２（ｂ）に示した例の断面図と同様に、バンプ電極５０４はバンプ電極外方向及び、隙間方向に潰れ、外部回路基板５０５から受ける余分な応力は横方向に逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。また、バンプ電極５０４は、平面積を大きくできるので、バンプ電極５０４と外部回路基板５０５との密着強度やバンプ電極５０４とバリアメタル５０６との密着強度を維持できる。
【０１０３】
図３５に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、櫛状のバンプ電極５０４が置かれている。図３５による実施例を外部回路基板に実装した場合、図３２（ｂ）に示した例の断面図と同様に、バンプ電極５０４は櫛の隙間方向に潰れ、外部電極基板５０５から受ける余分な応力は横方向に逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。また、バンプ電極５０４は、平面積を大きくできるので、バンプ電極５０４と外部電極基板５０５との密着強度やバンプ電極５０４とバリアメタル５０６との密着強度を維持できる。
【０１０４】
図３２、３３、３４及び３５の実施例において、半導体基板５０１と外部電極基板５０５を圧力を掛けて接触させた後、加熱し接合させる。
また、以上の実施例を組み合わせても同様の効果が得られる。例えば、図３２と図３３を組み合わせて不等ピッチのマトリックスバンプにすることができる。また、図３４と図３５を組み合わせ、内部は隙間のあるバンプで、外周部が櫛型のバンプにおいても同様の効果が得られる。
【０１０５】
本発明は、通常平面的には四角形状をしているバンプ電極５０４を、図３２、図３３、図３４及び図３５に示した様に、平面的に隙間部を設け、外部電極基板５０５を或る応力を与えて接触させた時に、バンプ電極５０４の材料をその隙間に逃がすものである。ここでの平面的な隙間とは、図３２（ｂ）に示されるように、バンプ電極５０４のある垂直断面において、バンプ電極が分離して断面されるものである。
【０１０６】
以上、本発明によれば、実装時の応力を逃がす構造としたことで、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路が提供できる。
一般的な、電子回路上に外部電気接続端子を持つ半導体集積回路装置における外部電気接続端子部は、半導体基板上に電子回路例えばポリシリコン抵抗が乗り、パッシベーション膜で覆った後、外部電気接続端子用アルミニウム電極が敷かれている。そして、外部電気接続端子用アルミニウム電極上にボンディングワイヤーが打たれている。
【０１０７】
図３６（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続端子用アルミニウム電極部の平面図である。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられているが、外部電気接続端子用アルミニウム電極には、隙間５４１が設けられている。
【０１０８】
図３６（ｂ）に本発明による半導体集積回路装置をワイヤーボンディングにより実装した場合の断面図を示す。図３６（ｂ）において、外部電気接続端子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電気接続端子用アルミニウム電極５５４は潰れ、ボンディングワイヤー５０５から受ける余分な応力を横方向、すなわち隙間５４１方向に逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１０９】
図３７に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられているが、外部電気接続端子用アルミニウム電極５５４が連続の長方形の組み合わせによって構成されている。図３７による実施例をボンディングワイヤーに実装した場合、図３６（ｂ）に示した例の断面図と同様に、外部電気接続端子用アルミニウム電極５５４は潰れ、ボンディングワイヤー５０５から受ける余分な応力は横方向に逃すことができる。また、図３６（ａ）の実施例よりも外部電気接続端子用アルミニウム電極５０４の配線抵抗は大きくなるが、単位面積当たりの逃げ場が多くなり、より多くの応力を逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックによる半導体装置の信頼性低下や、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１１０】
図３８に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられているが、外部電気接続端子用アルミニウム電極５５４は連続の螺旋形状をしている。図３８による実施例をボンディングワイヤーに実装した場合、図３６（ｂ）に示した例の断面図と同様に、外部電気接続端子用アルミニウム電極５５４は外部電気接続端子用アルミニウム電極外方向及び、隙間方向に潰れ、ボンディングワイヤー５０５から受ける余分な応力は横方向に逃すことができる。また、図３６（ａ）の実施例よりも外部電気接続端子用アルミニウム電極５５４の配線抵抗は大きくなるが、単位面積当たりの逃げ場が多くなり、より多くの応力を逃すことができる。また、ボンディングワイヤー５０５は平面的に円形状で外部電気接続用アルミニウム電極５５４と接するが、外部電気接続用アルミニウム電極５５４が螺旋形状をしているためボンディングワイヤーからの応力を効率的に受け止め、効率的に応力を逃がすことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックによる半導体装置の信頼性低下や、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１１１】
図３９に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられているが、外部電気接続端子用アルミニウム電極５５４は同心円形の組み合わせから成り立っており、それぞれの同心円形電極は互いに電気的に接続されている。図３８による実施例をボンディングワイヤーに実装した場合、図３６（ｂ）に示した例の断面図と同様に、外部電気接続端子用アルミニウム電極５５４は外部電気接続端子用アルミニウム電極外方向及び、隙間方向に潰れ、ボンディングワイヤー５０５から受ける余分な応力は横方向に逃すことができる。また、ボンディングワイヤー５０５は平面的に円形状で外部電気接続用アルミニウム電極４と接するが、外部電気接続用アルミニウム電極５５４が同心円形状をしているためボンディングワイヤーからの応力を効率的に受け止め、効率的に応力を逃がすことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックによる半導体装置の信頼性低下や、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１１２】
また、以上の実施例を組み合わせても同様の効果が得られる。例えば、図３６と図３７あるいは、図３６と図３８を組み合わせ、周辺部を閉じた形状の外部電気接続用アルミニウム電極としても同様の効果が得られる。
図４０（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続端子用アルミニウム電極部の平面図である。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられているが、外部電気接続端子用アルミニウム電極には、突起もしくは窪み５４０が設けられている。
【０１１３】
図４０（ｂ）に本発明による半導体集積回路装置をワイヤーボンディングにより実装した場合の断面図を示す。図４０（ｂ）において、外部電気接続端子用アルミニウム電極５５４上には、突起部５４１窪み部５４２による凹凸が設けられている。外部電気接続端子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電気接続端子用アルミニウム電極５０４の突起部５４１が窪み部５４２方向に潰れるため、ボンディングワイヤー５０５から受ける余分な応力を逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１１４】
図４１に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられているが、外部電気接続端子用アルミニウム電極５５４直下のパッシベーション膜には複数の長方形の凹凸があり、それに伴い外部電気接続端子用アルミニウム電極５５４にも同様の凹凸５４３が形成される。図４１による実施例をボンディングワイヤーに実装した場合、断面構造は、図４０（ｂ）と同じとなり、外部電気接続端子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電気接続端子用アルミニウム電極５０４の突起部５４１が窪み部５４２方向に潰れるため、ボンディングワイヤー５０５から受ける余分な応力を逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１１５】
図４２に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜を介して、外部電気接続端子用アルミニウム電極５０４が設けられているが、外部電気接続端子用アルミニウム電極５５４直下のパッシベーション膜には複数の同心円状の凹凸があり、それに伴い外部電気接続端子用アルミニウム電極５５４にも同様の凹凸５４３が形成される。図４２による実施例をボンディングワイヤーに実装した場合、断面構造は、図４０（ｂ）と同じとなり、外部電気接続端子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電気接続端子用アルミニウム電極５５４の突起部５４１が窪み部５４２方向に潰れるため、ボンディングワイヤー５０５から受ける余分な応力を逃すことができる。また、ボンディングワイヤー５０５は平面的に円形状で外部電気接続用アルミニウム電極５５４と接するが、外部電気接続用アルミニウム電極５５４が同心円状をしているためボンディングワイヤーからの応力を効率的に受け止め、効率的に応力を逃がすことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１１６】
図４３は、本発明による別の実施例を示す断面図である。図４３において、パッシベーション膜５０３上には突起５３１が設けられている。その上に外部電気接続端子用アルミニウム電極５５４を設けるため、外部電気接続端子用アルミニウム電極５５４上には、突起部５４１と窪み部５４２ができる。外部電気接続端子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電気接続端子用アルミニウム電極５５４の突起部５４１が窪み部５４２方向に潰れるため、ボンディングワイヤー５０５から受ける余分な応力を逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１１７】
図４４は、本発明による別の実施例を示す断面図である。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２が配置されている上に、アルミニウムによる段差形成パターン５０６が設けられている。このパターンは能動配線を流用することも可能である。この上にパッシベーション膜５０３を形成するとパッシベーション膜５０３上には突起５３１が形成される。その上に外部電気接続端子用アルミニウム電極５５４を設けるため、外部電気接続端子用アルミニウム電極５５４上には、突起部５４１と窪み部５４２ができる。外部電気接続端子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電気接続端子用アルミニウム電極５５４の突起部５４１が窪み部５４２方向に潰れるため、ボンディングワイヤー５０５から受ける余分な応力を逃すことができる。その結果、その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックによる信頼性の低下や、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１１８】
図４５は、本発明による別の実施例を示す断面図である。半導体基板５０１上に電子回路例えば拡散抵抗５０７が配置されている上に、ポリシリコンによる段差形成パターン５２１が設けられている。この上にパッシベーション膜５０３を形成するとパッシベーション膜５０３上には突起５３１が形成される。その上に外部電気接続端子用アルミニウム電極５５４を設けるため、外部電気接続端子用アルミニウム電極５５４上には、突起部５４１と窪み部５４２ができる。外部電気接続端子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電気接続端子用アルミニウム電極５５４の突起部５４１が窪み部５４２方向に潰れるため、ボンディングワイヤー５０５から受ける余分な応力を逃すことができる。その結果、パッシベーション膜５０３にかかる応力は減少し、パッシベーション膜５０３のクラックによる信頼性の低下が防げる。
【０１１９】
また、以上の実施例を組み合わせても同様の効果が得られる。例えば、図４０と図４１あるいは、図４０と図４２を組み合わせ、周辺部を閉じた形状の外部電気接続用アルミニウム電極としても同様の効果が得られる。
図４６（ａ）は、本発明による１実施例の半導体集積回路装置のバンプ電極部の断面図である。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜５０３及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、バンプ電極５９４が置かれている。ここで、バンプ電極５９４下部には中空部５９１が設けられている。
【０１２０】
図４６（ｂ）に本発明による半導体集積回路装置を外部回路に実装した場合の断面図を示す。図４６（ｂ）において、バンプ電極５９４と外部回路基板５０５とを接続するため、半導体基板５０１と外部回路基板５０５との間に圧力をかけると、バンプ電極５９４は中空部５９１の部分で潰れ、外部回路基板５０５から受ける余分な応力を横方向に逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。なお、中空部５９１は、中空にするほかに、ポリイミド樹脂や、ホトレジストなどバンプ電極材料より柔らかい材料を埋め込んでも同様の効果がある。
【０１２１】
図４７に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、バンプ電極５９４が置かれている。バンプ電極５９４内部には中空部５９１が設けられている。図４７による実施例を外部回路基板に実装した場合、図４６（ｂ）に示した例の断面図と同様に、バンプ電極５９４は中空部で潰れ、外部回路基板５０５から受ける余分な応力は横方向に逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。また、バンプ電極５９４とバリアメタルの接触面積を大きくとれるので、バンプ電極５９４とバリアメタル５０６との密着強度を維持できる。なお、中空部５９１は、中空にするほかに、ポリイミド樹脂や、ホトレジストなどバンプ電極材料より柔らかい材料を埋め込んでも同様の効果がある。
【０１２２】
図４８は、本発明による１実施例の半導体集積回路装置の外部電気接続端子用アルミニウム電極部の断面図である。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション用窒化膜５０３が配置され、さらにポリイミド膜層５０６が設けられ、その上に外部電気接続端子用アルミニウム電極５５４が設けられている。
【０１２３】
本発明による集積回路装置によれば、ボンディングワイヤー５０５より受けた応力はポリイミド層５０６に吸収される。そのため応力はパッシベーション用窒化膜５０３やポリシリコン抵抗５０２には伝わらず、パッシベーション用窒化膜５０３にクラックが入ったり、ポリシリコン抵抗５０２が変形して特性が変化することがない。
【０１２４】
図４９（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続端子用メタル電極部の平面図である。半導体基板８０１上に電子回路例えばポリシリコン抵抗８０２が配置されている上に、層間膜８０３を介して、外部電気接続端子用メタル電極８０４が設けられ、外部電気接続端子用メタル電極８０４上の一部に開口部７を有するパッシベーション膜８０５が設けられている。ここで、層間膜８０３を保護膜とし、外部電気接続端子用メタル電極８０４上の一部に開口部を有するパッシベーション膜８０５を形成しない場合もある。
【０１２５】
図４９（ｂ）に本発明による半導体集積回路装置をワイヤーボンディングにより実装した場合の断面図を示す。図４９（ｂ）において、外部電気接続端子用メタル電極８０４は、１．５μｍ以上４μｍ以下の膜厚で設けられている。外部電気接続端子用メタル電極８０４とボンディングワイヤー８０５とを接続するため、半導体基板８０１とボンディングワイヤー８０６との間に圧力をかけると、外部電気接続端子用メタル電極８０４が厚く形成されているためため、ボンディングワイヤー８０６から受ける余分な応力を吸収することができる。その結果、層間膜８０３及び、ポリシリコン抵抗８０２にかかる応力は減少し、層間膜８０３のクラックや、ポリシリコン抵抗８０２の変形による特性変動が防げる。ここで、外部電気接続端子用メタル電極８０４の膜厚は、厚いほど応力は緩和されるが、２μｍ以上３μｍ以下程度が製造工程の難易度と応力緩和度とから最適値である。
【０１２６】
図５０（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続端子用メタル電極８０４上にハンダまたは金バンプを設けた外部電気接続端子部の平面図である。半導体基板８０１上に電子回路例えばポリシリコン抵抗８０２が配置されている上に、層間膜８０３を介して、外部電気接続端子用メタル電極８０４が設けられ、外部電気接続端子用メタル電極８０４上の一部に開口部８０７を有するパッシベーション膜８０５を介して、ハンダまたは金バンプ電極８０８が設けられている。ここで、層間膜８０３を保護膜とし、外部電気接続端子用メタル電極８０４上の一部に開口部を有するパッシベーション膜８０５を形成しない場合もある。
【０１２７】
図５０（ｂ）に本発明による半導体集積回路装置をハンダまたは金バンプにより実装した場合の断面図を示す。図５０（ｂ）において、外部電気接続端子用メタル電極８０４は、１．５μｍ以上４μｍ以下の膜厚で設けられている。外部電気接続端子用ハンダまたは金バンプ電極８０８と外部電極基板８０９とを接続する際、半導体基板８０１と外部電極基板８０９との間に圧力が架かっても、外部電気接続端子用メタル電極８０４が厚く形成されているため、外部電極基板８０９から受ける応力を吸収することができる。その結果、層間膜８０３及び、ポリシリコン抵抗８０２にかかる応力は減少し、層間膜８０３のクラックや、ポリシリコン抵抗８０２の変形による特性変動が防げる。ここで、外部電気接続端子用メタル電極８０４の膜厚は、厚いほど応力は緩和されるが、２μｍ以上３μｍ以下程度が製造工程の難易度と応力緩和度とから最適値である。
【０１２８】
また以上の実施例で用いた外部電気接続端子用メタル電極８０４は、半導体電子回路の配線層として用いることが可能であり、また別のメタル層を半導体電子回路に配線層として用いることも可能である。
ここまでに用いた外部電気接続端子用メタル電極８０４は、アルミニウム、シリコン、銅、タングステン等の物質あるいは化合物を用いることが可能であるが、アルミニウム、シリコンの化合物あるいは、アルミニウム、シリコン、銅の化合物を用いることが望ましい。
【０１２９】
以下、本発明の半導体集積回路装置の一実施例を図面に基づいて説明する。なお、ここでの回路素子とは、パッド電極、保護回路また内部回路のことを言うものとする。
図５１は本発明による半導体集積回路装置の一実施例の平面図である。半導体集積回路装置の半導体基板６０１の外周部分に４つのパッド電極６０３、６０３、６０３、６０３が形成されている。パッド電極６０３は、図示しない外部回路からの信号を入力したり、外部回路に信号を出力する端子であり、図示しない外部配線がそれぞれのパッド電極６０３に接続される。それぞれの４つのパッド電極６０３、６０３、６０３、６０３は、保護回路ブロック６４０に接続されている。保護回路ブロック６４０は、４つのパッド電極６０３、６０３、６０３、６０３それぞれの保護回路を有している。つまり、４つのパッド電極６０３、６０３、６０３、６０３の保護回路は一か所に固まって配置され、保護回路ブロック６４０を形成しているものである。
【０１３０】
４つのパッド電極６０３、６０３、６０３、６０３より出入りする外部信号は、保護回路ブロック６４０を経て内部回路６０２に到達する。保護回路ブロック６４０の中にはパッド電極６０３、６０３、６０３、６０３の４つの信号に対する保護回路が４つはいっているが、保護回路どうし一つ一つの距離を離す必要はなく、近接して配置されているので、従来技術である図４で表した保護回路の６０４の４つ分の面積よりはるかに小さくできる。また、図５１に於いて、両端のパッド電極６０３、６０３と保護回路ブロック６４０の関係のようにパッド電極６０３、６０３と保護回路ブロック６４０の距離を自由に設定することによって、内部回路６０２の都合によって保護回路ブロック６４０の配置を自由にでき、半導体基板６０１の表面積を有効に使うことができる。その結果、半導体集積回路装置のチップサイズを小さくすることができる。
【０１３１】
本発明は、パッド電極６０３を、内部回路６０２の上に（平面的に）重ねて配置した場合に特に有効である。図５２に本発明による別の実施例の平面図を示す。４つのパッド電極６０３、６０３、６０３、６０３は、内部回路６０２の上に平面的に重ねて配置されている。パッド電極６０３、６０３、６０３、６０３より出入りする外部信号は、半導体素子表面を這う電極配線６０５、６０５、６０５、６０５を通り保護回路ブロック６４０を経て内部回路６０２に到達する。保護回路ブロック６４０の中にはパッド電極６０３、６０３、６０３、６０３の４つの信号に対する保護回路６０４が４個はいっている。しかし、保護回路６０４どうし一つ一つの距離を離す必要はなく、近接して配置できるので、図５１で表した保護回路６０４の４つ分の面積よりはるかに小さくできる。ここで、保護回路ブロック６４０は、半導体基板６０１上で、パッド電極６０３、６０３、６０３、６０３とは反対側に配置されている例を示している。パッド電極６０３、６０３、６０３、６０３を、内部回路６０２上に縦に重ねて配置する場合、パッド電極用配線形成工程が元々存在するので、工程を増やすことなく電極配線６０５、６０５、６０５、６０５を絶縁膜を介して半導体集積回路装置表面上に自由に這わすことができる。また、保護回路ブロック６４０をどこにでも配置することができる。その結果、半導体基板６０１の表面積を有効に使うことができ、半導体集積回路装置のチップサイズを小さくすることができる。
【０１３２】
本発明は、パッド電極数が多くなるとさらに有効となる。図５３に本発明による別の実施例の平面図を示す。８つのパッド電極６０３、６０３・・は、電子回路６０２の上に平面的に縦に重ねて配置されている。パッド電極６０３、６０３・・より出入りする外部信号は、絶縁膜を介して半導体素子表面を這う電極配線６０５、６０５・・を通り保護回路ブロック６４０を経て内部回路６０２に到達する。保護回路ブロック６４０の中にはパッド電極６０３、６０３・・の８つの信号に対する保護回路が８個入っている。保護回路どうし一つ一つの距離を離す必要はなく、近接して配置できるので、図５２で表した保護回路６０４が４個入った保護回路ブロック６４０の２つ分の面積よりさらに小さくできる。ここで、保護回路ブロック６４０は、半導体基板６０１の中心部に配置した例を示している。しかし、パッド電極６０３、６０３・・を、内部回路６０２上に平面的に重ねて配置する場合、パッド電極用配線形成工程が元々存在するので、工程を増やすことなくパッド電極６０３、６０３・・と保護回路ブロック６４０を結ぶ電極配線６０５、６０５・・を半導体集積回路装置表面上で自由に這わすことができるので、保護回路ブロック６４０はどこにでも配置することができる。その結果、半導体基板６０１の表面積を有効に使うことができ、半導体集積回路装置のチップサイズを小さくすることができる。
【０１３３】
保護回路６０４は全てを一つにまとめなくともいくつかをまとめて複数の保護回路ブロック６４０としても有効である。図５４に本発明による別の実施例の平面図を示す。８つのパッド電極６０３、６０３・・は、電子回路６０２の上に平面的に重ねて配置されている。パッド電極６０３、６０３・・より出入りする外部信号は、半導体素子表面を這う電極配線６０５、６０５・・を通り保護回路ブロック６４０、６４０を経て内部回路６０２に到達する。一方の保護回路ブロック６４０の中にはパッド電極６０３、６０３・・の４つの信号に対する保護回路６０４が４つ入っており、他方の保護回路６４０ブロックの中には残りのパッド電極６０３、６０３・・の４つの信号に対する保護回路６０４が４つ入っている。保護回路６０４どうし一つ一つの距離を離す必要はなく、近接して配置できるので、図５１で表した保護回路６０４の８つ分の面積よりはるかに小さくできる。ここで、パッド電極６０３、６０３・・を、内部回路６０２上に平面的に重ねて配置する場合、パッド電極用配線形成工程が元々存在するので、工程を増やすことなくパッド電極６０３、６０３・・と保護回路ブロック６４０を結ぶ電極配線６０５、６０５・・を絶縁膜を介して半導体集積回路表面上に自由に這わすことができる。そして、保護回路ブロック６４０、６４０をどこにでも配置することができる。その結果、半導体基板６０１の表面積を有効に使うことができ、半導体集積回路装置のチップサイズを小さくすることができる。
【０１３４】
以上の例では、複数の保護回路６０４をブロックにして保護回路６０４、６０４・・自体の総面積を小さくする例を示したが、各パッド電極６０３、６０３・・とそれに対応する保護回路６０４、６０４・・を離して配置することだけでも、保護回路６０４のレイアウトが自由にできるので、チップサイズを小さくすることができる。つまり、複数のパッド電極の内少なくとも１つのパッド電極と該パッド電極に対応する保護回路との間に他の回路素子が介在されて配置するものである。ここで言う、回路素子とは、他のパッド電極６０３、他の保護回路６０４および内部回路６０２を言う。
【０１３５】
図６０は、本発明による半導体集積回路装置の平面図である。半導体基板７上に抵抗、トランジスタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上にダミーバンプ７６が配置されている。集積回路７２は、所謂パッシベーションと言われる絶縁膜により保護されており、ダミーバンプ７６は絶縁膜の上に形成する。つまり、ダミーバンプ７６により集積回路７２は回路的に影響されるものではない。なお、絶縁膜の上にダミーバンプ７６を形成するに際して、それらの密着強度を上げるためにバリアメタル層を介してダミーバンプ７６は形成される。図６０によれば、半導体基板７１に必要な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバンプ用の領域は全く不要となる。そのため、半導体基板サイズを小さくすることができる。
【０１３６】
図６１は本発明による別の実施例である。半導体基板７１上に抵抗、トランジスタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上にバンプ電極７３よりも大きなダミーバンプ７６が配置されている。本半導体集積回路装置を、外部の回路に実装する際、半導体基板７１と外部の回路基板の間に圧力をかけて接続するが、その際、ダミーバンプ７６直下の集積回路７２は、ダミーバンプ７６と半導体基板７１に押し潰される形となり、実装時の圧力、時間などの条件により、集積回路７２にダメージを与え、特性に悪影響が出る場合がある。そこで、図６１の実施例では、ダミーバンプ７６の大きさを大きくすることにより、実装時にダミーバンプ７６より集積回路７２にかかる力を分散させ、集積回路７２がダメージを受けなくしたものである。図６１によれば、半導体基板７１に必要な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバンプ用の領域は全く不要となる。そのため、チップサイズを小さくすることができる。
【０１３７】
一般的なサーマルプリンターヘッドドライバー用ＩＣでは、実際に必要とされるバンプ電極が電気信号の外部取りだし用バンプ電極であるため、バンプの位置が半導体チップの一部に偏ってしまう。電子回路動作上必要なバンプ電極しか設けないと、半導体集積回路装置を外部の回路基板に実装するにあたって、半導体集積回路装置が外部回路基板に斜めに装着されるなどして、不用意に基板が接触して回路不良が発生したり、実装時に半導体回路基板に圧力が均一にかからず、バンプ電極と回路基板の接触不良が発生したりする。そのため、ダミーバンプ領域を設け、ダミーバンプを設置している。
【０１３８】
図５５は、本発明による半導体集積回路装置の平面図である。半導体基板７１上に抵抗、トランジスタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上にダミーバンプ７６が配置されている。集積回路７２は、所謂パッシベーションと言われる絶縁膜により保護されており、ダミーバンプ７６は絶縁膜の上に形成する。つまり、ダミーバンプ７６により集積回路７２は回路的に影響されるものではない。なお、絶縁膜の上にダミーバンプ７６を形成するに際して、それらの密着強度を上げるためにバリアメタル層を介してダミーバンプ７６は形成される。図５５によれば、半導体基板７１に必要な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバンプ用の領域は全く不要となる。そのため、半導体基板サイズを小さくすることができる。
【０１３９】
図５６は本発明による別の実施例である。半導体基板７１上に抵抗、トランジスタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上にバンプ電極７３よりも大きなダミーバンプ７６が配置されている。本半導体集積回路装置を、外部の回路に実装する際、半導体基板７１と外部の回路基板の間に圧力をかけて接続するが、その際、ダミーバンプ７６直下の集積回路７２は、ダミーバンプ７６と半導体基板７１に押し潰される形となり、実装時の圧力、時間などの条件により、集積回路７２にダメージを与え、特性に悪影響が出る場合がある。そこで、図５６の実施例では、ダミーバンプ７６の大きさを大きくすることにより、実装時にダミーバンプ７６より集積回路７２にかかる力を分散させ、集積回路７２がダメージを受けなくしたものである。図５６によれば、半導体基板７１に必要な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバンプ用の領域は全く不要となる。そのため、チップサイズを小さくすることができる。
【０１４０】
図５７は本発明による更に別の実施例である。半導体基板７１上に抵抗、トランジスタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上にバンプ電極７３よりも小さなダミーバンプ７６がマトリックス状に配置されている。小さなダミーバンプをマトリックス状に配置することによって、本半導体集積回路装置を、外部の回路に実装する際に集積回路７２が受ける力を分散させ、ダメージを受けなくしたものである。図５７によれば、半導体基板７１に必要な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバンプ用の領域は全く不要となる。そのため、チップサイズを小さくすることができる。
【０１４１】
図５８は本発明による更に別の実施例である。半導体基板７１上に抵抗、トランジスタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上に１個又は複数の穴８６を持つダミーバンプ７６が配置されている。穴を持つバンプを用いることによって、本半導体集積回路装置を、外部の回路に実装する際に集積回路７２が受ける力を分散させ、ダメージを受けなくしたものである。図５８によれば、半導体基板７１に必要な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバンプ用の領域は全く不要となる。そのため、チップサイズを小さくすることができる。
【０１４２】
図５９は本発明による別の実施例である。半導体基板７１上に抵抗、トランジスタ、コンデンサ、配線などを含む集積回路７２と、その周辺部に集積回路と外部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上で、半導体基板７１の中心部にダミーバンプ７６を配置している。本半導体集積回路装置を、外部の回路に実装する際、半導体基板７１と外部の回路基板の間に圧力をかけて接続するが、本例のように周辺部にバンプ電極を配置すると、チップサイズが大きくなった場合、チップの中心部が受けた圧力でたわみ、集積回路の特性が変わることがある。図５９では、チップ中心部にダミーバンプ７６を設け、チップのたわみを防いでいる。図５９によれば、半導体基板７１に必要な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバンプ用の領域は全く不要となる。そのため、チップサイズを増やすことなく、集積回路の受けるダメージを防ぐことができる。
【０１４３】
以上の例は、全て、半導体基板周辺部に外部取り出し用バンプ電極を持った例であるが、半導体基板中心部にバンプ電極があり、周辺部にダミーバンプを設ける場合や、外部取り出し用バンプ電極とダミーバンプがランダムに配置される場合も同様に、ダミーバンプを集積回路上には位置することにより、半導体基板の面積を小さくすることができる。
【０１４４】
一般的な半導体集積回路の製造方法において、シリコン基板の表面に複数の半導体集積回路をフォトリソクラフィー技術を用いて形成した後に、スクライブ工程により、個々の半導体集積回路に切り離してチップに行うことは良く知られたことである。そのスクライブ工程におけるスクライブ領域近傍のシリコン基板において、シリコン基板の表面には拡散領域を含む電子回路が形成されている。電子回路の表面には保護膜が設けられている。各々の半導体集積回路の間には、スクライブ領域（保護膜及び電子回路が形成されていない領域）が設けられており、その中心部を機械的手段によりシリコン基板をダイシングして切断部をつくる。
【０１４５】
図６５（ａ）は、本発明の半導体集積回路（以下ＩＣと略す）の製造方法を示したＩＣスクライブ近傍の工程順断面図である。シリコン基板（ウェハ）の表面に抵抗、トランジスタ、コンデンサ等を複数素子形成して電子回路を金属配線により結線して形成する。
図６５（ａ）は、例えば、Ｐ型シリコン基板８１の表面にＮ型拡散層８３が設けられている。Ｎ型拡散層８３は、電子回路の構成要素の一つである。スクライブ領域８９のシリコン基板８１の表面は、スクライブ工程により切断しやすいように、保護膜８９が除去されている。スクライブ領域８９の両側に各々の電子回路が設けられている。金属配線形成後、最終保護膜８５をスクライブ領域８９と外部電気接続領域（通常パッド領域）とを除いて形成する。最終保護膜８５をパターニング後に、スクライブ領域のシリコン基板８２の表面を第１のシリコン基板除去工程により除去する。第１のシリコン基板除去工程は、拡散層８３より深くシリコン基板を除去する。拡散層８３がトランジスタのソース−ドレイン領域の場合には、少なくとも２μｍ程度深くシリコン基板８１を除去する。拡散層８３がＣＭＯＳ回路のウェルの場合には少なくとも５μｍ程度の深くシリコン基板８１を除去する。第１のシリコン基板除去工程は、次工程の第二のシリコン基板除去工程（従来のスクライブ工程に対応）に比べシリコン基板の除去速度が遅く、スクライブ面近傍の結晶欠陥の誘発が少ない。第一のシリコン基板除去工程のシリコン基板速度は遅いために、深い場合でも５０μｍの深さである。従って、第一のシリコン基板除去工程においては、２〜５０μｍの深さでシリコン基板を除去する。一般的には、５〜５０μｍの深さを用い、好ましくは、１０〜５０μｍの深さで除去する。また、第一のシリコン基板除去工程は、シリコン基板８１へ結晶欠陥を誘発しにくいように、ウェトエッチングのような化学的手段、あるいは、ドライエッチングのような物理的手段と化学的手段との両方の手段を用いることが好ましい。第一のシリコン基板除去工程に機械的手段を用いる場合には、第１（ａ）のように、スクライブ領域８９の中心部に向かって除去巾が小さくなるようなダイシングを行うことが好ましい。図６５（ａ）に示したような、Ｖ字型のスクライブ面８２Ａにすることにより、拡散層８３とスクライブ面との間の距離が大きくできるために、スクライブ面に発生する結晶欠陥は拡散層８３へ影響しにくくなる。
【０１４６】
第一のシリコン基板除去工程の後に、図６５（ｂ）のように、第二のシリコン基板除去工程により、ほぼシリコン基板８１の深さ方向に垂直に切断する。スクライブ面８２Ｂは、第二のシリコン基板除去工程により、シリコン基板８１の全部、あるいは、ほぼ全部切断する。第二のシリコン基板除去 工程は、従来のスクライブ工程と同様な方法で、即ち、機械的手段でシリコン基板８１を除去する。シリコン基板８１の除去する巾は、第一のシリコン基板除去工程によって形成されたスクライブ面８２Ｂの巾より小さい。第二のシリコン基板除去工程の場合、スクライブ面８２Ｂの内側のシリコン基板８１には多くの大きな結晶欠陥が生じる。しかし、スクライブ面８２Ｂが拡散層８３に対して離れて存在するために、電子回路の特性を悪くする作用を防ぐことができる。即ち、本発明のＩＣの製造方法によれば、スクライブ領域８９を拡散層３に対して近く配置することにより、チップ面積を小さくすることができる。
【０１４７】
図６２（ａ）は、本発明の半導体集積回路のコーナー部の平面図であり、図６２（ｂ）は、図６２（ａ）のＡ−Ａ’線に沿った断面図である。半導体集積回路は、シリコン基板の表面の各チップごとに、抵抗、トランジスタおよびコンデンサなどをフォト工程により同じ構造に形成される。その後、各チップの間のスクライブラインと呼ばれる領域をダイシング工程により切断して、各チップに分離する。
【０１４８】
図６２（ａ）は、スクライブ後のチップのコーナー部の平面図である。スクライブ面８２の内側に集積回路を構成するためのシリコン基板と逆導電型の拡散領域８３が設けられている。スクライブ面８２と拡散領域８３との間には、基板１をエッチング除去したシリコン基板の段差面８４が形成されている。
図６２（ｂ）に示すように、スクライブ面８２と拡散領域８３との間にほぼ垂直な段差面８４が設けられている。拡散領域８３を含む基板８１の表面は、保護膜８５で覆われている。図６２のようにスクライブ面より少し内側にシリコン段差８４を設けることにより、拡散領域８３とスクライブ面８２との間の間隔を狭くすることができる。ダイシング工程は、シリコン基板８１を機械的手段により切断する。従って、スクライブ面からシリコン基板の内側に向かって結晶欠陥を誘発する。しかし、本発明の半導体集積回路においては、スクライブ面８２が拡散領域８３の深さより深い位置になっているために、スクライブ面２から誘発する結晶欠陥が拡散領域８３へ至らない。シリコン段差８４は、シリコン基板８１を化学反応を含むエッチング工程により形成される。従って、スクライブ面に比べ結晶欠陥はほとんど形成されないレベルである。特に、ウェットエッチにより形成すれば、物理反応をともなわないために、ほとんど結晶欠陥が発生しない。また、反応性イオンエッチングなどの物理反応を含むエッチングを用いて異方性エッチングした場合には、異方性エッチング後に少しウェットエッチを追加することにより、エッチングによる結晶欠陥を取り除くことができる。エッチング段差の深さは、少なくとも拡散領域８３より深く形成する必要がある。半導体集積回路をＣＭＯＳ回路で構成している場合には、基板表面に２μｍ以上深いウェルと呼ばれる拡散領域が設けられている。従って、ＣＭＯＳ回路の場合には、ウェルの深さより深く２μｍ以上にする。スクライブ面から、より離すためには、５μｍ以上、好ましくは、１０μｍ以上の深さにする。深い段差を形成することにより、スクライブ面と拡散領域８３との距離を５〜１５μｍ程度に狭くすることができる。
【０１４９】
図６３は、本発明の半導体集積回路の別の実施例である。チップ状に形成した後の、チップ端部の断面図である。スクライブ面８２は、従来と同様に基板８１の表面から形成されている。しかし、拡散領域８３とスクライブ面８２との間に、拡散領域８３より深い溝８６を形成することにより、スクライブ面８２と拡散領域８３との距離を小さくできる。スクライブ面から誘発する結晶欠陥は、溝８６の存在により、溝８６より内側に入らないために、拡散領域８３をスクライブ面８２に近づけることが可能になる。
【０１５０】
図６２と図６３の実施例から明らかなように、スクライブ面８２と拡散領域８３との間にシリコン段差を設けることにより、チップ周辺の面積を減少することができる。本発明は、図６４に示したような半導体集積回路において特に効果がある。図６４は、チップ状になった半導体集積回路の平面図である。スクライブ面８２の内側にシリコン段差８４が設けられ、さらに、その内側に、電子回路を構成する回路領域８８が設けられている。回路領域８８は、拡散領域８３を含んで構成されている。回路領域８８の上に外部電気接続端子である。パッド領域８７が複数配置されている。図６４のような半導体集積回路においては、パッド領域８７が回路領域８８の上に配置されているために、回路領域８８とスクライブ面８２との距離を小さくすることにより、チップ面積を効果的に小さくすることができる。
【０１５１】
また、一般的に、半導体集積回路の場合、チップの周辺長を短くして、チップの内部領域を有効活用できるように設計する。従って、チップの形状は、正方形がもっとも好ましい。しかし、密着イメージセンサ、あるいは、サーマルヘッド駆動用半導体集積回路の場合、その用途により、チップの巾と長さとの比が１桁以上大きいＩＣである。例えば、巾０．５ｍｍ長さ７ｍｍのような非常に細長いＩＣである。いわゆる極細ＩＣの場合、チップ面積に対してチップの辺が非常に長い。同じ面積を正方形で構成した場合に比べると２倍以上チップ周囲長が長くなる。従って、本発明の構成にすることにより、チップ周囲の面積を普通のＩＣ以上の効果で減少できる。
【０１５２】
一般的な半導体集積回路のパッド部の断面構造において、基板がＰ型シリコン基板の場合を例にして説明する。基板の表面に異なるＮ+不純物領域が分離領域で隔てられて設けられている。分離領域は、異なるＮ+不純物領域とＮ+不純物領域とを電気的に分離するために設けた領域である。
分離領域には、基板の表面に厚い絶縁膜が設けられている。分離領域の上に外部接続端子であるパッド部が設けられた領域の断面構造において、パッド部の分離領域の上には、パッド部を構成する導電膜（パッド電極）が設けられている。
【０１５３】
導電膜には電源電圧が印加されることがある。そこで、分離領域の閾値電圧を電源電圧より大きく（一般には２倍程度）することにより、Ｎ+不純物領域間を電気的に分離している。パッド部の導電膜は一般的に配線膜と兼ねたアルミニウム主体の膜が用いられている。
図６６は、本発明の半導体装置のパッド部の断面図である。集積回路のチップサイズを小さくするために、パッドがトランジスタの上に積層して設けられている。トランジスタは、低消費電力に適したＭＯＳ型トランジスタである。パッド部は、複数のＭＯＳトランジスタの上に設けられている。図６６は、パッド電極の下に設けられたＭＯＳトランジスタ間、または、ＭＯＳトランジスタのソース領域とドレイン領域との間の分離領域の部分の断面図である。パッド部以外の分離領域の構造は従来一般的に用いられる構造である。基板６１がＰ型シリコン半導体の場合、分離領域６４はＮ+不純物領域６２とＮ+不純物領域６３との電気的分離のために設けられている。分離領域６４の基板６１の表面にはＭＯＳトランジスタのゲート絶縁膜に比べ充分厚いフィールド絶縁膜６５が設けられている。フィールド絶縁膜６５の上には導電膜６８が設けられている。導電膜６８の上には、中間絶縁膜６６を介してパッド電極６７が設けられている。パッド電極６７は、一般的に集積回路の配線として用いられているアルミニウム膜で兼ねて形成されている。導電膜６８は、ＭＯＳトランジスタのゲート電極と兼ねることにより、製造工程を複雑にしないで形成することができる。集積回路の配線が、ダブルメタル構造（ゲート電極を除いた配線数）の場合には、一層目のメタル配線で導電型６８を形成することにより、製造工程を複雑にせずに形成できる。
【０１５４】
導電膜６８の電位は、基板６１の電位、ＭＯＳトランジスタのソース領域の電位、ＭＯＳトランジスタのドレイン領域の電位、ＭＯＳトランジスタのゲート電極の電位、または、電源電圧のいづれかに設定されている。導電膜６８をゲート電極と同じ膜で兼ねて形成する場合には、ＭＯＳトランジスタのゲート電極を、分離領域６４の上に設ける構造になる。この場合には、導電膜６８の電位は、そのＭＯＳトランジスタのゲート電極の電位になる。パッド部以外の配線は、最終保護膜６９でおおわれている。即ち、パッド部は、外部接続端子とするために、保護膜６９に窓あけされた構造となる。
【０１５５】
図６６のような分離構造にすることにより、パッド電極６７に大きな静電気が印加された場合にも、分離領域６４を介したリーク電流の発生を防ぐことがわかった。導電膜６８により、分離領域６４の基板６１の表面部分は、電気的にシールドされる。従って、基板６１の表面のフィールド絶縁膜６５に強電界が印加されない。図６６のような分離構造の場合、分離巾（領域６２と領域６３との間の距離）が従来の構造より大きくなってしまう。そこで、本発明の半導体装置においては、パッド電極の下の分離領域を図６６のような構造の分離とした。図６７は、本発明の半導体装置の平面図である。パッド電極６７はチップ５０の中心部も含め複数設けられている。パッド電極６７はトランジスタのゲート電極の上に設けられている。パッド電極の面積がチップ面積に対して小さくない（例えば２０％以上の割合になっている）集積回路の場合、図６７のように、パッド電極をトランジスタの上に積層して設けることにより、チップ面積を小さくすることで効果的にできる。本発明の半導体装置においては、パッド電極６７の下の分離領域の構造に図６６のような構造を用いた。パッド電極６７以外の部分のトランジスタ間の分離は、分離巾を小さくできる。
【０１５６】
図６６に示したような分離構造は、シールド電極６８により基板６１の反転を防止してリーク電流の流れることを防いでいる。従って、図６６のようなシールド電極による分離をシールド分離と言う。図６７のような分離は、フィールド絶縁膜６５を選択酸化方法により部分的に厚くして、その領域の閾値電圧を高くすることによりリーク電流が流れることを防いでいる。閾値電圧を高くするために、フィールド酸化膜６５の下の基板６１の表面にＰ型不純物をドーピングしていることが一般的である。
【０１５７】
シールド分離の場合、図６６の実施例の場合は選択酸化によるフィールド絶縁膜６５が形成されているが、厚いフィールド絶縁膜６８の形成は必要条件とならない。
以上説明したように、パッド電極を複数のトランジスタの上に積層して形成する半導体集積回路において、パッド電極の下のトランジスタ間の分離構造をシールド分離にすることにより、パッド電極に静電気が印加された場合に発生する分離間のリーク電流を防止することができる。パッド電極が形成されていない領域のトランジスタ間の分離は、シールド分離にする必要がなく、分離巾を最小にできる異なる構造の分離を用いることにより、チップ面積をより小さくすることができる。
【０１５８】
図６８は、パッド電極の下に用いるシールド分離とは異なる構造の分離の実施例である。Ｎ型不純物６２とＮ型不純物６３との間の分離領域６４は、厚いフィールド絶縁膜６５の中間にフィールド絶縁膜６５の窓を設け、その窓領域に高濃度のＰ型（１０19ａｔｏｍｓ／ｃｍ３以上）不純物領域を設けた。
図６８は高濃度の不純物領域６９が分離すべきＮ型不純物領域６２とＮ型不純物領域６３との中間に、それぞれの領域から離れ設けられている。図６８のような分離は、拡散領域６９により分離しているので、拡散分離と言う。チップ内のパッド領域の下のトランジスタ間の分離を拡散分離にすることにより、リーク電流の発生を防止することができる。拡散分離の場合にも、分離巾が長くなる欠点がある。従ってパッド電極以外の分離は、別の構造の分離にすることが好ましい。拡散分離の場合も、シールド分離と同様に、選択酸化による厚いフィールド絶縁膜６５は必要でない。
【０１５９】
図６９は、パッド電極６７の上にバンプ電極７０を設けた場合の本発明の半導体装置の実施例の断面図である。一般的に、パッド電極に外部接続手段としてワイヤボンディングが用いられる場合が多い。トランジスタの上にパッド電極を設け、そのパッド電極の上にワイヤボンディングをする場合、ワイヤボンディングによる応力でトランジスタが劣化することがある。図６９のように、ワイヤボンディングの代わりとして半田バンプ等のバンプ電極を用いたフェイスダウン方式による外部接続手段を用いることにより、パッド電極７の下のトランジスタの劣化を防ぐことが容易にできる。
【０１６０】
一般の電子回路に用いられる半導体集積回路において、トランジスタを含んだ能動素子領域とチップとの間に外部接続端子である複数のパッド部７０３が配置されている。即ち、チップの表面には、能動素子領域とパッド部とが別々の領域に２次元的に配置されている。また、パッド部にはボンディングによりワイヤが接続されている。そのワイヤは各々のパッケージのリードに接続している。さらに、各々のリードがプリント基板の金属配線に半田づけされている。
【０１６１】
図７０は本発明の電子回路に用いる半導体集積回路の断面図である。
基板としてシリコン半導体７１１を用いた場合について説明する。Ｐ型シリコン基板７１１の表面に絶縁ゲート型電界効果トランジスタが形成されている。絶縁ゲート型電界効果トランジスタは、Ｐ型シリコン基板７１１に互いに離れて設けられたＮ型ソース領域７１２とドレイン領域７１３と、そのソース領域７１２とドレイン領域７１３との間のシリコン基板の表面にゲート絶縁膜７１５を介して設けられたゲート電極７１６とから構成されている。ゲート電極７１６と配線金属７１８との間には層間絶縁膜７１７が形成されている。基板７１１の表面に設けられた各々のトランジスタの間には、厚い絶縁膜７１４が形成されている。厚い絶縁膜７１４の上に金属配線７１８が配置された場合においても、その厚い絶縁膜により、その下の基板表面のＰ型をＮ型に反転するのを防ぐことができる。即ち、厚い絶縁膜７１４は各々のトランジスタの電極的分離をするために設けられている。金属配線の上には保護膜７１９が設けられている。保護膜７１９は、金属配線が一層、二層、三層等にかかわらず、最上の金属配線の上に設けられる。
【０１６２】
図７０の実施例は、一層の金属配線の集積回路の場合である。トランジスタの上に外部端子接続用のパッドは、金属配線と同じ膜で形成されている。パッドの金属膜の上の保護膜７１９は、図７０のように窓あけされ、その窓あけされた領域をおおうように半田バンプ７２１が形成されている。パッドの金属膜７１８と半田バンプの間にはバリア金属７２０が設けられている。例えば、金属配線７１８がアルミニウムの場合には、バリア金属７２０として密着性の良いクロム膜がスパッタ法により形成されている。本発明の半導体集積回路は、図７０のようにパッド部がゲート電極７１８の上に構成されており、更に、パッド部に半田バンプが設けられている構造になっている。
【０１６３】
図７０に示すような構造の半導体集積回路の場合の平面図を図７１に示す。パッド部７０３が能動素子領域７０２の上に重なるようにして設けられているためにチップ７０１の面積を小さくすることができる。さらに、パッドの配置も半田バンプを用いた平面実装をプリント基板と直接することができるために、平面的に縦横各々３個以上配置できる。チップの中心にもパッドを配置することができる。
【０１６４】
図７２は、プリント基板７４１にチップを実装した電子回路の平面図である。プリント基板７４１の表面に対してフォイスダウン方式でチップの表面が接着されている。従って、プリント基板７０１の表面からは、チップの裏面が見える構造になっている。
図７３は、図７２のＡ−Ａ′線に沿った断面図である。プリント基板７４１の配線４２とバンプ７２１が電気的・機械的に接続している。
【０１６５】
図７２、図７３に示した電子回路の製造方法について説明する。まず、一般的な集積回路製造方法によりウェハ表面に集積回路を形成する。各々の集積回路はスクライブラインによって平面的に分離されている。集積回路の複数のパッド電極７０３は、能動素子領域７０２の上に積層して形成される。パッド電極７０３の上の保護膜７１９に窓あけされ、そのパッド電極７０３に直接電気的機械的に接続するようにバリアメタル７２０が形成される。バリアメタル７２０は、各々のパッド領域をおおうようにパターニングされる。次に、バリアメタル７２０の上に半田７２１を選択的にメッキ成長することにより半導体集積回路をウェハ状態で製造する。
【０１６６】
次に、ウェハ内の各々の半導体集積回路の電気特性をテスターにより評価して良品と不良品とを区別する。次に、テスターしたウェハをスクライブラインに沿ってスクライブすることによりチップ状態にする。次に、各々のチップ７０１を各々のプリント基板７４１の所定の位置にロボットによりフェイスダウン方式により接着させる。フェイスダウン方式で接着するために、各々のバンプ７２１の表面にフラックス（半田ヤニ）を塗布した後に、プリント基板７４１の決められた配線７４２に位置合わせして接着する。プリント基板とチップとの位置合わせは、以下のようにして可能になる。プリント基板及びチップの画像を決められた場所に位置した電子カメラで観察する。チップとプリント基板の重なる部分のプリント基板は一部窓あけ７４４がされている。窓あけ７４４の存在により、電子カメラでプリント基板の裏面から観察することもできる。その画像情報をコンピュータが計算し、その計算結果によりロボットがチップをプリント基板に対して所定の位置に配置することができる。
【０１６７】
次に、プリント基板７４１と半導体集積回路７０１との電気的接合がおこなわれる。
図７４は、その工程の模写図である。チップ７０１の上からチップ方行に対して熱風を当てる。熱風は円柱状で内側が空洞の容器７６２を通ってチップ７０１に送られる。容器７６２の内側には、ヒーター７６１が設けられており、そのヒーターで消費する電力でチップ７０１の温度を制御する。室温の空気は矢印Ｃから入り、ヒーターを通ることにより熱風となり、矢印Ｄのように方向性を持ってチップに送られる。方向性をもった熱風によりプリント基板のチップ部のみ局所的に加熱できる。熱風により、チップの半田バンプ７２１とプリント基板の配線金属とが合金化して電気的・機械的に強く接続する。方向性を持った熱風の風圧を制御することにより、半導体集積回路が機械的応力により劣化することを防止している。合金化工程においては、チップの自重のみでも合金化可能である。
【０１６８】
次に、チップ７０１の表面からチップ７０１をカバーするように有機樹脂７４３をモールドする。有機樹脂は外部からの集積回路への光の進入を防ぐ目的で設けられている。即ち、遮光膜としての機能を有している。また、窓あけ７４４に樹脂モールドを注入することにより、チップとプリント基板との機能度を図７２、図７３の電子装置として、電子時計用のプリント基板を形成した結果目的どうりの結果が得られた。特に、本発明の電気装置においては、チップ７０１の消費電力が非常に小さい場合に実用化できる。即ち、本発明の場合、チップの熱放出能力が従来の実装構造より悪い。しかし、電子時計のように、半導体集積回路の消費電流が１０μＡ以下の場合には、図７２のような簡単な構造で本発明の目的を実現できる。
【０１６９】
消費電流を１０μＡ以下にするためには、半導体集積回路としてＣＭＯＳＩＣ（相補型絶縁ゲート電界効果型集積回路、Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒａｃｉｔ）を用いている。ＣＭＯＳＩＣの場合、バイポーラＩＣより機械的応力に対して特性が変化しやすい欠点がある。しかし、今回の半田バンプを用いたチップ圧力制御した実装により、その欠点を回避することができた。さらに、本発明においては、フォイスダウン方式により、チップをプリント基板に実装する方法のために、同時に複数のチップを実装することができる。同時に実装できるために実装の生産効率は大幅に改善された。
【０１７０】
【発明の効果】
この発明は、以上説明したように、サーマルヘッド用半導体装置において、トランジスタの一部と出力端子であるパッド領域とを平面的に重ねて配置できるようにしたために、チップ面積が小さくなり製造コストを小さくする効果がある。また、トランジスタのゲート電極とドレイン領域のコンタクトホールとの距離を長くできるために、静電耐圧を高くできる効果がある。
【０１７１】
また本発明の半導体装置は、高耐圧を維持しつつ、高電流駆動能力を有する半導体装置を小面積・低コストで実現できる。さらに、静電気に対しても強くできる。
また本発明の半導体集積回路は、ゲート絶縁膜を１００〜２５０Åと薄膜化することにより、出力パッド周辺に沿ってＨＶＭＩＳＦＥＴを配置するだけでＦＡＸ用に充分な電流駆動能力を得ることができる。ＨＶＭＩＳＦＥＴを出力パッド周辺に配置することにより、チップ面積を小さくでき、その結果、コストダウンが実現できる。
【０１７２】
また本発明は、少なくとも出力パッドを非常に多く有する、例えば、ドライバーＩＣにおいて、出力パッドを各々に対応した駆動トランジスタ、あるいは、ロジック回路の上に設けることにより、チップ面積を縮小しコストダウンを図る効果がある。さらに、配線として、バンプ電極、または、バリアメタルを用いることにより、チップの面積を縮小する効果がある。また、各出力パッドから大きな電流をバラツキなく流す効果がある。
【０１７３】
また本発明によれば、電子回路上にパッシベーション膜開口部面積を小さく外部電気接続端子用メタル電極上に重ねて設けたことで、電子回路設計の自由度が高く、チップサイズの小さい半導体集積回路が提供できる。
また本発明は、製造工程の増加せずに、バンプ構造を外部電気接続端子だけでなく、配線手段として利用できるようにすることにより、チップ面積を縮小し、コストダウンを図る効果がある。
【０１７４】
また本発明はバンプ及び該バンプの下に金属膜を有する半導体集積回路において、金属膜を半導体素子上に被せる事により遮光するので、隙間ができず漏れ光がなく、素子を安定動作させることが出来る。
また本発明によれば、実装時の応力を逃がす構造としたことで、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路が提供できる。
【０１７５】
また本発明によれば、実装時の応力を逃がす構造としたことで、回路の特性を変化させない電子回路上の外部電気接続端子用アルミニウム電極有する信頼性の高い半導体集積回路が提供できる。
また本発明によれば、実装時の応力を逃がす構造としたことで、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路が提供できる。
【０１７６】
また本発明によれば、実装時の応力を緩和する構造としたことで、回路の特性を変化させない電子回路上の外部電気接続端子用メタル電極またはバンプを有する信頼性の高い半導体集積回路が提供できる。
また本発明によれば保護回路面積を小さくすることができ、かつ自由にレイアウトできるので、半導体集積回路装置のチップサイズを小さくすることができる。
【０１７７】
また本発明は、バンプ電極を用いた用いた半導体集積回路装置において、半導体集積回路装置を外部の基板に実装する際に必要となるダミーバンプを、集積回路上に配置することによって、チップ面積を小さくすることが出来、コストダウンを図る効果がある。
また本発明は、スクライブ面と回路領域との間にスクライブによって誘発される結晶欠陥が回路領域へ至るのを防ぐための手段として、シリコン段差を設けることにより、チップ面積を小さくしてコストダウンを図る効果がある。特に、本発明は、回路領域の上に外部接続端子（パッド）を設けた半導体集積回路において、より効果が大きい。また、本発明は、ＩＣの用途上細井形状にせざるをえない。例えば、密着型イメージセンサＩＣ、サーマルヘッド駆動用ＩＣにおいては、チップ周辺長が非常に長いために、非常にチップ面積縮小に効果がある。
【０１７８】
また本発明によれば、以下の様な効果を達成できる。
（１） パッド電極をトランジスタ上に形成できるので、チップサイズを小型にできる。
（２） パッド電極の下のトランジスタ間の分離をシールド分離、または、拡散分離にすることにより、静電耐圧特性を改善できる。
【０１７９】
また本発明の電子回路及びその製造方法は以下の効果がある。
（３）チップサイズの縮小化ができる。
（４）電子回路の小型化ができる
（５）電子回路の生産性を向上できる。
（６）電子回路のコストダウンをはかることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の出力部の断面図である。
【図２】従来の半導体装置の出力部の断面図である。
【図３】従来の半導体装置の平面図である。
【図４】従来の半導体集積回路装置の例を示す平面図である。
【図５】本発明の半導体装置の平面図である。
【図６】本発明の半導体装置の別の実施例の出力部の断面図である。
【図７】本発明の半導体装置の電気特性図である。
【図８】本発明の半導体装置の断面図である。
【図９】本発明の半導体装置の電気的等価回路図である。
【図１０】本発明の半導体装置を用いたサーマルヘッドＩＣの電気回路図である。
【図１１】本発明の半導体集積回路の平面図である。
【図１２】本発明の半導体集積回路の平面図である。
【図１３】（ａ）は、本発明の半導体集積回路の出力パッド部分の平面図である。
（ｂ）は、図１３（ａ）のＡ−Ａ’線に沿った断面図である。
【図１４】（ａ）は、本発明の半導体集積回路の出力パッド部分の別の実施例の平面図である。
（ｂ）は、図１４（ａ）のＢ−Ｂ’線、または、Ｃ−Ｃ’線に沿った断面図である。
【図１５】本発明の半導体集積回路の平面図である。
【図１６】（ａ）は、本発明の半導体集積回路の出力パッド部分の平面図である。
（ｂ）は、図１６（ａ）のＤ−Ｄ’線に沿った断面図である。
【図１７】本発明の半導体装置の平面図である。
【図１８】本発明の半導体装置の出力パッド近傍の断面図である。
【図１９】本発明の半導体装置の別の実施例の平面図である。
【図２０】本発明の半導体装置の別の実施例の断面図である。
【図２１】本発明の半導体装置の別の実施例の断面図である。
【図２２】本発明の半導体装置の別の実施例の断面図である。
【図２３】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図２４】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図２５】本発明による半導体集積回路装置の１実施例の特性図である。
【図２６】本発明の半導体装置の断面図である。
【図２７】本発明の半導体装置の各々別の実施例の平面図である。
【図２８】本発明の半導体装置の各々別の実施例の平面図である。
【図２９】本発明の半導体装置の各々別の実施例の平面図である。
【図３０】本発明による半導体装置の実施例を示す構造断面図である。
【図３１】本発明による半導体装置の実施例を示す図である。
【図３２】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図３３】本発明の別の実施例の半導体集積回路の平面図である。
【図３４】本発明の別の実施例の半導体集積回路の平面図である。
【図３５】本発明の別の実施例の半導体集積回路の平面図である。
【図３６】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図３７】本発明の別の実施例の半導体集積回路の平面図である。
【図３８】本発明の別の実施例の半導体集積回路の平面図である。
【図３９】本発明の別の実施例の半導体集積回路の平面図である。
【図４０】（ａ）は、本発明による半導体集積回路装置の１実施例の平面図でありる。
（ｂ）は、本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図４１】本発明の別の実施例の半導体集積回路の平面図である。
【図４２】本発明の別の実施例の半導体集積回路の平面図である。
【図４３】本発明の別の実施例の半導体集積回路の断面図である。
【図４４】本発明の別の実施例の半導体集積回路の断面図である。
【図４５】本発明の別の実施例の半導体集積回路の断面図である。
【図４６】（ａ）は本発明による半導体集積回路装置の１実施例の断面図である。
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図４７】本発明の別の実施例の半導体集積回路の断面図である。
【図４８】本発明による半導体集積回路装置の１実施例の断面図である。
【図４９】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図５０】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図５１】本発明による半導体集積回路装置の１実施例の平面図である。
【図５２】本発明の別の実施例の半導体集積回路の平面図である。
【図５３】本発明の更に別の実施例の半導体集積回路の平面図である。
【図５４】本発明のまた更に別の実施例の半導体集積回路の平面図である。
【図５５】本発明による半導体集積回路装置の１実施例の平面図である。
【図５６】本発明の別の実施例の半導体集積回路の平面図である。
【図５７】本発明の別の実施例の半導体集積回路の平面図である。
【図５８】本発明の別の実施例の半導体集積回路の平面図である。
【図５９】本発明の別の実施例の半導体集積回路の平面図である。
【図６０】本発明による半導体集積回路装置の１実施例の平面図である。
【図６１】本発明の別の実施例の半導体集積回路の平面図である。
【図６２】図（ａ）は、本発明の半導体集積回路のチップコーナー部の平面図であり、図（ｂ）は、図（ａ）のＡ−Ａ’線に沿った断面図である。
【図６３】本発明の別の実施例の半導体集積回路のチップコーナー部の断面図である。
【図６４】本発明の別の実施例の半導体集積回路のチップコーナー部の平面図である。
【図６５】本発明の半導体集積回路の製造方法を示した半導体集積回路のスクライブ領域近傍の工程順新面図である。
【図６６】本発明の半導体装置のパッド部の分離領域の断面図である。
【図６７】本発明の半導体装置の平面図である。
【図６８】本発明の半導体装置のパッド部の分離領域の断面図である。
【図６９】本発明の他の半導体装置のパッド部の分離領域の断面図である。
【図７０】本発明の電子回路に用いる半導体装置の断面図である。
【図７１】本発明の電子回路に用いられている半導体装置の平面図である。
【図７２】本発明の電子回路の平面図である。
【図７３】図７２のＡ−Ａ′線に沿った断面図である。
【図７４】本発明の電子回路の製造方法を示した模式図である。
【符号の説明】
１ Ｐ型半導体領域
２ Ｎ型ソース領域
３Ｂ 第１のドレイン領域
３Ａ 第２のドレイン領域
４ ゲート絶縁膜
５ ゲート電極
６ フィールド絶縁膜
７ 中間絶縁膜
８ アルミ配線
９ 最終保護膜
１０１ Ｐ型シリコン基板
１０２ Ｎ+高濃度ソース領域
１０５ Ｎ+型高濃度ドレイン領域
１０６ ゲート絶縁膜
１０７ フィールド絶縁膜
１０８ ゲート電極
１０９ 最終保護膜
１２１ Ｐ型フィールドープ領域
１２２ Ｎ-型低濃度ドレイン領域
５０ チップ
２０２ パッド領域
２０３ バンプ電極
２１１ Ｐ型シリコン基板
２１２ Ｎ型ソース領域
２１３ Ｎ型ドレイン領域
２１４ フィールド絶縁膜
２１５ ゲート絶縁膜
２１６ ゲート電極
２１７ 中間絶縁膜
２１８ アルミ配線
２１９ 最終保護膜
２２０ バリアメタル
２２１ バンプ電極
３０１ 半導体基板
３０２ ポリシリコン抵抗
３０３ 層間膜
３０４ 外部電気接続端子用メタル電極
３０５ パッシベーション膜
３０６ ボンディングワイヤー
３０７ パッシベーション膜開口部
３０８ ハンダまたは金バンプ電極
３０９ 外部電極基板
３１０ バリアメタル
２０１ Ｐ型シリコン基板
２０２ パッド領域
２０３ バンプ電極
２１１ Ｐ型シリコン基板
２１２ Ｅ、１２ＦＮ型拡散領域
２１４ フィールド絶縁膜
２１７ 中間絶縁膜
２１８ アルミ配線
２１９ 保護膜
２２０ バリアメタル
２２１ バンプ
４０１ 半導体素子（ＭＯＳ型トランジスタ）
４０２ パッド金属
４０３ バリアメタル
４０４ 金バンプ
４０５ 遮光膜
４０６ 保護膜
４０７ 絶縁膜
４０８ アナログ回路
５０１ 半導体基板
５０２ ポリシリコン抵抗
５０３ パッシベーション膜
５０４ バンプ電極
５０５ 外部回路基板
５０６ バリアメタル層
５３１ クラック
５４１ バンプ電極隙間部
５０１ 半導体基板
５０２ ポリシリコン抵抗
５０３ パッシベーション膜
５５４ 外部電気接続端子用アルミニウム電極
５０５ ボンディングワイヤー
５３１ クラック
５４１ 外部電気接続端子用アルミニウム電極隙間部
５０１ 半導体基板
５０２ ポリシリコン抵抗
５０３ パッシベーション膜
５５４ 外部電気接続端子用アルミニウム電極
５０５ ボンディングワイヤー
５３１ クラック
５４１ 外部電気接続端子用アルミニウム電極凸部
５４２ 外部電気接続端子用アルミニウム電極凹部
５０１ 半導体基板
５０２ ポリシリコン抵抗
５０３ パッシベーション膜
５９４ バンプ電極
５０５ 外部回路基板
５０６ バリアメタル層
５３１ クラック
５９１ バンプ電極中空部
５０１ 半導体基板
５０２ ポリシリコン抵抗
５０２ パッシベーション膜
５５４ 外部電気接続端子用アルミニウム電極
５０５ ボンディングワイヤー
５０６ ポリイミド膜
５３１ クラック
５４１ 外部電気接続端子用アルミニウム電極隙間部
８０１ 半導体基板
８０２ ポリシリコン抵抗
８０３ 層間膜
８０４ 外部電気接続端子用メタル電極
８０５ パッシベーション膜
８０６ ボンディングワイヤー
８０７ パッシベーション膜開口部
８０８ ハンダまたは金バンプ電極
８０９ 外部電極基板
８３１ クラック
６０１ 半導体基板
６０２ 内部回路
６０３ パッド電極
６０４ 保護回路
６４０ 保護回路ブロック
７１ 半導体基板
７２ 集積回路
７３ バンプ電極
７６ ダミーバンプ
８６ バンプ空間部
７１ 半導体基板
７２ 集積回路
７３ バンプ電極
７６ ダミーバンプ
８１ Ｐ型シリコン基板
８２ スクライブ面
８３ Ｎ型拡散領域
８５ 保護膜
８９ スクライブ領域
８１ シリコン基板
８２ スクライブ面
８３ 拡散領域
８４ シリコン段差面
８５ 保護膜
８６ 溝
６１ 基板
６２、６３ Ｎ型不純物領域
６４ 分離領域
７０１ チップ
７０２ 能動素子領域
７０３ パッド部
７２１ バンプ電極
７４１ プリント基板[0001]
[Field of the Invention]
The present invention relates to a semiconductor integrated circuit device for driving a liquid crystal of a liquid crystal display panel, a thermal head printer used in a facsimile printer, a step motor driving of a quartz watch, and a nonvolatile memory, and a manufacturing method thereof.
The present invention relates to an electronic circuit using the semiconductor integrated circuit and a manufacturing method thereof.
[0002]
BACKGROUND OF THE INVENTION
The present invention relates to an insulated gate field effect type semiconductor integrated circuit having a high breakdown voltage structure, and more particularly to a driver IC for driving a liquid crystal, a thermal paper resistance, or the like.
The present invention relates to a semiconductor device. Particularly preferably, the present invention relates to a semiconductor device having a plurality of drive transistors, each of which has an output pad, such as a semiconductor integrated circuit for a thermal head.
[0003]
The present invention relates to a semiconductor circuit device having an external electrical connection terminal on an electronic circuit.
The present invention relates to stable operation of a semiconductor integrated circuit.
In particular, the present invention relates to a semiconductor circuit device having a bump electrode on an electronic circuit.
The present invention relates to a semiconductor integrated circuit device having a built-in protection circuit for protecting internal elements.
[0004]
The present invention relates to a semiconductor integrated circuit device having bump electrodes.
In particular, the present invention relates to a semiconductor integrated circuit having a very large chip side with respect to the chip area, such as a semiconductor integrated circuit for driving a thermal head.
The present invention relates to a method for manufacturing a semiconductor integrated circuit. In particular, the present invention relates to a method for manufacturing a semiconductor integrated circuit having a very long and long peripheral length such as a semiconductor integrated circuit for driving a thermal head.
[0005]
The present invention relates to a semiconductor integrated circuit in which a plurality of transistors are integrated on the same substrate. In particular, the present invention relates to a semiconductor integrated circuit in which a pad portion which is an external connection terminal is provided on a transistor.
The present invention relates to an electronic circuit and a method for manufacturing the same. In particular, the present invention relates to an electronic circuit including an integrated circuit mounted on a printed board in a face-down manner. Particularly preferably, the present invention relates to an electronic circuit used in an electronic timepiece.
[0006]
[Prior art]
A conventional semiconductor device (semiconductor integrated circuit) for a thermal head has a function of a switch that allows a current of about 10 mA to flow in response to print information through several kΩ resistors linearly arranged along the thermal paper. Yes. Each of the resistors for heat sensitivity is provided in electrical connection with an external connection terminal provided on the surface of the semiconductor device.
[0007]
FIG. 2 is a cross-sectional view of an output portion of a general thermal head semiconductor device. On the thermal head substrate, the thermal resistor and the semiconductor device are spaced apart in a plane. The heat-sensitive resistor is electrically connected directly by the bonding wire 11. The bonding wire 11 is mechanically and electrically connected to a pad region formed of aluminum wiring by a bonding process. The pad region is an aluminum film pattern provided for drilling the final passivation film 10 on the aluminum wiring 9 and externally connecting it. Under the pad region, an intermediate insulating film 8 and a field insulating film 6 that can withstand mechanical stress in the bonding process are provided. The aluminum wiring 9 in the pad region is electrically connected to the drain region of the resistance driving insulated gate field effect transistor arranged in a plane via the contact region 12. The drain region is formed with a high breakdown voltage structure including a first drain region 3B composed of a low concentration impurity region and a second drain region 3A composed of a high concentration impurity region. A high voltage of about 30 V is applied to the resistor in order to pass a large current of about 10 mA through the resistor for heat sensitivity. Therefore, when the transistor functioning as a switch is OFF, the same high voltage of about 30 V is applied to the drain region. A plurality of transistors for switching each thermal resistance are arranged in a line as shown in FIG. 3 along the longitudinal direction of the semiconductor by the number of resistors.
[0008]
An example of a conventional semiconductor device is shown in FIG.
FIG. 3 is a plan view of a semiconductor integrated circuit for a thermal head. As external lead-out electrodes, output pads 01, 02 to ON, power supply pads P1, P2, and the like are arranged around the chip 50. The circuit in which the transistors are integrated is arranged away from the external lead electrode in a plane. That is, drive transistors T1, T2 to TN are electrically connected corresponding to each output pad, and further, logic circuits L1, L2 to LN for controlling the gate electrodes of the respective drive transistors are provided. The chips 50 are repeatedly and periodically arranged along the length direction. The external lead electrode is provided with a window 92 in the final protective film, and a bump 93 is provided on the window 92. Although FIG. 3 shows bumps, there is a case of bonding.
[0009]
FIG. 4 shows a conventional semiconductor integrated circuit device. A plurality of pad electrodes 603 serving as terminals for connection to the outside are provided on the semiconductor substrate 601. Each pad electrode 603 is connected to the internal electronic circuit 602 via a respective protection circuit 604. The protection circuit 604 is for releasing an overcurrent in order to prevent the internal circuit 602 from being destroyed by an overcurrent generated by static electricity or noise input to the internal circuit 602 from an external circuit (not shown). Basically, one protection circuit 604 is required for one pad electrode 603. Further, as long as the overcurrent is released, the protection circuit 604 needs to be sufficiently separated from the internal circuit 602 so that the released charge does not reach the internal circuit 602.
[0010]
[Problems to be solved by the invention]
However, the conventional thermal head semiconductor device has the following problems. That is, as shown in FIG. 2, the transistor and the bonding pad need to be provided apart from each other in a plane, so that the area of the semiconductor device is increased and it is difficult to reduce the manufacturing cost.
[0011]
Further, in the conventional high voltage MOS transistor, the diffusion depth of the low-concentration drain region for obtaining a high voltage characteristic is shallow, so that a large area transistor is required to flow a large current due to an increase in resistance there. Met. Further, when the concentration is increased in order to reduce the resistance of the low-concentration drain region for obtaining a high breakdown voltage characteristic, the drain breakdown voltage is lowered to 10 V or less. Further, as another method, if the diffusion depth is increased while maintaining a low concentration, a low concentration drain region for obtaining a high breakdown voltage characteristic is increased in the lateral direction, resulting in a large transistor.
[0012]
In the conventional semiconductor device as shown in FIG. 2, since the active element region where the transistor is disposed and the external lead-out electrode are separated and disposed in separate regions, the chip area is large and the chip cost is reduced. There was a drawback that it could not be reduced.
In the conventional semiconductor device, the metal electrode for the external electrical connection terminal is formed to be larger than the opening size of the passivation film, and therefore, the same metal wiring is overlapped in the region where the metal electrode for the external electrical connection terminal exists. However, the chip size is not reduced.
[0013]
A semiconductor integrated circuit used for a liquid crystal panel or the like is exposed to light entering through the glass of the liquid crystal panel in the case of a technology such as COG (Chip on Glass) where the semiconductor integrated circuit is directly mounted on a glass substrate. In order to cause malfunction of the semiconductor integrated circuit, light shielding is necessary, and metal wiring in the integrated circuit is used as the light shielding film. When a metal wiring is used in a semiconductor integrated circuit used for a liquid crystal panel or the like, since it is originally used as a wiring, a gap is generated between the wiring and the light shielding film region, and effective light shielding cannot be performed. Further, since the light is shielded between the wirings, the potential of the light shielding film cannot be stabilized easily, and in that case, it is in a floating state, which is not preferable from the viewpoint of stable operation.
[0014]
In the conventional semiconductor device, pressure is applied between the external circuit and the semiconductor substrate in order to connect the bump electrode and the external circuit. At this time, if a passivation film and a polysilicon resistor are formed under the bump electrode, a force is also applied to the passivation film and the polysilicon resistor, and the passivation film is cracked to reduce the reliability of the semiconductor integrated circuit. The resistance is deformed, the resistance value is changed, and the characteristics of the semiconductor integrated circuit are deteriorated.
[0015]
In the conventional semiconductor device, pressure is applied between the bonding wire and the semiconductor substrate in order to connect the aluminum electrode for the external electrical connection terminal and the bonding wire. At that time, if a passivation film and a polysilicon resistor are formed under the bump electrode, a force is also applied to the passivation film and the polysilicon resistor, and the passivation film is cracked to reduce the reliability of the semiconductor integrated circuit. As a result, the resistance value is changed and the characteristics of the semiconductor integrated circuit are deteriorated.
[0016]
As shown in FIG. 4, the conventional semiconductor device requires as many protection circuits 604 as the number of pad electrodes 603. Since each protection circuit 604 needs to be separated from the internal electronic circuit 602, the area of the protection circuit 604 occupying the semiconductor substrate 601 is increased, and the chip size of the semiconductor integrated circuit device is increased. The cost of the integrated circuit device is increased.
[0017]
In the conventional semiconductor integrated circuit device, since the dummy bump region is provided in the semiconductor integrated circuit device, there is a drawback that the chip size is increased and the chip cost is increased.
In a corner portion of a conventional semiconductor integrated circuit device, a silicon substrate of a chip before mounting is cut into a square by a scribe surface. The diffusion region constituting the semiconductor integrated circuit is provided inside the chip at a distance of about 40 μm from the scribe surface.
[0018]
However, in the conventional semiconductor integrated circuit device, since the diffusion region is designed and manufactured at a distance of 40 μm or more from the scribe surface, the chip size is large and the chip cost cannot be reduced.
In the conventional semiconductor integrated circuit device, when the pad portion is provided on the isolation region, it has been found that there is a drawback that the characteristics of the integrated circuit change due to static electricity. That is, when a strong voltage is applied to the pad portion which is an external connection terminal, the detailed mechanism is still unclear, but a different N which is provided with a structure sandwiching the separation region and electrically separated. + A minute current will flow between the impurity regions. Our experiments show that this minute current can be recovered by exposing the semiconductor device to ultraviolet irradiation or high temperature. However, there is a problem that it is impossible to irradiate ultraviolet rays each time in practice.
[0019]
In the case of a conventional integrated circuit using wire bonding, there is a problem that the chip size cannot be reduced because the active element region and the pad portion exist in different regions. Furthermore, since the pad and the printed circuit board are electrically connected via wire bonding and leads, there is a problem that the printed circuit board on which the chip is mounted cannot be made small. Furthermore, there is a problem in that the connection between the pad and the printed circuit board is a three-way connection method, and the manufacturing time cannot be shortened because the respective connections cannot be made simultaneously. Further, as apparent from the above description, the chip and the mounting are not small, and furthermore, the manufacturing process is long and complicated, so that the electronic circuit after mounting cannot be manufactured at low cost.
[0020]
Accordingly, an object of the present invention is to reduce the manufacturing cost by reducing the area of the transistor and the pad in order to solve the conventional problems.
Another object of the present invention is to obtain a semiconductor device capable of flowing a large current in a small area in a high voltage MOS transistor in which a high voltage of 10 V or higher is applied to the drain region.
[0021]
Another object of the present invention is to provide a semiconductor device capable of reducing the cost by reducing the chip size.
The present invention also solves the above-mentioned drawbacks, and provides a semiconductor integrated circuit with a small chip size in which metal electrodes for external electrical connection terminals are formed on an electronic circuit in a small area without changing the circuit characteristics. Aimed to do.
[0022]
Another object of the present invention is to provide a highly reliable semiconductor integrated circuit having bump electrodes on an electronic circuit that does not change the circuit characteristics.
Another object of the present invention is to provide a highly reliable semiconductor integrated circuit having an aluminum electrode for an external electrical connection terminal on an electronic circuit that does not change the characteristics of the circuit.
[0023]
Another object of the present invention is to provide a highly reliable semiconductor integrated circuit having a metal electrode for an external electrical connection terminal on an electronic circuit that does not change the characteristics of the circuit.
Another object of the present invention is to provide a semiconductor integrated circuit that does not increase the area of the protection circuit.
[0024]
Another object of the present invention is to provide a semiconductor integrated circuit device that can reduce the cost by reducing the chip size.
The present invention solves the above-mentioned drawbacks and provides a method of manufacturing a semiconductor integrated circuit capable of reducing the cost by reducing the chip size. In particular, an object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit capable of forming a chip area of an ultrafine IC such as a thermal head driving IC or a contact type line sensor IC.
[0025]
Further, according to the present invention, in a semiconductor device in which a pad portion is stacked on a transistor in order to reduce the area of a semiconductor integrated circuit, even if static electricity that can be applied to the pad electrode is applied to the pad electrode, an increase in leakage current An object of the present invention is to provide a semiconductor device without any problem.
The present invention solves these problems, and its purpose is to reduce the chip size, to reduce the size of the electronic circuit after mounting, to improve the production efficiency of the electronic circuit, and to reduce the cost of the electronic circuit.
[0026]
[Means for Solving the Problems]
The present invention uses the following means in order to solve the above problems.
A first conductivity type semiconductor substrate region provided on the surface of the support substrate, a second conductivity type insulated gate field effect transistor provided on the surface of the semiconductor substrate region, and a drain of the insulated gate field effect transistor In a semiconductor integrated circuit comprising a region and an external electrical connection terminal provided electrically connected through a metal film, the drain region is a first drain of a second conductivity type low-concentration deep impurity region The drain region is formed of a high breakdown voltage drain structure including a region and a second drain region which is a second conductivity type high concentration shallow impurity region provided on an inner surface of the first drain region. The external electrical connection terminals were arranged so as to partially overlap the top. The external electrical connection terminal is a bump electrode having a height of 10 μm or more, and the gate insulating film of the insulated gate field effect transistor has a thickness of 100 to 250 mm.
[0027]
A high withstand voltage insulated gate field effect transistor electrically connected to each other with a plurality of output pad ground electrodes in an open drain structure, and a plurality of gate electrodes controlling the potential of each gate electrode of the high withstand voltage insulated gate field effect transistor A semiconductor integrated circuit comprising a preamplifier circuit, a plurality of latch circuits that supply signals to the plurality of preamplifier circuits, and a flip-flop circuit that sequentially supplies signals to the plurality of latch circuits, respectively, An output pad, the high breakdown voltage insulated gate field effect transistor, the briamplifier circuit, the latch circuit, and the flip-flop circuit are periodically and planarly arranged along the length direction of the semiconductor integrated circuit, and A high voltage insulated gate field effect transistor is disposed between the output pads.
[0028]
A semiconductor comprising a plurality of output pads to which a voltage higher than a power supply voltage is applied, and a driving high voltage insulated gate field effect transistor for driving, in which the conductive film of the output pad extends and is directly electrically connected to the drain region. In the integrated circuit, the thickness of the gate insulating film of the driving insulated gate field effect transistor is set to 100 to 250 mm, and the driving insulated gate field effect transistor is arranged along the periphery of the output pad. The drive insulated gate field effect transistors are arranged symmetrically on both sides of the output pad. The insulated gate field effect transistor for driving is arranged in four directions around the output pad. A bump may be formed on the output pad. The output pads are arranged in a line or a staggered pattern along the long side direction of the semiconductor integrated circuit.
[0029]
Insulated gate field effect drive transistors electrically connected in an open drain structure between a plurality of output pads and ground electrodes, and a plurality of logics for controlling the potentials of the respective gate electrodes of the insulated gate field effect drive transistors In a semiconductor device composed of circuit cells, the output pad, the insulated gate field effect drive transistor, and the logic circuit cell are repeatedly and periodically arranged along the length direction of the semiconductor device. The output pad is disposed on the insulated gate field effect driving transistor or the logic circuit cell. In some cases, the output pad is a bump electrode provided via a barrier metal on the drain electrode of the insulated gate field effect drive transistor. In some cases, the source electrodes of the insulated gate field effect drive transistors are electrically connected by the barrier metal. The barrier metal was used as part of the wiring of the logic circuit cell.
[0030]
A semiconductor electronic circuit composed of an insulated gate field effect transistor, a wiring region, an isolation region, and the like provided near the surface of the semiconductor substrate, and an external electrical connection terminal electrode provided over the semiconductor electronic circuit. In the semiconductor device, the protective film opening size for electrically connecting the metal wiring layer constituting the electronic circuit and the external electrical connection terminal electrode is provided with an area of 900 πμm 2 or less. The external electrical connection terminal electrode was a bump electrode having a height of 10 μm or more. A protective film opening for electrically connecting the metal wiring layer constituting the electronic circuit and the external electrical connection terminal electrode was provided in a portion other than the central portion of the external electrical connection terminal electrode. One or more protective film openings for electrically connecting the metal wiring layer constituting the electronic circuit and the external electrical connection terminal electrode are provided under the external electrical connection terminal electrode. The external electrical connection terminal electrode was provided on the metal wiring layer via a barrier metal.
[0031]
That is, a semiconductor integrated circuit device in which the metal electrode for external electrical connection terminals is formed with an area of 400 πμm 2 or less and the area occupied by the metal electrode for external electrical connection terminals is reduced.
Here, the semiconductor electronic circuit was a heating element driving IC for a thermal print head. The semiconductor electronic circuit is a liquid crystal driving IC for a liquid crystal display panel. The semiconductor electronic circuit is a quartz motor stepping motor driving IC. The semiconductor electronic circuit is a nonvolatile memory IC.
[0032]
By configuring the metal electrode for the external electrical connection terminal of the above means, the metal wiring layer can be formed to overlap the solder bump electrode or the gold bump electrode for the external electrical connection terminal, so that a semiconductor integrated circuit device having a small chip size can be obtained. Can be provided.
A semiconductor device comprising: a first metal electrode and a second metal electrode provided on a surface of a substrate apart from each other; a metal wiring made of the same metal as the first metal electrode; and the substrate including the metal wiring. A final protective film provided on the surface; a window raising region of the final protective film provided on the first and second metal electrodes; a window raising region of the final protective film; A barrier metal film wired on the final protective film between the first metal electrode and the second metal electrode so as to electrically connect the first and second metal electrodes, and bumps are formed on the barrier metal film; A metal having a structure was provided, and the barrier metal film had a planar pattern in which a plurality of circular patterns were connected in series.
[0033]
In a semiconductor integrated circuit having a bump and a barrier metal film under the bump, the barrier metal film is also disposed on the semiconductor element. In other words, the barrier metal used for preventing the mutual diffusion between the bump and the pad is arranged not only under the bump but also on the semiconductor element so that the light can be shielded.
A bump electrode disposed on an electronic circuit of a semiconductor integrated circuit device is a plurality of matrix-shaped bump electrodes for one electrical electrode, and a bump electrode disposed on the electronic circuit is disposed on one electrical electrode. A plurality of linear bump electrodes were obtained. A gap was provided in the bump electrode arranged on the electronic circuit. Further, the bump electrode disposed on the electronic circuit was formed in a comb shape.
[0034]
That is, (1) a semiconductor integrated circuit device having a bump electrode in which a bump electrode is divided into a plurality of parts and stress applied to the integrated circuit is dispersed.
(2) A semiconductor integrated circuit device having a bump electrode in which a planar gap is formed in the bump electrode and stress applied to the integrated circuit is dispersed.
(3) A semiconductor integrated circuit device having a bump electrode in which a gap is created around the bump electrode and stress applied to the integrated circuit is dispersed.
[0035]
In the electrode for external electrical connection terminal provided on the electronic circuit element of the semiconductor device, a gap was formed in the electrode, a lattice shape, a continuous rectangular shape, or a curved shape.
That is, (4) a semiconductor integrated circuit device having an external electrical connection terminal aluminum electrode in which a gap is formed in the external electrical connection terminal aluminum electrode and stress applied to the integrated circuit is dispersed.
(5) A semiconductor integrated circuit device having aluminum electrodes for external electrical connection terminals in which the aluminum electrodes for external electrical connection terminals are formed into a plurality of continuous rectangles and stress applied to the integrated circuit is dispersed.
(6) A semiconductor integrated circuit device having an external electrical connection terminal aluminum electrode in which a plurality of protrusions are formed by the external electrical connection terminal aluminum electrode and stress applied to the integrated circuit is dispersed.
[0036]
In the external electrical connection terminal electrode provided on the electronic circuit element, an unevenness is formed on the surface of the external electrical connection terminal electrode, and the unevenness is formed by a constituent film immediately below the external electrical connection terminal electrode, or It was formed of a separation insulating film directly under the external electrical connection terminal electrode or another wiring material directly under the external electrical connection terminal electrode. The unevenness provided on the electronic circuit element is one or more polygons, concentric circles, or spirals.
[0037]
That is, (7) a semiconductor integrated circuit device having an external electrical connection terminal aluminum electrode in which a plurality of protrusions are provided in the external electrical connection terminal aluminum electrode and stress applied to the integrated circuit during bonding wire mounting is dispersed. . (8) By providing a plurality of protrusions on the film directly below the aluminum electrode for external electrical connection terminals, irregularities are formed on the surface of the aluminum electrode for external electrical connection terminals, and the stress applied to the integrated circuit when bonding wires are mounted is dispersed. A semiconductor integrated circuit device having aluminum electrodes for external electrical connection terminals was obtained. (9) A semiconductor integrated circuit device having aluminum electrodes for external electrical connection terminals in which linear or curved irregularities are formed by aluminum electrodes for external electrical connection terminals and stress applied to the integrated circuit during bonding wire mounting is dispersed. .
[0038]
An aluminum electrode for an external electrical connection terminal is formed by combining one or a combination of the above-described means to disperse stress during mounting and does not change the characteristics of the circuit. A highly reliable semiconductor integrated circuit can be provided.
In a semiconductor integrated circuit having a bump electrode, the bump electrode is disposed on an electronic circuit, a hollow portion is provided in the bump electrode, and the bump electrode hollow portion is embedded with a material softer than the bump electrode material. A polyimide resin or a photoresist was embedded in the hollow part of the bump electrode.
[0039]
That is, (10) a semiconductor integrated circuit device having a bump electrode in which a hollow portion is provided inside the bump electrode and stress applied to the integrated circuit is dispersed. (11) A semiconductor integrated circuit device having a bump electrode in which an area made of a material softer than the bump electrode is provided inside the bump electrode and stress applied to the integrated circuit is dispersed.
By the above means, it is possible to provide a highly reliable semiconductor integrated circuit having bump electrodes on an electronic circuit that distributes stress during mounting and does not change circuit characteristics.
[0040]
The external electrical connection terminal electrode of the semiconductor integrated circuit device was provided on the electronic circuit element, and the insulating film directly below the external electrical connection terminal electrode was formed of polyimide resin.
That is, a polyimide resin layer was provided between the external electrical connection terminal aluminum electrode and the passivation plasma nitride film.
By the above means, it is possible to provide a highly reliable semiconductor integrated circuit having an aluminum electrode for an external electrical connection terminal on an electronic circuit that absorbs stress during mounting and does not change the circuit characteristics.
[0041]
A semiconductor electronic circuit composed of an insulated gate field effect transistor, a wiring region, an isolation region, and the like provided near the surface of the semiconductor substrate, and an external electrical connection terminal electrode provided on the semiconductor electronic circuit. In the semiconductor device, the metal wiring layer constituting the semiconductor electronic circuit has a thickness of 2 μm to 4 μm, and a bump electrode having a height of 10 μm or more is provided on the external electrical connection terminal electrode. The aluminum silicon wiring layer is also used as the external electrical connection terminal electrode. The semiconductor electronic circuit was used as a heating element driving IC for a thermal print head. The semiconductor electronic circuit is a liquid crystal driving IC for a liquid crystal display panel. The semiconductor electronic circuit is a quartz motor stepping motor driving IC. The semiconductor electronic circuit is a nonvolatile memory IC.
[0042]
That is, a semiconductor integrated circuit device having an external electrical connection terminal metal electrode in which the external electrical connection terminal metal electrode is formed to a thickness of 2 μm or more and stress applied to the semiconductor integrated circuit during bonding wire mounting is reduced.
By configuring the metal electrode for the external electrical connection terminal of the above means, a highly reliable semiconductor integration having the metal electrode for the external electrical connection terminal on the electronic circuit that disperses stress during mounting and does not change the circuit characteristics. A circuit can be provided.
[0043]
A plurality of pad electrodes for inputting signals from the outside, a plurality of protection circuits connected to the respective pad electrodes and for releasing an overcurrent generated by a signal input from the pad electrodes, the plurality of pad electrodes, and the plurality of pads In the semiconductor integrated circuit comprising an internal circuit for processing an external signal input through the protective circuit of the other, another circuit is provided between at least one pad electrode of the plurality of pad electrodes and the protective circuit corresponding to the pad electrode. Arranged with circuit elements interposed. Also, a plurality of pad electrodes for inputting signals from the outside, a plurality of protection circuits connected to the respective pad electrodes and for releasing overcurrent generated by signals input from the pad electrodes, the plurality of pad electrodes, In a semiconductor integrated circuit including an internal circuit that processes external signals input via a plurality of protection circuits, at least two or more protection circuits among the plurality of protection circuits are arranged as one or more blocks. Furthermore, a wiring connecting the pad electrode and the protection circuit is arranged on the surface portion of the internal circuit via an insulating film.
[0044]
In other words, the protection circuit and the pad electrode are separated so that the protection circuit can be freely laid out, and a plurality of protection circuits are combined into blocks, so that a semiconductor integrated circuit device having a small protection circuit area is obtained.
In a semiconductor integrated circuit having a bump electrode and a bump electrode as a dummy, the dummy bump is arranged on the electronic circuit, and the plane area of the dummy bump is made larger than that of the bump electrode. The plane area of the dummy bumps was smaller than the bump electrodes and arranged in a matrix. In addition, one or more gaps were provided in the dummy bumps.
[0045]
In a semiconductor integrated circuit having a bump electrode and a bump electrode as a dummy, the dummy bump is disposed on the electronic circuit, and the dummy bump is disposed in the peripheral portion of the semiconductor substrate.
That is, the dummy bumps are provided so as to partially or entirely overlap the semiconductor integrated circuit regardless of the diffusion region and the wiring region.
[0046]
(12) a step of forming a plurality of transistors on the surface of the semiconductor region of the wafer, a step of metal wiring the electrodes of each transistor, a step of forming a protective film on the metal wiring, and a scribe region of the wafer In the method of manufacturing a semiconductor integrated circuit comprising the step of cutting along the wafer, the step of cutting the wafer comprises the first cutting step and the second cutting step, and the cutting speed of the first cutting step is the first The manufacturing method of the semiconductor integrated circuit is characterized in that it is slower than the cutting speed of the cutting step 2. (13) The semiconductor integrated circuit manufacturing method according to (12), wherein the first cutting step is cut by chemical means. (13) In the semiconductor integrated circuit manufacturing method according to (12), the first cutting step is performed to cut deeper than the transistor on the surface of the semiconductor region. (14) The method of manufacturing a semiconductor integrated circuit according to (12), wherein the surface of the semiconductor region is cut into a V shape in the first cutting step. (15) The semiconductor integration according to (12), wherein the planar width of the semiconductor region cut in the first cutting step is made larger than the width of the semiconductor region cut in the second cutting step. A circuit manufacturing method was adopted.
[0047]
An electronic circuit is provided on a surface of a first conductivity type semiconductor region of a substrate, and a step region of the substrate is provided along a scribe surface on a side surface of the chip in a semiconductor integrated circuit in which the substrate is divided into chips by scribing. It was. Further, the depth of the stepped frame region is set larger than the depth of the second conductivity type diffusion region constituting the electronic circuit. Further, an external electrical connection terminal was disposed on the transistor constituting the electronic circuit.
[0048]
A semiconductor integrated circuit having a plurality of field effect transistors provided on a substrate surface by being electrically isolated in an isolation region, and an external connection terminal provided on a part of the plurality of field effect transistors. The shield electrode is provided in the separation region below the external connection terminal. The external connection terminal was a bump electrode. Further, a semiconductor integrated circuit having a plurality of field effect transistors provided on the substrate surface by being electrically isolated in an isolation region, and an external connection terminal provided on a part of the plurality of field effect transistors. In the circuit, a high concentration impurity region for preventing inversion is provided in the middle of the isolation region under the external connection terminal. Further, a semiconductor integrated circuit having a plurality of field effect transistors provided on the substrate surface by being electrically separated in an isolation region, and an external connection terminal provided on a part of the plurality of field effect transistors. In the circuit, the isolation region below the external connection terminal and the isolation region other than the external connection terminal have different isolation structures.
[0049]
In an electronic circuit comprising a printed circuit board provided with metal wiring on the surface of an insulating substrate and a semiconductor integrated circuit in which external connection terminals are electrically connected to the metal wiring on the surface of the printed circuit board, the external connection terminals are the semiconductor It was provided on the active element region of the integrated circuit. The external connection terminal was a bump electrode. Also, a step of processing an integrated circuit on the surface of the semiconductor wafer, a step of forming a protective film on the surface of the integrated circuit, and a pad portion serving as an external connection terminal region is formed by opening a part of the protective film. A step of forming a solder bump electrode on the pad portion, a step of scribing the semiconductor wafer into a chip, a step of applying a solder varnish to the surface of the solder bump electrode on the surface of the chip, Bonding the solder bump electrode and the metal wiring of the printed circuit board to a predetermined place overlapping a printed circuit board on which the chip is mounted in a face-down manner; heating the chip from the back surface of the chip; An electronic circuit manufacturing method comprising a step of forming a light shielding film on the surface was used. The step of heating the chip was a process of applying hot air to the back surface of the chip.
[0050]
As described above, since a part of the transistor and the pad region which is an output terminal can be arranged in a planar manner, the chip area can be reduced and the manufacturing cost can be reduced. In addition, since the distance between the gate electrode of the transistor and the contact hole in the drain region can be increased, the electrostatic withstand voltage can be increased.
Further, even in a single-layer metal wiring, the metal wiring layer for external electrical connection terminals can be formed in a small area so that the metal wiring layer can be formed under the solder bump electrodes or gold bump electrodes for external electrical connection terminals. A semiconductor integrated circuit device having a small size can be provided.
[0051]
Further, even in a single-layer metal wiring, light can be shielded by the barrier metal under the bump, and the semiconductor integrated circuit does not malfunction.
Further, by configuring the bump electrode by combining one or the above means, it is possible to provide a highly reliable semiconductor integrated circuit having bump electrodes on an electronic circuit that disperses stress during mounting and does not change circuit characteristics. .
[0052]
Further, in the semiconductor integrated circuit device configured as described above, since dummy bumps can be freely arranged, the size of the semiconductor substrate semiconductor substrate can be reduced.
Further, in the semiconductor integrated circuit configured as described above, crystal defects near the scribe plane induced by the scribe are less likely to occur in the diffusion region. Therefore, the planar distance between the scribe surface and the diffusion region can be shortened.
[0053]
【Example】
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a cross-sectional view of an output part of a semiconductor device for a thermal head according to the present invention. A transistor that allows current to flow through the thermal resistor is an N-type transistor provided on the surface of the P-type semiconductor region 1. + Source region 2, which is a type impurity region, and N provided apart from source region 2 via channel formation region 15 - First drain region 3B, which is a type impurity region, and 3N provided inside the surface of first drain region 3B + The second drain region 3A, which is a type impurity region, and the gate electrode 5 provided on the surface of the channel formation region 15 with the gate insulating film 4 interposed therebetween. An intermediate insulating film 8 is provided on the gate electrode 5. Aluminum wiring is patterned on the intermediate insulating film 8. The isolation between the transistors is performed by forming an isolation region from a field insulating film and a field doped region provided on the surface of the semiconductor region 1 therebelow as in the conventional case.
[0054]
As shown in FIG. 1, an output aluminum pad region 9 is provided in the intermediate insulating film 8 via a contact hole 12A on the second drain region 3A. In the pad region, external electrical connection terminals B are arranged on the drilling pattern of the final protective film 10.
In the embodiment of FIG. 1, there is a bump 13B of an alloy of tin and lead provided by plating growth on a pad aluminum pattern via a chromium film 13A. The bump 13B has a columnar structure having a height of 10 times or more the film thickness of the aluminum wiring. The aluminum wiring 9 has a film thickness of about 1 μm. Therefore, the height of the bump is 10 μm or more. In FIG. 1, transistors are arranged in contrast on both sides of the external electrical connection terminal.
[0055]
By using the drain region and the pad having the structure as shown in FIG. 1, the contact hole 12 </ b> A can be disposed apart from the gate electrode 5 in a plane. In the semiconductor device of the present invention, since the drain region 3A of the transistor is directly connected to the output pad, there is a problem in electrostatic withstand voltage. However, with the structure as in the present invention, the distance between the gate electrode 5 and the contact hole 12A for increasing the electrostatic withstand voltage can be increased. That is, the semiconductor device of the present invention has a structure that can increase the electrostatic withstand voltage.
[0056]
Therefore, it is possible to reduce the thickness of the gate insulating film 4 from 100 to 250 mm, which has been difficult in the past.
In the semiconductor device of FIG. 1, since the external electrical connection terminals are formed by bumps formed by plating, mechanical stress on the substrate 1 of the semiconductor device is extremely small. Accordingly, the pad region can be disposed on the drain region 3A so as to overlap in a plane.
[0057]
FIG. 5 is a plan view showing the pad arrangement of the semiconductor device of the present invention. A plurality of output pads 22A to 22F are provided along the longitudinal direction of the chip. The power pads 23 and 24 and the printing input terminal 25 are provided in different areas. As shown in FIG. 5, in the case of the semiconductor device for a thermal head, the ratio of the external electrical connection terminal to the chip area is very large and is 20% or more. Therefore, as shown in FIG. 1, the chip area can be reduced by providing a pad region that partially overlaps with the drain region of the transistor.
[0058]
FIG. 6 is a cross-sectional view of another embodiment of the semiconductor device of the present invention.
Channel forming region 15 and N + A field insulating film 6 and N provided under the field insulating film 6 between the second drain region 3A of the type impurity region - The first drain region 3B of the type impurity region is provided to form a high breakdown voltage structure. Further, N is formed deeply so as to overlap the first drain region 3B and the second drain region 3A. - A third drain region 3C of the type impurity region is provided. The third drain region 3C is formed as a sufficiently deep diffusion region by the first and second drain regions. The diffusion depth of the third drain region 3C is 1 to 5 μm. In general, N of a P-type insulated gate field effect transistor provided on the surface of the same semiconductor region. - It is also formed as a well. As shown in FIG. 6, by disposing the pad regions 13A and 13B on the deep diffusion region 3C, electrical deterioration of the semiconductor device due to stress generated when the semiconductor device is mounted on another electronic circuit and electrically connected. Can be prevented. As can be understood from FIGS. 1 and 4, the high columnar bumps serve as stress relaxation means during mounting.
[0059]
In FIG. 6, although the case where the external electrical connection terminal is constituted by a bump has been described, it may be formed by a bonding terminal as in the conventional case.
FIG. 7 is an electrical characteristic diagram of a high voltage insulated gate field effect transistor used in the semiconductor integrated circuit of the present invention. When VG = 0V, a high voltage of 30V or higher is applied to the drain region. Therefore, the drain withstand voltage when VG = 0V is set to about 45V, which is larger than 30V. When 5V, which is a power supply voltage, is applied to the gate electrode, the channel formation region of the semiconductor device of the present invention is inverted and turned on, and the drain breakdown voltage is reduced to about 22V. When the semiconductor device is in the ON state, only a voltage lower than lv is applied to the drain region. In the semiconductor device of the present invention, the withstand voltage when ON is set to a value smaller than 30 V, which is the maximum voltage applied to the driver IC. The resistance per unit area of the semiconductor device in the ON state can be reduced by lowering the breakdown voltage at the time of ON from the maximum applied voltage.
[0060]
In order to reduce the ON-state breakdown voltage, the following means were specifically used.
(1) The channel length is 2.5 μm or less.
(2) The thickness of the gate insulating film was reduced to 50 to 250 mm.
(3) P serving as an electrode in the channel formation region + By providing the region apart from the source region, a resistance was provided between the source region and the tomb plate electrode region. (4) The low-concentration drain region provided for high breakdown voltage is a field doped region provided under the selective oxidation region.
[0061]
FIG. 8 is a cross-sectional view taken along the channel direction of the high breakdown voltage insulated gate field effect semiconductor device used in the semiconductor integrated circuit of the present invention. N away from each other on the surface of P-type grave board 1 + A type source region 2 and a drain region 3B are formed. The drain region is formed of a low concentration drain region 3B and a high concentration drain region 3A. The low concentration drain region 3B is provided between the channel formation region under the gate insulating film 4 and the high concentration region 3A. The gate electrode 5 is provided on the gate insulating film 4. In the embodiment shown in FIG. 8, the low-concentration don-in region 3B is provided as a field dove region under the field insulating film 6 having a thickness of about 5000 to 10000 mm. P for applying the potential of the substrate 1 + The type impurity region 1 </ b> A is provided apart from the source region 2.
[0062]
In the semiconductor device of the present invention shown in FIG. 8, the snapback phenomenon is used in order to make the drain breakdown voltage in the ON state lower than 30 V which is the maximum drain applied voltage. That is, by reducing the channel length to less than 2.5 μm, the current amplification rate of the NPN junction transistor composed of the source region, the channel formation region, and the drain region is increased. In addition, in order to increase the generation of a tombstone current that triggers the snapback phenomenon, the thickness of the gate insulating film is optimally 150 to 200 mm to increase the electric field strength along the channel length. Further, when a tomb board current is generated, the tomb board electrode 1A and the source region 2 are formed apart from each other so that a bipolar operation is easy, and a resistance value is provided between them.
[0063]
FIG. 9 is an electrical equivalent circuit diagram of the semiconductor device of the present invention when a resistor is provided between the source region and the grave plate electrode. As shown in FIG. 8, the value of the resistance R is very small simply by providing the source region and the tomb board electrode 1A apart from each other. In order to increase the resistance value R, the contact size of the grave plate electrode 1A may be reduced. Furthermore, in order to increase the resistance value R, a diffusion resistance may be provided on the tomb board surface.
[0064]
A circuit diagram in which the semiconductor device of the present invention is applied to a thermal head is shown in FIG. The heating resistor RT is provided between the high voltage power supply 30V and the high voltage transistor 51 of the present invention. The source region of the high voltage transistor 51 is grounded to the Vss power source. Therefore, the current to the heating resistor RT can be controlled by applying a voltage to the gate electrode of the high voltage transistor 51.
[0065]
The integrated circuit 50 including the high voltage transistor of the present invention includes a digital circuit for controlling the gate voltage to the gate electrode, and is operated by the power supply voltage VDD (currently 5V, future 3V or 1.5V). The integrated circuit 50 is electrically connected to a heating resistor RT provided outside by a pad led from the drain region of the high voltage transistor 51. (A in FIG. 10) In the thermal head driver IC as shown in FIG. 10, static electricity is applied to the drain electrode of the high voltage transistor from the outside through a pad. In the case of a thermal head driver IC, it is not a CMOS output. Due to the open drain structure, it tends to be weak against static electricity. In the semiconductor device of the present invention, since the drain withstand voltage when the driver transistor is ON is lowered, the structure is such that the static electricity at the time of electrostatic application can easily escape to the VSS side. Therefore, the IC can be strong against static electricity.
[0066]
FIG. 11 is a plan view of a resistance driving integrated circuit for printing thermal paper with Joule heat of resistance. In the integrated circuit chip for thermal head 50, output pads 01, 02 to 0N corresponding to the thermal resistors are arranged in a line along the long side of the chip 50. The high withstand voltage driving transistors T1, T2 to TN shown in FIG. 7 are electrically connected to each output pad in an open drain structure. The potentials of the gate electrodes of the transistors T1, T2 to TN are controlled by preamplifier circuits P1, P2 to PN. Each preamplifier circuit P1, P2-PN is controlled by the data of the corresponding latch circuit L1, L2-LN. Data entering each latch circuit is inserted by flip-flop circuits S1, S2-SN. The data of the output pad O1 is controlled by the flip-flop circuit S1, the latch circuit L1 that receives the output thereof, the preamplifier circuit P1 that receives the output of the latch circuit L1, and the high breakdown voltage transistor T1 that is driven by the preamplifier P1. It is decided. N shift register circuits, latch circuits, and preamplifier circuits are arranged in the longitudinal direction of the chip 50 so as to correspond to the output pads. Each of the high breakdown voltage transistors T1, T2 to TN is arranged beside the corresponding output pad. In order to pass a current of 5 mA or more as a drive current, an area equivalent to that of a normal flip-flop circuit is required. In the case of the present invention, since the driving capability of the high breakdown voltage transistor could be increased, it could be arranged apart from the output pad as shown in FIG. As a result, the length of the short side of the chip can be shortened by about 30%, and the cost of the integrated circuit can be reduced by 30%.
[0067]
FIG. 12 is a plan view of the semiconductor integrated circuit of the present invention in which each high voltage transistor is arranged on both sides of the corresponding output pad. For example, in the case of the output pad O2, transistors T1A and T1B are arranged on both sides of the output pad in the long side direction of the chip 50. The gate electrodes of the transistors T1A and T1B are driven by the preamplifier P1. The drain regions of the transistors T1A and T1B are electrically connected to the output pad O1. Accordingly, the sum of currents of the transistors T1A and T1B is output to the output pad O1. The transistors T1A and T1B are arranged symmetrically with respect to the center of the output pad. In the case of a high breakdown voltage transistor in which the source region and the drain region are asymmetric as shown in FIG. 7, current variation occurs depending on the layout direction of the transistor.
[0068]
However, as shown in FIG. 12, by arranging transistors T1A and T1B in different directions on the output pad and outputting the sum of the currents of the respective transistors, the current variation of the sum can be reduced. .
FIG. 13A and FIG. 13B are a plan view and a cross-sectional view around the output pad of the semiconductor integrated circuit of the present invention. The output pad is composed of an aluminum film 103 used as a wiring of an integrated circuit and bumps 103A which are plated and grown by starvation. A plasma silicon nitride film 109 is provided as a final protective film on the aluminum film 103 other than the pad region.
[0069]
The bump 103A is provided on the aluminum film 103 through a metal such as chromium for plating growth. The aluminum film in the pad region is usually a large pattern of 50 μm □ to 100 μm □. When testing an integrated circuit, a large area is required to allow the bump to flow. In the case of the integrated circuit of the present invention, as shown in FIGS. 13A and 13B, the pattern of the aluminum film in the pad region is formed in the drain region 105 of the high-voltage insulated gate field effect transistor (hereinafter abbreviated as HVMISFET). It extends directly and is electrically connected. In the pattern of the aluminum film, it extends in a constant manner up to the contact hole 105A of the drain region 105.
[0070]
The HVMISFET current is proportional to the channel width W in the current path. In order to increase the current drive capability of the transistor, the channel width W is arranged along the periphery of the pad region, at least along two sides. In the embodiment of FIG. 13, T1 and T2 are laid out symmetrically with respect to the center of the pad region as the HVMISFET. In the case of a thermal head driving remainder integrated circuit for FAX, a driving capability for flowing a large current of at least 5 mA or more to the thermal resistance is required. A plurality of thermal resistances for printing are provided in a line along the thermal paper. Accordingly, HVMISFETs for passing a current of 5 mA or more are connected to the thermal resistors arranged in a plurality of rows through the output pads. Therefore, the number of output pads is very large, such as 50 or more per integrated circuit.
[0071]
In the HVMISFET, the drain region is composed of an N-type high-concentration drain region 5 and an N-type low-concentration drain region 121 in order to increase the drain breakdown voltage. Since the high breakdown voltage is not applied, the source region 104 is formed of a high concentration N-type impurity region. The gate insulating film 106 is composed of a thin insulating film of 100 to 250 mm in order to increase the channel conductance. Usually, it is formed of a silicon oxide film or a silicon film. A gate electrode 108 for controlling channel conductance is provided on the gate insulating film 106. The HVMISFET has an asymmetric source region and drain region with respect to the gate electrode 8. Therefore, the current flowing through the transistor is easily affected by misalignment in the photo process during manufacturing. However, as shown in FIG. 13, the current sum of the transistors T1 and T2 can be made less susceptible to misalignment in the photo process by arranging the lines symmetrically on the left and right sides of the pad region.
[0072]
The breakdown voltage of the N-type low-concentration drain region 121 with respect to the P-type silicon substrate 101 is higher than the power supply voltage. The drain breakdown voltage includes an OFF breakdown voltage when the transistor is OFF and an ON breakdown voltage when the transistor is ON.
In the case of a FAX integrated circuit, the OFF breakdown voltage is set to four times or more of the power supply voltage, and is usually a value within 20V to 50V. The high concentration drain region 5 is provided for ohmic contact with the aluminum film 103 via the contact hole 105A. The contact hole 105A can be provided so as to be close to a distance within 20 μm in plan with respect to the bump 103A. The aluminum film 103 in the pad region 103B is exposed to the final protective film 109. The bump 103A is plated and grown to a height of 10 μm or more. Thick bumps relieve stress on the integrated circuit during testing and mounting. Therefore, the stress applied to the integrated circuit is reduced, and the transistor can be disposed closer to the pad region than in the past. In the case of FIG. 13, the aluminum film in the pad region 103B is provided on the substrate 101 via the field oxide film 7 and the intermediate insulating film 107A. The intermediate insulating film 107 </ b> A is an insulating film between the gate electrode 108 and the aluminum film 103. In the case of the semiconductor integrated circuit of the present invention, the bump has an effect of relaxing the stress when mounted on the integrated circuit. Therefore, the aluminum film 103 in the pad region 103B can be directly disposed on the drain region without using the thick insulating film 107.
[0073]
14A and 14B are a plan view and a cross-sectional view, respectively, around the pad region of the semiconductor integrated circuit of the present invention. The cross-sectional view of FIG. 14B is a cross-sectional view along the line bb ′ or CC ′ of FIG. HVMISFETs are arranged along 104 sides of the pad region 103B. The aluminum film in the pad region 103B has a periphery composed of straight lines of at least four sides. The HVMISFETs are arranged on the left and right and top and bottom of the pad region 103B in a plan view. Each transistor is laid out symmetrically with respect to the center of the pad region 103B. Carrier electrons that become channel currents of the respective transistors flow from the source region to the drain region. That is, it flows from the source region toward the pad region.
[0074]
FIG. 15 is a plan view of the semiconductor integrated circuit 40. The output pads 41, 42, 43, 44, 45, 46, 47, 48 are linearly arranged along the length direction of the chip 40 in a staggered manner. When the output pads are arranged in a staggered manner, in the embodiment of FIG. 15, the output pads 41, 43, 45, 47 are arranged in a line in the length direction of the chip 40, and the output pads 42, 44, 46, 48 are similarly arranged in a row. A staggered arrangement as shown in FIG. 15 is called a two-stage staggered pattern. Although not shown in the figure, the length direction of the chip can be shortened by adding another row to make a staggered stagger. Further, the present invention can be implemented even if the output pads are simply arranged without arranging the output pads in the zigzag form shown in FIG. The potential of the gate electrode of the HVMISFET connected to each output pad is controlled by the logic circuit 49. As shown in FIG. 13, when the adjacent HVMISFET source regions are provided and the output pads are laid out in a staggered pattern, the HVMISFETs connected to the outer output pads 41, 43, 45, and 47 are arranged. An embodiment in which the gate electrode is wired to the logic circuit is shown in FIG. That is, the gate electrode 108 is provided so as to overlap the inner output pads 42, 44, 46, 48.
[0075]
FIG. 16A is a plan view of the inner output pad region portion where the gate electrode 8 is wired, and FIG. 16B is a cross-sectional view taken along the line DD ′ of FIG. In the periphery of the output pad region, HVMISFETs are provided along the four sides as shown in FIG. Therefore, by wiring the gate electrode wiring 108 in a diagonal pattern of the output pad, it is possible to perform wiring without crossing the transistor. The gate electrode wiring 108 is usually formed of a polycrystalline silicon film. As shown in FIG. 16B, since it is provided under the aluminum film 103, it is structured to be protected against stress acting from the bump 103A.
[0076]
FIG. 17 is a plan view of an IC when applied to a thermal head IC as a semiconductor device of the present invention. Output pads 01, 02 to ON, which are external lead-out terminals for allowing a current of about 10 mA to flow through a thermal resistor provided outside the chip, are repeatedly and periodically arranged along the length direction of the chip. For example, when N = 144, if the distance between the output pads is 100 μm, the length of the chip is 1 cm or more. As external lead-out terminals other than the output pad, electrode terminals p1, p2, and a clock terminal, a print input signal terminal, and the like (not shown) are similarly arranged around the chip 50. Each output pad is electrically connected between a ground wiring and an insulated gate field effect transistor (hereinafter referred to as MISFET) T1, T2 to TN having an open drain structure and high withstand voltage and high drive. Therefore, the repetition period of the output pad and the repetition period of the drive MISFET are substantially the same. The gate electrode of the drive MISFET is controlled by logic circuits L1, L2 to LN including a preamplifier circuit, a latch circuit, and a flip-flop circuit.
[0077]
Similarly, the logic circuits are periodically and repeatedly arranged along the length direction of the chip 1 at the same pitch of the output pads. In the case of the thermal head IC of the present invention, the output pad is disposed on the driving transistor. Therefore, the width of the chip can be reduced to the area of the drive transistor and the logic circuit. In our design, it was as thin as 0.3 mm. Conventionally, since it was 0.45 mm, the cost is reduced by 30% or more. In particular, in the case of an IC in which a large number of output pads are repeatedly arranged, such as an IC for a thermal head, the area of the pad has reached about 30%, which is very effective.
[0078]
In FIG. 17, the output pad is arranged on the driving transistor, but the same effect can be obtained even if it is provided on the logic circuit.
18 is a cross-sectional view of the semiconductor device in the vicinity of the output pad of FIG. A drive MISFET is formed on the surface of a P-type silicon substrate 211 as a substrate. In other words, the MISFET is arranged inside the field insulating film 214 and is separated from each other and is provided on the surface of the substrate 201 with the N-type source region 212 and the drain region 213 and the substrate 211 between the source region 212 and the drain region 213. And a gate electrode 216 provided on the surface of the substrate with a gate insulating film 215 interposed therebetween. Usually, the gate electrode 216 is formed of a conductive film including a polysilicon film. On the drain region 213, a contact hole provided in an intermediate insulating film (an insulating separation film between the aluminum wiring and the conductive film of the gate electrode) 217 is electrically connected to the drain region 213 so as to fill the contact hole. A drain electrode 218D is present. The drain electrode 218D is generally formed of the same aluminum film as the wiring 218. On the aluminum film, a silicon nitride film 219 is provided as a final protective film. The silicon nitride film 219 in the region of the external lead-out terminal is opened as shown in FIG. A bump electrode 221 is provided on the pad portion that has been opened through a barrier metal 220. The barrier metal 220 usually has a two-layer structure. The lower layer film prevents the upper layer metal from penetrating into the aluminum film 218D, and the upper layer film is selected from metals suitable for bump formation. For example, when the bump 221 is formed by solder (Sn—Pb) plating, a chromium (Cr) film is used as the lower layer film and a copper (Cu) film is used as the upper layer film.
[0079]
As shown in FIG. 18, an output pad 221 having a bump structure is disposed on the driving transistor. Accordingly, since the driving transistor and the output pad can be arranged to overlap in a plane, the chip area can be reduced.
FIG. 19 shows another embodiment of the semiconductor device of the present invention. FIG. 19 is a plan view of an IC in which the present invention is applied to a thermal head IC. In FIG. 19, the source region of each driving transistor is electrically connected by a barrier metal and a bump electrode provided on a protective film silicon nitride film 219. The electrically connected barrier metal and bump electrode wirings are connected to a power supply terminal P1 for supplying a ground potential. The case of FIG. 19 is an example in which the source electrode of each driving transistor and the power supply terminal are electrically connected directly by a barrier metal and a bump electrode. Although not shown, it is also possible to connect between the power supply pad and the barrier metal and bump electrode provided on the source electrode via an aluminum wiring. In the embodiment of FIG. 19, the barrier metal and the bump electrode use the function / action as the wiring in addition to the function as the external lead-out terminal. Therefore, in the chip 50, it is possible to replace the area previously wired with the aluminum wiring with the metal of the barrier metal and the bump electrode. In particular, in the case of a thermal head IC that requires a high current of 1 mA or more to flow from each output terminal with little variation, it is necessary to firmly fix the potential of the source region of each drive transistor to the ground potential. In order to firmly set the source potential to the ground potential, the source electrodes of the respective drive transistors are usually connected by aluminum wiring having a width of several tens of μm. Therefore, the width of the chip is widened. However, as shown in FIG. 19, the chip width, that is, the chip area can be further reduced by disposing the barrier metal and the bump electrode provided on the protective film. When used as a bump electrode as a wiring, a wiring having a width equal to or higher than the height of the bump is preferable. When the width is reduced, the mechanical strength tends to decrease because the protective film is not present on the upper portion.
[0080]
20 is a cross-sectional view of the semiconductor device in the vicinity of the output pad of FIG. Similarly to the drain region, a source electrode 218S is provided in the source region, and a barrier metal 220 and a bump electrode 221 are provided thereon. The bump electrode on the drain region functions as an output pad. The bump electrode on the source region functions as a wiring for electrically connecting each source electrode. Therefore, when the IC as shown in FIG. 20 is flip-chip mounted on another mounting substrate by the face-down method, the bump electrode on the source electrode may not have the corresponding electrode on the mounting substrate. The bump electrode of the drain electrode is always provided with a corresponding electrode on the mounting substrate, and functions as a connection means between the IC and the mounting substrate. Furthermore, FIG. 21 shows an embodiment in which the barrier metal on the source electrode can easily function as wiring.
[0081]
FIG. 21 is a cross-sectional view of the output drive transistor portion, similar to FIG. On the source electrode 218S, only the barrier metal 220 is provided and the bump electrode 221 is not provided. In order to function as wiring, a structure without the bump electrode 221 is preferable. When the bump electrode 221 is formed of solder, a heat treatment is performed at about 150 ° C. when the mounting substrate and the IC are mechanically and electrically connected. At that time, the solder may be liquefied and the bump electrode may be broken off. However, as shown in FIG. 21, by electrically connecting the source electrodes of the driving transistors only with the barrier metal, it is possible to obtain a stable wiring that does not change in structure due to the heat treatment at the time of mounting. A bump electrode 221 is provided as an external lead-out terminal only on the drain electrode 218D. By adopting a structure in which the bump electrode is not provided on the source electrode 218S as shown in FIG. 21, the wiring width can be patterned as thin as a normal aluminum wiring. In the case of a barrier metal, since it is not formed by plating growth but by sputtering or the like, the wiring has a low resistance of 20 μm or less. Accordingly, the wiring width can be reduced to 10 μm or less. Further, when the mounting substrate is connected to the IC, the barrier metal on the source electrode 218S is configured not to be mechanically connected to the mounting substrate. Therefore, stress from the mounting substrate is not applied, and the wiring functions structurally stable.
[0082]
FIG. 22 is a cross-sectional view of the semiconductor device when the barrier metal wiring used in FIG. 21 is also applied to the logic wiring. That is, a wiring 220 made of a barrier metal is provided on a MISFET used for normal logic or an aluminum wiring 228 through a silicon nitride film 219 as a protective film. With the configuration as shown in FIG. 22, the metal wiring can be added to the normal aluminum wiring and the barrier metal wiring can be added. Therefore, the area of the logic circuit itself can be reduced.
[0083]
In general, when a semiconductor integrated circuit device having an external electrical connection terminal on an electronic circuit is mounted on the external circuit, an electronic circuit, for example, a polysilicon resistor is provided on the semiconductor substrate and covered with an interlayer film, and the external electrical connection terminal A metal electrode is provided, and a bonding wire is struck on it.
Alternatively, when a semiconductor integrated circuit device having an external electrical connection terminal on an electronic circuit is mounted on the external circuit, an electronic circuit such as a polysilicon resistor is provided on the semiconductor substrate and covered with an interlayer film,
After covering with a film, a metal electrode for an external electrical connection terminal is laid. A solder bump electrode or a gold bump electrode for an external electrical connection terminal is provided on the metal electrode via a barrier metal, and is connected to the external electrode.
[0084]
FIG. 23A is a plan view of the external electrical connection terminal electrode portion of the semiconductor integrated circuit device according to one embodiment of the present invention. An external electrical connection terminal metal electrode 304 is provided on the semiconductor substrate 301 over the electronic circuit, for example, a polysilicon resistor 302, via an interlayer film 303, on the external electrical connection terminal metal electrode 304. A passivation film 305 having an opening 7 in part is provided. Here, in some cases, the interlayer film 303 is used as a protective film, and the passivation film 305 having an opening in a part on the external electrical connection terminal metal electrode 304 is not formed.
[0085]
FIG. 23B is a cross-sectional view of a semiconductor integrated circuit device external electrical connection terminal electrode portion according to one embodiment of the present invention. On the semiconductor substrate 301 in FIG. 23B, an electronic circuit, for example, a polysilicon resistor 302 is placed on the semiconductor substrate 301, and an external electrical connection terminal metal electrode 304 is provided via an interlayer film 303. A passivation film 305 having a passivation film opening 307 is provided on the terminal metal electrode 304. The passivation film opening 307 has an area smaller than that of the external electrical connection terminal metal electrode 304, specifically, an area of 900 π μm 2 or less, and is formed on the external electrical connection terminal metal electrode 304. The area of the passivation film opening 307 is preferably 200 π μm 2 or more and 600 π μm 2 or less, but can be realized even in the case of 1 π μm 2 or more and 200 π μm 2 or less. Further, wire bonding is performed in a region including the passivation film opening 307 and the bonding wire 306 is connected to an external terminal.
[0086]
FIG. 24A is a plan view of an external electrical connection terminal portion in which solder or gold bumps are provided on the electronic circuit of the semiconductor integrated circuit device of one embodiment according to the present invention. An external electrical connection terminal metal electrode 304 is provided on the semiconductor substrate 301 over the electronic circuit, for example, a polysilicon resistor 302, via an interlayer film 303, on the external electrical connection terminal metal electrode 304. Solder or gold bump electrodes 308 are provided through the passivation film 5 having an opening 307 in part. Here, it is desirable to provide a barrier metal 310 between the solder or gold bump electrode 308 and the passivation film 305 having an opening 307 in a part on the external electrical connection terminal metal electrode 304. Further, there is a case where the passivation film 305 having an opening in a part on the external electrical connection terminal metal electrode 304 is not formed using the interlayer film 303 as a protective film.
[0087]
FIG. 24B is a cross-sectional view when the semiconductor integrated circuit device of one embodiment according to the present invention is mounted by solder or gold bumps. A metal electrode 304 for an external electrical connection terminal is provided on the semiconductor substrate 301 of FIG. 24B over the electronic circuit, for example, a polysilicon resistor 302, over the interlayer film 303, and this external electrical connection is provided. A passivation film 305 having a passivation film opening 307 is provided on the terminal metal electrode 304. The passivation film opening 307 has an area smaller than that of the external electrical connection terminal metal electrode 304, specifically, is formed to overlap the external electrical connection terminal metal electrode 304 with an area of 230πμm 2 or less. The area of the passivation film opening 307 is preferably 16πμm2 or more and 30πμm2 or less, but can be realized even in the case of 1πμm2 or more and 400πμm2 or less.
[0088]
Further, a solder or gold bump electrode 308 is provided in a region including the passivation film opening 307 via a barrier metal and connected to the external terminal electrode 309. Here, it is preferable to use a Cu compound for the barrier metal, but other materials can be used for reducing contact resistance and improving mounting strength.
FIG. 25 is a characteristic diagram of the opening area and the contact resistance. Although the contact resistance does not change significantly until the area is about 50πμm 2 or more, the contact resistance is significantly increased when the area is about 50πμm 2 or less. This is because when the size of the passivation film opening 307 is reduced, it is easily affected by manufacturing variations. If the manufacturing variation can be suppressed to a low level, the size of the passivation film opening 307 can be further reduced. However, it goes without saying that the size of the passivation film opening 307 needs to be examined from the viewpoint of mounting strength.
[0089]
Further, if the passivation film opening 307 is provided in a portion other than the central portion on the external electrical connection terminal metal electrode 304, the degree of freedom of the region under the solder or gold bump electrode 308 increases, which is more effective. .
Further, although not shown here, a plurality of passivation film openings 307 on the external electrical connection terminal metal electrode 304 may be provided as long as the region is below the solder or gold bump electrode 308. In this case, since the area of the connection region between one solder or gold bump electrode and the external electrical connection terminal metal electrode 304 is increased, the area of one passivation film opening 307 is reduced, and the area under the solder or gold bump electrode 308 is reduced. More freedom in the area. For example, when two passivation film openings 307 are provided, the area of one passivation film opening 307 is ½, and necessary characteristics can be obtained.
[0090]
Further, the external electrical connection terminal metal electrode 304 used in the above embodiments can be used as a wiring layer of a semiconductor electronic circuit, and another metal layer can also be used as a wiring layer in a semiconductor electronic circuit. is there.
In a general thermal head driver IC, output pads and electrode pads are arranged around the chip as external lead-out electrodes. The circuit in which the transistors are integrated is arranged away from the external lead electrode in a plane. That is, each drive transistor is arranged in an electrode connection corresponding to each output pad, and each logic circuit for controlling the gate electrode of each drive transistor is arranged along the length direction of the chip. Are arranged periodically. The external lead electrode is provided with a window in the final protective film, and a bump is provided on the window.
[0091]
FIG. 26 is a cross-sectional view of the semiconductor device of the present invention. N-type diffusion regions 212E and 212F are provided on the surface of the P-type silicon substrate 201 apart from each other. A field insulating film 214 for forming an isolation region is formed on the surface of the silicon substrate 201 between the respective diffusion regions. An intermediate insulating film 217 is formed on each diffusion region 212E and 212F. A contact hole is disposed in the intermediate insulating film 217 above the diffusion regions 212E and 212F, and a metal electrode such as aluminum is disposed on the contact hole. An aluminum wiring 218 that is not directly connected to the electrode of the diffusion region is disposed on the separation region between the diffusion regions. A silicon nitride film 219 as a final protective film is formed on the aluminum wiring and the intermediate insulating film 217. The final protective film 219 on the electrodes 218E and 218F in each diffusion region is opened in the process of forming a pad region. A barrier metal 220 is provided on the electrodes 218F and 218E in each diffusion region through a protective film window. The barrier metal 220 is disposed so as to connect the electrodes 218E and 218F. As the barrier metal 220, a metal film having a two-layer structure was used. The upper layer film uses a metal that is easy to be soldered or gold-plated in the next step. For example, copper is preferable in the case of solder plating. For the lower layer film, a metal for preventing the upper layer metal from diffusing into the aluminum electrode is used.
[0092]
For example, when the upper layer film is copper, it is possible to prevent copper from diffusing into the aluminum electrode by using the chromium film as the lower layer film. A bump wiring 221 made of solder or gold is plated on the bame metal 220 as a base. Diffusion regions 212E and 212F are electrically connected by bump wiring 221 via respective aluminum electrodes. A metal wiring such as a normal aluminum wiring can be disposed under the bump wiring 221 through a protective film 219. That is, with the structure as shown in FIG. 26, the number of wiring layers can be increased by one compared with the prior art. In the case of FIG. 26, this is an embodiment in which the diffusion region and another diffusion region are electrically connected by bump wiring. Although not shown, bump wiring can also be used for electrical connection between simple aluminum wirings. In this case, in FIG. 26, aluminum electrodes 218E and 218F correspond to the case where they are configured as simple aluminum wirings rather than electrodes on the diffusion region. Also, the electrical connection between the diffusion region and the aluminum wiring can be connected by a bump wiring. Furthermore, it goes without saying that at least one of them can be connected to a thin film such as a polycrystalline silicon film by bump wiring.
[0093]
FIG. 27 is a plan view when bump wiring is performed as shown in FIG. The protective film window opening region 231E above the diffusion region 212E and the protective film window opening region 231F above the diffusion region 212F are electrically connected by the bump wiring 221. The planar shape of the bump wiring is a pattern in which a plurality of circular patterns are connected in series. By making the pattern of the barrier metal 220 and the bump 221 as shown in FIG. 27, it is possible to prevent the bump from being generated when the bump is reflowed.
[0094]
In FIG. 28, one end 231P of the bump wiring is an external electrical connection terminal (referred to as a pad region) 220P, and the other end 231 is a diffusion electrode, an aluminum wiring, or a thin film electrode. It is a top view of bump wiring. The diameters of the protective film window opening pattern 231P and the bump 220P in the pad region are designed and formed larger than those of the other protective film window opening pattern 231 and the bump 220. Similarly, the size of the barrier metal under the bump is the largest in the pad area. Therefore, when the bump is formed, a current for plating growth efficiently flows in the pad region. That is, the bump height in the pad area is the largest. The bump used as the wiring is formed low because the barrier metal is small. Therefore, as shown in FIG. 28, the barrier metal in the wiring part is made thinner and the barrier metal in the bump area is made thicker, thereby reducing the bump volume in the wiring part and reducing the bump height variation in the bump area due to bump reflow. It becomes possible to do. As shown in FIG. 28, the bump height variation in the bump area can be further reduced by using a pattern in which the bump does not move in a planar manner during bump reflow.
[0095]
FIG. 29 is a plan view of a bump wiring in the case of an electrode of an IC in which one is a pad region and the other is not a pad region, as in FIG. The window opening pattern 231P of the protective film in the pad region is designed and manufactured larger than the window opening pattern 231 of the protective film of the IC electrode. Similarly, the barrier metal and bumps 220P of the pad portion are also designed and manufactured larger than other regions.
[0096]
The protective film window opening patterns 231P and 231 may have the same size or the opposite sizes, and the present invention can be implemented. The bump height in the pad area needs to be higher than the bump height in other areas. Accordingly, it is necessary to increase the size of the barrier metal in the pad region as compared with other regions (wiring portions).
In FIG. 29, a barrier metal region 232 having a narrow line width is provided between the bump 233 in the wiring portion and the bump 220P in the pad region. Further, a barrier metal region 232 having a line width narrower than each barrier metal is provided between the bump 220 of the electrode of one IC and the bump 233 of the wiring portion. By providing a barrier metal region with a narrow line width as shown in FIG. 29, it is possible to prevent bump movement between the respective regions during bump reflow.
[0097]
FIG. 30 is a structural sectional view showing an embodiment of a semiconductor device according to the present invention. The bump is described as a gold bump, but may be a solder bump. The semiconductor element is a MOS type transistor, but includes an element whose electrical characteristics change due to light irradiation, such as a diode or a resistor.
In the state in which the semiconductor element (in this case, a MOS transistor including a gate electrode, a source and a drain region) 401, an insulating film 407 made of a silicon nitride film or the like on the semiconductor element, a pad metal 402, and a protective film 406 are opened. A semiconductor device of the present invention comprising a metal film 403, a gold bump 404 and a light shielding film 405. The barrier metal film 403 is usually made of titanium, titanium tungsten, or the like, and has a light shielding effect if the thickness is 0.05 microns or more. Bumps are not left, but only the barrier metal film 403 remains on the semiconductor element to form a light shielding film. In FIG. 30, the light-shielding film 403 is not connected to the barrier metal film 403 on the pad metal, but it is more preferable in terms of electrical characteristics when the potential is connected to a specific terminal. In the case of the present invention, the light-shielding film 403 is shielded from the substrate of the semiconductor integrated circuit. Since a protective film or the like is interposed between the films, the parasitic capacitance is small and there is no big problem even if the film is floating.
[0098]
FIG. 31 shows a semiconductor device having the structure of FIG. 30 as viewed from above. In general, when a semiconductor element is exposed to light, a leakage current at a PN junction increases. Therefore, if a light-shielding film is formed on an analog circuit, it becomes difficult to malfunction. In this figure, a light shielding film 405 made of a barrier metal is connected to a terminal.
Generally, a bump electrode portion of a semiconductor integrated circuit device having a bump electrode on an electronic circuit is formed by forming an electronic circuit such as a polysilicon resistor on a semiconductor substrate, covering the surface of the polysilicon resistor with a passivation film, and then forming a barrier. Bump electrodes are formed on the metal layer. Then, a semiconductor integrated circuit device having bump electrodes is mounted on an external circuit board.
[0099]
FIG. 32A is a plan view of the bump electrode portion of the semiconductor integrated circuit device of one embodiment according to the present invention. On the semiconductor substrate 501, an electronic circuit such as a polysilicon resistor 502 is disposed, and a bump electrode 504 is formed in a matrix form through a passivation film and a barrier metal layer 506 such as TiW and Au. ing. Here, each matrix-like dot of the bump electrode 504 corresponds to only one electrode of the electronic circuit and is all electrically connected.
[0100]
FIG. 32B is a cross-sectional view of the semiconductor integrated circuit device according to the present invention mounted on an external circuit. In order to connect each bump dot of the bump electrode 504 and the external circuit board 505, pressure is applied between the semiconductor substrate 501 and the external circuit board 505. Due to the stress, each matrix-like bump dot of the bump electrode 504 is crushed, and excess stress received from the external circuit board 505 can be released in the lateral direction. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and a change in characteristics due to cracks in the passivation film 503 and deformation of the polysilicon resistor 502 can be prevented. Also, by providing a plurality of bump dots as the bump electrode 504, the adhesion strength between the bump electrode 504 and the external circuit board 505 and the adhesion strength between the bump electrode 504 and the barrier metal 506 can be maintained.
[0101]
FIG. 33 shows a plan view of another embodiment according to the present invention. An electronic circuit component such as a polysilicon resistor 502 is disposed on the semiconductor substrate 501, and a bump electrode 504 is formed via a passivation film and a barrier metal layer 506 such as TiW and Au. The bump electrode 504 is divided into a plurality of strips. Here, each of the bump strips arranged in a strip shape (linear shape) corresponds to only one electrode of the electronic circuit and is all electrically connected. When the embodiment shown in FIG. 33 is mounted on the external circuit board, each of the bump strips of the bump electrode 504 is crushed similarly to the cross-sectional view of the example shown in FIG. Can be missed laterally. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented. Further, by providing the bump electrode 504 divided into a plurality of parts, the adhesion strength between the bump electrode 504 and the external circuit substrate 505 and the adhesion strength between the bump electrode 504 and the barrier metal 506 can be maintained.
[0102]
FIG. 34 shows a plan view of yet another embodiment of the present invention. An electronic circuit component such as a polysilicon resistor 502 is disposed on the semiconductor substrate 501, and a bump electrode 504 is formed via a passivation film and a barrier metal layer 506 such as TiW and Au. Here, the bump electrode 504 has a lattice shape and is provided with a gap 541. When the embodiment shown in FIG. 34 is mounted on the external circuit board, the bump electrode 504 is crushed in the outward direction of the bump electrode and the gap direction as in the cross-sectional view of the example shown in FIG. The extra stress received can be released laterally. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented. Further, since the bump electrode 504 can have a large plane area, the adhesion strength between the bump electrode 504 and the external circuit substrate 505 and the adhesion strength between the bump electrode 504 and the barrier metal 506 can be maintained.
[0103]
FIG. 35 shows a plan view of another embodiment according to the present invention. An electronic circuit component such as a polysilicon resistor 502 is disposed on the semiconductor substrate 501, and a comb-like bump electrode 504 is placed via a passivation film and a barrier metal layer 506 such as TiW and Au. . When the embodiment shown in FIG. 35 is mounted on the external circuit board, the bump electrode 504 is crushed in the gap direction of the comb and excessive stress received from the external electrode board 505, as in the cross-sectional view of the example shown in FIG. Can be missed laterally. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented. Further, since the bump electrode 504 can have a large plane area, the adhesion strength between the bump electrode 504 and the external electrode substrate 505 and the adhesion strength between the bump electrode 504 and the barrier metal 506 can be maintained.
[0104]
32, 33, 34 and 35, the semiconductor substrate 501 and the external electrode substrate 505 are brought into contact with each other by applying pressure, and then heated and bonded.
The same effect can be obtained by combining the above embodiments. For example, FIG. 32 and FIG. 33 can be combined to form matrix bumps with unequal pitches. Further, the same effect can be obtained by combining FIG. 34 and FIG. 35 with bumps having gaps inside and comb-shaped bumps on the outer periphery.
[0105]
In the present invention, the bump electrode 504, which is generally rectangular in plan view, is provided with a gap portion in plan view as shown in FIGS. 32, 33, 34 and 35, and the external electrode substrate 505 is provided. When contact is made by applying a certain stress, the material of the bump electrode 504 is released into the gap. As shown in FIG. 32 (b), the planar gap here means that the bump electrode is separated and sectioned in a vertical section with the bump electrode 504.
[0106]
As described above, according to the present invention, it is possible to provide a highly reliable semiconductor integrated circuit having a bump electrode on an electronic circuit that does not change the circuit characteristics by adopting a structure that releases stress during mounting.
In general, an external electrical connection terminal portion in a semiconductor integrated circuit device having an external electrical connection terminal on an electronic circuit is formed by placing an electronic circuit such as a polysilicon resistor on a semiconductor substrate and covering it with a passivation film, and then external electrical connection terminals. Aluminum electrode is laid. And the bonding wire is struck on the aluminum electrode for external electrical connection terminals.
[0107]
FIG. 36A is a plan view of an aluminum electrode portion for external electrical connection terminals of a semiconductor integrated circuit device according to one embodiment of the present invention. On the semiconductor substrate 501, an electronic circuit, for example, a polysilicon resistor 502 is disposed, and an external electrical connection terminal aluminum electrode 554 is provided via a passivation film. A gap 541 is provided.
[0108]
FIG. 36B is a cross-sectional view when the semiconductor integrated circuit device according to the present invention is mounted by wire bonding. In FIG. 36B, when pressure is applied between the semiconductor substrate 501 and the bonding wire 505 to connect the external electrical connection terminal aluminum electrode 554 and the bonding wire 505, the external electrical connection terminal aluminum electrode 554 is The excess stress received from the bonding wire 505 can be released in the lateral direction, that is, toward the gap 541. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented.
[0109]
FIG. 37 shows a plan view of another embodiment according to the present invention. An electronic circuit, for example, a polysilicon resistor 502 is disposed on the semiconductor substrate 501, and an external electrical connection terminal aluminum electrode 554 is provided via a passivation film. It is composed of a combination of continuous rectangles. When the embodiment shown in FIG. 37 is mounted on the bonding wire, the external electrical connection terminal aluminum electrode 554 is crushed and the excess stress received from the bonding wire 505 is lateral, as in the cross-sectional view of the example shown in FIG. Can be missed in the direction. In addition, the wiring resistance of the external electrical connection terminal aluminum electrode 504 is larger than that in the embodiment of FIG. 36A, but the escape field per unit area is increased, and more stress can be released. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, so that the reliability of the semiconductor device is reduced due to cracks in the passivation film 503 and the characteristic variation due to deformation of the polysilicon resistor 502 can be prevented.
[0110]
FIG. 38 shows a plan view of another embodiment according to the present invention. An electronic circuit component such as a polysilicon resistor 502 is disposed on the semiconductor substrate 501, and an external electrical connection terminal aluminum electrode 554 is provided via a passivation film, but the external electrical connection terminal aluminum electrode 554 is provided. Has a continuous spiral shape. When the embodiment according to FIG. 38 is mounted on the bonding wire, the external electrical connection terminal aluminum electrode 554 is arranged in the outer direction of the external electrical connection terminal aluminum electrode and the gap as in the cross-sectional view of the example shown in FIG. The excess stress that collapses in the direction and is received from the bonding wire 505 can be released laterally. In addition, although the wiring resistance of the external electrical connection terminal aluminum electrode 554 is larger than that in the embodiment of FIG. 36A, the escape area per unit area is increased, and more stress can be released. The bonding wire 505 has a circular shape in plan and is in contact with the external electrical connection aluminum electrode 554. Since the external electrical connection aluminum electrode 554 has a spiral shape, the stress from the bonding wire is efficiently received and efficiency is improved. Stress can be released. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, so that the reliability of the semiconductor device is reduced due to cracks in the passivation film 503 and the characteristic variation due to deformation of the polysilicon resistor 502 can be prevented.
[0111]
FIG. 39 shows a plan view of another embodiment according to the present invention. An electronic circuit component such as a polysilicon resistor 502 is disposed on the semiconductor substrate 501, and an external electrical connection terminal aluminum electrode 554 is provided via a passivation film, but the external electrical connection terminal aluminum electrode 554 is provided. Consists of a combination of concentric circles, and the concentric circular electrodes are electrically connected to each other. When the embodiment according to FIG. 38 is mounted on the bonding wire, the external electrical connection terminal aluminum electrode 554 is arranged in the outer direction of the external electrical connection terminal aluminum electrode and the gap as in the cross-sectional view of the example shown in FIG. The excess stress that collapses in the direction and is received from the bonding wire 505 can be released laterally. The bonding wire 505 is circular in plan and is in contact with the aluminum electrode 4 for external electrical connection. However, since the aluminum electrode 554 for external electrical connection is concentric, the stress from the bonding wire is efficiently received and efficiency is improved. Stress can be released. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, so that the reliability of the semiconductor device is reduced due to cracks in the passivation film 503 and the characteristic variation due to deformation of the polysilicon resistor 502 can be prevented.
[0112]
The same effect can be obtained by combining the above embodiments. For example, the same effect can be obtained by combining FIG. 36 and FIG. 37, or FIG. 36 and FIG.
FIG. 40A is a plan view of an aluminum electrode portion for external electrical connection terminals of a semiconductor integrated circuit device according to one embodiment of the present invention. On the semiconductor substrate 501, an electronic circuit, for example, a polysilicon resistor 502 is disposed, and an external electrical connection terminal aluminum electrode 554 is provided via a passivation film. , Protrusions or depressions 540 are provided.
[0113]
FIG. 40B is a cross-sectional view when the semiconductor integrated circuit device according to the present invention is mounted by wire bonding. In FIG. 40 (b), projections and depressions 541 are provided on the external electrical connection terminal aluminum electrode 554 with projections and depressions 542. When pressure is applied between the semiconductor substrate 501 and the bonding wire 505 to connect the external electrical connection terminal aluminum electrode 554 and the bonding wire 505, the protrusion 541 of the external electrical connection terminal aluminum electrode 504 is depressed. Since it is crushed in the direction, excess stress received from the bonding wire 505 can be released. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented.
[0114]
FIG. 41 shows a plan view of another embodiment according to the present invention. An electronic circuit, for example, a polysilicon resistor 502 is disposed on the semiconductor substrate 501, and an external electrical connection terminal aluminum electrode 554 is provided via a passivation film, but directly below the external electrical connection terminal aluminum electrode 554. The passivation film has a plurality of rectangular projections and depressions, and the same projections and depressions 543 are also formed on the external electrical connection terminal aluminum electrode 554 accordingly. When the embodiment of FIG. 41 is mounted on a bonding wire, the cross-sectional structure is the same as FIG. 40B, and the semiconductor substrate 501 and the bonding wire are connected to connect the aluminum electrode 554 for external electrical connection terminals and the bonding wire 505. When pressure is applied between the bonding wire 505 and the protruding portion 541 of the aluminum electrode for external electrical connection terminal 504, the protrusion 541 is crushed in the direction of the recessed portion 542, so that excess stress received from the bonding wire 505 can be released. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented.
[0115]
FIG. 42 shows a plan view of another embodiment according to the present invention. An electronic circuit, for example, a polysilicon resistor 502 is disposed on the semiconductor substrate 501, and an external electrical connection terminal aluminum electrode 504 is provided via a passivation film, but directly below the external electrical connection terminal aluminum electrode 554. The passivation film has a plurality of concentric concavities and convexities, and the concavities and convexities 543 are also formed on the external electrical connection terminal aluminum electrode 554 accordingly. When the embodiment according to FIG. 42 is mounted on the bonding wire, the cross-sectional structure is the same as FIG. 40B, and the semiconductor substrate 501 and the bonding wire are connected to connect the aluminum electrode 554 for the external electrical connection terminal and the bonding wire 505. When pressure is applied between the bonding wire 505 and the protrusion 541 of the external electrical connection terminal aluminum electrode 554, the protrusion 541 is crushed in the direction of the recess 542, so that excess stress received from the bonding wire 505 can be released. The bonding wire 505 is circular in plan and is in contact with the external electrical connection aluminum electrode 554, but the external electrical connection aluminum electrode 554 is concentric, so that the stress from the bonding wire can be received efficiently and efficiency. Stress can be released. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented.
[0116]
FIG. 43 is a sectional view showing another embodiment according to the present invention. In FIG. 43, a protrusion 531 is provided on the passivation film 503. Since the external electrical connection terminal aluminum electrode 554 is provided thereon, a protrusion 541 and a recess 542 are formed on the external electrical connection terminal aluminum electrode 554. When pressure is applied between the semiconductor substrate 501 and the bonding wire 505 in order to connect the external electrical connection terminal aluminum electrode 554 and the bonding wire 505, the protrusion 541 of the external electrical connection terminal aluminum electrode 554 is depressed. Since it is crushed in the direction, excess stress received from the bonding wire 505 can be released. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented.
[0117]
FIG. 44 is a sectional view showing another embodiment according to the present invention. On the semiconductor substrate 501, an electronic circuit such as a polysilicon resistor 502 is disposed, and a step forming pattern 506 made of aluminum is provided. This pattern can also utilize active wiring. When a passivation film 503 is formed thereon, a protrusion 531 is formed on the passivation film 503. Since the external electrical connection terminal aluminum electrode 554 is provided thereon, a protrusion 541 and a recess 542 are formed on the external electrical connection terminal aluminum electrode 554. When pressure is applied between the semiconductor substrate 501 and the bonding wire 505 in order to connect the external electrical connection terminal aluminum electrode 554 and the bonding wire 505, the protrusion 541 of the external electrical connection terminal aluminum electrode 554 is depressed. Since it is crushed in the direction, excess stress received from the bonding wire 505 can be released. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the deterioration of the reliability due to the crack of the passivation film 503 and the characteristic fluctuation due to the deformation of the polysilicon resistor 502 can be prevented.
[0118]
FIG. 45 is a cross-sectional view showing another embodiment according to the present invention. On the semiconductor substrate 501, an electronic circuit, for example, a diffused resistor 507 is disposed, and a step forming pattern 521 made of polysilicon is provided. When a passivation film 503 is formed thereon, a protrusion 531 is formed on the passivation film 503. Since the external electrical connection terminal aluminum electrode 554 is provided thereon, a protrusion 541 and a recess 542 are formed on the external electrical connection terminal aluminum electrode 554. When pressure is applied between the semiconductor substrate 501 and the bonding wire 505 in order to connect the external electrical connection terminal aluminum electrode 554 and the bonding wire 505, the protrusion 541 of the external electrical connection terminal aluminum electrode 554 is depressed. Since it is crushed in the direction, excess stress received from the bonding wire 505 can be released. As a result, the stress applied to the passivation film 503 is reduced, and a decrease in reliability due to a crack in the passivation film 503 can be prevented.
[0119]
The same effect can be obtained by combining the above embodiments. For example, the same effect can be obtained by combining FIG. 40 and FIG. 41, or FIG. 40 and FIG.
FIG. 46A is a cross-sectional view of the bump electrode portion of the semiconductor integrated circuit device of one embodiment according to the present invention. On the semiconductor substrate 501, an electronic circuit such as a polysilicon resistor 502 is disposed, and a bump electrode 594 is disposed via a passivation film 503 and a barrier metal layer 506 such as TiW and Au. Here, a hollow portion 591 is provided below the bump electrode 594.
[0120]
FIG. 46B is a cross-sectional view of the semiconductor integrated circuit device according to the present invention mounted on an external circuit. In FIG. 46B, when a pressure is applied between the semiconductor substrate 501 and the external circuit substrate 505 to connect the bump electrode 594 and the external circuit substrate 505, the bump electrode 594 is crushed at the hollow portion 591, Excessive stress received from the external circuit board 505 can be released in the lateral direction. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented. The hollow portion 591 has the same effect even when a material softer than the bump electrode material such as polyimide resin or photoresist is embedded in addition to being hollow.
[0121]
FIG. 47 shows a plan view of another embodiment according to the present invention. An electronic circuit component such as a polysilicon resistor 502 is disposed on the semiconductor substrate 501, and a bump electrode 594 is placed via a passivation film and a barrier metal layer 506 such as TiW and Au. A hollow portion 591 is provided inside the bump electrode 594. When the embodiment shown in FIG. 47 is mounted on the external circuit board, the bump electrode 594 is crushed in the hollow portion as in the sectional view of the example shown in FIG. Can be missed in the direction. As a result, the stress applied to the passivation film 503 and the polysilicon resistor 502 is reduced, and the characteristic fluctuation due to the crack of the passivation film 503 and the deformation of the polysilicon resistor 502 can be prevented. In addition, since the contact area between the bump electrode 594 and the barrier metal can be increased, the adhesion strength between the bump electrode 594 and the barrier metal 506 can be maintained. The hollow portion 591 has the same effect even when a material softer than the bump electrode material such as polyimide resin or photoresist is embedded in addition to being hollow.
[0122]
FIG. 48 is a cross-sectional view of an aluminum electrode portion for external electrical connection terminals of a semiconductor integrated circuit device according to one embodiment of the present invention. An electronic circuit such as a polysilicon resistor 502 is disposed on a semiconductor substrate 501, a passivation nitride film 503 is disposed, a polyimide film layer 506 is further provided, and an external electrical connection terminal aluminum electrode 554 is disposed thereon. Is provided.
[0123]
According to the integrated circuit device of the present invention, the stress received from the bonding wire 505 is absorbed by the polyimide layer 506. Therefore, the stress is not transmitted to the passivation nitride film 503 or the polysilicon resistor 502, and the passivation nitride film 503 is not cracked or the polysilicon resistor 502 is deformed and the characteristics are not changed.
[0124]
FIG. 49A is a plan view of a metal electrode portion for external electrical connection terminals of a semiconductor integrated circuit device according to one embodiment of the present invention. An electronic circuit such as a polysilicon resistor 802 is disposed on the semiconductor substrate 801, and an external electrical connection terminal metal electrode 804 is provided via an interlayer film 803. A passivation film 805 having an opening 7 in the part is provided. Here, the interlayer film 803 may be used as a protective film, and the passivation film 805 having an opening on a part of the external electrical connection terminal metal electrode 804 may not be formed.
[0125]
FIG. 49 (b) shows a cross-sectional view when the semiconductor integrated circuit device according to the present invention is mounted by wire bonding. In FIG. 49B, the external electrical connection terminal metal electrode 804 is provided with a film thickness of 1.5 μm or more and 4 μm or less. When a pressure is applied between the semiconductor substrate 801 and the bonding wire 806 to connect the external electrical connection terminal metal electrode 804 and the bonding wire 805, the external electrical connection terminal metal electrode 804 is formed thick. The excess stress received from the bonding wire 806 can be absorbed. As a result, the stress applied to the interlayer film 803 and the polysilicon resistor 802 is reduced, and the characteristic fluctuation due to the crack of the interlayer film 803 and the deformation of the polysilicon resistor 802 can be prevented. Here, as the film thickness of the external electrical connection terminal metal electrode 804 is increased, the stress is relaxed, but the optimum value is about 2 μm or more and 3 μm or less from the difficulty of the manufacturing process and the stress relaxation degree.
[0126]
FIG. 50A is a plan view of an external electrical connection terminal portion in which solder or gold bumps are provided on the external electrical connection terminal metal electrode 804 of the semiconductor integrated circuit device of one embodiment according to the present invention. An electronic circuit such as a polysilicon resistor 802 is disposed on the semiconductor substrate 801, and an external electrical connection terminal metal electrode 804 is provided via an interlayer film 803. A solder or gold bump electrode 808 is provided through a passivation film 805 having an opening 807 in the part. Here, the interlayer film 803 may be used as a protective film, and the passivation film 805 having an opening on a part of the external electrical connection terminal metal electrode 804 may not be formed.
[0127]
FIG. 50B is a cross-sectional view when the semiconductor integrated circuit device according to the present invention is mounted with solder or gold bumps. In FIG. 50B, the external electrical connection terminal metal electrode 804 is provided with a film thickness of 1.5 μm or more and 4 μm or less. When the external electrical connection terminal solder or gold bump electrode 808 and the external electrode substrate 809 are connected, even if pressure is applied between the semiconductor substrate 801 and the external electrode substrate 809, the external electrical connection terminal metal electrode 804 is thick. Since it is formed, the stress received from the external electrode substrate 809 can be absorbed. As a result, the stress applied to the interlayer film 803 and the polysilicon resistor 802 is reduced, and the characteristic fluctuation due to the crack of the interlayer film 803 and the deformation of the polysilicon resistor 802 can be prevented. Here, as the film thickness of the external electrical connection terminal metal electrode 804 is increased, the stress is relaxed, but the optimum value is about 2 μm or more and 3 μm or less from the difficulty of the manufacturing process and the stress relaxation degree.
[0128]
Further, the external electrical connection terminal metal electrode 804 used in the above embodiments can be used as a wiring layer of a semiconductor electronic circuit, and another metal layer can be used as a wiring layer in a semiconductor electronic circuit. is there.
As the metal electrode 804 for external electrical connection terminals used so far, a substance or a compound such as aluminum, silicon, copper, or tungsten can be used. However, a compound of aluminum, silicon, or a compound of aluminum, silicon, or copper can be used. It is desirable to use
[0129]
Hereinafter, an embodiment of a semiconductor integrated circuit device of the present invention will be described with reference to the drawings. Here, the circuit element means a pad electrode, a protection circuit, or an internal circuit.
FIG. 51 is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention. Four pad electrodes 603, 603, 603, and 603 are formed on the outer peripheral portion of the semiconductor substrate 601 of the semiconductor integrated circuit device. The pad electrode 603 is a terminal for inputting a signal from an external circuit (not shown) or outputting a signal to the external circuit, and an external wiring (not shown) is connected to each pad electrode 603. Each of the four pad electrodes 603, 603, 603, 603 is connected to the protection circuit block 640. The protection circuit block 640 has a protection circuit for each of the four pad electrodes 603, 603, 603, and 603. That is, the protection circuits for the four pad electrodes 603, 603, 603, and 603 are arranged in one place to form a protection circuit block 640.
[0130]
External signals entering and exiting from the four pad electrodes 603, 603, 603, and 603 reach the internal circuit 602 through the protection circuit block 640. The protection circuit block 640 includes four protection circuits for the four signals of the pad electrodes 603, 603, 603, and 603, but the protection circuits do not need to be separated from each other and are arranged close to each other. Therefore, the area can be much smaller than the area of four of the protection circuit 604 shown in FIG. In FIG. 51, the distance between the pad electrodes 603 and 603 and the protection circuit block 640 can be freely set as in the relationship between the pad electrodes 603 and 603 at both ends and the protection circuit block 640, thereby allowing the convenience of the internal circuit 602. Thus, the arrangement of the protection circuit block 640 can be freely made, and the surface area of the semiconductor substrate 601 can be used effectively. As a result, the chip size of the semiconductor integrated circuit device can be reduced.
[0131]
The present invention is particularly effective when the pad electrode 603 is arranged on the internal circuit 602 so as to overlap (planar). FIG. 52 shows a plan view of another embodiment according to the present invention. The four pad electrodes 603, 603, 603, and 603 are arranged on the internal circuit 602 so as to overlap in a plane. External signals entering and exiting the pad electrodes 603, 603, 603, and 603 pass through the electrode wirings 605, 605, 605, and 605 passing over the surface of the semiconductor element and reach the internal circuit 602 through the protection circuit block 640. The protection circuit block 640 includes four protection circuits 604 for the four signals of the pad electrodes 603, 603, 603, and 603. However, the protection circuits 604 do not need to be separated from each other and can be arranged close to each other, so that the area of the protection circuits 604 shown in FIG. Here, an example is shown in which the protection circuit block 640 is disposed on the semiconductor substrate 601 on the side opposite to the pad electrodes 603, 603, 603, 603. When the pad electrodes 603, 603, 603, and 603 are vertically stacked on the internal circuit 602, a pad electrode wiring forming process originally exists. Therefore, the electrode wirings 605, 605, 605, and 605 are not increased without increasing the number of processes. Can be freely passed over the surface of the semiconductor integrated circuit device through the insulating film. Further, the protection circuit block 640 can be placed anywhere. As a result, the surface area of the semiconductor substrate 601 can be used effectively, and the chip size of the semiconductor integrated circuit device can be reduced.
[0132]
The present invention becomes more effective as the number of pad electrodes increases. FIG. 53 shows a plan view of another embodiment according to the present invention. The eight pad electrodes 603, 603,... Are arranged on the electronic circuit 602 so as to overlap vertically in a plane. The external signals coming in and out from the pad electrodes 603, 603,... Reach the internal circuit 602 through the protection circuit block 640 through the electrode wirings 605, 605,. In the protection circuit block 640, eight protection circuits for the eight signals of the pad electrodes 603, 603,. Since the protection circuits do not need to be separated from each other and can be arranged close to each other, the area can be made smaller than the area of two protection circuit blocks 640 including four protection circuits 604 shown in FIG. Here, an example in which the protection circuit block 640 is arranged at the center of the semiconductor substrate 601 is shown. However, when the pad electrodes 603, 603,... Are disposed on the internal circuit 602 in a planar manner, the pad electrode wiring forming process originally exists, so the pad electrodes 603, 603,. Since the electrode wirings 605, 605... Connecting the protection circuit block 640 can be freely moved on the surface of the semiconductor integrated circuit device, the protection circuit block 640 can be disposed anywhere. As a result, the surface area of the semiconductor substrate 601 can be used effectively, and the chip size of the semiconductor integrated circuit device can be reduced.
[0133]
The protection circuits 604 are effective as a plurality of protection circuit blocks 640 by combining some of them without combining them all. FIG. 54 shows a plan view of another embodiment according to the present invention. The eight pad electrodes 603, 603,... Are arranged on the electronic circuit 602 so as to overlap in a plane. The external signals coming in and out from the pad electrodes 603, 603,... Reach the internal circuit 602 through the protection circuit blocks 640, 640 through the electrode wirings 605, 605,. One protection circuit block 640 includes four protection circuits 604 for the four signals of the pad electrodes 603, 603,..., And the other protection circuit 640 block includes the remaining pad electrodes 603, 603,. Four protection circuits 604 for the four signals are included. The protection circuits 604 do not need to be separated from each other and can be arranged close to each other, so that the area of the protection circuits 604 shown in FIG. Here, when the pad electrodes 603, 603,... Are arranged on the internal circuit 602 in a planar manner, the pad electrode wiring forming process originally exists, so the pad electrodes 603, 603,. The electrode wirings 605, 605... Connecting the protective circuit block 640 and the protection circuit block 640 can be freely passed over the surface of the semiconductor integrated circuit through an insulating film. The protection circuit blocks 640 and 640 can be disposed anywhere. As a result, the surface area of the semiconductor substrate 601 can be used effectively, and the chip size of the semiconductor integrated circuit device can be reduced.
[0134]
In the above example, a plurality of protection circuits 604 are used as a block to reduce the total area of the protection circuits 604, 604,..., But each pad electrode 603, 603, and the corresponding protection circuit 604, Since the protective circuit 604 can be freely laid out only by disposing 604... Separately, the chip size can be reduced. That is, another circuit element is interposed between at least one pad electrode of the plurality of pad electrodes and a protection circuit corresponding to the pad electrode. Here, the circuit elements refer to other pad electrodes 603, other protection circuits 604, and internal circuits 602.
[0135]
FIG. 60 is a plan view of a semiconductor integrated circuit device according to the present invention. An integrated circuit 72 including resistors, transistors, capacitors, wirings, and the like, and bump electrodes 73 for exchanging signals and power between the integrated circuit and external circuits are disposed on the semiconductor substrate 7, and dummy bumps 76 are disposed on the integrated circuit 72. Has been. The integrated circuit 72 is protected by an insulating film called so-called passivation, and the dummy bumps 76 are formed on the insulating film. That is, the integrated circuit 72 is not affected by the dummy bumps 76 in terms of circuit. When the dummy bumps 76 are formed on the insulating film, the dummy bumps 76 are formed through a barrier metal layer in order to increase their adhesion strength. According to FIG. 60, the area required for the semiconductor substrate 71 is only the area of the bump electrode 73 and the integrated circuit 72, and the area for dummy bumps is completely unnecessary. Therefore, the semiconductor substrate size can be reduced.
[0136]
FIG. 61 shows another embodiment according to the present invention. An integrated circuit 72 including a resistor, a transistor, a capacitor, and a wiring, and a bump electrode 73 for exchanging signals and power between the integrated circuit and an external circuit are disposed on the semiconductor substrate 71. Also, a large dummy bump 76 is arranged. When the semiconductor integrated circuit device is mounted on an external circuit, the semiconductor substrate 71 and the external circuit board are connected by applying pressure. At that time, the integrated circuit 72 immediately below the dummy bump 76 is connected to the dummy bump 76 and the semiconductor. The board 71 may be crushed, and depending on conditions such as pressure and time during mounting, the integrated circuit 72 may be damaged and the characteristics may be adversely affected. Therefore, in the embodiment of FIG. 61, by increasing the size of the dummy bump 76, the force applied to the integrated circuit 72 from the dummy bump 76 at the time of mounting is dispersed so that the integrated circuit 72 is not damaged. According to FIG. 61, the area required for the semiconductor substrate 71 is only the area of the bump electrode 73 and the integrated circuit 72, and the area for dummy bumps is completely unnecessary. Therefore, the chip size can be reduced.
[0137]
In a general thermal printer head driver IC, a bump electrode actually required is a bump electrode for external extraction of an electric signal, and therefore the bump position is biased to a part of the semiconductor chip. If only the bump electrodes necessary for the electronic circuit operation are provided, the semiconductor integrated circuit device is mounted on the external circuit board at an angle. A circuit failure occurs due to contact, or pressure is not uniformly applied to the semiconductor circuit board during mounting, and a contact failure between the bump electrode and the circuit board occurs. Therefore, dummy bump areas are provided and dummy bumps are installed.
[0138]
FIG. 55 is a plan view of a semiconductor integrated circuit device according to the present invention. An integrated circuit 72 including a resistor, a transistor, a capacitor, and a wiring, and a bump electrode 73 for exchanging signals and power between the integrated circuit and an external circuit are disposed on the semiconductor substrate 71, and a dummy bump 76 is disposed on the integrated circuit 72. Has been. The integrated circuit 72 is protected by an insulating film called so-called passivation, and the dummy bumps 76 are formed on the insulating film. That is, the integrated circuit 72 is not affected by the dummy bumps 76 in terms of circuit. When the dummy bumps 76 are formed on the insulating film, the dummy bumps 76 are formed through a barrier metal layer in order to increase their adhesion strength. According to FIG. 55, the area required for the semiconductor substrate 71 is only the area of the bump electrode 73 and the integrated circuit 72, and the area for dummy bumps is completely unnecessary. Therefore, the semiconductor substrate size can be reduced.
[0139]
FIG. 56 shows another embodiment according to the present invention. An integrated circuit 72 including a resistor, a transistor, a capacitor, and a wiring, and a bump electrode 73 for exchanging signals and power between the integrated circuit and an external circuit are disposed on the semiconductor substrate 71. Also, a large dummy bump 76 is arranged. When the semiconductor integrated circuit device is mounted on an external circuit, the semiconductor substrate 71 and the external circuit board are connected by applying pressure. At that time, the integrated circuit 72 immediately below the dummy bump 76 is connected to the dummy bump 76 and the semiconductor. The board 71 may be crushed, and depending on conditions such as pressure and time during mounting, the integrated circuit 72 may be damaged and the characteristics may be adversely affected. Therefore, in the embodiment of FIG. 56, by increasing the size of the dummy bump 76, the force applied to the integrated circuit 72 from the dummy bump 76 at the time of mounting is dispersed, and the integrated circuit 72 is not damaged. According to FIG. 56, the area required for the semiconductor substrate 71 is only the area of the bump electrode 73 and the integrated circuit 72, and the area for dummy bumps is completely unnecessary. Therefore, the chip size can be reduced.
[0140]
FIG. 57 shows still another embodiment according to the present invention. An integrated circuit 72 including a resistor, a transistor, a capacitor, and a wiring, and a bump electrode 73 for exchanging signals and power between the integrated circuit and an external circuit are disposed on the semiconductor substrate 71. Also, small dummy bumps 76 are arranged in a matrix. By disposing the small dummy bumps in a matrix, the force received by the integrated circuit 72 when the semiconductor integrated circuit device is mounted on an external circuit is dispersed to prevent damage. According to FIG. 57, the area required for the semiconductor substrate 71 is only the area of the bump electrode 73 and the integrated circuit 72, and the area for dummy bumps is completely unnecessary. Therefore, the chip size can be reduced.
[0141]
FIG. 58 shows still another embodiment according to the present invention. An integrated circuit 72 including a resistor, a transistor, a capacitor, a wiring, and the like and a bump electrode 73 for exchanging signals and power between the integrated circuit and an external circuit are disposed on the semiconductor substrate 71, and one or a plurality of bump electrodes 73 are disposed on the integrated circuit 72. A dummy bump 76 having a hole 86 is disposed. By using the bumps having holes, the force received by the integrated circuit 72 when the semiconductor integrated circuit device is mounted on an external circuit is dispersed so as not to be damaged. According to FIG. 58, the area required for the semiconductor substrate 71 is only the area of the bump electrode 73 and the integrated circuit 72, and the area for dummy bumps is completely unnecessary. Therefore, the chip size can be reduced.
[0142]
FIG. 59 shows another embodiment according to the present invention. An integrated circuit 72 including a resistor, a transistor, a capacitor, a wiring, and the like is disposed on the semiconductor substrate 71, and a bump electrode 73 for exchanging signals and power between the integrated circuit and an external circuit is disposed around the integrated circuit 72. A dummy bump 76 is arranged at the center of the semiconductor substrate 71. When the semiconductor integrated circuit device is mounted on an external circuit, a pressure is applied between the semiconductor substrate 71 and the external circuit substrate to connect them. When bump electrodes are arranged in the peripheral portion as in this example, the chip size is reduced. When the thickness of the integrated circuit increases, the center part of the chip may bend by the pressure received, and the characteristics of the integrated circuit may change. In FIG. 59, a dummy bump 76 is provided at the center of the chip to prevent the chip from bending. According to FIG. 59, the area required for the semiconductor substrate 71 is only the area of the bump electrode 73 and the integrated circuit 72, and the area for dummy bumps is completely unnecessary. Therefore, damage to the integrated circuit can be prevented without increasing the chip size.
[0143]
The above examples are all examples having an external extraction bump electrode in the periphery of the semiconductor substrate, but there is a bump electrode in the center of the semiconductor substrate and a dummy bump is provided in the periphery, or an external extraction bump electrode and Similarly, when dummy bumps are randomly arranged, the area of the semiconductor substrate can be reduced by positioning the dummy bumps on the integrated circuit.
[0144]
In a general method for manufacturing a semiconductor integrated circuit, after a plurality of semiconductor integrated circuits are formed on the surface of a silicon substrate using a photolithographic technique, it is separated into individual semiconductor integrated circuits by a scribe process and performed on a chip. It is well known. In the silicon substrate near the scribe region in the scribe process, an electronic circuit including a diffusion region is formed on the surface of the silicon substrate. A protective film is provided on the surface of the electronic circuit. A scribe region (a region where the protective film and the electronic circuit are not formed) is provided between each semiconductor integrated circuit, and a silicon substrate is diced by a mechanical means to form a cut portion.
[0145]
FIG. 65A is a cross-sectional view in order of the steps in the vicinity of an IC scribe showing a method for manufacturing a semiconductor integrated circuit (hereinafter abbreviated as IC) of the present invention. A plurality of resistors, transistors, capacitors, and the like are formed on the surface of a silicon substrate (wafer), and an electronic circuit is formed by metal wiring.
In FIG. 65A, for example, an N-type diffusion layer 83 is provided on the surface of a P-type silicon substrate 81. The N-type diffusion layer 83 is one of the components of the electronic circuit. The protective film 89 is removed from the surface of the silicon substrate 81 in the scribe region 89 so as to be easily cut by a scribe process. Each electronic circuit is provided on both sides of the scribe region 89. After the formation of the metal wiring, the final protective film 85 is formed excluding the scribe region 89 and the external electrical connection region (normal pad region). After patterning the final protective film 85, the surface of the silicon substrate 82 in the scribe region is removed by a first silicon substrate removing process. In the first silicon substrate removing step, the silicon substrate is removed deeper than the diffusion layer 83. When the diffusion layer 83 is the source / drain region of the transistor, the silicon substrate 81 is removed at least about 2 μm deep. When the diffusion layer 83 is a well of a CMOS circuit, the silicon substrate 81 is removed deeply by at least about 5 μm. The first silicon substrate removal step has a slower removal rate of the silicon substrate than the second silicon substrate removal step (corresponding to the conventional scribe step) of the next step, and the induction of crystal defects in the vicinity of the scribe surface is less. Since the silicon substrate speed in the first silicon substrate removing step is slow, the depth is 50 μm even when deep. Therefore, in the first silicon substrate removal step, the silicon substrate is removed at a depth of 2 to 50 μm. In general, a depth of 5 to 50 μm is used, and removal is preferably performed to a depth of 10 to 50 μm. The first silicon substrate removing step is performed by chemical means such as wet etching or both physical means and chemical means such as dry etching so that crystal defects are not easily induced in the silicon substrate 81. It is preferable to use these means. When a mechanical means is used for the first silicon substrate removal step, it is preferable to perform dicing so that the removal width decreases toward the center of the scribe region 89 as in the first (a). Since the distance between the diffusion layer 83 and the scribe surface can be increased by using the V-shaped scribe surface 82A as shown in FIG. 65A, crystal defects generated on the scribe surface are diffused layers. 83 is less affected.
[0146]
After the first silicon substrate removal step, as shown in FIG. 65 (b), the second silicon substrate removal step is performed to cut substantially perpendicularly to the depth direction of the silicon substrate 81. The scribe surface 82B is cut entirely or almost entirely of the silicon substrate 81 by the second silicon substrate removing step. In the second silicon substrate removing step, the silicon substrate 81 is removed by the same method as the conventional scribing step, that is, by mechanical means. The width of the silicon substrate 81 to be removed is smaller than the width of the scribe surface 82B formed by the first silicon substrate removal process. In the case of the second silicon substrate removal step, many large crystal defects are generated in the silicon substrate 81 inside the scribe surface 82B. However, since the scribe surface 82B exists away from the diffusion layer 83, an effect of deteriorating the characteristics of the electronic circuit can be prevented. That is, according to the IC manufacturing method of the present invention, the chip area can be reduced by disposing the scribe region 89 close to the diffusion layer 3.
[0147]
62A is a plan view of a corner portion of the semiconductor integrated circuit according to the present invention, and FIG. 62B is a cross-sectional view taken along the line AA ′ in FIG. 62A. In a semiconductor integrated circuit, a resistor, a transistor, a capacitor, and the like are formed in the same structure by a photo process for each chip on the surface of a silicon substrate. Thereafter, a region called a scribe line between the chips is cut by a dicing process and separated into the chips.
[0148]
FIG. 62A is a plan view of a corner portion of the chip after scribing. A diffusion region 83 having a conductivity type opposite to that of the silicon substrate for forming an integrated circuit is provided inside the scribe surface 82. Between the scribe surface 82 and the diffusion region 83, a step surface 84 of the silicon substrate is formed by removing the substrate 1 by etching.
As shown in FIG. 62B, a substantially vertical step surface 84 is provided between the scribe surface 82 and the diffusion region 83. The surface of the substrate 81 including the diffusion region 83 is covered with a protective film 85. As shown in FIG. 62, by providing the silicon step 84 slightly inside the scribe surface, the distance between the diffusion region 83 and the scribe surface 82 can be reduced. In the dicing process, the silicon substrate 81 is cut by mechanical means. Therefore, crystal defects are induced from the scribe surface toward the inside of the silicon substrate. However, in the semiconductor integrated circuit of the present invention, since the scribe surface 82 is deeper than the diffusion region 83, crystal defects induced from the scribe surface 2 do not reach the diffusion region 83. The silicon step 84 is formed by etching the silicon substrate 81 including a chemical reaction. Therefore, crystal defects are hardly formed compared to the scribe plane. In particular, if it is formed by wet etching, there is almost no crystal defect because it does not involve a physical reaction. In addition, when anisotropic etching is performed using etching including physical reaction such as reactive ion etching, crystal defects due to etching can be removed by adding a little wet etching after anisotropic etching. The depth of the etching step needs to be deeper than at least the diffusion region 83. When the semiconductor integrated circuit is constituted by a CMOS circuit, a diffusion region called a well having a depth of 2 μm or more is provided on the substrate surface. Therefore, in the case of a CMOS circuit, it is set to 2 μm or more deeper than the depth of the well. In order to be further away from the scribe surface, the depth is 5 μm or more, preferably 10 μm or more. By forming a deep step, the distance between the scribe surface and the diffusion region 83 can be reduced to about 5 to 15 μm.
[0149]
FIG. 63 shows another embodiment of the semiconductor integrated circuit of the present invention. It is sectional drawing of the chip edge part after forming in chip shape. The scribe surface 82 is formed from the surface of the substrate 81 as in the prior art. However, the distance between the scribe surface 82 and the diffusion region 83 can be reduced by forming a groove 86 deeper than the diffusion region 83 between the diffusion region 83 and the scribe surface 82. Since the crystal defects induced from the scribe surface do not enter the inside of the groove 86 due to the presence of the groove 86, the diffusion region 83 can be brought close to the scribe surface 82.
[0150]
As is apparent from the embodiments of FIGS. 62 and 63, by providing a silicon step between the scribe surface 82 and the diffusion region 83, the area around the chip can be reduced. The present invention is particularly effective in a semiconductor integrated circuit as shown in FIG. FIG. 64 is a plan view of a semiconductor integrated circuit in a chip shape. A silicon step 84 is provided inside the scribe surface 82, and a circuit region 88 constituting an electronic circuit is provided inside the silicon step 84. The circuit area 88 includes a diffusion area 83. External electrical connection terminals are provided on the circuit area 88. A plurality of pad regions 87 are arranged. In the semiconductor integrated circuit as shown in FIG. 64, since the pad region 87 is disposed on the circuit region 88, the chip area is effectively reduced by reducing the distance between the circuit region 88 and the scribe surface 82. Can be small.
[0151]
In general, in the case of a semiconductor integrated circuit, the peripheral length of the chip is shortened so that the internal area of the chip can be used effectively. Therefore, the shape of the chip is most preferably a square. However, in the case of a contact image sensor or a semiconductor integrated circuit for driving a thermal head, it is an IC in which the ratio of the chip width to the length is one digit or more depending on the application. For example, it is a very elongated IC having a width of 0.5 mm and a length of 7 mm. In the case of a so-called ultrafine IC, the side of the chip is very long with respect to the chip area. Compared to the case where the same area is formed by a square, the chip peripheral length is longer by two times or more. Therefore, by employing the configuration of the present invention, the area around the chip can be reduced by an effect that is greater than that of a normal IC.
[0152]
In the cross-sectional structure of a pad portion of a general semiconductor integrated circuit, a case where the substrate is a P-type silicon substrate will be described as an example. N different on the surface of the substrate + Impurity regions are provided separated by isolation regions. The separation regions are different N + Impurity region and N + This is a region provided to electrically isolate the impurity region.
In the isolation region, a thick insulating film is provided on the surface of the substrate. In a cross-sectional structure of a region where a pad portion which is an external connection terminal is provided on the isolation region, a conductive film (pad electrode) constituting the pad portion is provided on the isolation region of the pad portion.
[0153]
A power supply voltage may be applied to the conductive film. Therefore, by making the threshold voltage of the isolation region larger than the power supply voltage (generally about twice), N + The impurity regions are electrically separated. As the conductive film in the pad portion, an aluminum-based film that also serves as a wiring film is generally used.
FIG. 66 is a cross-sectional view of the pad portion of the semiconductor device of the present invention. In order to reduce the chip size of the integrated circuit, pads are provided on the transistors. The transistor is a MOS transistor suitable for low power consumption. The pad portion is provided on the plurality of MOS transistors. FIG. 66 is a cross-sectional view of a portion of an isolation region between MOS transistors provided under a pad electrode or between a source region and a drain region of a MOS transistor. The structure of the isolation region other than the pad portion is a structure generally used conventionally. When the substrate 61 is a P-type silicon semiconductor, the isolation region 64 is N + Impurity region 62 and N + It is provided for electrical isolation from the impurity region 63. A field insulating film 65 that is sufficiently thicker than the gate insulating film of the MOS transistor is provided on the surface of the substrate 61 in the isolation region 64. A conductive film 68 is provided on the field insulating film 65. A pad electrode 67 is provided on the conductive film 68 via an intermediate insulating film 66. The pad electrode 67 is also formed of an aluminum film generally used as an integrated circuit wiring. The conductive film 68 can also be formed without complicating the manufacturing process by serving as the gate electrode of the MOS transistor. In the case where the wiring of the integrated circuit has a double metal structure (the number of wirings excluding the gate electrode), the conductive type 68 can be formed with the metal wiring of the first layer without complicating the manufacturing process.
[0154]
The potential of the conductive film 68 is set to one of the potential of the substrate 61, the potential of the source region of the MOS transistor, the potential of the drain region of the MOS transistor, the potential of the gate electrode of the MOS transistor, or the power supply voltage. When the conductive film 68 is formed to be the same film as the gate electrode, the gate electrode of the MOS transistor is provided on the isolation region 64. In this case, the potential of the conductive film 68 becomes the potential of the gate electrode of the MOS transistor. Wirings other than the pad portion are covered with a final protective film 69. That is, the pad portion has a structure opened in the protective film 69 in order to serve as an external connection terminal.
[0155]
It has been found that the separation structure as shown in FIG. 66 prevents the occurrence of leakage current through the separation region 64 even when a large static electricity is applied to the pad electrode 67. The conductive film 68 electrically shields the surface portion of the substrate 61 in the isolation region 64. Therefore, a strong electric field is not applied to the field insulating film 65 on the surface of the substrate 61. In the case of the separation structure as shown in FIG. 66, the separation width (distance between the region 62 and the region 63) becomes larger than that of the conventional structure. Therefore, in the semiconductor device of the present invention, the isolation region under the pad electrode is configured as isolation as shown in FIG. FIG. 67 is a plan view of the semiconductor device of the present invention. A plurality of pad electrodes 67 are provided including the central portion of the chip 50. The pad electrode 67 is provided on the gate electrode of the transistor. In the case of an integrated circuit in which the area of the pad electrode is not small with respect to the chip area (for example, a ratio of 20% or more), the pad electrode is stacked on the transistor as shown in FIG. This can be done effectively by reducing the area. In the semiconductor device of the present invention, the structure as shown in FIG. 66 is used for the structure of the isolation region under the pad electrode 67. Isolation between transistors other than the pad electrode 67 can reduce the isolation width.
[0156]
In the separation structure as shown in FIG. 66, the shield electrode 68 prevents the substrate 61 from being inverted and prevents leakage current from flowing. Therefore, the separation by the shield electrode as shown in FIG. 66 is called shield separation. In the separation as shown in FIG. 67, the field insulating film 65 is partially thickened by a selective oxidation method to increase the threshold voltage in that region, thereby preventing leakage current from flowing. In order to increase the threshold voltage, the surface of the substrate 61 under the field oxide film 65 is generally doped with P-type impurities.
[0157]
In the case of shield isolation, the field insulating film 65 is formed by selective oxidation in the embodiment of FIG. 66, but the formation of the thick field insulating film 68 is not a necessary condition.
As described above, in a semiconductor integrated circuit in which a pad electrode is stacked on a plurality of transistors, static electricity is applied to the pad electrode by making the isolation structure between the transistors under the pad electrode a shield isolation. It is possible to prevent a leakage current between separations that occurs when The isolation between the transistors in the region where the pad electrode is not formed does not need to be shield isolation, and the chip area can be further reduced by using isolation of different structures that can minimize the isolation width.
[0158]
FIG. 68 shows an example of separation having a structure different from the shield separation used under the pad electrode. In the isolation region 64 between the N-type impurity 62 and the N-type impurity 63, a window of the field insulating film 65 is provided in the middle of the thick field insulating film 65, and a high-concentration P-type (10 19 atoms / cm 3 or more) is provided in the window region. Impurity regions were provided.
In FIG. 68, the high-concentration impurity region 69 is provided in the middle of the N-type impurity region 62 and the N-type impurity region 63 to be separated from each region. The separation as shown in FIG. 68 is called diffusion separation because it is separated by the diffusion region 69. By making the isolation between the transistors under the pad region in the chip diffusion diffusion, generation of leakage current can be prevented. Also in the case of diffusion separation, there is a drawback that the separation width becomes long. Therefore, it is preferable to separate the structure other than the pad electrode by another structure. In the case of diffusion isolation, as in the case of shield isolation, the thick field insulating film 65 by selective oxidation is not necessary.
[0159]
FIG. 69 is a cross-sectional view of an embodiment of a semiconductor device of the present invention in which a bump electrode 70 is provided on a pad electrode 67. FIG. In general, wire bonding is often used as an external connection means for the pad electrode. In the case where a pad electrode is provided over a transistor and wire bonding is performed on the pad electrode, the transistor may be deteriorated by stress due to wire bonding. As shown in FIG. 69, it is possible to easily prevent the deterioration of the transistor under the pad electrode 7 by using an external connection means by a face-down method using bump electrodes such as solder bumps instead of wire bonding.
[0160]
In a semiconductor integrated circuit used for a general electronic circuit, a plurality of pad portions 703 which are external connection terminals are arranged between an active element region including a transistor and a chip. That is, the active element region and the pad portion are two-dimensionally arranged in separate regions on the surface of the chip. Further, a wire is connected to the pad portion by bonding. The wires are connected to the leads of each package. Further, each lead is soldered to the metal wiring of the printed board.
[0161]
FIG. 70 is a cross-sectional view of a semiconductor integrated circuit used in the electronic circuit of the present invention.
A case where a silicon semiconductor 711 is used as a substrate will be described. An insulated gate field effect transistor is formed on the surface of the P-type silicon substrate 711. The insulated gate field effect transistor has an N-type source region 712 and a drain region 713 which are provided apart from each other on a P-type silicon substrate 711, and a gate insulation on the surface of the silicon substrate between the source region 712 and the drain region 713. And a gate electrode 716 provided with a film 715 interposed therebetween. An interlayer insulating film 717 is formed between the gate electrode 716 and the wiring metal 718. A thick insulating film 714 is formed between the transistors provided on the surface of the substrate 711. Even in the case where the metal wiring 718 is disposed on the thick insulating film 714, the thick insulating film can prevent the P-type of the underlying substrate surface from being inverted to the N-type. That is, the thick insulating film 714 is provided in order to separate the electrodes of each transistor. A protective film 719 is provided on the metal wiring. The protective film 719 is provided on the uppermost metal wiring regardless of whether the metal wiring has one layer, two layers, three layers, or the like.
[0162]
The embodiment of FIG. 70 is a case of an integrated circuit having a single metal wiring. A pad for connecting an external terminal is formed on the transistor with the same film as the metal wiring. The protective film 719 on the metal film of the pad is opened as shown in FIG. 70, and solder bumps 721 are formed so as to cover the opened area. A barrier metal 720 is provided between the metal film 718 of the pad and the solder bump. For example, when the metal wiring 718 is aluminum, a chromium film with good adhesion is formed as the barrier metal 720 by sputtering. As shown in FIG. 70, the semiconductor integrated circuit of the present invention has a structure in which a pad portion is formed on a gate electrode 718 and solder bumps are provided on the pad portion.
[0163]
A plan view of the semiconductor integrated circuit having the structure as shown in FIG. 70 is shown in FIG. Since the pad portion 703 is provided so as to overlap the active element region 702, the area of the chip 701 can be reduced. Further, since the pads can be mounted directly on the printed circuit board using the solder bumps, three or more pads can be arranged vertically and horizontally. A pad can also be placed at the center of the chip.
[0164]
72 is a plan view of an electronic circuit in which a chip is mounted on a printed board 741. FIG. The surface of the chip is bonded to the surface of the printed circuit board 741 by a face-down method. Therefore, the back surface of the chip can be seen from the front surface of the printed circuit board 701.
73 is a cross-sectional view taken along the line AA ′ of FIG. The wiring 42 of the printed circuit board 741 and the bump 721 are electrically and mechanically connected.
[0165]
A method for manufacturing the electronic circuit shown in FIGS. 72 and 73 will be described. First, an integrated circuit is formed on the wafer surface by a general integrated circuit manufacturing method. Each integrated circuit is planarly separated by a scribe line. The plurality of pad electrodes 703 of the integrated circuit are formed by being stacked on the active element region 702. A window is formed in the protective film 719 on the pad electrode 703, and a barrier metal 720 is formed so as to be directly and mechanically connected to the pad electrode 703. The barrier metal 720 is patterned so as to cover each pad region. Next, a semiconductor integrated circuit is manufactured in a wafer state by selectively plating growth of solder 721 on the barrier metal 720.
[0166]
Next, the electrical characteristics of each semiconductor integrated circuit in the wafer are evaluated by a tester to distinguish good products from defective products. Next, the tester wafer is scribed along a scribe line to obtain a chip state. Next, each chip 701 is adhered to a predetermined position of each printed circuit board 741 by a robot by a face-down method. In order to bond in a face-down manner, a flux (solder dispersal) is applied to the surface of each bump 721, and then aligned and bonded to a predetermined wiring 742 of the printed board 741. The printed circuit board and the chip can be aligned as follows. An image of the printed circuit board and the chip is observed with an electronic camera located at a predetermined location. A part of the printed circuit board where the chip and the printed circuit board overlap is partially opened with a window 744. Due to the presence of the window opening 744, the electronic camera can also be observed from the back side of the printed circuit board. The computer calculates the image information, and the robot can place the chip at a predetermined position with respect to the printed circuit board according to the calculation result.
[0167]
Next, the printed circuit board 741 and the semiconductor integrated circuit 701 are electrically joined.
FIG. 74 is a copy of the process. Hot air is applied to the chip direction from the top of the chip 701. The hot air is sent to the chip 701 through a cylindrical container 762 having a hollow inside. A heater 761 is provided inside the container 762, and the temperature of the chip 701 is controlled by electric power consumed by the heater. Air at room temperature enters from the arrow C, becomes hot air by passing through the heater, and is sent to the chip with direction as shown by the arrow D. Only the chip portion of the printed circuit board can be locally heated by hot air having directionality. Due to the hot air, the solder bumps 721 of the chip and the wiring metal of the printed circuit board are alloyed and strongly connected electrically and mechanically. By controlling the wind pressure of the hot air with directionality, the semiconductor integrated circuit is prevented from being deteriorated by mechanical stress. In the alloying process, alloying is possible only by the weight of the chip.
[0168]
Next, the organic resin 743 is molded so as to cover the chip 701 from the surface of the chip 701. The organic resin is provided for the purpose of preventing light from entering the integrated circuit from the outside. That is, it functions as a light shielding film. In addition, by injecting a resin mold into the window opening 744, the function of the chip and the printed circuit board is set as the electronic device shown in FIGS. It was. In particular, the electric device of the present invention can be put into practical use when the power consumption of the chip 701 is very small. That is, in the case of the present invention, the heat release capability of the chip is worse than that of the conventional mounting structure. However, when the current consumption of the semiconductor integrated circuit is 10 μA or less like an electronic timepiece, the object of the present invention can be realized with a simple structure as shown in FIG.
[0169]
In order to reduce the consumption current to 10 μA or less, a CMOSIC (Complementary Insulated Gate Field Effect Integrated Circuit, Complementary Metal Oxide Integrated Integrated Circuit) is used as a semiconductor integrated circuit. In the case of a CMOSIC, there is a drawback that the characteristics are more likely to change with respect to mechanical stress than a bipolar IC. However, the chip pressure-controlled mounting using the solder bumps this time was able to avoid that drawback. Furthermore, in the present invention, a plurality of chips can be mounted at the same time for the method of mounting chips on a printed circuit board by the face down method. Since it can be mounted at the same time, the production efficiency of the mounting has been greatly improved.
[0170]
【The invention's effect】
As described above, according to the present invention, in the semiconductor device for a thermal head, a part of the transistor and the pad region which is the output terminal can be arranged in a plane, so that the chip area is reduced and the manufacturing cost is reduced. There is an effect to make it smaller. In addition, since the distance between the gate electrode of the transistor and the contact hole in the drain region can be increased, the electrostatic withstand voltage can be increased.
[0171]
In addition, the semiconductor device of the present invention can realize a semiconductor device having a high current driving capability while maintaining a high breakdown voltage with a small area and a low cost. In addition, it can withstand static electricity.
In the semiconductor integrated circuit of the present invention, the gate insulating film is made as thin as 100 to 250 mm, so that a sufficient current driving capability for FAX can be obtained only by arranging the HVMISFET along the periphery of the output pad. By disposing the HVMISFET around the output pad, the chip area can be reduced, and as a result, the cost can be reduced.
[0172]
Further, the present invention has at least a very large number of output pads. For example, in a driver IC, the output pads are provided on corresponding drive transistors or logic circuits, thereby reducing the chip area and reducing the cost. effective. Further, the use of bump electrodes or barrier metal as wiring has the effect of reducing the area of the chip. Further, there is an effect that a large current flows from each output pad without variation.
[0173]
Further, according to the present invention, a semiconductor integrated circuit having a small degree of chip size and a high degree of freedom in designing an electronic circuit by providing a small passivation film opening area on the electronic circuit and overlapping the metal electrode for the external electrical connection terminal. Can be provided.
Further, the present invention has an effect of reducing the chip area and reducing the cost by making it possible to use the bump structure not only as an external electrical connection terminal but also as a wiring means without increasing the manufacturing process.
[0174]
In addition, in the semiconductor integrated circuit having a bump and a metal film under the bump, the present invention shields light by covering the metal element on the semiconductor element, so that there is no gap and no leakage light, and the element can be stably operated. I can do it.
In addition, according to the present invention, a semiconductor integrated circuit with high reliability having bump electrodes on an electronic circuit that does not change circuit characteristics can be provided by adopting a structure that releases stress during mounting.
[0175]
Further, according to the present invention, a structure that releases stress during mounting can provide a highly reliable semiconductor integrated circuit having an aluminum electrode for an external electrical connection terminal on an electronic circuit that does not change circuit characteristics.
In addition, according to the present invention, a semiconductor integrated circuit with high reliability having bump electrodes on an electronic circuit that does not change circuit characteristics can be provided by adopting a structure that releases stress during mounting.
[0176]
In addition, according to the present invention, a highly reliable semiconductor integrated circuit having a metal electrode or a bump for an external electrical connection terminal on an electronic circuit that does not change the circuit characteristics by providing a structure that relieves stress during mounting is provided. it can.
Further, according to the present invention, the area of the protection circuit can be reduced and the layout can be freely performed, so that the chip size of the semiconductor integrated circuit device can be reduced.
[0177]
According to the present invention, in a semiconductor integrated circuit device using bump electrodes, a dummy bump necessary for mounting the semiconductor integrated circuit device on an external substrate is disposed on the integrated circuit, thereby reducing the chip area. Can be done and has the effect of reducing costs.
In addition, the present invention provides a silicon step between the scribe surface and the circuit region to prevent crystal defects induced by the scribe from reaching the circuit region, thereby reducing the chip area and reducing the cost. There is an effect to plan. In particular, the present invention is more effective in a semiconductor integrated circuit in which external connection terminals (pads) are provided on a circuit region. In addition, the present invention must be in the shape of a well for IC applications. For example, in the contact image sensor IC and the thermal head driving IC, since the chip peripheral length is very long, the chip area can be extremely reduced.
[0178]
According to the present invention, the following effects can be achieved.
(1) Since the pad electrode can be formed on the transistor, the chip size can be reduced.
(2) The electrostatic withstand voltage characteristic can be improved by making the isolation between the transistors under the pad electrode shield isolation or diffusion isolation.
[0179]
Further, the electronic circuit and the manufacturing method thereof according to the present invention have the following effects.
(3) The chip size can be reduced.
(4) The electronic circuit can be miniaturized.
(5) The productivity of electronic circuits can be improved.
(6) The cost of the electronic circuit can be reduced.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of an output portion of a semiconductor device of the present invention.
FIG. 2 is a cross-sectional view of an output portion of a conventional semiconductor device.
FIG. 3 is a plan view of a conventional semiconductor device.
FIG. 4 is a plan view showing an example of a conventional semiconductor integrated circuit device.
FIG. 5 is a plan view of a semiconductor device of the present invention.
FIG. 6 is a cross-sectional view of an output portion of another embodiment of the semiconductor device of the present invention.
FIG. 7 is an electrical characteristic diagram of the semiconductor device of the present invention.
FIG. 8 is a cross-sectional view of a semiconductor device of the present invention.
FIG. 9 is an electrical equivalent circuit diagram of the semiconductor device of the present invention.
FIG. 10 is an electric circuit diagram of a thermal head IC using the semiconductor device of the present invention.
FIG. 11 is a plan view of a semiconductor integrated circuit according to the present invention.
FIG. 12 is a plan view of a semiconductor integrated circuit according to the present invention.
FIG. 13A is a plan view of an output pad portion of a semiconductor integrated circuit according to the present invention.
FIG. 13B is a cross-sectional view taken along the line AA ′ in FIG.
FIG. 14A is a plan view of another embodiment of the output pad portion of the semiconductor integrated circuit according to the present invention.
FIG. 14B is a sectional view taken along line BB ′ or CC ′ in FIG.
FIG. 15 is a plan view of a semiconductor integrated circuit according to the present invention.
FIG. 16A is a plan view of an output pad portion of a semiconductor integrated circuit according to the present invention.
FIG. 16B is a sectional view taken along the line DD ′ in FIG.
FIG. 17 is a plan view of a semiconductor device of the present invention.
FIG. 18 is a cross-sectional view of the vicinity of the output pad of the semiconductor device of the present invention.
FIG. 19 is a plan view of another embodiment of the semiconductor device of the present invention.
FIG. 20 is a cross-sectional view of another embodiment of the semiconductor device of the present invention.
FIG. 21 is a cross-sectional view of another example of the semiconductor device of the present invention.
FIG. 22 is a cross-sectional view of another embodiment of the semiconductor device of the present invention.
FIG. 23A is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention.
(B) is sectional drawing which shows the state at the time of mounting of the semiconductor integrated circuit device by this invention.
FIG. 24A is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention.
(B) is sectional drawing which shows the state at the time of mounting of the semiconductor integrated circuit device by this invention.
FIG. 25 is a characteristic diagram of one embodiment of a semiconductor integrated circuit device according to the present invention;
FIG. 26 is a cross-sectional view of a semiconductor device of the present invention.
FIG. 27 is a plan view of another embodiment of the semiconductor device of the present invention.
FIG. 28 is a plan view of another embodiment of the semiconductor device of the present invention.
FIG. 29 is a plan view of another embodiment of the semiconductor device of the present invention.
FIG. 30 is a structural cross-sectional view showing an embodiment of a semiconductor device according to the present invention.
FIG. 31 is a diagram showing an example of a semiconductor device according to the present invention.
FIG. 32A is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention.
(B) is sectional drawing which shows the state at the time of mounting of the semiconductor integrated circuit device by this invention.
FIG. 33 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 34 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 35 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 36 (a) is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention.
(B) is sectional drawing which shows the state at the time of mounting of the semiconductor integrated circuit device by this invention.
FIG. 37 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 38 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 39 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
40 (a) is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention. FIG.
(B) is sectional drawing which shows the state at the time of mounting of the semiconductor integrated circuit device by this invention.
FIG. 41 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 42 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 43 is a cross-sectional view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 44 is a cross-sectional view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 45 is a cross-sectional view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 46A is a cross-sectional view of one embodiment of a semiconductor integrated circuit device according to the present invention.
(B) is sectional drawing which shows the state at the time of mounting of the semiconductor integrated circuit device by this invention.
FIG. 47 is a cross-sectional view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 48 is a cross-sectional view of one embodiment of a semiconductor integrated circuit device according to the present invention.
49 (a) is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention. FIG.
(B) is sectional drawing which shows the state at the time of mounting of the semiconductor integrated circuit device by this invention.
50 (a) is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention. FIG.
(B) is sectional drawing which shows the state at the time of mounting of the semiconductor integrated circuit device by this invention.
FIG. 51 is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention;
FIG. 52 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 53 is a plan view of a semiconductor integrated circuit according to still another embodiment of the present invention.
FIG. 54 is a plan view of a semiconductor integrated circuit according to still another embodiment of the present invention.
FIG. 55 is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention.
FIG. 56 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 57 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 58 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 59 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 60 is a plan view of one embodiment of a semiconductor integrated circuit device according to the present invention.
FIG. 61 is a plan view of a semiconductor integrated circuit according to another embodiment of the present invention.
62A is a plan view of a chip corner portion of the semiconductor integrated circuit according to the present invention, and FIG. 62B is a cross-sectional view taken along the line AA ′ in FIG.
FIG. 63 is a cross-sectional view of a chip corner portion of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 64 is a plan view of a chip corner portion of a semiconductor integrated circuit according to another embodiment of the present invention.
FIG. 65 is a front view in order of steps in the vicinity of the scribe region of the semiconductor integrated circuit showing the method of manufacturing a semiconductor integrated circuit according to the present invention;
66 is a cross-sectional view of an isolation region of a pad portion of a semiconductor device of the present invention.
67 is a plan view of a semiconductor device according to the present invention. FIG.
FIG. 68 is a cross-sectional view of the isolation region of the pad portion of the semiconductor device of the present invention.
FIG. 69 is a cross-sectional view of a separation region of a pad portion of another semiconductor device of the present invention.
FIG. 70 is a cross-sectional view of a semiconductor device used for an electronic circuit of the present invention.
FIG. 71 is a plan view of a semiconductor device used in the electronic circuit of the present invention.
FIG. 72 is a plan view of the electronic circuit of the present invention.
73 is a cross-sectional view taken along line AA ′ of FIG. 72. FIG.
FIG. 74 is a schematic view showing a method for manufacturing an electronic circuit of the present invention.
[Explanation of symbols]
1 P-type semiconductor region
2 N-type source region
3B first drain region
3A Second drain region
4 Gate insulation film
5 Gate electrode
6 Field insulation film
7 Intermediate insulation film
8 Aluminum wiring
9 Final protective film
101 P-type silicon substrate
102 N + High concentration source region
105 N + Type high concentration drain region
106 Gate insulation film
107 Field insulating film
108 Gate electrode
109 Final protective film
121 P-type field group
122 N - Type low concentration drain region
50 chips
202 Pad area
203 Bump electrode
211 P-type silicon substrate
212 N-type source region
213 N-type drain region
214 Field insulating film
215 Gate insulating film
216 Gate electrode
217 Intermediate insulating film
218 aluminum wiring
219 Final protective film
220 barrier metal
221 Bump electrode
301 Semiconductor substrate
302 Polysilicon resistor
303 Interlayer film
304 Metal electrode for external electrical connection terminal
305 Passivation film
306 Bonding wire
307 Passivation film opening
308 Solder or gold bump electrode
309 External electrode substrate
310 barrier metal
201 P-type silicon substrate
202 Pad area
203 Bump electrode
211 P-type silicon substrate
212 E, 12FN type diffusion region
214 Field insulating film
217 Intermediate insulating film
218 aluminum wiring
219 Protective film
220 barrier metal
221 Bump
401 Semiconductor element (MOS transistor)
402 pad metal
403 Barrier metal
404 gold bump
405 Shading film
406 Protective film
407 Insulating film
408 Analog circuit
501 Semiconductor substrate
502 Polysilicon resistor
503 Passivation film
504 Bump electrode
505 External circuit board
506 Barrier metal layer
531 crack
541 Bump electrode gap
501 Semiconductor substrate
502 Polysilicon resistor
503 Passivation film
554 Aluminum electrode for external electrical connection terminal
505 Bonding wire
531 crack
541 Aluminum electrode gap for external electrical connection terminal
501 Semiconductor substrate
502 Polysilicon resistor
503 Passivation film
554 Aluminum electrode for external electrical connection terminal
505 Bonding wire
531 crack
541 Aluminum electrode convex part for external electrical connection terminal
542 Aluminum electrode recess for external electrical connection terminal
501 Semiconductor substrate
502 Polysilicon resistor
503 Passivation film
594 Bump electrode
505 External circuit board
506 Barrier metal layer
531 crack
591 Bump electrode hollow part
501 Semiconductor substrate
502 Polysilicon resistor
502 Passivation film
554 Aluminum electrode for external electrical connection terminal
505 Bonding wire
506 Polyimide film
531 crack
541 Aluminum electrode gap for external electrical connection terminal
801 Semiconductor substrate
802 Polysilicon resistor
803 Interlayer film
804 Metal electrode for external electrical connection terminal
805 Passivation film
806 Bonding wire
807 Passivation film opening
808 Solder or gold bump electrode
809 External electrode substrate
831 crack
601 Semiconductor substrate
602 Internal circuit
603 Pad electrode
604 protection circuit
640 Protection circuit block
71 Semiconductor substrate
72 Integrated Circuit
73 Bump electrode
76 dummy bump
86 Bump space
71 Semiconductor substrate
72 Integrated Circuit
73 Bump electrode
76 dummy bump
81 P-type silicon substrate
82 Scribe surface
83 N-type diffusion region
85 Protective film
89 Scribe area
81 Silicon substrate
82 Scribe surface
83 Diffusion region
84 Silicon step surface
85 Protective film
86 groove
61 substrates
62, 63 N-type impurity region
64 separation area
701 chips
702 Active device region
703 Pad part
721 Bump electrode
741 Printed circuit board

Claims (4)

支持基板の表面に設けられた第１導電型の半導体基板領域と、前記半導体基板領域の表面に設けられた第２導電型の絶縁ゲート電界効果型トランジスタと、前記絶縁ゲート電界効果型トランジスタのドレイン領域と金属膜を介して電気的に接続して設けられた外部電気接続端子とから構成される半導体装置において、
前記ドレイン領域が第２導電型の低濃度の深い不純物領域の第１のドレイン領域と、前記第１のドレイン領域の内側の表面に設けられた第２導電型の高濃度の浅い不純物領域である第２のドレイン領域とから成る高耐圧ドレイン構造で構成されるとともに、
前記第２のドレイン領域の上にコンタクトホールを設け、そのコンタクトホールを介して設けた出力用金属層と、
その出力用金属層や前記絶縁ゲート電界効果型トランジスタを保護する最終保護膜と、
前記第２のドレイン領域に重なるようにして前記出力金属層上の前記最終保護膜に開口部を設け、その上に前記外部電気接続端子が配置されていること
を特徴とする半導体装置。A first conductivity type semiconductor substrate region provided on the surface of the support substrate, a second conductivity type insulated gate field effect transistor provided on the surface of the semiconductor substrate region, and a drain of the insulated gate field effect transistor In a semiconductor device composed of a region and an external electrical connection terminal provided by being electrically connected via a metal film,
The drain region is a first drain region of a second conductivity type low-concentration deep impurity region and a second conductivity type high-concentration shallow impurity region provided on the inner surface of the first drain region. A high breakdown voltage drain structure composed of the second drain region and
A contact hole is provided on the second drain region, and an output metal layer provided through the contact hole;
A final protective film for protecting the output metal layer and the insulated gate field effect transistor;
A semiconductor device , wherein an opening is provided in the final protective film on the output metal layer so as to overlap the second drain region, and the external electrical connection terminal is disposed thereon. 前記絶縁ゲート電界効果型トランジスタのドレイン領域に隣り合う前記絶縁ゲート電解効果型トランジスタのソース領域から、互いに逆向きの方向で、前記ドレイン領域へ電荷が流れ込む、第１項記載の半導体装置。2. The semiconductor device according to claim 1 , wherein charge flows from the source region of the insulated gate field effect transistor adjacent to the drain region of the insulated gate field effect transistor into the drain region in directions opposite to each other . 前記外部電気接続端子が高さ１０μｍ以上のバンプ電極である第１項あるいは第２項に記載の半導体装置。 3. The semiconductor device according to item 1 or 2, wherein the external electrical connection terminal is a bump electrode having a height of 10 μm or more. 前記絶縁ゲート電界効果型トランジスタのゲート絶縁膜が１００Å以上２５０Å以下の膜厚である第１項乃至第３項のいずれか１項に記載の半導体装置。4. The semiconductor device according to any one of claims 1 to 3, wherein a gate insulating film of the insulated gate field effect transistor has a thickness of 100 to 250 mm.
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