JP2013070101A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に係る技術に関し、特に、パワーMISFET(Metal Insulator Semiconductor Field Effect Transistor)を有する半導体装置に適用して有効な技術に関するものである。 The present invention relates to a technology related to a semiconductor device, and more particularly to a technology effective when applied to a semiconductor device having a power MISFET (Metal Insulator Semiconductor Field Effect Transistor).
数ワット(W)以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。 A transistor for high power use that can handle power of several watts (W) or more is called a power transistor, and various structures have been studied.
中でも、パワーMISFETにおいては、縦型や横型と呼ばれるものがあり、また、ゲート部の構造に応じてトレンチ(溝)型やプレーナ型といった構造に分けられる。 Among them, there are power MISFETs called vertical type and horizontal type, and they are classified into a trench (groove) type and a planar type according to the structure of the gate portion.
このようなパワーMISFETにおいては、大電力を得るため微細パターンのMISFETを多数(例えば数万個)並列に接続した構造となっている。 Such a power MISFET has a structure in which a large number (for example, several tens of thousands) of MISFETs with a fine pattern are connected in parallel in order to obtain high power.
例えば、特開平7−249770号公報には、トレンチゲート型のパワーMISFETに関する技術が開示されている。 For example, Japanese Patent Application Laid-Open No. 7-249770 discloses a technique related to a trench gate type power MISFET.
本発明者らは、高効率電源等に用いられるパワーMISFETの研究、開発に従事している。 The present inventors are engaged in research and development of power MISFETs used for high-efficiency power supplies and the like.
このようなパワーMISFETは、オン抵抗(Ron)、ゲート容量(Qg)、特に、ゲート−ドレイン容量(Qgd)の低減が求められる。オン抵抗を低減することにより、大電流を得ることができる。また、ゲート−ドレイン間容量を低減することによりスイッチング特性を向上させることができる。 Such a power MISFET is required to reduce on-resistance (Ron), gate capacitance (Qg), particularly gate-drain capacitance (Qgd). A large current can be obtained by reducing the on-resistance. Further, switching characteristics can be improved by reducing the gate-drain capacitance.
そこで、パワーMISFETの微細化を図り、特に、ゲート部が形成される溝の幅を低減することが検討されている。 Therefore, it has been studied to miniaturize the power MISFET and particularly to reduce the width of the groove in which the gate portion is formed.
即ち、オン抵抗を低減するためには、単位面積当たりのチャネル面積を大きくする必要があり、ゲート部が形成される溝の幅を小さくすることで、単位面積当たりのチャネル面積を大きくできる。また、ゲート部が形成される溝の幅を小さくすれば、ゲート部と基板裏面のドレイン部との対向面積を小さくでき、容量(Qgd)を低減することができる。 That is, in order to reduce the on-resistance, it is necessary to increase the channel area per unit area, and the channel area per unit area can be increased by reducing the width of the groove in which the gate portion is formed. If the width of the groove in which the gate portion is formed is reduced, the facing area between the gate portion and the drain portion on the back surface of the substrate can be reduced, and the capacitance (Qgd) can be reduced.
しかしながら、ゲート部が形成される溝の幅を低減すると、ゲート部の抵抗が大きくなり、却ってスイッチング特性が劣化する。 However, if the width of the groove in which the gate portion is formed is reduced, the resistance of the gate portion is increased, and the switching characteristics are deteriorated.
特に、高周波動作においては、追って詳細に説明するように、ゲート部の抵抗によって効率ηが大きく左右される。この効率とは、出力電力/入力電力をいう。 In particular, in high-frequency operation, as will be described in detail later, the efficiency η is greatly influenced by the resistance of the gate portion. This efficiency refers to output power / input power.
従って、ゲート部の抵抗を低減するための対策が重要となってくる。 Therefore, a measure for reducing the resistance of the gate portion becomes important.
本発明の目的は、半導体装置、特に、パワーMISFETのゲート部の抵抗を低減することにある。 An object of the present invention is to reduce the resistance of a gate portion of a semiconductor device, particularly, a power MISFET.
本発明の他の目的は、半導体装置、特に、パワーMISFETを有する半導体装置の特性の向上を図ることにある。 Another object of the present invention is to improve the characteristics of a semiconductor device, particularly a semiconductor device having a power MISFET.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明の半導体装置は、(a)半導体基板のチップ領域に形成されたMISFETであって、第1導体よりなるゲート部、ソース部およびドレイン部と、を有するMISFETと、(b)前記ゲート部と電気的に接続され、前記第1導体より抵抗率の低い第2導体よりなるゲート電極であって、(b1)前記チップ領域の周辺に沿って形成された第1部と、(b2)前記第1部と接続され、前記第1部より内側の前記チップ領域に形成された第2部と、を有するゲート電極と、(c)前記ソース部と電気的に接続され、前記第2導体からなるソース電極であって、前記チップ領域内に複数形成されたソース電極と、(d)前記ゲート電極および前記複数のソース電極のそれぞれの上部に形成されたバンプ電極と、を有し、(e)前記ゲート電極およびソース電極は同層であり、(f)前記複数のソース電極の隣接するソース電極間に、前記ゲート電極の第2部が配置されたものである。 The semiconductor device of the present invention includes (a) a MISFET formed in a chip region of a semiconductor substrate, the MISFET having a gate portion, a source portion, and a drain portion made of a first conductor, and (b) the gate portion. And (b1) a first part formed along the periphery of the chip region, and (b2) the above-described gate electrode. A gate electrode having a second part connected to the first part and formed in the chip region inside the first part, and (c) electrically connected to the source part, and from the second conductor A plurality of source electrodes formed in the chip region, and (d) a bump electrode formed on each of the gate electrode and the plurality of source electrodes, ) The gate power And source electrode are the same layer, between the source electrode of adjacent (f) the plurality of source electrodes, in which the second part of the gate electrode is disposed.
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。 The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
パワーMISFETのゲート電極にゲートフィンガー部(第2部)を設けたので、ゲート抵抗を低減し、半導体装置の特性の向上を図ることができる。 Since the gate finger portion (second portion) is provided on the gate electrode of the power MISFET, the gate resistance can be reduced and the characteristics of the semiconductor device can be improved.
また、パワーMISFETのゲート電極およびソース電極をバンプ電極を用いて外部端子と接続したので、半導体装置の特性の向上を図ることができる。 Further, since the gate electrode and the source electrode of the power MISFET are connected to the external terminal using the bump electrode, the characteristics of the semiconductor device can be improved.
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
(実施の形態1)
本実施の形態の半導体装置をその製造方法に従って説明する。
(Embodiment 1)
The semiconductor device of the present embodiment will be described according to the manufacturing method thereof.
図1〜図16は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図もしくは要部平面図である。断面図は、例えば、平面図のA−A断面部に対応する。 1 to 16 are principal part sectional views or principal part plan views of the substrate showing the method of manufacturing the semiconductor device of the present embodiment. The cross-sectional view corresponds to, for example, the AA cross-sectional portion of the plan view.
まず、図1に示すように、n型単結晶シリコン基板1aの表面に、n型不純物(例えば、ヒ素)がドープされた単結晶シリコン層1bをエピタキシャル成長させた半導体基板(以下、単に「基板」という)1を準備する。 First, as shown in FIG. 1, a semiconductor substrate (hereinafter simply referred to as “substrate”) in which a single crystal silicon layer 1b doped with an n-type impurity (for example, arsenic) is epitaxially grown on the surface of an n-type single crystal silicon substrate 1a. Prepare 1).
次いで、図2に示すように、基板1の表面を、例えば熱酸化することによって酸化シリコン膜3を形成する。次いで、酸化シリコン膜3上に、フォトリソグラフィー技術を用いてパターニングされた窒化シリコン膜(図示せず)等をマスクに、p型不純物(例えば、ホウ素)を注入し、熱拡散させることによりp型ウエル5を形成する。次いで、前記窒化シリコン膜を除去する。
Next, as shown in FIG. 2, the
次に、図3および図4に示すように、フォトリソグラフィー技術を用いてパターニングされた膜をマスクに、酸化シリコン膜3および基板1をエッチングし、溝(トレンチ)7を形成する。図4に示すように、溝7のパターンは、Y方向に延在するストライプ状である。CAは、チップ領域を示す。このチップ領域は、X方向に長い矩形状(長方形状)である。なお、図示はしないが、ウエハ状態の半導体基板上には、このようなチップ領域が多数存在する。
Next, as shown in FIGS. 3 and 4, the
次に、図5および図6に示すように、基板1に熱処理を施すことにより、溝7の底部および側壁に熱酸化膜9を形成する。この熱酸化膜9は、パワーMISFETのゲート絶縁膜となる。次いで、不純物がドープされた低抵抗の多結晶シリコン膜11を、溝7を埋め込む程度堆積する。この際、p型ウエル5上の酸化シリコン膜3上には、多結晶シリコン膜11が層状に形成される。次いで、図示しないフォトレジスト膜(以下、単に「レジスト膜」という)をマスクに、多結晶シリコン膜11をエッチングすることにより、溝7内に多結晶シリコン膜11を残存させる。この溝内の多結晶シリコン膜11は、パワーMISFETのゲート部Gとなる。また、この際、チップ領域CAの外周部に、多結晶シリコン膜パターンP1を形成し、また、チップ領域CAをX方向に2分割するよう配置された多結晶シリコン膜パターンP2を形成する(図6)。パターンP1とP2は接続されている。ここで、多結晶シリコン膜パターンP1の下部の酸化シリコン膜3の形成領域は、素子分離領域であり、この領域で区画される領域が素子形成領域(アクティブ)となる。
Next, as shown in FIGS. 5 and 6, a
次いで、素子形成領域の酸化シリコン膜3を除去し、図7に示すように、薄い酸化シリコン膜13をゲート部Gおよび溝7間上に形成した後、図示しないレジスト膜をマスクとして、溝7間の基板1中にp型不純物を注入し、拡散させることによりp−型半導体領域(チャネル領域)15を形成する。このp−型半導体領域15は、p型ウエル5の内部まで延在している。
Next, the
次いで、図示しないレジスト膜をマスクとして、溝7間の基板1中にn型不純物(例えば、ヒ素)を注入し、拡散させることによりn+型半導体領域(ソース領域)17を形成する。なお、このn+型半導体領域(ソース領域)17は、図6に示したゲート部G間にストライプ状に延在することとなる。
Next, an n + type semiconductor region (source region) 17 is formed by implanting and diffusing an n-type impurity (for example, arsenic) into the
次いで、図8および図9に示すように、基板1上に酸化シリコン膜19を形成した後、図示しないレジスト膜をマスクに、ゲート部G間(n+型半導体領域17上)の酸化シリコン膜13、19および基板1(p−型半導体領域15およびn+型半導体領域17)をエッチングすることによりコンタクト溝(ソースコンタクト)21sを形成する。
Next, as shown in FIGS. 8 and 9, after a
このコンタクト溝21sの側壁からはn+型半導体領域17が露出し、その底部からはp−型半導体領域15が露出している。言い換えれば、このコンタクト溝21sの深さは、n+型半導体領域17を越え、p−型半導体領域15まで達している。
The n +
また、この際、多結晶シリコン膜パターンP1およびP2上の酸化シリコン膜19を除去しコンタクト溝(ゲートコンタクト、21a、21b)を形成する(図9)。パターンP1上のコンタクト溝を21a、パターンP2上のコンタクト溝を21bとする。
At this time, the
ここで、コンタクト溝21bの一端(図9中の左端)は、コンタクト溝21aと接続され、他端(図9中の右端)は、コンタクト溝21aと接続されていない。即ち、コンタクト溝21aと21bとの間には、スペースS1がしている。
Here, one end (left end in FIG. 9) of the
次いで、図10および図11に示すように、コンタクト溝21sの底部に、p型不純物として、例えばフッ化ホウ素(BF2)を注入し、拡散させることによりp+型半導体領域(バックゲートコンタクト領域)23を形成する。即ち、コンタクト溝21s上に形成されるソース電極は、ソース領域(17)に接続され、また、p+型半導体領域23を介してバックゲートと接続される。
Next, as shown in FIGS. 10 and 11, for example, boron fluoride (BF 2 ) is implanted as a p-type impurity into the bottom of the
このように、コンタクト溝21sを形成し、その底部にp+型半導体領域23を設けることによって、例えば、図35に示す構造の装置を形成する場合と比較し、マスク合わせ余裕を低減でき、ゲート部間の微細化を図ることができる。
Thus, by forming the
次いで、コンタクト溝(21s、21a、21b)の内部を含む酸化シリコン膜19の上部に、バリア膜として例えばTiW(チタンタングステン)膜25をスパッタ法で薄く堆積した後、熱処理を施す。続いて、導電性膜として例えばアルミニウム(Al)膜27をスパッタ法で堆積する。このバリア膜は、Alと基板(Si)とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、Al膜は、Alを主成分とする膜を意味し、他の金属等を含有していても良い。
Next, for example, a TiW (titanium tungsten)
次いで、TiW膜25およびAl膜27を図示しないレジスト膜をマスクにエッチングすることによりゲート電極(ゲート引出し電極)GEおよびソース電極(ソース引出し電極)SEを形成する。これらの電極(GE、SE)は、第1層目の配線である。
Next, the
ここで、図11に示すように、ゲート電極GEは、チップ領域CAの周辺に沿って形成されたゲート電極部(第1部)G1と、チップ領域CAをX方向に2分割するよう配置されたゲートフィンガー部(第2部)G2とからなる。図12にゲート電極GEのパターンを、図13にソース電極SEのパターンを示す。 Here, as shown in FIG. 11, the gate electrode GE is arranged so as to divide the chip area CA into two parts in the X direction and the gate electrode part (first part) G1 formed along the periphery of the chip area CA. Gate finger part (second part) G2. FIG. 12 shows the pattern of the gate electrode GE, and FIG. 13 shows the pattern of the source electrode SE.
図11および図12に示すように、ゲート電極部G1は、多結晶シリコン膜パターンP1上に位置し、また、コンタクト溝21a上に位置する。また、ゲートフィンガー部G2は、多結晶シリコン膜パターンP2上に位置し、また、コンタクト溝21b上に位置する。
As shown in FIGS. 11 and 12, the gate electrode portion G1 is located on the polycrystalline silicon film pattern P1 and on the
ここで、コンタクト溝21aと21bとの間(スペースS1)上には、ゲートフィンガー部G2は形成されていない。
Here, the gate finger portion G2 is not formed between the
一方、ソース電極SEは、図11および図13に示すように、多結晶シリコン膜パターンP2によって2分割されたチップ領域CAの一方(ゲートフィンガー部G2の上側)に位置する部分と、他方のチップ領域(ゲートフィンガー部G2の下側)に位置する部分と、からなり、これらの部分はスペースS1上で接続され一体となっている。言い換えれば、ソース電極SEは、ゲートフィンガー部G2の終端部近傍で接続されている。 On the other hand, as shown in FIGS. 11 and 13, the source electrode SE has a portion located on one side of the chip area CA divided by the polycrystalline silicon film pattern P2 (above the gate finger portion G2) and the other chip. And a portion located in the region (below the gate finger portion G2). These portions are connected and integrated on the space S1. In other words, the source electrode SE is connected in the vicinity of the terminal portion of the gate finger portion G2.
なお、ゲート電極GEやソース電極SEと同層で、ゲート電極GEのさらに外側に素子の保護等のためガードリング(図示せず)を形成しても良い。 Note that a guard ring (not shown) may be formed in the same layer as the gate electrode GE and the source electrode SE and further outside the gate electrode GE for protection of the elements.
次いで、図14および図15に示すように、基板1の上部に、保護膜として例えばポリイミド樹脂膜29を塗布し、露光、現像することによって、ゲート電極GEおよびソース電極SE上のポリイミド樹脂膜29を除去し、開口部(パッド部)31g、31sを形成する。この開口部からは、Al膜27(ゲート電極GE、ソース電極SE)が露出している。なお、図15のA−A断面には、開口部31sは現れないが、ソース電極SEと開口部31sとの関係を明確にするために図14中に開口部31sを記載してある。
Next, as shown in FIGS. 14 and 15, for example, a
次いで、基板1の表面をテープ等で保護した後、保護面を下側とし、図16に示すように、基板1の裏面を研削する。次に、基板1の裏面上に、導電性膜として例えば、Ni(ニッケル)膜、Ti(チタン)膜および金(Au)膜を順次スパッタ法により形成し、これらの積層膜35を形成する。この積層膜35は、ドレイン(1a、1b)の引出し電極(ドレイン電極DE)となる。
Next, after the surface of the
次いで、前記テープを剥がし、開口部31g、31s上に例えば、金等よりなるバンプ電極を形成した後、ウエハ状態の基板1を、例えば、チップ領域に沿ってダイシングし、個々のチップを例えば外部端子を有するリードフレーム(実装板)上に搭載し樹脂等で封止する(実装する)。その結果、半導体装置が完成するが、バンプ形成工程や実装工程については、実施の形態4等で詳細に説明するため、ここではその説明を省略する。
Next, the tape is peeled off and bump electrodes made of, for example, gold or the like are formed on the
このように、本実施の形態においては、ゲート電極GE中にゲートフィンガー部G2を設けたので、ゲート抵抗Rgを低減することができる。その結果、スイッチング特性を向上させることができる。 Thus, in this embodiment, since the gate finger part G2 is provided in the gate electrode GE, the gate resistance Rg can be reduced. As a result, switching characteristics can be improved.
特に、ゲート−ドレイン容量(Qgd)を低減するため、ゲート部が形成される溝の幅を小さくした場合(例えば、ストライプ形状とした場合)であっても、ゲート抵抗を低減することができる。その結果、ゲート−ドレイン容量(Qgd)の低減並びにゲート抵抗の低減によりスイッチング動作の高速化、スイッチング損失の低減を図ることができる。 In particular, in order to reduce the gate-drain capacitance (Qgd), the gate resistance can be reduced even when the width of the groove in which the gate portion is formed is reduced (for example, in the case of a stripe shape). As a result, the gate-drain capacitance (Qgd) can be reduced and the gate resistance can be reduced to increase the switching operation speed and reduce the switching loss.
特に、溝のパターンをストライプ形状とした場合には、後述する図37のパターンと比較し、セルの並列数が少なくなるため、溝のパターン長さに比例してゲート抵抗Rgが大きくなる傾向にあるが、本実施の形態によればゲート抵抗の低減を図ることができる。 In particular, when the groove pattern is a stripe shape, the number of cells in parallel is reduced compared to the pattern of FIG. 37 described later, and therefore the gate resistance Rg tends to increase in proportion to the groove pattern length. However, according to this embodiment, the gate resistance can be reduced.
さらに、LSIの駆動に際しては、低電圧化、大電流化の傾向にあり、例えば、ノート型パソコンのCPUでは、駆動電圧が1.6V程度、使用電流が20A程度のものが検討されている。また、ノート型パソコン等においては小型化の要求が大きく、動作周波数(f)も300kHzから500kHzの高周波になる。そこで、これらの電源に用いられ、パワーMISFETにより構成される同期整流回路の損失の内訳について検討してみると、オン損失およびスイッチング損失の和が50%以上あることが分かった。従って、これらの低減が高効率化に非常に寄与することが分かる。 Furthermore, when driving an LSI, there is a tendency to lower the voltage and increase the current. For example, in a notebook personal computer CPU, a drive voltage of about 1.6 V and a use current of about 20 A are being studied. In addition, there is a great demand for miniaturization in notebook personal computers and the like, and the operating frequency (f) is also a high frequency of 300 kHz to 500 kHz. Therefore, when the breakdown of the loss of the synchronous rectifier circuit used for these power supplies and constituted by the power MISFET was examined, it was found that the sum of the on loss and the switching loss was 50% or more. Therefore, it can be seen that these reductions greatly contribute to high efficiency.
図17は、ゲート抵抗Rg(Ω)と効率η(%)との関係を示すグラフである。図示するように周波数fが300kHzの場合と比較し1MHzの方が効率は低くなる。また、どちらの場合もゲート抵抗が低くなるに従って効率は高くなる。しかしながら、周波数fが1MHzの場合は、300kHzの場合よりグラフの傾きが急であり、ゲート抵抗を低下させることによる効率の上昇率が大きいことがわかる。なお、入力電位Vinは、12V、出力電位Voutは、1.6V、出力電流Ioutは、10Aである。 FIG. 17 is a graph showing the relationship between the gate resistance Rg (Ω) and the efficiency η (%). As shown in the figure, the efficiency is lower at 1 MHz than when the frequency f is 300 kHz. In either case, the efficiency increases as the gate resistance decreases. However, when the frequency f is 1 MHz, the slope of the graph is steeper than when the frequency f is 300 kHz, and it can be seen that the rate of increase in efficiency by reducing the gate resistance is large. The input potential Vin is 12V, the output potential Vout is 1.6V, and the output current Iout is 10A.
従って、高周波の電位に対応するパワーMISFETにおいては、本実施の形態の構造を用いて好適である。 Therefore, the power MISFET corresponding to the high frequency potential is suitable using the structure of the present embodiment.
なお、ゲートフィンガー部G2等を設ける等してその構造を種々検討した結果、ゲート抵抗を1Ω以下に抑えられることが分かった。 As a result of various studies on the structure by providing the gate finger portion G2 and the like, it was found that the gate resistance can be suppressed to 1Ω or less.
また、本発明者が検討した既存の構造(溝7のパターンが図38に示す形状で、ゲートフィンガー部G2を形成していない構造)のものに比べ、本実施の形態の構造の装置は、300kHzで約2%、1MHzで2〜4%の効率改善結果が得られた。
Compared with the existing structure examined by the present inventors (the structure of the
このように、ゲート抵抗Rgを低減することができ、効率を向上させることができる。 Thus, the gate resistance Rg can be reduced and the efficiency can be improved.
なお、コンタクト溝のパターン形状は、ゲート電極GEとゲート部G、ソース電極SEとn+型半導体領域17とを接続し得る形状であればよく、図9を参照しながら説明した形状に限られない。しかし、ゲート抵抗Rg等を低減するためには、これらの接触面積が大きい方が好ましいことは言うまでもない。
The pattern shape of the contact groove may be any shape that can connect the gate electrode GE and the gate portion G, and the source electrode SE and the n +
また、本実施の形態においては、ゲート部に多結晶シリコン膜を用いたが、この他、シリサイド膜や多結晶シリコンとシリサイドとの複合膜を用いてもよい。 In this embodiment, a polycrystalline silicon film is used for the gate portion. However, a silicide film or a composite film of polycrystalline silicon and silicide may be used in addition to this.
(実施の形態2)
実施の形態1においては、コンタクト溝21aと21bとの間に、スペースS1を設け(図9参照)、このスペースS1上に、ゲートフィンガー部G2を形成していない(図11、図12参照)が、コンタクト溝21aと21bとを接続し、スペースS1上において、ゲートフィンガー部G2と前記ゲート電極部G1とを接続してもよい。
(Embodiment 2)
In the first embodiment, a space S1 is provided between the
図18にコンタクト溝(21a、21b、21s)のパターンを示す。また、図19に、ゲート電極GEおよびソース電極SEのパターンを示す。図示するように、ソース電極SEは、2分割されることとなる。 FIG. 18 shows a pattern of contact grooves (21a, 21b, 21s). FIG. 19 shows a pattern of the gate electrode GE and the source electrode SE. As shown in the drawing, the source electrode SE is divided into two.
なお、コンタクト溝、ゲート電極GEおよびソース電極SEのパターン以外は、実施の形態1の場合と同様であるため、各部位の構造や製法の説明を省略する。 Except for the contact groove, the gate electrode GE, and the source electrode SE, the structure is the same as that of the first embodiment, and the description of the structure and manufacturing method of each part is omitted.
(実施の形態3)
実施の形態1においては、ゲートフィンガー部G2がX方向に1本形成されている場合(図11、図12参照)について説明したが、以下に説明するように、ゲートフィンガー部の本数を多くしても良い。
(Embodiment 3)
In the first embodiment, the case where one gate finger portion G2 is formed in the X direction has been described (see FIGS. 11 and 12). However, as described below, the number of gate finger portions is increased. May be.
図20に、ゲートフィンガー部G2を2本設けた場合のゲート電極GEおよびソース電極SEのパターンを示す。 FIG. 20 shows a pattern of the gate electrode GE and the source electrode SE when two gate finger portions G2 are provided.
また、図21に、ゲートフィンガー部G2を3本設けた場合のゲート電極GEおよびソース電極SEのパターンを示す。 FIG. 21 shows a pattern of the gate electrode GE and the source electrode SE when three gate finger portions G2 are provided.
なお、コンタクト溝(21a、21b)のパターンは、ゲート電極GEのパターンと同じ形状とすることができる。 Note that the pattern of the contact grooves (21a, 21b) can be the same shape as the pattern of the gate electrode GE.
このように、ゲートフィンガー部の本数を増やすことによって、ゲート抵抗Rgを効率的に低減することができる。特に、チップ領域の大きさに対応し、ゲート部GがY方向に長くなる場合には、ゲートフィンガーの本数を増やし、ゲート抵抗を低減することが好ましい。 Thus, the gate resistance Rg can be efficiently reduced by increasing the number of gate finger portions. In particular, when the gate portion G becomes longer in the Y direction corresponding to the size of the chip region, it is preferable to increase the number of gate fingers and reduce the gate resistance.
また、図20および図21においては、スペースS1上に、ゲートフィンガー部G2を設けていないが、実施の形態2で説明したように、スペースS1上においてゲートフィンガー部G2を前記ゲート電極部G1と接続してもよい。 20 and 21, the gate finger portion G2 is not provided on the space S1, but as described in the second embodiment, the gate finger portion G2 is connected to the gate electrode portion G1 on the space S1. You may connect.
(実施の形態4)
本実施の形態においては、実施の形態1で説明した開口部31g、31s上に、バンプ電極を形成し、さらに、チップを実装する工程について説明する。
(Embodiment 4)
In the present embodiment, a process of forming bump electrodes on the
図22〜図28は、本実施の形態の半導体装置の製造方法を示す基板等の要部断面図もしくは要部平面図である。 22 to 28 are main part sectional views or main part plan views of the substrate and the like showing the method of manufacturing the semiconductor device of the present embodiment.
まず、実施の形態1において図14および図15を参照しながら説明した基板1を準備し、図22〜図24に示すように、開口部31g、31s上に、金等の金属よりなるバンプ電極37g、37sを形成する。図23は、開口部31s近傍の基板の状態を模式的に表した要部断面図であり、図24は、基板の要部平面図である。図23は、例えば、図24のB−B断面部に対応する。
First, the
37gは、ゲート電極DEと接続されるバンプ電極であり、37sは、ソース電極SEと接続されるバンプ電極である。このバンプ電極37s、37gは、例えば溶融した金のボールを開口部31g、31s上に置いていくことにより形成することができる。
37g is a bump electrode connected to the gate electrode DE, and 37s is a bump electrode connected to the source electrode SE. The
次いで、ウエハ状態の基板1を、例えば、チップ領域に沿って矩形状にダイシングする。
Next, the
次いで、図25および図26に示すように、チップCHの裏面側をリードフレームR1上に銀(Ag)ペースト39等を用いて接着し、固定する。このリードフレームR1は、チップ搭載部R1aと外部端子R1bとを有する。この際、リードフレームR1とチップCHの裏面(ドレイン電極DE)は電気的に接続される。即ち、外部端子R1bは、ドレイン端子DTとなる。
Next, as shown in FIGS. 25 and 26, the back side of the chip CH is bonded and fixed on the lead frame R1 using a silver (Ag)
一方、チップCHの表面側には、リードフレームR2が搭載され、熱圧着することによって、バンプ電極37s、37gとリードフレームR2が接着される。リードフレームR2は、4つの外部端子R2a〜R2dを有し、R2b〜R2dは、バンプ電極37sと電気的に接続され、R2aは、バンプ電極37gと電気的に接続される。即ち、外部端子R2aは、ゲート端子GTとなり、外部端子R2b〜R2dは、ソース端子STとなる。
On the other hand, a lead frame R2 is mounted on the surface side of the chip CH, and the
その後、図27および図28に示すように、チップCHとリードフレームR2との間およびリードフレームR2の上部に溶融樹脂41を充填し硬化させることにより封止を行う。
After that, as shown in FIGS. 27 and 28, sealing is performed by filling a
このように、本実施の形態によれば、バンプ電極を用いて外部端子R2a〜R2dとの接続を行ったので、ソース電極SEやゲート電極GEと外部端子R2a〜R2dとの接続抵抗を低減することができる。 Thus, according to the present embodiment, since the connection to the external terminals R2a to R2d is performed using the bump electrode, the connection resistance between the source electrode SE or the gate electrode GE and the external terminals R2a to R2d is reduced. be able to.
例えば、これらの間を金線等のワイヤを用いて接続することも可能であるが、この場合、金線の抵抗やソースやゲートのインダクタンスが大きくなってしまう。 For example, it is possible to connect them using a wire such as a gold wire, but in this case, the resistance of the gold wire and the inductance of the source or gate are increased.
このインダクタンスが大きいと、1)過渡的な誘起電圧を発生させる。この電圧は、ゲート駆動電圧に対して負帰還となり過渡時のオン抵抗を上昇させる。また、2)ソース、ドレイン間のインピーダンスを増大させ、大電流、高di/dt動作時の過渡特性に悪影響を与える。また、このような問題は、高周波になるに従い顕著に現れる。 If this inductance is large, 1) a transient induced voltage is generated. This voltage becomes negative feedback with respect to the gate drive voltage, and increases the on-resistance during the transition. In addition, 2) the impedance between the source and drain is increased, which adversely affects the transient characteristics at the time of operation with a large current and high di / dt. Moreover, such a problem becomes more prominent as the frequency becomes higher.
これに対し、本実施の形態によればインダクタンスを低減でき、効率の向上、装置の特性の向上を図ることができる。なお、本発明者が検討した結果、金線を用いたパッケージに比べ、本実施の形態の装置においては、1〜2%程度高い効率を得ている。 On the other hand, according to the present embodiment, inductance can be reduced, and efficiency and device characteristics can be improved. As a result of the study by the present inventor, the device according to the present embodiment has an efficiency of about 1 to 2% higher than that of a package using a gold wire.
特に、実施の形態1で詳細に説明したように、ゲート電極やソース電極の構成を工夫することによってゲート部の抵抗Rgを低減しても、外部端子との間において、抵抗やインダクタンスが大きくなる場合には、高周波動作に対し、ゲート抵抗Rgの低減効果を充分に発揮し得ない。
In particular, as described in detail in
従って、本実施の形態において説明した実装形態(パッケージ構造)は、実施の形態1等で説明したパワーMISFETに用いて好適な実装形態と言える。もちろん、実施の形態1で説明したパワーMISFETと異なる構造のものにも適用可能である。
Therefore, it can be said that the mounting form (package structure) described in this embodiment is a preferable mounting form for use in the power MISFET described in
(実施の形態5)
実施の形態4においては、ゲート電極GE等の上部にバンプ電極を形成したが、以下に説明するように、ゲート電極GE上にAl等の導電性膜を設けた後、バンプ電極を形成してもよい。
(Embodiment 5)
In the fourth embodiment, the bump electrode is formed on the gate electrode GE and the like. However, as described below, a conductive film such as Al is provided on the gate electrode GE, and then the bump electrode is formed. Also good.
図29および図30は、本実施の形態の半導体装置を示す基板等の要部断面図である。 29 and 30 are cross-sectional views of the main part of the substrate and the like showing the semiconductor device of the present embodiment.
まず、実施の形態1において図14および図15を参照しながら説明した基板1を準備し、図29および図30に示すように、開口部31g、31s内を含むポリイミド樹脂膜29上に導電性膜として例えばAl膜(33)を堆積する。
First, the
次いで、開口部31g、31sより大きい形状にAl膜(33)をパターニングする。33gは、開口部31g上のAl膜であり、33sは、開口部31s上のAl膜である。
Next, the Al film (33) is patterned into a shape larger than the
次いで、Al膜33g、33s上に、実施の形態4と同様に、バンプ電極37g、37sを形成する。
Next,
この後、ウエハ状態の基板1をダイシングし、個々のチップを実装するが、これらの工程は、実施の形態4の場合と同様であるためその説明を省略する。
Thereafter, the
このように、本実施の形態においては、バンプ電極37g、37s下に、ゲート電極やソース電極を構成するAl膜27に加え、Al膜33g、33sを設けたので、バンプ電極37g、37sを形成する際やリードフレームR1、R2との接続の際に加わる応力を緩和し、ボンディングダメージを低減することができる。
Thus, in this embodiment, since the
いわゆるワイヤボンディング技術を用いた実装ではチップにワイヤボンディングする際にしか応力が加わらないので、本実施の形態を適用する必要性は小さいが、バンプ電極を用いた実装ではバンプ電極を形成するときに加えて、リードフレームとバンプ電極を接続(熱圧着)するときにも応力が加わるのでボンディングダメージが加わりやすく、本実施の形態の技術が重要となる。 In mounting using a so-called wire bonding technique, stress is applied only when wire bonding is performed on the chip. Therefore, it is not necessary to apply this embodiment, but in mounting using bump electrodes, when forming bump electrodes In addition, since stress is also applied when the lead frame and the bump electrode are connected (thermocompression bonding), bonding damage is likely to occur, and the technique of this embodiment is important.
この応力は、ゲート電極やソース電極を構成するAl膜(27)自身を厚くすることによっても緩和し得るが、このAl膜を厚くした場合には、その後の加工(ゲート電極やソース電極の形成)が困難となる。 This stress can be alleviated by increasing the thickness of the Al film (27) itself constituting the gate electrode and the source electrode. However, if the Al film is increased in thickness, subsequent processing (formation of the gate electrode and the source electrode) ) Becomes difficult.
特に、実施の形態1等で説明したように、ゲート電極GEにゲートフィンガー部G2を設けた場合にはパターン形状が複雑となるため、Al膜を積層する本実施の形態を用いて好適である。 In particular, as described in the first embodiment and the like, when the gate finger portion G2 is provided in the gate electrode GE, the pattern shape becomes complicated, and thus this embodiment in which an Al film is stacked is suitable. .
また、Al膜33g、33sを開口部31g、31gの上部にのみ形成したので、基板に加わる膜応力を緩和することができる。即ち、Al膜33g、33sの形成領域が大きくなると、膜応力が大きくなり、基板の歪みや割れ等の要因となる。
Further, since the
また、実施の形態1等で説明したパワーMISFETにおいては、ゲート部Gの上部にバンプ電極が形成され、また、ゲート部Gをトレンチ構造としている。このような場合には、図22に示す溝7の上端部において応力が加わりやすく、ゲート破壊の要因となる。従って、応力緩和のため本実施の形態の導電性膜(Al膜33g、33s)を用いて好適である。なお、実施の形態1で説明したパワーMISFETと異なる構造のものにも適用可能である。
In the power MISFET described in the first embodiment and the like, a bump electrode is formed on the upper portion of the gate portion G, and the gate portion G has a trench structure. In such a case, stress is easily applied to the upper end portion of the
(実施の形態6)
半導体装置においては、その製造工程の途中もしくは製品の完成後に種々の試験(検査)が行われる。
(Embodiment 6)
In a semiconductor device, various tests (inspections) are performed during the manufacturing process or after the product is completed.
例えば、実施の形態1で図11を参照しながら説明したゲート電極GEやソース電極SE等に所定の電位を印加し、パワーMISFETが所定の動作を行うか否かの検査が行われる。この検査は、プローブ検査と呼ばれ、ウエハ状態の基板の各チップ領域の電極上にプローブ針を介して電位を印加することにより行われる。 For example, a predetermined potential is applied to the gate electrode GE, the source electrode SE, and the like described with reference to FIG. 11 in the first embodiment, and an inspection is performed as to whether or not the power MISFET performs a predetermined operation. This inspection is called probe inspection, and is performed by applying a potential to each chip region electrode on the substrate in a wafer state via a probe needle.
このプローブ検査は、例えば、図15に示す開口部31g、31sから露出したゲート電極GEやソース電極SEにプローブ針を当接することにより行っても良いが、この場合、ゲート電極等の表面にプローブ痕(プローブ針による傷跡)が残る。
For example, the probe inspection may be performed by bringing a probe needle into contact with the gate electrode GE or the source electrode SE exposed from the
このようなプローブ痕上にバンプ電極(37g、37s)を形成した場合には接続不良や接続強度の低下をもたらす恐れがある。 When bump electrodes (37g, 37s) are formed on such probe marks, there is a risk of poor connection and reduced connection strength.
そこで、本実施の形態においては、バンプ電極用の開口部の他にプローブ検査用(測定用)の開口部31pを設けた(図31)。この開口部31pは、検査の種類に応じて複数設けてもよく、例えば、センス検査端子とフォース検査端子等を設けてもよい。
Therefore, in the present embodiment, an
また、本実施の形態のMISFETにおいては、プローブ検査用のパッドはチップ面積を有効に活用するために、いわゆるアクティブ領域上に形成されている。このアクティブ領域上とは、例えば、図16に示すゲート電極GEの下層の酸化シリコン膜3によって区画される領域をいう。この酸化シリコン膜3によってアクティブ領域が略矩形状に区画される。言い換えれば、アクティブ領域は、酸化シリコン膜3によって囲まれている。
Further, in the MISFET of this embodiment, the probe inspection pad is formed on a so-called active region in order to effectively use the chip area. The term “on the active region” means, for example, a region partitioned by the
これに対し、例えば、アクティブ領域以外の領域(例えば、アクティブ領域の周辺やチップ領域間に延在するスクライブ領域)に、プローブ検査用のパッドを設けることも可能であるが、かかる領域は非常に狭く、プローブ検査用のパッドを設けることは困難である。また、仮に、プローブ検査用のパッドを周辺領域に設けることとなると、チップサイズが大きくなり、一枚のウエハから得られるチップ数が少なくなる。その結果、製品コストが高くなる。 On the other hand, for example, it is possible to provide a probe test pad in a region other than the active region (for example, a scribe region extending around the active region or between the chip regions). It is narrow and it is difficult to provide a probe inspection pad. Also, if a probe inspection pad is provided in the peripheral region, the chip size increases and the number of chips obtained from one wafer decreases. As a result, the product cost increases.
図31は、開口部形成後の、基板の要部平面図である。図示するバンプ電極用の開口部31s、31gと同時に、ソース電極SE上に開口部31pを形成する。なお、ポリイミド樹脂膜29の形成工程までは、実施の形態1の場合と同様であるためその説明を省略する。また、開口部31p形成後は、かかる開口部を利用し、プローブ検査を行った後、実施の形態4等で説明したようにバンプ電極を形成し、ダイシングし、実装する。もちろんゲート電極上にもプローブ検査用の開口部を形成しても良い。
FIG. 31 is a plan view of a principal part of the substrate after the opening is formed. The
ここで、開口部31pのパターン形状は、矩形状(長方形状)である。このように、パターン形状を矩形状とすることで、プローブ針が当接し易くなり、また、開口面積を低減することができる。なお、開口部31p上には、バンプ電極は形成されず、例えば樹脂41で覆われる。
Here, the pattern shape of the
ここで、例えば、図36に示すように、ゲートフィンガー部G2を形成しない場合には、チップ領域CA内に大きな開口部50sを形成することができた。この場合、プローブ痕上にボンディング部が形成される可能性は小さかった。
Here, for example, as shown in FIG. 36, when the gate finger portion G2 is not formed, a
従って、前記実施の形態で説明したように、ゲートフィンガー部G2を設け、また、バンプ電極により外部端子との接続を図るような場合には、プローブ検査用の開口部31pを設けることが好ましい。 Therefore, as described in the above embodiment, when the gate finger portion G2 is provided and the connection to the external terminal is achieved by the bump electrode, it is preferable to provide the probe inspection opening 31p.
また、実施の形態2で説明したように、ゲートフィンガー部G2とチップ領域CAの周辺に沿って形成されたゲート電極部G1とを、スペースS1上で接続した場合には、図32に示すように、2分割されたソース電極SEのそれぞれの上部にプローブ検査用の開口部31pを設けることが望ましい。 Further, as described in the second embodiment, when the gate finger portion G2 and the gate electrode portion G1 formed along the periphery of the chip area CA are connected on the space S1, as shown in FIG. In addition, it is desirable to provide a probe inspection opening 31p on each of the two divided source electrodes SE.
このように、分割されたソース電極SE毎にプローブ検査用の開口部31pを設けることにより、各領域の素子特性を的確に把握することができる。 In this way, by providing the probe inspection opening 31p for each of the divided source electrodes SE, it is possible to accurately grasp the element characteristics of each region.
逆に、ソース電極SEのパターンを接続し、一体とした場合には、図31に示すように、いずれかの領域上にプローブ検査用の開口部31pが形成されていれば良く、また、プローブ検査時間(検査回数)を低減することができる。
On the contrary, when the patterns of the source electrodes SE are connected and integrated, as shown in FIG. 31, it is sufficient that an
なお、本実施の形態においては、2分割の場合(図31)を例に説明したが、実施の形態3で説明した多分割の場合にも本実施の形態は適用可能である。図33に、ゲートフィンガー部G2を2本設けた場合のプローブ検査用の開口部31pの配置例を示す。また、図34に、ゲートフィンガー部G2を3本設けた場合のプローブ検査用の開口部31pの配置例を示す。
In the present embodiment, the case of two divisions (FIG. 31) has been described as an example. However, the present embodiment can also be applied to the multi-division described in the third embodiment. FIG. 33 shows an arrangement example of the
また、本実施の形態によれば、図36に示す場合と異なり、ソース電極SE等が広くポリイミド樹脂で覆われているため封止樹脂との接触面積を確保でき、開口部に水分等が侵入することを防止できる。 Further, according to the present embodiment, unlike the case shown in FIG. 36, the source electrode SE and the like are widely covered with polyimide resin, so that a contact area with the sealing resin can be secured, and moisture or the like enters the opening. Can be prevented.
なお、本実施の形態は、実施の形態1で説明したパワーMISFETと異なる構造のものにも適用可能である。 The present embodiment can also be applied to a structure different from the power MISFET described in the first embodiment.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
特に、前記実施の形態においては、溝7をストライプ状のパターンとした場合について説明したが、この他、溝7を図37および図38に示すようなパターンとしてもよい。図37は、溝7の外部の形状が八角形のメッシュ状である場合、図38は、溝7の外部の形状が四角形のメッシュ状である場合である。
In particular, in the above-described embodiment, the case where the
1 半導体基板(基板)
1a 単結晶シリコン基板
1b n型単結晶シリコン層
3 酸化シリコン膜
5 p型ウエル
7 溝
9 熱酸化膜
11 多結晶シリコン膜
13 酸化シリコン膜
15 p−型半導体領域(チャネル領域)
17 n+型半導体領域(ソース領域)
19 酸化シリコン膜
21a コンタクト溝
21b コンタクト溝
21s コンタクト溝
23 p+型半導体領域(バックゲートコンタクト領域)
25 TiW膜
27 アルミニウム膜(Al膜)
29 ポリイミド樹脂膜
31g 開口部
31p 検査用開口部
31s 開口部
33 Al膜
33g Al膜
33s Al膜
37g バンプ電極
37s バンプ電極
39 銀ペースト
41 (溶融)樹脂
50s 開口部
CA チップ領域
CH チップ
DE ドレイン電極
DT ドレイン端子
G ゲート部
G1 ゲート電極部
G2 ゲートフィンガー部
GE ゲート電極
GT ゲート端子
P1 多結晶シリコン膜パターン
P2 多結晶シリコン膜パターン
R1 リードフレーム
R1a チップ搭載部
R1b 外部端子
R2 リードフレーム
R2a〜R2d 外部端子
S1 スペース
SE ソース電極
ST ソース端子
1 Semiconductor substrate (substrate)
1a single crystal silicon substrate 1b n-type single
17 n + type semiconductor region (source region)
19
25
29
Claims (2)
前記ゲート部および前記ソース部に、それぞれ電気的に接続されたゲート電極およびソース電極であって、第1配線層となるゲート電極およびソース電極と、
前記ゲート部および前記ソース部のそれぞれの上部に形成され、前記ゲート部および前記ソース部と、それぞれ電気的に接続されるバンプ電極と、を有し、
前記ゲート電極と前記バンプ電極との間には、これらに接続された第2配線層となる第2導体膜が形成され、
前記ソース電極と前記バンプ電極との間には、これらに接続された前記第2配線層となる第3導体膜が形成されることを特徴とする半導体装置。 A gate portion made of a first conductor inside a groove formed on a first surface of a semiconductor substrate, a source portion formed on the first surface, and a drain formed on a second surface facing the first surface A MISFET having a portion;
A gate electrode and a source electrode electrically connected to the gate part and the source part, respectively, and a gate electrode and a source electrode to be a first wiring layer;
A bump electrode formed on each of the gate part and the source part, and electrically connected to the gate part and the source part;
Between the gate electrode and the bump electrode, a second conductor film serving as a second wiring layer connected to these is formed,
A semiconductor device, wherein a third conductor film serving as the second wiring layer connected thereto is formed between the source electrode and the bump electrode.
前記ゲート電極および前記ソース電極の上部にそれぞれ開口部を有する保護膜を有し、
前記バンプ電極は、前記ゲート電極および前記ソース電極の上部の前記開口部に形成され、前記ゲート電極および前記ソース電極と電気的に接続されることを特徴とする半導体装置。 The semiconductor device according to claim 1 further includes:
A protective film having an opening on each of the gate electrode and the source electrode;
The bump electrode is formed in the opening above the gate electrode and the source electrode, and is electrically connected to the gate electrode and the source electrode.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|
JP2010164696A Division JP5401409B2 (en) | 2010-07-22 | 2010-07-22 | Semiconductor device |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2013070101A true JP2013070101A (en) | 2013-04-18 |
Family
ID=48475329
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---|---|---|---|
JP2013002229A Pending JP2013070101A (en) | 2013-01-10 | 2013-01-10 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013070101A (en) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130110 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140218 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140617 |