JP4995364B2 - Semiconductor integrated circuit device - Google Patents

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Description

【0001】
【発明の利用分野】
本発明は、半導体集積回路装置および半導体装置および半導体集積回路装置の製造方法に関する。
【0002】
【発明の属する技術分野】
本発明は電界効果型の半導体集積回路装置および半導体集積回路装置の製造方法に関し、特に液晶駆動用、感熱紙抵抗駆動用等のドライバーIC、携帯機器の電源制御用ICに関する。
【0003】
また、単位幅あたりの電流量の多いメタル配線を内蔵した半導体集積回路装置に関するものである。特に、狭ピッチの出力端子を有する半導体集積回路装置に適している。
【0004】
【従来の技術】
従来の半導体集積回路装置は、入出力回路を構成するトランジスタのドレイン領域10のチャネル長方向のゲート電極11側端部とドレイン領域10とメタル電極14を電気的に接続するコンタクト領域12端部との第2の最小間隔22およびチャネル長方向のゲート電極11と反対側端部とドレイン領域10とメタル電極14を電気的に接続するコンタクト領域12端部との第3最小間隔23を大きく設け、入出力回路を構成するトランジスタのドレイン領域10のチャネル幅方向端部と前記ドレイン領域10とメタルを電気的に接続するコンタクト領域12端部との第1の最小間隔21を比較的小さく設けていた。
【0005】
従来の半導体集積回路装置の入出力回路用トランジスタの一例を図2に示す。図2は、絶縁ゲート電界効果型トランジスタの平面図である。
【0006】
図2に記したトランジスタは、電気的にメタル電極16に接続されたゲート電極11により電気的に分離されたドレイン領域10とソース領域13各々にコンタクト領域12を設け、ドレイン領域10とソース領域13各々をメタル電極14、15各々に電気的に接続して、所望の電気特性を得ている。
【0007】
このトランジスタは、入出力端子に直接接続されているため、外部からのノイズが直接印可されるので、外部からのノイズ耐性に優れた特性を有している。その手法として、第2の最小間隔を大きくすることや、チャネル幅を大きくすることや、チャネル幅を小さくすることが従来よく知られていた。
【0008】
また、従来の半導体集積回路装置は、単位幅あたりの電流量の多いメタル配線を使用する場合膜厚の厚いアルミシリコンを用いるか、またはエレクトロマイグレーション耐性の大きいアルミカッパーシリコンあるいはカッパーを用いるか、または積層メタル配線を用いる等の方法を用いていた。
【0009】
従来の半導体集積回路装置の例を図7(c)に示す。図7(c)は、膜厚の厚いメタル配線を用いた絶縁ゲート電界効果型半導体集積回路装置の断面図である。
【0010】
複数の電界効果型トランジスタから構成される半導体集積回路装置において、半導体基板表面付近に設けられた回路素子を被膜する層間絶縁膜40上にパターンニングされたメタル配線46を1umから3um程度の膜厚で設け、層間絶縁膜40およびメタル配線46を被膜して保護膜42を設けていた。
【0011】
また、従来の半導体集積回路装置の製造方法の例を図7(a)〜(c)に示す。図7(a)に示したように、半導体基板31表面付近に回路素子を作り込み回路素子を被膜する層間絶縁膜40を形成し、電気接続用の開口部43を層間絶縁膜40に形成する第一の工程と、図7(b)に示したように、層間絶縁膜40上に配線層44を厚い膜厚で形成し、配線層44上にエッチングマスク材45をパターンニングし、配線層44をエッチングして不要な領域の配線層44を除去し、メタル配線46を形成する第2の工程と、図7(c)に示したように、エッチングマスク材45を除去し、メタル配線46上および層間絶縁膜40上に保護膜42を形成し、外部端子接続部に開口を形成する半導体集積回路装置の製造方法を有していた。
【0012】
また、従来の半導体集積回路装置は、図9に示したように、第1導電型半導体基板61表面付近にゲート電極67とゲート絶縁膜62により電気的に分離されたソース領域56と低濃度ドレイン領域55を設け、低濃度ドレイン領域55に囲まれた領域に高濃度ドレイン領域53を設け、低濃度ドレイン領域55の内側にウェル領域54を設け、低濃度ドレイン領域の上方に厚い酸化膜52を設け、厚い酸化膜52の上方に層間絶縁膜59を介して高濃度ドレイン領域53に電気的に接続されたドレインメタル電極58を設け、ドレインメタル電極58上にパッド開口部61を有する保護膜60を設け、パッド開口部61とゲート電極57との間隔を十分に広げて、ワイヤーボンディングによる実装時の衝撃ストレスが、直接素子に印可されないような設計がなされていた。また、ワイヤーボンディングされるドレインメタル電極58と電気的に分離されたメタル電極63とパッド開口部61との間隔も十分に広げ、ワイヤーボンディングによる実装時の衝撃ストレスがメタル電極63上の保護膜60に直接印可されないような設計がなされていた。
【0013】
【発明が解決しようとする課題】
しかし、従来の半導体集積回路装置においては、下記の課題があった。
すなわち、、図2に示した絶縁ゲート電界効果型半導体装置の場合、所望のノイズ耐性(静電気耐性も含む)を得るためには、チャネル幅を大きく設計する必要があり、半導体集積回路装置としてチップサイズを小型化することが困難であった。
【0014】
また、入出力端子が多い場合は、半導体集積回路装置としてチップサイズの大型化が製造コストを著しく増大させていた。
【0015】
また、従来の半導体集積回路装置においては、下記の課題があった。
すなわち、、図7に示した膜厚の厚いメタル配線を用いた絶縁ゲート電界効果型半導体集積回路装置の場合、メタル配線を選択的にエッチング除去する際、エッチングマスク材とエッチングされるメタル配線との選択比が大きくないため、メタル配線を厚く形成するとエッチングマスク材の膜厚の面内分布も踏まえてエッチングマスク材の膜厚をメタル配線膜厚より少なくとも選択比の1.5倍から2.0倍に設定する必要がある。そのため、メタル配線の加工幅を微細に形成することが困難であった。
【0016】
また、エレクトロマイグレーション耐性の大きいアルミカッパーシリコンあるいはカッパーをメタル配線に用いるか、あるいは積層メタル配線を用いる等の方法の場合は、エレクトロマイグレーション耐性の著しい向上や加工精度の向上や製造コストを低くする等が困難であった。
【0017】
また、従来の半導体集積回路装置においては、下記の課題があった。
すなわち、、図9に示した従来の絶縁ゲート電界効果型半導体装置の場合、ワイヤーボンディングによる実装時の衝撃ストレスが、直接、素子や電位の異なるメタル電極上の保護膜に印可されないような設計がなされていたため、半導体集積回路装置のチップサイズを小型化することが困難であった。
【0018】
また、狭ピッチで隣接するドライバー出力端子の間に出力ドライバーや保護回路等の素子をレイアウトする事ができなかった。
【0019】
また、入出力端子が多い場合は、半導体集積回路装置としてチップサイズの大型化が製造コストを著しく増大させていた。
【0020】
【課題を解決するための手段】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【0021】
複数のMOS型電界効果型トランジスタから構成される半導体集積回路において、
入出力回路を構成するMOS型トランジスタのドレイン領域のチャネル幅方向端部とドレインとメタルを電気的に接続するコンタクト領域端部との第1の最小間隔を、入出力回路を構成するMOS型トランジスタのドレイン領域のチャネル長方向のゲート電極側端部とドレインとメタルを電気的に接続するコンタクト領域端部との第2の最小間隔よりも大きく設けた。
【0022】
また、第1の最小間隔を前記第2の最小間隔より1μm以上大きな間隔で設けた。
【0023】
また、MOS型トランジスタを常にオフ状態のオフ型トランジスタと、入力信号を受ける入力型トランジスタとで構成した。
【0024】
また、MOS型トランジスタを常にオフ状態のオフ型トランジスタと、出力信号を出力する出力型トランジスタとで構成した。
【0025】
また、同一入出力端子に電気的に接続されたMOS型トランジスタのチャネル幅の総和が140μm以下で構成した。
【0026】
さらに、MOS型トランジスタのドレイン領域のチャネル幅方向端部とドレインとメタルを電気的に接続するコンタクト領域端部との第1の最小間隔を入出力回路を構成するMOS型トランジスタのドレイン領域のチャネル長方向のゲート電極と反対側端部とドレインとメタルを電気的に接続するコンタクト領域端部との第3の最小間隔よりも大きく設けた。 また、第1の最小間隔を前記第3の最小間隔より1μm以上大きな間隔で設けた。
【0027】
また、MOS型トランジスタを常にオフ状態のオフ型トランジスタと、入力信号を受ける入力型トランジスタとで構成した。
【0028】
また、MOS型トランジスタを常にオフ状態のオフ型トランジスタと、出力信号を出力する出力型トランジスタとで構成した。
【0029】
また、同一入出力端子に電気的に接続されたMOS型トランジスタのチャネル幅の総和が140μm以下で構成した。
【0030】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【0031】
複数の電界効果型トランジスタから構成される半導体集積回路において、
第1配線の上方部および側壁部に接し、第1配線と前記第1配線の上方部あるいは上方部と側壁部の両方の接面を介して電気的に接続された第2配線を設けた。
【0032】
また、第2配線を0.1um以上の加工幅で設け、第1配線を3um以上の加工幅で設けた。
【0033】
第2配線を300nm以上の膜厚で設け、第1配線を1um以上の膜厚で設けた。
【0034】
また、本発明の半導体集積回路装置の製造方法において、
半導体基板表面付近に回路素子を作り込み前記回路素子を被膜する絶縁膜を形成し、電気接続用の開口部を絶縁膜に形成する第一の工程と、
絶縁膜上に第1の配線層を形成し、第1の配線層上にエッチングマスク材をパターンニングし、第1の配線層をエッチングして不要な領域の第1の配線層を除去し、第1配線を形成する第2の工程と、
エッチングマスク材を除去し、第1の配線上および絶縁膜上に第2の配線層を形成し、第2の配線層上にエッチングマスク材をパターンニングし、第2の配線層をエッチングして不要な領域の前記第2の配線層を除去し、第2配線を形成する第3の工程とを有する半導体集積回路装置の製造方法を用いた。
【0035】
また、半導体集積回路装置の製造方法の第2の工程において、
第1の配線層をチタンまたはチタンナイトライド等の高融点金属層とアルミニウムを主体とする導電材料層との積層構造で形成し、第1の配線層上にエッチングマスク材をパターンニングし、アルミニウムを主体とする導電材料層をエッチングして不要な領域のアルミニウムを主体とする導電材料層を除去し、第1配線のアルミニウムを主体とする導電材料層部分と第1の配線層の前記高融点金属層部分を形成する工程とし、
第3の工程において、エッチングマスク材を除去し、第1配線の前記アルミニウムを主体とする導電材料層部分と第1の配線層の前記高融点金属層部分上に第2の配線層を形成し、エッチングマスク材をパターンニングし、第2の配線層をエッチングして不要な領域の第2の配線層および不要な領域の第1の配線層の高融点金属層部分を除去し、第2配線を形成する工程とした。
【0036】
また、半導体集積回路装置の製造方法の第1の工程の電気接続用の開口部を前記絶縁膜に形成する工程において
開口部にタングステンまたはアルミニウムまたはカッパー等の導電材料を埋め込む工程を有する半導体集積回路装置の製造方法をもちいた。
【0037】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【0038】
第1導電型半導体基板表面付近にゲート電極とゲート絶縁膜により電気的に分離されたソース領域と低濃度ドレイン領域を設け、低濃度ドレイン領域に囲まれた領域に高濃度ドレイン領域を設け、低濃度ドレイン領域の内側にウェル領域を設け、低濃度ドレイン領域の上方に厚い酸化膜を設け、厚い酸化膜と高濃度ドレイン領域とゲート電極の上方に層間絶縁膜を介して高濃度ドレイン領域に電気的に接続されたドレインメタル電極を設け、ドレインメタル電極上にパッド開口部を有する保護膜を設けた半導体集積回路装置において、パッド開口部とゲート電極との間隔を10μm以下にした。
【0039】
また、パッド開口部とメタル配線との間隔を12μm以上にした。
【0040】
また、パッド開口部の下方に低濃度ドレイン領域とウェル領域を設けた。
【0041】
また、ドレインメタル電極を1.5μmから3μmの膜厚で設けた。
【0042】
また、ドレインメタル電極を銅を含む金属で設けた。
【0043】
また、パッド開口部とゲート電極との間隔を1μm以上で設けた。
【0044】
【実施例】
以下に、この発明の実施例を図面に基づいて説明する。
【0045】
図1に示した本発明の半導体集積回路装置は、複数の電界効果型トランジスタから構成される半導体集積回路の入出力回路に用いられるトランジスタにおいて、ドレイン領域10のチャネル幅方向端部とドレイン領域10とメタルを電気的に接続するコンタクト領域12端部との第1の最小間隔21を大きく設けた。
【0046】
以下に本発明の半導体集積回路装置を図面に基づいて詳細に説明する。
【0047】
図1は、本発明の半導体集積回路装置の入出力回路を構成するトランジスタの平面図である。
【0048】
図1に記したトランジスタは、ゲート電極11により電気的に分離されたドレイン領域10とソース領域13各々にコンタクト領域12を設け、ドレイン領域10とソース領域13各々をメタル電極14、15各々に電気的に接続して、所望の電気特性を得ている。 このトランジスタは、入出力端子に直接接続されているため、外部からのノイズが直接印可されるので、外部からのノイズ耐性に優れた特性を有している。
【0049】
本発明では、ドレイン領域10のチャネル幅方向端部とドレイン領域10とメタルを電気的に接続するコンタクト領域12端部との第1の最小間隔21を、ドレイン領域10のチャネル長方向のゲート電極11側端部とドレイン領域10とメタル電極14を電気的に接続するコンタクト領域12端部との第2の最小間隔22およびチャネル長方向のゲート電極11と反対側端部とドレイン領域10とメタル電極14を電気的に接続するコンタクト領域12端部との第3最小間隔23よりも大きく設けたため、
静電気的なノイズがドレイン領域10に印可された場合に生じる過電流の局所性を緩和し、局所的な発熱によるトランジスタの破壊を抑制することを可能としたものである。
【0050】
従来から、その手法として、第2の最小間隔22を大きくすることや、チャネル幅を大きくすることがよく知られていたが、従来の手法では、実用上好ましい静電気耐性を得るために、例えば、ドレイン領域10のチャネル長方向のゲート電極11側端部とドレイン領域10のコンタクト領域12端部との第2の最小間隔22とゲート電極11と反対側端部とドレイン領域10のコンタクト領域12端部との第3最小間隔23を7μm程度以上に設定した場合でも同一入出力端子に電気的に接続されたトランジスタのチャネル幅の総和を200μm以上で構成する必要があった。
【0051】
しかしながら、ドレイン領域10のチャネル幅方向端部とドレイン領域10のコンタクト領域12端部との第1の最小間隔21を、第2の最小間隔22および第3最小間隔23よりも大きく設定した場合、第2の最小間隔22および第3最小間隔23が7μm程度でも、同一入出力端子に電気的に接続されたトランジスタのチャネル幅の総和を140μm以下で構成することが可能となった。また、実装条件の違いや、デバイス、プロセス構成の違いにもよるが、120μm程度以下や100μm程度以下で構成することも可能である。また、第1の最小間隔21は、第2の最小間隔22および第3最小間隔23よりも1μm程度大きくするとその効果はさらに大きくなる。さらに、このトランジスタの静的なドレイン耐圧を決定する現象がドレインと半導体基板領域1間のジャンクションブレークダウンの場合、第1最小間隔21と第3最小間隔23との関係が静電気的耐性に与える影響をより大きくする。また、このトランジスタの静的なドレイン耐圧を決定する現象がゲート電極に起因する表面ブレークダウンの場合、第1最小間隔21と第2最小間隔22との関係が静電気的耐性に与える影響をより大きくする。
【0052】
ここまでは、電源電圧が3V程度以下、5V程度以下、あるいは7V程度以下の場合に有効な実施例について記述してきたが、本発明は、7V程度以上40V程度以下の場合も同様な効果が得られる。また、40V程度以上の場合も類似した効果が得られる。
【0053】
しかしながら、電源電圧や印可電界の大きい場合に用いられるゲート電極11の側壁にサイドスぺサーを有するLDD構造のトランジスタの場合などは、第1最小間隔21よりもむしろ第2最小間隔22と第3最小間隔23を大きく設定したほうが静電気的耐性が高くなる場合もある。
【0054】
また、ドレイン領域10の外周の4辺の静的ドレイン耐圧が同程度の場合は、本発明の効果はより大きくなる。
【0055】
さらに、静電気的なノイズが印可された場合にはドレイン領域10と半導体基板領域1とソース領域13とで構成される寄生バイポーラトランジスタによってノイズによる電荷がグランド電位に逃がされることが知られているが、破壊に至る電流容量の小さい寄生バイポーラトランジスタの近傍のドレイン領域10端部とコンタクト領域12までの間隔を大きくすることによる本発明の効果は大きい。こうした効果は、電源電圧が20Vから40Vの間の場合顕著となる。
【0056】
つまり本発明の本質は、静電気的ノイズが印可された場合に過電流が抵抗の高い領域を局所的に流れることを防止したものである。
【0057】
本発明のトランジスタの導電型は、Nチャネル型の場合その効果は大きいが、Pチャネル型の場合もある程度の効果は得られる。
【0058】
図3に本発明の別の実施例を記した。以下に図面に基づいて詳細に説明する。
【0059】
半導体集積回路装置を構成する場合外部接続端子には入出力素子と静電気保護素子が接続される。これらの素子は外部からのノイズや静電気に対してある程度の耐性を有している。こうした耐性を持たせるために、ノイズや静電気の電流経路の電流容量をを大きくしたり、ノイズや静電気を電源端子(VDDorVSS)にダイオードやバイポーラトランジスタ等の静電気保護素子で逃がす経路を設けたりする。本発明は、入出力素子(特にMOS型トランジスタ)と静電気保護素子(特にゲートオフ型MOSトランジスタ)のサージや静電気に対する電流容量を大きくする効果を有するものである。
【0060】
MOS型トランジスタ(この後はMOSTr.と記す)のノイズや静電気耐性は一般に寄生ダイオードと寄生バイポーラトランジスタ(この後は寄生バイポーラTr.と記す)の電流容量で決定される。また寄生ダイオードと寄生バイポーラTr.の電流容量は外部入力に直接さらされる半導体領域の電流経路体積や電流経路均一性によって決定される。 図3に示した半導体素子は、ノイズや静電気に対する電流経路均一性を特に高めたものである。
【0061】
図3は本発明の半導体集積回路装置の入出力素子または静電気保護素子を構成し、ゲート電極11を2箇所有するMOSTr.の平面図である。
【0062】
本発明の半導体集積回路装置の入出力素子または静電気保護素子は、半導体基板1表面付近にゲート電極11下のチャネル領域18と素子分離領域17により電気的に分離されたドレイン領域10を設け、チャネル領域18と素子分離領域17により電気的に分離されたソース領域13を2箇所設け、ドレイン領域10とソース領域13とゲート電極11それぞれに、電気的な配線をするためのコンタクト領域12を介してメタル電極14を設け、ここには図示していないが素子分離領域17に電気的な配線をするためのコンタクト領域を介してメタル電極を設け、ここには図示していないがゲート電極11と素子分離領域17はメタル電極14を介して電気的に接続され、ここには図示していないがソース領域13およびドレイン領域10およびチャネル領域18の下部の半導体領域は素子分離領域17と同一導電型を有し電気的にも素子分離領域17と接続されることにより構成されている。
【0063】
図3のようなレイアウト構成とした場合、ドレイン領域10と素子分離領域17との電気的分離は、ドレイン領域10のチャネル幅方向端部のジャンクションダイオードとドレイン領域10のチャネル長方向端部のゲート電極11の電界効果を有するジャンクションダイオードで担われている。
【0064】
一般に半導体集積回路装置の入出力素子や静電気保護素子は電流容量を確保するためそのチャネル幅は、200um程度から400um程度で構成されるので、チャネル幅方向端部のジャンクションダイオード(この後チャネル幅方向ダイオードと記す)のノイズや静電気の電流経路はチャネル長方向端部のゲート電極11の電界効果を有するジャンクションダイオード(この後チャネル長方向ダイオードと記す)の電流経路に比べて大幅に小さく構成されてしまう。この構成は、ノイズや静電気に対する電流経路均一性を悪くするものであり、チャネル幅方向ダイオードの分離耐圧がチャネル長方向ダイオードの分離耐圧より低い場合は、さらに電流経路均一性を悪化させることになり、半導体集積回路装置の入出力耐性を著しく悪化させるものである。
【0065】
そこでチャネル幅方向ダイオードの分離耐圧をチャネル長方向ダイオードの分離耐圧よりも高くする構成が考えられる。この方法はチャネル長方向ダイオードの電流電圧特性とチャネル幅方向ダイオードの電流電圧特性との関係における特定条件でのノイズや静電気に対する電流経路均一性を改善するものではあるが、耐圧を高くするための不純物濃度の低濃度化はドレイン領域10チャネル幅方向端部の電流容量低下をもたらしチャネル幅方向ダイオードの電流電圧特性に悪影響を内在させることとなる。
【0066】
この関係の概略図を図4に記した。チャネル長方向ダイオードの電流容量が大きくてもチャネル幅方向ダイオードの電流容量が小さいと、印可された静電気電流量をチャネル長方向ダイオードで流し出す前にチャネル幅方向ダイオードに電流が生じ、電流容量を超える電流になると破壊に至ってしまう現象の概要が示されている。
【0067】
つまりチャネル幅方向ダイオードの分離耐圧を高くすることだけでは、本質的なノイズや静電気の耐性の向上は望めない。チャネル長方向ダイオード特性とチャネル幅方向ダイオード特性の相関関係を踏まえた最適設計が必要である。
【0068】
事前に想定される半導体集積回路装置の実際の実装環境や使用環境でのノイズや静電気の電荷量と電流経路の抵抗値と容量値から、入出力素子または静電気保護素子に印可される全ての電圧あるいは電流条件でのチャネル長方向ダイオード特性とチャネル幅方向ダイオード特性の比較を行い、全ての条件でチャネル幅方向ダイオードが破壊に至らない構成にする必要がある。MOS型半導体集積回路装置の場合(特に最小加工幅が0.6umから3.0um、チャネル長方向ダイオード分離耐圧が6Vから40V、チャネル幅方向ダイオード分離耐圧がチャネル長方向ダイオード分離耐圧より3Vから10V高い場合)、入出力素子または静電気保護素子のチャネル長方向ダイオードの総和の幅は、の200umから400umにすると最適条件となる。
【0069】
こうした方法は入出力素子または静電気保護素子の面積を大幅に増加させ、またデバイス設計上大きな課題となり、半導体集積回路装置開発製造上のコストに悪影響を及ぼし好ましくない。
【0070】
図3に記した本発明の半導体集積回路装置の入出力素子と静電気保護素子の平面図には、チャネル長方向ダイオードとドレイン領域10のコンタクト領域12との最短距離である第2最小間隔22とチャネル幅方向ダイオードとドレイン領域10のコンタクト領域12との最短距離である第1最小間隔21とが記されている。本発明では、この第1最小間隔21と第2最小間隔22の長さの違いで、ノイズや静電気による電荷の大部分をチャネル長方向ダイオードから流し出す方法を見いだしたものである。
【0071】
前述してきたように、外部入力端子と直接接続しているドレイン領域10は、チャネル幅方向ダイオードとチャネル長方向ダイオードという異なる特性を有するノイズや静電気の電流経路が存在するため、ノイズや静電気の電流経路均一性を有することが困難である。しかし、本発明では、第1最小間隔21を第2最小間隔22より2倍以上大きく構成すると、ノイズや静電気の電流経路の大部分がチャネル長方向ダイオードに限定されるためチャネル幅方向ダイオードの電流容量を高くする必要が全く生じない。つまり、チャネル長方向ダイオードの電流容量を想定されるノイズや静電気の電流量より大きく設定すればノイズや静電気耐性が得られてしまう。この場合、従来200umから400um必要としていたチャネル長方向ダイオードの総和の幅は、100um程度以下で十分となる効果が得られた。また、第1最小間隔21を第2最小間隔22より1um程度以上大きく構成するだけでもチャネル長方向ダイオードの総和の幅は140μm以下で構成することが可能となった。
【0072】
ここでの、チャネル長方向ダイオードの総和の幅とはMOSTr.の場合、チャネル幅の総和である。
【0073】
また、図5に記したようなドレイン領域10をゲート電極11で囲んだ構成の半導体装置の場合、ドレイン領域10と素子分離領域17との電気的に分離は、チャネル長方向端部のゲート電極11の電界効果を有するジャンクションダイオードで保たれているためノイズや静電気の電流経路の均一性が得られている。しかし、チャネル幅方向の電流経路の体積は小さいままであるので第4最小間隔24は、第2最小間隔22より大きく構成する必要がある。
【0074】
また、ここでは図示しないが、ドレイン領域を囲む4方向全てにチャネル領域を有する半導体装置の場合は、コーナー部分の電流容量が小さくなるため、コーナー部分のコンタクト領域とコーナーとの距離は、チャネル長方向ダイオードとドレイン領域のコンタクト領域との最短距離よりも大きく設計する必要がある。
【0075】
図6(e)に示した本発明の半導体集積回路装置は、複数の電界効果型トランジスタから構成される半導体集積回路において、半導体基板31表面付近にCMOS型またはバイポーラ型回路素子を作り込み、回路素子を被膜する層間絶縁膜40上に設けられた第1のメタル配線50の上方部および側壁部に接し、第1のメタル配線50と上方部かあるいは側壁部の接面を介して電気的に接続された第2のメタル配線52を設け、第2のメタル配線52を0.1μm以上の加工幅で設け、第1のメタル配線50を2μm以上の加工幅で設けた。また、第2のメタル配線52を0.6um以上の膜厚で設け、第1のメタル配線50を0.8μm以上の膜厚で設けた。
【0076】
ここで、第2のメタル配線52は、0.5μm以上、10um程度以下の加工幅で設けてもこの技術は実現できるが、0.8μm以上、10μm程度以下の加工幅で設けても良い。
【0077】
さらに、第1のメタル配線50は、3μm以上、500μm程度以下の加工幅で設けてもこの技術は実現できるが、5μm以上、50μm程度以下の加工幅で設けても良い。
【0078】
また、第2のメタル配線52は、300nm以上、1μm程度以下の膜厚で設けてもこの技術は実現できるが、500nm以上、800nm程度以下の膜厚で設けても良い。
【0079】
また、第1のメタル配線50は、500nm以上、5um程度以下の膜厚で設けてもこの技術は実現できるが、1um以上、3um程度以下の膜厚で設けても良い。
【0080】
第1のメタル配線50と第2のメタル配線52との膜厚差は、第1のメタル配線50領域上のエッチングマスク材53と第2のメタル配線52とのエッチング選択比と膜厚比と第2のメタル配線52の加工精度によって決定される。
【0081】
また、第1のメタル配線層50は、第2のメタル配線層52に覆われているため、第2のメタル配線52のエッチングによる第1のメタル配線層50の膜減りは生じない。
【0082】
図6(a)〜(e)に示した本発明の半導体集積回路装置の製造方法において、
半導体基板表面付近にCMOS型またはバイポーラ型回路素子を作り込み回路素子を被膜する層間絶縁膜40を形成し、電気接続用の開口部43を絶縁膜に形成する第一の工程と、
層間絶縁膜40上に第1のメタル層を形成し、第1のメタル層上に第1エッチングマスク材51をパターンニングし、エッチングにより不要な領域の第1のメタル層を除去し、第1のメタル配線50を形成する第2の工程と、
第1エッチングマスク材51を除去し、第1のメタル配線50上および層間絶縁膜40上に第2のメタル層を形成し、第2のメタル層上に第2エッチングマスク材53をパターンニングし、第2のメタル層をエッチングにより不要な領域の第2のメタル層を除去し、第2のメタル配線層52を形成する第3の工程と、
第2エッチングマスク材53を除去した後、パッシベーション膜54を形成する第4の工程と、
を有する半導体集積回路装置の製造方法を用いた。
【0083】
また、半導体集積回路装置の製造方法の第2の工程において、
第1のメタル層をチタンまたはチタンナイトライド等の高融点金属層とアルミニウムを主体とする低抵抗導電材料層との積層構造で形成し、第1のメタル層上に第1エッチングマスク材51をパターンニングし、エッチングにより不要な領域を除去し、第1のメタル配線層50のアルミニウムを主体とする低抵抗導電材料層部分と第1のメタル配線層50の高融点金属層部分を形成する工程とし、
第3の工程において、第1エッチングマスク材51を除去し、第1のメタル配線層50上に第2のメタル層をチタンまたはチタンナイトライド等の高融点金属層とアルミニウムを主体とする低抵抗導電材料層との積層構造で形成し、第2エッチングマスク材53をパターンニングし、第2のメタル層をエッチングにより不要な領域を除去し、第2のメタル配線層52を形成する工程としても良い。
【0084】
また、半導体集積回路装置の製造方法の第1の工程の電気接続用の開口部43を層間絶縁膜40に形成する工程において
開口部43にタングステンまたはアルミニウムまたはカッパー等の導電材料を埋め込む工程を有する半導体集積回路装置の製造方法を用いる場合もある。
【0085】
また、図6(a)〜(e)に示した本発明の半導体集積回路装置の製造方法において、第1のメタル配線層50および第2のメタル配線層52の膜厚は例えば2.0umと0.8umのように、第1のメタル配線層50を厚く形成できる。このため、半導体集積回路装置を形成する場合、第1のメタル配線層50が存在する領域は許容電流量が大きく構成できる。つまり、大きな電流量が必要な配線に、第1のメタル配線層50を形成すると、小面積で配線層を構成できるので、半導体集積回路装置のチップサイズの縮小が可能となる。
【0086】
また、上記第2の工程で第1のメタル配線層50をエッチングにより形成する場合、第1のメタル配線層50と第1エッチングマスク材51との選択比と膜厚比が問題となる。第1のメタル層のエッチング量は20〜50%程度オーバーエッチされるように設定し、製造バラツキによるエッチング残りを防止する。この被エッチング材であるメタルの膜厚は厚く形成されているので総エッチング時間は大幅に長くなるが、第1エッチングマスク材51はエッチング終了時にも十分に残っている必要がある。つまり、第1エッチングマスク材51の被エッチング材に対する選択比が十分に大きいマスク材を使用するか、あるいは選択比が十分に大きくなるエッチング方法を用いるかのいずれかである。選択比が十分に大きくなるエッチング方法としては、リン酸等の酸性溶液の混合物等によるウエットエッチング、あるいは半導体基板側のバイアスを下げた、あるいは添加ガスを混入させた雰囲気を用いたドライエッチングが好ましい。
【0087】
一般的に、こうしたエッチング方法は加工精度のバラツキが非常に大きく、1um以下の微細な配線を用いることができないので、複数のメタル配線層を用途別に形成している。この場合、複数のメタル配線層とメタル配線層間を接続するコンタクトを形成するために3回のフォト工程が必要となる。
【0088】
しかしながら、本発明では、厚膜な配線は第1のメタル配線層50で、微細な配線は第2のメタル配線層52で形成でき、かつ一般的に用いられるメタル配線層間を接続するコンタクトを必要としないので2回のフォト工程で簡便に半導体集積回路装置を形成できる。
【0089】
図8に示した本発明の半導体装置は、複数の外部出力パッドと出力ドライバーと制御回路から構成される半導体集積回路装置の外部出力パッドと出力ドライバーの一部の概略断面図である。
【0090】
第1導電型半導体基板61表面付近にゲート電極67とゲート絶縁膜72により電気的に分離されたソース領域66と低濃度ドレイン領域65を設け、低濃度ドレイン領域65に囲まれた領域に高濃度ドレイン領域63を設け、低濃度ドレイン領域65の内側にウェル領域64を設け、低濃度ドレイン領域65の上方に厚い酸化膜62を設け、厚い酸化膜62と高濃度ドレイン領域63とゲート電極72の上方に層間絶縁膜69を介して高濃度ドレイン領域63に電気的に接続されたドレインメタル電極68を設け、ドレインメタル電極68上にパッド開口部71を有する保護膜70を設けた半導体集積回路装置において、パッド開口部71とゲート電極67との間隔を10μm以下にした。
【0091】
ワイヤーボンディングによる実装時、パッド開口部71からずれて保護膜70上の一部にワイヤーが打たれる場合がある。この場合、ボンディングによる衝撃ストレスが保護膜70、ゲート電極67、ゲート絶縁膜72、低濃度ドレイン領域65等々に印可され、トランジスタの電気的特性が変動する可能性がある。そこで、従来は、パッド開口部71とゲート電極67、ゲート絶縁膜72、低濃度ドレイン領域65等々との間隔をワイヤーボンディングのアライメント精度よりも大きい13μm程度に設定していた。このため、狭ピッチな多数の外部出力パッドを有する半導体集積回路装置の場合、外部出力パッドの近傍、特に隣接するパッドの間に出力ドライバーや保護回路等の素子をレイアウトすることができなかった。
【0092】
本発明では、ワイヤーボンディングされるドレインメタル電極68をパッド開口部近傍にレイアウトされた出力トランジスタの上方にまで延在させたため、ボンディングによる衝撃ストレスが出力トランジスタ上方に印可されても、ドレインメタル電極68が衝撃ストレスを吸収しトランジスタの電気的特性が損なわれない。そのため、パッド開口部71とゲート電極67との間隔を10μm以下にする事が可能となった。また、5μm程度以下にでも1μm程度以下にでも設定することができるが、外部からの静電気的ノイズ対策のため、実用上は6μm程度以下に設定することが望ましい。
【0093】
さらに、ワイヤーボンディングによる衝撃ストレスが最も大きいボンディングセンターは、パッド開口部に設定されるので、パッド開口部直下の厚い酸化膜62の下方にはドレインメタル電極68と同電位の低濃度ドレイン領域65とウェル領域64を設置し、ボンディングによる衝撃ストレスによる欠陥起因のリーク電流が発生することを防止した。
【0094】
また、ワイヤーボンディングによる衝撃ストレスはボンディングセンターに近づくほど大きくなるので、実使用上は、パッド開口部71とゲート電極67との間隔を1μmから3μm程度以上にすることが推奨される。
【0095】
一方、ワイヤーボンディングされるドレインメタル電極68と電気的に分離されたメタル電極73は、ボンディングによる衝撃ストレス耐性が乏しい保護膜70のみが上方に設置されているだけなので、パッド開口部71とメタル電極73との間隔は、ワイヤーボンディングのアライメント精度よりも大きい12μm程度以上に設定することが望ましい。
【0096】
また、ボンディングによる衝撃ストレス耐性をより高めるために、ドレインメタル電極58を1.5μmから3μmの膜厚で設けても良い。また、金属膜の積層構造でも良い。また、ドレインメタル電極68を銅を含む金属で設けた。例えば、アルミシリコンカッパー合金や、カッパー、がある。
【0097】
本発明の図8は、外部接続パッド領域と出力ドライバーを示しているが、本説明は、外部接続パッド領域近傍に素子が設置できることを可能としたものであるため、外部接続パッド領域近傍に設置する素子は、保護素子でも、制御用の素子でも問題はない。
【0098】
また、図8は、外部接続パッド領域一部分を示している。パッド開口部71を中心にして、上下左右の4辺に同様な構成をすることが好ましい。また、同心円上に設置することも、8角形型に設置することも、2辺のみ設置すること、3辺のみ設置することも、1辺のみ設置すること可能である。
【0099】
またこの発明は、192bitの出力ドライバーを有するサーマルヘッドドライバー用ICに用いるとその効果は絶大である。
【0100】
ここまでに説明してきた各実施例は、いずれも別の実施例と合わせて用いることが可能である。
【0101】
【発明の効果】
この発明は、以上説明したように、半導体集積回路装置において、入出力回路用トランジスタの静電気的耐性を高めることができるため、小さいチャネル幅で高い信頼性を有する入出力保護回路を容易に形成できる。このため、チップサイズを縮小化による製造コストの削減効果がある。
【0102】
また本発明は、以上説明したように、半導体集積回路装置において、メタル配線を2回のフォト工程とエッチング工程で部分的に厚膜化する事を可能にしたため、簡単な工程で膜厚、加工幅の制御性の良いメタル配線を容易に形成できる。このため、製造コストを小さくし、チップサイズを縮小化する効果がある。
【0103】
また本発明は、以上説明したように、半導体集積回路装置において、外部接続パッド領域近傍に素子が設置できることを可能としたものであるためチップサイズの小型化が容易に実現できる。このため、チップサイズ縮小化による製造コストの削減効果がある。
【図面の簡単な説明】
【図1】本発明の半導体集積回路装置概略平面図である。
【図2】従来の半導体集積回路装置の概略平面図である。
【図3】本発明の半導体集積回路装置概略平面図である。
【図4】本発明の半導体集積回路装置の電圧電流特性図である。
【図5】本発明の半導体集積回路装置概略平面図である。
【図6】本発明の半導体集積回路装置の製造工程順概略断面図である。
【図7】従来の半導体集積回路装置の製造工程順概略断面図である。
【図8】本発明の半導体集積回路装置概略断面図である。
【図9】従来の半導体集積回路装置の概略断面図である。
【符号の説明】
1 半導体基板領域
10 ドレイン領域
11 ゲート電極
12 コンタクト領域
13 ソース領域
14 メタル電極
17 素子分離領域
18 チャネル領域
21 第1最小間隔
22 第2最小間隔
23 第3最小間隔
24 第4最小間隔
31 半導体基板
40 層間絶縁膜
42 保護膜
43 電気接続用の開口部
44 配線層
45 エッチングマスク材
46 メタル配線
50 第1のメタル配線層
51 第1エッチングマスク材
52 第2のメタル配線層
53 第2エッチングマスク材
61 半導体基板
62 厚い酸化膜
63 高濃度ドレイン領域
64 ウェル領域
65 低濃度ドレイン領域
66 ソース領域
67 ゲート電極
68 ドレインメタル電極
69 層間絶縁膜
70 保護膜
71 パッド開口部
72 ゲート酸化膜
73 メタル配線
[0001]
[Field of the Invention]
The present invention relates to a semiconductor integrated circuit device, a semiconductor device, and a method for manufacturing the semiconductor integrated circuit device.
[0002]
BACKGROUND OF THE INVENTION
The present invention relates to a field effect type semiconductor integrated circuit device and a method for manufacturing the semiconductor integrated circuit device, and more particularly to a driver IC for driving a liquid crystal, a thermal paper resistance, etc., and a power source control IC for a portable device.
[0003]
The present invention also relates to a semiconductor integrated circuit device incorporating a metal wiring having a large current amount per unit width. In particular, it is suitable for a semiconductor integrated circuit device having an output terminal with a narrow pitch.
[0004]
[Prior art]
In the conventional semiconductor integrated circuit device, the gate electrode 11 side end in the channel length direction of the drain region 10 of the transistor constituting the input / output circuit, the end of the contact region 12 electrically connecting the drain region 10 and the metal electrode 14 are provided. The second minimum distance 22 and the third minimum distance 23 between the end opposite to the gate electrode 11 in the channel length direction and the end of the contact region 12 that electrically connects the drain region 10 and the metal electrode 14, The first minimum distance 21 between the end of the drain region 10 of the transistor constituting the input / output circuit in the channel width direction and the end of the contact region 12 that electrically connects the drain region 10 and the metal is provided relatively small. .
[0005]
An example of an input / output circuit transistor of a conventional semiconductor integrated circuit device is shown in FIG. FIG. 2 is a plan view of an insulated gate field effect transistor.
[0006]
The transistor shown in FIG. 2 is provided with a contact region 12 in each of a drain region 10 and a source region 13 that are electrically separated by a gate electrode 11 electrically connected to a metal electrode 16. Each is electrically connected to each of the metal electrodes 14 and 15 to obtain desired electrical characteristics.
[0007]
Since this transistor is directly connected to the input / output terminal, noise from the outside is directly applied to the transistor, and thus the transistor has excellent characteristics of noise resistance from outside. As the method, it has been well known that the second minimum interval is increased, the channel width is increased, or the channel width is decreased.
[0008]
Further, the conventional semiconductor integrated circuit device uses a thick aluminum silicon when using a metal wiring with a large amount of current per unit width, or uses an aluminum copper silicon or copper having a high electromigration resistance, or A method such as using laminated metal wiring has been used.
[0009]
An example of a conventional semiconductor integrated circuit device is shown in FIG. FIG. 7C is a cross-sectional view of an insulated gate field effect type semiconductor integrated circuit device using a thick metal wiring.
[0010]
In a semiconductor integrated circuit device composed of a plurality of field effect transistors, a metal wiring 46 patterned on an interlayer insulating film 40 covering a circuit element provided in the vicinity of the surface of a semiconductor substrate has a thickness of about 1 μm to 3 μm. The protective film 42 is provided by coating the interlayer insulating film 40 and the metal wiring 46.
[0011]
An example of a conventional method for manufacturing a semiconductor integrated circuit device is shown in FIGS. As shown in FIG. 7A, a circuit element is formed near the surface of the semiconductor substrate 31 to form an interlayer insulating film 40 that covers the circuit element, and an opening 43 for electrical connection is formed in the interlayer insulating film 40. In the first step, as shown in FIG. 7B, a wiring layer 44 is formed on the interlayer insulating film 40 with a thick film thickness, and an etching mask material 45 is patterned on the wiring layer 44 to form a wiring layer. Etch 44 is used to remove the wiring layer 44 in an unnecessary region and form the metal wiring 46, and as shown in FIG. 7C, the etching mask material 45 is removed and the metal wiring 46 is removed. A method of manufacturing a semiconductor integrated circuit device has been provided in which a protective film 42 is formed on the upper and interlayer insulating films 40 and an opening is formed in the external terminal connection portion.
[0012]
Further, as shown in FIG. 9, the conventional semiconductor integrated circuit device has a source region 56 and a low concentration drain that are electrically separated by a gate electrode 67 and a gate insulating film 62 in the vicinity of the surface of the first conductivity type semiconductor substrate 61. A region 55 is provided, a high concentration drain region 53 is provided in a region surrounded by the low concentration drain region 55, a well region 54 is provided inside the low concentration drain region 55, and a thick oxide film 52 is formed above the low concentration drain region. A drain metal electrode 58 electrically connected to the high-concentration drain region 53 via the interlayer insulating film 59 is provided above the thick oxide film 52, and a protective film 60 having a pad opening 61 on the drain metal electrode 58. Is provided, and the space between the pad opening 61 and the gate electrode 57 is sufficiently widened so that impact stress during mounting by wire bonding is directly applied to the element. Strange design has been made. Further, the gap between the drain metal electrode 58 to be wire-bonded and the metal electrode 63 electrically isolated from the pad opening 61 is sufficiently widened, and impact stress during mounting by wire bonding causes the protective film 60 on the metal electrode 63 to be affected. It was designed not to be directly applied to.
[0013]
[Problems to be solved by the invention]
However, the conventional semiconductor integrated circuit device has the following problems.
That is, in the case of the insulated gate field effect semiconductor device shown in FIG. 2, in order to obtain desired noise resistance (including electrostatic resistance), it is necessary to design the channel width to be large. It was difficult to reduce the size.
[0014]
Further, when there are many input / output terminals, an increase in chip size as a semiconductor integrated circuit device has significantly increased manufacturing costs.
[0015]
Further, the conventional semiconductor integrated circuit device has the following problems.
That is, in the case of the insulated gate field effect semiconductor integrated circuit device using the thick metal wiring shown in FIG. 7, when the metal wiring is selectively removed by etching, the etching mask material and the metal wiring to be etched Therefore, when the metal wiring is formed thick, the thickness of the etching mask material is at least 1.5 times the selection ratio from the metal wiring film thickness in consideration of the in-plane distribution of the film thickness of the etching mask material. It is necessary to set to 0 times. For this reason, it is difficult to form a fine processing width of the metal wiring.
[0016]
Also, in the case of a method such as using aluminum copper silicon or copper having high electromigration resistance for metal wiring or using laminated metal wiring, the electromigration resistance is significantly improved, the processing accuracy is improved, and the manufacturing cost is reduced. It was difficult.
[0017]
Further, the conventional semiconductor integrated circuit device has the following problems.
That is, in the case of the conventional insulated gate field effect semiconductor device shown in FIG. 9, the design is such that the impact stress during mounting by wire bonding is not directly applied to the protective film on the metal electrodes having different elements and potentials. For this reason, it has been difficult to reduce the chip size of the semiconductor integrated circuit device.
[0018]
Further, it has been impossible to lay out elements such as an output driver and a protective circuit between adjacent driver output terminals at a narrow pitch.
[0019]
Further, when there are many input / output terminals, an increase in chip size as a semiconductor integrated circuit device has significantly increased manufacturing costs.
[0020]
[Means for Solving the Problems]
Therefore, the present invention uses the following means in order to solve the above problems.
[0021]
In a semiconductor integrated circuit composed of a plurality of MOS field effect transistors,
The first minimum distance between the channel width direction end of the drain region of the MOS transistor constituting the input / output circuit and the contact region end electrically connecting the drain and the metal is defined as the MOS transistor constituting the input / output circuit. The drain region is provided larger than the second minimum distance between the gate electrode side end in the channel length direction and the contact region end electrically connecting the drain and the metal.
[0022]
In addition, the first minimum interval is set to be 1 μm or more larger than the second minimum interval.
[0023]
Further, the MOS transistor is composed of an off-type transistor that is always in an off state and an input-type transistor that receives an input signal.
[0024]
Further, the MOS transistor is composed of an off-type transistor that is always in an off state and an output-type transistor that outputs an output signal.
[0025]
Further, the total channel width of the MOS transistors electrically connected to the same input / output terminal is 140 μm or less.
[0026]
Further, the first minimum distance between the channel width direction end of the drain region of the MOS transistor and the end of the contact region that electrically connects the drain and the metal is the channel of the drain region of the MOS transistor constituting the input / output circuit. It was set larger than the third minimum distance between the end portion on the opposite side to the gate electrode in the long direction and the contact region end portion for electrically connecting the drain and the metal. In addition, the first minimum interval is set to be 1 μm or more larger than the third minimum interval.
[0027]
Further, the MOS transistor is composed of an off-type transistor that is always in an off state and an input-type transistor that receives an input signal.
[0028]
Further, the MOS transistor is composed of an off-type transistor that is always in an off state and an output-type transistor that outputs an output signal.
[0029]
Further, the total channel width of the MOS transistors electrically connected to the same input / output terminal is 140 μm or less.
[0030]
Therefore, the present invention uses the following means in order to solve the above problems.
[0031]
In a semiconductor integrated circuit composed of a plurality of field effect transistors,
A second wiring that is in contact with an upper portion and a side wall portion of the first wiring and is electrically connected via a contact surface between the first wiring and the upper portion of the first wiring or both the upper portion and the side wall portion is provided.
[0032]
The second wiring is provided with a processing width of 0.1 μm or more, and the first wiring is provided with a processing width of 3 μm or more.
[0033]
The second wiring was provided with a thickness of 300 nm or more, and the first wiring was provided with a thickness of 1 μm or more.
[0034]
In the method for manufacturing a semiconductor integrated circuit device of the present invention,
Forming a circuit element near the surface of the semiconductor substrate, forming an insulating film for coating the circuit element, and forming an opening for electrical connection in the insulating film;
Forming a first wiring layer on the insulating film, patterning an etching mask material on the first wiring layer, etching the first wiring layer to remove the first wiring layer in an unnecessary region; A second step of forming a first wiring;
The etching mask material is removed, a second wiring layer is formed on the first wiring and the insulating film, the etching mask material is patterned on the second wiring layer, and the second wiring layer is etched. A method of manufacturing a semiconductor integrated circuit device having a third step of removing the second wiring layer in an unnecessary region and forming a second wiring is used.
[0035]
In the second step of the method of manufacturing a semiconductor integrated circuit device,
The first wiring layer is formed with a laminated structure of a refractory metal layer such as titanium or titanium nitride and a conductive material layer mainly composed of aluminum, and an etching mask material is patterned on the first wiring layer. The conductive material layer mainly composed of aluminum is removed by etching the conductive material layer mainly composed of aluminum, and the high melting point of the conductive material layer mainly composed of aluminum in the first wiring and the first wiring layer is removed. As a process of forming the metal layer portion,
In the third step, the etching mask material is removed, and a second wiring layer is formed on the conductive material layer portion mainly composed of aluminum of the first wiring and the refractory metal layer portion of the first wiring layer. The etching mask material is patterned, and the second wiring layer is etched to remove the second wiring layer in the unnecessary region and the refractory metal layer portion of the first wiring layer in the unnecessary region, It was set as the process of forming.
[0036]
In the step of forming an opening for electrical connection in the insulating film in the first step of the method for manufacturing a semiconductor integrated circuit device
A method of manufacturing a semiconductor integrated circuit device having a step of filling a conductive material such as tungsten, aluminum, or copper in the opening is used.
[0037]
Therefore, the present invention uses the following means in order to solve the above problems.
[0038]
A source region and a low concentration drain region electrically isolated by a gate electrode and a gate insulating film are provided near the surface of the first conductivity type semiconductor substrate, and a high concentration drain region is provided in a region surrounded by the low concentration drain region. A well region is provided inside the concentration drain region, a thick oxide film is provided above the low concentration drain region, and the high concentration drain region is electrically connected to the thick oxide film, the high concentration drain region, and the gate electrode via an interlayer insulating film. In the semiconductor integrated circuit device in which the drain metal electrode connected to each other and the protective film having the pad opening on the drain metal electrode are provided, the distance between the pad opening and the gate electrode is set to 10 μm or less.
[0039]
Further, the distance between the pad opening and the metal wiring was set to 12 μm or more.
[0040]
Further, a low concentration drain region and a well region are provided below the pad opening.
[0041]
The drain metal electrode was provided with a film thickness of 1.5 μm to 3 μm.
[0042]
Moreover, the drain metal electrode was provided with the metal containing copper.
[0043]
Further, the gap between the pad opening and the gate electrode was set to 1 μm or more.
[0044]
【Example】
Embodiments of the present invention will be described below with reference to the drawings.
[0045]
The semiconductor integrated circuit device of the present invention shown in FIG. 1 is a transistor used in an input / output circuit of a semiconductor integrated circuit composed of a plurality of field effect transistors. And the first minimum distance 21 between the end of the contact region 12 for electrically connecting the metal and the metal.
[0046]
Hereinafter, a semiconductor integrated circuit device of the present invention will be described in detail with reference to the drawings.
[0047]
FIG. 1 is a plan view of a transistor constituting an input / output circuit of a semiconductor integrated circuit device of the present invention.
[0048]
In the transistor shown in FIG. 1, a contact region 12 is provided in each of a drain region 10 and a source region 13 that are electrically separated by a gate electrode 11, and the drain region 10 and the source region 13 are electrically connected to metal electrodes 14 and 15, respectively. To obtain desired electrical characteristics. Since this transistor is directly connected to the input / output terminal, noise from the outside is directly applied to the transistor, and thus the transistor has excellent characteristics of noise resistance from outside.
[0049]
In the present invention, the first minimum distance 21 between the end of the drain region 10 in the channel width direction and the end of the contact region 12 that electrically connects the drain region 10 to the metal is defined as the gate electrode in the channel length direction of the drain region 10. 11 side end, drain region 10 and metal electrode 14 are electrically connected to the end of contact region 12 second minimum distance 22 and channel length direction opposite to gate electrode 11, drain region 10 and metal Because it is provided larger than the third minimum distance 23 with the end of the contact region 12 that electrically connects the electrode 14,
The locality of the overcurrent generated when electrostatic noise is applied to the drain region 10 can be reduced, and the breakdown of the transistor due to local heat generation can be suppressed.
[0050]
Conventionally, as the technique, it is well known that the second minimum interval 22 is increased or the channel width is increased. In the conventional technique, in order to obtain a practically preferable electrostatic resistance, for example, The second minimum distance 22 between the end of the drain region 10 in the channel length direction on the side of the gate electrode 11 and the end of the contact region 12 of the drain region 10, the end opposite to the gate electrode 11, and the end of the contact region 12 of the drain region 10 Even when the third minimum distance 23 between the transistors is set to about 7 μm or more, it is necessary to configure the total channel width of the transistors electrically connected to the same input / output terminal to be 200 μm or more.
[0051]
However, when the first minimum interval 21 between the channel width direction end of the drain region 10 and the end of the contact region 12 of the drain region 10 is set larger than the second minimum interval 22 and the third minimum interval 23, Even if the second minimum interval 22 and the third minimum interval 23 are about 7 μm, it is possible to configure the total channel width of transistors electrically connected to the same input / output terminal to be 140 μm or less. Further, although it depends on a difference in mounting conditions, a device, and a process configuration, it can be configured to be about 120 μm or less or about 100 μm or less. Further, if the first minimum interval 21 is made approximately 1 μm larger than the second minimum interval 22 and the third minimum interval 23, the effect is further increased. Further, when the phenomenon that determines the static drain withstand voltage of the transistor is the junction breakdown between the drain and the semiconductor substrate region 1, the relationship between the first minimum interval 21 and the third minimum interval 23 affects the electrostatic resistance. To make it larger. In addition, when the phenomenon that determines the static drain withstand voltage of the transistor is the surface breakdown caused by the gate electrode, the relationship between the first minimum interval 21 and the second minimum interval 22 has a greater influence on the electrostatic resistance. To do.
[0052]
Up to this point, an embodiment effective when the power supply voltage is about 3 V or less, about 5 V or less, or about 7 V or less has been described. However, the present invention can achieve the same effect when the power supply voltage is about 7 V or more and about 40 V or less. It is done. A similar effect can be obtained when the voltage is about 40 V or more.
[0053]
However, in the case of a transistor having an LDD structure having a side spacer on the side wall of the gate electrode 11 used when the power supply voltage or the applied electric field is large, the second minimum interval 22 and the third minimum interval rather than the first minimum interval 21 are used. In some cases, the electrostatic resistance becomes higher when the interval 23 is set larger.
[0054]
In addition, when the static drain breakdown voltages on the four sides of the outer periphery of the drain region 10 are approximately the same, the effect of the present invention is further increased.
[0055]
Furthermore, when electrostatic noise is applied, it is known that the parasitic bipolar transistor composed of the drain region 10, the semiconductor substrate region 1, and the source region 13 causes the noise charge to escape to the ground potential. The effect of the present invention is significant by increasing the distance between the end of the drain region 10 and the contact region 12 in the vicinity of the parasitic bipolar transistor having a small current capacity leading to breakdown. Such an effect becomes remarkable when the power supply voltage is between 20V and 40V.
[0056]
That is, the essence of the present invention is that overcurrent is prevented from flowing locally in a region having high resistance when electrostatic noise is applied.
[0057]
The effect of the conductivity type of the transistor of the present invention is large when it is an N-channel type, but a certain degree of effect is also obtained when it is a P-channel type.
[0058]
FIG. 3 shows another embodiment of the present invention. This will be described in detail with reference to the drawings.
[0059]
When configuring a semiconductor integrated circuit device, an input / output element and an electrostatic protection element are connected to the external connection terminal. These elements have some resistance against external noise and static electricity. In order to provide such resistance, the current capacity of the current path for noise and static electricity is increased, or a path for discharging noise and static electricity to the power supply terminal (VDDorVSS) by an electrostatic protection element such as a diode or a bipolar transistor is provided. The present invention has an effect of increasing current capacity against surge and static electricity of an input / output element (particularly a MOS transistor) and an electrostatic protection element (particularly a gate-off type MOS transistor).
[0060]
The noise and static electricity resistance of a MOS transistor (hereinafter referred to as MOS Tr.) Is generally determined by the current capacity of a parasitic diode and a parasitic bipolar transistor (hereinafter referred to as parasitic bipolar Tr.). Parasitic diodes and parasitic bipolar Tr. The current capacity is determined by the current path volume and current path uniformity of the semiconductor region exposed directly to the external input. The semiconductor element shown in FIG. 3 has particularly improved current path uniformity against noise and static electricity.
[0061]
FIG. 3 shows an MOSTr. 2 which constitutes an input / output element or an electrostatic protection element of the semiconductor integrated circuit device of the present invention and has two gate electrodes 11. FIG.
[0062]
The input / output element or electrostatic protection element of the semiconductor integrated circuit device of the present invention is provided with a drain region 10 electrically isolated by a channel region 18 and an element isolation region 17 under the gate electrode 11 in the vicinity of the surface of the semiconductor substrate 1. Two source regions 13 electrically isolated by the region 18 and the element isolation region 17 are provided, and the drain region 10, the source region 13, and the gate electrode 11 are respectively connected via the contact region 12 for electrical wiring. A metal electrode 14 is provided. Although not shown here, a metal electrode is provided via a contact region for electrical wiring in the element isolation region 17. Although not shown here, the gate electrode 11 and the element are provided. The isolation region 17 is electrically connected via the metal electrode 14, and although not shown here, the source region 13 and the drain region 10. Lower semiconductor region and the channel region 18 is constructed by connecting an element isolation region 17 to electrically have the same conductivity type and the element isolation region 17.
[0063]
In the layout configuration as shown in FIG. 3, the electrical isolation between the drain region 10 and the element isolation region 17 is performed by the junction diode at the end of the drain region 10 in the channel width direction and the gate at the end of the drain region 10 in the channel length direction. The electrode 11 is carried by a junction diode having a field effect.
[0064]
In general, input / output elements and electrostatic protection elements of a semiconductor integrated circuit device have a channel width of about 200 μm to 400 μm in order to ensure current capacity. Therefore, a junction diode (hereinafter referred to as channel width direction) is formed. The current path of noise and static electricity (referred to as a diode) is significantly smaller than the current path of a junction diode (hereinafter referred to as a channel length direction diode) having a field effect of the gate electrode 11 at the end of the channel length direction. End up. This configuration degrades the current path uniformity against noise and static electricity. If the isolation voltage of the channel width direction diode is lower than the isolation voltage of the channel length direction diode, the current path uniformity will be further deteriorated. This significantly deteriorates the input / output tolerance of the semiconductor integrated circuit device.
[0065]
Therefore, a configuration in which the isolation breakdown voltage of the channel width direction diode is higher than the isolation breakdown voltage of the channel length direction diode is conceivable. Although this method improves the current path uniformity against noise and static electricity under specific conditions in the relationship between the current-voltage characteristics of the channel length direction diode and the current-voltage characteristics of the channel width direction diode, Lowering the impurity concentration results in a decrease in the current capacity at the end of the drain region 10 in the channel width direction, and adversely affects the current-voltage characteristics of the channel width direction diode.
[0066]
A schematic diagram of this relationship is shown in FIG. Even if the current capacity of the channel length direction diode is large, if the current capacity of the channel width direction diode is small, a current is generated in the channel width direction diode before the applied electrostatic current amount flows out by the channel length direction diode, and the current capacity is reduced. An outline of the phenomenon that causes destruction when the current exceeds the value is shown.
[0067]
That is, it is not possible to improve the resistance to noise or static electricity by simply increasing the isolation voltage of the diode in the channel width direction. Optimal design is necessary based on the correlation between the channel length direction diode characteristics and the channel width direction diode characteristics.
[0068]
All voltages applied to the input / output element or electrostatic protection element based on the expected amount of noise and static electricity in the actual mounting environment and usage environment of the semiconductor integrated circuit device and the resistance and capacitance values of the current path Alternatively, it is necessary to compare the channel length direction diode characteristics and the channel width direction diode characteristics under current conditions, and to make the channel width direction diode not to be destroyed under all conditions. In the case of a MOS type semiconductor integrated circuit device (in particular, the minimum processing width is 0.6 to 3.0 μm, the channel length direction diode isolation withstand voltage is 6 to 40 V, and the channel width direction diode isolation withstand voltage is 3 to 10 V from the channel length direction diode isolation withstand voltage. If the total width of the channel length direction diodes of the input / output element or the electrostatic protection element is 200 um to 400 um, the optimum condition is obtained.
[0069]
Such a method is not preferable because it greatly increases the area of the input / output element or the electrostatic protection element and becomes a major problem in device design, which adversely affects the cost of developing and manufacturing the semiconductor integrated circuit device.
[0070]
FIG. 3 is a plan view of the input / output element and the electrostatic protection element of the semiconductor integrated circuit device of the present invention shown in FIG. 3, the second minimum distance 22 being the shortest distance between the channel length direction diode and the contact region 12 of the drain region 10. A first minimum distance 21 that is the shortest distance between the channel width direction diode and the contact region 12 of the drain region 10 is indicated. In the present invention, a method has been found in which most of the charge due to noise or static electricity is caused to flow out of the channel length direction diode by the difference in length between the first minimum interval 21 and the second minimum interval 22.
[0071]
As described above, the drain region 10 directly connected to the external input terminal has noise and static current paths having different characteristics, that is, a channel width direction diode and a channel length direction diode. It is difficult to have path uniformity. However, in the present invention, if the first minimum interval 21 is configured to be more than twice as large as the second minimum interval 22, most of the current path of noise and static electricity is limited to the channel length direction diode, so that the current of the channel width direction diode There is no need to increase the capacity. That is, if the current capacity of the channel length direction diode is set larger than the expected noise or static electricity amount, noise and static electricity resistance can be obtained. In this case, the effect that the width of the sum of the channel length direction diodes conventionally required from 200 μm to 400 μm is about 100 μm or less is sufficient. In addition, the total width of the channel length direction diodes can be configured to be 140 μm or less simply by configuring the first minimum interval 21 to be greater than the second minimum interval 22 by about 1 μm or more.
[0072]
Here, the total width of the diodes in the channel length direction is the MOSTr. Is the sum of the channel widths.
[0073]
In the case of a semiconductor device having a structure in which the drain region 10 is surrounded by the gate electrode 11 as shown in FIG. 5, the drain region 10 and the element isolation region 17 are electrically separated from each other by the gate electrode in the channel length direction end. 11 is maintained by a junction diode having an electric field effect, and the uniformity of the current path of noise and static electricity is obtained. However, since the volume of the current path in the channel width direction remains small, the fourth minimum interval 24 needs to be configured larger than the second minimum interval 22.
[0074]
Although not shown here, in the case of a semiconductor device having channel regions in all four directions surrounding the drain region, the current capacity of the corner portion becomes small. Therefore, the distance between the contact region of the corner portion and the corner is the channel length. It is necessary to design larger than the shortest distance between the direction diode and the contact region of the drain region.
[0075]
The semiconductor integrated circuit device of the present invention shown in FIG. 6E is a semiconductor integrated circuit composed of a plurality of field effect transistors, and a CMOS type or bipolar type circuit element is formed near the surface of the semiconductor substrate 31. It is in contact with the upper portion and side wall portion of the first metal wiring 50 provided on the interlayer insulating film 40 that covers the element, and electrically through the first metal wiring 50 and the upper portion or the contact surface of the side wall portion. The connected second metal wiring 52 is provided, the second metal wiring 52 is provided with a processing width of 0.1 μm or more, and the first metal wiring 50 is provided with a processing width of 2 μm or more. Further, the second metal wiring 52 is provided with a film thickness of 0.6 μm or more, and the first metal wiring 50 is provided with a film thickness of 0.8 μm or more.
[0076]
Here, the second metal wiring 52 can be provided with a processing width of 0.5 μm or more and about 10 μm or less, but may be provided with a processing width of about 0.8 μm or more and about 10 μm or less.
[0077]
Further, this technique can be realized even if the first metal wiring 50 is provided with a processing width of about 3 μm or more and about 500 μm or less, but it may be provided with a processing width of about 5 μm or more and about 50 μm or less.
[0078]
Further, the second metal wiring 52 can be provided with a film thickness of 300 nm or more and about 1 μm or less, but this technique can be realized, but it may be provided with a film thickness of about 500 nm or more and 800 nm or less.
[0079]
In addition, this technique can be realized even if the first metal wiring 50 is provided with a film thickness of 500 nm or more and about 5 μm or less, but it may be provided with a film thickness of 1 μm or more and about 3 μm or less.
[0080]
The difference in film thickness between the first metal wiring 50 and the second metal wiring 52 is that the etching selectivity between the etching mask material 53 and the second metal wiring 52 on the first metal wiring 50 region and the film thickness ratio are It is determined by the processing accuracy of the second metal wiring 52.
[0081]
Further, since the first metal wiring layer 50 is covered with the second metal wiring layer 52, the film thickness of the first metal wiring layer 50 due to the etching of the second metal wiring 52 does not occur.
[0082]
In the method for manufacturing the semiconductor integrated circuit device of the present invention shown in FIGS.
Forming a CMOS type or bipolar type circuit element in the vicinity of the semiconductor substrate surface, forming an interlayer insulating film 40 for coating the circuit element, and forming an opening 43 for electrical connection in the insulating film;
A first metal layer is formed on the interlayer insulating film 40, a first etching mask material 51 is patterned on the first metal layer, and an unnecessary region of the first metal layer is removed by etching. A second step of forming the metal wiring 50,
The first etching mask material 51 is removed, a second metal layer is formed on the first metal wiring 50 and the interlayer insulating film 40, and the second etching mask material 53 is patterned on the second metal layer. A third step of removing the unnecessary second metal layer by etching the second metal layer and forming the second metal wiring layer 52;
A fourth step of forming a passivation film 54 after removing the second etching mask material 53;
A method for manufacturing a semiconductor integrated circuit device having the above is used.
[0083]
In the second step of the method of manufacturing a semiconductor integrated circuit device,
The first metal layer is formed with a laminated structure of a high-melting point metal layer such as titanium or titanium nitride and a low-resistance conductive material layer mainly composed of aluminum, and a first etching mask material 51 is formed on the first metal layer. A step of patterning, removing unnecessary regions by etching, and forming a low-resistance conductive material layer portion mainly composed of aluminum of the first metal wiring layer 50 and a refractory metal layer portion of the first metal wiring layer 50 age,
In the third step, the first etching mask material 51 is removed, and the second metal layer is formed on the first metal wiring layer 50 as a low resistance mainly composed of a refractory metal layer such as titanium or titanium nitride and aluminum. It is also possible to form the second metal wiring layer 52 by forming a laminated structure with a conductive material layer, patterning the second etching mask material 53, removing unnecessary regions of the second metal layer by etching. good.
[0084]
In the step of forming the opening 43 for electrical connection in the interlayer insulating film 40 in the first step of the method for manufacturing the semiconductor integrated circuit device
In some cases, a method of manufacturing a semiconductor integrated circuit device having a step of embedding a conductive material such as tungsten, aluminum, or copper in the opening 43 may be used.
[0085]
In the method for manufacturing the semiconductor integrated circuit device of the present invention shown in FIGS. 6A to 6E, the film thicknesses of the first metal wiring layer 50 and the second metal wiring layer 52 are, for example, 2.0 μm. The first metal wiring layer 50 can be formed thick as 0.8 um. Therefore, when forming a semiconductor integrated circuit device, the region where the first metal wiring layer 50 exists can be configured with a large allowable current amount. In other words, if the first metal wiring layer 50 is formed on a wiring that requires a large amount of current, the wiring layer can be configured with a small area, so that the chip size of the semiconductor integrated circuit device can be reduced.
[0086]
Further, when the first metal wiring layer 50 is formed by etching in the second step, the selectivity and the film thickness ratio between the first metal wiring layer 50 and the first etching mask material 51 become a problem. The etching amount of the first metal layer is set so as to be over-etched by about 20 to 50%, thereby preventing etching residue due to manufacturing variations. Since the metal as the material to be etched is formed thick, the total etching time is significantly increased, but the first etching mask material 51 needs to remain sufficiently at the end of etching. That is, either a mask material having a sufficiently high selection ratio of the first etching mask material 51 to the material to be etched is used, or an etching method in which the selection ratio is sufficiently large is used. As an etching method with a sufficiently high selectivity, wet etching with a mixture of an acidic solution such as phosphoric acid, or dry etching using an atmosphere in which the bias on the semiconductor substrate side is lowered or an additive gas is mixed is preferable. .
[0087]
Generally, such an etching method has a very large variation in processing accuracy, and a fine wiring of 1 μm or less cannot be used. Therefore, a plurality of metal wiring layers are formed according to applications. In this case, three photo processes are required to form a contact connecting a plurality of metal wiring layers and metal wiring layers.
[0088]
However, in the present invention, the thick wiring can be formed by the first metal wiring layer 50 and the fine wiring can be formed by the second metal wiring layer 52, and a contact for connecting the generally used metal wiring layers is required. Therefore, the semiconductor integrated circuit device can be easily formed by two photo processes.
[0089]
The semiconductor device of the present invention shown in FIG. 8 is a schematic sectional view of a part of an external output pad and an output driver of a semiconductor integrated circuit device composed of a plurality of external output pads, an output driver, and a control circuit.
[0090]
A source region 66 and a low concentration drain region 65 electrically isolated by a gate electrode 67 and a gate insulating film 72 are provided near the surface of the first conductivity type semiconductor substrate 61, and a high concentration is provided in a region surrounded by the low concentration drain region 65. A drain region 63 is provided, a well region 64 is provided inside the low concentration drain region 65, a thick oxide film 62 is provided above the low concentration drain region 65, and the thick oxide film 62, the high concentration drain region 63, and the gate electrode 72 A semiconductor integrated circuit device in which a drain metal electrode 68 electrically connected to the high concentration drain region 63 via an interlayer insulating film 69 is provided above, and a protective film 70 having a pad opening 71 is provided on the drain metal electrode 68. , The distance between the pad opening 71 and the gate electrode 67 was 10 μm or less.
[0091]
At the time of mounting by wire bonding, the wire may be struck on a part of the protective film 70 out of the pad opening 71. In this case, impact stress due to bonding may be applied to the protective film 70, the gate electrode 67, the gate insulating film 72, the low-concentration drain region 65, and the like, and the electrical characteristics of the transistor may vary. Therefore, conventionally, the distance between the pad opening 71 and the gate electrode 67, the gate insulating film 72, the low-concentration drain region 65, and the like has been set to about 13 μm, which is larger than the alignment accuracy of wire bonding. Therefore, in the case of a semiconductor integrated circuit device having a large number of external output pads with a narrow pitch, elements such as an output driver and a protection circuit cannot be laid out in the vicinity of the external output pads, particularly between adjacent pads.
[0092]
In the present invention, since the drain metal electrode 68 to be wire-bonded is extended above the output transistor laid out in the vicinity of the pad opening, even if an impact stress due to bonding is applied above the output transistor, the drain metal electrode 68. However, it absorbs shock stress and does not impair the electrical characteristics of the transistor. Therefore, the distance between the pad opening 71 and the gate electrode 67 can be made 10 μm or less. Although it can be set to about 5 μm or less or about 1 μm or less, it is preferably set to about 6 μm or less for practical use as a countermeasure against external electrostatic noise.
[0093]
Further, since the bonding center having the greatest impact stress due to wire bonding is set at the pad opening, a low-concentration drain region 65 having the same potential as the drain metal electrode 68 is formed below the thick oxide film 62 immediately below the pad opening. A well region 64 is provided to prevent a leak current due to a defect due to impact stress caused by bonding.
[0094]
Further, since the impact stress due to wire bonding increases as it approaches the bonding center, it is recommended that the interval between the pad opening 71 and the gate electrode 67 be about 1 μm to 3 μm or more in practical use.
[0095]
On the other hand, the metal electrode 73 that is electrically separated from the drain metal electrode 68 to be wire-bonded is only provided with a protective film 70 having a low resistance to impact stress due to bonding, so that the pad opening 71 and the metal electrode It is desirable to set the distance from 73 to about 12 μm or more, which is larger than the alignment accuracy of wire bonding.
[0096]
In order to further improve the resistance to impact stress due to bonding, the drain metal electrode 58 may be provided with a film thickness of 1.5 μm to 3 μm. Further, a laminated structure of metal films may be used. Further, the drain metal electrode 68 is provided with a metal containing copper. For example, there are aluminum silicon copper alloy and copper.
[0097]
FIG. 8 of the present invention shows the external connection pad area and the output driver. However, since this description enables the element to be installed in the vicinity of the external connection pad area, it is installed in the vicinity of the external connection pad area. There is no problem whether the element to be used is a protective element or a control element.
[0098]
FIG. 8 shows a part of the external connection pad region. It is preferable to have the same configuration on the four sides of the top, bottom, left and right with the pad opening 71 as the center. Moreover, it is possible to install only one side, to install on a concentric circle, to install in an octagonal shape, to install only two sides, to install only three sides.
[0099]
Further, the present invention is extremely effective when used in an IC for a thermal head driver having a 192-bit output driver.
[0100]
Each of the embodiments described so far can be used in combination with another embodiment.
[0101]
【Effect of the invention】
As described above, according to the present invention, in the semiconductor integrated circuit device, since the electrostatic resistance of the input / output circuit transistor can be increased, an input / output protection circuit having high reliability can be easily formed with a small channel width. . For this reason, there is an effect of reducing the manufacturing cost by reducing the chip size.
[0102]
In addition, as described above, in the present invention, in the semiconductor integrated circuit device, the metal wiring can be partially thickened by two photo processes and an etching process. Metal wiring with good width controllability can be easily formed. This has the effect of reducing the manufacturing cost and reducing the chip size.
[0103]
In addition, as described above, the present invention makes it possible to install an element in the vicinity of the external connection pad region in the semiconductor integrated circuit device, so that the chip size can be easily reduced. For this reason, the manufacturing cost can be reduced by reducing the chip size.
[Brief description of the drawings]
FIG. 1 is a schematic plan view of a semiconductor integrated circuit device of the present invention.
FIG. 2 is a schematic plan view of a conventional semiconductor integrated circuit device.
FIG. 3 is a schematic plan view of a semiconductor integrated circuit device of the present invention.
FIG. 4 is a voltage-current characteristic diagram of the semiconductor integrated circuit device of the present invention.
FIG. 5 is a schematic plan view of a semiconductor integrated circuit device of the present invention.
FIG. 6 is a schematic cross-sectional view in order of the manufacturing process of the semiconductor integrated circuit device of the present invention.
FIG. 7 is a schematic cross-sectional view in order of the manufacturing process of a conventional semiconductor integrated circuit device.
FIG. 8 is a schematic sectional view of a semiconductor integrated circuit device of the present invention.
FIG. 9 is a schematic cross-sectional view of a conventional semiconductor integrated circuit device.
[Explanation of symbols]
1 Semiconductor substrate area
10 Drain region
11 Gate electrode
12 Contact area
13 Source area
14 Metal electrode
17 Device isolation region
18 channel region
21 First minimum interval
22 Second minimum interval
23 Third minimum interval
24 4th minimum interval
31 Semiconductor substrate
40 Interlayer insulation film
42 Protective film
43 Openings for electrical connection
44 Wiring layer
45 Etching mask material
46 Metal wiring
50 First metal wiring layer
51 First etching mask material
52 Second metal wiring layer
53 Second etching mask material
61 Semiconductor substrate
62 Thick oxide film
63 High concentration drain region
64-well region
65 Low concentration drain region
66 Source region
67 Gate electrode
68 Drain metal electrode
69 Interlayer insulation film
70 Protective film
71 Pad opening
72 Gate oxide film
73 Metal wiring

Claims (6)

第1導電型半導体基板と、
前記第1導電型半導体基板の表面に設けられたゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の下となる前記第1導電型半導体基板に設けられ、前記第1導電型半導体基板により電気的に分離された第2導電型のソース領域およびその上方にパッド領域を配置することができる大きさを有する低濃度ドレイン領域と、
前記低濃度ドレイン領域に囲まれた領域に設けられた第2導電型の高濃度ドレイン領域と、
前記低濃度ドレイン領域および前記高濃度ドレインの下方にのみ設けられた第2導電型のウェル領域と、
前記低濃度ドレイン領域の上方全面に設けられた厚い酸化膜と、
前記厚い酸化膜の上に層間絶縁膜を介して設けられ、さらに延伸されて前記層間絶縁膜を介して前記ゲート電極を覆っている、前記高濃度ドレイン領域に電気的に接続されたドレインメタル電極と、
前記ドレインメタル電極と間隔を空けて電気的に分離されて設けられたソース電極と、
前記高濃度ドレインを介して前記ゲート電極とは反対側の前記低濃度ドレイン領域の上に位置する前記ドレインメタル電極の一部を前記パッド領域とするために前記ドレインメタル電極上に設けられたパッド開口部を有する保護膜とを有し、
前記ゲート電極は前記ゲート絶縁膜を介して、前記ソース領域から前記高濃度ドレイン領域までの間を連続して覆っており、
前記パッド領域は出力端子であり、
前記ゲート電極は制御回路により制御され、
前記パッド開口部から見て前記ソース電極は前記ドレインメタル電極よりも遠くに配置されている半導体集積回路装置。
A first conductivity type semiconductor substrate;
A gate electrode disposed via a gate insulating film provided on the surface of the first conductive type semiconductor substrate;
A source region of a second conductivity type provided on the first conductivity type semiconductor substrate under the gate electrode and electrically separated by the first conductivity type semiconductor substrate, and a pad region disposed above the source region. A low-concentration drain region having a size that can be formed;
A high-concentration drain region of a second conductivity type provided in a region surrounded by the low-concentration drain region;
A second conductivity type well region provided only below the lightly doped drain region and the heavily doped drain;
A thick oxide film provided on the entire upper surface of the low-concentration drain region;
A drain metal electrode electrically connected to the high-concentration drain region, provided on the thick oxide film via an interlayer insulating film, and further extending to cover the gate electrode via the interlayer insulating film When,
A source electrode provided to be electrically separated from the drain metal electrode at a distance;
A pad provided on the drain metal electrode so that a part of the drain metal electrode located on the low-concentration drain region opposite to the gate electrode through the high-concentration drain is used as the pad region. A protective film having an opening,
The gate electrode continuously covers from the source region to the high-concentration drain region through the gate insulating film,
The pad area is an output terminal;
The gate electrode is controlled by a control circuit;
The semiconductor integrated circuit device, wherein the source electrode is disposed farther than the drain metal electrode when viewed from the pad opening.
前記パッド開口部と前記ソース電極との間隔が12μm以上であることを特徴とする請求項1記載の半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein an interval between the pad opening and the source electrode is 12 [mu] m or more. 前記ドレインメタル電極を1.5μmから3μmの膜厚で設けたことを特徴とする請求項1記載の半導体集積回路装置。  2. The semiconductor integrated circuit device according to claim 1, wherein the drain metal electrode is provided in a thickness of 1.5 to 3 [mu] m. 前記ドレインメタル電極を、銅を含む金属により設けたことを特徴とする請求項1記載の半導体集積回路装置。  2. The semiconductor integrated circuit device according to claim 1, wherein the drain metal electrode is provided by a metal containing copper. 前記パッド開口部と前記ゲート電極との間隔が1μm以上であることを特徴とする請求項1記載の半導体集積回路装置。  2. The semiconductor integrated circuit device according to claim 1, wherein an interval between the pad opening and the gate electrode is 1 [mu] m or more. 前記パッド開口部と前記ゲート電極との間隔が10μm以下であることを特徴とする請求項1記載の半導体集積回路装置。  2. The semiconductor integrated circuit device according to claim 1, wherein an interval between the pad opening and the gate electrode is 10 [mu] m or less.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
JP4676116B2 (en) * 2000-11-01 2011-04-27 セイコーインスツル株式会社 Semiconductor device
JP5429764B2 (en) * 2001-03-01 2014-02-26 メジット・アクイジション・コーポレーション Chip and chip manufacturing method
JP3808026B2 (en) 2002-10-23 2006-08-09 株式会社ルネサステクノロジ Semiconductor device
JP5052813B2 (en) 2006-04-12 2012-10-17 ルネサスエレクトロニクス株式会社 Semiconductor integrated circuit device
KR100947922B1 (en) 2007-12-22 2010-03-15 주식회사 동부하이텍 Semiconductor device
JP2012129570A (en) * 2012-04-03 2012-07-05 Megica Corp Method of manufacturing chip
JP5701835B2 (en) * 2012-10-05 2015-04-15 クゥアルコム・インコーポレイテッドQualcomm Incorporated Chip with interconnect structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63143836A (en) * 1986-12-08 1988-06-16 Hitachi Ltd Semiconductor device
JP2792628B2 (en) * 1987-04-03 1998-09-03 テキサス インスツルメンツ インコーポレイテツド Semiconductor device
JP2698645B2 (en) * 1988-05-25 1998-01-19 株式会社東芝 MOSFET
JPH03171774A (en) * 1989-11-30 1991-07-25 Toshiba Corp High withstand voltage planar element
JP2926962B2 (en) * 1990-04-26 1999-07-28 富士電機株式会社 Semiconductor device having MIS type field effect transistor
JP2926969B2 (en) * 1990-04-26 1999-07-28 富士電機株式会社 Semiconductor device having MIS type field effect transistor
JPH04273165A (en) * 1991-02-27 1992-09-29 Nissan Motor Co Ltd Manufacture of lateral double-diffusion type mosfet
JPH05160348A (en) * 1991-12-11 1993-06-25 Fujitsu Ltd Semiconductor device and overvoltage protective device
JPH0897410A (en) * 1994-07-01 1996-04-12 Texas Instr Inc <Ti> Manufacture of lateral type dmos transistor that self conforms
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
JPH08139094A (en) * 1994-11-14 1996-05-31 Citizen Watch Co Ltd Manufacture of semiconductor device
JP3699237B2 (en) * 1996-03-13 2005-09-28 セイコーインスツル株式会社 Semiconductor integrated circuit
JPH09283525A (en) * 1996-04-17 1997-10-31 Sanyo Electric Co Ltd Semiconductor device
JPH1070266A (en) * 1996-08-26 1998-03-10 Nec Corp Semiconductor device and fabrication thereof
JPH118388A (en) * 1997-06-18 1999-01-12 Seiko Epson Corp High breakdown-strength drain structure for mos semiconductor device
JP3472911B2 (en) * 1997-10-31 2003-12-02 セイコーエプソン株式会社 Semiconductor device

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