JP3691982B2

JP3691982B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3691982B2
Application number: JP6629899A
Authority: JP
Inventors: 雅基山田; 英毅柴田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-12
Filing date: 1999-03-12
Publication date: 2005-09-07
Anticipated expiration: 2019-03-12
Also published as: JP2000260864A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にその配線技術に関するものである。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には大規模集積回路（ＬＳＩ）が多用されており、このＬＳＩ単体の性能向上が機器全体の高性能化を達成するキーポイントとなっている。ＬＳＩ単体の性能を向上させるためには、集積度を高めること、つまり素子を微細化することが重要である。
【０００３】
しかし、素子の微細化が極端に進むと、配線間の容量及び配線抵抗が増大するため、ＬＳＩの性能（高速動作など）を向上させることが容易ではなくなる。従って、マイクロプロセッサなどの高速動作が要求されるＬＳＩの性能を向上させるためには、集積回路の内部配線の寄生抵抗及び寄生容量を減少させることが不可欠である。
【０００４】
内部配線の寄生抵抗の減少は、抵抗率が低い材料を用いて内部配線を構成することにより達成できる。現在では、アルミニウム合金に比べて抵抗率が３０％以上低い銅を内部配線に用いることが一部で実用化されている。
【０００５】
一方、内部配線の寄生容量としては、次の二つがあげられる。第１は、同一の配線層（配線レベル）に存在する配線間に生じる容量、すなわち左右の配線間に生じる容量である。この容量は、配線間の間隔を広げること或いは配線の厚さを減らすことにより減少させることが可能である。第２は、異なる配線層に存在する配線間に生じる容量、すなわち上下の配線間に生じる容量である。この容量は、下側の配線上に形成される層間絶縁膜の厚さを増すことにより減少させることが可能である。
【０００６】
しかし、配線間隔を広げると素子の集積度を低下させることになり、配線の厚さを減らすと配線抵抗が増大することになる。また、層間絶縁膜の厚さを増すことも多層配線においては総膜厚の増大につながる。
【０００７】
現在では、内部配線の寄生容量を減少させるために、比誘電率の低い絶縁膜を使用することが行われている。例えば、フッ素を含むプラズマＴＥＯＳ膜は比誘電率が約３．３であり、フッ素を含まないＴＥＯＳ膜に比べて比誘電率を約１５％減少させることができる。しかし、集積度の向上に伴い、低誘電率の絶縁膜を用いてもＬＳＩの性能向上を十分に達成できなくなってきている。
【０００８】
そこで、近年、同一配線層（配線レイヤ）に存在する配線間の領域を空洞にすることで、配線間の寄生容量を低減する試みがなされている。この技術は、予め配線間にカーボン膜を充填しておき、このカーボン膜を配線間を橋渡しする絶縁膜を通してガス化することにより、配線間を空洞にするものである。
【０００９】
しかし、上述した同一配線層に存在する配線間の領域を空洞化する技術では、次のような問題が生じる。第１は、配線間隔の広い領域を橋渡しする支え用の絶縁膜がたわみ、上層側の配線がショートする等の問題である。この問題は、カーボン膜をガス化した後、支え用の絶縁膜の強度が弱くなり、自重や上層側の膜の重さに耐えられくなるという、機械的強度の低下に起因する。第２は、配線以外の領域全てを空洞にすることにより、チップに切り出した際に周辺の保護がなされないという問題である。
【００１０】
また、異なる配線層間に存在する層間領域を空洞化する場合にも、空洞化することによって機械的強度が低下するという問題が生じる。
【００１１】
【発明が解決しようとする課題】
このように、集積回路内の配線間容量を低減するために、配線間の領域を空洞にするという提案がなされているが、空洞化することによって機械的強度が低下するという問題があった。
【００１２】
本発明は、上記従来の課題に対してなされたものであり、配線間容量を低減することができ、しかも機械的強度に優れた半導体装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、同一配線層に形成された配線間に、空洞領域と絶縁膜からなる領域とが設けられていることを特徴とする（発明Ａ）。
【００１４】
本発明によれば、同一配線層（配線レイヤ）に形成された配線間に空洞領域と絶縁膜からなる領域とが設けられているので、空洞領域によって配線間容量を低減することができるとともに、絶縁膜からなる領域によって機械的強度を確保することができる。特に、配線間容量が問題となる配線間隔の狭い領域では空洞領域を主体とし、機械的強度が問題となる配線間隔の広い領域では絶縁膜からなる領域を主体とすることにより、配線間容量の低減と機械的強度の向上を効果的に達成することができる。
【００１５】
前記発明において、前記空洞領域は、同一配線層に形成された互いに隣接する配線間の領域のうち少なくとも配線に近い側の領域に設けられていることが好ましい。これは、互いに隣接する配線間の領域において、該領域の全体が空洞領域であっても一部が空洞領域であってもよいことを意味する。具体的には、配線間隔が一定以下の領域では配線間の領域全体を空洞領域とし、配線間隔が一定以上の領域では配線横の領域を空洞領域としてそれ以外の領域を絶縁膜からなる領域とする、といった態様があげられる。
【００１６】
なお、前記発明において、空洞領域の内部には、少なくとも酸素と二酸化炭素を含む混合ガス或いは空気が満たされていることが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板の主面側の配線層に配線を形成するとともに配線間の領域に絶縁膜及び空洞形成用材料膜を形成する工程と、前記空洞形成用材料膜を選択的に除去して空洞領域を形成する工程とを有することを特徴とする（発明Ｂ）。
【００１８】
本発明の具体的な方法としては、以下の態様があげられる。
【００１９】
半導体基板の主面側の配線層に空洞形成用材料膜を形成する工程と、前記空洞形成用材料膜の絶縁膜充填用領域を除去する工程と、この除去された領域に充填用絶縁膜を形成する工程と、前記空洞形成用材料膜の絶縁膜非充填用領域の一部を除去して配線溝を形成する工程と、この配線溝に配線材料を充填して配線を形成する工程と、前記配線、充填用絶縁膜及び空洞形成用材料膜が形成された配線層上に支え用絶縁膜を形成する工程と、この支え用絶縁膜を形成する工程の後に空洞形成用材料膜を除去して空洞領域を形成する工程とを有する。
【００２０】
半導体基板の主面側の配線層に空洞形成用材料膜を形成する工程と、前記空洞形成用材料膜の絶縁膜非充填用領域の一部を除去して配線溝を形成する工程と、この配線溝に配線材料を充填して配線を形成する工程と、前記空洞形成用材料膜の絶縁膜充填用領域を除去する工程と、この除去された領域に充填用絶縁膜を形成する工程と、前記配線、充填用絶縁膜及び空洞形成用材料膜が形成された配線層上に支え用絶縁膜を形成する工程と、この支え用絶縁膜を形成する工程の後に空洞形成用材料膜を除去して空洞領域を形成する工程とを有する。
【００２１】
なお、前記発明において、空洞形成用材料膜は、酸化によってガス化する材料を用いて形成されることが好ましく、また、配線に用いる配線材料を成膜する際の温度で固体であることが好ましい。
【００２２】
また、前記発明において、空洞形成用材料膜は炭素膜であり、この炭素膜を灰化除去することにより、空洞領域内に少なくとも酸素と二酸化炭素を含む混合ガスを充填させることが好ましい。
【００２３】
また、前記発明の各態様において、絶縁膜非充填用領域のパターンは配線溝のパターンを太らせたパターンであることが好ましい。この場合、第１の方法として、空洞形成用材料膜の絶縁膜充填用領域を除去する工程で用いるフォトマスクの絶縁膜非充填用領域に対応するパターンに、配線溝を形成する工程で用いるフォトマスクの配線溝に対応するパターンを太らせたものを用いる方法があげられる。また、第２の方法として、空洞形成用材料膜の絶縁膜充填用領域を除去する工程で用いるフォトマスクに、配線溝を形成する工程で用いるフォトマスクを用い、このフォトマスクを用いてレジストにパターンを転写する際にオーバー露光となる条件で露光を行う方法があげられる。
【００２４】
本発明に係る半導体装置は、異なる配線層間に、空洞領域と絶縁膜からなる領域とが設けられていることを特徴とする（発明Ｃ）。
【００２５】
本発明によれば、異なる配線層（配線レイヤ）間に空洞領域と絶縁膜からなる領域とが設けられているので、空洞領域によって異なる配線層間の配線間容量を低減することができるとともに、絶縁膜からなる領域によって機械的強度を確保することができる。
【００２６】
前記発明において、前記空洞領域は、異なる配線層に形成された対向する配線間に対応する領域に設けられていることが好ましい。このように、配線間容量が問題となる対向する配線間に対応する領域では空洞領域を主体とし、それ以外の領域では絶縁膜からなる領域を主体とすることにより、配線間容量の低減と機械的強度の向上を効果的に達成することができる。
【００２７】
なお、前記発明において、空洞領域の内部には、少なくとも酸素と二酸化炭素を含む混合ガス或いは空気が満たされていることが好ましい。
【００２８】
本発明に係る半導体装置の製造方法は、半導体基板の主面側の第１の配線層に第１の配線を形成する工程と、前記第１の配線が形成された層の上層側に絶縁膜及び空洞形成用材料膜を形成する工程と、少なくとも前記絶縁膜が形成された層の上層側の第２の配線層に第２の配線を形成する工程と、前記第２の配線を形成する工程の前又は後に前記空洞形成用材料膜を選択的に除去して空洞領域を形成する工程とを有することを特徴とする（発明Ｄ）。
【００２９】
本発明の具体的な方法としては、以下の態様があげられる。
【００３０】
半導体基板の主面側の第１の配線層に第１の配線を形成する工程と、第１の配線が形成された層上に第１の支え用絶縁膜を形成する工程と、第１の支え用絶縁膜上に第１の空洞形成用材料膜を形成する工程と、第１の空洞形成用材料膜の絶縁膜充填用領域を除去する工程と、この除去された領域に第１の充填用絶縁膜を形成する工程と、第１の空洞形成用材料膜の絶縁膜非充填用領域の一部を除去して接続孔を形成する工程と、この接続孔に導電材料を充填して接続用導電部を形成する工程と、前記接続用導電部、充填用絶縁膜及び空洞形成用材料膜が形成された層上の第２の配線層に前記接続用導電部に接続される第２の配線を形成するとともに第２の配線間の領域に第２の充填用絶縁膜及び第２の空洞形成用材料膜を形成する工程と、第２の配線が形成された層上に第２の支え用絶縁膜を形成する工程と、第１及び第２の空洞形成用材料膜を同時に除去して第１及び第２の空洞領域を形成する工程とを有する。
【００３１】
半導体基板の主面側の第１の配線層に第１の配線を形成する工程と、第１の配線が形成された層上に第１の支え用絶縁膜を形成する工程と、第１の支え用絶縁膜上に第１の空洞形成用材料膜を形成する工程と、第１の空洞形成用材料膜の絶縁膜充填用領域を除去する工程と、この除去された領域に第１の充填用絶縁膜を形成する工程と、第１の空洞形成用材料膜の絶縁膜非充填用領域の一部を除去して接続孔を形成する工程と、この接続孔に導電材料を充填して接続用導電部を形成する工程と、前記接続用導電部、充填用絶縁膜及び空洞形成用材料膜が形成された層上に第２の支え用絶縁膜を形成する工程と、第１の空洞形成用材料膜を除去して第１の空洞領域を形成する工程と、第２の支え用絶縁膜上の第２の配線層に前記接続用導電部に接続される第２の配線を形成するとともに第２の配線間の領域に第２の充填用絶縁膜及び第２の空洞形成用材料膜を形成する工程と、第２の配線が形成された層上に第３の支え用絶縁膜を形成する工程と、第２の空洞形成用材料膜を除去して第２の空洞領域を形成する工程とを有する。
【００３２】
なお、前記発明において、空洞形成用材料膜は、酸化によってガス化する材料を用いて形成されることが好ましく、また、接続用導電材料を成膜する際の温度で固体であることが好ましい。
【００３３】
また、前記発明において、空洞形成用材料膜は炭素膜であり、この炭素膜を灰化除去することにより、空洞領域内に少なくとも酸素と二酸化炭素を含む混合ガスを充填させることが好ましい。
【００３４】
また、前記発明の各態様において、絶縁膜非充填用領域は第１の配線と第２の配線が対向する（重なる）領域に対応する領域であることが好ましい。この場合、第１の空洞形成用材料膜の絶縁膜充填用領域を除去する工程で用いるフォトマスクの絶縁膜非充填用領域に対応するパターンとして、第１の配線を形成するために用いるフォトマスクの第１の配線に対応するパターンと、第２の配線を形成するために用いるフォトマスクの第２の配線に対応するパターンとの重なる部分に対応したパターンを用いることが好ましい。
【００３５】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００３６】
（実施形態１）
まず、本発明の第１の実施形態について、図１（ａ）〜（ｆ）に示した工程断面図を参照して説明する。本実施形態は、多層配線構造における同一配線層内の配線間の領域を、空洞領域と絶縁膜が形成された領域によって構成するものである。なお、図では、素子分離及びＭＯＳＦＥＴの形成工程等は省略し、主として多層金属配線の形成に係る工程について示している。
【００３７】
まず、図１（ａ）に示すように、素子分離及びＭＯＳＦＥＴ等が形成された半導体基板（シリコン基板等）１０１の主面側に、絶縁分離膜１０２を堆積し、さらに後の工程で気化させるカーボン膜１０３を堆積する。続いて、カーボン膜１０３上にレジストを塗布した後、領域１０４ａにはレジスト１０４を残し、それ以外の領域１０４ｂにはレジスト１０４が残らないようにパターニングする。このときのレジスト１０４のパターニングは、配線パターンを０．３μｍ太らせるようにデータ加工したフォトマスクを用いて行うようにする。これにより、隣接する配線間の間隔が０．６μｍ以下となる領域では、配線に対応するパターン間がつながったようなレジストパターンが形成される。
【００３８】
次に、図１（ｂ）に示すように、レジストパターン１０４をマスクとして、ドライエッチング等によりカーボン膜１０３を加工する。このとき、レジスト１０４をマスクとして加工する方法以外にも、レジストパターンをハードマスクに転写しておき、ハードマスクをマスクとしてドライエッチング加工してもカーボン膜１０３を同様に加工することができる。レジスト１０４を除去した後、基板全面にＳＯＧ膜１０５を塗布する。
【００３９】
次に、図１（ｃ）に示すように、ＣＭＰ（化学的機械的研磨）を行い、カーボン膜１０３上のＳＯＧ膜１０５を除去するとともに、カーボン膜１０３間のＳＯＧ膜１０５をカーボン膜１０３と同じ高さになるように平坦化する。続いて、レジスト１０６を塗布した後、配線パターン形成用のフォトマスクを用いてレジスト１０６をパターニングし、配線溝に対応した溝パターン１０７を形成する。
【００４０】
次に、図１（ｄ）に示すように、レジスト１０６をマスクとして、ドライエッチングによりカーボン膜１０３に配線溝を形成する。配線溝を形成した後、レジストを除去し、基板全面に配線金属となるアルミニウム−銅合金膜１０８を堆積する。
【００４１】
次に、図１（ｅ）に示すように、ＣＭＰによる平坦化を行う。すなわち、配線溝以外のアルミニウム−銅合金膜１０８をＣＭＰによって除去し、配線溝内のみにアルミニウム−銅合金膜１０８を残置させる。その後、支えとなる支え絶縁膜１０９を基板全面に堆積する。ここでは、支え絶縁膜１０９として塗布型の無機ＳＯＧ膜を用いる。
【００４２】
次に、図１（ｆ）に示すように、酸素アニールによりカーボン膜１０３をアッシング除去して空洞１１０を形成する。アニールは、４００℃で１２０分、酸素雰囲気で行う。空洞１１０内には、酸素と二酸化炭素を主成分とする混合ガスが満たされることになる。本工程により、アルミニウム−銅合金膜１０８からなる配線横の領域には幅０．３μｍの空洞１１０が形成される。また、隣接する配線間の間隔が０．６μｍ以下となる領域ではＳＯＧ膜１０５のない空洞１１０のみが形成される。
【００４３】
以上の工程により、配線間容量が問題となる配線間隔の狭い領域では主として空洞によって配線間が分離され、配線間隔の広い領域では主として絶縁膜によって配線間が分離されることになる。したがって、配線間隔が狭い（特に０．２μｍ以下）領域を有する集積回路に適用することにより、配線間容量を大幅に低減することが可能となり、また配線間隔の広い領域での機械的強度を増すことが可能となる。
【００４４】
（実施形態２）
次に、本発明の第２の実施形態について説明する。本実施形態も、多層配線構造における同一配線層内の配線間の領域を、空洞領域と絶縁膜が形成された領域によって構成するものである。なお、図面については第１の実施形態で用いたものを使用することができるため、図１（ａ）〜（ｆ）を参照して本実施形態の製造工程を説明する。
【００４５】
まず、図１（ａ）に示すように、素子分離及びＭＯＳＦＥＴ等が形成された半導体基板（シリコン基板等）１０１の主面側に、絶縁分離膜１０２を堆積し、さらに後の工程で気化させるカーボン膜１０３を堆積する。続いて、カーボン膜１０３上にレジストを塗布した後、領域１０４ａにはレジスト１０４を残し、それ以外の領域１０４ｂにはレジスト１０４が残らないようにパターニングする。このときのレジスト１０４のパターニングは、配線パターン形成用のフォトマスクを用いて、配線パターンを形成するときとは反対のタイプのフォトレジストを用いて行う。本実施形態では、配線パターンの形成にはポジ型のレジストを用いるため、本工程ではネガ型のレジストを用いる。そして、通常の露光量よりも多い露光量でレジスト１０４をオーバー露光することで、隣接する配線間の間隔が狭い領域では、配線に対応するパターン間がつながったようなレジストパターンが形成される。露光量を調整することによりオーバー露光される領域の幅を調整することも可能である。
【００４６】
以後の図１（ｂ）〜（ｆ）の工程は、第１の実施形態と同様であり、ここではこれらの工程についての説明は省略する。
【００４７】
本実施形態においても、第１の実施形態と同様、配線間容量が問題となる配線間隔の狭い領域では主として空洞によって配線間が分離され、配線間隔の広い領域では主として絶縁膜によって配線間が分離されることになる。また、本実施形態では、工程（ａ）でレジストパターン１０４を形成する際に、第１の実施形態とは異なり、配線パターン形成用のマスクをそのまま用いることができるという利点がある。
【００４８】
（実施形態３）
次に、本発明の第３の実施形態について、図２（ａ）〜（ｆ）に示した工程断面図を参照して説明する。本実施形態も、多層配線構造における同一配線層内の配線間の領域を、空洞領域と絶縁膜が形成された領域によって構成するものである。なお、図では、素子分離及びＭＯＳＦＥＴの形成工程等は省略し、主として多層金属配線の形成に係る工程について示している。
【００４９】
まず、図２（ａ）に示すように、素子分離及びＭＯＳＦＥＴ等が形成された半導体基板（シリコン基板等）２０１の主面側に、絶縁分離膜２０２を堆積し、さらに後の工程で気化させるカーボン膜２０３を堆積する。続いて、レジスト２０４を塗布した後、配線パターン形成用のマスクを用いてレジスト２０４をパターニングし、配線溝に対応した溝パターン２０５を形成する。
【００５０】
次に、図２（ｂ）に示すように、レジスト２０４をマスクとして、ドライエッチングによりカーボン膜２０３に配線溝を形成する。配線溝を形成した後、レジストを除去し、基板全面に配線金属となるアルミニウム−銅合金膜２０６を堆積する。
【００５１】
次に、図２（ｃ）に示すように、ＣＭＰによる平坦化を行う。すなわち、配線溝以外のアルミニウム−銅合金膜２０６をＣＭＰによって除去し、配線溝内のみにアルミニウム−銅合金２０６を残置させる。続いて、レジストを塗布した後、領域２０７ａにはレジスト２０７を残し、それ以外の領域２０７ｂにはレジスト２０７が残らないようにパターニングする。このときのレジスト２０７のパターニングは、配線パターンを０．３μｍ太らせるようにデータ加工したフォトマスクを用いて行うようにする。これにより、隣接する配線間の間隔が０．６μｍ以下となる領域では、配線に対応するパターン間がつながったようなレジストパターンが形成される。
【００５２】
次に、図２（ｄ）に示すように、レジストパターン２０７をマスクとして、ドライエッチング等によりカーボン膜２０３を加工する。このとき、レジスト２０７をマスクとして加工する方法以外にも、レジストパターンをハードマスクに転写しておき、ハードマスクをマスクとしてドライエッチング加工してもカーボン膜２０３を同様に加工することができる。レジスト２０７を除去した後、基板全面にＳＯＧ膜２０８を塗布する。
【００５３】
次に、図２（ｅ）に示すように、ＣＭＰを行い、カーボン膜２０３上及びアルミニウム−銅合金膜２０６上のＳＯＧ膜２０８を除去するとともに、カーボン膜２０３間のＳＯＧ膜２０８をカーボン膜２０３と同じ高さになるように平坦化する。その後、支え絶縁膜２０９を基板全面に堆積する。ここでは、支え絶縁膜２０９として塗布型の無機ＳＯＧ膜を用いる。
【００５４】
次に、図２（ｆ）に示すように、酸素アニールによりカーボン膜２０３をアッシング除去して空洞２１０を形成する。アニールは、４００℃で１２０分、酸素雰囲気で行う。空洞２１０内には、酸素と二酸化炭素を主成分とする混合ガスが満たされることになる。本工程により、アルミニウム−銅合金膜２０６からなる配線横の領域には幅０．３μｍの空洞２１０が形成される。また、隣接する配線間の間隔が０．６μｍ以下となる領域ではＳＯＧ膜２０８のない空洞２１０のみが形成される。
【００５５】
以上の工程により、配線間容量が問題となる配線間隔の狭い領域では主として空洞によって配線間が分離され、配線間隔の広い領域では主として絶縁膜によって配線間が分離されることになる。
【００５６】
（実施形態４）
次に、本発明の第４の実施形態について説明する。本実施形態も、多層配線構造における同一配線層内の配線間の領域を、空洞領域と絶縁膜が形成された領域によって構成するものである。なお、図面については第３の実施形態で用いたものを使用することができるため、図２（ａ）〜（ｆ）を参照して本実施形態の製造工程を説明する。
【００５７】
図２（ａ）〜（ｂ）の工程は、第３の実施形態と同様であり、ここではこれらの工程についての説明は省略する。
【００５８】
図２（ｂ）の工程の後、図２（ｃ）に示すように、ＣＭＰによる平坦化を行う。すなわち、配線溝以外のアルミニウム−銅合金膜２０６をＣＭＰによって除去し、配線溝内のみにアルミニウム−銅合金膜２０６を残置させる。続いて、レジストを塗布した後、領域２０７ａにはレジスト２０７を残し、それ以外の領域２０７ｂにはレジスト２０７が残らないようにパターニングする。このときのレジスト２０７パターニングは、配線パターン形成用のフォトマスクを用いて、配線パターンを形成するときとは反対のタイプのフォトレジストを用いて行う。本実施形態では、配線パターンの形成にはポジ型のレジストを用いるため、本工程ではネガ型のレジストを用いる。そして、通常の露光量よりも多い露光量でレジスト２０７をオーバー露光することで、隣接する配線間の間隔が狭い領域では、配線に対応するパターン間がつながったようなレジストパターンが形成される。露光量を調整することによりオーバー露光される領域の幅を調整することも可能である。
【００５９】
以後の図２（ｄ）〜（ｆ）の工程は、第３の実施形態と同様であり、ここではこれらの工程についての説明は省略する。
【００６０】
本実施形態においても、第３の実施形態と同様、配線間容量が問題となる配線間隔の狭い領域では主として空洞によって配線間が分離され、配線間隔の広い領域では主として絶縁膜によって配線間が分離されることになる。また、本実施形態では、工程（ｃ）でレジストパターン２０７を形成する際に、第３の実施形態とは異なり、配線パターン形成用のマスクをそのまま用いることができるという利点がある。
【００６１】
（実施形態５）
次に、本発明の第５の実施形態について、図３（ａ）〜（ｆ）に示した工程断面図を参照して説明する。本実施形態は、多層配線構造における異なる配線層間の領域を、空洞領域と絶縁膜が形成された領域によって構成するものである。なお、図では、素子分離及びＭＯＳＦＥＴの形成工程等は省略し、主として多層金属配線の形成に係る工程について示している。
【００６２】
まず、図３（ａ）に示すように、前述した実施形態１〜４で説明したいずれかの方法により、下層側の配線領域を形成する。ここで、３０１は半導体基板（シリコン基板等）、３０２は絶縁分離膜、３０３は下層側の配線となるアルミニウム−銅合金膜、３０４はＳＯＧ膜、３０５は支え絶縁膜、３０６はカーボン膜をアッシング除去した後の空洞である。
【００６３】
次に、図３（ｂ）に示すように、基板全面にカーボン膜３０７を堆積後、レジスト３０８の塗布及びパターニングを行う。このとき、下層配線（ｎ層）と上層配線（ｎ＋１層）とが重なる部分に対応する領域３０８ａにレジストを残し、それ以外の領域３０８ｂのレジストを除去するようにする。具体的には、上層配線のマスクデータと下層配線のマスクデータを演算処理して、両配線のＡＮＤ部分に対応した領域のマスクを作製し、このマスクを用いてレジスト３０８のパターニングを行う。
【００６４】
次に、図３（ｃ）に示すように、レジスト３０８をマスクとしてカーボン膜３０７をドライエッチングによって加工する。このとき、レジストをマスクとして加工する方法以外にも、レジストパターンをハードマスクに転写しておき、ハードマスクをマスクとしてドライエッチング加工してもカーボン膜３０７を同様に加工することができる。レジスト３０８を除去した後、基板全面にＳＯＧ膜３０９を塗布する。
【００６５】
次に、図３（ｄ）に示すように、カーボン膜３０７上のＳＯＧ膜３０９をＣＭＰ等の方法で除去し、カーボン膜３０７とＳＯＧ膜３０９の高さを揃えて平坦化する。その後、レジスト３１０を塗布し、層間接続孔のマスクとなるようにレジスト３１０をパターニングする。
【００６６】
次に、図３（ｅ）に示すように、レジスト３１０をマスクとしてカーボン膜３０７をドライエッチングによって加工し、層間接続孔を形成する。このとき、レジストをマスクとして加工する方法以外にも、レジストパターンをハードマスクに転写しておき、ハードマスクをマスクとしてドライエッチング加工してもカーボン膜３０７を同様に加工することができる。レジスト３１０を除去した後、基板全面にプラグとなるアルミニウム−銅合金膜３１１を堆積する。このとき、リフロースパッタ等の方法を用いて、層間接続孔にアルミニウム−銅合金膜３１１が充填されるようにする。
【００６７】
次に、図３（ｆ）に示すように、層間接続孔以外のアルミニウム−銅合金膜３１１をＣＭＰ等の方法によって除去する。その後、実施形態１〜４で説明したいずれかの方法と同様の方法を用い、上層側の配線領域にカーボン膜（図示せず）、ＳＯＧ膜３１２、アルミニウム−銅合金膜３１３からなる上層側の配線、さらに上層側の支え絶縁膜３１４等を形成する。その後、上下の配線層間に形成されたカーボン膜及び同一配線層に形成された配線間のカーボン膜を同時にアッシング除去し、空洞３１５及び３１６とする。アニールは、４００℃で１２０分、酸素雰囲気で行う。空洞内には、酸素と二酸化炭素を主成分とする混合ガスが満たされることになる。
【００６８】
以上の工程を行うことにより、配線間容量の問題となる上下の配線が重なる領域では主として空洞によって配線間が分離され、上下の配線が重ならない領域では主として絶縁膜によって上下の配線層間が分離されることになる。
【００６９】
（実施形態６）
次に、本発明の第６の実施形態について、図４（ａ）〜（ｆ）に示した工程断面図を参照して説明する。本実施形態も、多層配線構造における異なる配線層間の領域を、空洞領域と絶縁膜が形成された領域によって構成するものである。なお、図では、素子分離及びＭＯＳＦＥＴの形成工程等は省略し、主として多層金属配線の形成に係る工程について示している。
【００７０】
まず、図４（ａ）に示すように、前述した実施形態１〜４で説明したいずれかの方法により、下層側の配線領域を形成する。ここで、４０１は半導体基板（シリコン基板等）、４０２は絶縁分離膜、４０３は下層側の配線となるアルミニウム−銅合金膜、４０４はＳＯＧ膜、４０５は支え絶縁膜、４０６はカーボン膜をアッシング除去した後の空洞である。その後、基板全面にカーボン膜４０７を堆積後、レジスト４０８の塗布及びパターニングを行う。このとき、下層配線（ｎ層）と上層配線（ｎ＋１層）とが重なる部分に対応する領域４０８ａにレジストを残し、それ以外の領域４０８ｂのレジストを除去するようにする。具体的には、上層配線のマスクデータと下層配線のマスクデータを演算処理して、両配線のＡＮＤ部分に対応した領域のマスクを作製し、このマスクを用いてレジスト４０８のパターニングを行う。
【００７１】
次に、図４（ｂ）に示すように、レジスト４０８をマスクとしてカーボン膜４０７をドライエッチングによって加工する。このとき、レジストをマスクとして加工する方法以外にも、レジストパターンをハードマスクに転写しておき、ハードマスクをマスクとしてドライエッチング加工してもカーボン膜４０７を同様に加工することができる。レジスト４０８を除去した後、基板全面にＳＯＧ膜４０９を塗布する。
【００７２】
次に、図４（ｃ）に示すように、カーボン膜４０７上のＳＯＧ膜４０９をＣＭＰ等の方法で除去し、カーボン膜４０７とＳＯＧ膜４０９の高さを揃えて平坦化する。その後、レジスト４１０を塗布し、層間接続孔のマスクとなるようにレジスト４１０をパターニングする。
【００７３】
次に、図４（ｄ）に示すように、レジスト４１０をマスクとしてカーボン膜４０７をドライエッチングによって加工し、層間接続孔を形成する。このとき、レジストをマスクとして加工する方法以外にも、レジストパターンをハードマスクに転写しておき、ハードマスクをマスクとしてドライエッチング加工してもカーボン膜４０７を同様に加工することができる。レジスト４１０を除去した後、基板全面にプラグとなるアルミニウム−銅合金膜４１１を堆積する。このとき、リフロースパッタ等の方法を用いて、層間接続孔にアルミニウム−銅合金膜４１１が充填されるようにする。
【００７４】
次に、図４（ｅ）に示すように、層間接続孔以外のアルミニウム−銅合金膜４１１をＣＭＰ等の方法によって除去し、さらに基板全面に支え絶縁膜４１２として塗布膜を形成する。その後、酸素アニールによりカーボン膜４０７をアッシング除去し、空洞４１３を形成する。アニールは、４００℃で１２０分、酸素雰囲気で行う。空洞内には、酸素と二酸化炭素を主成分とする混合ガスが満たされることになる。
【００７５】
次に、図４（ｆ）に示すように、実施形態１〜４で説明したいずれかの方法と同様の方法を用い、上層側の配線領域にカーボン膜（図示せず）、ＳＯＧ膜４１４、アルミニウム−銅合金膜４１５からなる上層側の配線、さらに支え絶縁膜４１６を形成する。その後、上層側の配線層の配線間に形成されたカーボン膜をアッシング除去し、空洞４１７を形成する。
【００７６】
本実施形態においても、第５の実施形態と同様、配線間容量の問題となる上下の配線が重なる領域では主として空洞によって配線間が分離され、上下の配線が重ならない領域では主として絶縁膜によって上下の配線層間が分離されることになる。
【００７７】
（実施形態７）
次に、本発明の第７の実施形態について、図５（ａ）〜（ｆ）に示した工程断面図を参照して説明する。本実施形態は、多層配線構造における同一配線層内の配線間の領域を、空洞領域と絶縁膜が形成された領域によって構成するものである。なお、図では、素子分離及びＭＯＳＦＥＴの形成工程等は省略し、主として多層金属配線の形成に係る工程について示している。
【００７８】
まず、図５（ａ）に示すように、素子分離及びＭＯＳＦＥＴ等が形成された半導体基板（シリコン基板等）５０１の主面側に、絶縁分離膜５０２を堆積し、さらに後の工程で気化させるカーボン膜５０３を堆積する。続いて、カーボン膜５０３上にレジストを塗布した後、配線パターン間隔が狭くなる領域５０４ａにはレジスト５０４を残し、配線を形成しない領域及び配線パターン間隔が広くなる領域５０４ｂにはレジスト５０４が残らないようにパターニングする。このときのレジスト５０４のパターニングは、配線パターンのデータを参考にして作製されたフォトマスクを用いて行うようにする。
【００７９】
次に、図５（ｂ）に示すように、レジストパターン５０４をマスクとして、ドライエッチング等によりカーボン膜５０３を加工する。このとき、レジスト５０４をマスクとして加工する方法以外にも、レジストパターンをハードマスクに転写しておき、ハードマスクをマスクとしてドライエッチング加工してもカーボン膜５０３を同様に加工することができる。レジスト５０４を除去した後、基板全面にＳＯＧ膜５０５を塗布する。
【００８０】
次に、図５（ｃ）に示すように、ＣＭＰを行い、カーボン膜５０３上のＳＯＧ膜５０５を除去するとともに、カーボン膜５０３間のＳＯＧ膜５０５をカーボン膜５０３と同じ高さになるように平坦化する。続いて、レジスト５０６を塗布した後、配線パターン形成用のフォトマスクを用いてレジスト５０６をパターニングし、配線溝に対応した溝パターン５０７を形成する。
【００８１】
次に、図５（ｄ）に示すように、レジスト５０６をマスクとして、ドライエッチングによりカーボン膜５０３に配線溝を形成する。配線溝を形成した後、レジストを除去し、基板全面に配線金属となるアルミニウム−銅合金膜５０８を堆積する。
【００８２】
次に、図５（ｅ）に示すように、ＣＭＰによる平坦化を行う。すなわち、配線溝以外のアルミニウム−銅合金膜５０８をＣＭＰによって除去し、配線溝内のみにアルミニウム−銅合金膜５０８を残置させる。その後、支え絶縁膜５０９を基板全面に堆積する。ここでは、支え絶縁膜５０９として塗布型の無機ＳＯＧ膜を用いる。
【００８３】
次に、図５（ｆ）に示すように、酸素アニールによりカーボン膜５０３をアッシング除去して空洞５１０を形成する。アニールは、４００℃で１２０分、酸素雰囲気で行う。空洞５１０内には、酸素と二酸化炭素を主成分とする混合ガスが満たされることになる。
【００８４】
以上の工程により、配線間容量が問題となる配線間隔の狭い領域では空洞によって配線間が分離され、配線間隔の広い領域では主として絶縁膜によって配線間が分離されることになる。
【００８５】
なお、上記各実施形態では、空洞形成用のカーボン膜を酸素アニールによってアッシング除去するようにしたが、高温下（例えば３５０℃程度）でカーボンを水素ラジカルと反応させてカーボン膜を除去するようにしてもよい。また、空洞形成用の膜としてカーボン膜の代わりにポリイミド膜を用い、酸素アニールによってポリイミド膜をアッシング除去するようにしてもよい。
【００８６】
また、上記各実施形態では、配線間の絶縁膜として塗布膜であるＳＯＧ膜を用いたが、ＣＶＤ等によって成膜するシリコン酸化膜等を用いてもよい。また、支え絶縁膜にも無機塗布膜以外の絶縁膜を用いることが可能である。さらに、配線金属もアルミニウム−銅合金に限らず、金、銀、銅といった金属やタングステン、モリブデン等の高融点金属を用いることが可能である。
【００８７】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【００８８】
【発明の効果】
本発明によれば、同一配線層に形成された配線間、或いは異なる配線層間に、空洞領域と絶縁膜からなる領域とが設けられているので、空洞領域によって配線間容量を低減することができるとともに、絶縁膜からなる領域によって機械的強度を確保することができる。
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施形態に係る半導体装置の製造工程について示した工程断面図。
【図２】本発明の第３及び第４の実施形態に係る半導体装置の製造工程について示した工程断面図。
【図３】本発明の第５の実施形態に係る半導体装置の製造工程について示した工程断面図。
【図４】本発明の第６の実施形態に係る半導体装置の製造工程について示した工程断面図。
【図５】本発明の第７の実施形態に係る半導体装置の製造工程について示した工程断面図。
【符号の説明】
１０１、２０１、３０１、４０１、５０１…半導体基板
１０２、２０２、３０２、４０２、５０２…絶縁分離膜
１０３、２０３、３０７、４０７、５０３…カーボン膜
１０４、１０６、２０４、２０７、３０８、３１０、４０８、４１０、５０４、５０６…レジスト
１０５、２０８、３０４、３０９、３１２、４０４、４０９、４１４、５０５…ＳＯＧ膜
１０７、２０５、５０７…溝パターン
１０８、２０６、３０３、３１１、３１３、４０３、４１１、４１５、５０８…Ａｌ−Ｃｕ合金膜
１０９、２０９、３０５、３１４、４０５、４１２、４１６、５０９…支え絶縁膜
１１０、２１０、３０６、３１５、３１６、４０６、４１３、４１７、５１０…空洞[0001]
BACKGROUND OF THE INVENTION
The present invention Manufacturing method of semiconductor device In particular, it relates to the wiring technology.
[0002]
[Prior art]
In recent years, large-scale integrated circuits (LSIs) are frequently used in important parts of computers and communication devices, and the performance improvement of the LSI itself is a key point for achieving high performance of the entire device. In order to improve the performance of a single LSI, it is important to increase the degree of integration, that is, to miniaturize the element.
[0003]
However, when the miniaturization of the device is extremely advanced, the capacitance between the wirings and the wiring resistance increase, so that it is not easy to improve the LSI performance (high-speed operation or the like). Therefore, in order to improve the performance of an LSI such as a microprocessor that requires high-speed operation, it is essential to reduce the parasitic resistance and parasitic capacitance of the internal wiring of the integrated circuit.
[0004]
Reduction of the parasitic resistance of the internal wiring can be achieved by configuring the internal wiring using a material having a low resistivity. At present, the use of copper, which has a resistivity of 30% or more lower than that of an aluminum alloy, for internal wiring is partly put into practical use.
[0005]
On the other hand, there are the following two as the parasitic capacitance of the internal wiring. The first is a capacitance generated between wirings existing in the same wiring layer (wiring level), that is, a capacitance generated between the left and right wirings. This capacity can be reduced by increasing the distance between the wirings or reducing the thickness of the wirings. The second is a capacitance generated between wirings existing in different wiring layers, that is, a capacitance generated between upper and lower wirings. This capacitance can be reduced by increasing the thickness of the interlayer insulating film formed on the lower wiring.
[0006]
However, if the wiring interval is widened, the degree of integration of the elements is lowered, and if the wiring thickness is reduced, the wiring resistance is increased. Further, increasing the thickness of the interlayer insulating film also leads to an increase in the total film thickness in the multilayer wiring.
[0007]
At present, in order to reduce the parasitic capacitance of the internal wiring, an insulating film having a low relative dielectric constant is used. For example, a plasma TEOS film containing fluorine has a relative dielectric constant of about 3.3, and the relative dielectric constant can be reduced by about 15% compared to a TEOS film not containing fluorine. However, with the improvement of the degree of integration, it has become impossible to sufficiently improve the performance of LSIs even when an insulating film having a low dielectric constant is used.
[0008]
Therefore, in recent years, an attempt has been made to reduce the parasitic capacitance between the wirings by making the area between the wirings existing in the same wiring layer (wiring layer) hollow. In this technique, a carbon film is filled between wirings in advance, and the carbon film is gasified through an insulating film that bridges the wirings to make a space between the wirings.
[0009]
However, the following problem arises in the technique for hollowing out the area between the wirings existing in the same wiring layer as described above. The first problem is that the supporting insulating film that bridges the region where the wiring interval is wide bends and the upper layer wiring is short-circuited. This problem is caused by a decrease in mechanical strength, that is, after the carbon film is gasified, the strength of the supporting insulating film is weakened so that it cannot withstand its own weight or the weight of the upper layer side film. The second problem is that the entire area other than the wiring is made hollow so that the periphery is not protected when the chip is cut out.
[0010]
In addition, when an interlayer region existing between different wiring layers is made hollow, there is a problem that the mechanical strength is lowered by making it hollow.
[0011]
[Problems to be solved by the invention]
As described above, in order to reduce the inter-wiring capacitance in the integrated circuit, there has been a proposal that the area between the wirings is made hollow, but there is a problem that the mechanical strength is lowered by making it hollow.
[0012]
The present invention has been made with respect to the above-described conventional problems, and can reduce the capacitance between wirings and has excellent mechanical strength. Manufacturing method of semiconductor device The purpose is to provide.
[0013]
[Means for Solving the Problems]
The semiconductor device according to the present invention is characterized in that a cavity region and a region made of an insulating film are provided between wirings formed in the same wiring layer (Invention A).
[0014]
According to the present invention, since the cavity region and the region made of the insulating film are provided between the wirings formed in the same wiring layer (wiring layer), the inter-wiring capacitance can be reduced by the cavity region, Mechanical strength can be ensured by the region made of the insulating film. In particular, in a region where the wiring spacing is a problem where the wiring capacitance is a problem, the cavity region is mainly used. Reduction and improvement of mechanical strength can be achieved effectively.
[0015]
In the present invention, it is preferable that the cavity region is provided at least in a region close to the wiring among regions adjacent to each other formed in the same wiring layer. This means that in a region between adjacent wirings, the entire region may be a hollow region or a part thereof may be a hollow region. Specifically, in a region where the wiring interval is not more than a certain value, the entire region between the wirings is a hollow region, and in a region where the wiring interval is more than a certain value, the region next to the wiring is a cavity region and the other region is a region made of an insulating film. There is a mode such as.
[0016]
In the above invention, the cavity region is preferably filled with a mixed gas or air containing at least oxygen and carbon dioxide.
[0017]
The method for manufacturing a semiconductor device according to the present invention includes forming a wiring in a wiring layer on a main surface side of a semiconductor substrate and forming an insulating film and a cavity forming material film in a region between the wirings, and the cavity forming material And a step of selectively removing the film to form a cavity region (Invention B).
[0018]
Specific embodiments of the present invention include the following aspects.
[0019]
Forming a cavity forming material film on the wiring layer on the main surface side of the semiconductor substrate; removing an insulating film filling region of the cavity forming material film; and filling the removed region with a filling insulating film. Forming a wiring trench by removing a part of the insulating film non-filling region of the cavity forming material film, and forming a wiring by filling the wiring groove with a wiring material; A step of forming a supporting insulating film on the wiring layer on which the wiring, the filling insulating film, and the cavity forming material film are formed, and the cavity forming material film is removed after the step of forming the supporting insulating film. Forming a cavity region.
[0020]
A step of forming a cavity forming material film on the wiring layer on the main surface side of the semiconductor substrate, a step of removing a portion of the cavity forming material film for filling the insulating film and forming a wiring groove, A step of filling a wiring groove with a wiring material to form a wiring; a step of removing an insulating film filling region of the cavity forming material film; and a step of forming a filling insulating film in the removed region; A step of forming a supporting insulating film on the wiring layer on which the wiring, the filling insulating film, and the cavity forming material film are formed, and the cavity forming material film is removed after the step of forming the supporting insulating film. Forming a cavity region.
[0021]
In the above invention, the cavity forming material film is preferably formed using a material that is gasified by oxidation, and is preferably solid at the temperature at which the wiring material used for the wiring is formed. .
[0022]
In the above invention, the cavity forming material film is a carbon film, and it is preferable to fill the cavity region with a mixed gas containing at least oxygen and carbon dioxide by ashing and removing the carbon film.
[0023]
In each aspect of the invention, it is preferable that the pattern of the insulating film non-filling region is a pattern obtained by thickening the wiring groove pattern. In this case, as a first method, the photo used in the step of forming the wiring trench in the pattern corresponding to the insulating film non-filling region of the photomask used in the step of removing the insulating film filling region of the cavity forming material film. There is a method using a thickened pattern corresponding to the wiring groove of the mask. As a second method, a photomask used in the step of forming the wiring trench is used as a photomask used in the step of removing the insulating film filling region of the cavity forming material film, and the photomask is used to form a resist. There is a method of performing exposure under conditions that cause overexposure when the pattern is transferred.
[0024]
The semiconductor device according to the present invention is characterized in that a cavity region and a region made of an insulating film are provided between different wiring layers (Invention C).
[0025]
According to the present invention, since the cavity region and the region made of the insulating film are provided between the different wiring layers (wiring layers), it is possible to reduce the inter-wiring capacitance between different wiring layers depending on the cavity region and Mechanical strength can be ensured by the region formed of the film.
[0026]
In the present invention, it is preferable that the cavity region is provided in a region corresponding to between the opposing wirings formed in different wiring layers. As described above, the area corresponding to the space between the wirings where the wiring capacity is a problem is mainly composed of the hollow area, and the other areas are mainly composed of the insulating film, thereby reducing the capacity between the wiring and the machine. The improvement of the mechanical strength can be achieved effectively.
[0027]
In the above invention, the cavity region is preferably filled with a mixed gas or air containing at least oxygen and carbon dioxide.
[0028]
A method for manufacturing a semiconductor device according to the present invention includes a step of forming a first wiring in a first wiring layer on a main surface side of a semiconductor substrate, and an insulating film on an upper layer side of the layer on which the first wiring is formed. And a step of forming a cavity forming material film, a step of forming a second wiring in a second wiring layer on an upper layer side of at least the layer on which the insulating film is formed, and a step of forming the second wiring And a step of selectively removing the cavity-forming material film before or after forming a cavity region (Invention D).
[0029]
Specific embodiments of the present invention include the following aspects.
[0030]
Forming a first wiring on the first wiring layer on the main surface side of the semiconductor substrate; forming a first supporting insulating film on the layer on which the first wiring is formed; A step of forming a first cavity forming material film on the supporting insulating film; a step of removing the insulating film filling region of the first cavity forming material film; and a first filling of the removed region. Forming a contact hole, filling the connection hole with a conductive material, and connecting the first hole forming material film by removing a part of the first non-filling region of the material for forming the cavity A step of forming a conductive part for connection, and a second wiring layer connected to the conductive part for connection in a second wiring layer on the layer on which the conductive part for connection, the insulating film for filling and the material film for forming a cavity are formed Forming a wiring and forming a second filling insulating film and a second cavity forming material film in a region between the second wiring; Forming a second support insulating film on the layer on which the wiring is formed, and forming the first and second cavity regions by simultaneously removing the first and second cavity forming material films And have.
[0031]
Forming a first wiring on the first wiring layer on the main surface side of the semiconductor substrate; forming a first supporting insulating film on the layer on which the first wiring is formed; A step of forming a first cavity forming material film on the supporting insulating film; a step of removing the insulating film filling region of the first cavity forming material film; and a first filling of the removed region. Forming a contact hole, filling the connection hole with a conductive material, and connecting the first hole forming material film by removing a part of the first non-filling region of the material for forming the cavity Forming a conductive portion for use, forming a second support insulating film on the layer on which the conductive portion for connection, the filling insulating film, and the cavity forming material film are formed, and forming the first cavity Forming the first cavity region by removing the material film, and connecting the conductive portion for connection to the second wiring layer on the second supporting insulating film. Forming a second wiring to be continued and forming a second filling insulating film and a second cavity forming material film in a region between the second wiring; and a layer in which the second wiring is formed Forming a third support insulating film thereon and removing the second cavity forming material film to form a second cavity region;
[0032]
In the above invention, the cavity forming material film is preferably formed using a material that is gasified by oxidation, and is preferably solid at the temperature at which the connecting conductive material is formed.
[0033]
In the above invention, the cavity forming material film is a carbon film, and it is preferable to fill the cavity region with a mixed gas containing at least oxygen and carbon dioxide by ashing and removing the carbon film.
[0034]
In each aspect of the invention, the insulating film non-filling region is preferably a region corresponding to a region where the first wiring and the second wiring face (overlap). In this case, the photomask used for forming the first wiring as a pattern corresponding to the insulating film non-filling region of the photomask used in the step of removing the insulating film filling region of the first cavity forming material film It is preferable to use a pattern corresponding to a portion where the pattern corresponding to the first wiring and the pattern corresponding to the second wiring of the photomask used for forming the second wiring overlap.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0036]
(Embodiment 1)
First, a first embodiment of the present invention will be described with reference to process cross-sectional views shown in FIGS. In the present embodiment, a region between wirings in the same wiring layer in a multilayer wiring structure is constituted by a region where a cavity region and an insulating film are formed. In the figure, element isolation, MOSFET formation steps, and the like are omitted, and the steps mainly related to the formation of multilayer metal wiring are shown.
[0037]
First, as shown in FIG. 1A, an insulating isolation film 102 is deposited on the main surface side of a semiconductor substrate (silicon substrate or the like) 101 on which element isolation and MOSFETs are formed, and is vaporized in a later process. A carbon film 103 is deposited. Subsequently, after applying a resist on the carbon film 103, patterning is performed so that the resist 104 remains in the region 104a and the resist 104 does not remain in the other region 104b. At this time, the resist 104 is patterned using a photomask processed with data so that the wiring pattern is thickened by 0.3 μm. As a result, a resist pattern in which patterns corresponding to wirings are connected is formed in a region where the interval between adjacent wirings is 0.6 μm or less.
[0038]
Next, as shown in FIG. 1B, the carbon film 103 is processed by dry etching or the like using the resist pattern 104 as a mask. At this time, in addition to the method of processing using the resist 104 as a mask, the carbon film 103 can be similarly processed even if the resist pattern is transferred to a hard mask and dry etching is performed using the hard mask as a mask. After removing the resist 104, an SOG film 105 is applied to the entire surface of the substrate.
[0039]
Next, as shown in FIG. 1C, CMP (chemical mechanical polishing) is performed to remove the SOG film 105 on the carbon film 103, and the SOG film 105 between the carbon films 103 is replaced with the carbon film 103. Flatten to the same height. Subsequently, after applying a resist 106, the resist 106 is patterned using a photomask for forming a wiring pattern to form a groove pattern 107 corresponding to the wiring groove.
[0040]
Next, as shown in FIG. 1D, wiring grooves are formed in the carbon film 103 by dry etching using the resist 106 as a mask. After the wiring groove is formed, the resist is removed, and an aluminum-copper alloy film 108 serving as a wiring metal is deposited on the entire surface of the substrate.
[0041]
Next, as shown in FIG. 1E, planarization by CMP is performed. That is, the aluminum-copper alloy film 108 other than the wiring trench is removed by CMP, and the aluminum-copper alloy film 108 is left only in the wiring trench. Thereafter, a supporting insulating film 109 serving as a supporting is deposited on the entire surface of the substrate. Here, a coating-type inorganic SOG film is used as the supporting insulating film 109.
[0042]
Next, as shown in FIG. 1 (f), the carbon film 103 is removed by ashing by oxygen annealing to form a cavity 110. Annealing is performed at 400 ° C. for 120 minutes in an oxygen atmosphere. The cavity 110 is filled with a mixed gas mainly composed of oxygen and carbon dioxide. By this step, a cavity 110 having a width of 0.3 μm is formed in a region beside the wiring made of the aluminum-copper alloy film 108. Further, only the cavity 110 without the SOG film 105 is formed in a region where the interval between adjacent wirings is 0.6 μm or less.
[0043]
Through the above-described steps, wirings are separated mainly by cavities in a region where the wiring spacing is a problem, and wirings are separated mainly by an insulating film in a region where the wiring spacing is wide. Therefore, by applying to an integrated circuit having a region where the wiring interval is narrow (particularly 0.2 μm or less), it is possible to greatly reduce the capacitance between the wirings, and increase the mechanical strength in a region where the wiring interval is wide. It becomes possible.
[0044]
(Embodiment 2)
Next, a second embodiment of the present invention will be described. Also in this embodiment, a region between wirings in the same wiring layer in the multilayer wiring structure is configured by a region where a cavity region and an insulating film are formed. In addition, since what was used in 1st Embodiment can be used about drawing, the manufacturing process of this embodiment is demonstrated with reference to Fig.1 (a)-(f).
[0045]
First, as shown in FIG. 1A, an insulating isolation film 102 is deposited on the main surface side of a semiconductor substrate (silicon substrate or the like) 101 on which element isolation and MOSFETs are formed, and is vaporized in a later process. A carbon film 103 is deposited. Subsequently, after applying a resist on the carbon film 103, patterning is performed so that the resist 104 remains in the region 104a and the resist 104 does not remain in the other region 104b. The patterning of the resist 104 at this time is performed using a photomask for forming a wiring pattern, and using a type of photoresist opposite to that for forming a wiring pattern. In this embodiment, since a positive resist is used for forming the wiring pattern, a negative resist is used in this step. Then, by overexposing the resist 104 with an exposure amount larger than the normal exposure amount, a resist pattern in which patterns corresponding to wirings are connected is formed in a region where the interval between adjacent wirings is narrow. It is also possible to adjust the width of the overexposed region by adjusting the exposure amount.
[0046]
The subsequent steps of FIGS. 1B to 1F are the same as those in the first embodiment, and description of these steps is omitted here.
[0047]
Also in the present embodiment, as in the first embodiment, the wiring is separated by a cavity mainly in a region with a narrow wiring interval where the capacitance between wirings is a problem, and the wiring is separated mainly by an insulating film in a region having a large wiring interval. Will be. Further, in the present embodiment, when forming the resist pattern 104 in the step (a), there is an advantage that a mask for forming a wiring pattern can be used as it is unlike the first embodiment.
[0048]
(Embodiment 3)
Next, a third embodiment of the present invention will be described with reference to process cross-sectional views shown in FIGS. Also in this embodiment, a region between wirings in the same wiring layer in the multilayer wiring structure is configured by a region where a cavity region and an insulating film are formed. In the figure, element isolation, MOSFET formation steps, and the like are omitted, and the steps mainly related to the formation of multilayer metal wiring are shown.
[0049]
First, as shown in FIG. 2A, an insulating isolation film 202 is deposited on the main surface side of a semiconductor substrate (silicon substrate or the like) 201 on which element isolation and MOSFETs are formed, and is vaporized in a later process. A carbon film 203 is deposited. Subsequently, after applying a resist 204, the resist 204 is patterned using a wiring pattern forming mask to form a groove pattern 205 corresponding to the wiring groove.
[0050]
Next, as shown in FIG. 2B, wiring grooves are formed in the carbon film 203 by dry etching using the resist 204 as a mask. After the wiring trench is formed, the resist is removed, and an aluminum-copper alloy film 206 serving as a wiring metal is deposited on the entire surface of the substrate.
[0051]
Next, as shown in FIG. 2C, planarization by CMP is performed. That is, the aluminum-copper alloy film 206 other than the wiring trench is removed by CMP, and the aluminum-copper alloy 206 is left only in the wiring trench. Subsequently, after applying a resist, patterning is performed so that the resist 207 is left in the region 207a and the resist 207 is not left in the other region 207b. At this time, the resist 207 is patterned using a photomask processed with data so that the wiring pattern is thickened by 0.3 μm. As a result, a resist pattern in which patterns corresponding to wirings are connected is formed in a region where the interval between adjacent wirings is 0.6 μm or less.
[0052]
Next, as shown in FIG. 2D, the carbon film 203 is processed by dry etching or the like using the resist pattern 207 as a mask. At this time, in addition to the method of processing using the resist 207 as a mask, the carbon film 203 can be similarly processed even if the resist pattern is transferred to a hard mask and dry etching is performed using the hard mask as a mask. After removing the resist 207, an SOG film 208 is applied to the entire surface of the substrate.
[0053]
Next, as shown in FIG. 2E, CMP is performed to remove the SOG film 208 on the carbon film 203 and the aluminum-copper alloy film 206, and the SOG film 208 between the carbon films 203 is replaced with the carbon film 203. Flatten to the same height. Thereafter, a support insulating film 209 is deposited on the entire surface of the substrate. Here, a coating-type inorganic SOG film is used as the supporting insulating film 209.
[0054]
Next, as shown in FIG. 2F, the carbon film 203 is removed by ashing by oxygen annealing to form a cavity 210. Annealing is performed at 400 ° C. for 120 minutes in an oxygen atmosphere. The cavity 210 is filled with a mixed gas mainly composed of oxygen and carbon dioxide. By this step, a cavity 210 having a width of 0.3 μm is formed in a region beside the wiring made of the aluminum-copper alloy film 206. Further, only the cavity 210 without the SOG film 208 is formed in a region where the interval between adjacent wirings is 0.6 μm or less.
[0055]
Through the above-described steps, wirings are separated mainly by cavities in a region where the wiring spacing is a problem, and wirings are separated mainly by an insulating film in a region where the wiring spacing is wide.
[0056]
(Embodiment 4)
Next, a fourth embodiment of the present invention will be described. Also in this embodiment, a region between wirings in the same wiring layer in the multilayer wiring structure is configured by a region where a cavity region and an insulating film are formed. In addition, since what was used in 3rd Embodiment can be used about drawing, the manufacturing process of this embodiment is demonstrated with reference to Fig.2 (a)-(f).
[0057]
The steps in FIGS. 2A to 2B are the same as those in the third embodiment, and description of these steps is omitted here.
[0058]
After the step of FIG. 2B, planarization by CMP is performed as shown in FIG. That is, the aluminum-copper alloy film 206 other than the wiring trench is removed by CMP, and the aluminum-copper alloy film 206 is left only in the wiring trench. Subsequently, after applying a resist, patterning is performed so that the resist 207 is left in the region 207a and the resist 207 is not left in the other region 207b. The resist 207 patterning at this time is performed using a photomask for forming a wiring pattern and using a photoresist of the type opposite to that for forming a wiring pattern. In this embodiment, since a positive resist is used for forming the wiring pattern, a negative resist is used in this step. Then, by overexposing the resist 207 with an exposure amount larger than the normal exposure amount, a resist pattern in which patterns corresponding to wirings are connected is formed in a region where the interval between adjacent wirings is narrow. It is also possible to adjust the width of the overexposed region by adjusting the exposure amount.
[0059]
The subsequent steps of FIGS. 2D to 2F are the same as those in the third embodiment, and the description of these steps is omitted here.
[0060]
Also in the present embodiment, as in the third embodiment, in a region with a narrow wiring interval in which the capacitance between wirings is a problem, the wiring is separated mainly by a cavity, and in a region having a large wiring interval, the wiring is separated mainly by an insulating film. Will be. Further, in the present embodiment, when forming the resist pattern 207 in the step (c), there is an advantage that a mask for forming a wiring pattern can be used as it is, unlike the third embodiment.
[0061]
(Embodiment 5)
Next, a fifth embodiment of the present invention will be described with reference to process cross-sectional views shown in FIGS. In the present embodiment, a region between different wiring layers in a multilayer wiring structure is constituted by a region where a cavity region and an insulating film are formed. In the figure, element isolation, MOSFET formation steps, and the like are omitted, and the steps mainly related to the formation of multilayer metal wiring are shown.
[0062]
First, as shown in FIG. 3A, a lower wiring region is formed by any of the methods described in the first to fourth embodiments. Here, 301 is a semiconductor substrate (silicon substrate or the like), 302 is an insulating separation film, 303 is an aluminum-copper alloy film that becomes a lower layer wiring, 304 is an SOG film, 305 is a supporting insulating film, and 306 is an ashing carbon film. It is a cavity after removing.
[0063]
Next, as shown in FIG. 3B, a carbon film 307 is deposited on the entire surface of the substrate, and then a resist 308 is applied and patterned. At this time, the resist is left in the region 308a corresponding to the portion where the lower layer wiring (n layer) and the upper layer wiring (n + 1 layer) overlap, and the resist in the other region 308b is removed. Specifically, the mask data of the upper layer wiring and the mask data of the lower layer wiring are processed to produce a mask in a region corresponding to the AND portion of both wirings, and the resist 308 is patterned using this mask.
[0064]
Next, as shown in FIG. 3C, the carbon film 307 is processed by dry etching using the resist 308 as a mask. At this time, the carbon film 307 can be similarly processed even if the resist pattern is transferred to a hard mask and dry etching is performed using the hard mask as a mask in addition to the method using the resist as a mask. After removing the resist 308, an SOG film 309 is applied to the entire surface of the substrate.
[0065]
Next, as shown in FIG. 3D, the SOG film 309 on the carbon film 307 is removed by a method such as CMP, and the carbon film 307 and the SOG film 309 are leveled and flattened. Thereafter, a resist 310 is applied, and the resist 310 is patterned to serve as a mask for the interlayer connection hole.
[0066]
Next, as shown in FIG. 3E, the carbon film 307 is processed by dry etching using the resist 310 as a mask to form interlayer connection holes. At this time, the carbon film 307 can be similarly processed even if the resist pattern is transferred to a hard mask and dry etching is performed using the hard mask as a mask in addition to the method using the resist as a mask. After removing the resist 310, an aluminum-copper alloy film 311 to be a plug is deposited on the entire surface of the substrate. At this time, the interlayer connection hole is filled with the aluminum-copper alloy film 311 using a method such as reflow sputtering.
[0067]
Next, as shown in FIG. 3F, the aluminum-copper alloy film 311 other than the interlayer connection holes is removed by a method such as CMP. Thereafter, using a method similar to any of the methods described in the first to fourth embodiments, an upper layer side made of a carbon film (not shown), an SOG film 312 and an aluminum-copper alloy film 313 is formed in the upper layer side wiring region. A wiring, an upper support insulating film 314, and the like are formed. Thereafter, the carbon film formed between the upper and lower wiring layers and the carbon film between the wirings formed in the same wiring layer are simultaneously ashed to form cavities 315 and 316. Annealing is performed at 400 ° C. for 120 minutes in an oxygen atmosphere. The cavity is filled with a mixed gas mainly composed of oxygen and carbon dioxide.
[0068]
By performing the above steps, in the region where the upper and lower wirings that cause a problem of the capacitance between the wirings are overlapped, the wiring is separated mainly by the cavity, and in the region where the upper and lower wirings are not overlapped, the upper and lower wiring layers are separated mainly by the insulating film. Will be.
[0069]
(Embodiment 6)
Next, a sixth embodiment of the present invention will be described with reference to process cross-sectional views shown in FIGS. In this embodiment as well, a region between different wiring layers in the multilayer wiring structure is constituted by a region where a cavity region and an insulating film are formed. In the figure, element isolation, MOSFET formation steps, and the like are omitted, and the steps mainly related to the formation of multilayer metal wiring are shown.
[0070]
First, as shown in FIG. 4A, a lower wiring region is formed by any of the methods described in the first to fourth embodiments. Here, 401 is a semiconductor substrate (silicon substrate or the like), 402 is an insulating separation film, 403 is an aluminum-copper alloy film that becomes a lower wiring, 404 is an SOG film, 405 is a supporting insulating film, and 406 is an ashing carbon film. It is a cavity after removing. Thereafter, after a carbon film 407 is deposited on the entire surface of the substrate, a resist 408 is applied and patterned. At this time, the resist is left in the region 408a corresponding to the portion where the lower layer wiring (n layer) and the upper layer wiring (n + 1 layer) overlap, and the resist in the other region 408b is removed. Specifically, the mask data of the upper layer wiring and the mask data of the lower layer wiring are processed to produce a mask in a region corresponding to the AND portion of both wirings, and the resist 408 is patterned using this mask.
[0071]
Next, as shown in FIG. 4B, the carbon film 407 is processed by dry etching using the resist 408 as a mask. At this time, the carbon film 407 can be similarly processed by transferring the resist pattern to a hard mask and performing dry etching using the hard mask as a mask, in addition to the method of processing using the resist as a mask. After removing the resist 408, an SOG film 409 is applied to the entire surface of the substrate.
[0072]
Next, as shown in FIG. 4C, the SOG film 409 on the carbon film 407 is removed by a method such as CMP, and the carbon film 407 and the SOG film 409 are flattened with the same height. Thereafter, a resist 410 is applied, and the resist 410 is patterned so as to serve as a mask for the interlayer connection hole.
[0073]
Next, as shown in FIG. 4D, the carbon film 407 is processed by dry etching using the resist 410 as a mask to form interlayer connection holes. At this time, the carbon film 407 can be similarly processed by transferring the resist pattern to a hard mask and performing dry etching using the hard mask as a mask, in addition to the method of processing using the resist as a mask. After removing the resist 410, an aluminum-copper alloy film 411 to be a plug is deposited on the entire surface of the substrate. At this time, the interlayer connection hole is filled with the aluminum-copper alloy film 411 using a method such as reflow sputtering.
[0074]
Next, as shown in FIG. 4E, the aluminum-copper alloy film 411 other than the interlayer connection holes is removed by a method such as CMP, and a coating film is formed as an insulating film 412 on the entire surface of the substrate. Thereafter, the carbon film 407 is removed by ashing by oxygen annealing to form a cavity 413. Annealing is performed at 400 ° C. for 120 minutes in an oxygen atmosphere. The cavity is filled with a mixed gas mainly composed of oxygen and carbon dioxide.
[0075]
Next, as shown in FIG. 4 (f), a carbon film (not shown), an SOG film 414, and a wiring layer on the upper layer side are used by using a method similar to any of the methods described in the first to fourth embodiments. An upper layer wiring made of an aluminum-copper alloy film 415 and a supporting insulating film 416 are formed. Thereafter, the carbon film formed between the wirings in the upper wiring layer is removed by ashing, and a cavity 417 is formed.
[0076]
Also in the present embodiment, as in the fifth embodiment, in the region where the upper and lower wirings, which cause the problem of the capacitance between the wirings, are separated mainly by the cavities, and in the region where the upper and lower wirings do not overlap, the upper and lower wires are mainly The wiring layers are separated.
[0077]
(Embodiment 7)
Next, a seventh embodiment of the present invention will be described with reference to process cross-sectional views shown in FIGS. In the present embodiment, a region between wirings in the same wiring layer in a multilayer wiring structure is constituted by a region where a cavity region and an insulating film are formed. In the figure, element isolation, MOSFET formation steps, and the like are omitted, and the steps mainly related to the formation of multilayer metal wiring are shown.
[0078]
First, as shown in FIG. 5A, an insulating isolation film 502 is deposited on the main surface side of a semiconductor substrate (silicon substrate or the like) 501 on which element isolation and MOSFET are formed, and is vaporized in a later process. A carbon film 503 is deposited. Subsequently, after applying a resist on the carbon film 503, the resist 504 is left in the region 504a where the wiring pattern interval is narrowed, and the resist 504 is not left in the region where the wiring is not formed and the region 504b where the wiring pattern interval is widened. Pattern it like this. Patterning of the resist 504 at this time is performed using a photomask manufactured with reference to wiring pattern data.
[0079]
Next, as shown in FIG. 5B, the carbon film 503 is processed by dry etching or the like using the resist pattern 504 as a mask. At this time, in addition to the method of processing using the resist 504 as a mask, the carbon film 503 can be similarly processed even if the resist pattern is transferred to a hard mask and dry etching is performed using the hard mask as a mask. After removing the resist 504, an SOG film 505 is applied to the entire surface of the substrate.
[0080]
Next, as shown in FIG. 5C, CMP is performed to remove the SOG film 505 on the carbon film 503, and the SOG film 505 between the carbon films 503 has the same height as the carbon film 503. Flatten. Subsequently, after applying a resist 506, the resist 506 is patterned using a photomask for forming a wiring pattern to form a groove pattern 507 corresponding to the wiring groove.
[0081]
Next, as shown in FIG. 5D, wiring grooves are formed in the carbon film 503 by dry etching using the resist 506 as a mask. After forming the wiring trench, the resist is removed, and an aluminum-copper alloy film 508 serving as a wiring metal is deposited on the entire surface of the substrate.
[0082]
Next, as shown in FIG. 5E, planarization by CMP is performed. That is, the aluminum-copper alloy film 508 other than the wiring trench is removed by CMP, and the aluminum-copper alloy film 508 is left only in the wiring trench. Thereafter, a supporting insulating film 509 is deposited on the entire surface of the substrate. Here, a coating-type inorganic SOG film is used as the supporting insulating film 509.
[0083]
Next, as shown in FIG. 5F, the carbon film 503 is removed by ashing by oxygen annealing to form a cavity 510. Annealing is performed at 400 ° C. for 120 minutes in an oxygen atmosphere. The cavity 510 is filled with a mixed gas mainly composed of oxygen and carbon dioxide.
[0084]
Through the above steps, the wirings are separated by the cavities in a region where the wiring spacing is a problem, and the wirings are separated mainly by the insulating film in the region where the wiring spacing is wide.
[0085]
In each of the above embodiments, the carbon film for forming a cavity is removed by ashing by oxygen annealing. However, the carbon film is removed by reacting carbon with hydrogen radicals at a high temperature (for example, about 350 ° C.). May be. Alternatively, a polyimide film may be used instead of the carbon film as the cavity forming film, and the polyimide film may be removed by ashing by oxygen annealing.
[0086]
In each of the above embodiments, the SOG film that is a coating film is used as the insulating film between the wirings. However, a silicon oxide film formed by CVD or the like may be used. Further, it is possible to use an insulating film other than the inorganic coating film as the supporting insulating film. Furthermore, the wiring metal is not limited to an aluminum-copper alloy, and a metal such as gold, silver, or copper, or a refractory metal such as tungsten or molybdenum can be used.
[0087]
Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
[0088]
【The invention's effect】
According to the present invention, since the cavity region and the region made of the insulating film are provided between the wirings formed in the same wiring layer or between different wiring layers, the capacitance between the wirings can be reduced by the cavity region. In addition, the mechanical strength can be ensured by the region made of the insulating film.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view illustrating a manufacturing process of a semiconductor device according to first and second embodiments of the present invention.
FIG. 2 is a process cross-sectional view showing a manufacturing process of a semiconductor device according to third and fourth embodiments of the present invention.
FIG. 3 is a process sectional view showing a manufacturing process of a semiconductor device according to a fifth embodiment of the invention.
FIG. 4 is a process cross-sectional view illustrating a manufacturing process of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 5 is a process cross-sectional view showing a manufacturing process of a semiconductor device according to a seventh embodiment of the present invention.
[Explanation of symbols]
101, 201, 301, 401, 501 ... Semiconductor substrate
102, 202, 302, 402, 502 ... Insulating separation membrane
103, 203, 307, 407, 503 ... carbon film
104, 106, 204, 207, 308, 310, 408, 410, 504, 506 ... resist
105, 208, 304, 309, 312, 404, 409, 414, 505 ... SOG film
107, 205, 507 ... groove pattern
108,206,303,311,313,403,411,415,508 ... Al-Cu alloy film
109,209,305,314,405,412,416,509 ... support insulating film
110, 210, 306, 315, 316, 406, 413, 417, 510 ... cavity

Claims

Forming a wiring in a wiring layer on the main surface side of the semiconductor substrate and forming a first insulating film and a cavity forming material film made of different materials in a region between the wiring; Forming a second insulating film on the wiring layer on which the insulating film and the cavity forming material film are formed, and selectively removing the cavity forming material film after forming the second insulating film; And a step of forming a cavity region.

Forming a first wiring in a first wiring layer on a main surface side of the semiconductor substrate, and forming a first insulating film and a cavity forming material film on an upper layer side of the layer on which the first wiring is formed; A step of forming a second wiring on a second wiring layer on an upper layer side of the layer on which the first insulating film and the cavity forming material film are formed, and the second wiring is formed. Forming a second insulating film on the second wiring layer, and selectively removing the cavity forming material film by gasifying with oxygen or hydrogen after forming the second insulating film; And forming a cavity region. A method for manufacturing a semiconductor device, comprising:

Forming a first wiring in a first wiring layer on a main surface side of the semiconductor substrate, and forming a first insulating film and a cavity forming material film on an upper layer side of the layer on which the first wiring is formed; A step of forming a second insulating film on the layer on which the first insulating film and the cavity forming material film are formed, and the cavity forming material film after forming the second insulating film. Forming a cavity region by selectively removing the gas by gasification using oxygen or hydrogen; and forming a cavity region on the second wiring layer on the upper layer side of the second insulating film after the cavity region is formed. And a step of forming two wirings.