JP3687266B2 - Semiconductor device and semiconductor relay using the device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、絶縁されたゲート電極に電圧を印加し、発生する電界によって動作する電界効果型の半導体装置及びその装置を用いた半導体リレーに関するものである。
【0002】
【従来の技術】
従来、この種の半導体装置として、図4乃至図7に示す構成のものが存在する。このものは、一面A11を有したn型のドレイン層A1と、ドレイン層A1との間でpn接合を形成するp型のベース層A2と、ベース層A2の中央部を外囲したn型のソース層A3と、ドレイン層A1とソース層A3とで挟まれた一面A11側のベース層A2であるチャンネル領域A21に絶縁膜A4を介して対面してそのチャンネル領域A21の導電型を反転させるゲート電極A5と、ベース層A2及びソース層A3の双方と接触するソース電極A6と、ドレイン層A1の他面A12に形成されたドレイン電極A7とを備えた半導体素子Aの複数が、各ソース電極A6及び各ドレイン電極A7を接続した状態で並設されている。
【0003】
さらに詳しくは、互いに隣接する両チャンネル領域A21,A21に挟まれたドレイン層A1である各ドレイン層領域A13の幅が、略均等に形成される。また、一般のバイポーラトランジスタと比較して、オン状態においてオフセット電圧を持たない、ゲート電極A5に発生する電界によって動作するので入力抵抗が極めて大きい、及びチャンネル領域A21の導電型が急速に反転してスイッチング時間が短い等、多くの長所を有している。
【0004】
したがって、半導体リレーのスイッチング素子として用いられて、極性が互いに逆の双方向信号をオン及びオフさせるために、2個が各ソース電極A6を互いに電気的に接続し両ドレイン電極A7,A7を出力端子とした状態で、直列に接続して用いられる。
【0005】
【発明が解決しようとする課題】
上記した従来の半導体装置では、電圧がゲート電極A5に印加されると、発生した電界でもってチャンネル領域A21の導電型が反転して、ソース電極A6及びドレイン電極A7間がオンしスイッチングできる。
【0006】
しかしながら、チャンネル領域A21の導電型が反転してオン状態のとき、ソース電位に対してドレイン電位が低くなるような接続をおこなうと、図6に示すように電流電圧特性に不連続点を含む不連続領域Bが発生する。
【0007】
この現象を図7に示す半導体素子の断面図で説明する。チャンネル領域A21がオン状態であって、流れる電流が小さいとき、その電流はチャンネル領域A21を通ってソース電極A6からドレイン電極A7側へ流れる。ところが電流が大きくなって、チャンネル抵抗Rchと、両チャンネル領域A21,A21に挟まれたドレイン層領域A13の抵抗Rjとの和によって発生する電圧が、ドレイン層A1とベース層A2とのpn接合で形成される内蔵ダイオードDiの順方向電圧を超えたとき、電流は内蔵ダイオードDiを通って流れる。
【0008】
その結果、ドレイン層A1はドレイン抵抗Rdが下がる電導度変調を生じる。したがってソース電極A6からドレイン電極A7側へ電流が流れると、一定の電流値でソース電極A6とドレイン電極A7との間のインピーダンスが急激に変化して、不連続領域Bが発生する。つまり、複数の電流値が一つの電圧値に対して不連続領域Bで存在することになる。
【0009】
ここで、電流電圧特性の不連続領域Bをなくすために、チャンネル抵抗Rchとドレイン層領域A13の抵抗Rjとの和を大きくして、流れる電流が小さいうちに電導度変調を起こさせれば良い。しかし、この場合、半導体素子Aのオン抵抗を上昇させてしまう。
【0010】
また、半導体リレーのスイッチング素子として用いたとき、このような不連続領域Bが発生すると、両ドレイン電極A7,A7のうち一方から出力される出力電流が、他方に入力される入力電流に対して不連続となって、信号が歪むという問題が発生する。
【0011】
本発明は、上記問題点に鑑みてなしたもので、その目的とするところは、極性が逆になっても、ソース電極及びドレイン電極間に通電された電流が、電圧に対して連続して変化する半導体装置及びその装置を用いた半導体リレーを提供することにある。
【0012】
【課題を解決するための手段】
上記した課題を解決するために、請求項1記載の半導体装置は、一面を有した第1導電型のドレイン層と、ドレイン層との間でpn接合を形成する第2導電型のベース層と、ベース層の中央部を外囲した第1導電型のソース層と、ドレイン層とソース層とで挟まれたチャンネル領域の導電型を反転させるゲート電極と、ベース層及びソース層の双方と接触するソース電極と、ドレイン層の他面に形成されたドレイン電極とを備えた半導体素子の複数が、各ソース電極及び各ドレイン電極を接続した状態で並設された絶縁ゲート型の半導体装置において、互いに隣接する両前記チャンネル領域に挟まれたドレイン層領域のうち少なくとも1個の一領域は、前記一面に沿った方向における幅を狭くした高抵抗部が設けられ、前記一領域は、前記ドレイン層領域のうち1個のみで形成された構成にしてある。
【0014】
請求項2記載の半導体リレーは、請求項1記載の2個の半導体装置を用いたものにおいて、各ソース電極を互いに接続するとともに、両ドレイン電極間に負荷された信号電流をスイッチングするスイッチング素子として用いられた構成にしてある。
【0015】
【発明の実施の形態】
本発明の一実施形態を図1乃至図3に基づいて以下に説明する。かかる半導体装置は、複数の半導体素子1で構成されて、各半導体素子1がドレイン層11と、ベース層12と、ソース層13と、ゲート電極14と、ソース電極15と、ドレイン電極16とを備えている。
【0016】
ドレイン層11は、一面11a及び他面11bを有して、導電型がn型で第1導電型であり、半導体基板でもって形成される。ベース層12は、中央部12aを有して、導電型がボロン等の不純物を拡散したp型で第2導電型であり、ドレイン層11との間でpn接合を形成する。
【0017】
ソース層13は、導電型がリン等の不純物を拡散したn型で第1導電型であり、ベース層12の中央部12aを外囲して略四角状に形成されて、一面11a側のベース層12であるチャンネル領域12bをドレイン層11との間に形成する。ゲート電極14は、アルミニウム又はポリシリコン等の金属により、ドレイン層11とソース層13とで挟まれたチャンネル領域12bに、酸化珪素からなる絶縁膜14aを介して対面して、そのチャンネル領域12bの導電型を電圧印加時に反転させる。
【0018】
ソース電極15は、アルミニウム等の金属により、ベース層12及びソース層13の双方と接触してそれぞれを短絡する。ドレイン電極16は、アルミニウム等の金属により、ドレイン層11の他面11bに形成される。
【0019】
半導体素子1の複数は、各ソース電極15及び各ドレイン電極16を電気的に接続した状態で並設される。したがって、一領域11c及び他領域11dからなるドレイン層領域が、互いに隣接する両チャンネル領域12b,12bに挟まれて、両半導体素子1,1間のドレイン層11に形成される。ここで、図2に示すように、隣接したソース層13が接続されて、その接続されたソース層13のコーナ部の一部が180度以上に形成されて、一領域11cが複数のドレイン層領域のうち一個形成される。さらに、ドレイン層11の一面11aに沿った方向における幅が狭い高抵抗部11eがその一領域11cに設けられ、抵抗が極端に大きくなっている。
【0020】
このものの動作を説明する。電圧がゲート電極14に印加されると、チャンネル領域12bの導電型がp型からn型へ反転して、ドレイン層11(n型)、ベース層12(p型)、及びソース層13(n型)で形成されるnpn接合から、nnn接合に反転する。したがって、ソース電極15及びドレイン電極16間がオン状態になる。
【0021】
ここで、ソース電位に対してドレイン電位を低くしたとき、ドレイン層領域のうち一領域11cは高抵抗部11eが設けられて抵抗が極端に大きいので、チャンネル領域12bを介してソース層13から流れる電流が小さいときであっても、その電流はドレイン層11とベース層12とのpn接合で形成される内蔵ダイオードを介して流れる。したがって、ドレイン層11は小さい電流でもって電導度変調が起こり、電流電圧特性は不連続点が発生しなくなる。また、一領域11cは複数のドレイン層領域のうち一個のみであるので、半導体素子1のオン抵抗が増大することもない。
【0022】
ドレイン電位がソース電位に対して低くなるよう電気的に接続したときの、電流電圧特性を図3に示す。図3から電流電圧特性における不連続点が発生せず、したがって、一つの電圧値に対して複数の電流値を持たないことがわかる。
【0023】
このものは、2個が入力部及び出力端子を有した出力部が設けられた半導体リレー(図示せず)に組み込まれて、出力部のスイッチング素子として用いられる。ソース電極15を互いに接続して直列に接続されるとともに、両ドレイン電極16,16が出力端子と接続されて、信号電流が出力端子間に負荷される。そして、出力端子の一方に入力されて極性が変化する信号電流をスイッチングし、出力端子の他方に出力する。ここで、ソース電極15を互いに接続しているのでオン状態のとき、一方の半導体装置のドレイン電位がソース電位よりも高く、他方の半導体装置のドレイン電位がソース電位よりも低い状態になる。
【0024】
かかる一実施形態の半導体装置にあっては、上記したように、チャンネル領域12bに挟まれたドレイン層領域のうち一領域11cに、幅を狭くした高抵抗部11eが設けられたから、ドレイン電位がソース電位に対して低くなっても、ソース層13からドレイン層11に流れる電流が小さい段階で、電流がドレイン層11とベース層12との間に形成された内蔵ダイオードを介して流れるので、一つの電圧値に対して複数の電流値を持つことなく、電流電圧特性における不連続点の発生を防止することができる。
【0025】
また、幅の狭い一領域11cが複数のドレイン層領域11c,11eのうち一個のみであるから、半導体素子1の他領域11dの幅が広くしたがって抵抗が小さくなって、オン抵抗を低くすることができる。
【0026】
かかる一実施形態の2個の半導体装置を用いた半導体リレーは、各半導体装置がソース電極15を互いに接続したスイッチング素子として用いられたから、オン状態でドレイン電位がソース電位よりも低くなっても、各半導体装置が電流電圧特性における不連続点の発生を防止しているので、両ドレイン電極16,16の一方から出力される出力電流が他方に入力される入力電流に対して不連続点を形成することなく、すなわち歪むことなく、両ドレイン電極16,16に負荷された信号電流を安定してスイッチングすることができる。
【0027】
なお、本実施形態では、第1導電型及び第2導電型をそれぞれn型及びp型としたが、それぞれp型及びn型としてもよく、限定されない。
【0028】
また、ドレイン層領域のうち一領域11cを1個のみで形成したが、一領域11cを複数個形成してもよく、限定されない。
【0029】
【発明の効果】
請求項1記載の半導体装置は、一領域がチャンネル領域に挟まれたドレイン層領域のうち少なくとも1個形成されて、その一領域に幅を狭くした高抵抗部が設けられたから、ドレイン電位がソース電位に対して低くなっても、ソース層からドレイン層に流れる電流が小さい段階で、電流がドレイン層とベース層との間に形成された内蔵ダイオードを介して流れるので、一つの電圧値に対して複数の電流値を持つことなく、電流電圧特性における不連続点の発生を防止することができ、幅を狭くした一領域が複数のドレイン層領域のうち一個のみであるから、半導体素子の他領域の幅が広くしたがって抵抗が小さくなって、オン抵抗を低くすることができる。
【0031】
請求項2記載の半導体リレーは、請求項1記載の2個の半導体装置を用いたものにおいて、各半導体装置がソース電極を互いに接続したスイッチング素子として用いられたから、オン状態でドレイン電位がソース電位よりも低くなっても、各半導体装置が電流電圧特性における不連続点の発生を防止しているので、出力電流が入力電流に対して不連続点を形成することなく、すなわち歪むことなく、両ドレイン電極に負荷された信号電流を安定してスイッチングすることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す図2におけるX−X断面図である。
【図2】同上の平面図である。
【図3】同上の電流電圧特性を表す図である。
【図4】従来例を示す図5におけるY−Y断面図である。
【図5】同上の平面図である。
【図6】同上の電流電圧特性を表す図である。
【図7】同上の半導体素子の断面図である。
【符号の説明】
1 半導体素子
11 ドレイン層
11a 一面
11b 他面
11c 一領域(ドレイン層領域)
11d 他領域(ドレイン層領域)
11e 高抵抗部
12 ベース層
12a 中央部
12b チャンネル領域
13 ソース層
14 ゲート電極
14a 絶縁膜
15 ソース電極
16 ドレイン電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a field effect semiconductor device that operates by an electric field generated by applying a voltage to an insulated gate electrode, and a semiconductor relay using the device.
[0002]
[Prior art]
Conventionally, there are semiconductor devices of this type having the configurations shown in FIGS. This includes an n-type drain layer A1 having one surface A11, a p-type base layer A2 that forms a pn junction with the drain layer A1, and an n-type that surrounds the center of the base layer A2. A gate that inverts the conductivity type of the channel region A21 by facing the channel region A21, which is the base layer A2 on one surface A11 side sandwiched between the source layer A3, the drain layer A1 and the source layer A3, via the insulating film A4 A plurality of semiconductor elements A each including an electrode A5, a source electrode A6 in contact with both the base layer A2 and the source layer A3, and a drain electrode A7 formed on the other surface A12 of the drain layer A1 are connected to each source electrode A6. The drain electrodes A7 are connected in parallel.
[0003]
More specifically, the widths of the drain layer regions A13, which are the drain layers A1 sandwiched between the channel regions A21 and A21 adjacent to each other, are formed substantially evenly. Further, compared with a general bipolar transistor, it does not have an offset voltage in the on state, and operates by an electric field generated in the gate electrode A5, so that the input resistance is extremely large, and the conductivity type of the channel region A21 is rapidly reversed. It has many advantages such as short switching time.
[0004]
Therefore, in order to turn on and off bidirectional signals having opposite polarities, which are used as switching elements of a semiconductor relay, two of them electrically connect each source electrode A6 and output both drain electrodes A7 and A7. Used as a terminal, connected in series.
[0005]
[Problems to be solved by the invention]
In the conventional semiconductor device described above, when a voltage is applied to the gate electrode A5, the conductivity type of the channel region A21 is inverted by the generated electric field, and the source electrode A6 and the drain electrode A7 can be turned on and switched.
[0006]
However, when connection is made such that the drain potential is lower than the source potential when the conductivity type of the channel region A21 is inverted and turned on, the current-voltage characteristic does not include a discontinuity as shown in FIG. A continuous region B occurs.
[0007]
This phenomenon will be described with reference to a cross-sectional view of the semiconductor element shown in FIG. When the channel region A21 is on and the flowing current is small, the current flows from the source electrode A6 to the drain electrode A7 side through the channel region A21. However, the current increases, and the voltage generated by the sum of the channel resistance Rch and the resistance Rj of the drain layer region A13 sandwiched between both channel regions A21 and A21 is generated at the pn junction between the drain layer A1 and the base layer A2. When the forward voltage of the built-in diode Di formed is exceeded, current flows through the built-in diode Di.
[0008]
As a result, the drain layer A1 undergoes conductivity modulation in which the drain resistance Rd decreases. Therefore, when a current flows from the source electrode A6 to the drain electrode A7, the impedance between the source electrode A6 and the drain electrode A7 changes suddenly at a constant current value, and a discontinuous region B is generated. That is, a plurality of current values exist in the discontinuous region B with respect to one voltage value.
[0009]
Here, in order to eliminate the discontinuous region B of the current-voltage characteristics, the sum of the channel resistance Rch and the resistance Rj of the drain layer region A13 may be increased to cause conductivity modulation while the flowing current is small. However, in this case, the on-resistance of the semiconductor element A is increased.
[0010]
When such a discontinuous region B occurs when used as a switching element of a semiconductor relay, the output current output from one of the drain electrodes A7 and A7 is compared to the input current input to the other. The problem arises that the signal becomes distorted due to the discontinuity.
[0011]
The present invention has been made in view of the above problems, and the object of the present invention is that even when the polarity is reversed, the current passed between the source electrode and the drain electrode continues to the voltage. It is an object of the present invention to provide a changing semiconductor device and a semiconductor relay using the device.
[0012]
[Means for Solving the Problems]
In order to solve the above-described problem, a semiconductor device according to
[0014]
The semiconductor relay of claim 2, in which using two semiconductor devices according to
[0015]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to FIGS. Such a semiconductor device is composed of a plurality of
[0016]
The
[0017]
The
[0018]
The
[0019]
A plurality of
[0020]
The operation of this will be described. When a voltage is applied to the
[0021]
Here, when the drain potential is lowered with respect to the source potential, one
[0022]
FIG. 3 shows current-voltage characteristics when the drain potential is electrically connected so as to be lower than the source potential. It can be seen from FIG. 3 that discontinuous points in the current-voltage characteristics do not occur, and therefore there is no plurality of current values for one voltage value.
[0023]
The two are incorporated in a semiconductor relay (not shown) provided with an output unit having two input units and an output terminal, and are used as switching elements of the output unit. The
[0024]
In the semiconductor device according to one embodiment, as described above, since the
[0025]
Further, since the
[0026]
In such a semiconductor relay using two semiconductor devices of one embodiment, since each semiconductor device is used as a switching element that connects the
[0027]
In the present embodiment, the first conductivity type and the second conductivity type are n-type and p-type, respectively, but they may be p-type and n-type, respectively, and are not limited.
[0028]
Moreover, although the one area |
[0029]
【The invention's effect】
The semiconductor device according to
[0031]
The semiconductor relay of claim 2, in which using two semiconductor devices according to
[Brief description of the drawings]
FIG. 1 is a sectional view taken along line XX in FIG. 2 showing an embodiment of the present invention.
FIG. 2 is a plan view of the above.
FIG. 3 is a diagram showing current-voltage characteristics of the above.
4 is a YY cross-sectional view in FIG. 5 showing a conventional example.
FIG. 5 is a plan view of the same.
FIG. 6 is a diagram showing current-voltage characteristics of the above.
FIG. 7 is a cross-sectional view of the above semiconductor element.
[Explanation of symbols]
DESCRIPTION OF
11d Other region (drain layer region)
11e
Claims (2)
互いに隣接する両前記チャンネル領域に挟まれたドレイン層領域のうち少なくとも1個の一領域は、前記一面に沿った方向における幅を狭くした高抵抗部が設けられ、前記一領域は、前記ドレイン層領域のうち1個のみで形成されたことを特徴とする半導体装置。A first conductivity type drain layer having one surface, a second conductivity type base layer forming a pn junction with the drain layer, and a first conductivity type source layer surrounding a central portion of the base layer; A gate electrode that reverses the conductivity type of the channel region sandwiched between the drain layer and the source layer, a source electrode that contacts both the base layer and the source layer, and a drain electrode formed on the other surface of the drain layer. In an insulated gate semiconductor device in which a plurality of provided semiconductor elements are arranged in parallel with each source electrode and each drain electrode being connected,
At least one region of the drain layer regions sandwiched between the channel regions adjacent to each other is provided with a high resistance portion having a narrow width in the direction along the one surface, and the one region includes the drain layer. A semiconductor device formed with only one of the regions .
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