JP2881907B2 - Power semiconductor device - Google Patents
Power semiconductor deviceInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
本発明は、ドレインとチップの内側とをチップの周辺
部を通して接続するための構造に関し、電力用トランジ
スタ部をチップの内側に形成した電力用半導体装置に用
いることができ、さらに電力用トランジスタ部とその制
御回路部とを１チップ上に集積した電力用半導体装置に
用いて好適である。The present invention relates to a structure for connecting a drain and the inside of a chip through a peripheral portion of the chip, and can be used for a power semiconductor device in which a power transistor portion is formed inside a chip. It is suitable for use in a power semiconductor device in which the control circuit section is integrated on one chip.
従来から、ドレインがチップの裏面に形成された縦型
の電力用トランジスタ部と、そのトランジスタ部の過電
流遮断を行うための保護回路部等の制御回路とが１チッ
プ上に集積された電力用半導体装置が知られている。 電力用トランジスタの電流を検出するためには、ドレ
イン電位を検出する必要がある。そのドレイン電位の保
護回路部での検出は、チップの裏面に形成されたドレイ
ンにアルミニウム導線をボンデングして、その導線をチ
ップ表面の保護回路部まで引き込むことによって行われ
ていた。Conventionally, a vertical power transistor unit having a drain formed on the back surface of a chip and a control circuit such as a protection circuit unit for performing overcurrent cutoff of the transistor unit are integrated on a single chip. Semiconductor devices are known. In order to detect the current of the power transistor, it is necessary to detect the drain potential. The detection of the drain potential in the protection circuit portion has been performed by bonding an aluminum conductor to the drain formed on the back surface of the chip and drawing the conductor to the protection circuit portion on the chip surface.
ところが、上記構成では、ドレインにアルミニウム導
線をボンディングするためのパッドを形成する必要があ
り、チップ面積が大きくなるという問題がある。 又、アルミニウム導線をボンディングしたり、チップ
裏面のドレインからアルミニウム導線をチップ表面まで
引き込むという工程が必要となる。 又、この電力用半導体装置を負荷に対して、高電圧側
に挿入してスイッチ素子として使用する場合には、ドレ
インに接続されるアルミニウム導線に、常時、高電圧が
印加されることになり、アルミニウム導線の湿気による
耐蝕性が問題となる。 本発明は上記課題を解決するために成されたものであ
り、その目的は、チップ面積を向上させることなく、製
造が容易で、且つ、信頼性の高い電力用半導体装置を提
供することである。However, in the above configuration, it is necessary to form a pad for bonding the aluminum conductor to the drain, and there is a problem that the chip area is increased. Further, a step of bonding an aluminum conductor or drawing an aluminum conductor from the drain on the back surface of the chip to the surface of the chip is required. Also, when this power semiconductor device is used as a switch element by being inserted on the high voltage side with respect to the load, a high voltage is always applied to the aluminum conductor connected to the drain, The corrosion resistance due to moisture of the aluminum conductor becomes a problem. The present invention has been made to solve the above problems, and an object of the present invention is to provide a power semiconductor device which is easy to manufacture and has high reliability without increasing a chip area. .
上記課題を解決するために本発明は、 チップ（１）の内側に形成され、チップの一主面側に
形成されたソース、および他主面側に形成されたドレイ
ン電極（11）と内部に配設されて前記ドレイン電極に電
気的に接続される第１導電型の拡散層（12,13）とから
なるドレイン（10）、を備える縦型の電力用トランジス
タ部と、 前記チップの前記一主面側に前記電力用トランジスタ
部よりも周辺部に環状に配設され、前記ドレインと等電
位に接続された等電位環（30）と、 前記等電位環の内側に配設され、前記一主面側に形成
されて前記第１導電型の拡散層とPN接合する第２導電型
の拡散層（21,23）に一部が接続され、前記PN接合のう
ち前記一主面近傍の部分の上部に延在して他部が配設さ
れたフィールドプレート（70）と、 前記等電位環に一部が接続され、前記フィールドプレ
ートおよび前記PN接合と交差して他部がチップの内側に
延びた接続層（50）と、 少なくとも前記PN接合のうちの前記一主面近傍の部分
と前記接合層との間に介在する第１絶縁膜（40）と、 少なくとも前記接続層と前記フィールドプレートとの
交差部分において前記接続層と前記フィールドプレート
との間に介在する第２絶縁膜（60）と を有することを特徴としている。 なお、請求項１における前記接続層は前記PN接合上に
前記第１絶縁膜を介して形成され、前記フィールドプレ
ートは前記接続層上に前記第２絶縁膜を介して形成され
るようにしても良い。In order to solve the above-mentioned problems, the present invention provides a semiconductor device comprising: a source formed on the inside of a chip (1); a source formed on one main surface of the chip; A vertical power transistor section having a drain (10) provided and a first conductivity type diffusion layer (12, 13) electrically connected to the drain electrode; An equipotential ring (30) disposed on the main surface side in a ring around the power transistor section and connected to the drain and equipotentially; A part is connected to a second conductivity type diffusion layer (21, 23) formed on the main surface side and PN-joined with the first conductivity type diffusion layer, and a portion of the PN junction near the one main surface. A part of the field plate (70), which extends to the upper part of the frame and is provided with another part, A connection layer (50) intersecting the field plate and the PN junction and having another portion extending inside the chip; and at least a portion of the PN junction near the one main surface and the junction layer. And a second insulating film (60) interposed between the connection layer and the field plate at least at an intersection of the connection layer and the field plate. Features. The connection layer in claim 1 may be formed on the PN junction via the first insulating film, and the field plate may be formed on the connection layer via the second insulating film. good.
本発明の構成によると、等電位環はドレインと同一電
位である。その等電位環と接続層とが接続され、その接
続層はフィールドプレートと交差してチップの内側にま
で延設されている。このようにして、ドレインとチップ
の内側とが接続される。従って、従来のように裏面から
表面へのワイヤボンディングが不要となり製造が容易と
なる。また、接続層はチップ表面に第１絶縁膜と第２絶
縁膜とに挟まれて配設されるので、従来のアルミニウム
配線の腐食からくる装置の信頼性の低下を改善すること
ができる。According to the configuration of the present invention, the equipotential ring has the same potential as the drain. The equipotential ring and the connection layer are connected, and the connection layer extends to the inside of the chip crossing the field plate. In this way, the drain and the inside of the chip are connected. Therefore, wire bonding from the back surface to the front surface as in the related art is not required, and the manufacturing becomes easy. Further, since the connection layer is disposed on the chip surface between the first insulating film and the second insulating film, it is possible to improve the reliability of the device caused by the corrosion of the conventional aluminum wiring.
以下、本発明を具体的な一実施例に基づいて説明す
る。 第１図は、チップの部分表面部の水平方向断面図であ
り、第２図は、第１図におけるII−II矢視方向の断面図
であり、第３図は、第１図、第２図におけるIII−III矢
視方向の断面図である。 チップ１は、上面からみて、矩形環状の周辺部Ａと、
その内側に形成された制御回路としての保護回路部Ｂ
と、さらに内側に形成された電力用トランジスタ部Ｃと
に分けられる。電力用トランジスタ部Ｃは図示してない
が、通常の構成をしており、電力増幅又は大電流のスイ
ッチ作用を有した縦型のトランジスタで構成されてい
る。又、保護回路部Ｂの具体的な回路構成は図示されて
いないが、電力トランジスタに過電流が流れた時に、電
力トランジスタをオフさせるための保護機能を有した回
路である。チップ１には、ドレイン10が形成されてお
り、そのドレイン10は、裏面に形成されたドレイン電極
11、基板のＮ層12、N-層13とで構成されている。N-層13
には、拡散Ｐ層21が形成されており、その拡散Ｐ層21
は、電力用トランジスタ部Ｃではチャネル領域となる。 チップ１の上面の矩形環状の周辺部Ａにおいて、最外
周に拡散N+層22が矩形環状に形成されており、その拡散
N+層22は、領域Ｄにおいて、N-層13に接合されている。 又、チップ１上には、周辺部Ａの一部と保護回路部Ｂ
と電力用トランジスタ部Ｃとにおいて、二酸化シリコン
から成る絶縁膜40が形成されており、その絶縁膜40は周
辺部Ａの所定位置において、窓41、42が開けられてい
る。その窓41、42の存在位置は、拡散Ｐ層21中に形成さ
れそのＰ層21に対してオーミック接合したP+層23の形成
位置に対応している。窓41と窓42の間には二酸化シリコ
ンが残されており、架橋部43が形成されている。 絶縁膜40上には、架橋部43を通って、周辺部Ａから保
護回路部Ｂに伸びた接続層としての細線形状の良導体50
が配設されている。この良導体50は、例えば高濃度に不
純物を含んだ多結晶シリコンで構成されており、一般的
にはクロス抵抗と呼ばれており、電力用トランジスタ部
Ｃのゲート形成工程において、そのゲートと同時に形成
される。又、絶縁膜40上には、保護回路部Ｂにおいて、
この良導体50と接続される配線層24が形成されている。
この配線層24も例えば高濃度に不純物を含んだ多結晶シ
リコンで形成されており、ゲート製造工程において、ゲ
ートと同時に形成される。 又、良導体50を上から覆い、良導体50の形成されてい
ない所で、絶縁膜40と接合するBPSGから成る第２絶縁膜
60が形成されている。その第２絶縁膜60には、良導体50
の端部51、52及び配線層24の端部25の位置で、窓61、6
2、63が開けられている。又、図示されていないが、第
２絶縁膜60には、絶縁膜40に形成された窓41、42の位置
に同様に窓が形成されている。 この第２絶縁膜60の上から、所定のパターンにてアル
ミニウムが蒸着されている。そのアルミニウムの蒸着に
より、等電位環（equi potential ring EQR）30と、フ
ィールドプレート70と、中継電極26が形成される。 この等電位環30は、周辺部Ａに沿って、矩形環状に形
成されており、N+層22と接合され、窓61を介して良導体
50と接続されている。この等電位環30は、チップ１上の
電荷密度を均一にするためのものである。 又、フィールドプレート70は、等電位環30の内側を周
辺部Ａに沿って、矩形環状に形成されており、窓41、42
を介して、P+層23と接続されている。又、フィールドプ
レート70は、拡散Ｐ層21とN-層13とのPN接合部Ｅに接近
して、N-層13の上部に張出している。このフィールドプ
レート70の電位は拡散Ｐ層21の電位に等しく、PN接合部
Ｅの空乏層を拡大して、PN接合部Ｅにおける絶縁破壊耐
圧を向上させる機能を有している。 中継電極26は良導体50と配線層24とを接続するための
電極である。 又、等電位環30、フィールドプレート70、中継電極26
を覆うように、窒化シリコンから成る保護膜27が形成さ
れている。 上記のチップ構成において、等電位環30は、N+層22を
介してドレイン10のN-層13と接続されているので、ドレ
イン電位に等しい。従って、良導体50もドレイン電位に
等しく、保護回路部Ｂの配線層24もドレイン電位に等し
くなる。このようにして、保護回路部Ｂにドレイン電位
を導入することができる。 良導体50は、第２絶縁膜60を介在させてフィールドプ
レート70の下で、フィールドプレート70を横切るように
形成されている。電力用トランジスタ部Ｃに電圧が印加
されているがゲートオフ状態において、N-層13と拡散Ｐ
層21とによるPN接合は、逆バイアスされる。そして、フ
ィールドプレート70は拡散Ｐ層21と同電位であり、接合
部Ｅに接近したN-層13の表面に空乏層を形成して、接合
部Ｅ付近の空乏層を拡大している。しかし、良導体50は
ドレイン電位と等しいので、良導体50はフィールドプレ
ート70とN-層13との間の電位差を減少させるように作用
する。即ち、N-層13の表面の空乏層を減少させ、接合部
Ｅ付近の空乏層を縮小させるように作用する。 しかしながら、良導体50の線幅Ｗが狭く構成されてい
るので、第４図に示すように、良導体50の下のN-層13で
は、両側S1、S2から、フィールドプレート70によって生
じた空乏層Ｚが広がっているので、第５図に示すよう
に、接合部Ｅの周囲で空乏層Ｚは連続することになる。
従って、Ｇ点における電界集中が防止される。 尚、良導体50の線幅Ｗを大きくとると、第６図、第７
図に示したように、フィールドプレート70による効果が
消去されて、良導体50直下のN-層13の表面において、空
乏層が形成されない。その結果、接合点Ｇにおいて、電
界集中が発生して、耐圧が低下する。 良導体50の線幅Ｗを、接合点Ｇにおける空乏層の幅X1
が拡散Ｐ層21とＮ層12との間に形成される空乏層の幅X2
よりも大きくなるように設計すれば、接合点Ｇで絶縁破
壊を起こすことがなく、良導体50によって耐圧が低下す
るということがない。 次に、上記の空乏層を平面的に解析する。 第８図、第９図は、N-層13に形成される空乏層の広が
りを平面的に示した図である。 良導体50がフィールドプレート70と交差する位置で
は、N-層13と絶縁膜40の界面準位が上昇するため、PN接
合による空乏層Z1とフィールドプレートによる空乏層Z2
は、共に、円筒状に縮小される。良導体50の線幅Ｗが狭
い場合には、空乏層Z1、Z2は縮小されるが、空乏層が途
切れることがない。たとえば、PN接合による空乏層Z
1は、幅Y0から良導体50の中心部で幅Y1に減少する。そ
れに対して、良導体50の線幅Ｗが広い場合には、良導体
50の中心部で、空乏層Z1、Z2が途切れ、接合点Ｇにおい
て電界が集中する。 空乏層Z1が、良導50の下で、円筒状に縮小するとすれ
ば、良導体50の線幅ＷがPN接合による空乏層Z1の良導体
50が存在しない時の幅Y0よりも狭ければ、良導体50の中
央部直下での空乏層Z1の幅Y1は零以上となり、良導体50
の下でも、空乏層が途切れることがない。 ところで、PN接合による空乏層Z1の幅Y0は、段階接合
の空乏層の延びと考えると、 で与えられる。 但し、εｓは、静電界時の誘電率、ｑは電子電荷、NA
はアクセプタ濃度、NDはドナー濃度、φは拡散電位、Ｖ
は外部印加電圧である。 耐圧を100ボルトとすると、逆バイアス100ボルトを印
加した特の空乏層の幅Y0は５μｍとなる。このことか
ら、良導体50の線幅Ｗは、５μｍ以下にすれば良い。 上記実施例では、良導体50の本数は１本だけ表示され
ているが、複数本で構成しても良い。複数本で構成した
場合には、電圧降下が防止される。 又、第10図に示すように、良導体50によるフィールド
プレート70による空乏層の縮減を防止するために、N-層
13に浮いたＰ層28を形成しても良い。 本実施例では、過電流保護回路を例にして説明した。
その他、裏面電位を検出して使用する回路であれば保護
回路に限らず、同様に適用することができる。Hereinafter, the present invention will be described based on a specific example. 1 is a horizontal sectional view of a partial surface portion of the chip, FIG. 2 is a sectional view taken along the line II-II in FIG. 1, FIG. 3 is a sectional view of FIG. It is sectional drawing of the III-III arrow direction in a figure. The chip 1 includes a rectangular annular peripheral portion A as viewed from above,
Protection circuit portion B as a control circuit formed inside
And a power transistor portion C formed further inside. Although not shown, the power transistor section C has a normal configuration, and is composed of a vertical transistor having a power amplifying or large current switching function. Although a specific circuit configuration of the protection circuit section B is not shown, it is a circuit having a protection function for turning off the power transistor when an overcurrent flows through the power transistor. A drain 10 is formed on the chip 1, and the drain 10 has a drain electrode formed on the back surface.
11, an N layer 12 and an N − layer 13 of the substrate. N - layer 13
Has a diffusion P layer 21 formed thereon.
Becomes a channel region in the power transistor section C. A diffusion N + layer 22 is formed in a rectangular annular shape on the outermost periphery in a rectangular annular peripheral portion A on the upper surface of the chip 1.
N + layer 22 is joined to N − layer 13 in region D. On the chip 1, a part of the peripheral part A and a protection circuit part B are provided.
An insulating film 40 made of silicon dioxide is formed in the power transistor portion C and the power transistor portion C. The insulating film 40 has windows 41 and 42 at predetermined positions in the peripheral portion A. The positions where the windows 41 and 42 exist correspond to the positions where the P + layer 23 formed in the diffusion P layer 21 and in ohmic contact with the P layer 21 is formed. Silicon dioxide is left between the windows 41 and 42, and a bridge 43 is formed. On the insulating film 40, a thin fine conductor 50 as a connection layer extending from the peripheral portion A to the protection circuit portion B through the bridge portion 43.
Are arranged. The good conductor 50 is made of, for example, polycrystalline silicon containing a high concentration of impurities, is generally called a cross resistance, and is formed simultaneously with the gate of the power transistor portion C in the gate forming step. Is done. Further, on the insulating film 40, in the protection circuit portion B,
The wiring layer 24 connected to the good conductor 50 is formed.
The wiring layer 24 is also formed of, for example, polycrystalline silicon containing a high concentration of impurities, and is formed simultaneously with the gate in the gate manufacturing process. A second insulating film made of BPSG that covers the good conductor 50 from above and is bonded to the insulating film 40 where the good conductor 50 is not formed.
60 are formed. A good conductor 50 is formed on the second insulating film 60.
Windows 51, 6 at the ends 51, 52 of the wiring layer 24 and the end 25 of the wiring layer 24.
2, 63 are open. Although not shown, windows are similarly formed in the second insulating film 60 at positions of the windows 41 and 42 formed in the insulating film 40. Aluminum is vapor-deposited on the second insulating film 60 in a predetermined pattern. By this aluminum deposition, an equipotential ring (EQR) 30, a field plate 70, and a relay electrode 26 are formed. This equipotential ring 30 is formed in a rectangular ring shape along the peripheral portion A, is joined to the N + layer 22,
Connected to 50. This equipotential ring 30 is for making the charge density on the chip 1 uniform. The field plate 70 is formed in a rectangular annular shape along the peripheral portion A inside the equipotential ring 30, and the windows 41, 42 are formed.
Through the P + layer 23. Further, the field plate 70 protrudes above the N − layer 13 near the PN junction E between the diffusion P layer 21 and the N − layer 13. The potential of the field plate 70 is equal to the potential of the diffusion P layer 21 and has a function of expanding the depletion layer at the PN junction E to improve the dielectric breakdown voltage at the PN junction E. The relay electrode 26 is an electrode for connecting the good conductor 50 and the wiring layer 24. Also, equipotential ring 30, field plate 70, relay electrode 26
A protective film 27 made of silicon nitride is formed so as to cover. In the above-described chip configuration, the equipotential ring 30 is connected to the N − layer 13 of the drain 10 via the N + layer 22, and is equal to the drain potential. Therefore, the good conductor 50 is also equal to the drain potential, and the wiring layer 24 of the protection circuit section B is also equal to the drain potential. Thus, a drain potential can be introduced into the protection circuit section B. The good conductor 50 is formed below the field plate 70 and across the field plate 70 with the second insulating film 60 interposed therebetween. Although a voltage is applied to the power transistor section C, the N − layer 13 and the diffusion P
The PN junction with layer 21 is reverse biased. The field plate 70 has the same potential as the diffusion P layer 21, forms a depletion layer on the surface of the N − layer 13 near the junction E, and enlarges the depletion layer near the junction E. However, since the good conductor 50 is equal to the drain potential, the good conductor 50 acts to reduce the potential difference between the field plate 70 and the N − layer 13. That is, it acts to reduce the depletion layer on the surface of N − layer 13 and reduce the depletion layer near junction E. However, since the line width W of the good conductor 50 is configured to be narrow, as shown in FIG. 4, in the N − layer 13 below the good conductor 50, the depletion layer Z generated by the field plate 70 from both sides S1 and S2. Are spread, so that the depletion layer Z is continuous around the junction E as shown in FIG.
Therefore, electric field concentration at point G is prevented. Incidentally, if the line width W of the good conductor 50 is made large, FIG.
As shown in the figure, the effect of the field plate 70 is eliminated, and no depletion layer is formed on the surface of the N − layer 13 immediately below the good conductor 50. As a result, electric field concentration occurs at the junction G, and the breakdown voltage is reduced. The line width W of the good conductor 50 is set to the width X 1 of the depletion layer at the junction G.
Is the width X 2 of the depletion layer formed between the diffusion P layer 21 and the N layer 12.
If it is designed to be larger than this, no dielectric breakdown will occur at the junction G, and the withstand voltage will not be reduced by the good conductor 50. Next, the above depletion layer is analyzed two-dimensionally. FIGS. 8 and 9 are plan views showing the spread of the depletion layer formed in the N − layer 13. FIG. In the position conductor 50 crosses the field plate 70, N - since interface states of the layer 13 and the insulating film 40 is increased, the depletion layer due to the depletion layer Z 1 and the field plate according to PN junction Z 2
Are both reduced to a cylindrical shape. When the line width W of the good conductor 50 is narrow, the depletion layers Z 1 and Z 2 are reduced, but the depletion layers are not interrupted. For example, the depletion layer Z due to the PN junction
1 is reduced from the width Y 0 to the width Y 1 at the center portion of the conductor 50. On the other hand, when the line width W of the good conductor 50 is wide,
At the center of 50, the depletion layers Z 1 and Z 2 are interrupted, and the electric field concentrates at the junction G. Depletion Z 1 is under good-50, if reduced to cylindrical, the line width W of the conductor 50 of the depletion layer Z 1 by PN junction conductor
If narrower than the width Y 0 when 50 is not present, the width Y 1 of the depletion layer Z 1 just below the central portion of the conductor 50 becomes zero or more, conductor 50
Even below, the depletion layer does not break. Incidentally, the width Y 0 of the depletion layer Z 1 by PN junction, given the extension of the depletion layer of the step junction, Given by Here, ε s is the dielectric constant at the time of the electrostatic field, q is the electron charge, N A
The acceptor concentration, N D is the donor concentration, phi is diffusion potential, V
Is an externally applied voltage. Assuming that the withstand voltage is 100 volts, the width Y 0 of the special depletion layer to which a reverse bias of 100 volts is applied is 5 μm. Therefore, the line width W of the good conductor 50 may be set to 5 μm or less. In the above embodiment, only one good conductor 50 is shown, but a plurality of good conductors 50 may be used. In the case of a configuration using a plurality of wires, a voltage drop is prevented. As shown in FIG. 10, in order to prevent the depletion layer from being reduced by the field plate 70 due to the good conductor 50, the N − layer
A P layer 28 floating on 13 may be formed. In the present embodiment, the overcurrent protection circuit has been described as an example.
In addition, the present invention is not limited to the protection circuit as long as it is a circuit that detects and uses the back surface potential, and can be similarly applied.
第１図は、本発明の具体的な一実施例に係る電力用半導
体装置の構成を示した水平方向の断面図、第２図は、第
１図におけるII−II矢視方向の断面図、第３図は、第１
図におけるIII−III矢視方向の断面図、第４図、第５
図、第６図、第７図は、良導体による影響される空乏層
をチップ平面に垂直な面で図示した模式図、第８図、第
９図は、良導体による影響される空乏層をチップ平面に
平行な面で図示した模式図、第10図は、他の実施例に係
る電力用半導体装置の構成を示した断面図である。 １……チップ、10……ドレイン、12……Ｎ層 13……N-層、21……拡散Ｐ層 30……等電位環（EQR）、40……絶縁膜 50……良導体、60……第２絶縁膜 70……フィールドプレート Ｚ……空乏層、Ｅ……接合部FIG. 1 is a horizontal sectional view showing a configuration of a power semiconductor device according to a specific embodiment of the present invention, FIG. 2 is a sectional view taken along line II-II in FIG. FIG.
FIG. 4 is a sectional view taken along the line III-III in FIG.
FIGS. 6, 6 and 7 are schematic diagrams showing a depletion layer affected by a good conductor in a plane perpendicular to the chip plane, and FIGS. 8 and 9 are diagrams showing a depletion layer affected by a good conductor on the chip plane. FIG. 10 is a schematic diagram showing a power semiconductor device according to another embodiment in a plane parallel to FIG. DESCRIPTION OF SYMBOLS 1 ... Chip, 10 ... Drain, 12 ... N layer 13 ... N - layer, 21 ... Diffusion P layer 30 ... Equipotential ring (EQR), 40 ... Insulating film 50 ... Good conductor, 60 ... ... Second insulating film 70 ... Field plate Z ... Depletion layer, E ... Junction
Claims (2)
一主面側に形成されたソース、および他主面側に形成さ
れたドレイン電極（11）と内部に配設されて前記ドレイ
ン電極に電気的に接続される第１導電型の拡散層（12,1
3）とからなるドレイン（10）、を備える縦型の電力用
トランジスタ部と、 前記チップの前記一主面側に前記電力用トランジスタ部
よりも周辺部に環状に配設され、前記ドレインと等電位
に接続された等電位環（30）と、 前記等電位環の内側に配設され、前記一主面側に形成さ
れて前記第１導電型の拡散層とPN接合する第２導電型の
拡散層（21,23）に一部が接続され、前記PN接合のうち
前記一主面近傍の部分の上部に延在して他部が配設され
たフィールドプレート（70）と、 前記等電位環に一部が接続され、前記フィールドプレー
トおよび前記PN接合と交差して他部がチップの内側に延
びた接続層（50）と、 少なくとも前記PN接合のうちの前記一主面近傍の部分と
前記接合層との間に介在する第１絶縁膜（40）と、 少なくとも前記接続層と前記フィールドプレートとの交
差部分において前記接続層と前記フィールドプレートと
の間に介在する第２絶縁膜（60）と を有することを特徴とする電力用半導体装置。1. A drain formed inside a chip (1) and provided inside a source formed on one main surface side of the chip and a drain electrode (11) formed on the other main surface side. A first conductivity type diffusion layer (12, 1) electrically connected to the electrode;
3) a vertical power transistor portion having a drain (10), and the one main surface side of the chip, which is arranged in a ring around the power transistor portion more peripherally than the power transistor portion, and the like. An equipotential ring (30) connected to a potential; a second conductivity type disposed inside the equipotential ring, formed on the one main surface side, and PN-joined to the first conductivity type diffusion layer. A field plate (70) partially connected to the diffusion layers (21, 23) and extending above the portion of the PN junction near the one main surface and provided with another portion; A connection layer (50) partially connected to the ring, the other part intersecting the field plate and the PN junction and the other part extending inside the chip; and at least a part of the PN junction near the one main surface. A first insulating film (40) interposed between the bonding layer and at least the connection layer and the first insulating film; Over the second insulating film (60) interposed between the intersection of the field plate and the connecting layer and the field plate and the power semiconductor device and having a.
１絶縁膜（40）を介して形成され、前記フィールドプレ
ート（70）は前記接続層上に前記第２絶縁膜（60）を介
して形成されることを特徴とする請求項１記載の電力用
半導体装置。2. The connection layer (50) is formed on the PN junction via the first insulating film (40), and the field plate (70) is formed on the connection layer by the second insulating film (60). The power semiconductor device according to claim 1, wherein the power semiconductor device is formed through the following steps.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310790A JP2881907B2 (en) | 1990-02-13 | 1990-02-13 | Power semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310790A JP2881907B2 (en) | 1990-02-13 | 1990-02-13 | Power semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03236281A JPH03236281A (en) | 1991-10-22 |
| JP2881907B2 true JP2881907B2 (en) | 1999-04-12 |
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ID=12377441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3310790A Expired - Fee Related JP2881907B2 (en) | 1990-02-13 | 1990-02-13 | Power semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2881907B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013235960A (en) * | 2012-05-09 | 2013-11-21 | Mitsubishi Electric Corp | Semiconductor device |
| JP2017126770A (en) * | 2017-03-14 | 2017-07-20 | 三菱電機株式会社 | Semiconductor device |
-
1990
- 1990-02-13 JP JP3310790A patent/JP2881907B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2017126770A (en) * | 2017-03-14 | 2017-07-20 | 三菱電機株式会社 | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03236281A (en) | 1991-10-22 |
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