JP3684153B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体装置に係わり、特にMOSトランジスタを、ドレインの電位とソースの電位とを逆転する用途に使用される半導体装置に関する。
【0002】
【従来の技術】
近年、高耐圧MOSとして注目される二重拡散MOSトランジスタ(Double-diffusion MOSトランジスタ、以下DMOSと称す)は、その構造上、ドレイン領域及びソース領域をコレクタ又はエミッタとし、バックゲート領域をベースとした寄生バイポーラトランジスタを含んでいる。
【0003】
図8A〜図8CはPチャネル型DMOS(以下Pch DMOSと称す)を示す図で、それぞれ断面図、寄生バイポーラトランジスタを表記した等価回路図、ソース端子Sとバックゲート端子Bとをショートさせた場合の等価回路図である。同じく図9A〜図9Cに、Nチャネル型DMOS(以下Nch DMOSと称す)の場合を示す。
【0004】
図8A、図8Bに示されるように、PchDMOSは、ソース端子Sにエミッタを接続し、ドレイン端子Dにコレクタを接続し、バックゲート端子Bにベースを接続した寄生PNPトランジスタを含む。同様にNchDMOSにおいても、図9A、図9Bに示されるように、ソース端子Sにエミッタを接続し、ドレイン端子Dにコレクタを接続し、バックゲート端子Bにベースを接続した寄生NPNトランジスタを含む。
【0005】
さらにDMOSは、例えばソース端子Sとバックゲート端子Bとをショートさせた実使用時においても、図8C、図9Cに示されるように、ドレイン端子D側をアノード(又はカソード)、ソース端子S側をカソード(又はアノード)とした寄生ダイオードが必ず含まれることになり、ドレイン端子Dの電位とソース端子Sの電位とを逆転させて使用する際には、この寄生ダイオードが導通してしまう。
【0006】
従って、DMOSは、スイッチとして、一方の端子(ドレイン)の電位ともう一方の端子(ソース)の電位が逆転するような用途で使用することができない。
【0007】
スイッチとして、一方の端子の電位と、もう一方の端子の電位とが逆転するような用途がある回路を、図10に示す。
【0008】
図10に示す回路は、第1電源Vcc1にエミッタを接続したPNPトランジスタQ47と、第2電源Vcc2にエミッタを接続したPNPトランジスタQ48とを、出力ノードOUTの信号振幅に応じて、それぞれ切り換えて動作させるバイポーラ形式のアンプであり、例えば米国特許番号6,107,886号の図7に記載されたものである。
【0009】
上記アンプにおいて、特にPNPトランジスタQ47は、出力ノードOUTの信号振幅が第1電源Vcc1以上になって、PNPトランジスタ47の動作からPNPトランジスタQ48の動作に切り換わるとき、PNPトランジスタ47のコレクタ端子Cの電位がそのエミッタ端子Eの電位よりも高くなり、エミッタ・コレクタ間の電位が逆転する。
【0010】
このようなバイポーラ形式のアンプをMOS化することは、最大出力の向上、消費電力の低減、及び出力ひずみの低減の観点から重要であるが、上述した観点から、PNPトランジスタQ47等を、単純にDMOSに置換できず、MOS化が困難であった。
【0011】
【発明が解決しようとする課題】
そこで、本願発明者等は、図11Aや図11Bに示すように、2個のDMOSのドレインどうし、又はソースどうしを直列に接続する方法を考えた。
【0012】
この方法を用いたスイッチ素子によれば、例えば回路のソース側とドレイン側との間に、互いに逆向きの寄生ダイオードが2個挿入されるので、ソース・ドレインの電位が逆転しても、寄生ダイオードの一つは必ず逆バイアスとなる。このため、回路のソース側と回路のドレイン側との間に貫通電流が流れることを抑制できる。
【0013】
しかし、2個のDMOSを直列に接続するために、ON抵抗が大きくなり、用途によっては、使い難くなってしまう事情がある。
【0014】
この発明は、上記の事情に鑑み為されたもので、その目的は、ON抵抗の増大を抑制しつつ、一方の端子の電位ともう一方の端子の電位とが逆転するような用途でも使用することが可能となるMOSトランジスタを含む半導体装置を提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1の態様に係る半導体装置では、一方端子、他方端子、ゲート端子及びバックゲート端子を有する第1のMOSトランジスタと、前記一方端子及び前記バックゲート端子間に直列に接続され、これら一方端子とバックゲート端子との間に流れる貫通電流を遮断しつつ、それぞれ前記一方端子及びバックゲート端子の電位を互いに同方向に略同電位だけレベルシフトする第1、第2のレベルシフト手段とを具備することを特徴とする。
【0016】
上記構成を有する半導体装置であると、バックゲート端子と一方端子との間に流れる貫通電流を遮断しつつ、第1のレベルシフト手段がバックゲート端子の電位を、第2のレベルシフト手段が一方端子の電位をそれぞれ、バックゲート端子の電位と一方端子の電位とがほぼ同じ電位になるようにレベルシフトする。
【0017】
このようにバックゲート端子の電位と一方端子の電位とをほぼ同じ電位になるようにレベルシフトすることで、一方端子及び他方端子にエミッタ又はコレクタを接続し、バックゲート端子にベースを接続した寄生バイポーラトランジスタの導通を阻止できる。
【0018】
しかもバックゲート端子と一方端子との間に流れる貫通電流は、第1、第2のレベルシフト手段のいずれかにより遮断されるため、MOSトランジスタを、その一方端子の電位と他方端子の電位とを逆転させるような用途でも、使用することが可能となる。
【0019】
また、上記目的を達成するために、この発明の第2の態様に係る半導体装置では、一方端子、他方端子、ゲート端子及びバックゲート端子を有するMOSトランジスタと、前記バックゲート端子と前記一方端子との間に流れる貫通電流を遮断しつつ、前記バックゲート端子の電位を、前記一方端子の電位と略同電位になるようにレベルシフトし、前記一方端子及び他方端子にエミッタ又はコレクタを接続し、前記バックゲート端子にベースを接続した寄生バイポーラトランジスタが導通しない電位関係に設定するレベルシフト手段とを具備することを特徴とする。
【0020】
上記構成を有する半導体装置であると、レベルシフト手段が、バックゲート端子の電位を、一方端子の電位と略同電位になるようにレベルシフトするので、上記寄生バイポーラトランジスタの導通を阻止できる。
【0021】
しかも、上記レベルシフト手段は、前記バックゲート端子と前記一方端子との間に流れる貫通電流を遮断するので、MOSトランジスタを、その一方端子の電位と他方端子の電位とを逆転させるような用途でも、使用することが可能となる。
【0022】
また、第1の態様、第2の態様に係る半導体装置それぞれにおいて、MOSトランジスタは1つで良いので、2つのMOSトランジスタのソースどうし、又はコレクタどうしを接続した場合に比べて、ON抵抗の増大を抑制できる。
【0023】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0024】
(第1実施形態)
図1Aはこの発明の第1実施形態に係る半導体装置の基本構成を示す図で、特にPチャネル型二重拡散(Double-Diffusion)MOSトランジスタ(以下PchDMOSと称す)の場合の基本構成を示している。
【0025】
図1Aに示すPchDMOS M1は、ソース端子S、ドレイン端子D、ゲート端子Gおよびバックゲート端子Bをそれぞれ有している。バックゲート端子Bには、第一レベルシフト回路(以下、第一L/S回路と称す)1の一端が接続されている。第一L/S回路1の他端は、第二レベルシフト回路(以下、第二L/S回路と称す)2の他端に接続されている。第二L/S回路2の一端は、PchDMOS M1のソース端子Sに接続されている。
【0026】
第一L/S回路1及び第二L/S回路2の少なくともどちらか一方は、PchDMOS M1のバックゲート端子Bとソース端子Sとの間に流れる貫通電流を遮断し、また、第一L/S回路1及び第二L/S回路2はそれぞれ、バックゲート端子Bの電位をソース端子Sの電位とほぼ同電位になるようにレベルシフトする。
【0027】
このような半導体装置であると、第一L/S回路1及び第二L/S回路2を利用して、バックゲート端子Bの電位をソース端子Sの電位とほぼ同電位になるようにレベルシフトする。これにより、通常動作時(実使用時)において、PchDMOS M1に寄生する寄生PNPバイポーラトランジスタの導通を阻止することができる。
【0028】
しかも、ドレイン端子Dの電位がソース端子Sの電位よりも高くなった場合、即ちドレイン・ソース間の電位が逆転した場合には、第一L/S回路1及び第二L/S回路2の少なくともどちらか一方が、バックゲート端子Bとソース端子Sとの間に流れる貫通電流を遮断する。これにより、ドレイン・ソース間の電位が逆転する用途でも使用することが可能となる。
【0029】
さらにPchDMOS M1は一つで良いため、2個のDMOSのソースどうし又はドレインどうしを直列に接続した場合に比べてON抵抗の増大は抑制される。
【0030】
次に、第1実施形態に係る半導体装置の具体的な回路例について説明する。
【0031】
図1Bは、この発明の第1実施形態に係る半導体装置の一回路例を示す回路図である。
【0032】
図1Bに示すように、第一L/S回路1は、カソードをバックゲート端子Bに接続したダイオードD1を含み、第二L/S回路2は、カソードをソース端子Sに接続したダイオードD2を含んでいる。ダイオードD1、D2それぞれのアノードは互いに接続されている。電流源I1、I2は、ダイオードD1、D2を、それぞれ導通するようにバイアスする。具体的な一例としては、電流源I1はダイオードD1のカソードをバイアスし、電流源I2はダイオードD1、D2のアノードをバイアスすることで、これらダイオードD1、D2をそれぞれ導通させる。
【0033】
ダイオードD1、D2が導通し、かつそれぞれのアノード・カソード間の電圧VFがほぼ等しければ、バックゲート端子Bの電位は、ソース端子Sの電位とほぼ同じ電位にレベルシフトできる。従って、寄生PNPトランジスタが動作することはない。
【0034】
また、本例では、ダイオードD1が、バックゲート端子Bとソース端子Sとの間に流れる貫通電流を遮断するので、ドレイン・ソース間の電位が逆転する用途でも使用できる。
【0035】
もちろん、PchDMOS M1は一つで良いため、2個のDMOSのソースどうし又はドレインどうしを直列に接続した場合に比べてON抵抗が増大することもない。
【0036】
なお、図1Bに示した具体例では、ダイオードD1のカソードをバックゲート端子Bに接続し、ダイオードD2のカソードをソース端子Sに接続したが、それぞれに反対にダイオードD1のアノードをバックゲート端子Bに接続し、ダイオードD2のアノードをソース端子Sに接続するようにしても良い。この場合には、ダイオードD2が、バックゲート端子Bとソース端子Sとの間に流れる貫通電流を遮断する。
【0037】
(第2実施形態)
第2実施形態は、第1実施形態に係る半導体装置を、NchDMOSに適用した例である。
【0038】
図2Aはこの発明の第2実施形態に係る半導体装置の基本構成を示す図で、特にNチャネル型二重拡散(Double-Diffusion)MOSトランジスタ(以下NchDMOSと称す)の場合の基本構成を示している。
【0039】
図2Aに示すNchDMOS M2のバックゲート端子Bには、第一L/S回路3の一端が接続されている。第一L/S回路3の他端は、第二L/S回路4の他端に接続されている。第二L/S回路4の一端は、NchDMOS M2のソース端子Sに接続されている。
【0040】
第一L/S回路3及び第二L/S回路4の少なくともどちらか一方は、NchDMOS M2のバックゲート端子Bとソース端子Sとの間に流れる貫通電流を遮断し、また、第一L/S回路3及び第二L/S回路4はそれぞれ、バックゲート端子Bの電位をソース端子Sの電位とほぼ同電位になるようにレベルシフトする。
【0041】
このような第2実施形態においても、第一L/S回路3及び第二L/S回路4を利用して、バックゲート端子Bの電位をソース端子Sの電位とほぼ同電位になるようにレベルシフトできる。これにより、第1実施形態と同様に、通常動作時(実使用時)において、Nch DMOS M2に寄生する寄生NPNトランジスタの導通を阻止できる。
【0042】
しかも、ドレイン端子Dの電位がソース端子Sの電位よりも低くなった場合、即ちドレイン・ソース間の電位が逆転した場合には、第一L/S回路3及び第二L/S回路4の少なくともどちらか一方により、バックゲート端子Bとソース端子Sとの間に流れる貫通電流が遮断される。これにより、ドレイン・ソース間の電位が逆転する用途でも十分使用可能となる。
【0043】
さらにNchDMOS M1は一つで良いため、2個のDMOSのソースどうし又はドレインどうしを直列に接続した場合に比べてON抵抗の増大は抑制される。
【0044】
次に、第2実施形態に係る半導体装置の具体的な回路例について説明する。
【0045】
図2Bは、この発明の第2実施形態に係る半導体装置の一回路例を示す回路図である。
【0046】
図2Bに示すように、第一L/S回路3は、アノードをバックゲート端子Bに接続したダイオードD3を含み、第二L/S回路4は、アノードをソース端子Sに接続したダイオードD4を含んでいる。ダイオードD3、D4それぞれのカソードは互いに接続されている。電流源I3、I4は、ダイオードD3、D4を、それぞれ導通するようにバイアスする。具体的な一例としては、電流源I3はダイオードD3のアノードをバイアスし、電流源I4はダイオードD3、D4のカソードをバイアスすることで、これらダイオードをそれぞれ導通させる。
【0047】
ダイオードD3、D4が導通し、かつそれぞれのアノード・カソード間の電圧VFがほぼ等しければ、バックゲート端子Bの電位は、ソース端子Sの電位とほぼ同じ電位にレベルシフトできる。従って、寄生NPNトランジスタが動作することはない。
【0048】
また、本例では、ダイオードD3が、バックゲート端子Bとソース端子Sとの間に流れる貫通電流を遮断するので、ドレイン・ソース間の電位が逆転する用途でも使用できる。
【0049】
もちろん、NchDMOS M2は一つで良いため、2個のDMOSのソースどうし又はドレインどうしを直列に接続した場合に比べてON抵抗が増大することもない。
【0050】
なお、図2Bに示した具体例では、ダイオードD3のアノードをバックゲート端子Bに接続し、ダイオードD4のアノードをソース端子Sに接続したが、それぞれに反対にダイオードD3のカソードをバックゲート端子Bに接続し、ダイオードD2のカソードをソース端子Sに接続するようにしても良い。この場合には、ダイオードD4が、バックゲート端子Bとソース端子Sとの間に流れる貫通電流を遮断する。
【0051】
(第3実施形態)
第3実施形態は、第1実施形態で説明したL/S回路1、2の他の回路例に関する。
【0052】
図3はこの発明の第3実施形態に係る半導体装置を示す回路図である。
【0053】
図3に示すように、PchDMOS M1のバックゲート端子Bには、NPNトランジスタQ1のエミッタが接続され、そのソース端子Sには、コレクタ・ベースショートのNPNトランジスタQ2のエミッタが接続されている。このNPNトランジスタQ2のコレクタ・ベースは、NPNトランジスタQ1のベースに接続されている。NPNトランジスタQ1は、図1Aに示した第一L/S回路1に対応し、NPNトランジスタQ2は第二L/S回路2に対応する。電流源I1、I2はNPNトランジスタQ1、Q2がそれぞれ導通するようにバイアスする。具体的には、電流源I1はNPNトランジスタQ1のエミッタをバイアスし、電流源I2はNPNトランジスタQ1、Q2のベースをバイアスすることで、これらトランジスタをそれぞれ導通させる。
【0054】
NPNトランジスタQ1、Q2が導通し、かつそれぞれのベース・エミッタ間の電圧VBEがほぼ等しければ、バックゲート端子Bの電位は、ソース端子Sの電位とほぼ同じ電位にレベルシフトできる。従って、寄生PNPトランジスタが動作することはない。
【0055】
また、バックゲート端子Bとソース端子Sとの間に流れる貫通電流も遮断されるので、上記第1の実施形態と同様に、ドレイン・ソース間の電位が逆転する用途でも使用できる。
【0056】
もちろん、第1実施形態同様、PchDMOS M1は一つで良いため、2個のDMOSのソースどうし又はドレインどうしを直列に接続した場合に比べてON抵抗が増大することもない。
【0057】
本第3実施形態により説明したように、L/S回路1、2は、ダイオードに限られるものではなく、バイポーラトランジスタに変更することも可能である。
【0058】
(第4実施形態)
第4実施形態は、第3実施形態に係る半導体装置を、NchDMOSに適用した例である。
【0059】
図4はこの発明の第4実施形態に係る半導体装置を示す回路図である。
【0060】
図4に示すように、NchDMOS M2のバックゲート端子Bには、PNPトランジスタQ3のエミッタが接続され、そのソース端子Sには、コレクタ・ベースショートのPNPトランジスタQ4のエミッタが接続されている。このPNPトランジスタQ4のコレクタ・ベースは、PNPトランジスタQ3のベースに接続されている。PNPトランジスタQ3は、図2Aに示した第一L/S回路3に対応し、PNPトランジスタQ4は第二L/S回路4に対応する。電流源I3、I4はPNPトランジスタQ3、Q4がそれぞれ導通するようにバイアスする。具体的には、電流源I3はPNPトランジスタQ3のエミッタをバイアスし、電流源I4はPNPトランジスタQ3、Q4のベースをバイアスする。これにより、PNPトランジスタQ3、Q4はそれぞれ導通する。
【0061】
PNPトランジスタQ3、Q4が導通し、かつそれぞれのベース・エミッタ間の電圧VBEがほぼ等しければ、バックゲート端子Bの電位は、ソース端子Sの電位とほぼ同じ電位にレベルシフトできる。従って、寄生NPNトランジスタが動作することはない。
【0062】
また、バックゲート端子Bとソース端子Sとの間に流れる貫通電流も遮断されるので、ドレイン・ソース間の電位が逆転する用途でも使用でき、上記第2実施形態と同様の効果を得ることができる。
【0063】
(第5実施形態)
第5実施形態は、第1実施形態で説明したL/S回路1、2のさらに他の回路例に関する。
【0064】
図5はこの発明の第5実施形態に係る半導体装置を示す回路図である。
【0065】
図5に示すように、第5実施形態は、第3実施形態で説明したNPNトランジスタQ1、Q2をそれぞれ、NchDMOS M3、M4に置換したものである。NchDMOS M3は、図1Aに示した第一L/S回路1に対応し、NchDMOS M4は、図1Aに示した第二L/S回路2に対応する。
【0066】
具体的には、PchDMOS M1のバックゲート端子Bには、NchDMOS M3のソースが接続され、PchDMOS M1のソース端子Sには、ドレイン・ゲートショートのNchDMOS M4のソースが接続されている。このNchDMOS M4のドレイン・ゲートは、NchDMOS M3のゲートに接続されている。電流源I1、I2はNchDMOS M3、M4がそれぞれ導通するようにバイアスする。具体的には、電流源I1はNchDMOS M3のソースをバイアスし、電流源I2はNchDMOS M3、M4のゲートをバイアスする。
【0067】
NchDMOS M3、M4が導通し、かつそれぞれのゲート・ソース間の電圧VGSがほぼ等しければ、バックゲート端子Bの電位は、ソース端子Sの電位とほぼ同じ電位にレベルシフトできる。従って、寄生PNPトランジスタが動作することはない。
【0068】
また、バックゲート端子Bとソース端子Sとの間に流れる貫通電流も遮断されるので、上記第1、第3実施形態と同様の効果を得ることができる。
【0069】
また、上記説明では、NchDMOS M3、M4としたが、DMOSに限られるものではなく、通常のNチャネル型MOSトランジスタとすることも可能である。
【0070】
本第5実施形態により説明したように、L/S回路1、2は、MOSトランジスタに変更することも可能である。
【0071】
(第6実施形態)
第6実施形態は、第5実施形態に係る半導体装置を、NchDMOSに適用した例である。
【0072】
図6はこの発明の第6実施形態に係る半導体装置を示す回路図である。
【0073】
図6に示すように、第6実施形態は、第4実施形態で説明したPNPトランジスタQ3、Q4をそれぞれ、PchDMOS M5、M6に置換したものである。PchDMOS M5は、図2Aに示した第一L/S回路3に対応し、PchDMOS M6は、同じく第二L/S回路4に対応する。
【0074】
具体的には、NchDMOS M2のバックゲート端子Bには、PchDMOS M5のソースが接続され、NchDMOS M2のソース端子Sには、ドレイン・ゲートショートのPchDMOS M6のソースが接続されている。このPchDMOS M6のドレイン・ゲートは、PchDMOS M5のゲートに接続されている。電流源I3、I4はPchDMOS M5、M6がそれぞれ導通するようにバイアスするもので、具体的には、電流源I3はPchDMOS M5のソースをバイアスし、電流源I4はPchDMOS M5、M6のゲートをバイアスする。
【0075】
PchDMOS M5、M6が導通し、かつそれぞれのゲート・ソース間の電圧VGSがほぼ等しければ、バックゲート端子Bの電位は、ソース端子Sの電位とほぼ同じ電位にレベルシフトできる。従って、寄生NPNトランジスタが動作することはない。
【0076】
また、バックゲート端子Bとソース端子Sとの間に流れる貫通電流も遮断されるので、上記第2、第4実施形態と同様の効果を得ることができる。
【0077】
また、上記説明では、PchDMOS M5、M6としたが、DMOSに限られるものではなく、通常のPチャネル型MOSトランジスタとすることも可能である。
【0078】
(第7実施形態)
第7実施形態は、この発明に係る半導体装置を用いて、従来、バイポーラトランジスタで構成されていたアンプを、具体的にMOS化した例に関する。
【0079】
図7は、この発明の第7実施形態に係るアンプを示す回路図である。
【0080】
図7に示すように、PchDMOS M7のソース端子Sは第1電源Vcc1に接続され、PchDMOS M8のソース端子Sは第2電源Vcc2に接続されている。第1電源Vcc1の電位は、第2電源Vcc2と接地電位GNDとの間の電位であり、例えば第2電源Vcc2の半分の電位である。PchDMOSM7、M8、NchDMOS M9のドレイン端子Dは全て接続され、出力ノードOUTを為している。アンプ回路10は、出力ノードOUTの信号振幅に応じて、PchDMOS M7、M8のゲート駆動をそれぞれ切り換えるもので、その基本的な動作は、米国特許番号6,107,886号の例えば図7およびその説明に示された低発熱な高効率アンプと同様である。簡単には、出力ノードOUTの信号振幅が第1電源Vcc1未満のときにPchDMOS M7をゲート駆動し、出力ノードOUTの信号振幅が第1電源Vcc1以上のときにPchDMOS M8をゲート駆動する。そして、本例が、米国特許番号6,107,886号の例えば図7に示された回路と特に異なるところは、スイッチとしてのバイポーラトランジスタをそれぞれ、DMOS M7、M8、M9に置換し、MOS化したことである。
【0081】
上記MOS化したアンプにおいて、特にDMOS M7は、出力ノードOUTの信号振幅が第1電源Vcc1以上になり、DMOS M7の動作からDMOS M8の動作に切り換わるとき、そのドレイン端子Dの電位がそのソース端子Sの電位よりも高くなって、ドレイン・ソース間の電位が逆転する。このようなDMOS M7に対し、上記実施形態を適用する。本例では、第1実施形態を適用し、DMOS M7のバックゲート端子BにダイオードD1のカソードを接続し、そのソース端子SにダイオードD2のカソードを接続し、ダイオードD1、D2のアノードどうしを互いに接続する。ダイオードD1、D2のアノードはそれぞれ、電流源I2によりバイアスし、ダイオードD1のカソードは、電流源I1によりバイアスする。
【0082】
このような第7実施形態に係るアンプであると、ダイオードD1、D2が導通し、かつそれぞれのアノード・カソード間の電圧VFがほぼ等しければ、DMOS M7のバックゲート端子Bの電位は、そのソース端子Sの電位とほぼ同じ電位にレベルシフトすることができる。従って、DMOS M7のソースをエミッタ、そのドレインをコレクタ、そのバックゲートをベースとした寄生PNPバイポーラトランジスタは動作しない。
【0083】
また、バックゲート端子Bとソース端子Sとの間に流れる貫通電流も遮断されるので、上記ドレイン端子D及びソース端子Sのうちの、一方の端子ともう一方の端子との電位が逆転する場合があるスイッチを含むアンプを、MOS化することができる。
【0084】
また、第1電源Vcc1と出力ノードOUTとの間には、DMOS M7が一つ接続されるだけであるので、2個のDMOSのソースどうし、又はドレインどうしを接続する場合に比べて、ON抵抗を小さくできる。
【0085】
なお、本第7実施形態においては、PchDMOS M7に対し、第1実施形態に係る構成を用いたが、もちろん、第3実施形態に係る構成、もしくは第5実施形態に係る構成を用いることも可能である。
【0086】
また、本第7実施形態では、ドレイン・ソース間の電位が逆転するDMOSとしてPchDMOSを示したが、NchDMOSであっても良い。この場合には、ドレイン・ソース間の電位が逆転するときがあるNchDMOSに対し、第2実施形態に係る構成、第4実施形態に係る構成、もしくは第6実施形態に係る構成を用いれば良い。
【0087】
以上、この発明を第1〜第7実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【0088】
例えば上記実施形態では、DMOSを例示したが、この発明はDMOSに限って適用されるものではなく、例えばドレイン及びソースをエミッタ又はコレクタとし、バックゲートをベースとするような寄生バイポーラトランジスタを持つMOSトランジスタであれば、上記効果を損なうことなく、適用することができる。
【0089】
また、この発明を実施する際、例えばL/S回路1、2、3及び4はそれぞれ、DMOS M1、M2の外付け回路とされる。しかしながら、L/S回路1、2、3及び4は、DMOS M1、M2と1つのチップ中に集積化することも、もちろん可能である。
【0090】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【0091】
さらに、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【0092】
【発明の効果】
以上説明したように、この発明によれば、ON抵抗の増大を抑制しつつ、一方の端子の電位ともう一方の端子の電位とが逆転するような用途でも使用することが可能となるMOSトランジスタを含む半導体装置を提供できる。
【図面の簡単な説明】
【図1】図1Aはこの発明の第1実施形態に係る半導体装置の基本構成を示す図、図1Bはこの発明の第1実施形態に係る半導体装置の一回路例を示す回路図。
【図2】図2Aはこの発明の第2実施形態に係る半導体装置の基本構成を示す図、図2Bはこの発明の第2実施形態に係る半導体装置の一回路例を示す回路図。
【図3】図3はこの発明の第3実施形態に係る半導体装置を示す回路図。
【図4】図4はこの発明の第4実施形態に係る半導体装置を示す回路図。
【図5】図5はこの発明の第5実施形態に係る半導体装置を示す回路図。
【図6】図6はこの発明の第6実施形態に係る半導体装置を示す回路図。
【図7】図7はこの発明の第7実施形態に係るアンプを示す回路図。
【図8】図8AはPチャネル型DMOSの断面図、図8Bはその寄生バイポーラトランジスタを表記した等価回路図、図8Cはソース端子とバックゲート端子とをショートさせた場合の等価回路図。
【図9】図9AはNチャネル型DMOSの断面図、図9Bはその寄生バイポーラトランジスタを表記した等価回路図、図9Cはソース端子とバックゲート端子とをショートさせた場合の等価回路図。
【図10】図10はバイポーラ形式のアンプを示す回路図。
【図11】図11AはDMOSのドレインどうしを直列に接続したスイッチ素子を示す等価回路図、図11BはDMOSのソースどうしを直列に接続したスイッチ素子を示す等価回路図。
【符号の説明】
1〜4…レベルシフト回路、
10…アンプ回路、
M1…Pチャネル型DMOS、
M2…Nチャネル型DMOS、
D1〜D4…ダイオード(レベルシフト回路)、
I1〜I4…電流源、
Q1、Q2…NPNトランジスタ(レベルシフト回路)、
Q3、Q4…PNPトランジスタ(レベルシフト回路)、
M3、M4…Nチャネル型DMOS(レベルシフト回路)、
M5、M6…Pチャネル型DMOS(レベルシフト回路)、
M7、M8…Pチャネル型DMOS、
M9…Nチャネル型DMOS。
Claims (4)
- 一方端子、他方端子、ゲート端子及びバックゲート端子を有する第1のMOSトランジスタと、
前記一方端子及び前記バックゲート端子間に直列に接続され、これら一方端子とバックゲート端子との間に流れる貫通電流を遮断しつつ、それぞれ前記一方端子及びバックゲート端子の電位を互いに同方向に略同電位だけレベルシフトする第1、第2のレベルシフト手段と
を具備することを特徴とする半導体装置。 - 前記第1のレベルシフト手段は、一端を前記バックゲート端子に接続した第1のPN接合を含み、
前記第2のレベルシフト手段は、一端を前記一方端子に接続し、他端を前記第1のPN接合の他端に接続した、他端の導電型が前記第1のPN接合の他端の導電型と同じである第2のPN接合を含み、
前記第1のPN接合の一端をバイアスする第1のバイアス手段、及び前記第1、第2のPN接合の他端をそれぞれバイアスする第2のバイアス手段を含む、前記第1、第2のPN接合を導通させる導通手段をさらに具備することを特徴とする請求項1に記載の半導体装置。 - 前記第1のレベルシフト手段は、電流通路の一端を前記バックゲート端子に接続した第2のMOSトランジスタを含み、
前記第2のレベルシフト手段は、電流通路の一端を前記一方端子に接続し、その他端を前記第2のMOSトランジスタの電流通路の他端に接続した第3のMOSトランジスタとを含み、
前記第2のMOSトランジスタの電流通路の一端をバイアスする第1のバイアス手段、及び前記第2、第3のMOSトランジスタのゲートをそれぞれバイアスする第2のバイアス手段を含む、前記第2、第3のMOSトランジスタを導通させる導通手段をさらに具備することを特徴とする請求項1に記載の半導体装置。 - 一方端子、他方端子、ゲート端子及びバックゲート端子を有するMOSトランジスタと、
前記バックゲート端子と前記一方端子との間に流れる貫通電流を遮断しつつ、前記バックゲート端子を、前記一方端子と略同電位になるようにレベルシフトし、前記一方端子及び他方端子にエミッタ又はコレクタを接続し、前記バックゲート端子にベースを接続した寄生バイポーラトランジスタが導通しない電位関係に設定するレベルシフト手段と
を具備することを特徴とする半導体装置。
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